KR870001598A - 결함 메모리 어드레스용 읽기회로를 구비한 용장성 구조를 갖는 반도체 메모리 장치 - Google Patents

결함 메모리 어드레스용 읽기회로를 구비한 용장성 구조를 갖는 반도체 메모리 장치 Download PDF

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KR870001598A
KR870001598A KR1019860005636A KR860005636A KR870001598A KR 870001598 A KR870001598 A KR 870001598A KR 1019860005636 A KR1019860005636 A KR 1019860005636A KR 860005636 A KR860005636 A KR 860005636A KR 870001598 A KR870001598 A KR 870001598A
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도모오하루 아와야
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후지쓰 가부시끼가이샤
야마모도 다꾸마
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Abstract

내용 없음.

Description

결함 메모리 어드레스용 읽기회로를 구비한 용장성 구조를 갖는 반도체 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 본 발명의 관련기술로서 나타낸 메모리 장치의 블록 다이아그램.
제 3 도는 제 1 도 메모리 장치의 상세간 회로 다이아그램.
제 5 도는 본 발명에 따른 메모리 장치의 블록 다이아그램.
* 도면의 주요부분에 대한 부호의 설명
1 : 위드어드레스 버퍼 2 : 위드복호기/구동기
3 : 정상 메모리 셀 어레이 4 : PROM 셀
5 : 비교게이트 6 : 용장성 위드 구동기
7 : 용장성 메모리 셀 어레이 8 : AND 게이트
Ad : 위드 어드레스 비트(Bit) ADW : 위드 어드레스 신호
CS : 정전류원 MC : 메모리 셀
Q1,Q2,Q3: 트랜지스터 R : 레지스터
SR : 선택신호 VR: 기준전압

Claims (9)

  1. 결함 메모리셀의 어드레스를 기억시키기 위한 PROM(Programmable Read Only Memory), 입력 어드레스 신호와 PROM의 내용을 비교하여 결함 메모러셀에 대한 억세스를 검출하기 위한 비교회로, 비교회로에 의하여 결합 메모리셀에 대한 억세스의 검출에 따라 결함 메모리셀 대신에 억세스되는 용장성 메모리셀, 외부 입력신호가 입력되는 제 1 바이폴라 트랜지스터를 포함하는 입력 버퍼회로와, 제 2 트랜지스터의 베이스전극은 PROM의 출력단자에 작동 가능하게 접속되고, 제 2 트랜지스터의 베이스전극의 전압이 조정되어 정상 작동중에 제 1 바이폴라 트랜지스터의 베이스전극에 가해진 전압이 대하여 제 2 트랜지스터가 메모리장치의 정상 작동중에 오프 되도록 제 1 바이폴라 트랜지스터와 함께 전류스위치 회로를 이루기 위하여 접속된 제 2 트랜지스터로 구성되는 것을 특징으로 하는 결합 셀 어드레스용 읽기 회로를 구비한 용장성 구조를 갖는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 제 2 트랜지스터의 에미터전극이 제 1 트랜지스터의 에미터전극과 작동적으로 접속되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서, PROM에 기억된 어드레스를 독출할 때에 제 1 트랜지스터의 베이스 전극에 가해진 전압이 정상작동시에 제 1 트랜지스터의 베이스 전극에 가해진 전압보다 낮고, PROM으로부터 제 2 트랜지스터의 베이스 전극에 가해진 어드레스 신호의 고전압과 저전압 사이에 있는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서, 제 1 및 제 2 트랜지스터가 PROM으로부터 출력 어드레스 신호의 매 비트용으로 제공되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 항에 있어서, 입력-버퍼회로가 어드레스 입력-버퍼회로인 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 1 항에 있어서, 입력-버퍼회로가 데이터 입력-버퍼회로인 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 2 항에 있어서, 입력-버퍼회로가 제 1 바이폴라-트랜지스터 및 제 1 바이폴라-트랜지스터와 직렬로 접속된 정전류원에 의하여 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 1 항에 있어서, 제 2 트랜지스터의 베이스전극이 전위레벨(electric potential level)을 조정하고자 다이오드를 통하여 PROM의 출력단자와 접속되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 2 항에 있어서, 제 2 트랜지스터의 에미터전극이 전위레벨을 조정하기 위한 다이오드를 경유하여 제 1 트랜지스터의 에미터전극과 접속되는 것을 특징으로 하는 반도체 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019860005636A 1985-07-12 1986-07-12 결함 메모리 어드레스용 읽기회로를 구비한 용장성 구조를 갖는 반도체 메모리 KR900006162B1 (ko)

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KR900006162B1 KR900006162B1 (ko) 1990-08-24

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KR1019860005636A KR900006162B1 (ko) 1985-07-12 1986-07-12 결함 메모리 어드레스용 읽기회로를 구비한 용장성 구조를 갖는 반도체 메모리

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