KR860007750A - 반도체 장치 - Google Patents

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KR860007750A
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가쓰노리 오노자와
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아즈시 히라이시
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가부시끼가이샤 히다찌 세이사꾸쇼
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가부시기 가이샤 히다찌 세이사꾸쇼
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Abstract

내용 없음

Description

반도체 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 적용된 B1-MOS복합 스위칭 회로 도면으로, Vcc선으로부터 각 트랜지스터의 코렉터에 도달할 때 까지의 기생저항 Rcs11, Rcs12가 각 트랜지스터마다 접속되어 있는 상태를 도시한 도면.
제4도는 제3도에 있어서의 트랜지스터 T11, T12, MOSFET M21을 IC화한 경우의 디바이스의 단면도로서, 코렉터 전극 접속층 6a가 각 트랜지스터의 소정 간격을 가진 베이스 불순물 도입층 4,4′의 중앙에 마련되어 있는 상태를 도시한 도면.
제5도는 본 발명을 적용해서, 제3도에 도시한 Bi-MOS복합 스위칭 회로를 고집적으로 레이 아웃트한 상태를 도시한 디바이스 평면레이 아웃트 도면.

Claims (6)

  1. 다음 사항을 포함하는 반도체 장치. (a) 반도체 기판을 가진 서로 근접해서 위치하는 2개 이상의 코렉터 접지 NPN트랜지스터, 상기 각 트랜지스터는, 상기 반도체 기판내에 형성된 에미터 불순물 도입층,베이스 불순물 도입층, 코렉터 불순물 도입층으로 된다. (b) 상기 코렉터 불순물 도입층이 일정 전위선에 접속되는 접속부. (C) 상기 각 트랜지스터의 진성 코렉터 동작 영역, 상기 진성 코렉터 동작 영역은 상기 에미터 불순물 도입층의 아래쪽에 위치하는 코렉터 불순물 도입층이고, 여기에 있어서, 콘택트 포오션에서, 상기 각 트랜지스터 진성 코랙터 동작 영역에 도달할 때 까지의 임피던스는 각 트랜지스터마다 이 임피던스에 의해서 발생하는 전압 강하가 기생 트랜지스터의 동작 스렛쉬 홀드 전압을 초과하지 않도록 작게 설정하고, 또한 모든 것이 대략 동일하게 되어 있다.
  2. 특허청구의 범위 제1항 따른 반도체 장치에 있어서, 상기 2개 이상의 트랜지스터는, 버어티칼 NPN트랜지스터이고, 각 트랜지스터는, 베이스 불순물 도입층과 이 베이스 불순물 도입층내에 마련된 에미터 불순물 도입층을 가지며, 또한 각 트랜지스터의 코렉터 불순물 도입층으로 공통 이용되고, 또한 각 트랜지스터의 베이스 불순물 도입층 아래쪽으로 연재하는 제1 코렉터 층이 있고, 상기 각 트랜지스터의 베이스 불순물 도입층은 소정 간격을 두어, 반도체 기체내에 배치되어 있으며, 여기에서, 상기 일정전위선과 상기 제1 코렉터 층을 접속하기 위한 코렉터 전극 접속층은, 상기 각 트랜지스터의 베이스 불순물 도입층 사이에 마련된 소정 간격을 가진 스페이스의 대략 중앙에 마련된다.
  3. 특허청구의 범위 제2항 따른 반도체 기체내에는 상기 2개 이상의 코렉터 접지 NPN트랜지스터 이외에, 1개 이상의 바이폴러 소자 및 1개 이상의 MOS소자가 서로 매우 근접하여 마련되어 있다.
  4. 특허청구의 범위 제1항에 있어서, 상기 콜렉터 접지 NPN트랜지스터는 반도체기억 장치의 워드선 구동회로의 출력단 트랜지스터로서 사용된다.
  5. 특허청구의 범위 제4항에 있어서, 상기 반도체 기억 장치는 바이폴러 소자와 MOS소자에 의해서 형성되어 있다.
  6. 특허청구의 범위 제4항에 있어서, 워드선 구동회로는 바이폴러 소자와 MOS소자에 의해서 형성된다.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019860001004A 1985-03-25 1986-02-13 반도체 장치 KR940000519B1 (ko)

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