JPS5998656U - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS5998656U JPS5998656U JP19318182U JP19318182U JPS5998656U JP S5998656 U JPS5998656 U JP S5998656U JP 19318182 U JP19318182 U JP 19318182U JP 19318182 U JP19318182 U JP 19318182U JP S5998656 U JPS5998656 U JP S5998656U
- Authority
- JP
- Japan
- Prior art keywords
- region
- type
- integrated circuit
- semiconductor integrated
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
第１図ａ、 ｂは従来のＣＭＯＳゲートの回路図、第２
図は従来のＴＴＬゲートの回路図、第３図はバイポーラ
ａ、ＣＭＯ３複合ゲートｂの回路図、第４図は従来例を
示すシリコン基板の断面図、第５図ａ −ｆは本考案の
シリコン基板の断面図、第６図は本考案の回路図ａとシ
リコン基板の断面図ｂ１第７図は本考案の回路図ａと断
面図ｂ１第８ −図は本考案の一実施例の断面図である
。 １０１〜１０３・・・・・・ＮＭＯ３０（（Ｌ）
（ｂ） 恭２ カ ′ 、 、 ４ ζ ゛δＯ 弗 ７ 目
図は従来のＴＴＬゲートの回路図、第３図はバイポーラ
ａ、ＣＭＯ３複合ゲートｂの回路図、第４図は従来例を
示すシリコン基板の断面図、第５図ａ −ｆは本考案の
シリコン基板の断面図、第６図は本考案の回路図ａとシ
リコン基板の断面図ｂ１第７図は本考案の回路図ａと断
面図ｂ１第８ −図は本考案の一実施例の断面図である
。 １０１〜１０３・・・・・・ＮＭＯ３０（（Ｌ）
（ｂ） 恭２ カ ′ 、 、 ４ ζ ゛δＯ 弗 ７ 目
Claims (1)
- 【実用新案登録請求の範囲】 Ｉ Ｐ型シリコン基板、このシリコン基板上に成長さ
せたＮ型エピタキシャル層、素子間をアイソレーション
するための分離層から成る半導体集積回路装置において
、ＮＰＮトランジスタのベース領域を形成するＰ型不純
物のドーピング〒程で同時にＰチャンネル型ＭＯ３）ラ
ンジ°スタのドレイン、ソース領域を形成し、かつ、エ
ミッタ領域を形成するＮ型不純物のドーピング工程で、
同時に、Ｎチャンネル型ＭＯＳ）ランジスタのドレイン
、ソース領域を形成することを特徴とする半導体集積回
路装置。 ２ 実用新案登録請求の範囲第１項において、ＮＰＮ
トランジスタのベース領域形成時にＰ型不純物をＰつ手
ル形成領域にドープすることにより、前記ベース領域を
少なくとも一部前記Ｐウェル領域内に形成し、かつ、前
記ベース領域に、エミッタ領域形成時にＮ型不純物をド
ープすることにより、Ｎチャンネル型ＭＯＳ）ランジス
タのソースまたはドレイン領域を形成し、前記ソースま
たは前記ドレイン領域をエミッタ領域として兼用するこ
とを特徴とする半導体集積回路装置。 ３ 実用新案登録請求の範囲第１項および第２項におい
て、Ｐチャンネル型ＭＯ３） ランジスタのソース、ド
レイン領域形成時に、Ｐ型不純物をＰウェル領域上にも
一部ドープすることにより、前記ソースまたは前記ドレ
イン領域の少な（とも一部を前記Ｐウェル領域上に形成
することを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19318182U JPS5998656U (ja) | 1982-12-22 | 1982-12-22 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19318182U JPS5998656U (ja) | 1982-12-22 | 1982-12-22 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5998656U true JPS5998656U (ja) | 1984-07-04 |
Family
ID=30415550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19318182U Pending JPS5998656U (ja) | 1982-12-22 | 1982-12-22 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5998656U (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61125165A (ja) * | 1984-11-22 | 1986-06-12 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS61218159A (ja) * | 1985-03-25 | 1986-09-27 | Hitachi Ltd | 半導体集積回路装置 |
| JPS61270916A (ja) * | 1985-05-27 | 1986-12-01 | Toshiba Corp | ３ステ−ト・ドライバ回路 |
-
1982
- 1982-12-22 JP JP19318182U patent/JPS5998656U/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61125165A (ja) * | 1984-11-22 | 1986-06-12 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS61218159A (ja) * | 1985-03-25 | 1986-09-27 | Hitachi Ltd | 半導体集積回路装置 |
| JPS61270916A (ja) * | 1985-05-27 | 1986-12-01 | Toshiba Corp | ３ステ−ト・ドライバ回路 |
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