JP2001060668A - 抵抗温度係数の小さい抵抗器（ＴＣＲＬ）による改善されたＢｉＣＭＯＳプロセス - Google Patents
抵抗温度係数の小さい抵抗器（ＴＣＲＬ）による改善されたＢｉＣＭＯＳプロセスInfo
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Abstract
(57)【要約】 （修正有）
【課題】 比較的小さい抵抗温度係数を有する薄膜抵抗
器の製造方法提供する。 【解決手段】 小さい抵抗温度係数の抵抗器（ＴＣＲ
Ｌ）は、典型的には酸化ケイ素又は窒化ケイ素のような
絶縁膜に形成され、その層は比較的高濃度の一つ以上の
種のドーパントを有するポリシリコンを含む。打込み抵
抗器によって、典型的な従来技術の打込み抵抗器に対し
てよりも短いアニーリング工程が利用され、抵抗器に意
図した未アニール損傷させる。設計された損傷により、
温度係数を大きくすること無く、ＴＣＲＬに高い抵抗を
付与する。抵抗器の製造方法は分離スペーサ酸化堆積と
組合わせて利用され、異なる拡散係数を有する埋込層を
設け、研磨ストッパとして跳ね返るデュアル油田トレン
チ側壁を導入し、エミッタ‐ベース寸法を精密に制御す
るスペーサ構造を提供し、何れかのタイプの特徴を無視
できるほどの妥協でバイポーラデバイスとＣＭＯＳデバ
イスとを統合する。
器の製造方法提供する。 【解決手段】 小さい抵抗温度係数の抵抗器（ＴＣＲ
Ｌ）は、典型的には酸化ケイ素又は窒化ケイ素のような
絶縁膜に形成され、その層は比較的高濃度の一つ以上の
種のドーパントを有するポリシリコンを含む。打込み抵
抗器によって、典型的な従来技術の打込み抵抗器に対し
てよりも短いアニーリング工程が利用され、抵抗器に意
図した未アニール損傷させる。設計された損傷により、
温度係数を大きくすること無く、ＴＣＲＬに高い抵抗を
付与する。抵抗器の製造方法は分離スペーサ酸化堆積と
組合わせて利用され、異なる拡散係数を有する埋込層を
設け、研磨ストッパとして跳ね返るデュアル油田トレン
チ側壁を導入し、エミッタ‐ベース寸法を精密に制御す
るスペーサ構造を提供し、何れかのタイプの特徴を無視
できるほどの妥協でバイポーラデバイスとＣＭＯＳデバ
イスとを統合する。
Description
【０００１】
【発明の属する技術分野】本発明は、無線通信システム
に用いられる集積回路技術に関する。
に用いられる集積回路技術に関する。
【０００２】
【従来の技術】高度な無線通信製品は、高性能、高水準
のシステム統合、低電力及び低コストの集積回路技術を
必要とする。無線応用には、これらの要求を充足させる
ために、数ＧＨｚまでのシリコンＢｉＣＯＭＳ技術が独
特に適合される。ＲＦ設計にとって、品質の高い受動製
品の入手可能性は非常に重要である。特に小さい抵抗温
度係数（ＴＣＲＬ）を有する打込み薄膜トランジスタを
有することが好ましい。
のシステム統合、低電力及び低コストの集積回路技術を
必要とする。無線応用には、これらの要求を充足させる
ために、数ＧＨｚまでのシリコンＢｉＣＯＭＳ技術が独
特に適合される。ＲＦ設計にとって、品質の高い受動製
品の入手可能性は非常に重要である。特に小さい抵抗温
度係数（ＴＣＲＬ）を有する打込み薄膜トランジスタを
有することが好ましい。
【０００３】
【発明が解決しようとする課題】しかしながら、ポリシ
リコン薄膜抵抗器に対する既存の技術では、比較的大き
い抵抗温度係数を有する薄膜抵抗器が一般に製造されて
いる。
リコン薄膜抵抗器に対する既存の技術では、比較的大き
い抵抗温度係数を有する薄膜抵抗器が一般に製造されて
いる。
【０００４】本発明は上述の点に鑑みてなされたもので
あり、小さい抵抗温度係数の抵抗器を有するポリシリコ
ン薄膜と先行技術の抵抗係数の問題を克服する抵抗器の
製造方法に係り、同時に、ＢｉＣＭＯＳ製造の工程数を
削減し、バイポーラ設計のトレードオフを最適化させ、
受動デバイス素子分離を改善させることを目的とする。
あり、小さい抵抗温度係数の抵抗器を有するポリシリコ
ン薄膜と先行技術の抵抗係数の問題を克服する抵抗器の
製造方法に係り、同時に、ＢｉＣＭＯＳ製造の工程数を
削減し、バイポーラ設計のトレードオフを最適化させ、
受動デバイス素子分離を改善させることを目的とする。
【０００５】
【課題を解決するための手段】上記の目的は、集積回路
内にポリシリコン精密抵抗器を製造する方法であって、
集積回路に絶縁層を堆積させる工程と、前記絶縁層にポ
リシリコン層を堆積させる工程と、前記ポリシリコン層
にイオンを打込み、前記ポリシリコン層の抵抗を変化さ
せ、且つ、前記ポリシリコン層を損傷させる工程と、前
記ポリシリコン抵抗器のアニーリングを制御して前記ポ
リシリコン層の抵抗温度温度係数を小さくする工程とを
含み、前記アニーリングの温度は９００℃乃至８００℃
の範囲である製造方法より達成される。
内にポリシリコン精密抵抗器を製造する方法であって、
集積回路に絶縁層を堆積させる工程と、前記絶縁層にポ
リシリコン層を堆積させる工程と、前記ポリシリコン層
にイオンを打込み、前記ポリシリコン層の抵抗を変化さ
せ、且つ、前記ポリシリコン層を損傷させる工程と、前
記ポリシリコン抵抗器のアニーリングを制御して前記ポ
リシリコン層の抵抗温度温度係数を小さくする工程とを
含み、前記アニーリングの温度は９００℃乃至８００℃
の範囲である製造方法より達成される。
【０００６】小さい抵抗温度係数の抵抗器は、絶縁層、
通常酸化ケイ素又は窒化ケイ素に形成される。その層
は、一つ以上の種の比較的高い濃度のドーパントと、実
質的にアニールされていない打ち込み損傷とを有する。
従来技術の方法とは異なり、抵抗中に計画通りのアニー
ルされていない損傷を残すために、本発明の打込み抵抗
器は、通常の先行技術の打込み抵抗器ほどはアニールさ
れていない。温度係数を大きくすることなく、その計画
された損傷によりＴＣＲＬには高い抵抗が付与される。
このようにして、たとえ温度が上昇しても、その抵抗の
相対値は同じ値のままである。このようにして、抵抗器
は現在の製造方法ににより製造されている他の抵抗器よ
りも精密であり、高品質ＲＦデバイス応用に必要とされ
る精密さをもって利用される。抵抗器の製造方法は、分
離スペーサ酸化物堆積と組合わせて利用され、異なる拡
散係数を有する埋込層を設け、研磨停止として跳ね返す
デュアル誘電トレンチ側壁を導入し、エミッタ、ベース
寸法を正確に制御するスペーサ構造を備え、何れのタイ
プの特徴に無視できるほどの妥協を有するバイポーラデ
バイスとＣＭＯＳデバイスとを統合させる。
通常酸化ケイ素又は窒化ケイ素に形成される。その層
は、一つ以上の種の比較的高い濃度のドーパントと、実
質的にアニールされていない打ち込み損傷とを有する。
従来技術の方法とは異なり、抵抗中に計画通りのアニー
ルされていない損傷を残すために、本発明の打込み抵抗
器は、通常の先行技術の打込み抵抗器ほどはアニールさ
れていない。温度係数を大きくすることなく、その計画
された損傷によりＴＣＲＬには高い抵抗が付与される。
このようにして、たとえ温度が上昇しても、その抵抗の
相対値は同じ値のままである。このようにして、抵抗器
は現在の製造方法ににより製造されている他の抵抗器よ
りも精密であり、高品質ＲＦデバイス応用に必要とされ
る精密さをもって利用される。抵抗器の製造方法は、分
離スペーサ酸化物堆積と組合わせて利用され、異なる拡
散係数を有する埋込層を設け、研磨停止として跳ね返す
デュアル誘電トレンチ側壁を導入し、エミッタ、ベース
寸法を正確に制御するスペーサ構造を備え、何れのタイ
プの特徴に無視できるほどの妥協を有するバイポーラデ
バイスとＣＭＯＳデバイスとを統合させる。
【０００７】以下の例により本発明の特徴を強調させる
ために、図面に示す比率は実際のものの比率とは異な
る。
ために、図面に示す比率は実際のものの比率とは異な
る。
【０００８】全図面は、基板領域をＣＭＯＳ領域１０
０、バイポーラＮＰＮ領域２００と、ＣＭＯＳ領域とバ
イポーラ領域との間にある遷移領域１５０とに、側面で
分割させたものである。
０、バイポーラＮＰＮ領域２００と、ＣＭＯＳ領域とバ
イポーラ領域との間にある遷移領域１５０とに、側面で
分割させたものである。
【０００９】最初に図１を参照するに、Ｐ柄基板の上面
は堆積酸化物、熱成長酸化物又はフォトレジストのよう
な適切なイオン打込みマスクによって覆われる。Ｎ＋埋
込層領域１２．１及び１２．２を画成するために、レジ
ストマスクに開口部が形成される。上記領域はヒ素のよ
うな第一のＮ型ドーパントにより打込まれる。その後、
打込みマスクは剥離される。
は堆積酸化物、熱成長酸化物又はフォトレジストのよう
な適切なイオン打込みマスクによって覆われる。Ｎ＋埋
込層領域１２．１及び１２．２を画成するために、レジ
ストマスクに開口部が形成される。上記領域はヒ素のよ
うな第一のＮ型ドーパントにより打込まれる。その後、
打込みマスクは剥離される。
【００１０】それから、基板は堆積酸化物、熱成長酸化
物又はフォトレジストのような第二の適切なイオン打込
みマスクにより覆われる。他の埋込層領域を画成するた
めに、マスクに開口部が形成され、第一とは顕著に異な
る拡散係数を有する第二のＮ型ドーパントが打込まれ
る。二つの異なる埋込層にドーパントにより、抵抗器は
コレクター形状を変化させて製造することができ、ＲＦ
デバイスの降伏電圧トレードオフに対するアドレス速度
を、目的に合わせて製造することができる。選択的に打
込んだコレクターの使用を関連した二つの異なるコレク
ター形状により、４つのＮＰＮデバイスのある集積回路
の製造が可能である。
物又はフォトレジストのような第二の適切なイオン打込
みマスクにより覆われる。他の埋込層領域を画成するた
めに、マスクに開口部が形成され、第一とは顕著に異な
る拡散係数を有する第二のＮ型ドーパントが打込まれ
る。二つの異なる埋込層にドーパントにより、抵抗器は
コレクター形状を変化させて製造することができ、ＲＦ
デバイスの降伏電圧トレードオフに対するアドレス速度
を、目的に合わせて製造することができる。選択的に打
込んだコレクターの使用を関連した二つの異なるコレク
ター形状により、４つのＮＰＮデバイスのある集積回路
の製造が可能である。
【００１１】Ｎ＋埋込層１２．１及び１２．２は適切な
アニール動作によりドライブインされ、Ｎ型エピタキシ
ャル層１１が基板１０の頂部に成長する。結果として、
基板１０は遷移領域１５０によってバイポーラＮＰＮ領
域２００から分離されたＣＭＯＳ領域１００へとパター
ン化される。Ｎ型埋込層１２．１及び１２．２はＰ型井
戸を受ける領域の下に形成される。
アニール動作によりドライブインされ、Ｎ型エピタキシ
ャル層１１が基板１０の頂部に成長する。結果として、
基板１０は遷移領域１５０によってバイポーラＮＰＮ領
域２００から分離されたＣＭＯＳ領域１００へとパター
ン化される。Ｎ型埋込層１２．１及び１２．２はＰ型井
戸を受ける領域の下に形成される。
【００１２】図２には、初期のトレンチ形成工程を示
す。素子分離トレンチが遷移領域１５０とＮＰＮ遷移領
域との間だけでなく、改良された横素子分離に必要とさ
れる他の位置にも形成される。トレンチフォトレジスト
マスク２０が基板１０に均一に堆積され、パターン化さ
れる。トレンチ領域２１を露出させるように、フォトレ
ジストが現像される。適切なウェットエッチング又はド
ライエッチング操作により、トレンチ２１をＮ＋埋込層
１２．１及び１２．２よりも下の深さまでエッチングさ
れる。トレンチの底部には、適切なＰ＋チャンネルスト
ッパ２２が打込まれる。
す。素子分離トレンチが遷移領域１５０とＮＰＮ遷移領
域との間だけでなく、改良された横素子分離に必要とさ
れる他の位置にも形成される。トレンチフォトレジスト
マスク２０が基板１０に均一に堆積され、パターン化さ
れる。トレンチ領域２１を露出させるように、フォトレ
ジストが現像される。適切なウェットエッチング又はド
ライエッチング操作により、トレンチ２１をＮ＋埋込層
１２．１及び１２．２よりも下の深さまでエッチングさ
れる。トレンチの底部には、適切なＰ＋チャンネルスト
ッパ２２が打込まれる。
【００１３】図３に示すように、次の段階はフォトレジ
スト２０を剥離し、トレンチ側壁に熱酸化を行い、酸化
物窒化物サンドイッチのような側壁誘電層２３を堆積さ
れて、パターン化させる。酸化層２３の密度が高めら
れ、平坦化用の研磨ストッパが設けられる。上記酸化層
の窒化物はシリコンの熱特性を密接に適合させる特徴を
有している。その層は、トレンチ穴のオーバーハングを
防止するのに十分な厚さを有するように形成され、その
後の堆積工程中にトレンチ充填を完全なものにする。さ
らに、酸化層２３はその後の段階でＬＯＣＯＳ用のパッ
ド酸化物を提供することになる。熱酸化、酸化物堆積及
び酸化物の高密度を組合わせることにより、トレンチ側
壁はシリコン基板の熱膨張速度に適合させることができ
る。
スト２０を剥離し、トレンチ側壁に熱酸化を行い、酸化
物窒化物サンドイッチのような側壁誘電層２３を堆積さ
れて、パターン化させる。酸化層２３の密度が高めら
れ、平坦化用の研磨ストッパが設けられる。上記酸化層
の窒化物はシリコンの熱特性を密接に適合させる特徴を
有している。その層は、トレンチ穴のオーバーハングを
防止するのに十分な厚さを有するように形成され、その
後の堆積工程中にトレンチ充填を完全なものにする。さ
らに、酸化層２３はその後の段階でＬＯＣＯＳ用のパッ
ド酸化物を提供することになる。熱酸化、酸化物堆積及
び酸化物の高密度を組合わせることにより、トレンチ側
壁はシリコン基板の熱膨張速度に適合させることができ
る。
【００１４】別の実施例では、その後のトレンチ充填に
よりシリコン基板の表面の下にあるトレンチにボイドを
形成させるように、側壁誘電層を堆積させることもでき
る。この特徴によりストレスを開放され、トレンチに隣
接するシリコンでの欠陥の発生を排除できる。
よりシリコン基板の表面の下にあるトレンチにボイドを
形成させるように、側壁誘電層を堆積させることもでき
る。この特徴によりストレスを開放され、トレンチに隣
接するシリコンでの欠陥の発生を排除できる。
【００１５】基板１０に対して、基板１０及びエピタキ
シャル層１１上にポリシリコン層２４を堆積させるポリ
シリコン堆積工程が行われ、トレンチ２１を充填させ
る。未ドープポリシリコン充填は半絶縁材料であり、Ｒ
Ｆ寄生容量に対する有利な電気特性をもたらす。
シャル層１１上にポリシリコン層２４を堆積させるポリ
シリコン堆積工程が行われ、トレンチ２１を充填させ
る。未ドープポリシリコン充填は半絶縁材料であり、Ｒ
Ｆ寄生容量に対する有利な電気特性をもたらす。
【００１６】図４はトレンチの完成を示す。基板１０及
びエピタキシャル層１１は、それらの表面からトレンチ
上以外の全ての領域にて、ポリシリコン層２４及び熱酸
化層２３を除去して平坦化させる。かかる平坦化は、従
来公知の化学機械研磨法により実施される。ポリシリコ
ンの下の窒化物は研磨工程中のハードストッパとして働
き、その下に存在する酸化物及びシリコンを損傷から保
護する。さらに、酸化物窒化物サンドイッチにより、元
のシリコン表面に対する研磨トレンチポリシリコン表面
の精密な適合を確実にする。
びエピタキシャル層１１は、それらの表面からトレンチ
上以外の全ての領域にて、ポリシリコン層２４及び熱酸
化層２３を除去して平坦化させる。かかる平坦化は、従
来公知の化学機械研磨法により実施される。ポリシリコ
ンの下の窒化物は研磨工程中のハードストッパとして働
き、その下に存在する酸化物及びシリコンを損傷から保
護する。さらに、酸化物窒化物サンドイッチにより、元
のシリコン表面に対する研磨トレンチポリシリコン表面
の精密な適合を確実にする。
【００１７】ＣＭＯＳデバイスを形成する間に、トレン
チを保護し、ＮＰＮ領域２００を覆うことの双方を行う
ことが重要である。同様にして、この工程の目的は、可
能な限り多くのＣＭＯＳ及びバイポーラの工程段階を組
合わせることである。したがって、図５を参照するに、
先ず、トレンチがその後のＣＭＯＳ工程段階から保護さ
れる。このような保護は、トレンチ上にパッド酸化物層
５１を形成することにより実行される。パッド酸化物層
５１の後、ＮＰＮトランジスタ２００の将来的なコレク
ターのために、Ｎ＋シンカ−５２を形成するように、Ｎ
＋シンカーのフォトレジストを設け、パターン化させ、
打込み段階が続く。次に、窒化ケイ素層５４が基板１０
の表面及びエピタキシャル層１１上のパッドパッド酸化
物５１上に堆積される。窒化ケイ素は部分酸化（ＬＯＣ
ＯＳ）領域５０を露出させるために、先ずパターン化さ
れる。ＬＯＣＯＳパターン化に続いて、従来公知のＬＯ
ＣＯＳ法により、ＮＭＯＳ及びＰＭＯＳデバイス１００
の表面横方向の素子分離を与え、シンカー拡散５０をＮ
ＰＮトランジスタ２００を残りの部分から分離するＬＯ
ＣＯＳ領域５０が形成される。窒化ケイ素は、基板１０
の表面及びエピタキシャル層１１から、トレンチ２１上
の領域以外で剥離される。
チを保護し、ＮＰＮ領域２００を覆うことの双方を行う
ことが重要である。同様にして、この工程の目的は、可
能な限り多くのＣＭＯＳ及びバイポーラの工程段階を組
合わせることである。したがって、図５を参照するに、
先ず、トレンチがその後のＣＭＯＳ工程段階から保護さ
れる。このような保護は、トレンチ上にパッド酸化物層
５１を形成することにより実行される。パッド酸化物層
５１の後、ＮＰＮトランジスタ２００の将来的なコレク
ターのために、Ｎ＋シンカ−５２を形成するように、Ｎ
＋シンカーのフォトレジストを設け、パターン化させ、
打込み段階が続く。次に、窒化ケイ素層５４が基板１０
の表面及びエピタキシャル層１１上のパッドパッド酸化
物５１上に堆積される。窒化ケイ素は部分酸化（ＬＯＣ
ＯＳ）領域５０を露出させるために、先ずパターン化さ
れる。ＬＯＣＯＳパターン化に続いて、従来公知のＬＯ
ＣＯＳ法により、ＮＭＯＳ及びＰＭＯＳデバイス１００
の表面横方向の素子分離を与え、シンカー拡散５０をＮ
ＰＮトランジスタ２００を残りの部分から分離するＬＯ
ＣＯＳ領域５０が形成される。窒化ケイ素は、基板１０
の表面及びエピタキシャル層１１から、トレンチ２１上
の領域以外で剥離される。
【００１８】ＬＯＣＯＳ動作中、酸化ケイ素の「スキ
ン」層は窒化物酸化マスクの表面に形成される。このス
キン層は、従来公知のフォトレジストとウェットエッチ
ングを利用してパターニングされ、トレンチ領域上にス
キン層が残る。フォトレジスト除去後、窒化物は、トレ
ンチ２１上の領域以外で、適性なウェットエッチングに
より除去される。上記の酸化物層を使用することによ
り、トレンチ領域を同時に保護し、下に存在するパッド
酸化物及びシリコン基板領域に十分有利な方法で、窒化
物を除去することができる。さらにストレスが発生する
熱酸化からの上記領域の保護は、米国特許第５，８９
２，２６４号に開示されているように、狭いトランジス
タ構造をうまく製造するためには重要である。
ン」層は窒化物酸化マスクの表面に形成される。このス
キン層は、従来公知のフォトレジストとウェットエッチ
ングを利用してパターニングされ、トレンチ領域上にス
キン層が残る。フォトレジスト除去後、窒化物は、トレ
ンチ２１上の領域以外で、適性なウェットエッチングに
より除去される。上記の酸化物層を使用することによ
り、トレンチ領域を同時に保護し、下に存在するパッド
酸化物及びシリコン基板領域に十分有利な方法で、窒化
物を除去することができる。さらにストレスが発生する
熱酸化からの上記領域の保護は、米国特許第５，８９
２，２６４号に開示されているように、狭いトランジス
タ構造をうまく製造するためには重要である。
【００１９】パッド酸化物は、さらに加工するために、
表面を露出するよう基板１０の表面及びエピタキシャル
層１１から除去される。
表面を露出するよう基板１０の表面及びエピタキシャル
層１１から除去される。
【００２０】図６を参照するに、次の段階では、エピタ
キシャル層１１の表面に犠牲的な酸化が実行される。そ
の酸化は、ＣＭＯＳデバイスのためのＮ型井戸及びＰ型
井戸の形成において典型的な第一の段階である。適切な
フォトレジストマスク及び打込み物６２は、ＣＭＯＳデ
バイスのためのＮ型井戸及びＰ型井戸を設ける。より重
いＰ型打込み物６４は、ＰＭＯＳ及びＮＭＯＳデバイス
を分離させるために、接合素子分離を設ける。犠牲的酸
化物の除去に続いて、通常熱酸化物であるゲート酸化層
６５がエピタキシャル層１１の表面に成長する。この段
階の後、ポリシリコン層６６の均一な堆積を行う段階が
続き、パターン化させ、ドープさせてポリシリコンゲー
ト６６を形成させる。
キシャル層１１の表面に犠牲的な酸化が実行される。そ
の酸化は、ＣＭＯＳデバイスのためのＮ型井戸及びＰ型
井戸の形成において典型的な第一の段階である。適切な
フォトレジストマスク及び打込み物６２は、ＣＭＯＳデ
バイスのためのＮ型井戸及びＰ型井戸を設ける。より重
いＰ型打込み物６４は、ＰＭＯＳ及びＮＭＯＳデバイス
を分離させるために、接合素子分離を設ける。犠牲的酸
化物の除去に続いて、通常熱酸化物であるゲート酸化層
６５がエピタキシャル層１１の表面に成長する。この段
階の後、ポリシリコン層６６の均一な堆積を行う段階が
続き、パターン化させ、ドープさせてポリシリコンゲー
ト６６を形成させる。
【００２１】ＣＭＯＳトランジスタの形成における次の
段階は、図７に示す。 次に、ＮＭＯＳ及びＰＭＯＳド
レインは、Ｎ型低濃度ドープドレイン領域及びＰ型低濃
度ドープドレイン領域を形成するために、典型的な低濃
度にドープされたドレイン打込み物７２（Ｎ）及び７４
（Ｐ）が、それぞれ打込まれる（Ｐ型打込み物は本願で
は図示せず）。アニールする段階は、低濃度にドープさ
れたドレイン領域をゲートの側壁の僅か下にドライブイ
ンする。低濃度にドープされたドレイン領域は、ゲート
の側壁をマスクとして使用する。これらの領域は、ゲー
トをマスクとして使用して、従来の方法で自己アライメ
ントされた後、適切なＰ型及びＮ型打込みが続く。この
段階に続いて、図示されない領域では、適切なフォトレ
ジスト及び打込み物を使用して、典型的なＰ＋抵抗器が
Ｎ型エピタキシャル領域１１に形成される。次に、ＮＰ
Ｎ保護スペーサ酸化層７８は、エピタキシャル層１１上
に均一に堆積される。スペーサ酸化物７８は、層１１の
遷移領域１５０及びＮＰＮ領域２００を覆う。このスペ
ーサ酸化物の被覆がないと、その後のＣＭＯＳ工程段階
はＮＰＮトランジスタの形成を妨げる。ゲート６６上の
スペーサ酸化層はパターン化され、除去されてゲート６
６の縁部に側壁スペーサ７０．１、７０．２を残す。
段階は、図７に示す。 次に、ＮＭＯＳ及びＰＭＯＳド
レインは、Ｎ型低濃度ドープドレイン領域及びＰ型低濃
度ドープドレイン領域を形成するために、典型的な低濃
度にドープされたドレイン打込み物７２（Ｎ）及び７４
（Ｐ）が、それぞれ打込まれる（Ｐ型打込み物は本願で
は図示せず）。アニールする段階は、低濃度にドープさ
れたドレイン領域をゲートの側壁の僅か下にドライブイ
ンする。低濃度にドープされたドレイン領域は、ゲート
の側壁をマスクとして使用する。これらの領域は、ゲー
トをマスクとして使用して、従来の方法で自己アライメ
ントされた後、適切なＰ型及びＮ型打込みが続く。この
段階に続いて、図示されない領域では、適切なフォトレ
ジスト及び打込み物を使用して、典型的なＰ＋抵抗器が
Ｎ型エピタキシャル領域１１に形成される。次に、ＮＰ
Ｎ保護スペーサ酸化層７８は、エピタキシャル層１１上
に均一に堆積される。スペーサ酸化物７８は、層１１の
遷移領域１５０及びＮＰＮ領域２００を覆う。このスペ
ーサ酸化物の被覆がないと、その後のＣＭＯＳ工程段階
はＮＰＮトランジスタの形成を妨げる。ゲート６６上の
スペーサ酸化層はパターン化され、除去されてゲート６
６の縁部に側壁スペーサ７０．１、７０．２を残す。
【００２２】スペーサ酸化層７８は、ＣＭＯＳデバイス
に対して側壁スペーサを提供するだけでなく、ＮＰＮト
ランジスタの活性要素に対してハードマスク及び表面素
子分離も提供する。この堆積段階を工程の始めの方で実
施することで、後の工程において一段階以上の堆積及び
マスク段階が省略される。結果として、スペーサ酸化層
７８は、ＣＭＯＳデバイスの自己アライメントされたソ
ース及びドレインのためのマスクと、コレクタ開口部１
２６及びエミッタ開口部１２７のためのマスクとを夫々
形成する。上記の後の工程の効果は、図１２を参照する
とよい。
に対して側壁スペーサを提供するだけでなく、ＮＰＮト
ランジスタの活性要素に対してハードマスク及び表面素
子分離も提供する。この堆積段階を工程の始めの方で実
施することで、後の工程において一段階以上の堆積及び
マスク段階が省略される。結果として、スペーサ酸化層
７８は、ＣＭＯＳデバイスの自己アライメントされたソ
ース及びドレインのためのマスクと、コレクタ開口部１
２６及びエミッタ開口部１２７のためのマスクとを夫々
形成する。上記の後の工程の効果は、図１２を参照する
とよい。
【００２３】次のＣＭＯＳ工程段階を図８に示す。スク
リーン酸化層８０が堆積され、ＣＭＯＳデバイスの比較
的低濃度ドープのソース及びドレイン領域を覆うように
パターン化される。これらの領域は、ソース８１及びド
レイン８２を形成するように、Ｐ＋イオン又はＮ＋イオ
ンのいずれかによって適切に打込みされる。対応するＰ
型及びＮ型ソース及びドレインは、アニール動作を受
け、このとき拡散時間はソース及びドレインの深さを調
節するように設定される。図面には一つのＭＯＳデバイ
スのみを示すが、本願で開示するプロセスは、複数のＮ
ＭＯＳデバイス、ＰＭＯＳデバイス及びバイポーラデバ
イスを含むマルチプルトランジスタを形成させるために
利用可能であることは、当業者には理解できる。
リーン酸化層８０が堆積され、ＣＭＯＳデバイスの比較
的低濃度ドープのソース及びドレイン領域を覆うように
パターン化される。これらの領域は、ソース８１及びド
レイン８２を形成するように、Ｐ＋イオン又はＮ＋イオ
ンのいずれかによって適切に打込みされる。対応するＰ
型及びＮ型ソース及びドレインは、アニール動作を受
け、このとき拡散時間はソース及びドレインの深さを調
節するように設定される。図面には一つのＭＯＳデバイ
スのみを示すが、本願で開示するプロセスは、複数のＮ
ＭＯＳデバイス、ＰＭＯＳデバイス及びバイポーラデバ
イスを含むマルチプルトランジスタを形成させるために
利用可能であることは、当業者には理解できる。
【００２４】ＣＭＯＳトランジスタの形成を完了した
後、工程はＣＭＯＳトランジスタを保護する一方で、Ｎ
ＰＮトランジスタを形成する。第１の段階として、図９
に示すように、ＣＭＯＳ窒化物エッチストッパ保護層９
０が、エピタキシャル層１１上に均一に堆積される。こ
の窒化物保護層の頂部に、ＣＭＯＳ酸化物保護層９２が
堆積される。二つの順次の段階において窒化物保護層と
堆積された酸化層とを組合わせることは、今後の工程段
階を省略する。２層が互いに関して選択的にエッチング
され得るため、２層を異なるエッチストップとして使用
することで、その後の工程段階において相当な数の段階
を省略する。
後、工程はＣＭＯＳトランジスタを保護する一方で、Ｎ
ＰＮトランジスタを形成する。第１の段階として、図９
に示すように、ＣＭＯＳ窒化物エッチストッパ保護層９
０が、エピタキシャル層１１上に均一に堆積される。こ
の窒化物保護層の頂部に、ＣＭＯＳ酸化物保護層９２が
堆積される。二つの順次の段階において窒化物保護層と
堆積された酸化層とを組合わせることは、今後の工程段
階を省略する。２層が互いに関して選択的にエッチング
され得るため、２層を異なるエッチストップとして使用
することで、その後の工程段階において相当な数の段階
を省略する。
【００２５】フォトレジスト層９４は、ＣＭＯＳデバイ
ス、及び、遷移領域１５０からＣＭＯＳ領域１００まで
延在するＬＯＣＯＳ領域の少なくとも一部分を覆うよう
に堆積されパターン化される。ＣＭＯＳ酸化物保護層９
２及び窒化物保護層９０は、適切なウェットエッチング
を使用して、露出されたＮＰＮ領域２００から剥離され
る。順次のエッチング動作の結果として、図１０に示す
ようなスペーサ酸化層７８は露出される。
ス、及び、遷移領域１５０からＣＭＯＳ領域１００まで
延在するＬＯＣＯＳ領域の少なくとも一部分を覆うよう
に堆積されパターン化される。ＣＭＯＳ酸化物保護層９
２及び窒化物保護層９０は、適切なウェットエッチング
を使用して、露出されたＮＰＮ領域２００から剥離され
る。順次のエッチング動作の結果として、図１０に示す
ようなスペーサ酸化層７８は露出される。
【００２６】図１１を参照するに、熱酸化物フォトレジ
スト層１１０がスペーサ酸化層７８上に均一に堆積さ
れ、ＮＰＮ部分２００に開口部１１２及び１１４を有す
るようにパターン化される。フォトレジスト１１０が適
所にあることで、露出領域１１２及び１１４におけるス
ペーサ酸化物は、シンカー拡散５２の表面及びその後の
ＮＰＮトランジスタ２００の表面を露出するために除去
される。
スト層１１０がスペーサ酸化層７８上に均一に堆積さ
れ、ＮＰＮ部分２００に開口部１１２及び１１４を有す
るようにパターン化される。フォトレジスト１１０が適
所にあることで、露出領域１１２及び１１４におけるス
ペーサ酸化物は、シンカー拡散５２の表面及びその後の
ＮＰＮトランジスタ２００の表面を露出するために除去
される。
【００２７】ＮＰＮトランジスタの形成において、工程
は最初に外部ベース、次に真性ベース、最後にエミッタ
を形成する。外部ベースは、エピタキシャル層１１に堆
積された積層を含む。図１２を参照するに、外部ベース
に含まれる積層はドープされたポリシリコン層１２０
と、ケイ化タングステン（ＷＳｉ）層１２１と、ポリシ
リコンキャップ層１２２と、インターポリ酸化層１２３
と、窒化チタン反射防止膜１２４とを含む。ポリシリコ
ン層１２０、ＷＳｉ層１２１及びポリシリコンキャップ
層１２２が堆積された後、外部ベース２２２のドーピン
グを形成するホウ素の打込みが続く。ポリシリコンキャ
ップ層は、ボロンドーピングがポリ/ＷＳｉ層の頂部で
はっきりと隔離することを防止し、外部ベースが生じる
ようにシリコンに十分には拡散しない。さらに、ボロン
打込み中にＷＳｉ層の不必要なスパッタリングを防止
し、重金属による打込みツールを潜在的に汚染する。
は最初に外部ベース、次に真性ベース、最後にエミッタ
を形成する。外部ベースは、エピタキシャル層１１に堆
積された積層を含む。図１２を参照するに、外部ベース
に含まれる積層はドープされたポリシリコン層１２０
と、ケイ化タングステン（ＷＳｉ）層１２１と、ポリシ
リコンキャップ層１２２と、インターポリ酸化層１２３
と、窒化チタン反射防止膜１２４とを含む。ポリシリコ
ン層１２０、ＷＳｉ層１２１及びポリシリコンキャップ
層１２２が堆積された後、外部ベース２２２のドーピン
グを形成するホウ素の打込みが続く。ポリシリコンキャ
ップ層は、ボロンドーピングがポリ/ＷＳｉ層の頂部で
はっきりと隔離することを防止し、外部ベースが生じる
ようにシリコンに十分には拡散しない。さらに、ボロン
打込み中にＷＳｉ層の不必要なスパッタリングを防止
し、重金属による打込みツールを潜在的に汚染する。
【００２８】積層は、エミッタ開口部１２７を形成する
ように適切にパターン化される。熱処理の結果として、
層１２０からのドーパントは外部ベース２２２を形成す
る。エミッタ開口部を介する更なるホウ素の打込みは、
真性ベース２２０を形成する。積層用のパターニングマ
スクを適所に配置して、ＳＩＣ（選択的打込みコレクタ
ー）打込み物２２４も真性ベース２２０及びエミッタ孔
１２７を通って形成される。積層パターンマスクによ
り、高エネルギーＳＩＣ打込み物をマスクすることを助
け、ＳＩＣの完全な自己アライメントをトランジスタに
生じさせる。ＳＩＣ打込み物２２４はＮ+埋込層に接触
する。ＳＩＣ打込み物２２４はアニールされ、エミッタ
表面は酸化され、Ｐ型打込み物は真性ベース２２０を形
成する。
ように適切にパターン化される。熱処理の結果として、
層１２０からのドーパントは外部ベース２２２を形成す
る。エミッタ開口部を介する更なるホウ素の打込みは、
真性ベース２２０を形成する。積層用のパターニングマ
スクを適所に配置して、ＳＩＣ（選択的打込みコレクタ
ー）打込み物２２４も真性ベース２２０及びエミッタ孔
１２７を通って形成される。積層パターンマスクによ
り、高エネルギーＳＩＣ打込み物をマスクすることを助
け、ＳＩＣの完全な自己アライメントをトランジスタに
生じさせる。ＳＩＣ打込み物２２４はＮ+埋込層に接触
する。ＳＩＣ打込み物２２４はアニールされ、エミッタ
表面は酸化され、Ｐ型打込み物は真性ベース２２０を形
成する。
【００２９】図１３を参照するに、ベーススペーサ酸化
物１３０の層はベース領域をマスクするために堆積され
る。窒化物スペーサ層１３１は堆積され、エミッタ領域
を開口させるためにエッチングされる。ベーススペーサ
酸化物は、適切なフッ化水素酸を用いてエッチングされ
る。複雑なスペーサの構造により、適切なエミッタ‐外
部ベース‐間隔ができ、よって、降伏電圧デバイストレ
ードオフに対する速度は、窒化物スペーサ堆積の厚さ、
ベーススペーサ酸化物のエッチング時間又はその双方を
変化させることにより、容易に変更できる。次に、エミ
ッタポリシリコン層１３２が堆積され、エミッタ接触１
３４及びコレクタ接触１３３を形成するようにパターン
化される。その後のアニール動作において（図１７を参
照）、エミッタポリシリコン層１３２からのＮ型ドーパ
ントは、ＮＰＮトランジスタ２００のコレクタ表面接触
及びエミッタを形成させるために、エピタキシャル層１
１の表面に拡散される。
物１３０の層はベース領域をマスクするために堆積され
る。窒化物スペーサ層１３１は堆積され、エミッタ領域
を開口させるためにエッチングされる。ベーススペーサ
酸化物は、適切なフッ化水素酸を用いてエッチングされ
る。複雑なスペーサの構造により、適切なエミッタ‐外
部ベース‐間隔ができ、よって、降伏電圧デバイストレ
ードオフに対する速度は、窒化物スペーサ堆積の厚さ、
ベーススペーサ酸化物のエッチング時間又はその双方を
変化させることにより、容易に変更できる。次に、エミ
ッタポリシリコン層１３２が堆積され、エミッタ接触１
３４及びコレクタ接触１３３を形成するようにパターン
化される。その後のアニール動作において（図１７を参
照）、エミッタポリシリコン層１３２からのＮ型ドーパ
ントは、ＮＰＮトランジスタ２００のコレクタ表面接触
及びエミッタを形成させるために、エピタキシャル層１
１の表面に拡散される。
【００３０】図１４及び図１５は、比較的小さい抵抗温
度係数（ＴＣＲＬ）抵抗器１４１を具備したポリシリコ
ン抵抗器の形成を示す図である。まず最初に、保護酸化
物１４０がエミッタポリシリコン層１３２上に堆積され
る。この層は、ＴＣＲＬ領域が画成されるとき、露出さ
れたエミッタポリシリコン層１３２をエッチングから保
護する。ポリシリコン層１４２は開口部に堆積される。
次に、ポリシリコン層は、ＢＦ２打込み物１４３によっ
て打込みされる。最後に、ＴＣＲＬ１４１は、フォトレ
ジストで覆われ、適当なサイズにエッチングされる。図
１５に示すように、ＴＣＲＬ層１４１は保護酸化物１４
４で覆われる。酸化物は抵抗器の接触領域を覆わずに、
その下にあるＴＣＲＬ１４４の一部分を保護するように
適切にパターン化されマスクされる。なお、ＴＣＲＬポ
リ層は工程の後半で堆積される。このようにして、アモ
ルファスシリコン膜を堆積させることが可能であり、ド
ーパントを添加させてその抵抗率を調整することができ
る。
度係数（ＴＣＲＬ）抵抗器１４１を具備したポリシリコ
ン抵抗器の形成を示す図である。まず最初に、保護酸化
物１４０がエミッタポリシリコン層１３２上に堆積され
る。この層は、ＴＣＲＬ領域が画成されるとき、露出さ
れたエミッタポリシリコン層１３２をエッチングから保
護する。ポリシリコン層１４２は開口部に堆積される。
次に、ポリシリコン層は、ＢＦ２打込み物１４３によっ
て打込みされる。最後に、ＴＣＲＬ１４１は、フォトレ
ジストで覆われ、適当なサイズにエッチングされる。図
１５に示すように、ＴＣＲＬ層１４１は保護酸化物１４
４で覆われる。酸化物は抵抗器の接触領域を覆わずに、
その下にあるＴＣＲＬ１４４の一部分を保護するように
適切にパターン化されマスクされる。なお、ＴＣＲＬポ
リ層は工程の後半で堆積される。このようにして、アモ
ルファスシリコン膜を堆積させることが可能であり、ド
ーパントを添加させてその抵抗率を調整することができ
る。
【００３１】本発明のプロセスでは、１平方当たり７５
０オームの抵抗、及び、１００（ｐｐｍ）（百万分の
一）よりも小さい抵抗温度係数を有するＴＣＲＬ抵抗器
１４１を形成することが可能となる。抵抗器は、ポリシ
リコン層をドープするのに非選択的なＢＦ２打込み物を
使用して形成される。９００℃といった速い熱でアニー
ルする（ＲＴＡ）段階は、抵抗器への打込みを活性化
し、バイポーラデバイス２００及びＭＯＳデバイス１０
０の最後のドーピング形状を設定する。ＴＣＲＬポリ層
が工程の後の方で堆積されることに注意すべきである。
本発明のプロセスでは、アモルファスシリコン膜を堆積
させることができ、その後、ドーパントを添加すること
でその低効率を調整することができる。非選択的なＢＦ
２打込み物は、膜をドープさせるのに使用される。マス
クは、全ての接触域から酸化物を取り除くために使用さ
れ、９００℃におけるＲＴＡ段階は、最後のドーピング
を設定するために、抵抗器への打込みを活性化する。そ
の後、抵抗器の接触は、最終的な後工程の前にシリサイ
ドされる。
０オームの抵抗、及び、１００（ｐｐｍ）（百万分の
一）よりも小さい抵抗温度係数を有するＴＣＲＬ抵抗器
１４１を形成することが可能となる。抵抗器は、ポリシ
リコン層をドープするのに非選択的なＢＦ２打込み物を
使用して形成される。９００℃といった速い熱でアニー
ルする（ＲＴＡ）段階は、抵抗器への打込みを活性化
し、バイポーラデバイス２００及びＭＯＳデバイス１０
０の最後のドーピング形状を設定する。ＴＣＲＬポリ層
が工程の後の方で堆積されることに注意すべきである。
本発明のプロセスでは、アモルファスシリコン膜を堆積
させることができ、その後、ドーパントを添加すること
でその低効率を調整することができる。非選択的なＢＦ
２打込み物は、膜をドープさせるのに使用される。マス
クは、全ての接触域から酸化物を取り除くために使用さ
れ、９００℃におけるＲＴＡ段階は、最後のドーピング
を設定するために、抵抗器への打込みを活性化する。そ
の後、抵抗器の接触は、最終的な後工程の前にシリサイ
ドされる。
【００３２】ＴＣＲＬ抵抗器１４１は、温度感受性と抵
抗を分ける。先行技術では、高い抵抗率はより高い温度
感受性を招くと推測されていた。これら二つの特徴を、
抵抗率を１平方当たり７５０オームに設定するために調
節されたドーピングを含む比較的薄い膜を設けることで
分離することを、本発明に先立ち試みた。ＢＦ２打込み
物が高レベルに近付くと、予期しない抵抗の増加が見ら
れた。当然のことながら、これは直感に反した反応であ
る。この挙動は、この膜をドープするのにホウ素のみが
使用されたとき見られなかった。より高い打込みレベル
は抵抗を増加させるのではなく、減少させることが通常
の経験から予想される。高いドーズ量のより重いイオン
（ＢＦ２）はポリシリコン膜において多大な損傷を招
き、その損傷は打込みを活性化するための比較的低温
（９００℃）における短かい熱アニール（ＲＴＡ）でア
ニールされ得ないと考えられる。この打込み損傷は、見
かけ上、キャリアのために追加的なトラッピングサイト
を形成し、結果としてより高い打込みドーズ量において
抵抗が増大する。他のイオンと一緒に打込みをすること
は、同様の結果を招くことができ、より高い値の抵抗
器、並びに、ＰＮＰのためのエミッタ、ＮＰＮのための
低い抵抗率の外部ベース、又は、ＭＯＳデバイスのソー
ス及びドレインを生じさせるための同様な高いドーズ量
のホウ素打込み物を使用することを可能にする。好まし
い実施例では、ポリシリコン層１４２は７０ｎｍの厚さ
を有し、その厚さは６５ｎｍ乃至７５ｎｍの範囲内にあ
ってもよい。ホウ素イオン１４２の打込み濃度は、１．
３×１０１６であり、９×１０１５乃至１．５×１０
１６の範囲内にあってもよい。
抗を分ける。先行技術では、高い抵抗率はより高い温度
感受性を招くと推測されていた。これら二つの特徴を、
抵抗率を１平方当たり７５０オームに設定するために調
節されたドーピングを含む比較的薄い膜を設けることで
分離することを、本発明に先立ち試みた。ＢＦ２打込み
物が高レベルに近付くと、予期しない抵抗の増加が見ら
れた。当然のことながら、これは直感に反した反応であ
る。この挙動は、この膜をドープするのにホウ素のみが
使用されたとき見られなかった。より高い打込みレベル
は抵抗を増加させるのではなく、減少させることが通常
の経験から予想される。高いドーズ量のより重いイオン
（ＢＦ２）はポリシリコン膜において多大な損傷を招
き、その損傷は打込みを活性化するための比較的低温
（９００℃）における短かい熱アニール（ＲＴＡ）でア
ニールされ得ないと考えられる。この打込み損傷は、見
かけ上、キャリアのために追加的なトラッピングサイト
を形成し、結果としてより高い打込みドーズ量において
抵抗が増大する。他のイオンと一緒に打込みをすること
は、同様の結果を招くことができ、より高い値の抵抗
器、並びに、ＰＮＰのためのエミッタ、ＮＰＮのための
低い抵抗率の外部ベース、又は、ＭＯＳデバイスのソー
ス及びドレインを生じさせるための同様な高いドーズ量
のホウ素打込み物を使用することを可能にする。好まし
い実施例では、ポリシリコン層１４２は７０ｎｍの厚さ
を有し、その厚さは６５ｎｍ乃至７５ｎｍの範囲内にあ
ってもよい。ホウ素イオン１４２の打込み濃度は、１．
３×１０１６であり、９×１０１５乃至１．５×１０
１６の範囲内にあってもよい。
【００３３】開発初期の頃、中程度のホウ素ドーズ量を
含む３つの膜の厚さが評価するために選択された。表１
に示されるように、最も薄い膜が１平方当たり７５０Ω
という目標に最も近い。しかしながら、全てのセルのＴ
ＣＲは１００ｐｐｍの目標より高い値である。第２の組
の試験は、より高いドーズ量はより低いシート抵抗及び
より低いＴＣＲを生じることを期待して、膜の厚さを薄
いままに維持し、打込みドーズ量を１０培以上の範囲で
変化させた。
含む３つの膜の厚さが評価するために選択された。表１
に示されるように、最も薄い膜が１平方当たり７５０Ω
という目標に最も近い。しかしながら、全てのセルのＴ
ＣＲは１００ｐｐｍの目標より高い値である。第２の組
の試験は、より高いドーズ量はより低いシート抵抗及び
より低いＴＣＲを生じることを期待して、膜の厚さを薄
いままに維持し、打込みドーズ量を１０培以上の範囲で
変化させた。
【表１】 まず、図２０に示されるように、ドーズ量が増加すると
シート抵抗及びＴＣＲにおいて非常に小さい変化が見ら
れた。しかしながら、打込みレベルが最大レベルに近付
くと、予期しなかった抵抗の増加が見られる一方で、Ｔ
ＣＲは最大ドーズ量で負の値を取るまで急激に下落す
る。
シート抵抗及びＴＣＲにおいて非常に小さい変化が見ら
れた。しかしながら、打込みレベルが最大レベルに近付
くと、予期しなかった抵抗の増加が見られる一方で、Ｔ
ＣＲは最大ドーズ量で負の値を取るまで急激に下落す
る。
【００３４】Yamaguchi他は、[Yamaguchi他「Process
and Device Characterization for a 30−GHz ft
Submicrometer Double Poly−Si BiPolar Techno
logyUsing BF2−Implanted Base with Rapid Ther
mal Process」、IEEE TED 1993年8月]において、TCR
とシート抵抗との間に同様の関係を見出した。彼らの研
究では、１５０ｎｍのアモルファス層が形成され、ホウ
素でドープされたＰ型ポリシリコン抵抗器のＴＣＲは、
シート抵抗が１平方当たり６００乃至８００Ωのときゼ
ロに近付く。しかしながら、彼らの研究におけるドーズ
量の範囲内において、抵抗はホウ素のドーズ量が増加す
ると共に下落する。
and Device Characterization for a 30−GHz ft
Submicrometer Double Poly−Si BiPolar Techno
logyUsing BF2−Implanted Base with Rapid Ther
mal Process」、IEEE TED 1993年8月]において、TCR
とシート抵抗との間に同様の関係を見出した。彼らの研
究では、１５０ｎｍのアモルファス層が形成され、ホウ
素でドープされたＰ型ポリシリコン抵抗器のＴＣＲは、
シート抵抗が１平方当たり６００乃至８００Ωのときゼ
ロに近付く。しかしながら、彼らの研究におけるドーズ
量の範囲内において、抵抗はホウ素のドーズ量が増加す
ると共に下落する。
【００３５】ＴＣＲを低下させることを目的とした比較
実験では、ホウ素と、ホウ素及び他の種（ＢＦ２）は中
間の厚さの膜の中に打込みされた。打込みエネルギー
は、種の異なる範囲を補正するために調節された。結果
は、又しても予想外、つまり、ホウ素のみにおける平均
抵抗は１平方当たり２００Ωであり、ＴＣＲは４４５ｐ
ｐｍである一方で、ＢＦ２抵抗器の値は、それぞれ５２
５及び２２１であった。
実験では、ホウ素と、ホウ素及び他の種（ＢＦ２）は中
間の厚さの膜の中に打込みされた。打込みエネルギー
は、種の異なる範囲を補正するために調節された。結果
は、又しても予想外、つまり、ホウ素のみにおける平均
抵抗は１平方当たり２００Ωであり、ＴＣＲは４４５ｐ
ｐｍである一方で、ＢＦ２抵抗器の値は、それぞれ５２
５及び２２１であった。
【００３６】これらの結果に基づいて、より重いイオン
及び極端に多いドーズ量により、９００℃における比較
的短いＲＴＡによってアニールされ得ないポリシリコン
膜に多大な損傷を招くことが考えられる。この損傷は、
キャリアに対して追加的なトラッピングサイトを形成
し、より高い打込みドーズ量で抵抗を増加させる。従っ
て、他のイオンを一緒に打込みをすることは同様の結果
が生じ、とって、高い値の抵抗器だけでなく、ＰＮＰの
ためのエミッタ又はＮＰＮのための低い抵抗率の外部ベ
ース、或いはＭＯＳデバイスのソース及びドレインを生
じるのに、同様な高いドーズ量のホウ素打込み物を使用
することを可能にする。
及び極端に多いドーズ量により、９００℃における比較
的短いＲＴＡによってアニールされ得ないポリシリコン
膜に多大な損傷を招くことが考えられる。この損傷は、
キャリアに対して追加的なトラッピングサイトを形成
し、より高い打込みドーズ量で抵抗を増加させる。従っ
て、他のイオンを一緒に打込みをすることは同様の結果
が生じ、とって、高い値の抵抗器だけでなく、ＰＮＰの
ためのエミッタ又はＮＰＮのための低い抵抗率の外部ベ
ース、或いはＭＯＳデバイスのソース及びドレインを生
じるのに、同様な高いドーズ量のホウ素打込み物を使用
することを可能にする。
【００３７】表２は、打込みドーズ量の関数として、シ
ート抵抗及びＴＣＲに対するＲＴＡ温度の影響を示す図
である。表２でも、より低温で得られたより高いシート
抵抗は、７６３の抵抗が１６８のＴＣＲを生じさせる低
いドーズ量以外では、減少されたＴＣＲが生じる。
ート抵抗及びＴＣＲに対するＲＴＡ温度の影響を示す図
である。表２でも、より低温で得られたより高いシート
抵抗は、７６３の抵抗が１６８のＴＣＲを生じさせる低
いドーズ量以外では、減少されたＴＣＲが生じる。
【００３８】これは、損傷が以前観測したＴＣＲ挙動の
重要部分であるといった理論を支持する。より低いＲＴ
Ａ温度は抑制されたキャリア活性及びより高いシート抵
抗に繋がる。同時に、打込み損傷のアニールがより少な
い。しかしながら、低いドーズ量では、キャリアの可動
性を温度変化に対して感応でなくなる時点まで劣化させ
る打込み損傷は不十分である。
重要部分であるといった理論を支持する。より低いＲＴ
Ａ温度は抑制されたキャリア活性及びより高いシート抵
抗に繋がる。同時に、打込み損傷のアニールがより少な
い。しかしながら、低いドーズ量では、キャリアの可動
性を温度変化に対して感応でなくなる時点まで劣化させ
る打込み損傷は不十分である。
【表２】 図２１は、５０℃を最低測定点としたときのＴＣＲとシ
ート抵抗との関係を示す、３０×３０ミクロン抵抗器の
分布されたプロット図である。ＴＣＲは、２５℃の間隔
で、５０℃から１２５℃まで測定された値に直線を当て
はめることで計算される。破線は、この開発プロジェク
トのために設定された目標値を示す。
ート抵抗との関係を示す、３０×３０ミクロン抵抗器の
分布されたプロット図である。ＴＣＲは、２５℃の間隔
で、５０℃から１２５℃まで測定された値に直線を当て
はめることで計算される。破線は、この開発プロジェク
トのために設定された目標値を示す。
【００３９】二つの異なる実験から得られた結果の一部
分のうち−５０℃乃至１５０℃の範囲内で測定されたも
のは、一つのグラフにまとめられる。図２２は、温度範
囲内で測定された９つの部分に対するシート抵抗の平均
的な変化を示し、図２３は、この組の測定において計算
されたＴＣＲのプロット図である。実線は、線形な当て
はまりを示す一方で、破線は多項式の当てはまりを示
す。低温で観察された上向きの「フック」は拡散抵抗器
では典型的に見られる。
分のうち−５０℃乃至１５０℃の範囲内で測定されたも
のは、一つのグラフにまとめられる。図２２は、温度範
囲内で測定された９つの部分に対するシート抵抗の平均
的な変化を示し、図２３は、この組の測定において計算
されたＴＣＲのプロット図である。実線は、線形な当て
はまりを示す一方で、破線は多項式の当てはまりを示
す。低温で観察された上向きの「フック」は拡散抵抗器
では典型的に見られる。
【００４０】アナログ及び混合信号の設計者にとって、
マッチングは特に興味深いものであるため、図２４は固
定幅を有する抵抗器に対するミスマッチの割合を長さの
関数として示す図であり、図２５は、固定長さを有する
抵抗器に対する同じパラメータを幅の関数として示す図
である。予想通り、データは、寸法が増加するとマッチ
ングが改善されることを示す。
マッチングは特に興味深いものであるため、図２４は固
定幅を有する抵抗器に対するミスマッチの割合を長さの
関数として示す図であり、図２５は、固定長さを有する
抵抗器に対する同じパラメータを幅の関数として示す図
である。予想通り、データは、寸法が増加するとマッチ
ングが改善されることを示す。
【００４１】高い値のポリシリコン抵抗器を低いＴＣＲ
で加工する実行可能性がこれまで示されてきた。研究
は、イオン種と、シート抵抗とＴＣＲとの関係を解明
し、この関係は工程の複雑性を減少させることができ
る。８００℃でのＲＴＡが現在のバイポーラ工程にとっ
て最適温度のため、望まれる場合、デバイスの電気パラ
メータを設定するのに使用されたＲＴＡから抵抗器の活
性段階を減結合(de-couple)させることが可能となる。
で加工する実行可能性がこれまで示されてきた。研究
は、イオン種と、シート抵抗とＴＣＲとの関係を解明
し、この関係は工程の複雑性を減少させることができ
る。８００℃でのＲＴＡが現在のバイポーラ工程にとっ
て最適温度のため、望まれる場合、デバイスの電気パラ
メータを設定するのに使用されたＲＴＡから抵抗器の活
性段階を減結合(de-couple)させることが可能となる。
【００４２】上記点に加工されたバイポーラ及びＴＣＲ
Ｌコンポーネントにより、ウェーハのＣＭＯＳ部分から
の保護層を除去することが適当であり、残った目たらい
ゼーションが全てのデバイスにて実行することができ
る。図１６を参照するに、ＴＣＲＬ抵抗器１４１及びＮ
ＰＮトランジスタ領域２００は、フォトレジスト層１６
０により保護される。フォトレジストはＣＭＯＳデバイ
ス１００上に領域を開口させるようパターン化される。
次に、保護酸化物９２が除去される（図１５）。
Ｌコンポーネントにより、ウェーハのＣＭＯＳ部分から
の保護層を除去することが適当であり、残った目たらい
ゼーションが全てのデバイスにて実行することができ
る。図１６を参照するに、ＴＣＲＬ抵抗器１４１及びＮ
ＰＮトランジスタ領域２００は、フォトレジスト層１６
０により保護される。フォトレジストはＣＭＯＳデバイ
ス１００上に領域を開口させるようパターン化される。
次に、保護酸化物９２が除去される（図１５）。
【００４３】図１７を参照するに、フォトレジスト層１
６０は除去され、続いて窒化物保護層９４が除去され
る。この時点でエミッタ１７０及び抵抗器１４０にはＲ
ＴＡ段階が行われる。この段階は、約９００℃の温度で
０．５分間行なわれ、既出の図１３にて示した工程で最
初に調製されてエミッタの製造を完成させる。
６０は除去され、続いて窒化物保護層９４が除去され
る。この時点でエミッタ１７０及び抵抗器１４０にはＲ
ＴＡ段階が行われる。この段階は、約９００℃の温度で
０．５分間行なわれ、既出の図１３にて示した工程で最
初に調製されてエミッタの製造を完成させる。
【００４４】低濃度ドープされたソース及びＣＭＯＳデ
バイスのドレイン領域上にあるスクリーン酸化層８０が
除去される。図１８に示すように、抵抗器１４１の露出
されたポリシリコン領域と、ゲート６６と、ソース領域
及びドレイン領域と、エミッタ接触１３４及びコレクタ
接触１３３とが、露出されたポリシリコンのケイ化白金
を形成するよう、白金１８０でシリサイドされる。図１
９に示されるように、側壁スペーサ酸化物１９０はエミ
ッタ接触１３４及びコレクタ接触１３３の側壁に設けら
れる。スペーサ酸化物の残りはエッチングされ、除去さ
れる。その後、基板は、選択的に一方から他方に相互接
続された適切な絶縁層と分離層により、導通材料で充填
されたビアの形成によって、相互に分離された３つの金
属層の形成を含む適切なメタライゼーション層を受け
る。メタライゼーションの後、デバイス全体は、典型的
には窒化ケイ素であるパッシベーション層で覆われ、そ
の上に形成された集積回路及び装置を含む基板は、試験
及び組み立てのために更に加工される。
バイスのドレイン領域上にあるスクリーン酸化層８０が
除去される。図１８に示すように、抵抗器１４１の露出
されたポリシリコン領域と、ゲート６６と、ソース領域
及びドレイン領域と、エミッタ接触１３４及びコレクタ
接触１３３とが、露出されたポリシリコンのケイ化白金
を形成するよう、白金１８０でシリサイドされる。図１
９に示されるように、側壁スペーサ酸化物１９０はエミ
ッタ接触１３４及びコレクタ接触１３３の側壁に設けら
れる。スペーサ酸化物の残りはエッチングされ、除去さ
れる。その後、基板は、選択的に一方から他方に相互接
続された適切な絶縁層と分離層により、導通材料で充填
されたビアの形成によって、相互に分離された３つの金
属層の形成を含む適切なメタライゼーション層を受け
る。メタライゼーションの後、デバイス全体は、典型的
には窒化ケイ素であるパッシベーション層で覆われ、そ
の上に形成された集積回路及び装置を含む基板は、試験
及び組み立てのために更に加工される。
【００４５】小さい抵抗温度係数（ＴＣＲＬ）は、幾つ
かの修理されていないイオン打込み損傷を有する。損傷
した部分は、抵抗を上昇させ、抵抗器を温度の変動を動
作するのにあまり感応性がないようにする。ポリシリコ
ン薄膜の小さい温度係数の抵抗器と、従来技術の抵抗係
数の問題を克服させる抵抗器の製造方法を開示し、同時
にＢｉＣＭＯＳ製造プロセスの工程を削減し、バイポー
ラ設計のトレードオフを最適化させ、受動デバイス素子
分離を改善させる。小さい抵抗温度係数の抵抗器（ＴＣ
ＲＬ）は、典型的には酸化ケイ素又は窒化ケイ素のよう
な絶縁膜に形成され、その層は比較的高濃度の一つ以上
の種のドーパントを有するポリシリコンを含む。打込み
抵抗器によって、典型的な従来技術の打込み抵抗器に対
してよりも短いアニーリング工程が利用され、抵抗器に
意図した未アニール損傷させる。設計された損傷によ
り、温度係数を大きくすること無く、ＴＣＲＬに高い抵
抗を付与する。抵抗器の製造方法は分離スペーサ酸化堆
積と組合わせて利用され、異なる拡散係数を有する埋込
層を設け、研磨ストッパとして跳ね返るデュアル油田ト
レンチ側壁を導入し、エミッタ‐ベース寸法を精密に制
御するスペーサ構造を提供し、何れかのタイプの特徴を
無視できるほどの妥協でバイポーラデバイスとＣＭＯＳ
デバイスとを統合する。
かの修理されていないイオン打込み損傷を有する。損傷
した部分は、抵抗を上昇させ、抵抗器を温度の変動を動
作するのにあまり感応性がないようにする。ポリシリコ
ン薄膜の小さい温度係数の抵抗器と、従来技術の抵抗係
数の問題を克服させる抵抗器の製造方法を開示し、同時
にＢｉＣＭＯＳ製造プロセスの工程を削減し、バイポー
ラ設計のトレードオフを最適化させ、受動デバイス素子
分離を改善させる。小さい抵抗温度係数の抵抗器（ＴＣ
ＲＬ）は、典型的には酸化ケイ素又は窒化ケイ素のよう
な絶縁膜に形成され、その層は比較的高濃度の一つ以上
の種のドーパントを有するポリシリコンを含む。打込み
抵抗器によって、典型的な従来技術の打込み抵抗器に対
してよりも短いアニーリング工程が利用され、抵抗器に
意図した未アニール損傷させる。設計された損傷によ
り、温度係数を大きくすること無く、ＴＣＲＬに高い抵
抗を付与する。抵抗器の製造方法は分離スペーサ酸化堆
積と組合わせて利用され、異なる拡散係数を有する埋込
層を設け、研磨ストッパとして跳ね返るデュアル油田ト
レンチ側壁を導入し、エミッタ‐ベース寸法を精密に制
御するスペーサ構造を提供し、何れかのタイプの特徴を
無視できるほどの妥協でバイポーラデバイスとＣＭＯＳ
デバイスとを統合する。
【図１】ＢｉＣＭＯＳプロセスにおけるＴＣＲＬ形成の
順次の工程段階を示す図である。
順次の工程段階を示す図である。
【図２】ＢｉＣＭＯＳプロセスにおけるＴＣＲＬ形成の
順次の工程段階を示す図である。
順次の工程段階を示す図である。
【図３】ＢｉＣＭＯＳプロセスにおけるＴＣＲＬ形成の
順次の工程段階を示す図である。
順次の工程段階を示す図である。
【図４】ＢｉＣＭＯＳプロセスにおけるＴＣＲＬ形成の
順次の工程段階を示す図である。
順次の工程段階を示す図である。
【図５】ＢｉＣＭＯＳプロセスにおけるＴＣＲＬ形成の
順次の工程段階を示す図である。
順次の工程段階を示す図である。
【図６】ＢｉＣＭＯＳプロセスにおけるＴＣＲＬ形成の
順次の工程段階を示す図である。
順次の工程段階を示す図である。
【図７】ＢｉＣＭＯＳプロセスにおけるＴＣＲＬ形成の
順次の工程段階を示す図である。
順次の工程段階を示す図である。
【図８】ＢｉＣＭＯＳプロセスにおけるＴＣＲＬ形成の
順次の工程段階を示す図である。
順次の工程段階を示す図である。
【図９】ＢｉＣＭＯＳプロセスにおけるＴＣＲＬ形成の
順次の工程段階を示す図である。
順次の工程段階を示す図である。
【図１０】ＢｉＣＭＯＳプロセスにおけるＴＣＲＬ形成
の順次の工程段階を示す図である。
の順次の工程段階を示す図である。
【図１１】ＢｉＣＭＯＳプロセスにおけるＴＣＲＬ形成
の順次の工程段階を示す図である。
の順次の工程段階を示す図である。
【図１２】ＢｉＣＭＯＳプロセスにおけるＴＣＲＬ形成
の順次の工程段階を示す図である。
の順次の工程段階を示す図である。
【図１３】ＢｉＣＭＯＳプロセスにおけるＴＣＲＬ形成
の順次の工程段階を示す図である。
の順次の工程段階を示す図である。
【図１４】ＢｉＣＭＯＳプロセスにおけるＴＣＲＬ形成
の順次の工程段階を示す図である。
の順次の工程段階を示す図である。
【図１５】ＢｉＣＭＯＳプロセスにおけるＴＣＲＬ形成
の順次の工程段階を示す図である。
の順次の工程段階を示す図である。
【図１６】ＢｉＣＭＯＳプロセスにおけるＴＣＲＬ形成
の順次の工程段階を示す図である。
の順次の工程段階を示す図である。
【図１７】ＢｉＣＭＯＳプロセスにおけるＴＣＲＬ形成
の順次の工程段階を示す図である。
の順次の工程段階を示す図である。
【図１８】ＢｉＣＭＯＳプロセスにおけるＴＣＲＬ形成
の順次の工程段階を示す図である。
の順次の工程段階を示す図である。
【図１９】ＢｉＣＭＯＳプロセスにおけるＴＣＲＬ形成
の順次の工程段階を示す図である。
の順次の工程段階を示す図である。
【図２０】ＴＣＲＬに対する実験結果を示す図である。
【図２１】ＴＣＲＬに対する実験結果を示す図である。
【図２２】ＴＣＲＬに対する実験結果を示す図である。
【図２３】ＴＣＲＬに対する実験結果を示す図である。
【図２４】ＴＣＲＬに対する実験結果を示す図である。
【図２５】ＴＣＲＬに対する実験結果を示す図である。
【図２６】本発明のＢｉＣＭＯＳプロセスにて形成され
たＮＰＮバイポーラデバイスの詳細な断面図である。
たＮＰＮバイポーラデバイスの詳細な断面図である。
１０、２０ 基板 １１ エピタキシャル層 ２２ トレンチ ５１ パッド酸化層 ５４ 窒化ケイ素 ６５ ゲート酸化層 ６６、１２０ ポリシリコン層 ７２、７４ ドレイン打込み物 ７８ ＮＰＮ保護酸化物 ８２ スクリーン酸化層 ９０ 窒化物保護層 ９２ 酸化物保護層 １００ ＣＭＯＳ領域 １２１ ケイ化タングステン層 １２２ ポリシリコンキャップ層 １２３ インターポリ酸化層 １２４ 窒化チタン反射防止膜 １２７ エミッタ開口部 １３０ ベーススペーサ層 １４１ ＴＣＲＬ抵抗器 １５０ 遷移領域 ２００ ＮＰＮ領域
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１２年８月１８日（２０００．８．１
８）
８）
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１５】
【図１１】
【図１２】
【図１３】
【図１４】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/06 Ｈ０１Ｌ 27/06 ３２１Ｂ 21/8234 ３２１Ｃ 21/8249 ３２１Ｅ (72)発明者 ジョン デルガド アメリカ合衆国 フロリダ州 32950 ヴ ァルカリア フレームヴァイン・プレイス 1761 (72)発明者 ジョン バトラー アメリカ合衆国 フロリダ州 32907 パ ーム・べイ ホーミー・プレイス 864 (72)発明者 アンソニー リヴォリ アメリカ合衆国 フロリダ州 32905 パ ーム・ベイ デイトナ・ドライヴ 1198
Claims (22)
- 【請求項１】 集積回路内にポリシリコン精密抵抗器を
製造する方法であって、 集積回路に絶縁層を堆積させる工程と、 前記絶縁層にポリシリコン層を堆積させる工程と、 前記ポリシリコン層にイオンを打込み、前記ポリシリコ
ン層の抵抗を変化させ、且つ、前記ポリシリコン層を損
傷させる工程と、 前記ポリシリコン層のアニーリングを制御して前記ポリ
シリコン抵抗器の抵抗温度温度係数を小さくする工程と
を含み、前記アニーリングの温度は９００℃乃至８００
℃の範囲である製造方法。 - 【請求項２】 前記イオンの打込みエネルギーは１０Ｋ
ｅＶ乃至５ＫｅＶの範囲である請求項１記載の製造方
法。 - 【請求項３】 前記ポリシリコン層の厚さは６５ｎｍ乃
至７５ｎｍの範囲である請求項１記載の製造方法。 - 【請求項４】 二つ以上のイオン種をポリシリコンに打
込む請求項１記載の製造方法。 - 【請求項５】 イオン種の一つはボロンである請求項１
記載の製造方法。 - 【請求項６】 半導体基板にＭＯＳデバイス及びバイポ
ーラデバイスを有する集積回路を製造する方法であっ
て、 前記基板にトレンチを形成してＭＯＳ領域とバイポーラ
を分離させる工程と、 前記半導体の表面に一つ以上の部分酸化領域を形成して
ＮＭＯＳデバイスをＰＭＯＳデバイスから表面分離さ
せ、且つ、コレクター領域をエミッタ領域及びベース領
域から分離させる工程と、 前記基板上に酸化層を堆積させる工程と、 前記堆積酸化層をマスクし、パターン化させてＭＯＳデ
バイスのゲートの縁部に側壁スペーサを形成し、且つ、
ＭＯＳデバイス製造中に前記バイポーラ領域を損傷から
保護する工程と、 ＭＯＳデバイスを実質的に完成させた後に、残存するス
ペーサ酸化層をさらにパターン化してコレクター接触用
の開口部を画成し、且つ、ベース領域及びエミッタ領域
を画成する工程とを含む製造方法。 - 【請求項７】 ＭＯＳデバイスのソース及びドレインに
打込み、ソース及びドレインを自己アライメントさせる
ようにゲート縁部の側壁スペーサを利用する工程を含む
請求項６記載の製造方法。 - 【請求項８】 半導体基板にＭＯＳデバイス領域及びバ
イポーラデバイス領域を有する集積回路の製造方法であ
って、 前記半導体基板にトレンチを形成してＭＯＳ領域とバイ
ポーラを分離させる工程と、 前記半導体の表面に一つ以上の部分酸化領域を形成し、
ＰＭＯＳとＮＭＯＳとを表面分離させ、エミッタ領域及
びベース領域とコレクタ領域を表面分離させる工程と、 ＭＯＳデバイスの形成を実質的に完成させる工程と、 前記基板を窒化ケイ素の層で覆う工程と、 窒化ケイ素の前記層を堆積酸化層で覆う工程と、 前記窒化ケイ素とＣＭＯＳデバイス上の堆積酸化層の完
全な状態を維持しながらバイポーラデバイスを形成し、
窒化ケイ素の一つ以上の部分とバイポーラデバイス領域
上の堆積酸化層を選択的に除去する工程とを含む製造方
法。 - 【請求項９】 単一の半導体基板にＭＯＳデバイス及び
バイポーラデバイスを有する集積回路を製造する方法で
あって、 マスクのある第一の埋込層を形成する工程と、 前記ＭＯＳデバイス若しくはバイポーラデバイス以外の
下にある第二の拡散係数を有する第二のドーパントのあ
る第二の埋込層を形成する工程と、 前記バイポーラデバイスの一つ以上のコレクタに選択的
に打込み、異なるドーピングプロファイルのある二つ以
上のバイポーラデバイスを有する集積回路を設ける工程
とを含む製造方法。 - 【請求項１０】 前記二つの埋込層はＮ型としてドープ
され、又は前記二つの埋込層Ｐ型としてドープされる請
求項９記載の製造方法。 - 【請求項１１】 前記二つ以上のバイポーラデバイスは
ＮＰＮとして生じる請求項９記載の製造方法。 - 【請求項１２】 前記二つ以上のバイポーラデバイスは
ＰＮＰとして生じる請求項９記載の製造方法。 - 【請求項１３】 単一の半導体基板にＭＯＳデバイス及
びバイポーラデバイスを有する集積回路を製造する方法
であって、 前記半導体基板の表面にトレンチマスクパターンを堆積
させる工程と、 トレンチパターンを前記半導体の表面へエッチングする
工程と、 半導体材料の熱膨張係数と近い熱膨張係数を有する第一
の誘電材料をトレンチの側壁に堆積させる工程と、 前記第一の誘電材料の第二の誘電材料を堆積させ、ポリ
シリコンで前記トレンチ構造を充填する工程とを含む製
造方法。 - 【請求項１４】 前記トレンチ構造上にトレンチ保護領
域を形成する工程を含む請求項１３記載の製造方法。 - 【請求項１５】 前記半導体材料はシリコンであり、前
記第一の誘電材料は窒化ケイ素であり、前記第二の誘電
材料は二酸化ケイ素である請求項１３記載の製造方法。 - 【請求項１６】 表面を研磨し、窒化ケイ素が露出した
際に研磨が終了する工程を含む請求項１３記載の製造方
法。 - 【請求項１７】 第二の誘電材料は半導体ウェーハの表
面に堆積され、パッド酸化物を含み、前記パッド酸化物
をパターン化させ、半導体ウェーハの表面を局所的に酸
化させる工程を含む請求項１３記載の製造方法。 - 【請求項１８】 一つ以上のボイドは前記トレンチを充
填させるポリシリコンにて未充填のままであり、ストレ
ス開放をもたらし、シリコン欠陥発生を排除する請求項
１３記載の製造方法。 - 【請求項１９】 前記トレンチ保護領域はウェット窒化
物エッチングに対するパターン化されたハードマスクと
して、シリコンスキン酸化物の部分酸化を利用して形成
される請求項１３記載の製造方法。 - 【請求項２０】 単一の半導体基板にＭＯＳデバイス及
びバイポーラデバイスのある集積回路を製造する方法で
あって、 ゲート層を堆積させてパターン化させて、各ＭＯＳデバ
イス上にゲートを形成する工程と、 全体の基板上にスペーサ酸化層を形成する工程と、 前記ＭＯＳデバイス上から前記層を除去してＭＯＳデバ
イス加工中にバイポーラデバイスを保護する工程と、 露出されたスペーサ層をエッチングして、前記ＭＯＳデ
バイスのゲートの両側の側壁スペーサを残す工程と、 前記側壁スペーサに隣接するＭＯＳデバイス領域に打込
み、前記ＭＯＳデバイスの自己アライメントされたソー
ス及びドレインを形成する工程と、 前記バイポーラデバイス上にコレクタ及びエミッタマス
クを堆積させる工程と、 前記スペーサ層をエッチングして、コレクタ領域及びエ
ミッタ領域を露出させる工程と、 マスクとして残存するスペーサ層を利用して、露出され
たコレクタ領域及びエミッタ領域をドーピングしてバイ
ポーラデバイスのコレクタ及びエミッタを形成する工程
とを含む製造方法。 - 【請求項２１】 前記バイポーラデバイスの外部ベース
を製造する工程と、 前記バイポーラトランジスタ用のスペーサ構造を形成し
て、Ｘ重要なエミッタ寸法及びベース寸法を制御する工
程とエミッタポリシリコン層を形成して前記エミッタの
接触を形成する工程とを含む請求項２０記載の製造方
法。 - 【請求項２２】 前記外部ベースを形成する工程は、ド
ープポリシリコン層と、ケイ化タングステン層と、ポリ
シリコンキャプ層と、インターポリ酸化層と、反射防止
被膜層とを形成する工程をさらに含む請求項２０記載の
製造方法。
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