KR101301698B1 - 선형 위상검출기 및 그것을 포함하는 클럭 데이터 복원회로 - Google Patents

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Abstract

여기에 개시된 위상검출기는 데이터와 복원 클럭에 응답하여 동작하며, 상기 데이터의 천이와 상기 복원 클럭의 엣지들 사이의 위상차들에 각각 비례하는 펄스폭을 갖는 업 펄스 및 다운 펄스를 발생하는 업다운 펄스 발생기를 포함한다.

Description

선형 위상검출기 및 그것을 포함하는 클럭 데이터 복원회로{LINEAR PHASE DETECTOR AND CLOCK ＆ DATA RECOVERY CIRCUIT INCLUDING THEREOF}
도 1은 듀얼 루프 구조를 가지는 클럭 데이터 복원회로를 도시한 블럭도이다.
도 2은 전송 데이터, 수신 데이터, 복원 클럭과 리커버드 데이터를 비교하는 타이밍도이다.
도 3과 도 4는 도 1에 도시된 위상검출기의 트랙킹 모드(Tracking Mode)를 나타내는 타이밍도이다.
도 5는 도 1에 도시된 위상검출기의 애프터 락킹(After Locking)을 나타내는 타이밍도이다.
도 6은 도 1에 도시된 위상검출기의 동작을 나타내는 타이밍도이다.
도 7과 도 8은 도 1에 도시된 위상검출기의 트랙킹 모드에서 업 펄스와 다운 펄스에 보조펄스를 추가한 것을 도시한 타이밍도이다.
도 9는 도 1에 도시된 위상검출기의 애프터 락킹에서 업 펄스와 다운 펄스에 보조펄스를 추가한 것을 도시한 타이밍도이다.
도 10은 본 발명에 따른 위상검출기를 보여주는 블럭도이다.
도 11은 도 10에 도시된 천이 검출기와 먹스를 도시한 회로이다.
도 12는 도 10에 도시된 업다운 펄스 생성기를 도시한 블럭도이다.
*도면의 주요 부분에 대한 부호의 설명*
100 : 위상검출기 200 : 챠지 펌프
300 : 루프필터 400 : 전압제어발진기(VCO)
500 : 데이터 샘플러 600 : 챠지 펌프
700 : 위상 주파수 검출기 800 : 분주기
900 : 락 검출기
본 발명은 위상검출기(Phase Detector)에 관한 것으로, 구체적으로는 데이터 복원용 선형 위상검출기에 관한 것이다.
일반적으로 클럭 데이터 복원회로(CDR: Clock & Data Recovery)(이하 'CDR'이라 한다.)는 광통신(Optical Communication), 백플레인 라우팅(Backplane Routing), 칩간 상호 연결(Chip-to-chip Interconnect)과 같은 고속 데이터 통신 시스템의 수신단에서 디지털 신호의 재생에 필요한 클럭을 제공하기 위하여 사용된다.
CDR의 구조는 외부의 수정발진기로부터 제공되는 기준 클럭의 사용 여부에 따라 크게 기준 클럭을 사용하지 않고 클럭을 복원하는 구조와 기준 클럭을 사용하여 클럭을 복원하는 구조로 구분할 수 있다. 전자는 주파수 검출기를 사용하여 입 력 데이터로부터 직접 주파수 정보를 추출하는 데 반해서 후자는 외부 클럭과 클럭 분주기(Clock Divider)를 사용해서 입력 데이터의 비트 레이트와 동일한 주파수의 클럭을 생성하는 방법을 이용한다.
CDR의 동작속도는 위상검출기(PD : Phase Detector)에 의해 결정된다. 위상검출기는 데이터와 클럭 사이의 위상차를 검출하기 위해서 고속 동작이 요구된다. CDR에서 위상검출기의 구조는 전체 동작 특성에 많은 영향을 미친다. 종래에 사용되는 대표적인 위상검출기에는 선형 위상검출기와 바이너리 위상검출기가 있다.
선형 위상검출기는 위상이 얼마나 진상(Early Phase)인지 또는 얼마나 지상(Late Phase)인지를 검출한다. 　종래의 선형 위상검출기는 다중 위상을 사용할 수 없기 때문에 시스템 내의 모든 회로가 입력 데이터와 같은 속도로 동작해야 하는 문제점이 있다. 예를 들면, 10Gbps 의 데이터를 복원하고자 한다면, 위상검출기는 물론 부속된 모든 회로들이 10Gbps 의 데이터 속도에 맞는 속도로 동작을 해야 하는 부담이 있다. 그러므로 높은 동작 속도를 요구하는 CDR에서는 그 구현이 용이하지 않다.
비선형 위상검출기는 위상이 진상인지 또는 지상인지 만을 검출한다. 바이너리 위상검출기는 위상 오차의 크기에 상관없이 위상 오차의 방향만 판단하기 때문에, 입력 데이터에 지터(Jitter)가 존재할 경우 시스템의 응답 특성이 달라지는 문제가 있다. 또한 위상검출기 출력 전압이 비선형적인 특성을 가지기 때문에 선형 위상검출기처럼 LTI(Linear Time-Invariant) 시스템으로 분석할 수 없으므로 설계 시 전체 회로의 동작 특성을 정확하게 예측하기 어렵다.
따라서, 비선형 위상검출기에 비해 선형 위상검출기는 챠지펌프(Charge Pump)의 동작횟수가 적으므로 전압제어발진기(VCO:Voltage Controlled Oscillator)의 제어전압의 리플이 적다. 그러므로 로우 지터에 유리하다. 위상검출기들은 데이터와 클럭신호 사이의 위상차에 대응하는 에러신호를 검출하기 위하여 차동 배타적 논리회로를 사용한다. 검출된 에러신호는 단위동작시간(UI : Unit Interval)보다 작은 신호폭을 가진다.차동 배타적 논리회로를 채용한 위상검출기에서는 데이터 레이트가 10Gb/s 이상으로 증가할수록 검출된 에러신호의 신호폭은 100ps에서 수십 내지 수 ps로 더욱 작아지게 되므로 차동 배타적 논리회로에서 이를 검출하지 못할 문제점이 있다. 따라서, 차동 배타적 논리회로의 동작속도 제한으로 CDR의 동작속도가 제한된다.
따라서 본 발명의 목적은 위상 오차에 비례하는 업 펄스와 다운 펄스를 생성하므로 지터가 크더라도 데이터의 효과적인 복원이 가능한 선형 위상검출기를 제공하는 데 있다.
본 발명의 또 다른 목적은 업 펄스와 다운 펄스에 보조펄스를 동일하여 추가하여 고속의 데이터 전송이 가능한 선형 위상검출기를 제공하는 데 있다.
상기의 과제를 이루기 위하여 본 발명에 의한 위상검출기는 데이터와 복원 클럭에 응답하여 동작하며, 상기 데이터의 천이와 상기 복원 클럭의 엣지들 사이의 위상차들에 각각 비례하는 펄스폭을 갖는 업 펄스 및 다운 펄스를 발생하는 업다운 펄스 발생기를 포함한다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.
도 1은 듀얼 루프 구조를 가지는 클럭 데이터 복원회로를 도시한 블럭도이다. 도 1에 따르면, CDR은 듀얼 루프 구조(Dual Loop Architecture)로써 루프(Loop) I인 클럭 데이터 복원회로(Clock & Data Recovery)(200), 루프 Ⅱ인 주파수 고정 루프(Frequency Locked Loop)(300), 락 검출기(170)와 데이터 샘플러(180)로 구성된다.
주파수 고정 루프(300)는 위상 주파수 검출기(150), 챠지펌프(160), 루프필터(120), 전압제어발진기(130) 그리고 분주기(140)로 구성된다. 주파수 고정 루프(300)는 기준 주파수 클럭(Fref)을 입력받아 루프(Loop) Ⅱ를 순환하며 주파수를 고정하는 역할을 수행한다. 위상 주파수 검출기(150)는 기준 주파수 클럭(Fref)을 입력받아 전압제어발진기(130)의 출력을 분주기(140)를 통한 클럭과 비교하는 역할을 수행한다. 챠지펌프(160)는 위상 주파수 검출기(150)로부터 펄스에 비례하는 제어 전압을 발생한다. 루프필터(120)는 챠지펌프(110, 160)의 출력중 원하는 주파수이하만을 통과하는 역할을 수행한다. 전압제어발진기(130)는 수정된 클럭을 발진한다. 분주기(140)은 수정된 클럭을 기준 주파수 클럭(Fref)과 비교하기 위하여 주파수를 분주(Division)한다.
클럭 데이터 복원회로(200)는 루프 I을 순환하며 데이터(D, D')의 위상과 비 교하여 전압제어발진기(130)의 클럭의 위상을 고정하는 역할을 수행한다. 클럭 데이터 복원회로(200)는 4개의 위상검출기(Phase Detector)(100), 4개의 챠지펌프(Charge Pump)(110), 루프필터(Loop Filter)(120)와 전압제어발진기(VCO:Voltage Controlled Oscillator)(130)로 구성된다.
4개의 위상검출기(100)는 데이터(D, D')의 위상과 전원제어발진기(130)로부터의 4개의 서로 다른 위상의 출력인 복원 클럭(Recovered Clock)의 위상을 비교한다. 4개의 챠지펌프(110)는 4개의 위상검출기(100)로부터 각각의 위상차에 비례하는 펄스를 입력받아 전압을 출력한다. 루프필터(120)는 4개의 챠지펌프(110)로부터 위상차에 해당하는 전압을 입력받아 원하는 주파수이하만을 통과시킨다. 즉, 챠지펌프(110)와 루프필터(120)는 전압제어발진기(130)를 제어하는 제어회로를 구성한다. 제어회로는 제어 전압을 발생하여 전압제어발진기(130)을 제어한다. 전원제어발진기(130)는 제어회로의 제어 전압을 입력받아 복원 클럭을 발진한다.
락 검출기(Lock Detector)(170)는 기준 주파수 클럭(Fref)과 분주기(140)의 클럭 주파수가 일치하는가를 판단하는 역할을 수행한다. 데이터 샘플러(180)는 전송된 데이터를 복원 클럭에 의하여 샘플(Sample)하여 리커버드 데이터(Recovered Data)를 생성한다.
도 2은 전송 데이터, 수신 데이터, 복원 클럭과 리커버드 데이터를 비교하는 타이밍도이다. 도 1과 도 2에 따르면, 전송 데이터(Transmitted Data)는 전송로를 통하여 전송되면 데이터(D, D')는 리시브드 데이터(Received Data)와 같은 파형으 로 왜곡된다. 따라서, 본래의 데이터(Transmitted Data) 파형으로 복원(Recovery)시켜주기 위하여 복원 클럭(Recovered Clock)을 사용하여 데이터(D, D')를 샘플링(Sampling)하면 복원된 데이터인 리커버드 데이터(Recovered Data)가 생성된다.
도 3과 도 4는 도 1에 도시된 위상검출기의 트랙킹 모드(Tracking Mode)를 나타내는 타이밍도이다. 도 3의 클럭(Clk)은 데이터의 엣지 정중앙에서 왼쪽으로 진상(Early Phase)되어 있고, 도 4의 클럭(Clk)은 데이터의 엣지 정중앙에서 오른쪽으로 지상(Late Phase)되어 있다.
트랙킹 모드란 데이터의 정중앙에 클럭의 라이징 엣지를 맞추기 위하여 업 펄스와 다운 펄스를 생성하여 클럭을 이동하는 동작을 의미한다. 데이터를 복원하기 위해서는 데이터의 엣지 정중앙에 클럭의 라이징 엣지가 위치할 때 타이밍 마진(Timing Margin)이 가장 커지므로 가장 정확하게 데이터를 샘플링할 수 있다.
도 3과 도 4에 따르면, 위상검출기는 데이터(D, D')의 엣지를 클럭(Clk)과 비교하여 업 펄스와 다운 펄스를 생성한다. 수학식 1에 따르면, 위상검출기는 데이터의 천이 위치를 기준으로 VCO의 출력인 서로 다른 두개의 클럭과 데이터(D, D')를 래치(Latch)시킨 데이터(Q, Qb)를 이용하여 업 펄스와 다운 펄스를 생성한다.
UP1 = Clk1·Clk4·Q
DN1 = Clk1·Clk4·Qb
UP2 = Clk1·Clk2·Q
DN2 = Clk1·Clk2·Qb
UP3 = Clk2·Clk3·Q
DN3 = Clk2·Clk3·Qb
UP4 = Clk3·Clk4·Q
DN4 = Clk3·Clk4·Qb
도 5는 도 1에 도시된 위상검출기의 애프터 락킹(After Locking)을 나타내는 타이밍도이다. 락킹이란 위상검출기의 트랙킹 모드동안 업 펄스와 다운 펄스를 생성하여 데이터의 정중앙에 클럭의 라이징 엣지를 맞춘 것을 의미한다. 즉, 업 펄스와 다운 펄스의 폭이 동일해진다. 애프터 락킹이란 위상검출기가 락킹된 이후를 의미한다. 위상검출기가 애프터 락킹동안에는 업 펄스와 다운 펄스의 폭은 동일하고 데이터의 정중앙에 클럭의 라이징 엣지가 위치한다.
도 1과 도 5를 참조하면, 위상검출기(100)는 트랙킹 모드 동안에 업 펄스와 다운 펄스를 생성한다. 업 펄스와 다운 펄스는 챠지펌프(110)에 의하여 전압으로 출력되고 루프필터(120)을 통하여 전압제어발진기(130)에 입력된다. 전압제어발진기(130)는 클럭(Clk)의 위상을 수정한다. 위상검출기(100)는 트랙킹 모드동안 위상 오차는 계속 줄어들게 되다가 데이터 천이 위치를 기준으로 업 펄스와 다운 펄스의 폭이 같아진다. 즉, 위상검출기(100)는 락킹(Locking) 상태가 된다. 따라서, 위상검출기(100)는 더 이상 위상오차를 발생하지 않게 되고 데이터 샘플러(180)는 애프 터 락킹 상태에서 클럭의 라이징 엣지에 동기되어 데이터를 샘플링하게 된다.
만약 입력 데이터의 대역폭이 10Gbps라 가정하면, 위상검출기는 10Gbps에 맞추어 동작해야 한다. 따라서, 위상검출기에 사용되는 클럭은 전압제어발진기의 동작속도에 대한 부담을 줄이기 위하여 2.5Gbps의 쿼터레이트(Quarter-rate) 동작 주파수를 갖는 4개의 다중 위상 클럭을 사용한다. 즉, 4개의 위상검출기와 4개의 다중 위상 클럭을 사용하여 높은 대역폭을 가지는 클럭 데이터 복원회로를 구성한다.
도 6은 도 1에 도시된 위상검출기의 동작을 나타내는 타이밍도이다.
만약 312.5MHz의 기준 주파수 클럭(Fref)이 위상 주파수 검출기(150)에 입력된다고 가정하면, 위상 주파수 검출기(150)는 분주기(140)로부터 클럭의 주파수와 기준 주파수 클럭(Fref)의 차이에 해당하는 펄스를 생성하여 챠지펌프(Charge Pump)(160)에 전달한다. 챠지펌프(160)는 타겟 클럭 주파수를 맞추기 위한 전압신호를 출력한다. 루프필터(120)는 입력된 전압신호만을 통과시켜 전압제어발진기(130)에 전송한다. 전압제어발진기(130)에서 출력되는 주파수는 2.5GHz이다. 전압제어발진기(130)의 출력된 클럭은 분주기(140)에 입력된다. 분주기(140)는 전압제어발진기(130)로부터의 쿼터레이트 클럭을 라이징 폴링 엣지(Rising & Falling Edge)를 구분하여 312.5MHz의 클럭을 출력한다.
락 검출기(Lock Detector)(170)는 기준 주파수 클럭(Fref)과 분주기(140)의 클럭 주파수가 일치하는가를 판단한다. 기준 주파수 클럭(Fref)과 분주기(140)의 클럭 주파수가 일치하면 전압제어발진기(130)의 클럭은 루프 I을 통하여 위상을 고정 한다.
위상검출기(100)는 전송된 데이터(D, D')의 천이와 전원제어발진기(130)의 출력인 복원 클럭의 엣지들 사이의 위상차들에 각각 비례하는 펄스폭을 갖는 업 펄스와 다운 펄스를 생성하여 챠지펌프(110)로 전송한다.
복원 클럭은 전원제어발진기(130)의 다중 위상의 클럭을 조합하여 생성한다. 예를 들면, 업 펄스(UP1)와 다운 펄스(DN1)를 생성하는 복원 클럭은 Clk1과 Clk4을 AND 게이팅(gating)하여 생성된다.
챠지펌프(110)는 업 펄스와 다운 펄스의 펄스폭에 비례하는 전압을 출력하여 루프필터(120)를 통하여 전원제어발진기(130)에 전송한다. 전원제어발진기(130)는 복원 클럭을 발진한다.
도 1과 도 6에 따르면, 트랙킹 모드동안 4개의 위상검출기는 데이터(D, D')와 샘플링하기 위하여 4개의 클럭(Clk1, Clk2, Clk3, Clk4)과 각각 동기시킨다. 애프터 락킹동안 데이터 샘플러(180)는 데이터(D, D')를 락킹된 4개의 클럭(Clk1, Clk2, Clk3, Clk4)으로 각각 샘플링하여 데이터(D, D')를 복원한다.
예를 들면, 트랙킹 모드 동안 제 1 위상검출기는 데이터 "4"를 Clk1과 동기하여 업 펄스(UP1)와 다운 펄스(DN1)를 생성한다. 제 2 위상검출기는 데이터 "5"를 Clk2과 동기하여 업 펄스(UP2)와 다운 펄스(DN2)를 생성한다. 제 3 위상검출기는 데이터 "6"를 Clk3과 동기하여 업 펄스(UP3)와 다운 펄스(DN3)를 생성한다. 제 4 위상 검출기는 데이터 "7"를 Clk4과 동기하여 업 펄스(UP4)와 다운 펄스(DN4)를 생성한다.
애프터 락킹 동안 데이터 샘플러(180)는 데이터 "8"을 Clk1의 라이징 엣지에 동기하여 샘플링한다. 데이터 샘플러(180)는 데이터 "9"를 Clk2의 라이징 엣지에 동기하여 샘플링한다. 데이터 샘플러(180)는 데이터 "10"을 Clk3의 라이징 엣지에 동기하여 샘플링한다. 데이터 샘플러(180)는 데이터 "11"을 Clk4의 라이징 엣지에 동기하여 샘플링한다.
위상검출기가 50ps의 위상오차를 가지면서 0V에서 1.8V까지 풀스윙(Full Swing)하는 업 펄스와 다운 펄스를 만드는 것은 매우 어렵다. 따라서, 업 펄스와 다운 펄스의 펄스폭을 동일하게 증가시킨다. 즉, 150ps의 위상오차를 갖는 업 펄스와 다운 펄스를 발생하도록 한다. 90도의 위상차를 갖는 2.5GHz 전압제어발진기의 서로 다른 위상의 클럭 2개와 AND 게이트 회로를 사용하여 업 펄스와 다운 펄스에 100ps에 해당하는 펄스를 추가함으로써 150ps의 펄스폭을 갖는 업 펄스와 다운 펄스를 생성한다.
도 7과 도 8은 도 1에 도시된 위상검출기의 트랙킹 모드에서 업 펄스와 다운 펄스에 보조펄스를 추가한 것을 도시한 타이밍도이다.
도 7의 클럭(Clk)은 데이터의 엣지 정중앙에서 왼쪽으로 진상되어 있고, 도 8의 클럭(Clk)은 데이터의 엣지 정중앙에서 오른쪽으로 지상되어 있다. 도 7과 도 8에 따르면, 위상검출기에서 생성한 업 펄스와 다운 펄스에는 동일한 크기의 보조펄스(Extra Pulse)가 추가된다.
수학식 2에 따르면, 업 펄스(UPi)와 다운 펄스(DNi)에 쿼터레이트의 서로 다른 클럭을 이용하여 보조펄스가 생성된다. 보조펄스는 업 펄스와 다운 펄스에 추가하여 업 펄스와 다운 펄스의 펄스폭을 증가시킨다.
예를 들면, 제 1 위상검출기에 의한 업 펄스(UP1)에 보조펄스(Clk3·Clk4)를 추가하고, 제 1 위상검출기에 의한 다운 펄스(DN1)에 보조펄스(Clk1·Clk2)를 추가한다.
UP1 = Clk1·Clk4·Q + Clk3·Clk4
DN1 = Clk1·Clk4·Qb + Clk1·Clk2
UP2 = Clk1·Clk2·Q + Clk1·Clk4
DN2 = Clk1·Clk2·Qb + Clk2·Clk3
UP3 = Clk2·Clk3·Q + Clk1·Clk2
DN3 = Clk2·Clk3·Qb + Clk3·Clk4
UP4 = Clk3·Clk4·Q + Clk2·Clk3
DN4 = Clk3·Clk4·Qb + Clk1·Clk4
도 9는 도 1에 도시된 위상검출기의 애프터 락킹에서 업 펄스와 다운 펄스에 보조펄스를 추가한 것을 도시한 타이밍도이다. 도 9를 참조하면, 위상검출기가 락킹된 후에 업 펄스와 다운 펄스에 보조펄스(Extra Pulse)를 추가하여 펄스의 폭을 증가시켰다.
도 6에서의 데이터는 천이가 최대로 일어난 경우를 가정하여 위상오차를 검출한 경우이다. 하지만, 실제의 데이터의 값은 랜덤한 데이터이므로 효과적으로 위상오차를 검출하기 위해서는 데이터의 천이 판별을 위한 검출기가 필요하다.
도 10은 본 발명에 따른 위상검출기를 보여주는 블럭도이다. 도 10에 따르면, 위상검출기(100')는 업다운 펄스 생성기(UP/DN Pulse Generator)(10), 천이 검출기(Transition Detector)(20)와 먹스(MUX:Multiplexer)(30)로 구성된다. 업다운 펄스 생성기(10)는 데이터 스트림(Data Stream)을 입력받아 데이터의 천이(엣지:Edge)구간을 기준으로 업 펄스(Up Pulse)와 다운 펄스(Down Pulse)를 생성한다. 천이 검출기(20)는 데이터 스트림내에 천이가 존재하는지를 판단한다. 먹스(30)는 천이 검출기(20)로부터 선택신호(Sel)를 입력받아 데이터의 천이가 발생하는 경우에 업 펄스와 다운 펄스를 출력한다.
도 11은 도 10에 도시된 천이 검출기와 먹스를 도시한 회로이다. 도 10과 도 11을 참조하면, 천이 검출기(20)는 두 개의 DFF(D-FlipFlop)과 XOR 게이트 회로로 구성된다. 예를 들면, 100ps의 위상차를 갖는 2.5GHz 전압제어발진기 클럭 2개를 사용하여 인접한 두 데이터의 샘플링 값이 1인지 0인지를 확인한다. XOR 게이트 회로를 이용하여 두 데이터의 샘플링 값이 다를 경우 먹스(30)를 통해 위상오차의 정 보를 가지고 있는 업 펄스(UPsi)와 다운 펄스(DNsi)를 챠지펌프로 전송하고 그렇지 않은 경우 펄스를 차단한다.
도 12는 도 10에 도시된 업다운 펄스 생성기를 도시한 블럭도이다. 도 10과 도 12에 따르면, 업다운 펄스 생성기(10)는 2.5Gbps 클럭을 사용하여 입력된 데이터를 래치(Latch)하는 프런트 래치(Front Latch)와 AND, OR, MUX 게이트 회로로 구성된다.
프런트 래치 블럭은 데이터(D)를 래치(Latch)된 데이터(Q)로 변환하는 역할을 수행한다. 먹스(30)의 S1 신호는 데이터 천이 검출기(20)의 DFF를 통해 샘플링된 출력값이다. 업다운 펄스 생성기(10)는 S1 신호에 의해서 출력신호(UP1, UP1')를 생성한다. CML(Current Mode Logic) 버퍼(Buffer)는 다른 블럭들과의 타이밍을 맞추기 위하여 데이터를 임시로 보관하는 역할을 수행한다. CML 버퍼는 기본적인 Differential Pair를 통해 구현하였으며 입력 및 출력 신호의 DC준위가 같도록 설계하였다.
도 12에는 업 펄스 생성기만이 도시되었지만 다운 펄스 생성기도 이와 동일한 구조로 이루어진다.
이에 대해 본 발명은, 기본적으로 선형 위상검출기 형태이므로 LTI 시스템으로 판단할 수 있으므로, 위상 오차에 비례하는 업 펄스와 다운 펄스를 만들어내므로 지터가 크더라도 데이터의 효과적인 복원이 가능하다. 그리고 선형 위상검출기를 사용한 기존의 방식과 비교하였을 때 구현이 간단하고 타이밍 마진(Timing Margin)의 확보가 용이하다. 따라서, 정적 위상 오차가 상대적으로 작고 랜덤한 입력 데이터 스트림에 대해서도 효과적으로 동작한다.
또한 기존의 선형 위상검출기 방식의 경우, 좁은 펄스를 만드는데 많은 제약이 존재하지만 제안된 위상 검출 방식의 경우 에러 검출을 위한 데이터의 천이 위치를 다양하게 바꿀 수 있기 때문에 좁은 펄스를 만들어야 하는 문제를 해결할 수 있다. 따라서, 위상검출기의 선형성을 높일 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 것을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 의하면, 위상 오차에 비례하는 업 펄스와 다운 펄스를 생성하므로 지터가 크더라도 데이터의 효과적인 복원이 가능하다.
또한, 보조펄스를 추가함으로써 좁은 펄스를 만들어야 하는 문제를 해결하고 선형 범위를 넓힌다.

Claims (14)

  1. 데이터와 복원 클럭에 응답하여 동작하며, 상기 데이터의 천이 시점과 상기 복원 클럭의 제 1 엣지 사이의 위상차들에 비례하는 펄스폭을 갖는 업 펄스 및 상기 데이터의 천이 시점과 상기 복원 클럭의 제 2 엣지 사이의 위상차들에 비례하는 펄스폭을 갖는 다운 펄스를 발생하는 업다운 펄스 발생기를 포함하는 선형 위상 검출 회로.
  2. 제 1 항에 있어서,
    상기 업 펄스 및 상기 다운 펄스는 상기 데이터의 천이에 따라 선택적으로 출력되는 선형 위상 검출 회로.
  3. 제 1 항에 있어서,
    상기 데이터의 천이를 검출하도록 구성된 데이터 천이 검출기를 더 포함하는 선형 위상 검출 회로.
  4. 제 3 항에 있어서,
    상기 업 펄스 및 상기 다운 펄스는 상기 데이터의 천이가 검출될 때 출력되는 선형 위상 검출 회로.
  5. 제 3 항에 있어서,
    상기 업 펄스 및 상기 다운 펄스는 상기 데이터의 천이가 검출되지 않을 때 출력되지 않는 선형 위상 검출 회로.
  6. 제 1 항에 있어서,
    상기 업다운 펄스 발생기는 고속 데이터 전송 동작시 상기 업 펄스 및 상기 다운 펄스에 동일한 펄스 폭을 더하도록 구성되는 선형 위상 검출 회로.
  7. 복원 클럭을 발생하도록 구성된 전압 제어 발진기와;
    데이터와 상기 복원 클럭에 응답하여 업 펄스 및 다운 펄스를 발생하도록 구성된 위상 검출기와; 그리고
    상기 전압 제어 발진기를 제어하도록 구성된 제어 회로를 포함하며,
    상기 제어 회로는 상기 복원 클럭의 엣지가 상기 데이터의 정중앙과 동기되도록 상기 업 펄스 및 상기 다운 펄스에 응답하여 상기 전압 제어 발진기를 제어하는 클럭 데이터 복원 회로.
  8. 제 7 항에 있어서,
    상기 위상 검출기는 상기 데이터의 천이 시점과 상기 복원 클럭의 제 1 엣지 사이의 위상차들에 비례하는 펄스폭을 갖는 상기 업 펄스 및 상기 데이터의 천이 시점과 상기 복원 클럭의 제 2 엣지 사이의 위상차들에 비례하는 펄스폭을 갖는 상기 다운 펄스를 발생하는 클럭 데이터 복원 회로.
  9. 제 7 항에 있어서,
    상기 복원 클럭의 엣지가 상기 데이터의 정중앙과 동기될 때, 상기 업 펄스 및 상기 다운 펄스는 동일한 펄스 폭을 갖는 클럭 데이터 복원 회로.
  10. 제 7 항에 있어서,
    상기 위상 검출기는 상기 데이터의 천이를 검출하도록 구성된 데이터 천이 검출기를 포함하는 클럭 데이터 복원 회로.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 10 항에 있어서,
    상기 데이터의 천이가 검출될 때, 상기 위상 검출기는 상기 업 펄스 및 상기 다운 펄스를 출력하도록 구성되는 클럭 데이터 복원 회로.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제 10 항에 있어서,
    상기 데이터의 천이가 검출되지 않을 때, 상기 위상 검출기는 상기 업 펄스 및 상기 다운 펄스를 출력하지 않도록 구성되는 클럭 데이터 복원 회로.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제 7 항에 있어서,
    상기 위상 검출기는 고속 데이터 전송 동작시 상기 업 펄스 및 상기 다운 펄스에 동일한 펄스 폭을 더하도록 구성되는 클럭 데이터 복원 회로.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제 7 항에 있어서,
    상기 업 펄스 및 상기 다운 펄스에 응답하여 제어 전압을 발생하는 챠지 펌프와; 그리고
    상기 제어 전압을 상기 전압 제어 발진기로 출력하는 필터를 포함하는 클럭 데이터 복원 회로.
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