KR20210140960A - 메모리 소자 및 그 제조 방법 - Google Patents

메모리 소자 및 그 제조 방법 Download PDF

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김용석
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피웅환
김현철
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홍재호
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Abstract

본 발명에 따른 메모리 소자는, 기판 상에서 평면적으로 융털 형상을 이루는 폴딩 구조를 가지며 연장되는 자기 트랙층, 복수의 고정층 및 자기 트랙층과 복수의 고정층 사이에 배치되는 터널 배리어층으로 이루어지는 복수개의 독출 유닛, 및 복수개의 독출 유닛 중 서로 다른 하나를 자기 트랙층과의 사이에 가지며 연장되는 복수의 비트 라인을 포함한다.

Description

메모리 소자 및 그 제조 방법{Memory device and method of manufacturing the same}
본 발명은 메모리 소자 및 그 제조 방법에 관한 것으로, 구체적으로는 레이스 트랙을 포함하는 메모리 소자 및 그 제조 방법에 관한 것이다.
전자 제품의 소형화, 다기능화 및 고성능화가 요구됨에 따라 고용량의 메모리 소자가 요구되고 있다. 고용량을 제공하기 위하여, 자기 도메인 사이의 자기 도메인 월의 이동에 의해 정보를 저장하는 복수의 자기 도메인을 포함하는 레이스 트랙을 포함하는 자기 도메인 월 시프트 레지스터 타입의 메모리 소자가 제안되고 있다.
본 발명의 기술적 과제는, 레이스 트랙을 포함하여 고집적도를 달성할 수 있는 메모리 소자를 제공하는 것이다. 또한 본 발명의 기술적 과제는, 레이스 트랙을 포함하여 고집적도를 달성할 수 있는 메모리 소자의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 메모리 소자 및 그 제조 방법을 제공한다.
본 발명에 따른 메모리 소자는, 기판; 상기 기판 상에서 평면적으로 융털 형상을 이루는 폴딩 구조를 가지며 연장되는 자기 트랙층; 복수의 고정층, 및 상기 자기 트랙층과 상기 복수의 고정층 사이에 배치되는 터널 배리어층으로 이루어지는 복수개의 독출 유닛; 및 상기 복수개의 독출 유닛 중 서로 다른 하나를 상기 자기 트랙층과의 사이에 가지며 연장되는 복수의 비트 라인;을 포함한다.
본 발명에 따른 메모리 소자는, 메모리 영역, 상기 메모리 영역의 제1 수평 방향 측의 연결 영역을 가지는 기판; 상기 기판 상에 적층되며 상기 연결 영역에 연속되는 계단 구조를 가지며, 평면적으로 일방향을 따라서 연장되는 복수의 연장 트랙층 및 상기 복수의 연장 트랙층 중 2개의 연장 트랙층을 연결하는 적어도 2개의 연결 트랙층으로 이루어지는 적어도 2개의 융털 형상을 이루는 폴딩 구조를 가지며 상기 메모리 영역 및 상기 연결 영역에 걸쳐서 연장되며 배치되는 자기 트랙층; 복수의 고정층, 및 상기 자기 트랙층과 상기 복수의 고정층 사이에 배치되는 터널 배리어층으로 이루어지는 복수개의 독출 유닛; 및 상기 복수개의 독출 유닛 중 서로 다른 하나를 상기 자기 트랙층과의 사이에 가지며 연장되는 복수의 비트 라인;을 각각 포함하는 복수의 메모리 스택; 상기 연결 영역에서, 상기 복수의 메모리 스택의 상기 자기 트랙층의 일단의 부분인 패드 트랙층과 연결되는 복수의 연결 콘택 플러그; 및 상기 제1 수평 방향으로 상기 연결 영역에 반대되는 상기 메모리 영역 측에서 상기 복수의 메모리 스택의 상기 자기 트랙층들과 연결되는 공통 소스 라인;을 포함한다.
본 발명에 따른 메모리 소자는, 메모리 영역, 상기 메모리 영역의 제1 수평 방향 측의 제1 연결 영역, 및 상기 메모리 영역의 상기 제1 수평 방향에 수직인 제2 수평 방향 측의 제2 연결 영역을 가지는 기판; 상기 제1 연결 영역 및 상기 제2 연결 영역 각각에 연속되는 계단 구조를 가지며 상기 기판 상에 적층되며, 상기 기판 상의 식각 정지막; 평면적으로 일방향을 따라서 연장되는 복수의 연장 트랙층 및 상기 복수의 연장 트랙층 중 2개의 연장 트랙층을 연결하는 적어도 2개의 연결 트랙층으로 이루어지는 적어도 2개의 융털 형상을 이루는 폴딩 구조를 가지며 상기 메모리 영역 및 상기 제1 연결 영역에 걸쳐서 상기 식각 정지막의 상면을 따라서 연장되며 복수의 자기 도메인을 가지는 자기 트랙층; 복수의 고정층, 및 상기 자기 트랙층과 상기 복수의 고정층 사이에 배치되는 터널 배리어층으로 이루어지는 복수개의 독출 유닛; 및 자기터널접합(magnetic tunnel junction, MTJ)을 구성하도록, 상기 복수개의 독출 유닛 중 서로 다른 하나를 상기 자기 트랙층과의 사이에 가지며 연장되는 복수의 비트 라인;을 각각 포함하는 복수의 메모리 스택; 상기 제1 연결 영역에서, 상기 복수의 메모리 스택의 상기 자기 트랙층의 일단의 부분인 패드 트랙층과 연결되는 복수의 제1 연결 콘택 플러그; 상기 제1 수평 방향으로 상기 제1 연결 영역에 반대되는 상기 메모리 영역 측에서 상기 복수의 메모리 스택의 상기 자기 트랙층들과 연결되는 공통 소스 라인; 및 상기 제2 연결 영역에서, 상기 복수의 메모리 스택의 상기 비트 라인의 부분인 자기 트랙층의 부분 비트 라인 패드부와 연결되는 복수의 제2 연결 콘택 플러그;를 포함한다.
본 발명에 따른 메모리 소자의 제조 방법은, 메모리 영역, 상기 메모리 영역의 제1 수평 방향 측의 연결 영역을 가지는 기판을 준비하는 단계; 상기 연결 영역에 연속되는 계단 구조를 가지며, 상기 기판 상에 적층되는 복수의 메모리 스택을 형성하는 단계; 및 상기 복수의 메모리 스택의 상기 계단 구조에 연결되는 복수의 연결 콘택 플러그를 형성하는 단계;를 포함하며, 상기 복수의 메모리 스택 각각은, 상기 기판 상의 식각 정지층; 평면적으로 일방향을 따라서 연장되는 복수의 연장 트랙층 및 상기 복수의 연장 트랙층 중 2개의 연장 트랙층을 연결하는 적어도 2개의 연결 트랙층으로 이루어지는 적어도 2개의 융털 형상을 이루는 폴딩 구조를 가지며 상기 메모리 영역 및 상기 연결 영역에 걸쳐서 상기 식각 정지막의 상면을 따라서 연장되는 자기 트랙층; 복수의 고정층, 및 상기 자기 트랙층과 상기 복수의 고정층 사이에 배치되는 터널 배리어층으로 이루어지는 복수개의 독출 유닛; 및 상기 복수개의 독출 유닛 중 서로 다른 하나를 상기 자기 트랙층과의 사이에 가지며 연장되는 복수의 비트 라인;를 포함하며, 상기 복수의 연결 콘택 플러그를 형성하는 단계는, 상기 연결 영역에서, 상기 복수의 메모리 스택의 상기 자기 트랙층의 일부분을 노출시키는 복수의 연결 콘택 홀을 형성하는 단계; 및 상기 복수의 연결 콘택 홀을 채우며, 상기 자기 트랙층의 일부분과 연결되는 상기 복수의 연결 콘택 플러그를 형성하는 단계;를 포함한다.
본 발명에 따른 메모리 소자 및 그 제조 방법은, 복수개의 메모리 스택이 연속적인 계단 구조를 가지므로, 서로 다른 메모리 스택에 연결되는 복수의 연결 콘택 플러그를 1장의 포토마스크 및 한번의 식각 공정을 통하여 형성할 수 있다. 따라서 메모리 소자의 제조 시간을 단축하고 및 제조비용을 감소시킬 수 있다. 그리고 본 발명에 따른 메모리 소자 및 그 제조 방법은, 레이스 트랙인 자기 트랙층이 식각 정지막 상에 배치되므로, 복수개의 자기 트랙층을 포함하는 레이스 트랙 메모리 소자를 형성하기 위한 공정 양산성이 증가할 수 있다.
또한 본 발명에 따른 메모리 소자가 가지는 자기 트랙층은 평면적으로 융털 형상을 이루는 폴딩구조를 가지므로, 자기 트랙층의 연장 방향을 따라서, 서로 동일하거나 대체로 유사한 간격을 따라서 배치되는 복수의 독출 유닛과 연결되는 복수의 비트 라인의 피치를 상대적으로 자유롭게 조절할 수 있다. 따라서 복수의 비트 라인을 형성하기 위한 공정 마진을 증가시킬 수 있다.
그리고 본 발명에 따른 메모리 소자는 자기 트랙층이 적어도 2개의 융털(villus) 형상을 이루는 폴딩 구조를 가질 수 있으므로, 자기 트랙층의 양단에 연결되는 제1 연결 콘택 플러그와 공통 선택 라인이 메모리 영역에서 서로 반대측에 배치되도록 할 수 있다. 따라서 메모리 소자를 구동시키기 위한 배선 구조들의 배치를 상대적으로 자유롭게 할 수 있어, 메모리 소자가 고용량의 데이터를 효율적으로 저장할 수 있도록 구성할 수 있다.
도 1a 내지 도 9d는 본 발명의 일 실시 예들에 따른 메모리 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 평면도들 및 단면도들이고, 도 9e는 제1 연결 콘택 플러그와 자기 트랙층이 연결되는 부분을 나타내는 확대 단면도이다.
도 10a 내지 도 10c는 본 발명의 일 실시 예들에 따른 메모리 소자를 나타내는 평면도 및 단면도들이고, 도 10d는 메모리 소자가 가지는 메모리 스트링을 나타내는 단면도이다.
도 11a 내지 도 11c는 본 발명의 일 실시 예들에 따른 메모리 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 평면도들이다.
도 12a 내지 도 12c는 본 발명의 실시 예들에 따른 메모리 소자가 가지는 메모리 스트링의 일부분을 나타내는 단면도들이다.
도 13a 및 도 13b는 본 발명의 일 실시 예들에 따른 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 14a 내지 도 14c는 본 발명의 실시 예들에 따른 메모리 소자가 가지는 메모리 스트링의 일부분을 나타내는 단면도들이다.
도 15는 본 발명의 일 실시 예들에 따른 메모리 소자를 나타내는 단면도이다.
도 16은 본 발명의 일 실시 예들에 따른 메모리 소자를 나타내는 단면도이다.
도 17a는 본 발명의 일 실시 예들에 따른 메모리 소자의 제조 방법을 설명하기 위한 단면도이고, 도 17b는 본 발명의 실시 예들에 따른 메모리 소자가 가지는 자기 트랙층의 일부분을 나타내는 단면도들이다.
도 18a는 본 발명의 일 실시 예들에 따른 메모리 소자의 제조 방법을 설명하기 위한 단면도이고, 도 18b는 본 발명의 실시 예들에 따른 메모리 소자가 가지는 자기 트랙층의 일부분을 나타내는 단면도들이다.
도 19a 내지 도 19c는 본 발명의 일 실시 예들에 따른 메모리 소자를 나타내는 사시도들이다.
도 1a 내지 도 9d는 본 발명의 일 실시 예들에 따른 메모리 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 평면도들 및 단면도들이고, 도 9e는 제1 연결 콘택 플러그와 자기 트랙층이 연결되는 부분을 나타내는 확대 단면도이다. 구체적으로 도 1a, 도 2a, 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a 각각은 본 발명의 일 실시 예들에 따른 메모리 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 평면도이고, 도 1b, 도 2b, 도 3b, 도 4b, 도 5b, 도 6b, 도 7b, 도 8b 및 도 9b 각각은 도 1a, 도 2a, 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a 각각의 B-B' 선을 따라서 절단한 단면도이고, 도 1c, 도 2c, 도 3c, 도 4c, 도 5c, 도 6c, 도 7c, 도 8c 및 도 9c 각각은 도 1a, 도 2a, 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a 각각의 C-C' 선을 따라서 절단한 단면도이고, 도 9d는 도 9a의 D-D' 선을 따라서 절단한 단면도이다.
도 1a 내지 도 1c를 함께 참조하면, 메모리 영역(MR), 제1 주변 회로 영역(PRx), 제2 주변 회로 영역(PRy), 메모리 영역(MR)과 제1 주변 회로 영역(MRx) 사이에 배치되는 제1 연결 영역(CRx), 및 메모리 영역(MR)과 제2 주변 회로 영역(PRy)의 사이에 배치되는 제2 연결 영역(CRy)을 가지는 기판(110)을 준비한다.
일부 실시 예에서, 메모리 영역(MR)은 평면적으로 직사각형 형상을 가질 수 있다. 제1 연결 영역(CRx) 및 제1 주변 회로 영역(PRx)은 메모리 영역(MR)을 기준으로 제1 수평 방향(X 방향) 측에 위치할 수 있고, 제2 연결 영역(CRy) 및 제2 주변 회로 영역(PRy)은 메모리 영역(MR)을 기준으로 제1 수평 방향(X 방향)에 수직인 제2 수평 방향(Y 방향) 측에 위치할 수 있다. 제1 연결 영역(CRx)과 제2 연결 영역(CRy)을 함께 연결 영역이라 호칭할 수 있고, 제1 주변 회로 영역(PRx)과 제2 주변 회로 영역(PRy)을 함께 주변 회로 영역이라 호칭할 수 있다. 상기 연결 영역은 메모리 영역(MR)과 상기 주변 회로 영역 사이에 배치될 수 있다.
기판(110)은 예를 들면, 실리콘(Si, silicon)과 같은 반도체 물질을 포함할 수 있다. 또는 기판(110)은 저머늄(Ge, germanium)과 같은 반도체 물질을 포함할 수 있다. 또는 기판(110)은 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 기판(110)은 활성면과 상기 활성면에 반대되는 비활성면을 가질 수 있다. 기판(110)은 상기 활성면에 도전 영역, 예를 들면 불순물이 도핑된 웰 (well)을 포함할 수 있다. 기판(110)은 상기 활성면에 STI (shallow trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
제1 주변 회로 영역(PRx) 및 제2 주변 회로 영역(PRy) 각각에 복수의 제1 구동 소자(TR1) 및 복수의 제2 구동 소자(TR2)를 형성한다. 제1 구동 소자(TR1)는 기록 소자일 수 있고, 제2 구동 소자(TR2)는 선택 소자일 수 있다.
복수의 제1 구동 소자(TR1) 각각은 기판(110) 상에 형성되는 제1 게이트 절연층(122), 제1 게이트 절연층(122) 상을 덮는 제1 게이트 전극(132), 제1 게이트 전극(132)을 사이에 두고, 기판(110)에 형성되는 제1 소스 영역(112a) 및 제1 드레인 영역(112b)을 포함할 수 있다. 복수의 제2 구동 소자(TR2) 각각은 기판(110) 상에 형성되는 제2 게이트 절연층(124), 제2 게이트 절연층(124) 상을 덮는 제2 게이트 전극(134), 제2 게이트 전극(134)을 사이에 두고, 기판(110)에 형성되는 제2 소스 영역(114a) 및 제2 드레인 영역(114b)을 포함할 수 있다. 복수의 제1 구동 소자(TR1) 및 복수의 제2 구동 소자(TR2)의 주변에는 상기 소자분리 구조가 형성될 수 있다.
도 1a 내지 도 1c에서, 복수의 제1 구동 소자(TR1) 및 복수의 제2 구동 소자(TR2)가 트랜지스터 타입인 것으로 예시적으로 도시되었으나, 이와는 달리 복수의 제1 구동 소자(TR1) 및 복수의 제2 구동 소자(TR2) 중 적어도 일부개는 다이오드 또는 오보닉 문턱 스위칭(ovonic threshold switching, OTS) 소자 등을 포함할 수도 있다.
도 2a 내지 도 2c를 함께 참조하면, 기판(110) 상에 복수의 제1 구동 소자(TR1) 및 복수의 제2 구동 소자(TR2)를 덮는 베이스 절연층(150), 및 식각 정지층(210)을 형성한다. 베이스 절연층(150)은 산화물로 이루어질 수 있으나, 이에 한정되지 않는다. 일부 실시 예에서, 식각 정지층(210)은 실리콘 질화물, 또는 산화 알루미늄으로 이루어질 수 있으나, 이에 한정되지 않는다.
식각 정지층(210) 상에는 복수의 자기 트랙층(220)이 형성될 수 있다. 복수의 자기 트랙층(220)은, 식각 정지층(210) 상에 자기 물질층을 형성한 후, 상기 자기 물질층을 패터닝하여 형성할 수 있다. 상기 자기 물질층을 패터닝하여 복수의 자기 트랙층(220)을 형성하기 위한 식각 공정은, 식각 정지층(210)이 노출될 때까지 수행될 수 있다. 일부 실시 예에서, 복수의 자기 트랙층(220) 각각은 메모리 영역(MR) 및 제1 연결 영역(CRx)에 걸쳐서 형성될 수 있다. 일부 실시 예에서, 복수의 자기 트랙층(220) 각각은 상기 식각 정지층(210)을 상면을 따라서 대체로 일정한 수평 폭을 가지며 연장될 수 있다. 자기 트랙층(220)은 레이스 트랙이라 호칭할 수 있다. 메모리 영역(MR)에서 복수의 자기 트랙층(220) 각각은 평면적으로 융털(villi) 형상을 이루는 폴딩(folding) 구조를 가질 수 있다. 메모리 영역(MR)에서 복수의 자기 트랙층(220)은 연장 트랙층(220L)과 연장 트랙층(220L)과 연결되는 연결 트랙층(220U)을 포함할 수 있다. 제1 연결 영역(CRx)에서 복수의 자기 트랙층(220) 각각은 연장 트랙층(220L)으로부터 연장되는 패드 트랙층(220P)을 포함할 수 있다. 일부 실시 예에서, 연장 트랙층(220L) 및 패드 트랙층(220P)은 제1 수평 방향(X 방향)을 따라서 연장될 수 있다.
2개의 연장 트랙층(220L)과 2개의 연장 트랙층(220L)을 연결하는 하나의 연결 트랙층(220U)은 평면적으로 U자 모양의 융털(villi) 형상을 이룰 수 있다. 일부 실시 예에서, 메모리 영역(MR)에서 복수의 자기 트랙층(220) 각각은, 복수의 연장 트랙층(220L)과 복수의 연장 트랙층(220L) 각각을 연결하는 적어도 2개의 연결 트랙층(220U)으로 이루어지는 적어도 2개의 융털(villus) 형상을 이루는 폴딩 구조를 가질 수 있다. 자기 트랙층(220)은 융털 형상 각각의 돌기, 즉 연결 트랙층(220U)이 제1 수평 방향(X 방향) 또는 제1 수평 방향(X 방향)의 역 방향을 향하나, 도 11a에 보인 자기 트랙층(220a)은 융털 형상 각각의 돌기가 제2 수평 방향(Y 방향) 또는 제2 수평 방향(Y 방향)의 역 방향을 향하도록 형성될 수 있다.
복수의 자기 트랙층(220) 각각은, 제1 연결 영역(CRx)의 일단으로부터 제1 수평 방향(X 방향)으로 제1 연결 영역(CRx)에 반대되는 메모리 영역(MR) 측에 위치하는 타단까지 연장될 수 있다. 복수의 자기 트랙층(220) 각각은, 상기 일단으로부터 상기 타단까지 2의 배수 개수의 융털 형상을 이루는 폴딩 구조를 가지며 연장될 수 있다.
자기 트랙층(220)은 자유층을 포함할 수 있다. 상기 자유층은 수직 자성 물질, L10구조를 갖는 수직 자성 물질, 조밀 육방 격자(hexagonal close packed lattice) 구조의 CoPt 합금, 및 수직 적층체 중에서 적어도 하나를 포함할 수 있다. 상기 수직 자성 물질은, 철(Fe), 니켈(Ni), 백금(Pt), 팔라듐(Pd), 붕소(B), 탄탈륨(Ta), 텅스텐(W), 이리듐(Ir) 및 코발트(Co) 중 하나 이상의 물질을 포함할 수 있고, 예를 들어, CoFeB, CoFeTb, CoFeGd, 또는 CoFeDy 중에서 적어도 하나를 포함할 수 있다. 예를 들어, 상기 L10구조를 갖는 수직 자성 물질은 Fe50Pt50,Fe50Pd50,Co50Pt50,Co50Pd50 및 Fe50Ni50을 포함하는 물질 중 적어도 하나일 수 있다.
일부 실시 예에서, 자기 트랙층(220)은 합성 반강자성체(synthetic antiferromagnet, SAF) 구조를 가질 수 있다. 예를 들어, 자기 트랙층(220)은 제1 물질층, 제2 물질층, 및 제3 물질층의 적층 구조를 가질 수 있고, 상기 제1 물질층 및 상기 제3 물질층은 강자성 물질을 포함할 수 있고, 상기 제2 물질층은 비자성 물질을 포함할 수 있다.
예를 들어, 상기 제1 물질층 및 상기 제3 물질층은 수직 자기 이방성을 갖는 수직 적층체를 포함할 수 있다. 상기 수직 적층체는 강자성층들이 교대로, 및 반복적으로 배치된 적층 구조체 또는 강자성층과 비자성층이 교대로, 및 반복적으로 배치된 적층 구조체를 포함할 수 있다. 예를 들어, 상기 수직 적층체는 (Co/Pt)n 적층 구조체, (CoFe/Pt)n 적층 구조체, (CoFe/Pd)n 적층 구조체, (Co/Pd)n 적층 구조체, (Co/Ni)n 적층 구조체, (CoNi/Pt)n 적층 구조체, (CoCr/Pt)n 적층 구조체, 및 (CoCr/Pd)n 적층 구조체 (여기에서, n은 자연수) 중에서 적어도 하나를 포함할 수 있다. 상기 제2 물질층은 강자성층들 사이의 RKKY 커플링(Ruderman-Kittel-Kasuya-Yosida coupling)을 가능하게 하는 물질을 포함할 수 있으며, 예를 들어 루테늄(Ru), 이리듐(Ir) 또는 로듐(Rh) 중 적어도 하나를 포함할 수 있다.
일부 실시 예에서, 자기 트랙층(220)은 식각 정지층(210)과 상기 자유층 사이에 배치되는 시드층 및 SOT(spin orbit torque) 유도층을 더 포함할 수 있다. 상기 시드층은 크롬(Cr), 루테늄(Ru), 탄탈륨(Ta) 등의 비자성 금속 물질, 코발트 갈륨(CoGa), 망간 갈륨 질화물(MnGaN) 등의 비자성 화합물, 및 니켈 알루미늄(NiAl) 등의 비자성 합금 중 적어도 하나를 포함할 수 있다. 상기 SOT 유도층은 텅스텐(W), 백금(Pt), 탄탈륨(Ta), 하프늄(Hf), 레늄(Re), 이리듐(Ir), 금(Au), 은(Ag), 티타늄(Ti), 및 구리(Cu) 중 적어도 하나의 비자성 금속 물질을 포함할 수 있다. 또한 상기 SOT 유도층은 비스무스 텔루라이드(Bi2Te3), 비스무스 셀레나이드(Bi2Se3), 안티몬 텔루라이드(Sb2Te3), 몰리브덴 설파이드(MoS2), 몰리브덴 텔루라이드(MoTe2), 텅스텐 설파이드(WS2), 및 텅스텐 텔루라이드(WTe2)중 적어도 하나의 토폴로지컬 절연 물질을 포함할 수 있다. 토폴로지컬 절연 물질은 특정한 결정학적 규칙성에 의해 물질 내부는 절연성을 갖는 한편, 그 표면에 인접한 부분은 도전성을 갖는 물질을 일반적으로 가리킬 수 있다.
도 3a 내지 도 3c를 함께 참조하면, 식각 정지층(210) 상에 복수의 자기 트랙층(220)을 감싸는 제1 층간 절연층(250a)을 형성할 수 있다. 제1 층간 절연층(250a)은 산화물로 이루어질 수 있으나, 이에 한정되지 않는다. 제1 층간 절연층(250a)은 복수의 자기 트랙층(220)의 측면을 덮되, 복수의 자기 트랙층(220)의 상면의 적어도 일부분을 덮지 않고 노출시킬 수 있다. 일부 실시 예에서, 제1 층간 절연층(250a)의 상면과 복수의 자기 트랙층(220)의 상면은 동일 평면(coplanar)을 이룰 수 있다.
복수의 자기 트랙층(220) 각각의 상면 상의 서로 다른 일부분 상에는 복수개의 독출 유닛(230, reading unit)이 배치될 수 있다. 독출 유닛(230)은 자기 트랙층(220) 상에 형성된 터널 배리어층(232) 및 고정층(234)을 포함할 수 있다.
복수개의 독출 유닛(230)은 메모리 영역(MR)에 배치된 자기 트랙층(220)의 부분 상에 배치될 수 있고, 제1 연결 영역(CRx)에 배치된 자기 트랙층(220)의 부분, 즉 패드 트랙층(220P) 상에는 배치되지 않을 수 있다. 도 3a에는 복수개의 독출 유닛(230)이 연장 트랙층(220L) 상에만 배치된 것으로 도시되었으나, 이는 예시적인 것으로 이에 한정되지 않는다. 예를 들면 복수개의 독출 유닛(230) 중 일부개는 연결 트랙층(220U) 상에도 배치될 수 있다.
복수개의 독출 유닛(230) 각각은 자기 트랙층(220)의 수평 폭보다 큰 수평 폭을 가질 수 있다. 일부 실시 예에서, 복수개의 독출 유닛(230) 각각은 자기 트랙층(220)의 상면의 일부분 및 제1 층간 절연층(250a)의 상면의 일부분에 걸쳐서 형성될 수 있다.
터널 배리어층(232)은 비자성 절연 물질을 포함할 수 있다. 일부 실시 예들에서, 터널 배리어층(232)은 마그네슘(Mg), 티타늄(Ti), 알루미늄(Al), 마그네슘-아연(MgZn) 및 마그네슘-붕소(MgB)의 산화물 및 티타늄(Ti) 및 바나듐(V)의 질화물 중 선택된 적어도 하나를 포함할 수 있다. 예를 들어, 터널 배리어층(232)은 산화마그네슘(MgO)막 또는 산화마그네슘알루미늄(MgAlO)막일 수 있다. 다른 실시 예들에서, 터널 배리어층(232)은 복수의 층들을 포함할 수 있다. 예를 들어, 터널 배리어층(232)은 Mg/MgO, MgO/Mg, MgO/MgAlO, MgAlO/MgO, Mg/MaAlO/Mg, MgO/MgAlO/MgO, MgAlO/MgO/MaAlO 등의 적층 구조를 가질 수 있다. 일부 실시 예들에서, 터널 배리어층(232)은 NaCl 결정 구조(예를 들어, 면심입방격자(face-centered cubic lattice) 구조)를 가질 수 있다.
예를 들면, 고정층(234)은 Fe, Co, Ni, Pd, 및 Pt 중에서 선택되는 적어도 하나를 포함할 수 있다. 일부 실시 예들에서, 고정층(234)은 Co-M1 합금 (여기서, M1은 Pt, Pd, 및 Ni 중에서 선택되는 적어도 하나의 금속), 또는 Fe-M2 합금 (여기서, M2는 Pt, Pd, 및 Ni 중에서 선택되는 적어도 하나의 금속)으로 이루어질 수 있다. 다른 일부 실시 예들에서, 고정층(234)은 B, C, Cu, Ag, Au, Ru, Ta, 및 Cr 중에서 선택되는 적어도 하나의 물질을 더 포함할 수 있다. 일부 실시 예들에서, 고정층(234)은 수직 자기 이방성(perpendicular magnetic anisotropy, PMA)을 갖는 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
자기 트랙층(220)은 독출 유닛(230)과 접촉하도록 배치되고, 독출 유닛(230)과 수직 오버랩되는 자기 트랙층(220)이 포함하는 자유층의 부분인 하나의 자기 도메인은 독출 유닛(230)과 함께 자기터널접합(magnetic tunnel junction, MTJ)을 구성할 수 있다. 예를 들어, 상기 자기터널접합의 저항값은 고정층(234)과 자기 트랙층(220)의 상기 자기 도메인 각각의 자화 방향에 따라 달라질 수 있다. 예를 들면, 고정층(234)과 상기 자기 도메인의 자화 방향이 서로 반평행(antiparallel)일 때, 상기 자기터널접합은 상대적으로 높은 저항 값을 가지며, 데이터 '1'을 저장할 수 있다. 고정층(234)과 상기 자기 도메인의 자화 방향이 평행 (parallel)인 경우, 상기 자기터널접합은 상대적으로 낮은 저항 값을 가지며, 데이터 '0'을 저장할 수 있다.
하나의 자기 트랙층(220) 상에서, 복수개의 독출 유닛(230) 사이의 간격은 대체로 일정한 값 또는 유사한 값을 가질 수 있다. 이에 대해서는 도 10d에서 자세히 설명하도록 한다.
도 4a 내지 도 4c를 함께 참조하면, 제1 층간 절연층(250a) 및 복수의 자기 트랙층(220) 상에, 복수개의 독출 유닛(230)을 감싸는 제2 층간 절연층(250b)을 형성할 수 있다. 제2 층간 절연층(250b)은 산화물로 이루어질 수 있으나, 이에 한정되지 않는다. 제2 층간 절연층(250b)은 복수개의 독출 유닛(230)의 측면을 덮되, 복수개의 독출 유닛(230)의 상면의 적어도 일부분을 덮지 않고 노출시킬 수 있다. 일부 실시 예에서, 제2 층간 절연층(250b)의 상면과 복수개의 독출 유닛(230)의 상면은 동일 평면(coplanar)을 이룰 수 있다.
제2 층간 절연층(250b) 및 복수개의 독출 유닛(230) 상에는 복수의 비트 라인(260)이 형성될 수 있다. 복수의 비트 라인(260)은 제1 수평 방향(X 방향)을 따라서 서로 대체로 일정한 간격을 가지며, 제2 수평 방향(Y 방향)을 따라서 연장될 수 있다. 복수의 비트 라인(260)은 불순물이 도핑된 폴리실리콘; 텅스텐, 구리, 알루미늄, 니켈, 코발트, 티타늄, 탄탈럼 등과 같은 금속; 텅스텐 실리사이드, 니켈 실리사이드, 코발트 실리사이드, 티타늄 실리사이드, 탄탈럼 실리사이드 등과 같은 금속 실리사이드; 질화티타늄, 질화탄탈럼 등과 같은 도전성 금속질화물; 또는 이들의 조합으로 이루어질 수 있다.
복수의 비트 라인(260)은 복수의 자기 트랙층(220)의 적어도 일부분과 교차하며 연장될 수 있다. 일부 실시 예에서, 하나의 자기 트랙층(220)은 복수의 비트 라인(260)과 교차할 수 있다. 일부 실시 예에서, 하나의 복수의 비트 라인(260)은 하나의 자기 트랙층(220)의 서로 다른 일부분들과 교차할 수 있다.
복수의 비트 라인(260) 각각은, 하나의 자기 트랙층(220) 상에 배치되는 복수의 독출 유닛(230) 중 서로 다른 독출 유닛(230)의 상면과 접할 수 있다. 즉, 하나의 자기 트랙층(220)과 교차하는 비트 라인(260)의 개수는, 하나의 자기 트랙층(220) 상에 배치되는 독출 유닛(230)의 개수와 동일할 수 있다.
복수의 비트 라인(260)은 각각은 메모리 영역(MR) 및 제2 연결 영역(CRy)에 걸쳐서 형성되도록 연장될 수 있다. 복수의 비트 라인(260) 각각은, 제2 연결 영역(CRy)에서 비트 라인 패드부(260P)를 가질 수 있다. 일부 실시 예에서, 비트 라인 패드부(260P)의 수평 폭은, 메모리 영역(MR)에서 비트 라인(260)의 부분의 수평 폭보다 큰 값을 가질 수 있다.
도 5a 내지 도 5c를 함께 참조하면, 제2 층간 절연층(250b) 상에 복수의 비트 라인(260)을 덮는 제3 층간 절연층(250c)을 형성할 수 있다. 제3 층간 절연층(250c)은 복수의 비트 라인(260)의 상면 및 측면을 덮을 수 있다. 제3 층간 절연층(250c)은 산화물로 이루어질 수 있으나, 이에 한정되지 않는다. 일부 실시 예에서, 제1 층간 절연층(250a), 제2 층간 절연층(250b), 및 제3 층간 절연층(250c)은 동일하거나 유사한 물질로 이루어질 수 있다. 제1 층간 절연층(250a), 제2 층간 절연층(250b), 및 제3 층간 절연층(250c)을 함께, 층간 절연층(250)이라 호칭할 수 있다.
이후, 식각 정지층(210), 복수의 자기 트랙층(220), 복수개의 독출 유닛(230), 복수의 비트 라인(260), 및 층간 절연층(250)을 반복적으로 형성하여, 수직 방향(Z 방향)으로 적층된 복수개의 메모리 스택(ST1, ST2, ST3, ST4)을 형성한다. 복수개의 메모리 스택(ST1, ST2, ST3, ST4) 각각은, 식각 정지층(210), 식각 정지층(210) 상에 배치되는 복수의 자기 트랙층(220), 복수의 자기 트랜층(220) 상에 접하는 복수개의 독출 유닛(230), 복수개의 독출 유닛(230)의 상면과 접하는 복수의 비트 라인(260), 및 식각 정지층(210) 상에서 복수의 자기 트랜층(220), 복수개의 독출 유닛(230), 및 복수의 비트 라인(260)을 덮는 층간 절연층(250)으로 이루어질 수 있다.
복수개의 메모리 스택(ST1, ST2, ST3, ST4) 각각은 복수의 자기 트랙층(220)과 복수개의 독출 유닛(230)으로 이루어지는 복수의 메모리 스트링(MS1, MS2, MS3, MS4)을 가질 수 있다.
복수개의 메모리 스택(ST1, ST2, ST3, ST4) 각각이 가지는 복수의 메모리 스트링(MS1, MS2, MS3, MS4)은 수직 방향(Z 방향)으로 서로 중첩될 수 있다. 일부 실시 예에서, 복수개의 메모리 스택(ST1, ST2, ST3, ST4) 각각이 가지는 복수의 자기 트랙층(220)은 수직 방향(Z 방향)으로 서로 중첩되되, 복수개의 독출 유닛(230)의 적어도 일부개는 서로 중첩되지 않을 수 있다. 복수개의 메모리 스택(ST1, ST2, ST3, ST4) 각각이 가지는 복수의 비트 라인(260)은 복수개의 독출 유닛(230)의 배치에 따라서 배치되므로, 수직 방향(Z 방향)으로 서로 중첩될 수도 있고, 적어도 일부개는 서로 중첩되지 않을 수 있다.
도 5b 및 도 5c에는 4개의 메모리 스택(ST1, ST2, ST3, ST4)이 적층된 것으로 도시되었으나, 이에 한정되지 않으며, 2의 배수 개의 메모리 스택, 또는 4의 배수 개의 메모리 스택이 적층되도록 형성할 수 있다.
도 6a 내지 도 6c를 함께 참조하면, 복수개의 메모리 스택(ST1, ST2, ST3, ST4) 각각의 일부분을 제거하여, 복수개의 메모리 스택(ST1, ST2, ST3, ST4)이 제1 연결 영역(CRx) 및 제2 연결 영역(CRy) 각각에서 연속적인 계단 구조를 가지도록 형성할 수 있다. 복수개의 메모리 스택(ST1, ST2, ST3, ST4) 각각은 제1 연결 영역(CRx) 및 제2 연결 영역(CRy) 각각에 계단 형상의 디딤판(step board)을 형성하는 제1 계단부(STAx) 및 제2 계단부(STAy)를 가질 수 있다. 복수개의 메모리 스택(ST1, ST2, ST3, ST4) 각각의 제1 계단부(STAx)와 제2 계단부(STAy)는 상측의 메모리 스택보다 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)으로 돌출된 부분일 수 있다.
이에 따라, 복수개의 메모리 스택(ST1, ST2, ST3, ST4) 각각이 가지는 식각 정지층(210)들의 제1 수평 방향(X 방향)으로의 수평 길이는 다를 수 있고, 제2 수평 방향(Y 방향)으로의 수평 길이도 다를 수 있다. 복수개의 메모리 스택(ST1, ST2, ST3, ST4) 각각이 가지는 식각 정지층(210)들의 제1 수평 방향(X 방향)으로의 수평 길이와 제2 수평 방향(Y 방향)으로의 수평 길이는 모두 기판(110)으로부터 상부로 갈수록 짧아질 수 있다. 또한, 복수개의 메모리 스택(ST1, ST2, ST3, ST4) 각각이 가지는 패드 트랙층(220P)의 제1 수평 방향(X 방향)으로의 수평 길이는 기판(110)으로부터 상부로 갈수록 짧아질 수 있고, 복수개의 메모리 스택(ST1, ST2, ST3, ST4) 각각이 가지는 비트 라인 패드부(260P)의 제2 수평 방향(Y 방향)으로의 수평 길이도 기판(110)으로부터 상부로 갈수록 짧아질 수 있다.
예를 들어, 최하부에 위치하는 메모리 스택(ST1)이 가지는 식각 정지층(210), 패드 트랙층(220P), 및 비트 라인 패드부(260P)의 수평 길이가 가장 길고, 최상부에 위치하는 메모리 스택(ST4)이 가지는 식각 정지층(210), 패드 트랙층(220P), 및 비트 라인 패드부(260P)의 수평 길이가 가장 짧을 수 있다.
도 6b 및 도 6c에는 제1 계단부(STAx)와 제2 계단부(STAy) 각각의 상면이 상측에 위치하는 식각 정지층(210)의 하면과 동일 레벨에 위치하는 것으로 도시되었으나, 이에 한정되지 않는다. 일부 실시 예에서, 제1 계단부(STAx)와 제2 계단부(STAy) 각각의 상면은, 상측에 위치하는 식각 정지층(210)의 하면보다 낮은 레벨, 즉 수직 방향(Z 방향)에 대하여 기판(110)에 가까운 레벨에 위치할 수 있도록, 복수개의 메모리 스택(ST1, ST2, ST3, ST4)이 제1 연결 영역(CRx) 및 제2 연결 영역(CRy) 각각에서 연속적인 계단 구조를 가지도록 형성하는 과정에서, 제1 계단부(STAx)와 제2 계단부(STAy)에서 층간 절연층(250)의 일부분이 더 제거될 수 있다.
도 7a 내지 도 7c를 함께 참조하면, 도 6a 내지 도 6c에서 설명한 복수개의 메모리 스택(ST1, ST2, ST3, ST4) 각각의 일부분이 제거된 부분에 충전 절연층(300)을 형성할 수 있다. 충전 절연층(300)은 산화물로 이루어질 수 있으나, 이에 한정되지 않는다. 일부 실시 예에서, 층간 절연층(250)과 충전 절연층(300)은 동일하거나 유사한 물질로 이루어질 수 있다.
도 8a 내지 도 8c를 함께 참조하면, 제1 주변 회로 영역(PRx)에 제1 소스 영역(112a)의 부분들 및 제1 드레인 영역(112b)의 부분들을 노출시키는 복수의 제1 콘택 홀(THx), 제2 주변 회로 영역(PRy)에 제2 소스 영역(114a)의 부분들 및 제2 드레인 영역(114b)의 부분들을 노출시키는 복수의 제2 콘택 홀(THy), 제1 연결 영역(CRx)에 복수개의 메모리 스택(ST1, ST2, ST3, ST4) 각각의 패드 트랙층(220P)의 부분들을 노출시키는 복수의 제1 연결 콘택 홀(CHx), 제2 연결 영역(CRy)에 복수개의 메모리 스택(ST1, ST2, ST3, ST4) 각각의 비트 라인 패드부(260P)의 부분들을 노출시키는 복수의 제2 연결 콘택 홀(CHy), 및 메모리 영역(MR)에서 기판(110)을 노출시키는 공통 소스 트렌치(CSH)를 형성한다.
복수의 제1 콘택 홀(THx) 및 복수의 제2 콘택 홀(THy)은 충전 절연층(300), 및 베이스 절연층(150)을 관통할 수 있다. 복수의 제1 연결 콘택 홀(CHx)은 충전 절연층(300), 제3 층간 절연층(250c) 및 제2 층간 절연층(250b)을 관통할 수 있다. 복수의 제2 연결 콘택 홀(CHy)은 충전 절연층(300), 및 제3 층간 절연층(250c)을 관통할 수 있다. 공통 소스 트렌치(CSH)는 복수개의 메모리 스택(ST1, ST2, ST3, ST4) 및 베이스 절연층(150)을 관통할 수 있다.
일부 실시 예에서, 복수의 제1 콘택 홀(THx), 복수의 제2 콘택 홀(THy), 복수의 제1 연결 콘택 홀(CHx), 및 복수의 제2 연결 콘택 홀(CHy)은 한번의 식각 공정을 통하여 동시에 형성할 수 있다. 복수의 제1 콘택 홀(THx), 복수의 제2 콘택 홀(THy), 복수의 제1 연결 콘택 홀(CHx), 및 복수의 제2 연결 콘택 홀(CHy)을 형성하기 위한 식각 공정은, 식각 정지층(210)이 노출될 때까지 수행될 수 있다. 다른 일부 실시 예에서, 복수의 제1 콘택 홀(THx) 및 복수의 제2 콘택 홀(THy)은 한번의 식각 공정을 통하여 동시에 형성하고, 복수의 제1 연결 콘택 홀(CHx) 및 복수의 제2 연결 콘택 홀(CHy)은 다른 한번의 식각 공정을 통하여 동시에 형성할 수 있다. 또 다른 일부 실시 예에서, 복수의 제1 콘택 홀(THx) 및 복수의 제2 콘택 홀(THy)은 한번의 식각 공정을 통하여 동시에 형성하고, 복수의 제1 연결 콘택 홀(CHx)과 복수의 제2 연결 콘택 홀(CHy) 각각은 별도의 식각 공정을 통하여 형성할 수 있다.
일부 실시 예에서, 공통 소스 트렌치(CSH)는 복수의 제1 콘택 홀(THx), 복수의 제2 콘택 홀(THy), 복수의 제1 연결 콘택 홀(CHx), 및 복수의 제2 연결 콘택 홀(CHy)을 형성하기 위한 식각 공정과는 별도의 식각 공정을 통하여 형성할 수 있다. 다른 일부 실시 예에서, 공통 소스 트렌치(CSH)는 복수의 제1 콘택 홀(THx) 및 복수의 제2 콘택 홀(THy)을 형성하기 위한 식각 공정을 통하여 함께 형성할 수 있다.
예를 들면, 복수의 제1 콘택 홀(THx), 복수의 제2 콘택 홀(THy), 복수의 제1 연결 콘택 홀(CHx), 복수의 제2 연결 콘택 홀(CHy), 또는 공통 소스 트렌치(CSH)는 HARC(high aspect ratio contact) 식각 공정을 수행하여 형성할 수 있다.
일부 실시 예에서, 복수의 제1 연결 콘택 홀(CHx) 각각의 저면에는 도 9e에 보인 것과 같이 패드 트랙층(220P)의 부분 및 식각 정지층(210)의 부분이 함께 노출될 수 있다. 다른 일부 실시 예에서, 복수의 제1 연결 콘택 홀(CHx) 각각의 저면에는 패드 트랙층(220P)의 부분만이 노출되고, 식각 정지층(210)의 부분은 노출되지 않을 수 있다.
복수의 제2 연결 콘택 홀(CHy) 각각의 저면에는 비트 라인 패드부(260P)의 부분만 노출될 수 있다.
공통 소스 트렌치(CSH)의 저면에는 기판(110)의 상면의 일부분이 노출될 수 있다. 공통 소스 트렌치(CSH)의 내측벽에는 도 9d에 보인 것과 같이 복수의 자기 트랙층(220)이 노출될 수 있다. 즉, 공통 소스 트렌치(CSH)의 내측벽에는 복수의 자기 트랙층(220)의 타단 또는 타단에 인접하는 부분이 노출될 수 있다.
일부 실시 예에서, 복수의 제1 콘택 홀(THx), 복수의 제2 콘택 홀(THy), 복수의 제1 연결 콘택 홀(CHx), 및 복수의 제2 연결 콘택 홀(CHy) 각각은 원형 또는 타원형의 수평 단면을 가질 수 있다.
일부 실시 예에서, 공통 소스 트렌치(CSH)는 메모리 영역(MR)에서 제2 수평 방향(Y 방향)을 따라서 연장되는 바(bar) 또는 제2 수평 방향(Y 방향)의 장축을 가지는 직사각형의 수평 단면을 가질 수 있다.
도 9a 내지 도 9d를 함께 참조하면, 복수의 제1 콘택 홀(THx)을 채우는 복수의 제1 콘택 플러그(TCx), 복수의 제2 콘택 홀(THy)을 채우는 복수의 제2 콘택 플러그(TCy), 복수의 제1 연결 콘택 홀(CHx)을 채우는 복수의 제1 연결 콘택 플러그(MCx), 복수의 제2 연결 콘택 홀(CHy)을 채우는 복수의 제2 연결 콘택 플러그(MCy), 및 공통 소스 트렌치(CSH)를 채우는 공통 소스 라인(CSL)을 형성할 수 있다.
복수의 제1 콘택 플러그(TCx), 복수의 제2 콘택 플러그(TCy), 복수의 제1 연결 콘택 플러그(MCx), 복수의 제2 연결 콘택 플러그(MCy), 및 공통 소스 라인(CSL)은 도전성 물질로 이루어질 수 있다. 예를 들면, 복수의 제1 콘택 플러그(TCx), 복수의 제2 콘택 플러그(TCy), 복수의 제1 연결 콘택 플러그(MCx), 복수의 제2 연결 콘택 플러그(MCy), 및 공통 소스 라인(CSL)은 금속, 도전성 금속질화물, 전이 금속 또는 이들의 조합으로 이루어질 수 있다. 복수의 제1 콘택 플러그(TCx), 복수의 제2 콘택 플러그(TCy), 복수의 제1 연결 콘택 플러그(MCx), 복수의 제2 연결 콘택 플러그(MCy), 및 공통 소스 라인(CSL)은 복수의 제1 콘택 홀(THx), 복수의 제2 콘택 홀(THy), 복수의 제1 연결 콘택 홀(CHx), 복수의 제2 연결 콘택 홀(CHy), 및 공통 소스 트렌치(CSH)를 채우며, 복수개의 메모리 스택(ST1, ST2, ST3, ST4) 및 충전 절연층(300)을 덮는 도전성 물질을 형성한 후, 충전 절연층(300)의 상면과 최상단에 위치하는 메모리 스택(ST4)의 제3 층간 절연층(250c)의 상면을 덮는 상기 도전성 물질의 부분을 제거하여 형성할 수 있다.
복수의 제1 콘택 플러그(TCx), 복수의 제2 콘택 플러그(TCy), 복수의 제1 연결 콘택 플러그(MCx), 복수의 제2 연결 콘택 플러그(MCy), 및 공통 소스 라인(CSL)은 동일한 도전성 물질을 이용하여 함께 형성할 수 있는 바, 동일한 도전성 물질로 이루어질 수 있다.
복수의 제1 콘택 플러그(TCx)는 제1 구동 소자(TR1)의 제1 소스 영역(112a) 및 제1 드레인 영역(112b)과 전기적으로 연결될 수 있고, 복수의 제2 콘택 플러그(TCy)는 제2 구동 소자(TR2)의 제2 소스 영역(114a) 및 제2 드레인 영역(114b)과 전기적으로 연결될 수 있다. 제1 연결 콘택 플러그(MCx)와 공통 소스 라인(CSL)은 복수의 자기 트랙층(220) 각각의 양단과 전기적으로 연결될 수 있다. 공통 소스 라인(CSL)은 복수의 자기 트랙층(220)과 전기적으로 연결될 수 있고, 복수의 제1 연결 콘택 플러그(MCx) 각각은 복수의 자기 트랙층(220) 각각과 전기적으로 연결될 수 있다. 제1 연결 콘택 플러그(MCx)와 공통 소스 라인(CSL)은 자기 트랙층(220)을 사이에 두고, 제1 수평 방향(X 방향)으로 양단에 위치할 수 있다. 복수의 제2 연결 콘택 플러그(MCy)는 복수의 비트 라인 패드부(260P)와 연결되어, 복수의 비트 라인(260)과 전기적으로 연결될 수 있다.
일부 실시 예에서, 제1 콘택 플러그(TCx)와 제1 소스 영역(112a) 사이, 제1 콘택 플러그(TCx)와 제1 드레인 영역(112b) 사이, 제2 콘택 플러그(TCy)와 제2 소스 영역(114a) 사이, 제2 콘택 플러그(TCy)와 제2 드레인 영역(114b)과의 사이, 및 공통 소스 라인(CSL)과 기판(110) 사이에는 접촉 저항을 낮추기 위한 금속 실리사이드층(도시 생략)이 개재될 수 있다.
도 9e를 참조하면, 제1 연결 콘택 플러그(MCx)는 자기 트랙층(220)의 일단에 인접하는 패드 트랙층(220P)의 부분에 연결될 수 있다. 일부 실시 예에서, 제1 연결 콘택 플러그(MCx)의 수평 폭은 패드 트랙층(220P)의 수평 폭보다 큰 값을 가질 수 있다. 여기에서, 패드 트랙층(220P)의 수평 폭은, 자기 트랙층(220)의 연장 방향(도 9d에서는 제1 수평 방향(X 방향))에 수직(도 9d에서는 제2 수평 방향(Y 방향))한 방향으로의 폭을 의미한다.
제1 연결 콘택 플러그(MCx)는 패드 트랙층(220P)의 상면의 일부분 및 측면의 일부분을 감쌀 수 있다. 제1 연결 콘택 플러그(MCx)의 하면은 패드 트랙층(220P) 및 식각 정지막(210)과 접할 수 있으며, 제1 연결 콘택 플러그(MCx)의 최하면은 식각 정지막(210)과 접할 수 있다.
도 10a 내지 도 10c는 본 발명의 일 실시 예들에 따른 메모리 소자를 나타내는 평면도 및 단면도들이고, 도 10d는 메모리 소자가 가지는 메모리 스트링을 나타내는 단면도이다. 구체적으로 도 10b는 도 10a의 B-B' 선을 따라서 절단한 단면도이고, 도 10c는 도 10a의 C-C' 선을 따라서 절단한 단면도이다.
도 10a 내지 도 10c를 참조하면, 복수개의 메모리 스택(ST1, ST2, ST3, ST4) 및 충전 절연층(300) 상에 커버 절연층(350)을 형성한 후, 커버 절연층(350)을 관통하며 저면에 복수의 제1 콘택 플러그(TCx), 복수의 제2 콘택 플러그(TCy), 복수의 제1 연결 콘택 플러그(MCx), 복수의 제2 연결 콘택 플러그(MCy), 및 공통 소스 라인(CSL)의 상면의 적어도 일부분을 노출시키는 복수의 비아 홀(VH), 및 복수의 비아 홀(VH)을 채우는 복수의 비아 플러그(VP)를 형성할 수 있다.
커버 절연층(350)은 산화물로 이루어질 수 있으나, 이에 한정되지 않는다.
복수의 비아 플러그(VP)는 도전성 물질로 이루어질 수 있다. 예를 들면, 복수의 비아 플러그(VP)는 금속, 도전성 금속질화물, 전이 금속 또는 이들의 조합으로 이루어질 수 있다. 복수의 비아 플러그(VP) 각각은, 복수의 제1 콘택 플러그(TCx), 복수의 제2 콘택 플러그(TCy), 복수의 제1 연결 콘택 플러그(MCx), 복수의 제2 연결 콘택 플러그(MCy), 및 공통 소스 라인(CSL) 중 적어도 하나와 연결될 수 있다.
커버 절연층(350) 상에는 복수의 비아 플러그(VP) 중 적어도 하나와 연결되는 복수의 배선 라인(ML1, ML2, ML3, ML4, ML5)을 배치하여, 메모리 소자(1)를 형성할 수 있다.
복수의 배선 라인(ML1, ML2, ML3, ML4, ML5)은, 제1 드레인 영역(112b)과 연결되는 제1 콘택 플러그(TCx)와 제1 연결 콘택 플러그(MCx) 사이를 전기적으로 연결하는 제1 배선 라인(ML1), 제2 드레인 영역(114b)과 연결되는 제2 콘택 플러그(TCy)와 제2 연결 콘택 플러그(MCy) 사이를 전기적으로 연결하는 제2 배선 라인(ML2), 제1 소스 영역(112a)과 연결되는 제1 콘택 플러그(TCx)와 전기적으로 연결되는 제3 배선 라인(ML3), 제2 소스 영역(114a)과 연결되는 제2 콘택 플러그(TCy)와 전기적으로 연결되는 제4 배선 라인(ML4), 공통 소스 라인(CSL)과 전기적으로 연결되는 제5 배선 라인(ML5)을 포함할 수 있다.
도 10d를 참조하면, 메모리 스트링(MS)은 자기 트랙층(220)과 독출 유닛(230)으로 이루어질 수 있다. 도 10d에 보인 메모리 스트링(MS)은 도 10b 및 도 10c에 보인 복수의 메모리 스트링(MS1, MS2, MS3, MS4) 중 어느 하나일 수 있으며, 자기 트랙층(220)의 연장 방향을 따라서 절단하여 도시되었다.
자기 트랙층(220)에는 복수의 자기 도메인(MD)이 형성될 수 있으며, 접한 두 개의 자기 도메인(MD) 사이에 자기 도메인 월(MDW)이 배치될 수 있다. 복수의 자기 도메인(MD) 각각 내에서는 전자의 자기 모멘트 방향이 동일할 수 있다. 자기 도메인 월(MDW)은 서로 다른 자화 방향을 가질 수 있는 자기 도메인들 사이의 경계 부분이고, 자기 도메인 월(MDW)은 자기 트랙층(220)에 인가되는 전류 또는 자기장에 의해 이동될 수 있다.
도 10a 내지 도 10d를 함께 참조하면, 자기 트랙층(220)의 일단에 인접하는 패드 트랙층(220P)에는 제1 콘택 플러그(TCx)가 연결되며, 제1 연결 콘택 플러그(MCx)와 연결되는 제1 구동 소자(TR1)는 복수의 자기 도메인(MD) 각각에 소정의 자기 모멘트 방향을 부여할 수 있고, 이에 의해 복수의 자기 도메인(MD) 각각에 "0" 또는 "1"의 데이터를 저장하도록 구성될 수 있다. 제1 구동 소자(TR1)는 도메인 월 이동 수단의 일부분일 수도 있다. 상기 도메인 월 이동 수단은 전원을 포함할 수 있고, 상기 도메인 월 이동 수단에 의해 제1 구동 소자(TR1)를 통해 자기 트랙층(220)에 펄스 전류가 인가될 수 있다. 상기 도메인 월 이동 수단에 의해 복수의 자기 도메인(MD) 사이에 위치하는 자기 도메인 월(MDW)이 소정 방향으로 이동될 수 있다. 자기 도메인 월(MDW)의 이동에 기인하여 자기 도메인(MD)이 독출 유닛(130)을 통과함에 의해 데이터의 읽기가 가능할 수 있다.
제1 구동 소자(TR1)와 전기적으로 연결되는 제1 연결 콘택 플러그(MCx)를 통해 복수의 자기 도메인(MD)에 순차적으로 펄스 전류가 인가되어 복수의 자기 도메인(MD) 각각이 소정의 자기 모멘트 방향 또는 자화 방향을 가질 수 있다. 또한 제1 연결 콘택 플러그(MCx)를 통해 상기 도메인 월 이동 수단으로부터 자기 트랙층(220)에 펄스 전류가 인가되어 자기 도메인 월(MDW)이 이동될 수 있다. 다른 실시예들에서, 제1 연결 콘택 플러그(MCx)와 별도로 자기 트랙층(220)에 상기 도메인 월 이동 수단이 연결될 수도 있다.
독출 유닛(230)은 복수의 자기 도메인(MD) 각각이 가진 자기 모멘트 방향에 의한 데이터를 독출하도록 구성될 수 있다. 독출 유닛(230)은 TMR(tunnel magneto resistance) 효과를 사용하는 소자 또는 GMR(giant magneto resistance) 효과를 사용하는 소자일 수 있다. 독출 유닛(230)은 비트 라인(260)을 통하여 제2 구동 소자(TR2)와 전기적으로 연결될 수 있다.
도 10c에는 제2 구동 소자(TR2)가 트랜지스터 타입인 것으로 예시적으로 도시되었으나, 이와는 달리 제2 구동 소자(TR2)는 다이오드 또는 오보닉 문턱 스위칭(OTS) 소자 등을 포함할 수도 있다.
하나의 자기 트랙층(220) 상을 따라서 배치되는 복수개의 독출 유닛(230) 중, 자기 트랙층(220)의 연장 방향을 따라서 서로 인접하는 2개의 독출 유닛(230) 사이의 간격들인 독출 유닛 배치 간격들(S1, S2, ...)은 서로 동일하거나, 대체로 유사한 값을 가질 수 있다. 즉, 자기 트랙층(220)의 연장 방향을 따라서 서로 인접하는 2개의 독출 유닛(230) 사이에 위치하는 자기 도메인(MD)의 개수는 서로 동일하거나, 대체로 유사한 값을 가질 수 있다.
일부 실시 예에서, 자기 트랙층(220)의 연장 방향을 따라서 제1 연결 콘택 플러그(MCx)와 인접하는 독출 유닛(230) 사이의 제1 거리(D1) 및 공통 소스 라인(CSL)과 인접하는 독출 유닛(230) 사이의 제2 거리(D2)는, 독출 유닛 배치 간격들(S1, S2, ...)의 1/2과 같거나 큰 값을 가질 수 있다. 이 경우, 복수의 자기 도메인(MD) 사이에 위치하는 자기 도메인 월(MDW)은, 자기 트랙층(220)의 연장 방향을 따라서 양방향으로 이동될 수 있다.
다른 일부 실시 예에서, 자기 트랙층(220)의 연장 방향을 따라서 제1 연결 콘택 플러그(MCx)와 인접하는 독출 유닛(230) 사이의 제1 거리(D1) 및 공통 소스 라인(CSL)과 인접하는 독출 유닛(230) 사이의 제2 거리(D2)는, 독출 유닛 배치 간격들(S1, S2, ...)과 같거나 큰 값을 가질 수 있다. 이 경우, 복수의 자기 도메인(MD) 사이에 위치하는 자기 도메인 월(MDW)은, 자기 트랙층(220)의 연장 방향을 따라서 일방향으로 이동될 수 있다.
본 발명에 따른 메모리 소자(1)는 복수개의 자기 트랙층(220)을 포함하는 레이스 트랙 메모리 소자일 수 있다. 메모리 소자(1)가 가지는 복수개의 자기 트랙층(220) 각각은 평면상에서 연장되며, 적어도 2개의 융털(villus) 형상을 이루는 폴딩 구조를 가질 수 있다. 메모리 소자(1)가 가지는 복수개의 자기 트랙층(220)은 동일 평면 상에 여러개가 배치될 수도 있고, 수직 방향(Z 방향)으로 여러개가 중첩될 수도 있다.
본 발명에 따른 메모리 소자(1)는 복수의 자기 트랙층(220)과 복수개의 독출 유닛(230)으로 이루어지는 복수의 메모리 스트링(MS1, MS2, MS3, MS4)을 가지는 복수개의 메모리 스택(ST1, ST2, ST3, ST4)을 포함하므로, 데이터가 3차원적으로 저장될 수 있는, 3차원 구조 메모리 소자일 수 있다.
본 발명에 따른 메모리 소자(1)는 복수개의 메모리 스택(ST1, ST2, ST3, ST4)이 제1 연결 영역(CRx) 및 제2 연결 영역(CRy) 각각에서 연속적인 계단 구조를 가지므로, 복수개의 메모리 스택(ST1, ST2, ST3, ST4) 각각이 가지는 복수의 자기 트랙층(220)과 연결되는 복수의 제1 연결 콘택 플러그(MCx)와 복수의 비트 라인(260)과 연결되는 복수의 제2 연결 콘택 플러그(MCy)를 1장의 포토마스크 및 한번의 식각 공정을 통하여 형성할 수 있다. 일부 실시 예에서, 제1 구동 소자(TR1)와 연결되는 복수의 제1 콘택 플러그(TCx), 제2 구동 소자(TR2)와 연결되는 복수의 제2 콘택 플러그(TCy), 복수의 자기 트랙층(220)과 연결되는 복수의 제1 연결 콘택 플러그(MCx), 및 복수의 비트 라인(260)과 연결되는 복수의 제2 연결 콘택 플러그(MCy)를 1장의 포토마스크 및 한번의 식각 공정을 통하여 형성할 수 있다. 따라서 메모리 소자(1)의 제조 시간을 단축하고 및 제조비용을 감소시킬 수 있다. 또한 본 발명에 따른 메모리 소자(1)는 자기 트랙층(220)이 식각 정지막(210) 상에 배치되므로, 복수개의 자기 트랙층(220)을 포함하는 레이스 트랙 메모리 소자를 형성하기 위한 공정 양산성이 증가할 수 있다.
본 발명에 따른 메모리 소자(1)가 가지는 자기 트랙층(220)은 평면적으로 융털 형상을 이루는 폴딩구조를 가질 수 있다. 따라서 자기 트랙층(220)의 연장 방향을 따라서, 서로 동일하거나 대체로 유사한 간격을 따라서 배치되는 복수의 독출 유닛(230)과 연결되는 복수의 비트 라인(260)의 피치(pitch)를 상대적으로 자유롭게 조절할 수 있다. 따라서 복수의 비트 라인(260)을 형성하기 위한 공정 마진을 증가시킬 수 있다.
본 발명에 따른 메모리 소자(1)는 자기 트랙층(220)이 적어도 2개의 융털(villus) 형상을 이루는 폴딩 구조를 가질 수 있으므로, 자기 트랙층(220)의 양단에 연결되는 제1 연결 콘택 플러그(MCx)와 공통 선택 라인(CSL)이 메모리 영역(MR)에서 서로 반대측에 배치되도록 할 수 있다. 따라서 메모리 소자(1)를 구동시키기 위한 배선 구조들의 배치를 상대적으로 자유롭게 할 수 있어, 메모리 소자(1)가 고용량의 데이터를 효율적으로 저장할 수 있도록 구성할 수 있다.
도 11a 내지 도 11c는 본 발명의 일 실시 예들에 따른 메모리 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 평면도들이다. 도 11a 내지 도 11c에 대한 설명 중 도 1a 내지 도 10d와 중복되는 내용은 생략될 수 있다.
도 11a를 참조하면, 식각 정지층(210) 상에는 복수의 자기 트랙층(220a)이 형성될 수 있다. 일부 실시 예에서, 복수의 자기 트랙층(220a) 각각은 메모리 영역(MR) 및 제1 연결 영역(CRx)에 걸쳐서 형성될 수 있다. 일부 실시 예에서, 복수의 자기 트랙층(220a) 각각은 대체로 일정한 수평 폭을 가지며 연장될 수 있다. 메모리 영역(MR)에서 복수의 자기 트랙층(220a) 각각은 평면적으로 융털(villi) 형상을 이루는 폴딩(folding) 구조를 가질 수 있다. 메모리 영역(MR)에서 복수의 자기 트랙층(220a)은 연장 트랙층(220La)과 연장 트랙층(220La)과 연결되는 연결 트랙층(220Ua)을 포함할 수 있다. 제1 연결 영역(CRx)에서 복수의 자기 트랙층(220) 각각은 연장 트랙층(220La)으로부터 연장되는 패드 트랙층(220Pa)을 포함할 수 있다. 일부 실시 예에서, 패드 트랙층(220Pa)은 제1 수평 방향(X 방향)을 따라서 연장될 수 있고, 연장 트랙층(220La)은 제2 수평 방향(Y 방향)을 따라서 연장될 수 있다.
2개의 연장 트랙층(220La)과 2개의 연장 트랙층(220La)을 연결하는 하나의 연결 트랙층(220Ua)은 평면적으로 U자 모양의 융털(villi) 형상을 이룰 수 있다. 일부 실시 예에서, 메모리 영역(MR)에서 복수의 자기 트랙층(220a) 각각은, 복수의 연장 트랙층(220La)과 복수의 연장 트랙층(220La) 각각을 연결하는 적어도 2개의 연결 트랙층(220Ua)으로 이루어지는 적어도 2개의 융털(villus) 형상을 이루는 폴딩 구조를 가질 수 있다.
복수의 자기 트랙층(220a) 각각은, 제1 연결 영역(CRx)의 일단으로부터 제1 수평 방향(X 방향)으로 제1 연결 영역(CRx)에 반대되는 메모리 영역(MR) 측에 위치하는 타단까지 연장될 수 있다.
도 2a에 보인 자기 트랙층(220)은 융털 형상 각각의 돌기, 즉 연결 트랙층(220U)이 제1 수평 방향(X 방향) 또는 제1 수평 방향(X 방향)의 역 방향을 향하나, 도 11a에 보인 자기 트랙층(220a)은 융털 형상 각각의 돌기, 즉 연결 트랙층(220Ua)이 제2 수평 방향(Y 방향) 또는 제2 수평 방향(Y 방향)의 역 방향을 향하도록 형성될 수 있다. 따라서 복수의 자기 트랙층(220a) 각각은, 상기 일단으로부터 상기 타단까지 2 이상의 정수개수의 융털 형상을 이루는 폴딩 구조를 가지며 연장될 수 있다.
자기 트랙층(220a)은 연장되는 형상을 제외하고는, 도 2a 내지 도 2c에 보인 자기 트랙층(220)과 대체로 동일한 바, 자세한 설명은 생략하도록 한다.
도 11b를 참조하면, 식각 정지층(210) 상에 복수의 자기 트랙층(220a)을 감싸는 제1 층간 절연층(250a)을 형성할 수 있다. 제1 층간 절연층(250a)은 산화물로 이루어질 수 있으나, 이에 한정되지 않는다. 제1 층간 절연층(250a)은 복수의 자기 트랙층(220a)의 측면을 덮되, 복수의 자기 트랙층(220a)의 상면의 적어도 일부분을 덮지 않고 노출시킬 수 있다. 일부 실시 예에서, 제1 층간 절연층(250a)의 상면과 복수의 자기 트랙층(220a)의 상면은 동일 평면(coplanar)을 이룰 수 있다.
복수의 자기 트랙층(220a) 각각의 상면 상에는 복수개의 독출 유닛(230)이 배치될 수 있다. 복수개의 독출 유닛(230)은 메모리 영역(MR)에 배치된 자기 트랙층(220a)의 부분 상에 배치될 수 있고, 제1 연결 영역(CRx)에 배치된 자기 트랙층(220a)의 부분, 즉 패드 트랙층(220P) 상에는 배치되지 않을 수 있다. 일부 실시 예에서, 복수개의 독출 유닛(230)은 연결 트랙층(220Ua) 상에 배치되고, 연장 트랙층(220La) 상에는 배치되지 않을 수 있다.
도 11b에는, 복수개의 독출 유닛(230)이 복수개의 연결 트랙층(220Ua) 중 제2 수평 방향(Y 방향)의 역 방향을 향하는 연결 트랙층(220Ua) 상에만 배치된 것으로 도시되었으나, 이는 예시적인 것으로 이에 한정되지 않는다. 일부 실시 예에서, 복수개의 독출 유닛(230)은 복수개의 연결 트랙층(220Ua) 중 제2 수평 방향(Y 방향)을 향하는 연결 트랙층(220Ua) 상에만 배치될 수도 있다. 다른 일부 실시 예에서, 복수개의 독출 유닛(230) 중 일부개는 제2 수평 방향(Y 방향)을 향하는 연결 트랙층(220Ua) 상에 배치되고, 다른 일부개는 제2 수평 방향(Y 방향)의 역 방향을 향하는 연결 트랙층(220Ua) 상에 배치될 수 있다.
복수개의 독출 유닛(230) 각각은 자기 트랙층(220a)의 수평 폭보다 큰 수평 폭을 가질 수 있다. 일부 실시 예에서, 복수개의 독출 유닛(230) 각각은 자기 트랙층(220a)의 상면의 일부분 및 제1 층간 절연층(250a)의 상면의 일부분에 걸쳐서 형성될 수 있다. 자기 트랙층(220a)은 독출 유닛(230)과 접촉하도록 배치되고, 독출 유닛(230)과 수직 오버랩되는 자기 트랙층(220a)이 포함하는 자유층의 부분인 하나의 자기 도메인은 독출 유닛(230)과 함께 자기터널접합(MTJ)을 구성할 수 있다.
도 11c를 참조하면, 제1 층간 절연층(250a) 및 복수의 자기 트랙층(220a) 상에, 복수개의 독출 유닛(230)을 감싸는 제2 층간 절연층(250b)을 형성할 수 있다. 제2 층간 절연층(250b)은 복수개의 독출 유닛(230)의 측면을 덮되, 복수개의 독출 유닛(230)의 상면의 적어도 일부분을 덮지 않고 노출시킬 수 있다. 일부 실시 예에서, 제2 층간 절연층(250b)의 상면과 복수개의 독출 유닛(230)의 상면은 동일 평면(coplanar)을 이룰 수 있다.
제2 층간 절연층(250b) 및 복수개의 독출 유닛(230) 상에는 복수의 비트 라인(260a)이 형성될 수 있다. 복수의 비트 라인(260a)은 제1 수평 방향(X 방향)을 따라서 서로 대체로 일정한 간격을 가지며, 제2 수평 방향(Y 방향)을 따라서 연장될 수 있다.
복수의 비트 라인(260a) 각각은, 하나의 자기 트랙층(220a) 상에 배치되는 복수의 독출 유닛(230) 중 서로 다른 독출 유닛(230)의 상면과 접할 수 있다. 즉, 하나의 자기 트랙층(220a)과 교차하는 비트 라인(260a)의 개수는, 하나의 자기 트랙층(220) 상에 배치되는 독출 유닛(230)의 개수와 동일할 수 있다.
복수의 비트 라인(260a)은 각각은 메모리 영역(MR) 및 제2 연결 영역(CRy)에 걸쳐서 형성되도록 연장될 수 있다. 복수의 비트 라인(260a) 각각은, 제2 연결 영역(CRy)에서 비트 라인 패드부(260Pa)를 가질 수 있다. 일부 실시 예에서, 비트 라인 패드부(260Pa)의 수평 폭은, 메모리 영역(MR)에서 비트 라인(260a)의 부분의 수평 폭보다 큰 값을 가질 수 있다.
이후, 도 5a 내지 도 10d에서 설명한 것과 유사한 방법으로 메모리 소자를 형성할 수 있다. 도 11a 내지 도 11c에서 설명한 방법으로 형성한 메모리 소자는, 복수개의 독출 유닛(230) 각각이 자기 트랙층(220a)의 연결 트랙층(220Ua) 상에 배치되므로, 하나의 자기 트랙층(220a) 상에서, 복수개의 독출 유닛(230) 사이의 간격이 대체로 일정한 값을 가지도록 할 수 있으며, 도 5a 내지 도 5c에서 설명한 복수의 비트 라인(260)이 제1 수평 방향(X 방향)을 따라서 서로 대체로 일정한 간격을 가지도록 형성할 수 있다.
도 12a 내지 도 12c는 본 발명의 실시 예들에 따른 메모리 소자가 가지는 메모리 스트링의 일부분을 나타내는 단면도들이다.
도 12a를 참조하면, 메모리 스트링(MS)은 자기 트랙층(220)과 복수의 독출 유닛(230)으로 이루어질 수 있다. 메모리 스트링(MS)은 도 10b 및 도 10c에 보인 복수의 메모리 스트링(MS1, MS2, MS3, MS4) 중 어느 하나일 수 있다. 자기 트랙층(220)은 대체로 일정한 수평 폭을 가지며 연장될 수 있다. 자기 트랙층(220)의 상면 상에는 복수의 독출 유닛(230)이 배치될 수 있다. 독출 유닛(230)은 자기 트랙층(220) 상에 형성된 터널 배리어층(232) 및 고정층(234)을 포함할 수 있다. 독출 유닛(230) 상에는 비트 라인(260)이 형성될 수 있다. 독출 유닛(230)은 자기 트랙층(220)과 비트 라인(260) 사이에 배치될 수 있다.
자기 트랙층(220)은 도 2a에 보인 자기 트랙층(220) 또는 도 11a에 보인 자기 트랙층(220a)과 같이 평면적으로 적어도 2개의 융털(villus) 형상을 이루는 폴딩 구조를 가지며 연장될 수 있다. 비트 라인(260)은 일방향을 따라서 연장될 수 있다.
독출 유닛(230)을 이루는 터널 배리어층(232) 및 고정층(234) 각각은 도 3a 또는 도 11b에 보인 것과 같이 평면적으로 직사각형 형상을 가질 수 있으나, 이에 한정되지 않는다. 일부 실시 예에서, 터널 배리어층(232) 및 고정층(234) 각각은 평면적으로 원형, 또는 다각형 형상을 가질 수 있다.
도 12b를 참조하면, 메모리 스트링(MSa)은 자기 트랙층(220)과 복수의 독출 유닛(230a)으로 이루어질 수 있다. 메모리 스트링(MSa)은 도 10b 및 도 10c에 보인 복수의 메모리 스트링(MS1, MS2, MS3, MS4) 중 어느 하나일 수 있다. 독출 유닛(230a)은 자기 트랙층(220) 상에 형성된 터널 배리어층(232a) 및 고정층(234a)을 포함할 수 있다. 독출 유닛(230a) 상에는 비트 라인(260)이 형성될 수 있다. 독출 유닛(230a)은 자기 트랙층(220)과 비트 라인(260) 사이에 배치될 수 있다.
고정층(234a)은 도 12a에 보인 고정층(234)과 유사하게 평면적으로 원형, 직사각형, 또는 다각형 형상을 가질 수 있다. 터널 배리어층(232a)은 자기 트랙층(220)의 상면을 덮으며 연장될 수 있다. 즉, 터널 배리어층(232a)의 평면 형상은 자기 트랙층(220)의 평면 형상과 대체로 유사할 수 있다. 즉, 터널 배리어층(232a)은, 평면적으로 적어도 2개의 융털(villus) 형상을 이루는 폴딩 구조를 가지며 연장될 수 있다. 즉, 복수의 독출 유닛(230a)은 자기 트랙층(220) 상에서 서로 이격되며 배치되는 복수의 고정층(234a) 및, 자기 트랙층(220)과 복수의 고정층(234a) 사이에 배치되는 터널 배리어층(232a)의 부분들로 이루어질 수 있다.
도 12c 참조하면, 메모리 스트링(MSb)은 자기 트랙층(220)과 독출 유닛(230b)으로 이루어질 수 있다. 메모리 스트링(MSb)은 도 10b 및 도 10c에 보인 복수의 메모리 스트링(MS1, MS2, MS3, MS4) 중 어느 하나일 수 있다. 독출 유닛(230b)은 자기 트랙층(220) 상에 형성된 터널 배리어층(232b), 분극 강화층(234E), 및 고정층(234b)을 포함할 수 있다. 독출 유닛(230b) 상에는 비트 라인(260)이 형성될 수 있다. 독출 유닛(230b)은 자기 트랙층(220)과 비트 라인(260) 사이에 배치될 수 있다.
터널 배리어층(232b)과 고정층(234b)의 평면 형상은 도 12b에 보인 터널 배리어층(232a)과 고정층(234a)의 평면 형상과 대체로 동일할 수 있다. 분극 강화층(234E)은 터널 배리어층(232b)의 상면을 덮으며 연장될 수 있다. 즉, 분극 강화층(234E)의 평면 형상은 자기 트랙층(220) 및 터널 배리어층(232b)의 평면 형상과 대체로 동일할 수 있다. 고정층(234b)은 분극 강화층(234E) 상면의 부분 상에 배치될 수 있다. 분극 강화층(234E)은 고정층(234b)과 동일하거나 유사한 물질로 이루어질 수 있다. 분극 강화층(234E)은 메모리 스트링(MSb)에 구성되는 자기터널접합(MTJ)에서 터널자기저항 효과(tunnel magneto-resistance effect)가 크게 나타나도록 할 수 있다.
도 13a 및 도 13b는 본 발명의 일 실시 예들에 따른 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 13a 및 도 13b를 함께 참조하면, 최하부에 위치하는 메모리 스택(ST1a)은 제1 수평 방향(X 방향)을 따라서 서로 대체로 일정한 간격을 가지며, 제2 수평 방향(Y 방향)을 따라서 연장되는 복수의 비트 라인(262), 복수의 비트 라인(262)을 감싸는 제1 층간 절연층(252a), 복수의 비트 라인(262) 상에 배치되는 복수개의 독출 유닛(240), 제1 층간 절연층(252a) 및 복수의 비트 라인(262) 상을 덮으며 복수의 독출 유닛(240)을 감싸는 식각 정지층(212), 식각 정지층(212) 상에 배치되며 복수개의 독출 유닛(240)의 상면과 접하는 복수의 자기 트랙층(222), 식각 정지층(212) 상에 복수의 자기 트랙층(222)을 덮는 제2 층간 절연층(252b)을 포함할 수 있다.
도 1a 내지 도 10d를 통하여 설명한 최하부에 위치하는 메모리 스택(ST1)이 하측으로부터 상측으로 가면서 복수의 자기 트랙층(220), 복수개의 독출 유닛(230), 및 복수의 비트 라인(260)이 배치되는 것과 달리, 도 13a 및 도 13b에 보인 최하부에 위치하는 메모리 스택(ST1a)은 상측으로부터 하측으로 가면서 복수의 자기 트랙층(222), 복수개의 독출 유닛(240), 및 복수의 비트 라인(262)이 배치될 수 있다. 복수의 자기 트랙층(222), 복수개의 독출 유닛(240), 및 복수의 비트 라인(262) 각각은, 복수의 자기 트랙층(220), 복수개의 독출 유닛(230), 및 복수의 비트 라인(260) 각각과 동일하거나 유사한 물질로 이루어질 수 있다. 복수의 자기 트랙층(222), 복수개의 독출 유닛(240), 및 복수의 비트 라인(262)의 평면 형상은, 복수의 자기 트랙층(220), 복수개의 독출 유닛(230), 및 복수의 비트 라인(260)의 평면 형상과 대체로 동일할 수 있다.
제1 층간 절연층(252a), 및 제2 층간 절연층(252b) 각각은 산화물로 이루어질 수 있으나, 이에 한정되지 않는다. 제1 층간 절연층(252a)은 복수의 비트 라인(262)의 측면을 덮되, 복수의 비트 라인(262)의 상면의 적어도 일부분을 덮지 않고 노출시킬 수 있다. 일부 실시 예에서, 제1 층간 절연층(252a)의 상면과 복수의 비트 라인(262)의 상면은 동일 평면(coplanar)을 이룰 수 있다. 제2 층간 절연층(252b)은 복수의 자기 트랙층(222)의 상면 및 측면을 덮을 수 있다. 제1 층간 절연층(252a), 및 제2 층간 절연층(252b)을 함께, 층간 절연층(252)이라 호칭할 수 있다.
최하부에 위치하는 메모리 스택(ST1a)은 복수의 자기 트랙층(222)과 복수개의 독출 유닛(240)으로 이루어지는 메모리 스트링(MSR1)을 가질 수 있다.
일부 실시 예에서, 식각 정지층(212)은 실리콘 질화물, 또는 산화 알루미늄으로 이루어질 수 있다. 식각 정지층(212)의 복수개의 독출 유닛(240)의 측면을 덮을 수 있다. 일부 실시 예에서, 식각 정지층(212)의 상면과 복수개의 독출 유닛(240)의 상면은 동일 평면(coplanar)을 이룰 수 있다. 독출 유닛(240)은 고정층(244) 및 터널 배리어층(242)을 포함할 수 있다.
이후, 도 5a 내지 도 10d에서 설명한 것과 유사한 방법으로 메모리 소자를 형성할 수 있다. 도 1a 내지 도 10d를 통하여 설명한 메모리 소자(1)가 가지는 복수개의 메모리 스택(ST1, ST2, ST3, SR4)이 하측으로부터 상측으로 가면서 복수의 자기 트랙층(220), 복수개의 독출 유닛(230), 및 복수의 비트 라인(260)이 배치되는 것과 달리, 도 13a 및 도 13b에서 설명한 방법으로 형성한 메모리 소자가 가지는 복수개의 메모리 스택은, 최하부에 위치하는 메모리 스택(ST1a)과 마찬가지로 상측으로부터 하측으로 가면서 복수의 자기 트랙층(222), 복수개의 독출 유닛(240), 및 복수의 비트 라인(262)이 배치될 수 있다. 복수의 자기 트랙층(222), 복수개의 독출 유닛(240), 및 복수의 비트 라인(262) 각각은, 복수의 자기 트랙층(220), 복수개의 독출 유닛(230), 및 복수의 비트 라인(260) 각각과 동일하거나 유사한 물질로 이루어질 수 있다. 복수의 자기 트랙층(222), 복수개의 독출 유닛(240), 및 복수의 비트 라인(262)의 평면 형상은, 복수의 자기 트랙층(220), 복수개의 독출 유닛(230), 및 복수의 비트 라인(260)의 평면 형상과 대체로 동일할 수 있다.
도 14a 내지 도 14c는 본 발명의 실시 예들에 따른 메모리 소자가 가지는 메모리 스트링의 일부분을 나타내는 단면도들이다.
도 14a를 참조하면, 메모리 스트링(MSR)은 자기 트랙층(222)과 독출 유닛(240)으로 이루어질 수 있다. 메모리 스트링(MSR)은 도 13a 및 도 13b에 보인 메모리 스트링(MSR1)이거나, 도 13a 및 도 13b에서 설명한 방법으로 형성한 메모리 소자가가 가지는 복수의 메모리 스트링 중 어느 하나일 수 있다. 자기 트랙층(222)은 대체로 일정한 수평 폭을 가지며 연장될 수 있다. 자기 트랙층(222)의 하면 상에는 독출 유닛(240)이 배치될 수 있다. 독출 유닛(240)은 자기 트랙층(222) 하면에 형성된 터널 배리어층(242) 및 고정층(244)을 포함할 수 있다. 독출 유닛(240) 아래에는 비트 라인(262)이 형성될 수 있다. 독출 유닛(240)은 자기 트랙층(222)과 비트 라인(262) 사이에 배치될 수 있다.
자기 트랙층(222)은 도 2a에 보인 자기 트랙층(220) 또는 도 11a에 보인 자기 트랙층(220a)과 같이 평면적으로 적어도 2개의 융털(villus) 형상을 이루는 폴딩 구조를 가지며 연장될 수 있다. 비트 라인(262)은 일방향을 따라서 연장될 수 있다.
독출 유닛(240)을 이루는 터널 배리어층(242) 및 고정층(244) 각각은 도 3a 또는 도 11b에 보인 것과 같이 평면적으로 직사각형 형상을 가질 수 있으나, 이에 한정되지 않는다. 일부 실시 예에서, 터널 배리어층(242) 및 고정층(244) 각각은 평면적으로 원형, 또는 다각형 형상을 가질 수 있다.
도 14b를 참조하면, 메모리 스트링(MSRa)은 자기 트랙층(222)과 독출 유닛(240a)으로 이루어질 수 있다. 메모리 스트링(MSRa)은 도 13a 및 도 13b에 보인 메모리 스트링(MSR1)이거나, 도 13a 및 도 13b에서 설명한 방법으로 형성한 메모리 소자가가 가지는 복수의 메모리 스트링 중 어느 하나일 수 있다. 독출 유닛(240a)은 자기 트랙층(222) 하면 상에 형성된 터널 배리어층(242a) 및 고정층(244a)을 포함할 수 있다. 독출 유닛(240a) 아래에는 비트 라인(262)이 형성될 수 있다. 독출 유닛(240a)은 자기 트랙층(222)과 비트 라인(262) 사이에 배치될 수 있다.
고정층(244a)은 도 14a에 보인 고정층(234)과 유사하게 평면적으로 원형, 직사각형, 또는 다각형 형상을 가질 수 있다. 터널 배리어층(242a)은 자기 트랙층(222)의 하면을 덮으며 연장될 수 있다. 즉, 터널 배리어층(242a)의 평면 형상은 자기 트랙층(222)의 평면 형상과 대체로 유사할 수 있다. 즉, 터널 배리어층(242a)은, 평면적으로 적어도 2개의 융털(villus) 형상을 이루는 폴딩 구조를 가지며 연장될 수 있다. 즉, 복수의 독출 유닛(240a)은 자기 트랙층(222) 상에서 서로 이격되며 배치되는 복수의 고정층(244a) 및, 자기 트랙층(222)과 복수의 고정층(244a) 사이에 배치되는 터널 배리어층(242a)의 부분들로 이루어질 수 있다.
도 14c를 참조하면, 메모리 스트링(MSRb)은 자기 트랙층(222)과 독출 유닛(240b)으로 이루어질 수 있다. 메모리 스트링(MSR)은 도 13a 및 도 13b에 보인 메모리 스트링(MSR1)이거나, 도 13a 및 도 13b에서 설명한 방법으로 형성한 메모리 소자가가 가지는 복수의 메모리 스트링 중 어느 하나일 수 있다. 독출 유닛(240b)은 자기 트랙층(222) 하면 상에 형성된 터널 배리어층(242b), 분극 강화층(244E), 및 고정층(244b)을 포함할 수 있다. 독출 유닛(240b) 상에는 비트 라인(262)이 형성될 수 있다. 독출 유닛(240b)은 자기 트랙층(222)과 비트 라인(262) 사이에 배치될 수 있다.
터널 배리어층(242b)과 고정층(244b)의 평면 형상은 도 14b에 보인 터널 배리어층(242a)과 고정층(244a)의 평면 형상과 대체로 동일할 수 있다. 분극 강화층(244E)은 터널 배리어층(242b)의 하면을 덮으며 연장될 수 있다. 즉, 분극 강화층(244E)의 평면 형상은 자기 트랙층(222) 및 터널 배리어층(242b)의 평면 형상과 대체로 동일할 수 있다. 고정층(244b)은 분극 강화층(244E) 하면의 부분 상에 배치될 수 있다. 분극 강화층(244E)은 고정층(244b)과 동일하거나 유사한 물질로 이루어질 수 있다. 분극 강화층(244E)은 메모리 스트링(MSRb)에 구성되는 자기터널접합(MTJ)에서 터널자기저항 효과가 크게 나타나도록 할 수 있다.
도 15는 본 발명의 일 실시 예들에 따른 메모리 소자를 나타내는 단면도이다.
도 15를 참조하면, 메모리 소자(2)는 기판(110), 기판(110) 상의 베이스 절연층(150), 및 베이스 절연층(150) 상에 수직 방향(Z 방향)으로 적층된 복수개의 메모리 스택(ST1, ST2, ST3, ST4)을 포함한다. 메모리 소자(2)가 가지는 복수개의 메모리 스택(ST1, ST2, ST3, ST4)은 제1 연결 영역(CRx)에서 계단 구조를 가지지 않을 수 있다. 일부 실시 예에서, 메모리 소자(2)가 가지는 복수개의 메모리 스택(ST1, ST2, ST3, ST4)은 도 10c에 보인 메모리 소자(1)에 보인 것과 같이 제2 연결 영역(CRy)에서는 연속적인 계단 구조를 가질 수 있다. 다른 일부 실시 예에서, 메모리 소자(2)가 가지는 복수개의 메모리 스택(ST1, ST2, ST3, ST4)은 제2 연결 영역(CRy)에서도 계단 구조를 가지지 않을 수 있다.
기판(110)에는 복수의 제1 구동 소자(TR1a)가 형성될 수 있다. 복수의 제1 구동 소자(TR1a) 중 적어도 일부개는 복수개의 메모리 스택(ST1, ST2, ST3, ST4) 아래에 위치할 수 있다. 도 10a 및 도 10b에 보인 복수의 제1 구동 소자(TR1)는 메모리 영역(MR)과 제1 연결 영역(CRx) 이외의 기판의 부분인 제1 주변 회로 영역(PRx)에 배치되나, 복수의 제1 구동 소자(TR1a)는 메모리 영역(MR)에 배치되거나, 메모리 영역(MR) 및 제1 연결 영역(CRx)에 걸쳐서 배치될 수 있다.
메모리 소자(2)는, 도 10a 및 도 10c에 보인 것과 같이 제2 주변 회로 영역(PRy)에 배치되는 복수의 제2 구동 소자(TR2)를 가질 수도 있으나, 복수의 제1 구동 소자(TR1a)와 유사하게 메모리 영역(MR)에 배치되거나, 메모리 영역(MR) 및 제2 연결 영역(CRy)에 걸쳐서 배치되는 복수의 제2 구동 소자를 가질 수 있다.
메모리 소자(2)는 제1 연결 영역(CRx)에 배치되며, 패드 트랙층(220P) 하면에 연결되는 제1 연결 콘택 플러그(MCxa)를 포함할 수 있다. 제1 연결 콘택 플러그(MCxa)는 식각 정지층(210) 및 베이스 절연층(150)을 관통하여 복수의 제1 구동 소자(TR1a) 중 어느 하나와 연결될 수 있다. 제1 콘택 플러그(TCxa)는 베이스 절연층(150)의 적어도 일부분을 관통하여, 복수의 제1 구동 소자(TR1a) 중 어느 하나와 제3 배선 라인(ML3a) 사이를 전기적으로 연결할 수 있다. 제3 배선 라인(ML3a)은 수직 방향(X 방향)의 베이스 절연층(150)의 중간 부분에 배치된 것으로 도시되었으나, 이는 예시적인 것으로 이에 한정되지 않는다. 예를 들면, 제3 배선 라인(ML3a)은 베이스 절연층(150)의 상면 상에 배치될 수 있다. 다른 일부 실시 예에서, 메모리 소자(2)는 제1 콘택 플러그(TCxa)를 포함하지 않고, 제3 배선 라인(ML3a)은 기판(110)의 상면을 따라서 연장될 수도 있다. 복수의 제1 구동 소자(TR1a) 중 나머지들도, 제3 배선 라인(ML3a) 및/또는 제1 콘택 플러그(TCxa)와 유사한 제1 전기 경로(EP1), 그리고 제1 연결 콘택 플러그(MCxa)와 유사한 제2 전기 경로(EP2)를 가질 수 있다.
도 16은 본 발명의 일 실시 예들에 따른 메모리 소자를 나타내는 단면도이다.
도 16을 참조하면, 메모리 소자(3)는 기판(110), 기판(110) 상의 베이스 절연층(150), 및 베이스 절연층(150) 상에 수직 방향(Z 방향)으로 적층된 복수개의 메모리 스택(ST1, ST2, ST3, ST4)을 포함한다. 메모리 소자(2)가 가지는 복수개의 메모리 스택(ST1, ST2, ST3, ST4)은 제1 연결 영역(CRx)에서 연속적인 계단 구조를 가질 수 있다. 메모리 소자(3)는 복수개의 메모리 스택(ST1, ST2, ST3, ST4) 상의 접합 절연층(355), 및 접합 절연층(355) 상에 접합된 접합 기판(510)을 더 포함한다. 접합 기판(510)에는 복수의 제1 구동 소자(TR1b)가 형성될 수 있다. 복수의 제1 구동 소자(TR1b) 각각은 접합 기판(510) 상에 형성되는 제1 게이트 절연층(522), 제1 게이트 절연층(522) 상을 덮는 제1 게이트 전극(532), 제1 게이트 전극(532)을 사이에 두고, 접합 기판(510)에 형성되는 제1 소스 영역(512a) 및 제1 드레인 영역(512b)을 포함할 수 있다. 접합 절연층(355)은 접합 기판(510) 상에는 복수의 제1 구동 소자(TR1b)를 덮을 수 있다.
메모리 소자(3)는, 도 10a 및 도 10c에 보인 것과 같이 제2 주변 회로 영역(PRy)에 배치되는 복수의 제2 구동 소자(TR2)를 가질 수도 있으나, 복수의 제1 구동 소자(TR1b)와 유사하게 접합 기판(510)에 형성된 복수의 제2 구동 소자를 가질 수 있다.
메모리 소자(3)는 제1 연결 영역(CRx)에 배치되며, 패드 트랙층(220P) 상면에 연결되는 제1 연결 콘택 플러그(MCx)를 포함할 수 있다. 충전 절연층(300) 및 복수개의 메모리 스택(ST1, ST2, ST3, ST4) 상에는 제1 배선 라인(ML1b), 제3 배선 라인(ML3b), 및 제5 배선 라인(ML5b)이 배치될 수 있다. 제1 배선 라인(ML1b)은 연결 콘택 플러그(MCx)와 연결될 수 있다. 제5 배선 라인(ML5b)은 공통 소스 라인(CSL)과 연결될 수 있다.
복수의 비아 홀(VHb)은 접합 절연층(355)을 관통하며 저면에 제1 배선 라인(ML1b), 및 제3 배선 라인(ML3b)의 상면의 적어도 일부분을 노출시킬 수 있고, 복수의 비아 플러그(VPb)는 복수의 비아 홀(VHb)을 채울 수 있다. 복수의 비아 플러그(VPb) 중 일부개는 제1 드레인 영역(512b)과 제1 배선 라인(ML1b) 사이를 전기적으로 연결할 수 있고, 다른 일부개는 제1 소스 영역(512a)과 제3 배선 라인(ML3b) 사이를 전기적으로 연결할 수 있다.
제3 배선 라인(ML3b)은 복수의 비아 플러그(VPb) 중 어느 하나를 통하여 복수의 제1 구동 소자(TR1b) 중 어느 하나와 연결될 수 있다. 제1 연결 콘택 플러그(MCx)는 제1 배선 라인(ML1b) 및 비아 플러그(VPb)를 통하여 복수의 제1 구동 소자(TR1b) 중 어느 하나와 연결될 수 있다.
복수의 제1 구동 소자(TR1a) 중 나머지들도, 제3 배선 라인(ML3b) 및 비아 플러그(VPb)와 유사한 제1 전기 경로(EP1a), 그리고 제1 연결 콘택 플러그(MCxa)와 연결되는 제1 배선 라인(ML1b) 및 비아 플러그(VPb)와 유사한 제2 전기 경로(EP2a)를 가질 수 있다.
메모리 소자(3)는 복수의 제1 구동 소자(TR1b)를 접합 기판(510)에 형성한 후, 복수개의 메모리 스택(ST1, ST2, ST3, ST4)이 형성된 기판(110) 상에 접합하여 형성할 수 있다. 일부 실시 예에서, 접합 절연층(355)을 접합 기판(510) 상에 형성한 후, 접합 기판(510)을 기판(110) 상에 접합할 수 있다. 다른 일부 실시 예에서, 접합 절연층(355)의 일부분은 접합 기판(510) 상에 형성하고, 접합 절연층(355)의 나머지 부분을 충전 절연층(300) 및 복수개의 메모리 스택(ST1, ST2, ST3, ST4) 상에 형성한 후, 접합 기판(510)을 기판(110) 상에 접합할 수 있다.
본 발명에 따른 메모리 소자(3)는 복수의 제1 구동 소자(TR1b)를 접합 기판(510)에 별도로 형성하므로, 복수의 제1 구동 소자(TR1b)를 형성하기 위한 별도의 영역을 필요로 하지 않을 수 있다. 따라서 메모리 소자(3)의 수평 면적을 최소화할 수 있다.
도 17a는 본 발명의 일 실시 예들에 따른 메모리 소자의 제조 방법을 설명하기 위한 단면도이고, 도 17b는 본 발명의 실시 예들에 따른 메모리 소자가 가지는 자기 트랙층의 일부분을 나타내는 단면도들이다.
도 17a를 참조하면, 식각 정지층(210) 상에는 복수의 자기 트랙층(220b)이 형성될 수 있다. 일부 실시 예에서, 복수의 자기 트랙층(220b) 각각은 메모리 영역(MR) 및 제1 연결 영역(CRx)에 걸쳐서 형성될 수 있다.
메모리 영역(MR)에서 복수의 자기 트랙층(220b)은 연장 트랙층(220L)과 연장 트랙층(220L)과 연결되는 연결 트랙층(220U)을 포함할 수 있다. 제1 연결 영역(CRx)에서 복수의 자기 트랙층(220b) 각각은 연장 트랙층(220L)으로부터 연장되는 패드 트랙층(220PW)을 포함할 수 있다. 일부 실시 예에서, 연장 트랙층(220L) 및 패드 트랙층(220PW)은 제1 수평 방향(X 방향)을 따라서 연장될 수 있다.
일부 실시 예에서, 복수의 자기 트랙층(220b) 각각의 연장 트랙층(220L)과 연결 트랙층(220U)은 대체로 일정한 수평 폭을 가지며 연장될 수 있고, 패드 트랙층(220PW)의 수평 폭은 연장 트랙층(220L) 및 연결 트랙층(220U)의 수평 폭보다 큰 값을 가질 수 있다.
도 17b를 참조하면, 제1 연결 콘택 플러그(MCx)는 자기 트랙층(220)의 일단에 인접하는 패드 트랙층(220PW)의 부분에 연결될 수 있다. 일부 실시 예에서, 패드 트랙층(220PW)의 수평 폭은 제1 연결 콘택 플러그(MCx)의 수평 폭보다 큰 값을 가질 수 있다.
제1 연결 콘택 플러그(MCx)는 패드 트랙층(220PW)의 상면의 일부분에 접할 수 있으며, 식각 정지막(210)과는 접하지 않을 수 있다.
도 18a는 본 발명의 일 실시 예들에 따른 메모리 소자의 제조 방법을 설명하기 위한 단면도이고, 도 18b는 본 발명의 실시 예들에 따른 메모리 소자가 가지는 자기 트랙층의 일부분을 나타내는 단면도들이다.
도 18a를 참조하면, 식각 정지층(210) 상에는 복수의 자기 트랙층(220c)이 형성될 수 있다. 일부 실시 예에서, 복수의 자기 트랙층(220b) 각각은 메모리 영역(MR) 및 제1 연결 영역(CRx)에 걸쳐서 형성될 수 있다.
메모리 영역(MR)에서 복수의 자기 트랙층(220c)은 연장 트랙층(220L)과 연장 트랙층(220L)과 연결되는 연결 트랙층(220U)을 포함할 수 있다. 제1 연결 영역(CRx)에서 복수의 자기 트랙층(220b) 각각은 연장 트랙층(220L)으로부터 연장되는 패드 트랙층(220PL)을 포함할 수 있다. 일부 실시 예에서, 연장 트랙층(220L)제1 수평 방향(X 방향)을 따라서 연장될 수 있다.
일부 실시 예에서, 복수의 자기 트랙층(220b) 각각의 연장 트랙층(220L)과 연결 트랙층(220U)은 대체로 일정한 수평 폭을 가지며 연장될 수 있다. 일부 실시 예에서, 패드 트랙층(220PL)은 직사각형 형상을 가질 수 있다. 패드 트랙층(220PL)의 장축 방향 폭 및 단축 방향 폭은 연장 트랙층(220L) 및 연결 트랙층(220U)의 수평 폭보다 큰 값을 가질 수 있다.
도 18b를 참조하면, 제1 연결 콘택 플러그(MCx)는 자기 트랙층(220)의 일단에 인접하는 패드 트랙층(220PL)의 부분에 연결될 수 있다.
제1 연결 콘택 플러그(MCx)는 패드 트랙층(220PL)의 상면의 일부분에 접할 수 있으며, 식각 정지막(210)과는 접하지 않을 수 있다.
도 19a 내지 도 19c는 본 발명의 일 실시 예들에 따른 메모리 소자를 나타내는 사시도들이다. 구체적으로, 도 19a 내지 도 19c는 메모리 소자의 제1 연결 영역 부분을 나타내는 사시도들이다.
도 19a를 참조하면, 메모리 소자(10)가 가지는 복수개의 메모리 스택(ST1, ST2, ST3, ST4)은 제1 수평 방향(X 방향)을 따라서 연속적인 계단 구조를 가질 수 있다. 일부 실시 예에서, 제1 연결 콘택 플러그(MCx)의 수평 폭은 패드 트랙층(220P)의 수평 폭보다 큰 값을 가질 수 있다.
별도로 도시하지는 않았으나, 도 17a에 보인 것과 같은 패드 트랙층(220PW)을 가지는 경우에도, 복수개의 메모리 스택(ST1, ST2, ST3, ST4)은 제1 수평 방향(X 방향)을 따라서 연속적인 계단 구조를 가질 수 있으며, 이 경우, 패드 트랙층(220PW)의 수평 폭은 제1 연결 콘택 플러그(MCx)의 수평 폭보다 큰 값을 가질 수 있다.
도 19b를 참조하면, 메모리 소자(12)가 가지는 복수개의 메모리 스택(ST1, ST2, ST3, ST4)은 제1 수평 방향(X 방향)을 따라서 연속적인 계단 구조를 가질 수 있다. 일부 실시 예에서, 패드 트랙층(220PL)의 수평 폭은 제1 연결 콘택 플러그(MCx)의 수평 폭보다 큰 값을 가질 수 있다.
복수의 제1 연결 콘택 플러그(MCx)는 복수개의 메모리 스택(ST1, ST2, ST3, ST4) 중 서로 다른 메모리 스택에서, 패드 트랙층(220PL) 상에서 제2 수평 방향(Y 방향)을 따라서 쉬프트되며 배치될 수 있다.
도 19c를 참조하면, 메모리 소자(14)가 가지는 복수개의 메모리 스택(ST1, ST2, ST3, ST4)은 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향) 각각을 따라서 계단 구조를 가질 수 있다. 일부 실시 예에서, 패드 트랙층(220PL)의 수평 폭은 제1 연결 콘택 플러그(MCx)의 수평 폭보다 큰 값을 가질 수 있다.
복수개의 메모리 스택(ST1, ST2, ST3, ST4) 중 일부개에서, 패드 트랙층(220PL)은 계단 형상의 디딤판(step board)의 식각 정지막(210) 부분을 모두 덮고, 다른 일부개는 계단 형상의 디딤판(step board)의 식각 정지막(210) 부분 중 일부분을 덮을 수 있다. 예를 들면, 복수개의 메모리 스택(ST1, ST2, ST3, ST4) 중 최상부와 최상단에 위치하는 메모리 스택(ST1, ST4)에서, 계단 형상의 디딤판(step board)의 식각 정지막(210) 부분 중 일부분을 덮을 수 있고, 나머지 메모리 스택(ST2, ST3)에서 패드 트랙층(220PL)은 계단 형상의 디딤판(step board)의 식각 정지막(210) 부분을 모두 덮을 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1, 2, 3, 10, 12, 14 : 메모리 소자, 110 : 기판, 150 : 베이스 절연층, 210 : 식각 정지층, 220, 220a, 220b, 220c : 자기 트랙층, 230, 230a, 230b, 240, 240a, 240b : 독출 유닛, 250, 252 : 층간 절연층, 260, 262 : 비트 라인, 300 : 충전 절연층

Claims (20)

  1. 기판 상에서 평면적으로 융털 형상을 이루는 폴딩 구조를 가지며 연장되는 자기 트랙층;
    복수의 고정층, 및 상기 자기 트랙층과 상기 복수의 고정층 사이에 배치되는 터널 배리어층으로 이루어지는 복수개의 독출 유닛; 및
    상기 복수개의 독출 유닛 중 서로 다른 하나를 상기 자기 트랙층과의 사이에 가지며 연장되는 복수의 비트 라인;을 포함하는 메모리 소자.
  2. 제1 항에 있어서,
    상기 자기 트랙층은 일방향을 따라서 연장되는 복수의 연장 트랙층 및 상기 복수의 연장 트랙층 중 2개의 연장 트랙층을 연결하는 적어도 2개의 연결 트랙층으로 이루어지는 적어도 2개의 융털 형상을 가지는 것을 특징으로 하는 메모리 소자.
  3. 제2 항에 있어서,
    상기 자기 트랙층을 사이에 두고, 제1 수평 방향으로 상기 자기 트랙층의 양단에 각각 연결되는 제1 연결 콘택 플러그 및 공통 소스 라인을 더 포함하는 것을 특징으로 하는 메모리 소자.
  4. 제3 항에 있어서,
    상기 복수의 연장 트랙층 각각은 상기 제1 수평 방향을 따라서 연장되고, 상기 복수의 비트 라인 각각은 상기 제1 수평 방향에 수직인 제2 수평 방향을 따라서 연장되는 것을 특징으로 하는 메모리 소자.
  5. 제4 항에 있어서,
    상기 복수개의 독출 유닛 각각은, 상기 복수의 연장 트랙층의 일부분 상에 배치되는 것을 특징으로 하는 메모리 소자.
  6. 제3 항에 있어서,
    상기 복수의 연장 트랙층 각각은 상기 제1 수평 방향에 수직인 제2 수평 방향을 따라서 연장되고, 상기 복수의 비트 라인 각각은 상기 제2 수평 방향을 따라서 연장되는 것을 특징으로 하는 메모리 소자.
  7. 제6 항에 있어서,
    상기 복수개의 독출 유닛 각각은, 상기 적어도 2개의 연결 트랙층의 일부분 상에 배치되는 것을 특징으로 하는 메모리 소자.
  8. 제1 항에 있어서,
    상기 기판 상의 식각 정지막;을 더 포함하며,
    상기 자기 트랙층은 상기 식각 정지막 상면을 따라서 연장되는 것을 특징으로 하는 메모리 소자.
  9. 제8 항에 있어서,
    상기 복수개의 독출 유닛은, 상기 자기 트랙층의 상면 상에 배치되는 것을 특징으로 하는 메모리 소자.
  10. 제8 항에 있어서,
    상기 복수개의 독출 유닛은, 상기 자기 트랙층의 하면 상에 배치되며,
    상기 식각 정지막은 상기 복수개의 독출 유닛을 감싸는 것을 특징으로 하는 메모리 소자.
  11. 메모리 영역, 상기 메모리 영역의 제1 수평 방향 측의 연결 영역을 가지는 기판;
    상기 기판 상에 적층되며 상기 연결 영역에 연속되는 계단 구조를 가지며, 평면적으로 일방향을 따라서 연장되는 복수의 연장 트랙층 및 상기 복수의 연장 트랙층 중 2개의 연장 트랙층을 연결하는 적어도 2개의 연결 트랙층으로 이루어지는 적어도 2개의 융털 형상을 이루는 폴딩 구조를 가지며 상기 메모리 영역 및 상기 연결 영역에 걸쳐서 연장되며 배치되는 자기 트랙층; 복수의 고정층, 및 상기 자기 트랙층과 상기 복수의 고정층 사이에 배치되는 터널 배리어층으로 이루어지는 복수개의 독출 유닛; 및 상기 복수개의 독출 유닛 중 서로 다른 하나를 상기 자기 트랙층과의 사이에 가지며 연장되는 복수의 비트 라인;을 각각 포함하는 복수의 메모리 스택;
    상기 연결 영역에서, 상기 복수의 메모리 스택의 상기 자기 트랙층의 일단의 부분인 패드 트랙층과 연결되는 복수의 연결 콘택 플러그; 및
    상기 제1 수평 방향으로 상기 연결 영역에 반대되는 상기 메모리 영역 측에서 상기 복수의 메모리 스택의 상기 자기 트랙층들과 연결되는 공통 소스 라인;을 포함하는 메모리 소자.
  12. 제11 항에 있어서,
    상기 복수의 연장 트랙층 각각은 상기 제1 수평 방향을 따라서 연장되고, 상기 복수의 비트 라인 각각은 상기 제1 수평 방향에 수직인 제2 수평 방향을 따라서 연장되는 것을 특징으로 하는 메모리 소자.
  13. 제11 항에 있어서,
    상기 복수의 연장 트랙층 각각 및 상기 복수의 비트 라인 각각은, 상기 제1 수평 방향에 수직인 제2 수평 방향을 따라서 연장되는 것을 특징으로 하는 메모리 소자.
  14. 제11 항에 있어서,
    상기 자기 트랙층은 일정한 수평 폭을 가지며 연장되는 것을 특징으로 하는 메모리 소자.
  15. 제11 항에 있어서,
    상기 자기 트랙층의 상기 패드 트랙층의 수평 폭은, 상기 복수의 연장 트랙층의 수평 폭 및 상기 적어도 2개의 연결 트랙층의 수평 폭보다 큰 값을 가지는 것을 특징으로 하는 메모리 소자.
  16. 제11 항에 있어서,
    상기 복수의 메모리 스택은 식각 정지막을 더 포함하며,
    상기 자기 트랙층은 상기 식각 정지막의 상면을 따라서 연장되고,
    상기 복수개의 독출 유닛은, 상기 자기 트랙층의 상면 상에 배치되는 것을 특징으로 하는 메모리 소자.
  17. 제11 항에 있어서,
    상기 복수개의 독출 유닛을 감싸는 식각 정지막을 더 포함하고,
    상기 복수개의 독출 유닛은, 상기 자기 트랙층의 하면 상에 배치되는 것을 특징으로 하는 메모리 소자.
  18. 메모리 영역, 상기 메모리 영역의 제1 수평 방향 측의 제1 연결 영역, 및 상기 메모리 영역의 상기 제1 수평 방향에 수직인 제2 수평 방향 측의 제2 연결 영역을 가지는 기판;
    상기 제1 연결 영역 및 상기 제2 연결 영역 각각에 연속되는 계단 구조를 가지며 상기 기판 상에 적층되며, 상기 기판 상의 식각 정지막; 평면적으로 일방향을 따라서 연장되는 복수의 연장 트랙층 및 상기 복수의 연장 트랙층 중 2개의 연장 트랙층을 연결하는 적어도 2개의 연결 트랙층으로 이루어지는 적어도 2개의 융털 형상을 이루는 폴딩 구조를 가지며 상기 메모리 영역 및 상기 제1 연결 영역에 걸쳐서 상기 식각 정지막의 상면을 따라서 연장되며 복수의 자기 도메인을 가지는 자기 트랙층; 복수의 고정층, 및 상기 자기 트랙층과 상기 복수의 고정층 사이에 배치되는 터널 배리어층으로 이루어지는 복수개의 독출 유닛; 및 자기터널접합(magnetic tunnel junction, MTJ)을 구성하도록, 상기 복수개의 독출 유닛 중 서로 다른 하나를 상기 자기 트랙층과의 사이에 가지며 연장되는 복수의 비트 라인;을 각각 포함하는 복수의 메모리 스택;
    상기 제1 연결 영역에서, 상기 복수의 메모리 스택의 상기 자기 트랙층의 일단의 부분인 패드 트랙층과 연결되는 복수의 제1 연결 콘택 플러그;
    상기 제1 수평 방향으로 상기 제1 연결 영역에 반대되는 상기 메모리 영역 측에서 상기 복수의 메모리 스택의 상기 자기 트랙층들과 연결되는 공통 소스 라인; 및
    상기 제2 연결 영역에서, 상기 복수의 메모리 스택의 상기 비트 라인의 부분인 자기 트랙층의 부분 비트 라인 패드부와 연결되는 복수의 제2 연결 콘택 플러그;를 포함하는 메모리 소자.
  19. 제18 항에 있어서,
    상기 자기 트랙층의 연장 방향을 따라서, 상기 공통 소스 라인과 상기 복수의 독출 유닛 중 상기 공통 소스 라인에 인접하는 독출 유닛 사이의 거리는, 상기 복수개의 독출 유닛 중 서로 인접하는 2개의 독출 유닛 사이의 간격의 1/2과 같거나 큰 값을 가지는 것을 특징으로 하는 메모리 소자.
  20. 제18 항에 있어서,
    상기 자기 트랙층의 연장 방향을 따라서, 상기 제1 연결 콘택 플러그와 상기 복수의 독출 유닛 중 상기 제1 연결 콘택 플러그에 인접하는 독출 유닛 사이의 거리는, 상기 복수개의 독출 유닛 중 서로 인접하는 2개의 독출 유닛 사이의 간격의 1/2과 같거나 큰 값을 가지는 것을 특징으로 하는 메모리 소자.
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Publication number Priority date Publication date Assignee Title
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KR100580242B1 (ko) * 1999-10-21 2006-05-16 삼성전자주식회사 마이크로 액츄에이터
JP4149647B2 (ja) 2000-09-28 2008-09-10 株式会社東芝 半導体記憶装置及びその製造方法
US6807086B2 (en) 2001-11-30 2004-10-19 Kabushiki Kaisha Toshiba Magnetic random access memory
US6754124B2 (en) 2002-06-11 2004-06-22 Micron Technology, Inc. Hybrid MRAM array structure and operation
JP3857658B2 (ja) 2003-03-04 2006-12-13 株式会社東芝 磁気ランダムアクセスメモリ
US6834005B1 (en) * 2003-06-10 2004-12-21 International Business Machines Corporation Shiftable magnetic shift register and method of using the same
KR100695171B1 (ko) 2006-02-23 2007-03-14 삼성전자주식회사 마그네틱 도메인 이동을 이용하는 자기 메모리 장치
KR100790886B1 (ko) 2006-09-15 2008-01-03 삼성전자주식회사 자구 벽 이동을 이용한 정보 저장 장치
KR101288477B1 (ko) * 2007-08-10 2013-07-26 삼성전자주식회사 자구벽 이동을 이용한 정보 저장 장치
JP2010044833A (ja) * 2008-08-14 2010-02-25 Toshiba Storage Device Corp ヘッド位置検出方法および記録媒体駆動装置
US10290679B1 (en) 2018-03-09 2019-05-14 Globalfoundries Singapore Pte. Ltd. High-Density STT-MRAM with 3D arrays of MTJs in multiple levels of interconnects and method for producing the same

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