CN107068855B - 用于磁阻存储器的间隔层 - Google Patents

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Abstract

本发明揭示用于磁阻存储器的间隔层，其具有高TMR的底部钉扎垂直磁隧道结(pMTJ)，可耐受高温后端工艺制程。该pMTJ包含在该pMTJ的固定磁层的SAF层和参考层之间的复合间隔层。该复合间隔层包含第一非磁(NM)间隔层，设于该第一NM间隔层上方的磁(M)间隔层，及设于该M层上方的第二NM间隔层。该M层为磁连续非晶层，其提供对于参考层的良好模板。

Description

用于磁阻存储器的间隔层
相关申请的交叉参考
本申请请求于2015年11月2日提交的名称为“Magnetic Tunnel Junction withHigh Thermal Budget”的美国临时申请号62/249,378，以及于2016年4月21日提交的名称为“Perpendicular MTJ Stack with High TMR and High Thermal Endurance andMethod for Forming Thereof”的美国临时申请号62/325,986的优先权，其整体通过参考包括于此。本申请也交叉参考于2016年2月29日提交的名称为“Magnetic Memory withHigh Thermal Budget”的美国申请号15/057,109，于2016年3月4日提交的名称为“Magnetic Memory with Tunneling Magnetoresistance Enhanced Spacer Layre”的美国申请号15/060,634，于2016年3月15日提交的名称为“High Thermal Budget MagneticMemory”的美国申请号15/071,180，于2016年3月21日提交的名称为“Bottom Electrodefor Magnetic Memory to Increase TMR and Thermal Budget”的美国申请号15/075,222，于2016年3月28日提交的名称为“Storage Layer for Magnetic Memory with HighThermal Stability”的美国申请号15/081,971，于2016年3月4日提交的名称为“MagneticMemory with Tunneling Magnetoresistance Enhanced Spacer Layer”的美国申请号15/060,647，于2016年2月29日提交的名称为“Magnetic Memory with High Thermal Budget”的美国申请号15/057,107，其通过参考包括于此用于所有目的。
技术领域
本发明通常涉及半导体装置以及形成半导体装置的方法。
背景技术
磁存储器单元或装置通过改变磁隧道结（magnetic tunnel junction；MTJ）元件的电阻来储存信息。该MTJ元件通常包括夹置于固定铁磁层与自由铁磁层之间的薄绝缘隧道阻挡层，从而形成磁隧道结。该MTJ元件的阻态对应该自由层相对该固定层的磁向的状态而变化，该磁向的状态可为平行（parallel；P）状态或反平行（anti-parallel；AP）状态。以RP表示处于P状态下的该自由层与该固定层之间的相应电阻，而以RAP表示处于AP状态下的该自由层与该固定层之间的相应电阻。MTJ元件的性能通常以其隧穿磁阻（tunnelingmagnetoresistance；TMR）为特征，该隧穿磁阻可通过由（RAP-RP）/RP给定的公式来计算。例如，较大的TMR比促进磁存储器单元中的读操作。因此，增强的TMR对于实现下一代磁存储器单元是必要的。
希望提供一种具有增强TMR比的可靠存储器装置，以及形成可靠存储器装置的方法，以消除对该MTJ元件的高温顾虑。而且，也希望该制程符合成本效益，与逻辑处理兼容。
发明内容
本发明的实施例通常涉及半导体装置以及形成半导体装置的方法。一个实施例涉及形成装置的方法。该方法包括提供具有电路组件的衬底，该电路组件形成在其表面上。执行后端工艺(BEOL)制程以形成在该衬底上方的层级间介电质(ILD)层。该层级间介电质层包括多个层级间介电质的层级。形成磁隧道结(MTJ)堆叠在层级间介电质层的邻近层级间介电质的层级之间。该磁隧道结堆叠包括：磁固定层，该磁固定层包括：合成反铁磁层，设于该合成反铁磁层上的复合间隔层，及设于该复合间隔层上的参考层。该复合间隔层包括：第一非磁(NM)间隔层，设于该第一非磁间隔层上方的磁(M)间隔层，以及设于该磁层上方的第二非磁间隔层。设于该磁固定层上方的隧穿阻挡层。设于该隧穿阻挡层上方的磁自由层。
另一个实施例涉及形成装置的方法。该方法包括提供具有电路组件的衬底，该电路组件形成在其表面上。执行后端工艺(BEOL)制程以形成在该衬底上方的层级间介电质(ILD)层。该上层级间介电质层包括多个层级间介电质的层级。形成磁隧道结堆叠(MTJ)在层级间介电质层的邻近层级间介电质的层级之间。该磁隧道结堆叠包括：底部电极，及设于该底部电极上的晶种层。设于该晶种层上的磁固定层。该磁固定层包括：合成反铁磁层，设于该合成反铁磁层上的复合间隔层，及设于该复合间隔层上的参考层。该复合间隔层包括：第一非磁(NM)间隔层，设于该第一非磁间隔层上方的磁(M)间隔层，以及设于该磁层上方的第二非磁间隔层。设于该磁固定层上方的隧穿阻挡层。在该隧穿阻挡层上方的磁自由层。在该磁自由层上的覆盖层。在该覆盖层上方的顶部电极。
另一个实施例涉及装置。该装置包括衬底，具有设于其表面上方的电路组件。层级间介电质(ILD)层，设于该衬底上方。该层级间介电质层包括多个层级介电质的层级。磁隧道结(MTJ)堆叠，设于层级间介电质层的邻近层级间介电质的层级之间。该磁隧道结堆叠包括：磁固定层，该磁固定层包括：合成反铁磁层，复合间隔层，设于该合成反铁磁层上，及参考层，设于该复合间隔层上。该复合间隔层包括：第一非磁(NM)间隔层，磁(M)间隔层，设于该第一非磁间隔层上方，及第二非磁间隔层，设于该磁层上方。隧穿阻挡层，设于该磁固定层上方。磁自由层，设于该隧穿阻挡层上方。
通过参照下面的详细说明以及附图，本文所揭示的实施例的这些及其他优点和特征将变得清楚。而且，应当理解，本文所述的各种实施例的特征并不相互排斥，而是可存在于各种组合和排列中。
附图说明
附图包含于本说明书中并构成本说明书的部分，其中，类似的附图标记表示类似的部件，附图显示本发明的优选实施例，并与该详细说明一起用于解释本发明的各种实施例的原理。
图1显示磁存储器单元的底部钉扎垂直MTJ模块的平行状态及反平行状态的简化图；
图2显示磁存储器单元的垂直MTJ元件的一个实施例的剖视图；
图3显示磁存储器单元的垂直MTJ元件的一个实施例的剖视图；
图4显示磁存储器单元的垂直MTJ元件的一个实施例的剖视图；
图5显示磁存储器单元的一个示例实施例的示意图；
图6显示由磁存储器单元构成的一个示例阵列的示意图；
图7显示装置的一个实施例的剖视图；以及
图8a至图8h显示用以形成存储器单元的制程的一个实施例的剖视图。
具体实施方式
本发明的实施例通常涉及存储器单元或装置。在一个实施例中，该存储器单元为磁阻存储器单元。例如，该存储器装置可为自旋转移力矩磁阻随机访问存储器（spintransfer torque magnetoresistive random access memory；STT-MRAM）装置。也可使用其他类型的存储器装置。磁阻存储器单元包括磁隧道结（MTJ）储存单元。本发明的MTJ储存单元包括复合间隔层，其在后端工艺（back-end-of-line；BEOL）制程期间的高温退火温度下（例如400℃）提供持续或增强的TMR。也可使用其它合适类型的存储器单元。例如，此类存储器装置可包含于独立存储器装置中，该独立存储器装置包括但不限于USB或其它类型的便携式储存单元，或集成电路，例如微控制器或片上***（system on chip；SoC）。该装置或集成电路(IC)可包含于例如消费电子产品或与其结合使用，或者涉及其它类型装置。
图1显示磁存储器单元的底部钉扎垂直MTJ（pMTJ）单元或堆叠200的平行状态及反平行状态的简化剖视图。该MTJ堆叠可设于底部电极与顶部电极之间(未图示)。底部电极可与该存储器单元形成于其上的该衬底邻近，而顶部电极可远离该衬底。电极可为钽基或钛基电极。例如，该电极可为钽、氮化钽(TaN)、钛或氮化钛(TiN)。在一个实施例中，底部电极可为TaN电极，而顶部电极可为Ta电极。也可使用其他类型或配置的电极。
该MTJ元件包括磁固定层113、隧穿阻挡层116以及磁自由层117。在一个实施例中，磁固定层113设于磁自由层117下方，从而形成底部钉扎pMTJ堆叠。固定层113的磁向或磁化被固定或钉扎于第一垂直方向。例如，术语垂直方向是指磁场的方向，其垂直于衬底的表面或者垂直于该MTJ模块的各层的平面。
磁固定层包含合成反铁磁（synthetic antiferromagnetic；SAF）层。该SAF层包含第一和第二磁层124a和124b，其通过将交换耦合层(exchange coupler layer)123隔开。该SAF层的第一和第二磁层具有磁化的相反方向。参考层(reference layer)115设于该SAF层上方。该参考层与该SAF层由间隔层(spacer layer)128隔开。如图所示，该参考层具有固定于第一磁方向的磁化。例如，该参考层定义固定层的磁方向。例如，该SAF层钉扎在第一磁方向的参考层的磁化。
如图所示，该第一垂直方向是沿着背离该电极的向上方向。也可将该第一垂直方向设置为沿着朝向该电极的向下方向。至于自由层117的磁向或磁化，其可被编程为沿着第一或与固定层113相同的方向，或者沿着第二或与固定层113相反的方向。
例如，如结构111所示，自由层117的磁向或磁化被编程为沿着该第二或相对固定层113的反平行方向。以RAP表示自由层117与固定层113之间的相应MTJ电阻。结构112显示自由层117的磁向被编程为沿着该第一或相对固定层113的平行方向。以RP表示自由层117与固定层113之间的相应MTJ电阻。电阻RAP高于电阻RP。
图2显示图1的pMTJ元件或堆叠200的一个实施例的简化剖视图。该剖视图例如是沿着位线方向（x轴）。pMTJ堆叠200是层的堆叠。如图所示，该pMTJ堆叠可包括晶种层211、固定层212、隧穿阻挡层216、磁自由层217以及覆盖层218。例如，该固定层包括合成反铁磁（synthetic antiferromagnetic；SAF）层213、间隔层214以及极化或参考层(RL)215。构成该pMTJ堆叠的该些层顺序形成于晶种层211上。例如，晶种层211支持该些顺序形成的层的平滑而紧密的生长。晶种层211可为金属层，例如钽（Ta）、铂（Pt）、钌（Ru）、铁-镍（NiFe）或镍-铬（NiCr）。
如图所示，SAF层213设于晶种层上。该SAF层可包括第一磁层213a、第二磁层213b以及耦合层213c。该第一与第二磁层具有相反的磁化方向并通过耦合层213c隔开。第一磁层可被称为第一反平行层(AP1)或第一硬层(HL1)，而第二磁层可被称为第二反平行层(AP2)或第二硬层(HL2)。第一磁层213a例如设于晶种层211上。耦合层213c设于第一磁层213a上且第二磁层213b设于耦合层213c上。SAF层的目的是最小化由AP1与AP2经由自由层217引起的杂散场(stray field)。这维持较高的数据保留。因此，最小化自由层217的杂散磁场的影响。
该第一及第二磁层的磁化通过该耦合层213c而被“钉扎”。邻近自由层217的第二磁层213b中的磁化或磁向充当自由层217的固定参考。
SAF层213的第一磁层213a及第二磁层213b可为合金磁层或多层。例如，该些磁层可为钴-铁-硼（CoFeB）合金或钴-铁（CoFe）合金或铂（Pt）合金。该磁层例如可为钴(铁,镍)铂/钯(Co(Fe,Ni)Pt/Pd)或钴-铂(CoPt)或铁-铂(FePt)。在其他情形，该磁层可为由钴/铂（Co/Pt）n、钴/钯（Co/Pd）m或钴/镍（Co/Ni）x构成的多层。第一磁层213a可厚于第二磁层213b。例如，第一磁层213a可包括由Co/Pt、Co/Pd或Co/Ni构成的n层，且第二磁层213b可包括由Co/Pt、Co/Pd或Co/Ni构成的m层，其中n大于m。在一个实施例中，n与m可小于20层。该第一磁层可被称为第一反平行（AP1）层且该第二磁层可被称为第二反平行(AP2)层。
在一个实施例中，SAF层213的该第一及第二磁层可被布置于面心立方（facecentered cubic；fcc）晶体结构的（111）取向(orientation)中。SAF层213的该第一及第二磁层也可采用其它fcc取向。至于耦合层213c，其可为非磁导体层。例如，耦合层213c可为钌（Ru）层。该钌层可足够薄。例如，该耦合层可为约4-9埃厚。较佳的，耦合层为约4埃厚。也可使用其他厚度。薄的耦合层促进最大化经由耦合层的第一峰(peak)的交换耦合场(exchange coupling field)，如钌（Ru）。
至于间隔层214，其设于SAF层213上。间隔层214可为复合间隔层。在一个实施例中，该复合间隔层包括多层。该复合间隔层包含非磁(NM)和磁(M)层。在一个实施例中，该复合间隔层包含夹在两个NM层214a和214b之间的M层214b。第一NM层214a可被称为基础(base)层(BL)。例如，该复合间隔层可为BL/M/NM复合层。在其他实施例中，复合间隔层可包含BL层214a和多个M/NM双层214b和214c。例如，复合间隔层可为(BL)(M/NM)n复合层，其中n≧1，且为M/NM双层的数量。
在一个实施例中，B层邻近SAF层213，而M层214b远离SAF层213。M层经由层214a磁耦合至AP2层。在一个实施例中，NM层214c充当该极化层的模板增强物。极化层的模板增强促进经由隧穿阻挡层216的隧穿效应(tunneling effect)，且因此，改善TMR。另外，该M层充当扩散阻挡物。例如，该M层防止或降低原子自该NM层下向该极化层及该隧穿阻挡层的扩散。另外，多NM间隔层由至少一M层隔开的使用减少NM层的厚度。这也造成降低原子自该NM间隔向该极化层及该隧穿阻挡层的扩散。
NM层，包含B层，可为NM金属层。在一个实施例中，该金属NM层可为例如钽（Ta）、钼（Mo）、钨（W）、铌（Nb）、钌（Ru）、钛（Ti）或其组合。在优选实施例中，该NM间隔层为钽层。在一个实施例中，该NM间隔层可为非晶层。该NM间隔层的厚度应足够薄以维持RL与AP2间之耦合。该NM间隔层的厚度可为例如约且较佳为约也可采用其它厚度。例如，该厚度可依赖于想要的耦合强度。
至于M间隔层214b，其可为Co基磁层。该Co基M层可为具有不同组成之复合M层。在一个实施例中，该Co基M间隔层为Co(Fe,Ni)Bx。在较佳实施例中，M层为CoFeB层。该M间隔层为磁连续非晶层。例如，该Co基层为磁连续非晶层。为促进非晶层，该Co(Fe,Ni)Bx层的硼（B）浓度可为且较佳为约0-40%。至于该Co(Fe,Ni)Bx层的钴（Co）浓度，其可在约20-60%间变化。在一个实施例中，该M间隔层可为单层。该M间隔单层可为不连续层，其松散地包装于第一间隔层214a的表面上。不连续层214b允许硼向第一间隔层214a扩散，从而硼可被NM间隔层吸收。该M层的厚度应该维持RL与AP2层的磁垂直各向异性(perpendicular magneticanisotropy；PMA)。例如，M层的厚度可约且较佳为约也可使用其他厚度。
在n大于1的情况中，可使用较薄的NM和M层。此改善该间隔层的表面平滑且改善耦合至RL及增强RL的极化。此也增加或最大化MTJ组件的TMR。
在一些实施例中，间隔层的不同M和NM层可为相同类型。例如，M层为M层的相同类型，而NM层为NM层的相同类型。在其他实施例中，不同M和NM层可为N和MN层的不同类型，或相同与不同类型层的组合。
如所述，复合间隔层214如下述：
间隔层=(BL)/(M/NM)n，
其中，BL为该基础层，且为非磁(NM)金属层，
M/NM为该双层，其中，
M为该双层的磁层，以及
NM为该双层的非磁金属层，以及
n为双层的数量，且n≧1。
在一个实施例中，n为1至5。也可使用提供双层的其他数目。
在一个实施例中，复合间隔的NM层包含Ta，而M层包含CoFeB。例如，复合间隔层可为Ta/(CoFeB/Ta)n，其中n为1至5。NM层的厚度可为约而M层的厚度为约也可使用复合间隔层的其他类型与厚度。
在一个实施例中，该NM及M间隔层可通过使用独立的溅镀（sputtering）制程透过溅镀形成。在其它实施例中，该NM及M间隔物可通过包括该NM及M间隔层的材料的合金靶材形成。例如，该些间隔层可通过共溅镀形成。就Ta/CoFeB/Ta间隔层而言，可使用TaCoFeB合金靶材。在一个实施例中，在75W，通过使用氪（Kr）气来形成具有约的厚度的该第一钽间隔层。或者，在75W，通过使用氙（Xe）气来形成具有约_厚度的该第一钽(Ta)间隔层。至于该CoFeB第二间隔层，其可在600W通过使用氩（Ar）气而形成约的厚度。
间隔层214控制后续形成的层的生长。例如，非晶第一间隔层214a（例如Ta）从例如该极化层的结晶下面中断该纹理。
间隔层214支持非晶层的生长。因此，该后续形成的层例如该极化层高度无序，从而导致增强的TMR。
极化层215设于间隔层214上。极化层215为非晶层。在一个实施例中，极化层215可为非晶CoFeB层。该非晶层增强该MTJ堆叠的隧道磁阻（TMR）效应。
隧穿阻挡层216设于极化层215上。隧穿阻挡层216为非磁且电性绝缘的层。隧穿阻挡层216可为金属氧化物层，例如结晶镁氧化物（MgO）或非晶铝氧化物（Al2O3）。也可使用适于用作该MTJ元件中的该隧穿阻挡层的其它金属氧化物。
磁自由层217设于隧穿阻挡层216上。磁自由层217可为CoFeB层。覆盖层218设于自由层217上。覆盖层218可由Pt、Ru、Ta或其它合适的金属制成。覆盖层218保护下方的自由层217并促进自由层217中的垂直磁各向异性（perpendicular magnetic anisotropy；PMA）。
如所述，MTJ堆叠包含单一隧穿阻挡层216，其设于参考层215和磁自由层217之间。在其他实施例中，MTJ堆叠可包含双隧穿阻挡层。例如，第一阻挡层216可设于参考层215和磁自由层217之间，且第二阻挡层(未图示)在自由层217和覆盖层218之间。也可使用隧穿阻挡层的其他配置。
在另一个实施例中，如图3中所示，磁堆叠300包括磁自由层，该磁自由层为包括CoFeB的复合自由层317。该磁堆叠与图2中所述的磁堆叠类似。共有的元件可能不作说明或详细说明。该复合层可包括单耦合堆叠。该单耦合堆叠包括夹置于两个磁层317a与317b之间的耦合层321，例如，该单耦合堆叠包含下列配置，磁层/耦合层/磁层。
在一个实施例中，磁层可为CoFeB。也可使用其他类型的磁层。耦合堆叠的磁层较佳为相同材料。然而，应了解耦合堆叠的磁层不需要为相同。在一个实施例中，耦合层可能相似于磁固定层的间隔层214。也可使用其他类型的耦合层。例如，耦合层可为NM金属层，相似于复合间隔层214的NM金属层214a或214c者。
在一个实施例中，与隧穿阻挡216类似，隧穿阻挡层331设于该双耦合堆叠上，而覆盖层218设于该隧穿阻挡层上。例如，MTJ堆叠可为双隧穿阻挡MTJ堆叠。也可使用提供单一隧穿阻挡MTJ堆叠。
在又一个实施例中，如图4中所示，磁堆叠400包括磁自由层，例如，具有多个耦合堆叠的复合自由层417。该磁堆叠与图2及图3中所述的磁堆叠类似。共有的元件可能不作说明或详细说明。如图所示，该磁自由层包括由耦合层424隔开的第一及第二耦合堆叠417a及417b。例如，这构成双耦合堆叠复合自由层。耦合堆叠例如与如图3中所示的该单耦合堆叠类似。共有的元件将不作说明或详细说明。该双耦合堆叠中的该些磁层的厚度可与该单耦合堆叠基本相同，而该耦合层可为足以耦合该些磁层的薄层。位于该些耦合堆叠之间的该耦合层可与耦合堆叠的该耦合层类似。也可使用其它数目的耦合堆叠来设置复合自由层。
该复合自由层充当磁稀释层，以增强垂直磁各向异性（PMA）以及降低开关电流。而且，该复合自由层也改进400℃热预算性能并使pMTJ制程能够与互补金属氧化物半导体（complementary metal oxide semiconductor；CMOS）BEOL制程兼容。
对于该双耦合堆叠，与隧穿阻挡216类似的隧穿阻挡层331设于该双耦合堆叠上，而覆盖层218设于该隧穿阻挡层上。例如，MTJ堆叠可为双隧穿阻挡MTJ堆叠。也可使用提供单一隧穿阻挡MTJ堆叠。
图5显示存储器单元900的一个实施例的示意图。该存储器单元为非易失性存储器（non-volatile memory；NVM）单元。例如，该存储器单元可为磁阻存储器单元。在一个实施例中，该存储器单元为自旋转移力矩磁阻随机访问存储器（STT-MRAM）单元。也可使用其它合适类型的存储器单元。该存储器单元包括储存单元910以及单元选择器单元940。储存单元910与单元选择器单元940耦接。例如，该储存单元910与该单元选择器单元940耦接于该存储器单元的第一单元节点939。在一个实施例中，储存单元910为磁储存单元并包括pMTJ元件920。该pMTJ元件可与图2至图4中所述的元件相同或类似。也可使用其它合适类型的MTJ元件。
该pMTJ元件包括第一及第二电极931及932。该第一电极931例如可为底部电极，而第二电极932可为顶部电极。也可采用其它电极配置。在一个实施例中，储存单元910的顶部电极932与位线（bit line；BL）电性连接。该储存元件的底部电极931与第一单元节点939连接。
单元选择器单元940包括选择该存储器单元的选择器。该选择器例如可为选择晶体管。在一个实施例中，该选择晶体管为金属氧化物半导体（MOS）晶体管。在一个实施例中，该选择器为n型MOS晶体管。该选择晶体管包括第一及第二源/漏（S/D）终端945及946以及栅极或控制终端944。该S/D终端例如为具有第一极型掺杂物的重掺杂区，以定义第一类型晶体管。例如，就n型晶体管而言，该S/D终端为n型重掺杂区。也可使用其它类型的晶体管或选择器。
在一个实施例中，该单元选择器的第一终端与该储存单元910的第一电极931共同耦接于第一单元节点939。例如，该单元选择器的第一S/D终端945与储存单元910的底部电极931耦接。该单元选择器的第二终端946与源极线（source line；SL）耦接。至于栅极终端944，其与字线(WL)耦接。
图6显示存储器阵列1000的一个实施例的示意图。该阵列包括互连的多个存储器单元900。该些存储器单元可与图5中所述的该存储器单元类似。例如，该些存储器单元为MRAM单元，例如STT-MRAM单元。共有的元件可不作说明或详细说明。也可使用其它合适类型的存储器单元。
如图所示，该阵列包括以2x2阵列布置的四个存储器单元。例如，该阵列经布置以形成由存储器单元构成的两行及两列。一行的存储器单元通过字线（WL1或WL2）互连，而一列的存储器单元通过位线（BL1或BL2）互连。S/D终端与源极线（SL1或SL2）耦接。也可使用其它合适的单元配置。尽管该阵列被显示为2x2阵列，但应当理解，也可使用具有其它尺寸的阵列。
图7显示装置的存储器单元1100的一个示例实施例的剖视图。该剖视图例如是沿着该装置的第二或位线方向。如图所示，该装置包括存储器单元1100。该存储器单元例如可为NVM存储器单元。在一个实施例中，该存储器单元为磁阻NVM单元，例如STT-MRAM单元。该存储器单元例如包括与图2至图4中所述的堆叠相同或相似的pMTJ堆叠。共有的元件可能不作说明或详细说明。
该存储器单元设于衬底1105上。例如，该存储器单元设于衬底1105的单元区中。该单元区可为阵列区的部分。例如，该阵列区可包括多个单元区。衬底1105可包括其它类型的装置区（未显示），例如高电压（high voltage；HV）以及逻辑区，包括低电压（low voltage；LV）及中间电压（intermediate voltage；IV）装置区。也可设置其它类型的区域。
衬底1105例如为半导体衬底，如硅衬底。例如，衬底1105可为轻掺杂p型衬底。也可设置本征或其它类型的掺杂衬底，例如硅-锗（SiGe）、锗（Ge）、镓-砷（GaAs）或任意其它合适的半导体材料。在一些实施例中，衬底1105可为绝缘体上结晶（crystalline-on-insulator；COI）衬底。COI衬底包括通过绝缘体层与结晶块体隔开的表面结晶层。该绝缘体层例如可由介电绝缘材料形成。该绝缘体层例如由硅氧化物形成，其提供埋置氧化物（buriedoxide；BOX）层。也可使用其它类型的介电绝缘材料。该COI衬底例如为绝缘体上硅（silicon-on-insulator；SOI）衬底。例如，该表面及块体结晶层为单晶硅。也可使用其它类型的COI衬底。应当理解，该表面及块体层无需由相同材料形成。
在衬底1105上执行前端工艺（front-end-of-line；FEOL）制程。该FEOL制程例如在衬底1105上形成n型及p型装置或晶体管。该p型及n型装置构成互补MOS（CMOS）装置。该FEOL制程例如包括形成隔离区，各种装置及隔离阱，晶体管栅极及晶体管源/漏（S/D）区以及充当衬底或阱连接的接触或扩散区。也可通过该FEOL制程形成其它组件。
隔离区1180例如用以隔离不同的装置区。该些隔离区可为浅沟槽隔离（shallowtrench isolation；STI）区。为形成STI区，形成沟槽并用隔离材料填充该沟槽。执行平坦化制程例如化学机械抛光（chemical mechanical polishing；CMP），以移除多余的介电材料，从而形成隔离区。也可使用其它类型的隔离区。设置该些隔离区以将装置区与其它区隔离。
装置阱（未显示）例如充当p型及n型晶体管的基体。装置阱为掺杂阱。第二类型掺杂装置阱充当第一类型晶体管的基体。例如，p型装置阱充当n型晶体管的基体，n型装置阱充当p型晶体管的基体。隔离阱可用以将装置阱与该衬底隔离。该些隔离阱深于该些装置阱。例如，隔离阱包围该些装置阱。该些隔离阱为第一类型掺杂阱。例如，n型隔离阱用以隔离p型装置阱。通过使用例如注入掩膜（如光阻掩膜），可采用独立注入来形成不同的掺杂装置阱及隔离阱。例如，在形成隔离区以后形成该些阱。
在该衬底上形成晶体管的栅极。例如，该栅极的层（如栅极介电及栅极电极层）形成于该衬底上并经图案化以形成栅极1144。该栅极介电质可为硅氧化物层，而该栅极电极层可为多晶硅。例如，该栅极电极可经掺杂以降低片电阻（sheet resistance）。也可使用其它类型的栅极介电及栅极电极层。该栅极介电层可通过热氧化形成，且该栅极电极可通过化学气相沉积（chemical vapor deposition；CVD）形成。可执行独立的制程来形成该不同电压晶体管的栅极介电质。例如，这是由于与该不同电压晶体管关联的不同栅极介电质厚度。例如，与低电压（LV）晶体管相比，高电压（HV）晶体管将具有较厚的栅极介电质。
该些栅极层通过例如掩膜及蚀刻技术而被图案化。例如，在该些栅极层上方可设置图案化光阻掩膜。例如，在该些栅极层上方形成光阻层并通过使用光罩而光刻曝光。对该光阻掩膜层显影，从而形成具有该光罩的想要图案的图案化光阻掩膜。为改进光刻清晰度，可在该栅极电极层与该光阻掩膜层之间设置抗反射涂（anti-reflective
coating；ARC）层。通过使用该图案化光阻掩膜，使用各向异性蚀刻（例如反应离子蚀刻（reactive ion etch；RIE））来图案化该些栅极层，以形成该些栅极。
在形成该些栅极以后，在衬底1105的暴露主动区中形成掺杂接触区，例如源/漏（S/D）区及阱或衬底连接。该些接触区为重掺杂区。依据晶体管及阱连接的类型，该些接触区可为重掺杂n型或p型区。对于n型晶体管，S/D区为重掺杂n型区，且对于p型晶体管，S/D区为重掺杂p型区。对于阱连接，它们是与该阱相同的掺杂类型。
S/D区可包括轻掺杂扩散（lightly doped diffusion；LDD）及环状（halo）区。LDD区是具有第一极型掺杂物的轻掺杂区，而该环状区是具有第二极型掺杂物的轻掺杂区。例如，针对n型晶体管，该环状区包括p型掺杂物，而对于n型晶体管，该LDD区包括n型掺杂物。该环状及LDD区延伸于该栅极下方。与LDD区相比，环状区延伸于该栅极下方更远。也可使用其它的LDD、环状及S/D区配置。
在该些晶体管的栅极侧壁上可设置介电间隙壁（未显示）。该些间隙壁可用以促进环状、LDD及S/D区的形成。例如，在形成环状及LDD区以后形成间隙壁。为形成间隙壁，可例如在该衬底上形成间隙壁层并对它进行各向异性蚀刻以移除水平部分，而保留该些栅极的侧壁上的该些间隙壁。在形成该些间隙壁以后，执行注入以形成该些S/D区。通过使用例如注入掩膜（如光阻掩膜），可采用独立注入来形成不同的掺杂区。同时形成与S/D区具有相同掺杂物类型的阱连接。
如图所示，该FEOL制程形成由隔离区1180（例如STI区）隔离的单元区。该单元区用于存储器单元。可设置隔离区来隔离存储器单元的列。也可使用其它的隔离区配置。该单元区可包括单元装置阱（未显示）。该单元装置阱例如充当该存储器单元的晶体管的基体阱。针对第一极型晶体管，可用第二极型掺杂物掺杂该装置阱。可用第二极型掺杂物轻掺杂或中等掺杂该装置阱。在一些情况下，可设置单元装置隔离阱（未显示），以包围该单元装置阱。该隔离阱可具有与该单元装置阱的极性相反的掺杂物类型。例如，该隔离阱可包括第一极型掺杂物。该隔离阱用以将该单元装置阱与该衬底隔离。可设置阱偏置来偏置该些阱。
该单元装置阱可为该阵列区中的该些单元区的共同阱。例如，该单元装置阱可为阵列阱。该单元装置隔离阱可充当该阵列隔离阱。也可使用其它的装置及隔离阱配置。该装置的其它装置区也可包括装置和/或装置隔离阱。
该存储器单元包括单元选择器单元1140及储存单元1110。该FEOL在该单元区中形成单元选择器单元1140。单元选择器单元1140包括用以选择该存储器单元的选择器。该选择器例如可为选择晶体管。在一个实施例中，该选择晶体管为金属氧化物半导体（MOS）晶体管。如图所示，该晶体管包括形成于衬底1105中的第一及第二源/漏（S/D）区1145及1146，以及设于该些S/D区之间的该衬底上的栅极1144。第一S/D区1145可被称为漏区，第二S/D区1146可被称为源区。该些S/D区例如为具有第一极型掺杂物的重掺杂区，从而定义该类型晶体管。例如，就n型晶体管而言，该些S/D区为n型重掺杂区。也可使用其它类型的晶体管或选择器。
至于栅极1144，其包括位于栅极介电质上方的栅极电极。该栅极电极可为多晶硅，而该栅极介电质可为硅氧化物。也可使用其它类型的栅极电极及栅极介电材料。例如，栅极可为沿第一或字线方向的栅极导体。该栅极导体构成一行存储器单元的共同栅极。
如所述的那样，S/D区可包括LDD及环状区（未显示）。介电间隙壁（未显示）可设于该些晶体管的栅极侧壁上，以促进形成晶体管环状、LDD及晶体管S/D区。应当理解，不是所有的晶体管都包括LDD和/或环状区。
在形成单元选择器单元1140及其它晶体管以后，执行后端工艺（BEOL）制程。该BEOL制程包括在层级间介电质（ILD）层1190中形成互连。该互连连接该集成电路（IC）的各种组件，以执行想要的功能。ILD层包括金属层级1194及接触层级1192。通常，金属层级1194包括导体或金属线1195，而接触层级1192包括接触1193。该些导体及接触可由金属形成，例如铜、铜合金、铝、钨或其组合。也可使用其它合适类型的金属、合金或导电材料。在一些情况下，该些导体及接触可由相同材料形成。例如，在上方金属层级中，该些导体及接触可通过双镶嵌制程形成。这导致该些导体及接触具有相同的材料。在一些情况下，该些导体及接触可具有不同的材料。例如，在该些接触及导体通过单镶嵌制程形成的情况下，该些导体与接触的材料可不同。也可采用其它技术（例如反应离子蚀刻（RIE））来形成金属线。
装置可包括多个ILD层或层级。例如，可设置x个ILD层级。如图所示，该装置包括5个ILD层级（x=5）。也可使用其它数目的ILD层级。ILD层级的数目可依赖于例如设计要求或所涉及的逻辑制程。可以Mi表示ILD层级的金属层级，其中，i为从1至x且是x个ILD层级的第i个ILD层级。可以Vi-1表示ILD层级的接触层级，其中，i是x个ILD层级的第i个ILD层级。
例如，该BEOL制程开始于在该些晶体管上方形成介电层，其它组件形成于该FEOL制程中。该介电层可为硅氧化物。例如，该介电层可为通过化学气相沉积（CVD）形成的硅氧化物。该介电层充当该BEOL制程的金属前介电层或第一接触层。该介电层可被称为该BEOL制程的CA层级。在该CA层级介电层中形成接触。该些接触可通过单镶嵌制程形成。通过使用掩膜及蚀刻技术在该介电层中形成过孔开口。例如，在该介电层上方形成具有与该些过孔对应的开口的图案化阻剂掩膜。执行各向异性蚀刻（例如RIE）以形成该些过孔，从而暴露下方接触区，例如S/D区及栅极。在该衬底上沉积导电层，例如钨，以填充该些开口。该导电层可通过溅镀形成。也可使用其它技术。执行平坦化制程（例如CMP）以移除多余的导电材料，而保留该CA层级中的接触塞。
在该CA层级中形成接触1193以后，该BEOL制程继续在衬底1105上方形成介电层，从而覆盖该CA层级介电层。该介电层例如充当该第一ILD层的第一金属层级M1。该上方介电层例如为硅氧化物层。也可使用其它类型的介电层。该介电层可通过CVD形成。也可使用其它技术来形成该介电层。
在该M1层级介电层中形成导电线。该些导电线可通过镶嵌技术形成。例如，通过使用例如掩膜及蚀刻技术，可蚀刻该介电层以形成沟槽或开口。在该衬底上形成导电层，以填充该些开口。例如，可形成铜或铜合金层来填充该些开口。该导电材料可通过例如镀覆（如电镀或无电镀）来形成。也可使用其它类型的导电层或形成技术。通过例如CMP来移除多余的导电材料，而保留具有M1介电质的平坦表面。该第一金属层级M1及CA可被称为下方ILD层级。
该制程继续形成额外的ILD层（未显示）。例如，该制程继续形成上方ILD层或层级。该上方ILD层级可包括ILD层级2至ILD层级x。例如，在x=5（5个层级）的情况下，该些上方层级包括从2至5的ILD层级，其包括过孔层级V1至V4以及金属层级M2至M5。ILD层的数目可依赖于例如设计要求或所涉及的逻辑制程。该些上方ILD层可由硅氧化物形成。也可使用其它类型的介电材料，例如低k、高k或组合的介电材料。该些ILD层可通过例如CVD形成。也可使用其它技术来形成该些ILD层。
该些上方ILD层的该些导体及接触可通过双镶嵌制程形成。例如，形成过孔及沟槽，从而形成双镶嵌结构。该双镶嵌结构可通过例如先过孔或后过孔双镶嵌技术形成。可采用掩膜及蚀刻技术来形成该双镶嵌结构。用导电层（例如铜或铜合金）填充该双镶嵌结构。该导电层可通过例如镀覆技术形成。通过例如CMP移除多余的导电材料，从而在上方ILD层中形成导体及接触。
在ILD层级之间以及衬底1105上可设置介电衬里（未显示）。该介电衬里例如充当蚀刻停止层。该介电衬里可由低k介电材料形成。例如，该介电衬里可为nBLOK。针对该介电衬里，也可使用其它类型的介电材料。
最上ILD层级（例如M5）可具有与下方ILD层级不同的设计规则，如临界尺寸（critical dimension；CD）。例如，与下方金属层级M1至Mx-1相比，Mx可具有较大的临界尺寸。例如，该最上金属层级可具有下方该金属层级的临界尺寸的2倍或6倍的临界尺寸。也可采用其它的ILD层级配置。
如图所示，S/D接触1193设于该CA层级中。该S/D接触与该选择晶体管的该第一及第二S/D区耦接。也可设置与晶体管的其它S/D区耦接的其它S/D接触。该CA层级可包括与该选择晶体管的该栅极耦接的栅极接触（未显示）。该栅极接触可设于该装置的另一个剖面中。该些接触可为钨接触，而接触垫可为铜垫。也可使用其它类型的接触及接触垫。也可设置其它晶体管的其它S/D及栅极接触。
如上所述，在M1中设置金属线。该金属线与该S/D接触1193耦接。在一个实施例中，SL（源极线）与该选择晶体管的第二S/D区1146耦接。至于第一S/D接触1145，它可与M1中的接触垫或岛耦接。该些接触垫提供与上方ILD层级的连接。该些金属线或垫可由铜或铜合金形成。也可使用其它类型的导电材料。
至于上方ILD，例如，从2至5，它们包括该过孔层级中的接触以及该金属层级中的接触垫/金属线。该些接触及接触垫提供从M5至该选择晶体管的第一S/D区1145的连接。
在最上ILD层级上方设置垫层级（未显示）。例如，在Mx上方设置垫介电层级。在该装置包括5个金属层级的情况下，该垫层级设于M5上方。该垫介电层例如可为硅氧化物。也可使用其它类型的介电材料。该垫介电层包括垫，例如焊垫或垫互连，以为该些组件提供外部互连。焊垫可用于打线接合，而垫互连可针对接触凸块设置。该外部互连可为与该装置的输入/输出（I/O）、电源及接地连接。例如，该些垫可为铝垫。也可使用其它类型的导电垫。在该垫层级上方可设置钝化垫，例如硅氧化物，硅氮化物或其组合。该钝化层包括开口以暴露该些垫。
在该最上金属层级与垫层级之间可设置介电衬里。该介电衬里例如在过孔蚀刻制程期间充当蚀刻停止层且它也可充当例如铜（Cu）层的扩散阻挡层。该介电衬里可为低k介电衬里。例如，该介电衬里可为nBLOK。针对该介电衬里，也可使用其它合适类型的介电材料。
该存储器单元的储存单元1110设于储存介电层1150中。储存介电层1150可为ILD层级的过孔层级。如图所示，储存介电层1150为V1。也可在其它过孔层级设置该储存介电层。在其它实施例中，储存介电层1150可为专用储存介电层且不是互连层级的部分。也可使用其它的储存介电层配置。储存单元1110包括设于底部与顶部电极之间的储存元件，从而形成pMTJ元件。在一个实施例中，该储存元件为底部钉扎pMTJ储存元件，例如图1至图4所述的元件。共有的元件可能不作说明或详细说明。
在一个实施例中，该储存单元的该底部电极与该选择晶体管的漏极耦接。例如，该底部电极与该M1层级中的接触垫以及该CA层级中的过孔接触耦接。也可使用其它的耦接该底部电极的配置。该顶部电极与BL耦接。例如，该顶部电极与设于M2中的该BL耦接。该BL是沿位线方向。至于该选择晶体管的源极，它与SL耦接。例如，CA中的过孔接触经设置以将该选择晶体管的源区与M1中的SL耦接。也可在其它层级设置SL。
至于单元选择器的该栅极，它与WL耦接。该WL例如沿字线方向。该位线及字线方向相互垂直。如图所示，该WL设于M3中。该WL可通过M2及M1中的接触垫以及V2及V1中的过孔接触（未图示）与该栅极耦接。也可使用其它的将该WL与该栅极耦接的配置。例如，该WL可设于其它金属层级中。
尽管如所述的那样，在后端介电层级的特定介电层级中设置各种线及储存元件，但也可使用其它配置。例如，可将它们设于其它或额外的金属层级中。例如，该储存元件可设于上方过孔层级中，例如在M5与M6之间（未显示）。而且，该装置可包括其它装置区及组件。
图8a至图8h显示用以形成装置1200的制程的一个实施例的简化剖视图。该制程包括形成存储器单元。该存储器单元例如可为NVM存储器单元。在一个实施例中，该存储器单元是磁阻NVM单元，例如STT-MRAM单元。该存储器单元例如与图7中所述的单元类似。共有的元件可不作说明或详细说明。该些剖视图例如是沿位线方向。尽管该些剖视图显示一个存储器单元，但应当理解，该装置包括例如存储器阵列的多个存储器单元。另外，该存储器单元可在同一衬底上与CMOS逻辑装置同时形成。
该些简化剖视图显示上方ILD层级1290。例如，如所述的那样，已用FEOL及BEOL制程对衬底（未显示）进行了处理，以包括该上方ILD层级。FEOL制程例如形成晶体管，包括该存储器单元的选择晶体管。也可在同一衬底上形成其它类型的装置。BEOL制程在ILD层级中形成互连。该上方ILD层级包括过孔层级1292以及金属层级1294。例如，该上方ILD层级包括V4及M5。如图所示，该过孔层级包括过孔接触1293，而该金属层级包括互连。例如，互连1295b是用以与储存单元耦接的单元接触垫，且互连1295a与垫互连耦接。该些互连例如为铜互连。也可使用其它合适类型的互连。
请参照图8a，在一个实施例中，在该金属层级上方设置介电衬里1258。该介电衬里例如充当蚀刻停止层。该介电衬里可为低k介电衬里。例如，该介电衬里可为nBLOK。针对该介电衬里，也可使用其它类型的介电材料。该介电衬里例如通过CVD形成。也可使用其它合适的技术来形成该介电衬里。
该制程继续形成介电层。如图8b中所示，在介电衬里1258上形成下方介电质1260。在一个实施例中，该下方介电质包括氧化物材料。该下方介电质可通过CVD形成。针对该下方介电层，也可使用其它合适的形成技术或合适的厚度。
在图8c中，下方介电质1260及介电衬里1258经图案化以形成储存单元开口1264。储存单元开口1264例如为过孔开口，以容置后续形成的储存堆叠的下部。储存单元开口1264暴露下方该金属层级中的单元接触垫1295b。该开口可通过掩膜及蚀刻技术形成。例如，在该下方钝化层上方可形成图案化光阻掩膜，以充当蚀刻掩膜。通过使用该图案化阻剂蚀刻掩膜，可执行蚀刻（例如RIE）以图案化该下方钝化层。在一个实施例中，该蚀刻将该掩膜的图案转移至该下方钝化层，包括该介电衬里，以暴露下方该单元接触垫。
请参照图8d，该制程继续形成储存堆叠。该储存堆叠可为磁储存堆叠。该磁储存堆叠例如为MTJ堆叠，与图2至图4中所述的堆叠类似。该MTJ堆叠可包括被配置为与图2至图4中所述的堆叠类似的底部钉扎MTJ堆叠的各种层。该MTJ堆叠形成MRAM单元的储存单元。
该MTJ堆叠例如包括设于顶部与底部电极之间的储存堆叠。该底部电极与下方该金属层级中的接触垫耦接。例如，该底部电极与M5中的接触垫1295b耦接。这提供该MTJ堆叠与如图7中所示的该单元选择晶体管的第一S/D区1145的连接。至于该顶部电极，它暴露于该中间介电层的顶部。
在该衬底上形成该MTJ堆叠的各种层。例如，该MTJ堆叠的各种层顺序形成于该下方钝化层上方并填充该开口。在形成开口1264以后，在该下方钝化层上方沉积底部电极层1231，例如Ta或TaN，并填充该开口，如图8d中所示。应用化学机械抛光（CMP）制程在开口1264中形成嵌埋底部电极并移除其它区域中的多余底部电极层。可采用其它合适的底部电极材料及技术。底部电极1231填充该开口且表面平坦，如图8e中所示。
请参照图8f，该制程继续通过物理气相沉积（physical vapor deposition；PVD）制程在该底部电极的顶部上形成该MTJ堆叠的其余层，例如储存堆叠1220及顶部电极1232。该MTJ堆叠的该些层经图案化以形成如图所示的MTJ堆叠1230。图案化该些层可通过不导电掩膜及蚀刻技术实现。在形成MTJ堆叠1230以后，如果使用介电ARC或氧化物硬掩膜层，则移除用以图案化该MTJ堆叠的该不导电掩膜层。也可使用其它合适的技术来形成该MTJ堆叠。
在一个实施例中，对该衬底执行合金制程。该合金制程包括以约1至2小时的持续时间并用氢环境将该衬底退火至约400℃。也可使用其他退火参数。
在该衬底上形成充当储存介电层的中间介电层1270，如图8g中所示。该介电层形成于下方介电层1260上方并充分覆盖该MTJ堆叠。该中间介电层例如为硅氧化物。也可使用其它类型的中间介电层。该中间介电层可通过CVD形成。也可使用其它技术来形成该介电层。
在该衬底上执行平坦化制程，以平坦化该中间介电层。该平坦化制程例如为CMP制程。该CMP制程在该MTJ堆叠与该中间介电层的顶部之间形成平坦顶部表面。该中间介电层经图案化以形成过孔开口1276。该过孔开口通过掩膜及蚀刻技术被图案化。该过孔开口穿过各该介电层及介电衬里。这暴露该下方金属层级中的互连1295a。在形成该过孔开口以后，移除该掩膜层。例如，移除该掩膜及ARC层。
请参照图8h，在该衬底上形成导电层。该导电层覆盖该中间介电层及MTJ堆叠并填充该过孔开口。该导电层应当足够厚，以充当金属线或互连。该导电层例如包括铜层。也可使用其它合适类型的导电层。该导电层可通过例如溅镀形成。也可使用其它合适的技术来形成该导电层。
该导电层经图案化以形成金属线1269及互连1266。图案化该导电层来形成该金属线及互连可通过掩膜及蚀刻技术实现。例如，图案化光阻掩膜（未显示）可形成于该导电层上方。通过图案化阻剂掩膜，可使用蚀刻（例如RIE）来图案化该导电层。在一个实施例中，互连1266包括位于该过孔开口中的过孔接触1264以及位于中间介电层1270上方的接触1262。金属线1269例如可充当该BL。在图案化该导电层以后，移除该掩膜。例如，移除该掩膜及ARC层。
可执行额外的制程来完成该装置的形成。例如，该些制程可包括形成额外的ILD层级、垫层级、钝化层级、垫开口、切割、组装及测试。也可执行其它类型的制程。
尽管如上所述的该存储器单元的该储存堆叠包括MTJ堆叠（例如图2至图4中所示的堆叠），但应当理解，可使用其它合适的配置及其它类型的MTJ堆叠。另外，如图8a至图8h中所述的制程也适用于其它合适类型的存储器单元，例如但不限于对高温制程敏感的存储器单元。
所述实施例导致各种优点。例如，在高温（例如400℃）执行的该合金制程对于保持除该MTJ堆叠以外的装置的性能及可靠性很重要。在所述实施例中，具有该复合间隔层的该纹理中断层的设置改进热预算并与该合金制程兼容。例如，该复合层包括扩散阻挡层（镁间隔层），其阻止钽金属扩散进入该极化及隧道阻挡层，从而增强高退火温度下（例如400℃）该MTJ元件的TMR。而且，该复合间隔层可降低该SAF层的该第二磁层中的总磁矩，从而最大限度地降低杂散场，其导致该自由层具有降低的偏移场。在一些实施例中，包括钌（Ru）间隔层的该复合间隔层改进与其相邻的SAF层的该第二磁层的PMA并进一步降低该SAF层的该第二磁层的总厚度。这可导致pMTJ堆叠具有最小厚度。而且，所述制程与逻辑处理或技术高度兼容。
本发明可以其它特定形式实施，而不背离其精神或基本特征。因此，上述实施例应当在所有方面都被视为说明性质而非限制本文所述的发明。因此，由所附权利要求而非上述说明表示本发明的范围，且在该权利要求的等同的意思及范围内所作的所有变更都意图包括于其范围内。

Claims (20)

1.一种形成半导体装置的方法，包括：
提供衬底；
执行后端工艺制程以形成在该衬底上方的下方层级间介电质层级以及在该下方层级间介电质层级上方的第一上方层级间介电质层级；以及
形成磁隧道结堆叠在该下方层级间介电质层级与该第一上方层级间介电质层级之间，其中，该磁隧道结堆叠包括：
磁固定层，该磁固定层包括：
合成反铁磁层，
复合间隔层，设于该合成反铁磁层上，该复合间隔层包括：
第一非磁(NM)间隔层，
磁(M)间隔层，设于该第一非磁间隔层上方，以及
第二非磁(NM)间隔层，设于该磁间隔层上方，以及参考层，设于该复合间隔层上方；
隧穿阻挡层，设于该磁固定层上方，以及
磁自由层，设于该隧穿阻挡层上方。
2.根据权利要求1所述的方法，其中，通过该后端工艺制程形成第二上方层级间介电质层级，该第二上方层级间介电质层级布置于邻近该第一上方层级间介电质层级，且该磁隧道结堆叠设于该第一上方层级间介电质层级与该第二上方层级间介电质层级之间。
3.根据权利要求1所述的方法，其中，
该磁间隔层包括钴基磁层；以及
该第一及第二非磁间隔层包括钽(Ta)、钼(Mo)、钨(W)、铌(Nb)、钌(Ru)、钛(Ti)或其组合。
4.根据权利要求3所述的方法，其中，该钴基磁间隔层包括钴-铁/镍-硼合金(Co(Fe,Ni)B)。
5.根据权利要求3所述的方法，其中，该钴基磁间隔层包括钴基磁连续非晶层。
6.根据权利要求4所述的方法，其中，该磁间隔层包括：
硼的浓度包括约0-40％；以及
钴的浓度包括约20-60％。
7.根据权利要求3所述的方法，其中，该第一及第二非磁间隔层包括钽(Ta)。
8.根据权利要求1所述的方法，其中，该磁间隔层包括单层。
9.根据权利要求8所述的方法，其中，该磁间隔层包括不连续层。
10.根据权利要求1所述的方法，其中，形成该复合间隔层包括使用包括该磁间隔层及非磁间隔层的材料的溅镀靶材而共溅镀。
11.根据权利要求1所述的方法，其中：
该非磁间隔层通过使用氪气或氙气在75W溅镀而形成；以及
该磁间隔层通过使用氩气在600W溅镀而形成。
12.根据权利要求1所述的方法，其中：
该第一非磁间隔层作为基础层BL；
该磁间隔层与第二非磁间隔层形成双层M/NM；以及
该复合间隔层包括(BL)/(M/NM)n，其中，n是在该复合堆叠中该基础层BL上双层的数目，且n≧1。
13.根据权利要求12所述的方法，其中，n等于1-5。
14.根据权利要求1所述的方法，其中，该磁隧道结堆叠包括：
设于该自由层上方的覆盖层；
设于该固定磁层下的晶种层；以及
设于顶部电极及底部电极之间的该磁隧道结堆叠。
15.根据权利要求14所述的方法，进一步包括设于该自由磁层与覆盖层之间的第二隧穿阻挡层。
16.根据权利要求1所述的方法，其中，该自由磁层包括磁耦合堆叠，该磁耦合堆叠包括：
第一磁层；
设于该第一磁自由层上的自由间隔层；以及
第二磁自由层。
17.根据权利要求16所述的方法，其中，该自由间隔层包括复合自由间隔层，该复合自由间隔层包括：
第一非磁自由间隔层；
设于该第一非磁自由间隔层上方的磁自由间隔层；以及
设于该磁自由层上方的第二非磁自由间隔层。
18.一种形成半导体装置的方法，包括：
提供衬底；
执行后端工艺制程以形成在该衬底上方的下方层级间介电质层级以及在该下方层级间介电质层级上方的上方层级间介电质层级；以及
形成磁隧道结堆叠在该下方层级间介电质层级与上方层级间介电质层级之间，其中，该磁隧道结堆叠包括：
底部电极层，
设于该底部电极上的晶种层，
磁固定层，该磁固定层包括：
合成反铁磁层，
复合间隔层，设于该合成反铁磁层上，该复合间隔层包括：
第一非磁(NM)间隔层，
磁(M)间隔层，设于该第一非磁间隔层上方，以及
第二非磁间隔层，设于该磁间隔层上方，以及
参考层，设于该复合间隔层上，
隧穿阻挡层，设于该磁固定层上方，
磁自由层，在该隧穿阻挡层上方，
覆盖层，在该磁自由层上，以及
顶部电极，在该覆盖层上。
19.一种半导体装置，包括：
衬底；
下方层级间介电质层级，设于该衬底上方；
上方层级间介电质层级，设于该下方层级间介电质层级上方；
以及
磁隧道结堆叠，设于该下方层级间介电质层级与该上方层级间介电质层级之间，其中，该磁隧道结堆叠包括：
磁固定层，该磁固定层包括：
合成反铁磁层，
复合间隔层，设于该合成反铁磁层上，该复合间隔层包括：
第一非磁(NM)间隔层，
磁(M)间隔层，设于该第一非磁间隔层上方，以及
第二非磁间隔层，设于该磁间隔层上方，以及
参考层，设于该复合间隔层上，
隧穿阻挡层，设于该磁固定层上方，以及
磁自由层，设于该隧穿阻挡层上。
20.根据权利要求19所述的半导体装置，其中：
该第一非磁间隔层作为基础层BL；
该磁间隔层与第二非磁间隔层形成双层M/NM；以及
该复合间隔层包括(BL)/(M/NM)n，其中，n是在该复合堆叠中该基础层BL上双层的数目，且n≧1。
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