KR20240036330A - 자기 기억 소자 - Google Patents

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KR20240036330A
KR20240036330A KR1020220115014A KR20220115014A KR20240036330A KR 20240036330 A KR20240036330 A KR 20240036330A KR 1020220115014 A KR1020220115014 A KR 1020220115014A KR 20220115014 A KR20220115014 A KR 20220115014A KR 20240036330 A KR20240036330 A KR 20240036330A
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홍경일
박정환
김규원
최연호
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삼성전자주식회사
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Abstract

본 발명에 따른 자기 기억 소자는, 기판; 기판 상에 배치되는 정보 저장 패턴; 및 상기 기판과 상기 정보 저장 패턴을 연결하는 하부 콘택 플러그를 포함하되, 상기 하부 콘택 플러그는: 하부 절연 패턴; 상기 하부 절연 패턴 상의 하부 콘택 패턴; 및 상기 하부 절연 패턴의 하면 및 측면, 및 상기 하부 콘택 패턴의 측면을 따라 연장되는 하부 배리어 패턴을 포함할 수 있다.

Description

자기 기억 소자{Magnetic memory device}
본 발명은 자기터널접합을 포함하는 자기 기억 소자에 대한 것이다.
전자 기기의 고속화 및/또는 저 소비전력화 등에 따라, 전기 기기에 포함되는 반도체 기억 소자의 고속화 및/또는 낮은 동작 전압 등에 대한 요구가 증가되고 있다. 이러한 요구들을 충족시키기 위하여, 반도체 기억 소자로서 자기 기억 소자가 제안된 바 있다. 자기 기억 소자는 고속 동작 및/또는 비휘발성 등의 특성들을 가질 수 있어서 차세대 반도체 기억 소자로 각광 받고 있다.
일반적으로, 자기 기억 소자는 자기터널접합 패턴(Magnetic tunnel junction pattern; MTJ)을 포함할 수 있다. 자기터널접합 패턴은 두 개의 자성체와 그 사이에 개재된 절연막을 포함할 수 있다. 두 자성체의 자화 방향들에 따라 자기터널접합 패턴의 저항 값이 달라질 수 있다. 예를 들면, 두 자성체의 자화 방향이 반평행한 경우에 자기터널접합 패턴은 큰 저항 값을 가질 수 있으며, 두 자성체의 자화 방향이 평행한 경우에 자기터널접합 패턴은 작은 저항 값을 가질 수 있다. 이러한 저항 값의 차이를 이용하여 데이터를 기입/판독할 수 있다.
전자 산업이 고도로 발전함에 따라, 자기 기억 소자에 대한 고집적화 및/또는 저 소비전력화에 대한 요구가 심화되고 있다. 따라서, 이러한 요구들을 충족시키기 위한 많은 연구들이 진행되고 있다.
본 발명이 해결하고자 하는 과제는 구조적 안정성이 향상된 하부 콘택 플러그를 포함하는 자기 기억 소자를 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 안정성이 개선된 자기 기억 소자의 제조방법을 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명에 따른 자기 기억 소자는, 기판; 기판 상에 배치되는 정보 저장 패턴; 및 상기 기판과 상기 정보 저장 패턴을 연결하는 하부 콘택 플러그를 포함하되, 상기 하부 콘택 플러그는: 하부 절연 패턴; 상기 하부 절연 패턴 상의 하부 콘택 패턴; 및 상기 하부 절연 패턴의 하면 및 측면, 및 상기 하부 콘택 패턴의 측면을 따라 연장되는 하부 배리어 패턴을 포함할 수 있다.
본 발명에 따른 자기 기억 소자는, 기판; 상기 기판 상의 층간 절연막; 상기 층간 절연막을 관통하는 홀; 상기 홀 내에 제공되는 하부 콘택 플러그; 및 상기 층간 절연막 및 상기 하부 콘택 플러그 상에 배치되는 정보 저장 패턴을 포함하되, 상기 하부 콘택 플러그는: 상기 홀의 내측면 및 바닥면을 덮는 하부 배리어 패턴; 상기 홀의 하부를 채우고 상기 하부 배리어 패턴 상에 제공되는 하부 절연 패턴, 상기 하부 절연 패턴의 하면 및 측면은 상기 하부 배리어 패턴과 접촉하고; 및 상기 홀의 상부를 채우고 상기 하부 절연 패턴 상에 배치되는 하부 콘택 패턴을 포함하되, 상기 하부 콘택 패턴의 하면은 상기 하부 절연 패턴과 접촉하고, 상기 하부 콘택 패턴의 측면은 상기 하부 배리어 패턴과 접촉할 수 있다.
본 발명에 따른 자기 기억 소자는 기판; 상기 기판 상의 하부 배선; 상기 하부 배선 상에 배치되고 상기 하부 배선과 연결되는 하부 콘택 플러그; 및 상기 하부 콘택 플러그 상에 차례로 적층된 하부 전극, 자기터널접합 패턴, 및 상부 전극을 포함하는 정보 저장 패턴; 상기 정보 저장 패턴 상에 배치되고 상기 정보 저장 패턴에 연결된 상부 배선을 포함하되, 상기 하부 콘택 플러그는 하부 금속 패턴 및 하부 절연 패턴을 포함하고, 상기 하부 금속 패턴은 상기 하부 절연 패턴을 둘러싸고 있고, 상기 하부 금속 패턴은 상기 하부 절연패턴과 상기 하부 배선 사이에 연장되어 상기 하부 배선과 접촉할 수 있다.
본 발명의 개념에 따르면, 자기 기억 소자의 하부 콘택 플러그는 내부에 하부 절연 패턴을 포함할 수 있다. 이에 따라 하부 콘택 플러그의 높이 및 너비를 유지하면서, 하부 콘택 패턴의 종횡비를 감소시킬 수 있다. 하부 콘택 패턴의 종횡비가 감소하므로, 하부 콘택 플러그의 구조적 안정성이 개선될 수 있고, 하부 전극과 하부 콘택 플러그가 안정적으로 접촉할 수 있다.
본 발명의 개념에 따르면, 자기 기억 소자의 제조방법은 하부 콘택 플러그는 내부에 하부 절연 패턴을 포함하고, 하부 콘택 플러그 내에 공동이 없을 수 있다. 또한 하부 콘택 플러그는 물리 기상 증착(PVD) 공정에 의해 형성되므로, 자기 접합 패턴으로의 화학적 간섭이 최소화될 수 있다. 따라서 안정성이 높은 하부 콘택 플러그를 제조할 수 있다.
도 1은 본 발명의 일부 실시예들에 따른 자기 기억 소자의 단위 메모리 셀을 나타내는 회로도이다.
도 2는 본 발명의 일부 실시예들에 따른 자기 기억 소자의 단면도이다.
도 3은 도 2의 A영역을 확대 도시한 도면이다.
도 4 및 도 5는 본 발명의 실시예들에 따른 반도체 소자의 자기터널접합 패턴의 예시들을 각각 나타내는 단면도들이다.
도 6은 본 발명의 일부 실시예들에 따른 자기 기억 소자의 평면도이다.
도 7은 도 6의 I-I'에 따른 단면도이다.
도 8 내지 도 16은 본 발명의 일부 실시예들에 따른 자기 기억 소자의 제조방법을 나타내는 도면들로, 도 6의 I-I'에 대응하는 단면도들이다.
본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 소자를 지칭할 수 있다. 본 발명의 개념에 따른 반도체 패키지 및 그 제조 방법을 설명한다.
도 1은 본 발명의 일부 실시예들에 따른 자기 기억 소자의 단위 메모리 셀을 나타내는 회로도이다.
도 1을 참조하면, 단위 메모리 셀(MC)은 메모리 소자(ME) 및 선택 소자(SE)를 포함할 수 있다. 메모리 소자(ME) 및 선택 소자(SE)는 전기적으로 직렬로 서로 연결될 수 있다. 메모리 소자(ME)는 비트 라인(BL)과 선택 소자(SE) 사이에 연결될 수 있다. 선택 소자(SE)는 메모리 소자(ME)와 소스 라인(SL) 사이에 연결되며 워드 라인(WL)에 의해 제어될 수 있다. 선택 소자(SE)는, 일 예로, 바이폴라 트랜지스터 또는 모스 전계효과트랜지스터를 포함할 수 있다.
메모리 소자(ME)는 자기터널접합(magnetic tunnel junction; MTJ)을 포함할 수 있고, 자기터널접합(MTJ)은 제1 자성 패턴(MP1), 제2 자성 패턴(MP), 및 제1 및 제2 자성 패턴들(MP1, MP2) 사이의 터널 배리어 패턴(TBR)을 포함할 수 있다. 제1 및 제2 자성 패턴들(MP1, MP2) 중의 하나는 통상적인 사용 환경 아래에서, 외부 자계(external magnetic field)에 상관없이 일 방향으로 고정된 자화 방향을 갖는 고정 자성 패턴일 수 있다. 제1 및 제2 자성 패턴들(MP1, MP2) 중 다른 하나는 외부 자계에 의해 자화 방향이 두 개의 안정된 자화 방향들 사이에서 변경되는 자유 자성 패턴일 수 있다. 자기터널접합(MTJ)의 전기적 저항은 고정 자성 패턴 및 자유 자성 패턴의 자화 방향들이 서로 평행한 경우에 비해 이들이 서로 반평행한(antiparallel) 경우에 훨씬 클 수 있다. 즉, 자기터널접합(MTJ)의 전기적 저항은 자유 자성 패턴의 자화 방향을 변경함으로써 조절될 수 있다. 이에 따라, 메모리 소자(ME)는 고정 자성 패턴 및 자유 자성 패턴의 자화 방향들에 따른 전기적 저항의 차이를 이용하여 단위 메모리 셀(MC)에 데이터를 저장할 수 있다.
도 2는 본 발명의 일부 실시예들에 따른 자기 기억 소자의 단면도이다. 도 3은 도 2의 A영역을 확대 도시한 도면이다. 도 4 및 도 5는 본 발명의 실시예들에 따른 반도체 소자의 자기터널접합 패턴의 예시들을 각각 나타내는 단면도들이다.
도 2를 참조하면, 자기 기억 소자는 기판(100), 제1 층간 절연막(110), 하부 콘택 플러그(150), 정보 저장 패턴(DS) 및 상부 배선(200)을 포함할 수 있다. 기판(100) 상에 제1 층간 절연막(110)이 배치될 수 있다. 기판(100)은 실리콘, 절연체 상의 실리콘(SOI), 실리콘저마늄(SiGe), 저마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 반도체 기판을 포함할 수 있다. 제1 층간 절연막(110)은 일 예로, 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다.
하부 콘택 플러그(115)는 제1 층간 절연막(110)을 관통할 수 있고, 기판(100)에 전기적으로 연결될 수 있다. 선택 소자(도 1의 SE)가 기판(100) 내에 배치될 수 있고, 선택 소자는 일 예로, 전계 효과 트랜지스터일 수 있다. 하부 콘택 플러그(150)는 선택 소자의 일 단자(일 예로, 소스/드레인 단자)에 전기적으로 연결될 수 있다.
정보 저장 패턴(DS)이 하부 콘택 플러그(150) 상에 제공될 수 있다. 정보 저장 패턴(DS)은 하부 전극(BE), 자기터널접합 패턴(MTJ), 및 상부 전극(TE)을 포함할 수 있다. 하부 전극(BE), 자기터널접합 패턴(MTJ), 및 상부 전극(TE)은 기판(100)의 상면(100U)에 수직한 제1 방향(D1)을 따라 차례로 적층될 수 있다. 하부 전극(BE)은 하부 콘택 플러그(150)와 자기터널접합 패턴(MTJ) 사이에 배치될 수 있고, 자기터널접합 패턴(MTJ)은 하부 전극(BE)과 상부 전극(TE) 사이에 배치될 수 있다. 하부 전극(BE)은 하부 콘택 플러그(150)에 전기적으로 연결될 수 있다. 하부 전극(BE)은, 일 예로, 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈륨 질화물)을 포함할 수 있다. 상부 전극(TE)은 금속(일 예로, Ta, W, Ru, Ir 등) 및 도전성 금속 질화물(일 예로, TiN) 중 적어도 하나를 포함할 수 있다.
자기터널접합 패턴(MTJ)은 제1 자성 패턴(MP1), 제2 자성 패턴(MP2), 및 이들 사이의 터널 배리어 패턴(TBR)을 포함할 수 있다. 제1 자성 패턴(MP1)은 하부 전극(BE)과 터널 배리어 패턴(TBR) 사이에 배치될 수 있고, 제2 자성 패턴(MP2)은 상부 전극(TE)과 터널 배리어 패턴(TBR) 사이에 배치될 수 있다.
제2 층간 절연막(180)이 제1 층간 절연막(110) 상에 배치될 수 있고, 하부 전극(BE), 상기 자기터널접합 패턴(MTJ), 및 상부 전극(TE)의 측면들을 덮을 수 있다. 제2 층간 절연막(180)은 일 예로, 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다.
상부 배선(200)이 제2 층간 절연막(180) 상에 배치될 수 있고, 상부 전극(TE)에 연결될 수 있다. 상부 배선(200)은 상부 전극(TE)을 통해 자기터널접합 패턴(MTJ)에 전기적으로 연결될 수 있고, 도 1의 비트 라인(BL)으로 기능할 수 있다. 상부 배선(200)은 금속(일 예로, 구리) 및 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다.
도 3을 참조하면, 제1 층간 절연막(110)은 홀(110H)을 포함할 수 있다. 홀(110H)은 제 1 층간 절연막(110)을 관통할 수 있다. 하부 콘택 플러그(150)는 홀(110H) 내에 제공될 수 있다.
하부 콘택 플러그(150)는 하부 금속 패턴(155) 및 하부 절연 패턴(156)을 포함할 수 있다. 하부 금속 패턴(155)은 하부 절연 패턴(156)을 둘러쌀 수 있다. 하부 절연 패턴(156)의 외면부는 하부 금속 패턴(155)과 접촉할 수 있다. 하부 절연 패턴(156)은 하부 전극(BE) 및 상부 전극(TE)과 접촉하지 않을 수 있다. 하부 절연 패턴(156)은 하부 금속 패턴(155)을 사이에 두고 하부 전극(BE)으로부터 이격될 수 있다. 하부 절연 패턴(156)은 제1 층간 절연막(110)과 접촉하지 않을 수 있다. 하부 절연 패턴(156)은 하부 금속 패턴(155)을 사이에 두고 제1 층간 절연막(110)과 이격될 수 있다. 하부 금속 패턴(155)은 하부 절연 패턴(156)과 기판(100) 사이에 연장되어 기판(100)과 접촉할 수 있다. 하부 금속 패턴(155)은 도전성 금속 질화물을 포함할 수 있다. 예를 들어, 하부 금속 패턴(155)은 TaN 또는 TiN 중 적어도 하나를 포함할 수 있다. 하부 절연 패턴(156)은 산화물을 포함할 수 있다. 예를 들어, 하부 절연 패턴(156)은 실리콘 산화물일 수 있다.
하부 금속 패턴(155)은 하부 배리어 패턴(152) 및 하부 콘택 패턴(154)을 포함할 수 있다. 하부 절연 패턴(156)은 홀(110H)의 하부 내에 배치될 수 있고, 하부 콘택 패턴(154)은 홀(110H)의 상부 내에 그리고 하부 절연 패턴(156) 상에 배치될 수 있다. 하부 배리어 패턴(152)은 홀(110H)의 내측면 및 바닥면을 따라 컨포멀하게 연장될 수 있다. 하부 배리어 패턴(152)은 하부 절연 패턴(156)과 기판(100) 사이에 개재될 수 있고, 하부 절연 패턴(156)과 제1 층간 절연막(110) 사이 및 하부 콘택 패턴(154)과 제1 층간 절연막(110) 사이로 연장될 수 있다.
하부 배리어 패턴(152)의 최하부면(152D)은 기판(100)의 상면(100U)과 접촉할 수 있다. 하부 배리어 패턴(152)의 외측면은 제1 층간 절연막(110)과 접촉할 수 있다. 하부 배리어 패턴(152)은 제1 상면(152U1) 및 제2 상면(152U2)을 가질 수 있다. 하부 배리어 패턴(152)의 제1 상면(152U1)은 하부 절연 패턴(156)의 하면과 접촉할 수 있고, 하부 배리어 패턴(152)의 제2 상면(152U2)은 하부 전극(BE)의 하면과 접촉할 수 있다. 하부 배리어 패턴(152)의 제1 상면(152U1)은 제2 상면(152U2)보다 더 낮은 레벨에 위치할 수 있다. 즉, 하부 배리어 패턴(152)의 제1 상면(152U1)은 제2 상면(152U2)보다 더 낮은 높이에 위치할 수 있다. 하부 패리어 패턴(152)의 제2 상면(152U2)은 하부 배리어 패턴(152)의 최상부면일 수 있다.
하부 절연 패턴(156)은 하부 배리어 패턴(152) 상에 제공되어, 홀(110H)의 하부를 채울 수 있다. 하부 절연 패턴(156)의 하면은 하부 배리어 패턴(152)의 제1 상면(152U1)과 접촉할 수 있다. 하부 절연 패턴(156)은 하부 배리어 패턴(152)의 내측면(152S) 상에 배치되어 하부 절연 패턴(156)의 측면은 하부 배리어 패턴(152)의 내측면(152S)과 접촉할 수 있다.
하부 콘택 패턴(154)이 하부 배리어 패턴(152) 및 하부 절연 패턴(156) 상에 제공될 수 있다. 하부 콘택 패턴(154)은 홀(110H)의 상부를 채울 수 있다. 하부 콘택 패턴(154)의 하면은 하부 절연 패턴(156)의 상면(156U)과 접촉할 수 있다. 하부 콘택 패턴(154)은 하부 배리어 패턴(152)의 내측면(152S) 상에 배치되어 하부 콘택 패턴(154)의 측면은 하부 배리어 패턴(152)의 내측면(152S)과 접촉할 수 있다.
하부 배리어 패턴(152)은 하부 절연 패턴(156)의 하면 및 측면, 및 하부 콘택 패턴(154)의 측면을 따라 연장될 수 있다. 하부 콘택 패턴(154)의 상면(154U)은 하부 배리어 패턴(152)의 제2 상면(152U2)과 동일한 높이에 위치할 수 있다. 즉, 하부 콘택 패턴(154)의 상면(154U)은 하부 배리어 패턴(152)의 제2 상면(152U2)과 공면을 이룰 수 있다. 하부 콘택 패턴(154)의 상면(154U) 및 하부 배리어 패턴(154)의 제2 상면(154U2)은 하부 전극(BE)의 하면과 접촉할 수 있다. 하부 배리어 패턴(152) 및 하부 콘택 패턴(154)은 금속 질화물을 포함할 수 있다. 예를 들어 하부 배리어 패턴(152) 및 하부 콘택 패턴(154)은 TaN 또는 TiN을 포함할 수 있다. 하부 배리어 패턴(152) 및 하부 콘택 패턴(154)이 동일한 조성의 물질을 포함하는 경우, 하부 배리어 패턴(152) 및 하부 콘택 패턴(154) 사이의 계면이 구분되지 않을 수 있다. 일 예로, 하부 배리어 패턴(152) 및 하부 콘택 패턴(154)은 경계면 없이 서로 접촉할 수 있다.
하부 콘택 플러그(150)는 제1 방향(D1)에 따른 제1 높이(H1)를 가질 수 있다. 하부 콘택 플러그(150)는 기판(100)의 상면(100U)에 평행하고 제1 방향(D1)에 수직한 제2 방향(D2)에 따른 제1 너비(W)를 가질 수 있다. 본 명세서에서, 종횡비(aspect ratio)는 높이(height)와 너비(width)의 비를 의미할 수 있다. 즉, 종횡비는 높이를 너비로 나눈 값일 수 있다. 하부 콘택 플러그(150)의 종횡비는 하부 콘택 플러그(150)의 제1 높이(H1)를 하부 콘택 플러그(150)의 제1 너비(W1)로 나눈 값일 수 있다(즉, 종횡비=H1/W1). 하부 콘택 플러그(150)의 종횡비는 0.7 내지 1.7일 수 있다. 하부 콘택 플러그(150)의 제1 너비(W1)에 대한 하부 콘택 플러그(150)의 제1 높이(H1)의 비율은 1: 0.7 내지 1: 1.7일 수 있다. 하부 콘택 플러그(150)의 제1 높이(H1)는 400Å 내지 600 Å일 수 있다. 예를 들어, 하부 콘택 플러그(150)의 제1 높이(H1)는 약 500Å일 수 있다. 하부 콘택 플러그(150)의 제1 너비(W1)는 30nm 내지 70nm일 수 있다. 예를 들어, 하부 콘택 플러그(150)의 제1 너비(W1)는 50nm일 수 있다.
하부 배리어 패턴(152)은 제1 방향(D1)에 따른 제1 두께(T1)를 가질 수 있다. 하부 배리어 패턴(152)의 제1 두께(T1)는 하부 배리어 패턴(152)의 하면(152D)으로부터 하부 배리어 패턴(152)의 제1 상면(152U1)까지 제1 방향(D1)에 따라 측정된 수직 길이일 수 있다. 하부 배리어 패턴(152)의 제1 두께(T1)는 하부 배리어 패턴(152)의 하면(152D)으로부터 하부 절연 패턴(156)의 하면까지 제1 방향(D1)에 따라 측정된 수직 길이일 수 있다. 하부 배리어 패턴(152)의 제1 두께(T1)는 50Å 내지 150Å일 수 있다.
하부 절연 패턴(156)은 제1 방향(D1)에 따른 제2 높이(H2)를 가질 수 있다. 하부 절연 패턴(156)의 제2 높이(H2)는 100Å 내지 300Å일 수 있다. 하부 콘택 패턴(154)은 제1 방향(D1)에 따른 제3 높이(H3)를 가질 수 있다. 하부 콘택 패턴(154)은 제2 방향에 따른 제2 너비(W2)가질 수 있다. 이에 따라 하부 콘택 패턴(154)의 종횡비는 제2 너비(W2)와 제3 높이(H3)의 비, 즉 제3 높이(H3)를 제2 너비(W2)로 나눈 값일 수 있다. 예를 들어, 제3 높이(H3)는 50Å 내지 350 Å일 수 있고, 하부 콘택 패턴(154)의 종횡비는 0.1 내지 0.7일 수 있다. 하부 콘택 패턴(154)의 제2 너비(W2)에 대한 하부 콘택 패턴(154)의 제3 높이(H3)의 비율은 1: 0.1 내지 1: 0.7일 수 있다.
도 4 및 도 5를 참조하면, 제1 자성 패턴(MP1)은 일 방향으로 고정된 자화방향(MD1)을 갖는 기준층일 수 있고, 제2 자성 패턴(MP2)은 제1 자성 패턴(MP1)의 자화방향(MD1)에 평행 또는 반평행하게 변경 가능한 자화방향(MD2)을 갖는 자유층일 수 있다. 도 4 및 도 5는 각각 제2 자성 패턴(MP2)이 자유층인 경우를 예로서 개시하나, 본 발명의 개념은 이에 한정되지 않는다. 도 4 및 도 5에 도시된 바와 달리, 제1 자성 패턴(MP1)이 자유층이고 제2 자성 패턴(MP2)이 기준층일 수도 있다.
도 4를 참조하면, 일 예로, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)의 자화방향들(MD1, MD2)은 터널 배리어 패턴(TBR)과 제2 자성 패턴(MP2)의 계면에 평행할 수 있다. 이 경우, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)의 각각은 강자성 물질을 포함할 수 있다. 제1 자성 패턴(MP1)은 상기 제1 자성 패턴(MP1) 내 강자성 물질의 자화방향을 고정시키기 위한 반강자성 물질을 더 포함할 수 있다.
도 5를 참조하면, 다른 예로, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)의 자화방향들(MD1, MD2)은 터널 배리어 패턴(TBR)과 제2 자성 패턴(MP2)의 상기 계면에 수직할 수 있다. 이 경우, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)의 각각은 내재적 수직 자성 물질 및 외인성 수직 자성 물질 중 적어도 하나를 포함할 수 있다. 상기 내재적 수직 자성 물질은 외부적 요인이 없는 경우에도 수직 자화 특성을 갖는 물질을 포함할 수 있다. 상기 내재적 수직 자성 물질은 i) 수직 자성 물질(일 예로, CoFeTb, CoFeGd, CoFeDy), ii) L10 구조를 갖는 수직 자성 물질, iii) 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 및 ⅳ수직 자성 구조체 중 적어도 하나를 포함할 수 있다. 상기 L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 상기 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 일 예로, 상기 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다. 상기 외인성 수직 자성 물질은, 내재적 수평 자화 특성을 가지나 외부적 요인에 의해 수직 자화 특성을 갖는 물질을 포함할 수 있다. 일 예로, 상기 외인성 수직 자성 물질은, 제1 자성 패턴(MP1)(또는, 제2 자성 패턴(MP2))과 터널 배리어 패턴(TBR)의 접합에 의해 유도되는 자기 이방성에 의해 수직 자화 특성을 가질 수 있다. 상기 외인성 수직 자성 물질은, 일 예로, CoFeB를 포함할 수 있다.
제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)의 각각은 Co 기반의 호이슬러 합금을 포함할 수도 있다. 터널 배리어 패턴(TBR)은 마그네슘(Mg) 산화막, 티타늄(Ti) 산화막, 알루미늄(Al) 산화막, 마그네슘-아연(Mg-Zn) 산화막, 또는 마그네슘-붕소(Mg-B) 산화막 중에서 적어도 하나를 포함할 수 있다.
다시 도 2를 참조하면, 자기 기억 소자는 식각 정지막(105)을 더 포함할 수 있다. 식각 정지막(105)은 기판(100) 상에 제공될 수 있다. 식각 정지막(105)은 기판(100)과 제1 층간 절연막(110) 사이에 개재될 수 있다. 하부 콘택 플러그(150)는 식각 정지막(105)을 관통할 수 있다. 하부 콘택 플러그(150)의 외측면의 적어도 일부는 식각 정지막(105)과 접촉할 수 있다. 식각 정지막(105)은 제1 층간 절연막(110)과 다른 물질을 포함할 수 있다. 식각 정지막(105)은 실리콘 질화물(일 예로, SiCN), 실리콘 산화물 및 금속 질화물(일 예로, AlN) 중 적어도 하나를 포함할 수 있다.
본 발명의 실시예에 따른 자기 기억 소자는 하부 콘택 플러그(150) 내에 하부 절연 패턴(156)을 포함하므로, 하부 콘택 플러그(150)의 높이 및 너비를 유지하면서, 하부 콘택 패턴(154)의 종횡비를 감소시킬 수 있다. 하부 콘택 패턴(154)의 종횡비가 감소하므로, 하부 콘택 플러그(150)의 구조적 안정성이 개선될 수 있고, 하부 전극(BE)과 하부 콘택 플러그(150)가 안정적으로 접촉할 수 있다.
도 6은 본 발명의 일부 실시예들에 따른 자기 기억 소자의 평면도이고, 도 7은 도 6의 I-I'에 따른 단면도이다. 설명의 간소화를 위해, 도 1 내지 도 5를 참조하여 설명한 자기 기억 소자와 중복되는 설명은 생략된다.
도 6 및 도 7을 참조하면, 하부 배선들(102) 및 하부 콘택들(104)이 기판(100) 상에 배치될 수 있다. 하부 배선들(102)은 기판(100)의 상면(100U)에 수직한 제1 방향(D1)을 따라 기판(100)의 상면(100U)으로부터 이격될 수 있다. 하부 콘택들(104)은 기판(100)과 하부 배선들(102) 사이에 배치될 수 있고, 하부 배선들(102)의 각각은 상기 하부 콘택들(104) 중 대응하는 하나를 통해 상기 기판(100)에 전기적으로 연결될 수 있다. 하부 배선들(102) 및 상기 하부 콘택들(104)은 금속(일 예로, 구리)를 포함할 수 있다.
선택 소자들(도 1의 SE)이 기판(100) 내에 배치될 수 있다. 상기 선택 소자들은 일 예로, 전계 효과 트랜지스터들일 수 있다. 하부 배선들(102)의 각각은 대응하는 하부 콘택(104)을 통해 상기 선택 소자들 중 대응하는 하나의 일 단자(일 예로, 소스/드레인 단자)에 전기적으로 연결될 수 있다.
하부 층간 절연막(106)이 기판(100) 상에 배치될 수 있고, 하부 배선들(102) 및 하부 콘택들(104)을 덮을 수 있다. 하부 배선들(102) 중 최상층의 하부 배선들(102)의 상면들은 하부 층간 절연막(106)의 상면과 공면을 이룰 수 있다. 최상층의 하부 배선들(102)의 상면들은 하부 층간 절연막(106)의 상면과 실질적으로 동일한 높이에 위치할 수 있다. 본 명세서에서, 높이는 기판(100)의 상면(100U)으로부터 상기 제1 방향(D1)을 따라 측정된 거리를 의미한다. 하부 층간 절연막(106)은 일 예로, 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다.
제1 층간 절연막(110)이 하부 층간 절연막(106) 상에 배치될 수 있고, 최상층의 하부 배선들(102)의 상면들을 덮을 수 있다.
복수의 하부 콘택 플러그들(150)이 제1 층간 절연막(110) 내에 배치될 수 있다. 복수의 하부 콘택 플러그들(115)은 기판(100)의 상면(100U)에 평행한 제2 방향(D2) 및 제3 방향(D3)을 따라 서로 이격될 수 있다. 제2 방향(D2) 및 제3 방향(D3)은 서로 교차할 수 있다. 복수의 하부 콘택 플러그들(115)의 각각은 제1 층간 절연막(110)을 관통할 수 있고, 최상층의 하부 배선들(102) 중 대응하는 하부 배선(102)에 연결될 수 있다. 복수의 하부 콘택 플러그들(115)의 각각은 대응하는 하부 배선(102)을 통해 선택 소자들 중 대응하는 하나의 일 단자(일 예로, 소스/드레인 단자)에 전기적으로 연결될 수 있다.
복수의 하부 콘택 플러그들(150) 각각은 도 2 및 도 3을 참조하여 설명한 하부 콘택 플러그(150)일 수 있다. 최상층의 하부 배선들(102)의 상면들 각각은 하부 배리어 패턴(152)의 하면과 접촉할 수 있다. 하부 금속 패턴(155)은 하부 절연 패턴(156)과 최상층의 하부 배선들(102) 중 대응하는 하부 배선(102) 사이에 연장되어 상기 대응하는 하부 배선(102)과 접촉할 수 있다.
복수의 데이터 저장 패턴들(DS)이 제1 층간 절연막(110) 상에 배치될 수 있고, 제2 방향(D2) 및 제3 방향(D3)으로 서로 이격될 수 있다. 복수의 데이터 저장 패턴들(DS)은 복수의 하부 콘택 플러그들(150) 상에 각각 배치될 수 있고, 복수의 하부 콘택 플러그들(150)에 각각 연결될 수 있다. 데이터 저장 패턴(DS)은 도 4 및 도 5를 참조하여 설명한 데이터 저장 패턴(DS)일 수 있다.
일부 실시예들에 따르면, 제1 층간 절연막(110)의 상면은 복수의 데이터 저장 패턴들(DS) 사이에서 기판(100)을 향하여 리세스될 수 있다. 보호 절연막(170)이 복수의 데이터 저장 패턴들(DS)의 각각의 측면을 둘러쌀 수 있다. 보호 절연막(170)은 하부 전극(BE), 자기터널접합 패턴(MTJ), 및 상부 전극(TE)의 측면들을 덮을 수 있고, 평면적 관점에서, 하부 전극(BE), 자기터널접합 패턴(MTJ), 및 상부 전극(TE)의 상기 측면들을 둘러쌀 수 있다. 보호 절연막(170)은 수의 데이터 저장 패턴들(DS)의 각각의 측면으로부터 제1 층간 절연막(110)의 리세스된 상면(110RU) 상으로 연장될 수 있다. 보호 절연막(170)은 제1 층간 절연막(110)의 리세스된 상면(110RU)을 컨포멀하게 덮을 수 있다. 보호 절연막(170)은 질화물(일 예로, 실리콘 질화물)을 포함할 수 있다.
제2 층간 절연막(180)이 제1 층간 절연막(110) 상에 배치될 수 있고, 복수의 데이터 저장 패턴들(DS)을 덮을 수 있다. 보호 절연막(170)은 복수의 데이터 저장 패턴들(DS)의 각각의 측면과 제2 층간 절연막(180) 사이에 개재될 수 있고, 제1 층간 절연막(110)의 리세스된 상면(110RU)과 제2 층간 절연막(180) 사이로 연장될 수 있다.
복수의 상부 배선들(200)이 제2 층간 절연막(180) 상에 배치될 수 있다. 복수의 상부 배선들(200)은 제2 방향(D2)으로 연장될 수 있고, 제3 방향(D3)으로 서로 이격될 수 있다. 복수의 상부 배선들(200)의 각각은 복수의 데이터 저장 패턴들(DS) 중, 제2 방향(D2)으로 서로 이격된 데이터 저장 패턴들(DS)에 연결될 수 있다.
도 8 내지 도 16은 본 발명의 일부 실시예들에 따른 자기 기억 소자의 제조방법을 나타내는 도면들로, 도 6의 I-I'에 대응하는 단면도들이다. 설명의 간소화를 위해, 도1 내지 도 7을 참조하여 설명한 자기 기억 소자와 중복되는 설명은 생략된다.
도 8을 참조하면, 선택 소자들(도 1의 SE)이 기판(100) 내에 형성될 수 있고, 하부 배선들(102) 및 하부 콘택들(104)이 기판(100) 상에 형성될 수 있다. 하부 배선들(102)의 각각은 하부 콘택들(104) 중 대응하는 하나를 통해 상기 선택 소자들 중 대응하는 하나의 일 단자(일 예로, 소스/드레인 단자)에 전기적으로 연결될 수 있다. 하부 층간 절연막(106)이 기판(100) 상에 형성되어 하부 배선들(102) 및 하부 콘택들(104)을 덮을 수 있다. 하부 배선들(102) 중 최상층의 하부 배선들(102)의 상면들은 하부 층간 절연막(106)의 상면과 공면을 이룰 수 있다.
제1 층간 절연막(110)이 하부 층간 절연막(106) 상에 형성될 수 있고, 제1 층간 절연막(110) 내에 홀(110H)이 형성될 수 있다. 홀(110H)은 제1 층간 절연막(110)을 관통하여 최상층 하부 배선들(102) 중 대응하는 하나의 상면의 일부를 노출시킬 수 있다. 제1 층간 절연막(110)의 상면(110U) 및 최상층 하부 배선(102)의 상기 노출된 상면 상에 하부 배리어층(152L)이 콘포말하게 형성될 수 있다. 하부 배리어층(152L)은 제1 층간 절연막(110)의 상면(110U) 및 홀(110H)의 내측면 및 바닥면을 덮을 수 있다. 이에 따라 제1 리세스 영역(R1)이 형성될 수 있다. 하부 배리어층(152L)의 형성은 증착 공정에 의해 수행될 수 있다. 예를 들어, 하부 배리어층(152L)의 형성은 물리 기상 증착(physical vapor deposition)에 의해 수행될 수 있다.
도 9를 참조하면, 하부 배리어층(152L) 상에 하부 절연층(156L)이 형성될 수 있다. 하부 절연층(156L)은 하부 배리어층(152L)을 덮을 수 있다. 하부 절연층(156L)은 제1 리세스 영역(R1)의 일부를 채울 수 있다. 하부 절연층(156L)의 형성은 증착 공정(일 예로, 화학기상증착 공정)에 의해 수행될 수 있다.
도 10을 참조하면, 하부 절연 패턴(156)이 형성될 수 있다. 하부 절연 패턴(156)은 하부 절연층(156L)에 식각 공정을 수행하여 형성될 수 있다. 상기 식각 공정에 의해 하부 배리어층(152L)의 적어도 일부가 노출될 수 있다. 이에 따라, 홀(110H) 내에 제2 리세스 영역(R2)이 형성될 수 있다.
도 11을 참조하면, 하부 배리어층(152L) 및 하부 절연 패턴(156) 상에 하부 콘택층(154L)이 형성될 수 있다. 하부 콘택층(154L)은 제2 리세스 영역(R2)을 채울 수 있다. 하부 콘택층(154L)은 하부 배리어층(152L)의 일부 상면 및 하부 절연 패턴(156)의 상면을 덮을 수 있다. 하부 콘택층(154L)의 형성은 증착 공정에 의해 수행될 수 있다. 예를 들어, 하부 콘택층(154L)의 형성은 물리 기상 증착(physical vapor deposition)에 의해 수행될 수 있다.
도 12를 참조하면, 하부 콘택층(154L) 및 하부 배리어층(152L)에 평탄화(CMP) 공정이 수행되어 하부 콘택 패턴(154) 및 하부 배리어 패턴(152L)이 형성될 수 있다. 평탄화 공정은 제1 층간 절연막(110)의 상면(110U)이 노출될 때까지 수행될 수 있다. 이에 따라 하부 콘택 플러그(150)가 형성될 수 있다.
도 13을 참조하면, 하부 전극막(BEL) 및 자기터널접합 막(MTJL)이 제1 층간 절연막(110) 상에 차례로 형성될 수 있다. 일부 실시예들에 따르면, 상기 자기터널접합 막(MTJL)은 하부 전극막(BEL) 상에 차례로 적층된 제1 자성막(MP1L), 터널 배리어막(TBRL), 및 제2 자성막(MP2L)을 포함할 수 있다. 자기터널접합막(MTJL) 및 하부 전극막(BEL)은 일 예로, 스퍼터링, 화학기상증착, 또는 원자층증착 공정 등으로 형성될 수 있다.
도 14를 참조하면, 도전성 마스크 패턴들(175)이 자기터널접합 막(MTJL) 상에 형성될 수 있다. 도전성 마스크 패턴들(175)은 후술될 자기터널접합 패턴들이 형성될 영역을 정의할 수 있다. 도전성 마스크 패턴들(175)은 금속(일 예로, Ta, W, Ru, Ir 등) 및 도전성 금속 질화물(일 예로, TiN) 중 적어도 하나를 포함할 수 있다.
도 15를 참조하면, 도전성 마스크 패턴들(175)을 식각 마스크로 이용하여, 자기터널접합 막(MTJL) 및 하부 전극막(BEL)이 차례로 식각될 수 있다. 이에 따라, 자기터널접합 패턴(MTJ) 및 하부 전극(BE)이 제1 층간 절연막(110) 상에 형성될 수 있다. 하부 전극(BE)은 대응하는 하부 콘택 플러그(150)에 연결될 수 있고, 자기터널접합 패턴(MTJ)은 하부 전극(BE) 상에 형성될 수 있다. 자기터널접합막(MTJL) 및 하부 전극막(BEL)이 식각됨에 따라, 자기터널접합 패턴(MTJ) 및 하부 전극(BE)이 각각 형성될 수 있다. 자기터널접합 패턴(MTJ)은 하부 전극(BE) 상에 차례로 적층된, 제1 자성 패턴(MP1), 터널 배리어 패턴(TBR) 및 제2 자성 패턴(MP2)을 포함할 수 있다. 제2 자성 패턴(MP2), 터널 배리어 패턴(TBR) 및 제1 자성 패턴(MP1)은 도전성 마스크 패턴(175)을 식각 마스크로 이용하여 제2 자성막(ML2), 터널 배리어막(TBL), 및 제1 자성막(ML1)을 순차로 식각함으로써 각각 형성될 수 있다. 자기터널접합 패턴(MTJ) 및 하부 전극(BE)이 형성된 후, 도전성 마스크 패턴(175)의 잔부가 자기터널접합 패턴(MTJ) 상에 남을 수 있다. 도전성 마스크 패턴(175)의 상기 잔부는 상부 전극(TE)으로 기능할 수 있다. 하부 전극(BE), 자기터널접합 패턴(MTJ) 및 상부 전극(TE)은 정보 저장 패턴(DS)으로 지칭될 수 있다.
자기터널접합 막(MTJL) 및 하부 전극막(BEL)을 식각하는 식각 공정은, 일 예로, 이온 빔을 이용한 이온 빔 식각 공정일 수 있다. 상기 이온 빔은 불활성 이온을 포함할 수 있다. 상기 이온 빔 식각 공정에 의해, 자기터널접합 패턴(MTJ)의 양 측에서 제1 층간 절연막(110)의 상면이 리세스될 수 있다. 이에 따라, 제1 층간 절연막(110)은 자기터널접합 패턴(MTJ)의 양 측에서 리세스된 상면(110RU)을 가질 수 있다.
도 16을 참조하면, 보호 절연막(170)이 제1 층간 절연막(110) 상에 형성되어 데이터 저장 패턴(DS)을 덮을 수 있다. 보호 절연막(170)은 데이터 저장 패턴(DS)의 상면 및 측면을 컨포멀하게 덮도록 형성될 수 있고, 제1 층간 절연막(110)의 리세스된 상면(110RU)을 따라 연장될 수 있다. 제2 층간 절연막(180)이 보호 절연막(170) 상에 형성되어 데이터 저장 패턴(DS)을 덮을 수 있다.
도 7을 다시 참조하면, 제2 층간 절연막(180) 및 보호 절연막(170)의 일부가 제거될 수 있고, 데이터 저장 패턴(DS)의 상부 전극(TE)의 상면이 노출될 수 있다. 상부 배선(200)이 제2 층간 절연막(180) 상에 형성될 수 있고, 상부 전극(TE)의 상기 노출된 상면을 덮을 수 있다. 상부 배선(200)은 상부 전극(TE)에 전기적으로 연결될 수 있다. 이에 따라, 자기 기억 소자가 제조될 수 있다.
상기와 같은 공정을 통해 하부 콘택 플러그(150)가 형성되므로, 하부 콘택 플러그(150) 내에 공동(void)없을 수 있다. 또한 하부 콘택 플러그(150)는 물리 기상 증착(PVD) 공정에 의해 형성되므로, 자기 접합 패턴(MTJ)으로의 화학적 간섭이 최소화될 수 있다. 따라서, 안정성이 높은 하부 콘택 플러그(150)를 제조할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판;
    기판 상에 배치되는 정보 저장 패턴; 및
    상기 기판과 상기 정보 저장 패턴을 연결하는 하부 콘택 플러그를 포함하되,
    상기 하부 콘택 플러그는:
    하부 절연 패턴;
    상기 하부 절연 패턴 상의 하부 콘택 패턴; 및
    상기 하부 절연 패턴의 하면 및 측면, 및 상기 하부 콘택 패턴의 측면을 따라 연장되는 하부 배리어 패턴을 포함하는 자기 기억 소자.
  2. 제1 항에 있어서,
    상기 정보 저장 패턴은 상기 하부 콘택 플러그 상에 차례로 적층된 하부 전극, 자기터널접합 패턴, 및 상부 전극을 포함하는 자기 기억 소자.
  3. 제1 항에 있어서,
    상기 하부 콘택 패턴 및 상기 하부 배리어 패턴은 TaN 또는 TiN을 포함하고,
    상기 하부 절연 패턴은 산화물을 포함하는 자기 기억 소자.
  4. 제1 항에 있어서,
    상기 하부 콘택 플러그는 상기 기판의 상면에 수직한 제1 방향에 따른 제1 높이, 및 상기 기판의 상면에 평행하고 상기 제1 방향에 수직한 제2 방향에 따른 제1 너비를 가지고,
    상기 제1 너비와 상기 제1 높이의 종횡비는 0.7 내지 1.7인 자기 기억 소자.
  5. 제1 항에 있어서,
    상기 하부 절연 패턴 및 상기 하부 콘택 패턴은 상기 하부 배리어 패턴의 내측면 상에 배치되고,
    상기 하부 절연 패턴의 상면과 상기 하부 콘택 패턴의 하면은 서로 접촉하며,
    상기 하부 콘택 패턴의 상면은 상기 하부 배리어 패턴의 최상부면과 동일한 높이에 위치하는 자기 기억 소자.
  6. 제1 항에 있어서,
    상기 하부 절연 패턴은 상기 기판에 수직한 제1 방향에 따른 높이를 가지고,
    상기 하부 절연 패턴의 상기 높이는 100Å 내지 300 Å인 자기 기억 소자.
  7. 제1 항에 있어서,
    상기 하부 배리어 패턴은 상기 하부 절연 패턴과 상기 기판 사이에서 상기 기판에 수직한 제1 방향에 따른 제1 두께를 가지고,
    상기 하부 배리어 패턴의 제1 두께는 50Å 내지 150Å인 자기 기억 소자.
  8. 제1 항에 있어서,
    상기 기판과 상기 하부 콘택 플러그 사이에 배치되고 상기 하부 콘택 플러그에 연결된 하부 배선; 및
    상기 정보 저장 패턴 상에 배치되고 상기 정보 저장 패턴에 연결된 상부 배선을 더 포함하는 자기 기억 소자.
  9. 기판;
    상기 기판 상의 하부 배선;
    상기 하부 배선 상에 배치되고 상기 하부 배선과 연결되는 하부 콘택 플러그; 및
    상기 하부 콘택 플러그 상에 차례로 적층된 하부 전극, 자기터널접합 패턴, 및 상부 전극을 포함하는 정보 저장 패턴;
    상기 정보 저장 패턴 상에 배치되고 상기 정보 저장 패턴에 연결된 상부 배선을 포함하되,
    상기 하부 콘택 플러그는 하부 금속 패턴 및 하부 절연 패턴을 포함하고,
    상기 하부 금속 패턴은 상기 하부 절연 패턴을 둘러싸고 있고,
    상기 하부 금속 패턴은 상기 하부 절연패턴과 상기 하부 배선 사이에 연장되어 상기 하부 배선과 접촉하는 자기 기억 소자.
  10. 제9 항에 있어서,
    상기 하부 금속 패턴은 TaN 또는 TiN을 포함하고,
    상기 하부 절연 패턴은 산화물을 포함하는 자기 기억 소자.
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