KR20200136750A - 페이지 버퍼 및 이를 포함하는 메모리 장치 - Google Patents

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KR20200136750A
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Abstract

본 발명의 실시 형태에 따른 페이지 버퍼는, 프리차지(Precharge) 시간 동안 비트라인을 충전하는 충전 회로, 상기 충전 회로가 상기 비트라인을 충전하는 동안, 상기 비트라인에 연결된 복수의 메모리 셀들 중에서 선택 메모리 셀의 상태에 대응하는 데이터를 판단하여 저장하는 제1 스토리지 회로, 상기 제1 스토리지 회로와 별개의 회로로 제공되며, 상기 선택 메모리 셀의 상태에 대응하는 데이터를 상기 프리차지 시간 이후에 판단하여 저장하는 제2 스토리지 회로, 및 상기 비트라인과 상기 충전 회로 사이에 연결되는 스위치 소자를 제어하는 제어 전압을 출력하며, 상기 제1 스토리지 회로에 저장된 데이터에 기초하여 상기 프리차지 시간 동안 상기 제어 전압의 크기를 결정하는 선택 회로를 포함한다.

Description

페이지 버퍼 및 이를 포함하는 메모리 장치{PAGE BUFFER AND MEMORY DEVICE INCLUDING THE SAME}
본 발명은 페이지 버퍼 및 이를 포함하는 메모리 장치에 관한 것이다.
메모리 장치는 데이터를 저장하는 복수의 메모리 셀들을 포함하며, 복수의 메모리 셀들은 비트라인을 통해 페이지 버퍼에 연결될 수 있다. 페이지 버퍼는 비트라인을 통해 메모리 셀들 각각에 저장된 데이터를 읽어올 수 있다. 메모리 셀에 저장된 데이터를 읽어오기 위해, 페이지 버퍼는 메모리 셀에 연결된 비트라인의 전압을 조절할 수 있다. 최근에는 페이지 버퍼가 비트라인의 전압을 효과적으로 조절할 수 있는 방법이 다양하게 제안되는 추세이다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 메모리 셀로부터 데이터를 읽어오는 읽기 동작에서, 비트라인을 충전하는 프리차지 동작에 필요한 시간을 단축시켜 성능을 개선할 수 있는 페이지 버퍼 및 이를 포함하는 메모리 장치를 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 페이지 버퍼는, 프리차지(Precharge) 시간 동안 비트라인을 충전하는 충전 회로, 상기 충전 회로가 상기 비트라인을 충전하는 동안, 상기 비트라인에 연결된 복수의 메모리 셀들 중에서 선택 메모리 셀의 상태에 대응하는 데이터를 판단하여 저장하는 제1 스토리지 회로, 상기 제1 스토리지 회로와 별개의 회로로 제공되며, 상기 선택 메모리 셀의 상태에 대응하는 데이터를 상기 프리차지 시간 이후에 판단하여 저장하는 제2 스토리지 회로, 및 상기 비트라인과 상기 충전 회로 사이에 연결되는 스위치 소자를 제어하는 제어 전압을 출력하며, 상기 제1 스토리지 회로에 저장된 데이터에 기초하여 상기 프리차지 시간 동안 상기 제어 전압의 크기를 결정하는 선택 회로를 포함한다.
본 발명의 일 실시예에 따른 메모리 장치는, 복수의 메모리 셀들, 및 상기 복수의 메모리 셀들과 연결되는 복수의 비트라인들을 갖는 메모리 셀 어레이, 및 상기 복수의 비트라인들 중 선택 비트라인에 연결된 선택 메모리 셀의 문턱 전압에 대응하는 데이터를 읽어오며, 제1 시간 동안 상기 선택 비트라인에 제1 충전 전류를 입력하고, 상기 선택 메모리 셀의 문턱 전압이 기준 전압보다 크면, 상기 제1 시간 이후의 제2 시간 동안 상기 제1 충전 전류보다 작은 제2 충전 전류를 상기 선택 비트라인에 입력하는 메모리 컨트롤러를 포함한다.
본 발명의 일 실시예에 따른 메모리 장치는, 복수의 비트라인들에 연결되는 복수의 메모리 셀들을 포함하며, 상기 복수의 메모리 셀들 각각은 제1 문턱 전압 및 상기 제1 문턱 전압보다 작은 제2 문턱 전압 중 하나를 갖는 메모리 셀 어레이, 및 상기 제1 문턱 전압을 갖는 제1 메모리 셀에 연결된 제1 비트라인과, 상기 제2 문턱 전압을 갖는 제2 메모리 셀에 연결된 제2 비트라인을 동시에 충전하며, 상기 제1 비트라인에 제1 충전 전류를 입력하고 상기 제2 비트라인에 상기 제1 충전 전류와 다른 제2 충전 전류를 입력하여 상기 제1 비트라인과 상기 제2 비트라인을 동시에 충전하는 메모리 컨트롤러를 포함한다.
본 발명의 일 실시예에 따른 메모리 장치의 동작 방법은, 데이터를 읽어오고자 하는 선택 메모리 셀에 연결된 선택 비트라인을, 복수의 비트라인들 중에서 선택하는 단계, 상기 선택 비트라인에 충전 전류를 입력하여 상기 선택 비트라인을 프리차지하는 단계, 상기 선택 비트라인을 프리차지하는 동안, 상기 선택 메모리 셀의 문턱 전압을 읽어오는 단계, 및 상기 선택 비트라인을 프리차지하는 동안, 상기 선택 메모리 셀의 문턱 전압에 기초하여 상기 충전 전류를 유지 또는 감소시키는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 비트라인의 전압이 증가하는 동안, 비트라인에 연결된 선택 메모리 셀의 데이터를 읽어와서 스토리지 회로에 저장하고, 스토리지 회로에 저장된 데이터에 따라 비트라인에 입력하는 전압의 크기를 조절할 수 있다. 따라서, 비트라인을 충전하는 프리차지 동작에 필요한 시간을 단축하여 메모리 장치의 성능을 개선할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 블록도이다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치의 메모리 셀 어레이를 간단하게 나타낸 회로도이다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치에서 메모리 셀 어레이와 페이지 버퍼의 연결 관계를 설명하기 위해 제공되는 도면이다.
도 4는 본 발명의 일 실시예에 따른 페이지 버퍼를 간단하게 나타낸 블록도이다.
도 5는 본 발명의 일 실시예에 따른 페이지 버퍼의 동작을 설명하기 위해 제공되는 흐름도이다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치의 읽기 동작을 설명하기 위해 제공되는 도면이다.
도 7은 본 발명의 일 실시예에 따른 페이지 버퍼를 간단하게 나타낸 회로도이다.
도 8 내지 도 10은 본 발명의 일 실시예에 따른 페이지 버퍼의 동작을 설명하기 위해 제공되는 회로도들이다.
도 11 내지 도 13은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 그래프들이다.
도 14 내지 도 16은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 17은 본 발명의 일 실시예에 따른 메모리 장치의 읽기 동작을 설명하기 위해 제공되는 도면이다.
도 18은 본 발명의 일 실시예에 따른 페이지 버퍼를 간단하게 나타낸 회로도이다.
도 19는 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 블록도이다.
도 20은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 블록도이다.
도 21은 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 전자 기기를 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 블록도이다.
먼저 도 1을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(1)는 메모리 셀 어레이(10)와 메모리 컨트롤러(20)를 포함할 수 있다. 메모리 셀 어레이(10)는 복수의 메모리 셀들을 포함할 수 있으며, 복수의 메모리 셀들 중 적어도 일부는 서로 연결되어 메모리 셀 스트링을 제공할 수 있다. 메모리 셀 어레이(10)는 복수의 메모리 셀 스트링들을 포함할 수 있으며, 복수의 메모리 셀 스트링들은 복수의 블록들로 구분될 수 있다. 메모리 컨트롤러(20)는 컨트롤 로직(21), 어드레스 디코더 회로(22), 페이지 버퍼 회로(23), 및 입출력 회로(24) 등을 포함할 수 있다.
일 실시예에서, 어드레스 디코더 회로(22)는 워드라인(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL) 등을 통해 메모리 셀들과 연결될 수 있으며, 페이지 버퍼 회로(23)는 비트라인(BL)을 통해 메모리 셀들과 연결될 수 있다. 일 실시예에서, 어드레스 디코더 회로(22)는 데이터를 기록하거나 데이터를 읽어올 메모리 셀을 선택할 수 있으며, 메모리 셀을 선택하기 위한 주소 정보를 수신할 수 있다.
페이지 버퍼 회로(23)는 어드레스 디코더 회로(22)가 선택한 선택 메모리 셀에 데이터를 기록하거나, 선택 메모리 셀로부터 데이터를 읽어올 수 있다. 일 실시예에서 페이지 버퍼 회로(23)는, 페이지 단위로 데이터를 기록하거나 읽어올 수 있다. 페이지 버퍼 회로(23)는 복수의 페이지 버퍼들을 포함할 수 있으며, 복수의 페이지 버퍼들 각각은 적어도 하나의 비트라인(BL)에 연결될 수 있다. 페이지 버퍼 회로(23)가 메모리 셀 어레이(10)에 기록하고자 하는 데이터, 또는 페이지 버퍼 회로(23)가 메모리 셀 어레이(10)로부터 읽어온 데이터는 입출력 회로(24)를 통해 입출력될 수 있다. 한편, 어드레스 디코더 회로(22)와 페이지 버퍼 회로(23), 및 입출력 회로(24)의 동작은, 컨트롤 로직(21)에 의해 제어될 수 있다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치의 메모리 셀 어레이를 간단하게 나타낸 회로도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치의 메모리 셀 어레이는, 복수의 메모리 셀 스트링들(MCS)을 포함할 수 있다. 복수의 메모리 셀 스트링들(MCS) 각각은 복수의 메모리 셀들(MC1-MCn), 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST) 등을 포함할 수 있다. 실시예들에 따라, 메모리 셀 스트링(MCS)에 포함되는 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)의 개수는 달라질 수 있으며, 메모리 셀 스트링(MCS)에 더미 메모리 셀들이 더 포함될 수도 있다.
복수의 메모리 셀들(MC1-MCn)은 복수의 워드라인들(WL1-WLn: WL)에 연결될 수 있다. 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL) 및 접지 선택 라인(GSL)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 비트라인들(BL1-BLm: BL) 중 적어도 하나에 연결되며, 스트링 선택 라인(SSL)에 입력되는 전압에 의해 제어될 수 있다.
워드라인들(WL) 각각은 둘 이상의 메모리 셀 스트링들(MCS)에 의해 공유될 수 있다. 또한 비트라인들(BL) 각각은 둘 이상의 메모리 셀 스트링들(MCS)에 의해 공유될 수 있다. 메모리 셀 스트링들(MCS) 각각에서 메모리 셀들(MC1-MCn)의 채널 영역들은 서로 연결될 수 있으며, 비트라인들(BL)은 메모리 셀 스트링들(MCS)의 채널 영역과 전기적으로 연결될 수 있다.
비트라인들(BL)은 페이지 버퍼와 연결될 수 있다. 페이지 버퍼는 비트라인들(BL)을 통해 메모리 셀들(MC1-MCn) 중에서 선택 메모리 셀의 데이터를 읽어오거나, 선택 메모리 셀에 데이터를 기록하는 등의 동작을 수행할 수 있다. 이하, 도 3을 참조하여, 메모리 셀 어레이와 페이지 버퍼의 연결 관계를 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치에서 메모리 셀 어레이와 페이지 버퍼의 연결 관계를 설명하기 위해 제공되는 도면이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(2)는 복수의 메모리 셀들(MC), 및 복수의 페이지 버퍼들(PB1-PBn)을 포함할 수 있다. 복수의 메모리 셀들(MC) 중 일부는 서로 연결되며, 메모리 셀 스트링(MCS)을 제공할 수 있다. 메모리 셀 스트링(MCS)은 복수의 워드 라인들(WL1-WLn) 및 복수의 비트라인들(BL1-BLm)이 교차하는 지점에 마련될 수 있다.
도 3에 도시한 일 실시예에서, 접지 선택 트랜지스터(GST)는 메모리 셀들(MC)과 다른 구조를 가지며 스트링 선택 트랜지스터(SST)는 메모리 셀들(MC)과 같은 구조를 갖는 것으로 도시하였으나, 반드시 이와 같은 형태로 한정되는 것은 아니다. 한편, 메모리 셀 스트링(MCS)이 3차원 구조로 형성되는 경우, 복수의 비트라인들(BL1-BLn) 각각은 서로 다른 스트링 선택 라인(SSL)에 연결되는 복수의 메모리 셀 스트링들(MCS)과 연결될 수 있다.
복수의 메모리 셀 스트링들(MCS)은 하나의 메모리 블록(30)에 포함될 수 있으며, 메모리 셀 어레이는 메모리 블록(30)을 복수 개 포함할 수 있다. 메모리 블록(30) 내에 포함된 메모리 셀 스트링들(MCS)이 m 개의 비트라인들(BL1-BLm)과 연결될 경우, 페이지 버퍼 회로(40)는 비트라인들(BL1-BLm)에 대응하는 m 개의 페이지 버퍼들(PB1-PBm)을 포함할 수 있다. 도 3에 도시한 일 실시예와 같이, 페이지 버퍼들(PB1-PBm) 각각은 비트라인들(BL1-BLm) 각각과 연결될 수 있으며, 비트라인들(BL1-BLm)을 통해 저장하거나 읽어오고자 하는 데이터를 저장할 수 있다. 페이지 버퍼들(PB1-PBm)은 데이터를 저장하는 스토리지 회로를 적어도 하나 포함할 수 있다. 스토리지 회로는 래치 회로 또는 버퍼 회로 등으로 구현될 수 있다.
일례로 메모리 장치(2)의 아키텍처에서, 하나의 메모리 블록(30)에 연결되는 페이지 버퍼들(PB1-PBm)은 소정의 방향(도 3의 세로 방향)을 따라 배열될 수 있다. 페이지 버퍼들(PB1-PBm) 각각은 스토리지 회로 외에 비트라인들(BL1-BLm) 중 하나에 전압을 입력하여 센싱 노드를 프리차지(precharge)하는 충전 회로, 충전 회로의 동작을 제어하는 선택 회로 등을 포함할 수 있다. 페이지 버퍼들(PB1-PBn) 각각은 상기 회로들을 구현하기 위한 복수의 반도체 소자들을 포함할 수 있다.
도 4는 본 발명의 일 실시예에 따른 페이지 버퍼를 간단하게 나타낸 블록도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 페이지 버퍼(100)는 복수의 스토리지 회로들(110, 120), 선택 회로(130), 충전 회로(140), 및 센싱 회로(150) 등을 포함할 수 있다. 스토리지 회로들은 제1 스토리지 회로(110)와 제2 스토리지 회로(120)를 포함할 수 있다. 일례로 제1 스토리지 회로(110)와 제2 스토리지 회로(120)는 서로 다른 시간에 동작할 수 있다.
센싱 회로(150)는 제1 스토리지 회로(110) 및 제2 스토리지 회로(120)와 연결되는 센싱 노드를 포함할 수 있다. 일 실시예로, 읽기 동작에서 선택 메모리 셀의 데이터가 센싱 노드의 전압에 대응할 수 있으며, 제1 스토리지 회로(110)와 제2 스토리지 회로(120)는 센싱 노드의 전압을 검출하여 선택 메모리 셀의 데이터를 저장할 수 있다.
페이지 버퍼(100)는 비트라인(BL)을 통해, 메모리 셀 어레이(200)에 포함되는 복수의 메모리 셀들 중 적어도 일부와 연결될 수 있다. 일례로 페이지 버퍼(100)의 충전 회로(140)가 비트라인(BL)과 연결될 수 있으며, 페이지 버퍼(100)는 충전 회로(140)를 이용하여 비트라인(BL)의 전압을 조절함으로써 복수의 메모리 셀들 중에서 선택 메모리 셀의 데이터를 읽어오거나, 선택 메모리 셀에 데이터를 기록할 수 있다. 페이지 버퍼(100)는 충전 회로(140)를 이용하여 비트라인(BL)을 충전하는 프리차지 동작을 수행할 수 있다.
충전 회로(140)는 비트라인(BL)에 전하를 공급하여 비트라인(BL)의 전압을 목표 전압까지 증가시키는 프리차지 동작을 수행할 수 있다. 일례로, 충전 회로(140)는 비트라인(BL)에 충전 전류를 입력함으로써 전하를 공급할 수 있으며, 목표 전압은 페이지 버퍼(100)가 수행하는 동작에 따라 달라질 수 있다. 일례로, 페이지 버퍼(100)가 선택 메모리 셀에 데이터를 기록하는 프로그램 동작과, 선택 메모리 셀로부터 데이터를 읽어오는 읽기 동작 각각에서 목표 전압이 서로 다를 수 있다.
한편 본 발명의 일 실시예에서는, 충전 회로(140)가 비트라인(BL)에 입력하는 충전 전류가, 선택 회로(130)에 의해 달라질 수 있다. 충전 회로(140)가 비트라인(BL)에 충전 전류를 입력하는 프리차지 동작이 실행되는 동안, 페이지 버퍼(100)는 센싱 회로(150)를 통해 선택 메모리 셀의 데이터를 1차로 읽어와서 제1 스토리지 회로(110)에 저장할 수 있다. 선택 회로(130)는 제1 스토리지 회로(110)에 저장된 데이터에 따라 충전 회로(140)가 비트라인(BL)에 공급하는 전하량을 조절할 수 있다. 일례로, 선택 회로(130)는 충전 회로(140)가 비트라인(BL)에 입력하는 충전 전류의 크기를 조절할 수 있다.
예를 들어, 선택 메모리 셀에 저장된 데이터, 및/또는 비트라인(BL)에 인접한 다른 비트라인들의 영향 등에 따라 프리차지에 필요한 시간 및/또는 프리차지가 완료된 후 비트라인(BL)의 전압 크기 등이 달라질 수 있다. 선택 메모리 셀에 저장된 데이터는, 선택 메모리 셀의 문턱 전압의 크기에 따라 결정될 수 있다. 비트라인(BL)을 프리차지하기 위해 필요한 시간은, 선택 메모리 셀의 문턱 전압이 클수록 길어질 수 있다.
본 발명의 일 실시예에서는, 프리차지 동작이 실행되는 동안 선택 메모리 셀의 데이터를 대략적으로 검출하고, 그에 따라 비트라인(BL)에 입력되는 충전 전류의 크기를 유지하거나 또는 변경할 수 있다. 페이지 버퍼(100)는 선택 메모리 셀의 데이터를 대략적으로 검출하여 제1 스토리지 회로(110)에 저장할 수 있으며, 선택 회로(130)는 제1 스토리지 회로(110)에 저장된 데이터를 참조하여 충전 회로(140)가 비트라인(BL)에 입력하는 충전 전류의 크기를 유지하거나 또는 감소시킬 수 있다.
일 실시예에서, 충전 회로(140)가 출력하는 충전 전류의 크기가 유지 또는 감소되거나, 충전 회로(140)가 출력하는 충전 전류의 크기는 유지한 채로 충전 회로(140)와 비트라인(BL) 사이의 스위치 소자를 조절하는 등의 방법을 이용하여, 비트라인(BL)에 입력되는 충전 전류의 크기를 조절할 수 있다. 충전 회로(140)는 선택 회로(150)로부터의 신호에 응답하여, 서로 다른 충전 전류를 출력할 수 있는 회로를 포함할 수 있다.
도 5는 본 발명의 일 실시예에 따른 페이지 버퍼의 동작을 설명하기 위해 제공되는 흐름도이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 페이지 버퍼의 동작은, 페이지 버퍼가 비트라인을 충전하는 것으로 시작될 수 있다(S10). 페이지 버퍼는 비트라인과 연결되는 충전 회로를 포함할 수 있으며, 충전 회로를 이용하여 비트라인에 전압을 입력함으로써 비트라인을 충전할 수 있다. 비트라인을 충전하는 동작은 프리차지 동작으로 정의될 수 있다.
프리차지 동작이 시작되고 제1 시간이 경과한 후에, 페이지 버퍼는 비트라인에 연결된 선택 메모리 셀의 데이터를 제1 스토리지 회로에 저장할 수 있다(S20). 제1 스토리지 회로는 페이지 버퍼에 포함되는 래치 회로 또는 버퍼 회로일 수 있다. 제1 시간은 프리차지 동작이 완료되기에 충분하지 않은 시간일 수 있다. 즉, 페이지 버퍼는 프리차지 동작이 완료되어 비트라인이 목표 전압에 도달하기 전에, 선택 메모리 셀의 데이터를 대략적으로 감지하여 제1 스토리지 회로에 저장할 수 있다. 일례로, 제1 스토리지 회로에 저장되는 선택 메모리 셀의 데이터는, 선택 메모리 셀의 문턱 전압에 대응할 수 있다.
페이지 버퍼는, 제1 스토리지 회로에 저장된 데이터를 이용하여, 선택 메모리 셀의 상태가 오프(OFF) 상태인지 여부를 판단할 수 있다(S30). 일 실시예에서, 선택 메모리 셀은 문턱 전압에 따라 오프 상태 또는 온(ON) 상태를 가질 수 있으며, 선택 메모리 셀은 오프 상태에서 상대적으로 더 큰 문턱 전압을 가질 수 있다.
S30 단계에서 선택 메모리 셀의 상태가 오프 상태로 판단되면, 페이지 버퍼는 비트라인에 입력하는 충전 전류의 크기를 감소시킬 수 있다(S40). 한편, S30 단계에서 선택 메모리 셀의 상태가 온 상태로 판단되면, 페이지 버퍼는 비트라인에 입력되는 충전 전류의 크기를 그대로 유지할 수 있다(S50). 일 실시예에서, 페이지 버퍼는 충전 회로와 비트라인 사이에 연결되는 스위치 소자에 입력되는 제어 전압을 조절함으로써, 스위치 소자에 흐르는 전류의 크기를 조절할 수 있다. 스위치 소자에 흐르는 전류의 크기를 조절함으로써, 충전 전류의 크기를 변경할 수 있다. 비트라인에 입력되는 충전 전류의 크기는, 비트라인의 충전이 시작되고 제1 시간이 경과한 후에 감소되거나 또는 유지될 수 있다.
제1 시간 이후 제2 시간이 경과하면, 페이지 버퍼는 선택 메모리 셀의 데이터를 읽어와서 제2 스토리지 회로에 저장할 수 있다(S60). 제1 시간과 제2 시간의 합은 비트라인에 대한 프리차지 동작이 완료되어 비트라인의 전압이 목표 전압까지 도달하기에 충분한 시간일 수 있다. 제1 시간과 제2 시간은 프리차지 시간에 포함될 수 있으며, 일례로 제1 시간과 제2 시간의 합이 프리차지 시간으로 정의될 수 있다. 제1 시간과 제2 시간은 서로 다를 수 있으며, 일 실시예에서 제1 시간보다 제2 시간이 길 수 있다.
선택 메모리 셀이 온 상태를 가지면, 충전 전류에 의해 비트라인의 커패시턴스가 충전된 후에, 충전 전류가 선택 메모리 셀을 통해 흐를 수 있다. 따라서 선택 메모리 셀이 온 상태를 가지면, 비트라인의 커패시턴스가 충전된 후에 비트라인의 전압이 안정화될 수 있다. 반면 선택 메모리 셀이 오프 상태를 가지면, 충전 전류에 의해 비트라인의 커패시턴스가 충전된 후에도 비트라인의 전압이 증가할 수 있다. 따라서, 오프 상태를 갖는 선택 메모리 셀이 연결된 비트라인에 대해서는, 프리차지 시간이 길어질 수 있다.
본 발명의 일 실시예에서는, 프리차지 동작이 시작되고 제1 시간이 경과한 후, 선택 메모리 셀의 상태를 대략적으로 판단하고 비트라인에 입력되는 전하량을 변경할 수 있다. 일례로, 선택 메모리 셀의 상태가 오프 상태로 판단되면, 전하량을 감소시켜 프리차지 동작을 빠르게 완료시킬 수 있다. 따라서, 프리차지 동작에 필요한 시간을 단축시킬 수 있다. 또한, 페이지 버퍼가, 프리차지 동작이 완료된 후 비트라인의 전압이, 선택 메모리 셀의 상태에 관계없이 같은 레벨로 결정될 수 있다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치의 읽기 동작을 설명하기 위해 제공되는 도면이다.
도 6은 메모리 장치에 포함되는 메모리 셀들의 문턱 전압 분포를 나타낸 도면일 수 있다. 도 6을 참조하면, 메모리 셀이 오프(OFF) 상태를 갖는 경우, 메모리 셀의 문턱 전압은 기준 전압(VREF)보다 클 수 있다. 반면 온(ON) 상태를 갖는 메모리 셀의 문턱 전압은 기준 전압(VREF)보다 작을 수 있다.
일 실시예에서, 페이지 버퍼는 메모리 셀들 중에서 선택 메모리 셀의 데이터를 읽어와서 래치 회로에 저장할 수 있으며, 기준 전압(VREF)은 페이지 버퍼에 포함되는 래치 회로에 저장된 래치 값을 바꿀 수 있는 트립 전압일 수 있다. 일례로, 페이지 버퍼에서 비트라인에 연결되는 센싱 노드의 전압이 기준 전압(VREF)보다 크면, 페이지 버퍼의 래치 회로에 오프 상태에 대응하는 데이터가 저장될 수 있다. 반대로 센싱 노드의 전압이 기준 전압(VREF)보다 작으면, 페이지 버퍼의 래치 회로에 온 상태에 대응하는 데이터가 저장될 수 있다.
도 7은 본 발명의 일 실시예에 따른 페이지 버퍼를 간단하게 나타낸 회로도이다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 페이지 버퍼(300)는, 제1 스토리지 회로(310)와 제2 스토리지 회로(320), 선택 회로(330), 충전 회로(340), 및 센싱 회로(350) 등을 포함할 수 있다. 충전 회로(340)는 스위치 소자(SW)를 통해 비트라인(BL)과 연결되며, 비트라인(BL)에는 메모리 셀(MC)이 연결될 수 있다. 메모리 셀(MC)의 게이트는 워드라인(WL)에 연결될 수 있다.
제1 스토리지 회로(310)와 제2 스토리지 회로(320) 각각은 래치 또는 버퍼 등으로 구현될 수 있다. 선택 회로(330)는 제1 선택 소자(SE1)와 제2 선택 소자(SE2)를 포함할 수 있으며, 제1 선택 소자(SE1)와 제2 선택 소자(SE2)는 제1 스토리지 회로(310)에 저장된 데이터에 의해 제어될 수 있다. 제1 선택 소자(SE1)는 제1 제어 전압(SEL_on)을 입력받고, 제2 선택 소자(SE2)는 제2 제어 전압(SEL_off)을 입력받을 수 있다. 일 실시예에서, 제1 제어 전압(SEL_on)과 제2 제어 전압(SEL_off)은 정전압일 수 있으며, 서로 다른 크기를 가질 수 있다.
선택 회로(330)에 의해 스위치 소자(SW)가 턴-온되면, 충전 회로(340)가 비트라인(BL)에 충전 전류를 입력할 수 있으며, 프리차지 동작이 시작될 수 있다. 프리차지 동작 이후 디벨롭 동작에서, 메모리 셀(MC)의 상태에 따라 센싱 회로(350)에 포함되는 센싱 노드(SO)의 전압이 달라질 수 있다. 일례로, 메모리 셀(MC)이 오프 상태일 때 센싱 노드(SO)의 전압은, 메모리 셀(MC)이 온 상태일 때 센싱 노드(SO)의 전압보다 클 수 있다.
제1 스토리지 회로(310)는 프리차지 동작이 실행되는 동안 메모리 셀(MC)의 상태를 대략적으로 판단하여 저장할 수 있다. 제1 스토리지 회로(310)가 대략적으로 판단한 메모리 셀(MC)의 상태에 따라 제1 선택 소자(SE1)와 제2 선택 소자(SE2)의 동작이 달라질 수 있으며, 비트라인(BL)에 입력되는 충전 전류의 크기가 달라질 수 있다. 이하, 도 8 내지 도 10을 참조하여, 페이지 버퍼의 동작을 더욱 자세히 설명하기로 한다.
도 8 내지 도 10은 본 발명의 일 실시예에 따른 페이지 버퍼의 동작을 설명하기 위해 제공되는 회로도들이다.
도 8 내지 도 10을 참조하면, 페이지 버퍼(300)의 제1 스토리지 회로(310)와 제2 스토리지 회로(320)는 모두 래치 회로로 구현될 수 있다. 다만, 제1 스토리지 회로(310)와 제2 스토리지 회로(320)는 데이터를 저장할 수 있는 다른 다양한 회로로 구현될 수도 있다. 도 8 내지 도 10을 참조하여 설명하는 일 실시예에서, 제1 스토리지 회로(310)와 선택 회로(330) 및 충전 회로(340)에 포함되는 트랜지스터들에 입력되는 제어 신호들은, 아래의 표 1과 같이 정의될 수 있다.
제어 신호 초기 값 프리 센싱(PRE SENSING) 메인 센싱(MAIN SENSING)
온 오프 온 오프
SO_Cut LOW HIGH HIGH HIGH HIGH
pRST HIGH LOW LOW HIGH HIGH
pSET LOW HIGH HIGH LOW LOW
PD HIGH HIGH LOW HIGH HIGH
nPD LOW LOW HIGH LOW LOW
mRST HIGH HIGH HIGH LOW LOW
mSET LOW LOW LOW HIGH HIGH
MD HIGH HIGH HIGH HIGH LOW
nMD LOW LOW LOW LOW HIGH
메모리 셀(MC)의 데이터를 읽어오는 읽기 동작이 시작되면, 충전 회로(340)의 트랜지스터들(PM1, NM1, PM2)이 턴-온되어 비트라인(BL)이 프리차지될 수 있다. 일례로, 비트라인(BL)이 프리차지되는 동안, 도 8에 도시한 바와 같이 제1 선택 소자(SE1)가 턴-온되고 제2 선택 소자(SE2)는 턴-오프될 수 있다. 따라서, 제1 선택 소자(SE1)에 입력되는 제1 제어 전압(SEL_on)이 스위치 소자(SW)의 제어 전압(SEL)으로 선택될 수 있다. 스위치 소자(SW)는 제1 제어 전압(SEL_on)에 의해 턴-온되며, 스위치 소자(SW)에 흐르는 전류는 비트라인(BL)에 전하를 공급하는 충전 전류일 수 있다.
비트라인(BL)에 대한 프리차지 동작이 시작되고 제1 시간이 경과하면, 페이지 버퍼(300)는 메모리 셀(MC)의 데이터를 대략적으로 읽어와서 제1 스토리지 회로(310)에 저장할 수 있다. 표 1을 함께 참조하면, 메모리 셀(MC)의 데이터를 대략적으로 읽어오는 프리 센싱(pre sensing) 동작을 실행하기 위해, 제2 PMOS 트랜지스터(PM2)가 턴-오프될 수 있다. 일 실시예에서 제1 시간은, 비트라인(BL)의 자체 커패시턴스를 충전하기에 충분한 시간일 수 있다. 따라서, 제1 시간이 경과한 후 센싱 노드(SO)의 전압은, 메모리 셀(MC)의 문턱 전압에 의해 결정될 수 있다.
예를 들어, 메모리 셀(MC)의 문턱 전압이 낮으면, 충전 회로(340)가 비트라인(BL)에 입력하는 충전 전류에 의해 메모리 셀(MC)을 따라 흐르는 전류가 생성될 수 있으며, 센싱 노드(SO)의 전압이 상대적으로 작을 수 있다. 반대로 메모리 셀(MC)의 문턱 전압이 높으면, 메모리 셀(MC)을 따라 흐르는 전류의 크기가 작게 형성되며, 센싱 노드(SO)의 전압이 상대적으로 클 수 있다.
메모리 셀(MC)의 문턱 전압이 높은 경우, 즉 메모리 셀(MC)이 오프 상태인 경우에는, 센싱 노드(SO)의 전압에 의해 센싱 회로(350)의 제2 NMOS 트랜지스터(NM2)가 턴-온될 수 있다. 제1 스토리지 회로(310)의 리셋 신호(pRST)가 로우 로직 값으로, 셋 신호(pSET)가 하이 로직 값으로 설정되면, 제1 스토리지 회로(310)의 PD 노드에 로우 로직 값이 저장되고, nPD 노드에 하이 로직 값이 저장될 수 있다. 따라서, 도 9에 도시한 바와 같이 선택 회로(330)에서 제1 선택 소자(SE1)가 턴-오프되고 제2 선택 소자(SE2)가 턴-온되며, 스위치 소자(SW)의 게이트에 제2 제어 전압(SEL_off)이 입력될 수 있다.
한편 메모리 셀(MC)의 문턱 전압이 낮은 경우, 즉 메모리 셀(MC)이 온 상태인 경우에는, 센싱 노드(SO)의 전압에 의해 제2 NMOS 트랜지스터(NM2)가 턴-온되지 못할 수 있다. 따라서, 제1 스토리지 회로(310)의 PD 노드에 저장된 하이 로직 값과, nPD 노드에 저장된 로우 로직 값이 그대로 유지될 수 있으며, 도 10에 도시한 바와 같이, 선택 회로(330)의 제1 선택 소자(SE1)가 계속 턴-온되고 제2 선택 소자(SE2)가 계속 턴-오프될 수 있다. 스위치 소자(SW)에 입력되는 제어 전압(SEL)은 제1 제어 전압(SEL_on)으로 유지될 수 있다.
일 실시예에서, 제2 제어 전압(SEL_off)은 제1 제어 전압(SEL_on)보다 작을 수 있다. 선택 회로(330)가 제2 제어 전압(SEL_off)을 출력하면, 스위치 소자(SW)에 흐르는 전류가 감소하며, 따라서 비트라인(BL)에 입력되는 충전 전류가 감소할 수 있다. 본 발명의 일 실시예에서는, 메모리 셀(MC)이 오프 상태를 갖는 경우, 선택 회로(330)의 출력을 제1 제어 전압(SEL_on)에서 제2 제어 전압(SEL_off)으로 변경함으로써, 비트라인(BL)에 대한 프리차지 동작을 완료하는 데에 필요한 시간을 단축할 수 있다.
프리 센싱으로 읽어온 메모리 셀(MC)의 데이터는 선택 회로(330)의 출력을 변경할지 여부를 결정하는 데에 이용될 수 있다. 프리 센싱 및 프리차지 동작이 종료된 후에, 메모리 셀(MC)의 데이터를 읽어와서 제2 스토리지 회로(320)에 저장하는 메인 센싱 동작이 실행될 수 있다. 메인 센싱 동작을 위해 제2 스토리지 회로(320)와 선택 회로(330) 및 충전 회로(340)에 포함되는 트랜지스터들에 입력되는 제어 신호들은, 위의 표 1과 같이 정의될 수 있다. 한편, 도 8 내지 도 10을 참조하여 설명한 페이지 버퍼(300)의 동작에서, 메모리 셀(MC)의 워드라인(WL)에 입력되는 전압은 일정할 수 있다.
도 11 내지 도 13은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 그래프들이다. 이하, 설명의 편의를 위하여 도 7에 도시한 페이지 버퍼(300)를 함께 참조하여 설명하기로 한다.
도 11은 메모리 셀(MC)의 상태에 따른 선택 회로(330)의 출력을 나타낸 그래프이다. 도 12는 메모리 셀(MC)의 상태와 선택 회로(330)의 출력에 따른 비트라인(BL)의 전압을 나타낸 그래프일 수 있으며, 도 13은 메모리 셀(MC)의 상태와 선택 회로(330)의 출력에 따른 비트라인(BL)의 전류를 나타낸 그래프일 수 있다.
도 11 내지 도 13을 참조하여 설명하는 실시예들에서, 페이지 버퍼(300)는 제1 시간(T1) 동안, 또는 제1 시간(T1)이 경과한 후에 메모리 셀(MC)의 데이터를 대략적으로 읽어와서 제1 스토리지 회로(310)에 저장할 수 있다. 제2 시간(T2) 및 제3 시간(T3)은 실시예들에 따라 페이지 버퍼(300)가 비트라인(BL)에 대한 프리차지 동작을 완료하는 데에 필요한 시간들일 수 있다.
도 11은, 비교예(401)와 함께 본 발명의 실시예(402)에 따른 제어 전압(SEL)의 변화를 나타낸 그래프일 수 있다. 도 11을 참조하면, 비교예(401)에서는 제어 전압(SEL)의 크기가 고정되는 반면, 실시예(402)에서는 제어 전압(SEL)이 제1 시점(t1)에서 제1 제어 전압(SEL_on)으로부터 제2 제어 전압(SEL_off)으로 감소할 수 있다. 제1 시점(t1)은 제1 시간(T1)의 종료 시점일 수 있다. 실시예(402)는, 페이지 버퍼(300)가 데이터를 읽어오고자 하는 메모리 셀(MC)의 상태가 오프 상태인 경우에 해당할 수 있다.
도 12 및 도 13은 비트라인(BL)의 전압과 전류를 각각 나타낸 그래프들일 수 있다. 도 12 및 도 13을 참조하면, 제1 시간(T1)은 비트라인(BL)의 커패시턴스를 충전하는 데에 필요한 충전 시간(TC)을 포함할 수 있다. 충전 시간(TC) 동안 비트라인(BL)의 전압과 전류는 증가할 수 있으며, 충전 시간(TC)이 경과하면 비트라인(BL)의 전류가 감소할 수 있다.
비교예(401)와 달리 실시예(402)에서는 제1 시점(t1)에서 스위치 소자(SW)에 입력되는 제어 전압(SEL)이 감소할 수 있다. 따라서, 제1 시점(t1) 이후 충전 회로(340)가 스위치 소자(SW)를 통해 비트라인(BL)에 공급하는 전류가 빠르게 감소할 수 있으며, 비트라인(BL)의 전압 역시 제1 시점(t1) 이후 감소할 수 있다. 반면 비교예(401)에서는 제1 시점(t1) 이후에도 비트라인(BL)의 전압이 증가할 수 있다. 실시예(402)에서는 비교예(401)에 비해 상대적으로 빠르게 비트라인(BL)의 전압을 안정화할 수 있으며, 비트라인(BL)을 충전하는 프리차지 동작에 필요한 시간은 제1 시간(T1)과 제2 시간(T2)의 합으로 결정될 수 있다. 반면 비교예(401)에서 프리차지 동작에 필요한 시간은 제1 시간(T1)과 제3 시간(T3)의 합으로 결정될 수 있다. 실시예(402)에서는 제2 시점(t2)에 프리차지 동작이 종료되는 데에 반해, 비교예(401)에서는 제2 시점(t2)보다 늦은 제3 시점(t3)에 프리차지 동작이 종료될 수 있다.
메모리 셀(MC)이 온 상태를 갖는 경우, 본 발명의 일 실시예에서는 비교예(401)와 마찬가지로 선택 전압(SEL)이 제1 제어 전압(SEL_on)으로 유지될 수 있다. 메모리 셀(MC)이 온 상태를 가지면, 충전 회로(340)가 비트라인(BL)에 공급하는 전류의 일부가 메모리 셀(MC)을 통해 흐를 수 있으며, 비트라인(BL)의 전압 및 전류는 메모리 셀(MC)이 오프 상태를 갖는 경우에 비해 빠르게 안정화될 수 있다.
요약하면, 본 발명의 일 실시예에서는 메모리 셀(MC)이 오프 상태를 가질 때에는 선택 전압(SEL)을 제1 시점(t1)에 제2 제어 전압(SEL_off)으로 감소시키고, 메모리 셀(MC)이 온 상태를 가질 때에는 선택 전압(SEL)을 제1 제어 전압(SEL_on)으로 유지할 수 있다. 따라서, 메모리 셀(MC)의 상태에 관계없이 프리차지 동작에 필요한 시간을 거의 동일하게 설정할 수 있다. 또한, 복수의 비트라인들(BL)을 동시에 충전할 때, 복수의 비트라인들(BL)에 대한 프리차지 동작을 거의 동시에 종료할 수 있으므로, 메모리 장치의 읽기 동작의 속도 및 소모 전력 등을 개선할 수 있다.
도 14 내지 도 16은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 14 내지 도 16을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치는 복수의 비트라인들(BL1-BL5) 및 복수의 비트라인들(BL1-BL5)에 연결되는 복수의 메모리 셀들(MC1-MC5)을 포함할 수 있다. 이하, 설명의 편의를 위하여 페이지 버퍼가 제3 비트라인(BL3)을 통해 제3 메모리 셀(MC3)의 데이터를 읽어오는 읽기 동작을 실행하는 것을 가정하기로 한다.
페이지 버퍼는, 제3 메모리 셀(MC3)의 데이터를 읽어오기 위해, 제3 비트라인(BL3)의 전압을 목표 전압까지 증가시키는 프리차지 동작을 실행할 수 있다. 도 14 내지 도 16에 도시한 일 실시예에서는 프리차지 동작에 의해 비트라인들(BL1-BL5)이 동시에 충전될 수 있다. 프리차지 동작에서 제3 비트라인(BL3)의 전압을 원하는 크기까지 증가시키기 위해, 비트라인들(BL1-BL5) 사이의 결합 커패시턴스(C13, C23, C34, C35)를 충전할 수 있는 시간만큼 비트라인들(BL1-BL5)에 전류가 공급될 수 있다.
프리차지 동작에 필요한 시간은, 선택 메모리 셀인 제3 메모리 셀(MC3)의 주변에 존재하는 이웃 메모리 셀들(MC1, MC2, MC4, MC5)의 상태에 따라서도 달라질 수 있다. 일례로, 도 14에 도시한 바와 같이 제3 메모리 셀(MC3)의 이웃 메모리 셀들(MC1, MC2, MC4, MC5)이 오프 상태를 갖는 경우, 프리차지 동작에 필요한 시간이 크게 증가할 수 있다. 비트라인들(BL1-BL5)이 동시에 충전되므로, 이웃 메모리 셀들(MC1, MC2, MC4, MC5)이 오프 상태를 갖는 경우에는 이웃 비트라인들(BL1, BL2, BL4, BL5)을 충전하기 위해 프리차지 동작에 소요되는 시간이 길어질 수 있다. 반면, 도 15에 도시한 바와 같이 이웃 메모리 셀들(MC1, MC2, MC4, MC5)이 온 상태를 가지면 프리차지 동작에 소요되는 시간이 상대적으로 짧아질 수 있다. 도 16에 도시한 바와 같이 이웃 메모리 셀들(MC1, MC2, MC4, MC5) 중 일부는 오프 상태를, 나머지는 온 상태를 가지면, 프리차지 동작에 소요되는 시간이 도 14에 도시한 실시예보다 짧고, 도 15에 도시한 실시예보다 길어질 수 있다.
본 발명의 일 실시예에서는, 메모리 셀들(MC1-MC5)의 상태를 대략적으로 먼저 판단하고, 메모리 셀들(MC1-MC5)의 상태에 따라 비트라인들(BL1-BL5)을 충전하는 전하량을 조절할 수 있다. 즉, 동시 충전되는 비트라인들(BL1-BL5)마다 입력되는 충전 전류의 크기가, 메모리 셀들(MC1-MC5)의 상태에 따라서 서로 다를 수 있다. 일례로, 메모리 셀들(MC1-MC5)의 상태가 오프 상태로 판단되면, 프리차지 동작 도중에 비트라인들(BL1-BL5)을 충전하는 충전 전류의 크기를 감소시킬 수 있다. 따라서, 메모리 셀들(MC1-MC5)의 상태와 무관하게, 동시에 충전되는 비트라인들(BL1-BL5)에 대한 프리차지 동작의 종료 시점을 일치시킬 수 있으며, 프리차지 동작에 소요되는 시간 및 소모 전력 등을 개선할 수 있다.
도 17은 본 발명의 일 실시예에 따른 메모리 장치의 읽기 동작을 설명하기 위해 제공되는 도면이다.
도 17에 도시한 일 실시예에서 메모리 장치의 메모리 셀들은, 2비트의 데이터를 저장할 수 있다. 메모리 셀들은 멀티 레벨 셀(Multi Level Cell, MLC)로 동작할 수 있으며, 따라서 메모리 셀들은 복수의 오프 상태들(OFF1-OFF3)을 가질 수 있다. 메모리 셀들이 트리플 레벨 셀 또는 쿼드 레벨 셀로 동작하는 경우, 메모리 셀들이 가질 수 있는 오프 상태들의 개수는 더 증가할 수도 있다.
페이지 버퍼는 선택 메모리 셀의 문턱 전압을 복수의 기준 전압들(VREF1-VREF3)과 비교하여 선택 메모리 셀의 데이터를 판단할 수 있다. 일례로, 페이지 버퍼는 복수의 래치 회로들을 포함할 수 있으며, 복수의 래치 회로들 각각은 서로 다른 크기의 트립 전압에 의해 래치 값이 변경될 수 있다. 일 실시예에서, 복수의 래치 회로들의 트립 전압들은 복수의 기준 전압들(VREF1-VREF3)에 대응할 수 있다.
또한 페이지 버퍼는, 선택 메모리 셀의 상태를 대략적으로 검출하여 선택 메모리 셀에 연결된 비트라인에 입력되는 충전 전류의 크기를 변경할지 여부를 결정할 수 있다. 일례로, 제3 오프 상태(OFF3)를 갖는 선택 메모리 셀에 연결된 비트라인에 입력되는 충전 전류의 크기는, 제1 오프 상태(OFF1)를 갖는 선택 메모리 셀에 연결된 비트라인에 입력되는 충전 전류의 크기보다 작을 수 있다. 일례로, 선택 메모리 셀의 문턱 전압이 클수록, 페이지 버퍼는 선택 메모리 셀에 연결된 비트라인에 입력되는 충전 전류를 감소폭을 증가시킬 수 있다.
도 18은 본 발명의 일 실시예에 따른 페이지 버퍼를 간단하게 나타낸 회로도이다.
도 18을 참조하면, 본 발명의 일 실시예에 따른 페이지 버퍼(500)는 제1 스토리지 회로(510), 제2 스토리지 회로(520), 선택 회로(530), 충전 회로(540), 및 센싱 회로(550) 등을 포함할 수 있다. 제2 스토리지 회로(520)와 충전 회로(540), 및 센싱 회로(550)의 구성과 동작 등은, 앞서 도 7을 참조하여 설명한 바와 유사할 수 있다.
도 18에 도시한 일 실시예에서, 선택 회로(530)는 제1 내지 제4 선택 소자들(SE1-SE4)을 포함할 수 있다. 제1 내지 제4 선택 소자들(SE1-SE4)은 제1 내지 제4 제어 전압들(SEL_on-SEL_off3)을 입력받을 수 있다. 제1 내지 제4 제어 전압들(SEL_on-SEL_off3)은 서로 다른 크기를 갖는 정전압일 수 있다. 일례로, 제1 제어 전압(SEL_on)이 가장 작은 전압일 수 있으며, 제4 제어 전압(SEL_off3)이 가장 큰 전압일 수 있다. 제2 제어 전압(SEL_off1)은 제3 제어 전압(SEL_off2)보다 작을 수 있다.
제1 스토리지 회로(510)는 복수의 래치 회로들을 포함할 수 있으며, 제1 스토리지 회로(510)에 포함되는 복수의 래치 회로들은 서로 다른 트립 전압들에 의해 동작할 수 있다. 일례로, 제1 스토리지 회로(510)는 제1 선택 소자(SE1)와 제2 선택 소자(SE2)를 제어하는 제1 래치 회로, 및 제3 선택 소자(SE3)와 제4 선택 소자(SE4)를 제어하는 제2 래치 회로를 포함할 수 있다.
충전 회로(540)는 제1 시간 동안 비트라인(BL)에 충전 전류를 입력하여 비트라인(BL)의 커패시턴스를 충전할 수 있다. 제1 시간 동안 페이지 버퍼(500)는 센싱 노드(SO)의 전압을 이용하여 메모리 셀(MC)의 데이터를 대략적으로 판단할 수 있다. 페이지 버퍼(500)는 메모리 셀(MC)의 문턱 전압을 이용하여 메모리 셀(MC)에 저장된 데이터를 대략적으로 판단할 수 있다.
도 17을 참조하여 설명한 바와 같이 메모리 셀(MC)은 복수의 오프 상태들(OFF1-OFF3)을 가질 수 있다. 메모리 셀(MC)의 상태가 제1 오프 상태(OFF1)로 판단되면, 선택 회로(530)의 제2 선택 소자(SE2)가 턴-온되고 나머지 선택 소자들(SE1, SE3, SE4)은 턴-오프될 수 있으며, 제2 제어 전압(SEL_off1)이 스위치 소자(SW)에 제어 전압으로 입력될 수 있다. 유사하게, 메모리 셀(MC)의 상태가 제2 오프 상태(OFF2)로 판단되면, 선택 회로(530)의 제3 선택 소자(SE3)가 턴-온되고 나머지 선택 소자들(SE1, SE2, SE4)은 턴-오프되어 제3 제어 전압(SEL_off2)이 스위치 소자(SW)에 입력될 수 있다. 일 실시예에서, 선택 회로(530)가 스위치 소자(SW)에 입력할 수 있는 제어 전압들의 개수는, 메모리 셀(MC)이 가질 수 있는 상태의 개수에 따라 결정될 수 잇다.
도 19는 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 블록도이다.
도 19에 도시한 일 실시예에서 메모리 장치(600)는, 메모리 셀 어레이(610)와 페이지 버퍼 회로(620) 등을 포함할 수 있다. 메모리 셀 어레이(610)는 제1 내지 제4 비트라인들(BL1-BL4), 제1 내지 제4 워드라인들(WL1-WL4) 및 복수의 메모리 셀들(MC)을 포함할 수 있다. 복수의 메모리 셀들(MC)은, 제1 내지 제4 비트라인들(BL1-BL4)과 제1 내지 제4 워드라인들(WL1-WL4)이 교차하는 지점들에 마련될 수 있다. 메모리 셀들(MC) 각각은 스위치 소자 및 가변 저항 소자를 포함할 수 있으며, 가변 저항 소자의 저항 변화를 이용하여 데이터를 기록할 수 있다.
도 19에 도시한 일 실시예에서, 페이지 버퍼 회로(620)는 제1 워드라인(WL1)과 제4 비트라인(BL4)에 연결되는 선택 메모리 셀로부터 데이터를 읽어올 수 있다. 선택 메모리 셀에 연결되는 제1 워드라인(WL1)은 선택 워드라인으로서 제1 바이어스 전압(VB1)을 입력받으며, 선택 메모리 셀에 연결되는 제4 비트라인(BL4)은 선택 비트라인으로서 제2 바이어스 전압(VB2)을 입력받을 수 있다. 한편, 선택 메모리 셀에 연결되지 않는 제2 내지 제4 워드라인들(WL2-WL4)과 제1 내지 제3 비트라인들(BL1-BL3)에는 제3 바이어스 전압(VB3)이 입력될 수 있다. 다만, 바이어스 전압들(VB1, VB2, VB3)의 입력 방식은, 도 21에 도시한 바와 다르게 변형될 수도 있다.
일례로, 제1 바이어스 전압(VB1)은 제2 바이어스 전압(VB2)보다 크며, 제3 바이어스 전압(VB3)은 제1 바이어스 전압(VB1)보다 작고 제2 바이어스 전압(VB2)보다 클 수 있다. 따라서, 선택 메모리 셀에 인가되는 전압 차가 비선택 메모리 셀들에 인가되는 전압 차보다 클 수 있으며, 이상적으로는 선택 메모리 셀을 통해서만 전류가 흐를 수 있다. 페이지 버퍼 회로(620)는 선택 메모리 셀과 제4 비트라인(BL4)에 흐르는 전류를 이용하여 읽기 전압을 생성하고, 읽기 전압을 소정의 기준 전압과 비교함으로써 선택 메모리 셀에 기록된 데이터를 판단할 수 있다.
본 발명의 일 실시예에서, 페이지 버퍼 회로(620)는, 선택 워드라인인 제1 워드라인(WL1)에 입력되는 제1 바이어스 전압(VB1)과, 선택 비트라인인 제4 비트라인(BL4)에 입력되는 제2 바이어스 전압(VB2)을 이용하여 프리차지 동작을 실행할 수 있다. 또한 페이지 버퍼 회로(620)는, 선택 메모리 셀의 전압 및/또는 전류를 이용하여, 선택 메모리 셀의 데이터를 대략적으로 판단하는 프리 센싱 동작을 실행할 수 있다.
일 실시예로, 프리 센싱 동작에서 선택 메모리 셀에 포함되는 가변 저항 소자의 저항이 상대적으로 큰 것으로 판단되면, 페이지 버퍼 회로(620)는 제1 바이어스 전압(VB1)과 제2 바이어스 전압(VB2)의 차이를 감소시킬 수 있다. 반면, 프리 센싱 동작에서 선택 메모리 셀에 포함되는 가변 저항 소자의 저항이 상대적으로 작은 것으로 판단되면, 페이지 버퍼 회로(620)는 제1 바이어스 전압(VB1)과 제2 바이어스 전압(VB2)의 크기를 그대로 유지시킬 수 있다.
도 20은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 블록도이다.
도 20을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(700)는 메모리 셀 어레이(710)와 페이지 버퍼 회로(720)를 포함할 수 있으며, 페이지 버퍼 회로(720)는 선택 회로(730), 충전 회로(740), 및 센싱 회로(750) 등을 포함할 수 있다. 메모리 셀 어레이(710)는 복수의 워드라인들(WL1-WL2) 및 복수의 비트라인들(BL1-BL4)에 연결되는 복수의 메모리 셀들(MC11-MC14, MC21-MC24)을 포함할 수 있다.
워드라인들(WL1-WL2) 및 비트라인들(BL1-BL4) 중에서 선택 워드라인과 선택 비트라인이 각각 결정되면, 충전 회로(740)와 센싱 회로(750)에 의해 워드라인들(WL1-WL2) 및 비트라인들(BL1-BL4) 각각에 바이어스 전압이 입력될 수 있다. 바이어스 전압에 의해 메모리 셀들(MC11-MC14, MC21-MC24) 각각에서 전압 차이가 발생할 수 있으며, 선택 메모리 셀에서 발생하는 전압 차이가 비선택 메모리 셀에서 발생하는 전압 차이보다 클 수 있다.
일례로, 제1 워드라인(WL1)과 제1 비트라인(BL1)이 선택 워드라인 및 선택 비트라인으로 결정되면, 선택 메모리 셀(MC11) 양단에 상대적으로 큰 전압 차이가 발생하도록 바이어스 전압이 결정될 수 있다. 충전 회로(740)와 센싱 회로(750)에 의해 바이어스 전압이 입력되면, 센싱 회로(750)는 선택 메모리 셀(MC11)의 데이터를 대략적으로 판단하는 프리 센싱 동작을 실행할 수 있다.
일 실시예에서, 프리 센싱 동작에 의해 선택 메모리 셀(MC11)의 가변 저항 소자의 저항이 큰 것으로 판단되면, 충전 회로(740)와 센싱 회로(750)에 의해 선택 메모리 셀(MC11)에 걸리는 전압 차이가 감소할 수 있다. 반면, 프리 센싱 동작에 의해 선택 메모리 셀(MC11)의 가변 저항 소자의 저항이 작은 것으로 판단되면, 충전 회로(740)와 센싱 회로(750)는 선택 메모리 셀(MC11)에 걸리는 전압 차이를 그대로 유지할 수 있다. 따라서, 선택 메모리 셀(MC11)의 데이터에 따라 나타나는 선택 비트라인(BL1)과 선택 워드라인(WL1)의 전압 차이를 최소화할 수 있으며, 읽기 동작의 속도 및 소모 전력 등을 개선할 수 있다.
도 21은 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 21에 도시한 실시예에 따른 전자 장치(1000)는 디스플레이(1010), 센서부(1020), 메모리(1030), 포트(1040), 및 프로세서(1050) 등을 포함할 수 있다. 이외에 전자 장치(1000)는 유무선 통신 장치, 전원 장치 등을 더 포함할 수 있다. 도 21에 도시된 구성 요소 가운데, 포트(1040)는 전자 장치(1000)가 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하기 위해 제공되는 장치일 수 있다. 전자 장치(1000)는 일반적인 데스크톱 컴퓨터나 랩톱 컴퓨터 외에 스마트폰, 태블릿 PC, 스마트 웨어러블 기기 등을 모두 포괄하는 개념일 수 있다.
프로세서(1050)는 특정 연산이나 명령어 및 태스크 등을 수행할 수 있다. 프로세서(1050)는 중앙 처리 장치(CPU) 또는 마이크로프로세서 유닛(MCU)일 수 있으며, 버스(1060)를 통해 디스플레이(1010), 센서부(1020), 메모리 장치(1030)는 물론, 포트(1040)에 연결된 다른 장치들과 통신할 수 있다.
메모리(1030)는 전자 장치(1000)의 동작에 필요한 데이터, 또는 멀티미디어 데이터 등을 저장하는 저장 매체일 수 있다. 메모리(1030)는 랜덤 액세스 메모리(RAM)와 같은 휘발성 메모리나, 또는 플래시 메모리 등과 같은 비휘발성 메모리를 포함하는 개념일 수 있다. 또한 메모리(1030)는 저장장치로서 솔리드 스테이트 드라이브(SSD), 하드 디스크 드라이브(HDD), 및 광학 드라이브(ODD) 중 적어도 하나를 포함할 수도 있다. 메모리(1030)는 앞서 도 1 내지 도 20을 참조하여 설명한 다양한 실시예들에 따른 메모리 장치 중 어느 하나를 포함할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1, 2: 메모리 장치
100, 300, 500: 페이지 버퍼
110, 310, 510: 제1 스토리지 회로
120, 320, 520: 제2 스토리지 회로
130, 330, 530: 선택 회로
140, 340, 540: 충전 회로
150, 350, 550: 센싱 회로

Claims (20)

  1. 프리차지(Precharge) 시간 동안 비트라인을 충전하는 충전 회로;
    상기 충전 회로가 상기 비트라인을 충전하는 동안, 상기 비트라인에 연결된 복수의 메모리 셀들 중에서 선택 메모리 셀의 상태에 대응하는 데이터를 판단하여 저장하는 제1 스토리지 회로;
    상기 제1 스토리지 회로와 별개의 회로로 제공되며, 상기 선택 메모리 셀의 상태에 대응하는 데이터를 상기 프리차지 시간 이후에 판단하여 저장하는 제2 스토리지 회로; 및
    상기 비트라인과 상기 충전 회로 사이에 연결되는 스위치 소자를 제어하는 제어 전압을 출력하며, 상기 제1 스토리지 회로에 저장된 데이터에 기초하여 상기 프리차지 시간 동안 상기 제어 전압의 크기를 결정하는 선택 회로; 를 포함하는 페이지 버퍼.
  2. 제1항에 있어서,
    상기 프리차지 시간은 제1 시간 및 상기 제1 시간 이후의 제2 시간을 갖고,
    상기 선택 회로는 상기 제1 시간 동안 제1 제어 전압을 출력하며, 상기 제2 시간 동안 상기 제1 제어 전압 및 상기 제1 제어 전압보다 작은 제2 제어 전압 중 어느 하나를 출력하는 페이지 버퍼.
  3. 제2항에 있어서,
    상기 선택 회로는, 상기 제1 스토리지 회로에 저장된 데이터가 상기 선택 메모리 셀의 오프(OFF) 상태에 대응하면, 상기 제2 시간 동안 상기 제2 제어 전압을 출력하는 페이지 버퍼.
  4. 제2항에 있어서,
    상기 선택 회로는, 상기 제1 스토리지 회로에 저장된 데이터가 상기 선택 메모리 셀의 온(ON) 상태에 대응하면, 상기 제2 시간 동안 상기 제1 제어 전압을 출력하는 페이지 버퍼.
  5. 제2항에 있어서,
    상기 제1 시간과 상기 제2 시간은 서로 다른 페이지 버퍼.
  6. 제2항에 있어서,
    상기 제1 시간은 상기 제2 시간보다 짧은 페이지 버퍼.
  7. 제1항에 있어서,
    상기 선택 회로는, 상기 스위치 소자의 게이트에 연결되는 제1 선택 소자 및 제2 선택 소자를 포함하는 페이지 버퍼.
  8. 제7항에 있어서,
    상기 제1 선택 소자 및 상기 제2 선택 소자는 상기 제1 스토리지 회로에 저장된 데이터에 의해 턴-온 또는 턴-오프되는 페이지 버퍼.
  9. 제1항에 있어서,
    상기 제1 스토리지 회로는 래치 회로 및 버퍼 회로 중 적어도 하나를 포함하는 페이지 버퍼.
  10. 제1항에 있어서,
    상기 제1 스토리지 회로와 상기 제2 스토리지 회로는, 상기 스위치 소자를 통해 상기 비트라인에 연결되는 센싱 노드를 공유하는 페이지 버퍼.
  11. 제1항에 있어서,
    상기 프리차지 시간 동안 상기 제1 스토리지 회로가 활성화되고 상기 제2 스토리지 회로는 비활성화되며,
    상기 프리차지 시간이 경과하면 상기 제1 스토리지 회로가 비활성화되고 상기 제2 스토리지 회로는 활성화되는 페이지 버퍼.
  12. 복수의 메모리 셀들, 및 상기 복수의 메모리 셀들과 연결되는 복수의 비트라인들을 갖는 메모리 셀 어레이; 및
    상기 복수의 비트라인들 중 선택 비트라인에 연결된 선택 메모리 셀의 문턱 전압에 대응하는 데이터를 읽어오며, 제1 시간 동안 상기 선택 비트라인에 제1 충전 전류를 입력하고, 상기 선택 메모리 셀의 문턱 전압이 기준 전압보다 크면, 상기 제1 시간 이후의 제2 시간 동안 상기 제1 충전 전류보다 작은 제2 충전 전류를 상기 선택 비트라인에 입력하는 메모리 컨트롤러; 를 포함하는 메모리 장치.
  13. 제12항에 있어서,
    상기 선택 메모리 셀의 문턱 전압이 상기 기준 전압보다 작으면, 상기 제2 시간 동안 상기 제1 충전 전류를 상기 선택 비트라인에 입력하는 메모리 장치.
  14. 제12항에 있어서,
    상기 메모리 컨트롤러는,
    스위치 소자에 의해 상기 선택 비트라인과 연결되는 충전 회로;
    상기 선택 메모리 셀의 데이터를 읽어와서 저장하는 스토리지 회로; 및
    상기 스토리지 회로에 저장된 데이터에 기초하여, 상기 스위치 소자의 전류를 상기 제1 충전 전류 및 상기 제2 충전 전류 중 하나로 결정하는 선택 회로; 를 포함하는 메모리 장치.
  15. 제14항에 있어서,
    상기 스토리지 회로는, 상기 제1 시간 동안 상기 선택 메모리 셀의 문턱 전압에 대응하는 데이터를 읽어와서 저장하는 제1 스토리지 회로, 및 상기 제2 시간 동안 상기 선택 메모리 셀의 문턱 전압에 대응하는 데이터를 읽어와서 저장하는 제2 스토리지 회로를 포함하며,
    상기 선택 회로는 상기 제1 스토리지 회로에 저장된 데이터에 기초하여 상기 제2 시간 동안 상기 스위치 소자의 전류를 상기 제1 충전 전류 및 상기 제2 충전 전류 중 하나로 결정하는 메모리 장치.
  16. 제12항에 있어서,
    상기 기준 전압은 제1 기준 전압, 상기 제1 기준 전압보다 큰 제2 기준 전압을 갖는 메모리 장치.
  17. 제16항에 있어서,
    상기 메모리 컨트롤러는, 상기 선택 메모리 셀의 문턱 전압이 상기 제1 기준 전압보다 크고 상기 제2 기준 전압보다 작으면, 상기 제2 시간 동안 상기 선택 비트라인에 상기 제2 충전 전류를 입력하고,
    상기 선택 메모리 셀의 문턱 전압이 상기 제2 기준 전압보다 크면, 상기 제2 시간 동안 상기 선택 비트라인에 상기 제2 충전 전류보다 작은 제3 충전 전류를 입력하는 메모리 장치.
  18. 제12항에 있어서,
    상기 선택 비트라인은 제1 선택 비트라인과 제2 선택 비트라인을 포함하고, 상기 선택 메모리 셀은 상기 제1 선택 비트라인에 연결되는 제1 선택 메모리 셀 및 상기 제2 선택 비트라인에 연결되는 제2 선택 메모리 셀을 포함하며,
    상기 메모리 컨트롤러는 상기 제1 선택 비트라인과 상기 제2 선택 비트라인을 동시에 충전하는 메모리 장치.
  19. 제18항에 있어서,
    상기 메모리 컨트롤러는, 상기 제1 선택 메모리 셀의 문턱 전압과 상기 제2 선택 메모리 셀의 문턱 전압에 기초하여, 상기 제2 시간 동안 상기 제1 선택 비트라인, 및 상기 제2 선택 비트라인 각각에 입력되는 충전 전류를 결정하는 메모리 장치.
  20. 복수의 비트라인들에 연결되는 복수의 메모리 셀들을 포함하며, 상기 복수의 메모리 셀들 각각은 제1 문턱 전압 및 상기 제1 문턱 전압보다 작은 제2 문턱 전압 중 하나를 갖는 메모리 셀 어레이; 및
    상기 제1 문턱 전압을 갖는 제1 메모리 셀에 연결된 제1 비트라인과, 상기 제2 문턱 전압을 갖는 제2 메모리 셀에 연결된 제2 비트라인을 동시에 충전하며, 상기 제1 비트라인에 제1 충전 전류를 입력하고 상기 제2 비트라인에 상기 제1 충전 전류와 다른 제2 충전 전류를 입력하여 상기 제1 비트라인과 상기 제2 비트라인을 동시에 충전하는 메모리 컨트롤러; 를 포함하는 메모리 장치.
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