KR102111579B1 - 반도체 메모리 장치 및 그것의 동작 방법 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치에 관한 것이다. 본 발명의 실시 예에 따른 반도체 메모리 장치는 메모리 셀, 제 1 및 제 2 스위칭 소자들을 통해 각각 센싱 노드에 연결된 제 1 및 제 2 센싱 래치부들을 포함하는 페이지 버퍼, 그리고 검증 동작 시 제 1 및 제 2 스위칭 소자들에 각각 서로 다른 전압의 제 1 및 제 2 센싱 신호들을 전송하도록 구성되는 제어 로직을 포함한다. 제 1 및 제 2 스위칭 소자들은 제 1 및 제 2 센싱 신호들에 각각 응답하여 턴온 또는 턴오프되된다.

Description

반도체 메모리 장치 및 그것의 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로서, 좀 더 구체적으로는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명의 실시 예는 향상된 속도를 가지는 반도체 메모리 장치, 그것의 동작 방법, 그것을 포함하는 메모리 시스템, 그리고 그것을 포함하는 컴퓨팅 시스템을 제공하기 위한 것이다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 메모리 셀; 비트 라인을 통해 상기 메모리 셀에 연결된 센싱 노드, 상기 센싱 노드에 공통 연결된 제 1 및 제 2 스위칭 소자들, 그리고 상기 제 1 및 제 2 스위칭 소자들을 통해 각각 상기 센싱 노드에 연결된 제 1 및 제 2 센싱 래치부들을 포함하는 페이지 버퍼; 및 검증 동작 시 상기 메모리 셀의 문턱 전압이 상기 비트 라인을 통해 상기 센싱 노드에 반영될 때, 상기 제 1 및 제 2 스위칭 소자들에 각각 서로 다른 전압의 제 1 및 제 2 센싱 신호들을 전송하도록 구성되는 제어 로직을 포함한다. 상기 제 1 및 제 2 스위칭 소자들은 상기 제 1 및 제 2 센싱 신호들에 각각 응답하여 턴온 또는 턴오프되어, 상기 제 1 및 제 2 센싱 래치부들에 데이터가 센싱된다.
본 발명의 다른 일면은 반도체 메모리 장치의 동작 방법에 관한 것이다. 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 메모리 셀에 연결된 비트 라인을 프리차지하는 단계; 상기 메모리 셀의 문턱 전압을 상기 비트 라인에 반영하는 단계; 및 상기 비트 라인의 전압이 센싱 노드에 전달될 때, 상기 센싱 노드 및 센싱 래치부들 사이에 연결된 복수의 스위칭 소자들에 각각 복수의 센싱 신호들을 전송하는 단계를 포함한다. 상기 복수의 스위칭 소자들은 상기 복수의 센싱 신호들에 각각 응답하여 턴온 또는 턴오프되어, 상기 센싱 래치부들에 데이터가 전달된다.
본 발명의 실시 예에 따른 메모리 시스템은 반도체 메모리 장치; 및 상기 반도체 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함한다. 상기 반도체 메모리 장치는, 메모리 셀; 비트 라인을 통해 상기 메모리 셀에 연결된 센싱 노드, 상기 센싱 노드에 공통 연결된 제 1 및 제 2 스위칭 소자들, 그리고 상기 제 1 및 제 2 스위칭 소자들을 통해 각각 상기 센싱 노드에 연결된 제 1 및 제 2 센싱 래치부들을 포함하는 페이지 버퍼; 및 검증 동작 시 상기 메모리 셀의 문턱 전압이 상기 비트 라인을 통해 상기 센싱 노드에 반영될 때, 상기 제 1 및 제 2 스위칭 소자들에 각각 서로 다른 전압의 제 1 및 제 2 센싱 신호들을 전송하도록 구성되는 제어 로직을 포함한다. 상기 제 1 및 제 2 스위칭 소자들은 상기 제 1 및 제 2 센싱 신호들에 각각 응답하여 턴온 또는 턴오프되어, 상기 제 1 및 제 2 센싱 래치부들에 데이터가 래치된다.
본 발명의 실시 예에 따른 컴퓨팅 시스템은 반도체 메모리 장치를 포함한다. 반도체 메모리 장치는 메모리 셀; 비트 라인을 통해 상기 메모리 셀에 연결된 센싱 노드, 상기 센싱 노드에 공통 연결된 제 1 및 제 2 스위칭 소자들, 그리고 상기 제 1 및 제 2 스위칭 소자들을 통해 각각 상기 센싱 노드에 연결된 제 1 및 제 2 센싱 래치부들을 포함하는 페이지 버퍼; 및 검증 동작 시 상기 메모리 셀의 문턱 전압이 상기 비트 라인을 통해 상기 센싱 노드에 반영될 때, 상기 제 1 및 제 2 스위칭 소자들에 각각 서로 다른 전압의 제 1 및 제 2 센싱 신호들을 전송하도록 구성되는 제어 로직을 포함한다. 상기 제 1 및 제 2 스위칭 소자들은 상기 제 1 및 제 2 센싱 신호들에 각각 응답하여 턴온 또는 턴오프되어, 상기 제 1 및 제 2 센싱 래치부들에 데이터가 래치된다.
본 발명의 실시 예에 따르면, 향상된 속도를 가지는 반도체 메모리 장치, 그것의 동작 방법, 그것을 포함하는 메모리 시스템, 그리고 그것을 포함하는 컴퓨팅 시스템이 제공된다.
도 1은 반도체 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 복수의 메모리 블록들 중 어느 하나를 보여주는 회로도이다.
도 3은 반도체 메모리 장치의 프로그램 동작을 보여주는 순서도이다.
도 4는 메모리 셀 당 1비트가 저장될 때의 문턱 전압 산포를 보여주는 다이어그램이다.
도 5는 메모리 셀 당 2비트들이 저장될 때의 문턱 전압 산포를 보여주는 다이어그램이다.
도 6은 본 발명의 실시 예에 따른 복수의 페이지 버퍼들 중 어느 하나의 페이지 버퍼를 보여주는 블록도이다.
도 7은 본 발명의 실시 예에 따른 검증 동작을 설명하기 위한 타이밍도이다.
도 8 및 도 9는 도 7을 좀 더 상세히 설명하기 위한 도면이다.
도 10은 본 발명의 다른 실시 예에 따른 검증 동작을 설명하기 위한 타이밍도이다.
도 11 및 도 12는 도 10을 좀 더 상세히 설명하기 위한 도면이다.
도 13은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치를 보여주는 블록도이다.
도 14는 도 13의 복수의 페이지 버퍼들 중 어느 하나를 보여주는 블록도이다.
도 15는 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 16은 도 15의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 17은 도 16을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 반도체 메모리 장치(100)를 보여주는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 행 디코더(120), 전압 발생기(130), 읽기 및 쓰기 회로(140), 제어 로직(150) 및 글로벌 버퍼(160)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 행 디코더(120)에 연결되고, 비트 라인들(BL1~BLm)을 통해 읽기 및 쓰기 회로(140)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 메모리 블록(BLK1)의 메모리 셀들은 불휘발성 메모리 셀들이다.
행 디코더(120), 전압 발생기(130), 읽기 및 쓰기 회로(140), 제어 로직(150) 및 글로벌 버퍼(160)는 메모리 셀 어레이(110)를 구동하는 주변 회로(peripheral circuit)로서 동작한다.
행 디코더(120)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 디코더(120)는 제어 로직(150)의 제어에 응답하여 동작하도록 구성된다. 행 디코더(120)는 제어 로직(150)을 통해 어드레스(ADDR)를 수신한다.
반도체 메모리 장치(100)의 프로그램은 페이지 단위로 수행된다. 프로그램 시에 수신되는 어드레스(ADDR)는 블록 어드레스, 행 어드레스를 포함한다.
행 디코더(120)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 행 디코더(120)는 디코딩된 블록 어드레스에 따라 복수의 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록을 선택한다.
행 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하여 선택된 메모리 블록의 하나의 워드 라인을 선택하도록 구성된다. 행 디코더(120)는 전압 발생기(130)로부터의 프로그램 전압을 선택된 워드 라인에 인가하고, 전압 발생기(130)로부터의 프로그램 패스 전압을 비선택된 워드 라인들에 인가한다.
행 디코더(120)는 어드레스 버퍼, 블록 디코더, 행 디코더 등을 포함할 수 있다.
전압 발생기(130)는 제어 로직(150)의 제어에 응답하여 동작한다. 전압 발생기(130)는 반도체 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 내부 전원 전압을 생성한다. 예를 들면, 전압 발생기(130)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성한다. 이렇게 생성된 내부 전원 전압은 행 디코더(120), 읽기 및 쓰기 회로(140), 제어 로직(150) 및 글로벌 버퍼(160)에 제공되어 반도체 메모리 장치(100)의 동작 전압으로서 사용된다.
또한, 전압 발생기(130)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성한다. 실시 예로서, 전압 발생기(130)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(150)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화함으로써 복수의 전압들을 생성한다. 예를 들면, 전압 발생기(130)는 프로그램 동작 시에 프로그램 전압 및 그것보다 낮은 레벨의 프로그램 패스 전압을 발생한다. 생성된 전압들은 행 디코더(120)에 제공된다.
읽기 및 쓰기 회로(140)는 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 읽기 및 쓰기 회로(140)는 복수의 페이지 버퍼들(PB1~PBm)을 포함한다. 복수의 페이지 버퍼들(PB1~PBm)은 제어 로직(150)의 제어에 응답하여 동작한다.
복수의 페이지 버퍼들(PB1~PBm)은 프로그램 동작 시 데이터(DATA)를 글로벌 버퍼(160)로부터 수신 및 저장하고, 저장된 데이터(DATA)에 따라 선택된 워드 라인에 연결된 메모리 셀들을 프로그램한다.
제어 로직(150)은 글로벌 버퍼(160)로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신한다. 제어 로직(150)은 수신된 어드레스(ADDR)를 행 디코더(120)에 전달한다. 그리고, 제어 로직(150)은 수신된 커맨드(CMD)에 응답하여 행 디코더(120), 전압 발생기(130), 읽기 및 쓰기 회로(140) 및 글로벌 버퍼(160)를 제어하도록 구성된다.
글로벌 버퍼(160)는 읽기 및 쓰기 회로(140) 및 제어 로직(150)에 연결된다. 글로벌 버퍼(160)는 제어 로직(150)의 제어에 응답하여 동작한다. 글로벌 버퍼(160)는 외부로부터 커맨드(CMD), 어드레스(ADDR) 및 데이터(DATA)를 수신한다. 글로벌 버퍼(160)는 커맨드(CMD)를 제어 로직(150)에 전송하고, 데이터(DATA)를 읽기 및 쓰기 회로(140)에 전송한다. 글로벌 버퍼(160)는 어드레스(ADDR)를 제어 로직(150)을 통해 행 디코더(120)에 전송하거나, 행 디코더(120)에 직접적으로 전송할 수 있다.
도 2는 도 1의 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)를 보여주는 회로도이다.
도 2를 참조하면, 메모리 블록(BLK1)은 제 1 내지 제 m 셀 스트링들(CS1~CSm)을 포함한다. 제 1 내지 제 m 셀 스트링들(CS1~CSm)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다. 제 1 내지 제 m 셀 스트링들(CS1~CSm)은 공통 소스 라인(CSL), 소스 선택 라인(SSL), 제 1 내지 제 n 워드 라인들(WL1~WLn) 및 드레인 선택 라인(DSL)에 연결된다.
복수의 셀 스트링들(CS1~CSm) 각각은 소스 선택 트랜지스터(SST), 직렬 연결된 복수의 메모리 셀들(M1~Mn) 및 드레인 선택 트랜지스터(DST)를 포함한다. 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL)에 연결된다. 제 1 내지 제 n 메모리 셀들(M1~Mn)은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다. 드레인 선택 트랜지스터(DST)는 드레인 선택 라인(DSL)에 연결된다. 소스 선택 트랜지스터(SST)의 소스 측은 공통 소스 라인(CSL)에 연결된다. 드레인 선택 트랜지스터(DST)의 드레인 측은 해당 비트 라인에 연결된다.
소스 선택 라인(SSL), 제 1 내지 제 n 워드 라인들(WL1~WLn) 및 드레인 선택 라인(DSL)은 도 1의 행 라인들(RL)에 포함된다. 소스 선택 라인(SSL), 제 1 내지 제 n 워드 라인들(WL1~WLn) 및 드레인 선택 라인(DSL)은 행 디코더(120)에 의해 제어된다. 공통 소스 라인(CSL)은, 예를 들면 제어 로직(150)에 의해 제어된다.
도 3은 반도체 메모리 장치(100)의 프로그램 동작을 보여주는 순서도이다.
도 2 및 도 3을 참조하면, S110단계에서, 프로그램 동작이 수행된다. 예를 들면, 선택된 워드 라인(예를 들면, WL2)에 고 전압의 프로그램 전압이 인가되고, 비선택된 워드 라인들(예를 들면, WL1, WL3~WLn)에 프로그램 패스 전압이 인가되고, 소스 선택 라인(SSL)에 전원 전압이 인가되고, 드레인 선택 라인(DSL)에 접지 전압이 인가된다.
페이지 버퍼들(PB1~PBm)은 프로그램될 데이터(DATA, 도 1 참조)에 따라 제 1 내지 제 m 비트 라인들(BL1~Blm)을 제어한다. 문턱 전압이 유지될 메모리 셀(이하, 프로그램 금지 셀)에 연결된 비트 라인에는 프로그램 금지 전압(예를 들면, 전원 전압)이 인가된다. 문턱 전압이 상승할 메모리 셀(이하, 프로그램 허용 셀)에 연결된 비트 라인에는 프로그램 금지 전압보다 낮은 특정 전압이 인가된다.
S120단계에서, 검증 동작이 수행된다. 먼저, 비트 라인들(BL1~BLm)이 프리차지된다. 소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST)가 턴온되도록, 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL)에는 전원 전압이 인가된다. 선택된 워드 라인에 목표 전압이 인가되고, 비선택된 워드 라인들에 검증 패스 전압이 인가된다. 선택된 워드 라인에 연결된 메모리 셀들(이하, 선택된 메모리 셀들)은 그것의 문턱 전압들에 따라 턴온 또는 턴오프되고, 비선택된 워드 라인들에 연결된 메모리 셀들(이하, 비선택된 메모리 셀들)은 검증 패스 전압에 의해 턴온된다. 선택된 메모리 셀들이 턴온되는지 또는 턴오프되는지 여부에 따라 비트 라인들(BL1~BLm)의 전압이 변경된다. 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)의 전압 변화를 센싱하고, 센싱 결과를 제어 로직(150)에 전송한다.
S130단계에서, 제어 로직(150)은 메모리 셀의 문턱 전압이 목표 전압에 도달하였는지 여부에 따라 S110단계를 다시 수행한다.
도 4는 메모리 셀 당 1비트가 저장될 때의 문턱 전압 산포를 보여주는 다이어그램이다. 도 5는 메모리 셀 당 2비트들이 저장될 때의 문턱 전압 산포를 보여주는 다이어그램이다. 가로 축은 메모리 셀의 문턱 전압을 나타내며, 세로 축은 메모리 셀들의 수를 나타낸다.
도 4를 참조하면, 프로그램이 완료되면 메모리 셀들은 소거 상태(E) 또는 목표 전압(TV)보다 높은 프로그램 상태(P)를 갖는다. 프로그램이 수행되기 전에 메모리 셀들은 소거 상태(E)를 가지며, 프로그램 동작(도 3의 S110 참조)이 반복적으로 수행됨에 따라 프로그램 금지 셀들은 소거 상태(E)를 갖고 프로그램 허용 셀들은 프로그램 상태(P)를 갖는다.
한편, 한 번의 프로그램 동작 당 두 번의 검증 동작들이 수행될 수 있다. 즉, 선택된 워드 라인에 임계 전압(CV)이 인가되어 제 1 검증 동작이 수행되고, 이어서 선택된 워드 라인에 목표 전압(TV)이 인가되어 제 2 검증 동작이 수행될 수 있다. 이에 따라, 임계 전압(CV)보다 낮은 문턱 전압을 갖는 프로그램 허용 셀들, 임계 전압(CV)과 목표 전압(TV) 사이의 문턱 전압을 갖는 프로그램 허용 셀들, 그리고 목표 전압(TV)보다 높은 문턱 전압을 갖는 프로그램 허용 셀들이 검출될 수 있다.
이후의 프로그램 동작 시, 임계 전압(CV)보다 낮은 문턱 전압을 갖는 프로그램 허용 셀들의 비트 라인들에 프로그램 허용 전압이 인가되고, 임계 전압(CV)과 목표 전압(TV) 사이 문턱 전압을 갖는 프로그램 허용 셀들의 비트 라인들에 프로그램 허용 전압과 프로그램 금지 전압 사이의 전압이 인가되고, 목표 전압(TV)보다 높은 문턱 전압을 갖는 프로그램 허용 셀들의 비트 라인들에 프로그램 금지 전압이 인가된다.
이러한 방법에 따라 프로그램이 수행되면, 프로그램 허용 셀들의 문턱 전압들이 과도하게 상승하지 않아 프로그램 완료 후 프로그램 상태(P)의 산포 폭은 좁아지게 되고, 읽기 마진(read margin)이 향상된다.
이러한 방법은 메모리 셀 당 2비트들을 저장하기 위한 프로그램 시에도 적용될 수 있다. 도 5를 참조하면, 제 1 프로그램 상태(P1)로 프로그램되기 위한 프로그램 허용 셀들에 대해 제 1 임계 전압(CV) 및 제 1 목표 전압(TV)을 이용하여 검증 동작들을 수행하고, 제 2 프로그램 상태(P2)로 프로그램되기 위한 프로그램 허용 셀들에 대해 제 2 임계 전압(CV) 및 제 2 목표 전압(TV)을 이용하여 검증 동작들을 수행하고, 제 3 프로그램 상태(P3)로 프로그램되기 위한 프로그램 허용 셀들에 대해 제 3 임계 전압(CV) 및 제 3 목표 전압(TV)을 이용하여 검증 동작들을 수행할 수 있다. 제 3 프로그램 상태(P3)보다 더 높은 프로그램 상태는 존재하지 않으므로, 제 3 프로그램 상태(P3)로 프로그램되기 위한 프로그램 허용 셀들에 대해서는 제 3 목표 전압(TV)만을 이용한 한 번의 검증 동작이 수행될 수 있다.
이후 프로그램 동작 시, 비트 라인들(BL1~BLm)에는 검증 결과에 따라 프로그램 허용 전압, 프로그램 허용 전압과 프로그램 금지 전압 사이의 전압, 또는 프로그램 금지 전압이 인가될 것이다.
이러한 방법은 각 상태의 산포 폭이 좁아지는 장점을 가지는 반면, 검증 동작들의 수행 횟수가 지나치게 많아져, 프로그램에 소요되는 시간이 증가한다. 예를 들면, 메모리 셀 당 1 비트를 저장하기 위한 프로그램 시 한 번의 프로그램 동작 당 2번의 검증 동작들이 요구되며, 메모리 셀 당 2 비트들을 저장하기 위한 프로그램 시 한 번의 프로그램 동작 당 6번의 검증 동작들(또는 5번의 검증 동작들)이 요구된다. 메모리 셀 당 더 많은 비트들을 저장하기 위한 프로그램 시에는 한 번의 프로그램 동작 당 더 많은 검증 동작들이 요구될 것이다. 따라서, 검증 동작들의 수행 횟수를 감소시키는 것이 요구된다.
도 6은 본 발명의 실시 예에 따른 복수의 페이지 버퍼들(PB1~PBm) 중 어느 하나의 페이지 버퍼(PB1)를 보여주는 블록도이다.
도 6을 참조하면, 페이지 버퍼(PB1)는 트랜지스터(T1), 제 1 및 제 2 스위칭 소자들(SW1, SW2), 제 1 및 제 2 센싱 래치부들(SLAT1, SLAT2), 적어도 하나의 노멀 래치부(NLAT), 프리차지부(210), 그리고 스위칭부(220)를 포함한다.
제 1 트랜지스터(T1)는 NMOS 트랜지스터로서, 비트 라인(BL1) 및 센싱 노드(SO) 사이에 연결된다. 제 1 트랜지스터(T1)는 연결 신호(CS)에 응답하여 턴온된다. 연결 신호(CS)는 제어 로직(150, 도 1 참조)으로부터 수신된다.
본 발명의 실시 예에 따르면, 센싱 노드(SO)와 제 1 및 제 2 센싱 래치부들(SLAT1, SLAT2) 사이에 배치된 제 1 및 제 2 스위칭 소자들(SW1, SW2)이 제공된다. 제 1 및 제 2 스위칭 소자들(SW1, SW2)은 제 1 및 제 2 센싱 래치부들(SLAT1, SLAT2)의 제 1 및 제 2 래치 노드들(LN1, LN2)에 연결된다.
제 1 및 제 2 스위칭 소자들(SW1, SW2)은 각각 제 2 및 제 3 트랜지스터들(T2, T3)을 포함할 수 있다. 제 2 및 제 3 트랜지스터들(T2, T3)은 각각 서로 다른 전압의 제 1 및 제 2 센싱 신호들(SS1, SS2)에 응답하여 동작한다. 제 1 및 제 2 센싱 신호들(SS1, SS2)은 제어 로직(150)으로부터 수신된다.
검증 동작 시, 제 1 및 제 2 센싱 신호들(SS1, SS2)은 해당 메모리 셀의 문턱 전압이 비트 라인(BL1)을 통해 센싱 노드(SO)에 반영될 때 인에이블되어 상이한 전압 레벨들을 갖는다.
제 1 및 제 2 센싱 래치부들(SLAT1, SLAT2)은 각각 제 1 및 제 2 스위칭 소자들(SW1, SW2)에 연결된다. 제 1 및 제 2 센싱 래치부들(SLAT1, SLAT2)은 각각 제 1 및 제 2 래치들(LAT1, LAT2)을 포함한다. 제 1 및 제 2 래치들(LAT1, LAT2)은 각각 제 1 및 제 2 인에이블 신호(EN1, EN2)에 응답하여 활성화 또는 비활성화된다. 제 1 및 제 2 인에이블 신호(EN1, EN2)는 제어 로직(150)으로부터 수신된다.
각 인에이블 신호가 인에이블되는 경우, 해당 센싱 래치부는 센싱 노드(SO)에 전기적으로 연결되는 것에 관계없이 내부 저장된 데이터를 유지한다. 반면, 각 인에이블 신호가 디스에이블되는 경우, 해당 센싱 래치부는 센싱 노드(SO)에 전기적으로 연결되는지 여부에 따라 변경된 데이터를 저장할 수 있다.
검증 동작 시에, 제 1 및 제 2 래치 노드들(LN1, LN2)에 논리 값 "하이"의 초기 데이터가 저장된다. 센싱 노드(SO)가 제 2 및 제 3 트랜지스터들(T2, T3)의 소스 측이라고 가정한다.
센싱 노드(SO)의 전압이 제 1 센싱 신호(SS1)의 전압에서 제 2 트랜지스터(T2)의 문턱 전압을 뺀 전압보다 낮을 때, 제 2 트랜지스터(T2)는 턴온될 것이다. 제 1 인에이블 신호(EN1)가 디스에이블 상태를 가지는 경우, 제 1 래치 노드(LN1)의 전하들은 센싱 노드(SO)로 방출되고 제 1 래치 노드(LN1)의 논리 값은 "로우"로 변경될 것이다. 센싱 노드(SO)의 전압이 제 1 센싱 신호(SS1)의 전압에서 제 2 트랜지스터(T2)의 문턱 전압을 뺀 전압보다 높을 때, 제 2 트랜지스터(T2)는 턴오프될 것이다.
센싱 노드(SO)의 전압이 제 2 센싱 신호(SS2)의 전압에서 제 3 트랜지스터(T3)의 문턱 전압을 뺀 전압보다 낮을 때, 제 3 트랜지스터(T3)는 턴온될 것이다. 제 2 인에이블 신호(EN2)가 디스에이블 상태를 가지는 경우, 제 2 래치 노드(LN2)의 논리 값은 센싱 노드(SO)의 전압에 따라 "로우"로 변경될 것이다. 센싱 노드(SO)의 전압이 제 2 센싱 신호(SS2)의 전압에서 제 3 트랜지스터(T3)의 문턱 전압을 뺀 전압보다 높을 때, 제 3 트랜지스터(T3)는 턴오프될 것이다.
제어 로직(150)의 제어에 응답하여, 제 1 및 제 2 센싱 래치부들(SLAT1, SLAT2)에 센싱된 데이터는 스위칭부(220)를 통해 제어 로직(150)에 전송될 것이다.
노멀 래치부(NLAT)는 센싱 노드(SO) 및 스위칭부(220) 사이에 연결된다. 반도체 메모리 장치(100)의 프로그램 시에, 노멀 래치부(NLAT)는 글로벌 버퍼(160, 도 1 참조)로부터의 데이터를 스위칭부(220)를 통해 수신한다. 선택된 메모리 셀들에 프로그램될 데이터(DATA, 도 1 참조) 중 비트 라인(BL1)과 연결된 메모리 셀에 프로그램될 데이터가 노멀 래치부(NLAT)에 수신될 것이다.
프리차지부(210)는 PMOS 타입의 제 4 트랜지스터(T4)를 포함한다. 제 4 트랜지스터(T4)는 전원 노드(VCC) 및 센싱 노드(SO) 사이에 연결된다. 제 4 트랜지스터(T4)는 프리차지 신호(PCS)에 응답하여 턴온된다. 프리차지 신호(PCS)는 제어 로직(150)으로부터 수신된다.
스위칭부(220)는 제 1 및 제 2 센싱 래치부들(SLAT1, SLAT2), 그리고 노멀 래치부(NLAT) 중 적어도 하나에 연결된다. 스위칭부(220)는 제어 로직(150)의 제어에 응답하여 글로벌 버퍼(160)으로부터의 데이터를 노멀 래치부(NLAT)에 전달하고, 센싱 래치부들(SLAT1, SLAT2)로부터의 데이터를 제어 로직(150)에 전달한다.
도 7은 본 발명의 실시 예에 따른 검증 동작을 설명하기 위한 타이밍도이다. 도 8 및 도 9는 도 7을 좀 더 상세히 설명하기 위한 도면이다.
도 7을 참조하면, 제 1 시간 구간(T1)에서, 비트 라인(BL1)이 프리차지된다. 연결 신호(CS)는 제 1 전압(V1)보다 높은 전압까지 상승하고, 제 1 센싱 신호(SS1)는 제 1 전압(V1)까지 상승한다. 제 1 및 제 2 인에이블 신호들(EN1, EN2)은 논리 값 "하이"의 인에이블 상태를 갖는다. 제 1 래치 노드(LN1)는 초기 데이터로서 논리 값 "하이"를 가지므로, 제 1 래치 노드(LN1)의 전하들은 센싱 노드(SO)를 통해 비트 라인(BL1)에 전달될 것이다. 즉, 센싱 노드(SO)의 전압은 제 1 전압(V1)에서 Vth(Vth는 T2 및 T3의 문턱 전압)를 뺀 전압까지 상승하고, 센싱 노드(SO)의 전압은 높은 전압의 연결 신호(CS)로 인해 제 1 트랜지스터(T1) 를 통해 비트 라인(BL1)에 전달된다. 제 1 및 제 2 인에이블 신호들(EN1, EN2)은 인에이블 상태를 가지므로, 제 1 및 제 2 래치 노드들(LN1, LN2)은 논리 값 "하이"를 유지한다.
비트 라인(BL1)은 제 1 래치 노드(LN1)로부터 센싱 노드(SO)를 통해 전하들을 공급받아 프리차지된다(도 8의 a).
다른 실시 예로서, 비트 라인(BL1)은 제 2 래치 노드(LN2)로부터 센싱 노드(SO)를 통해 전하들을 공급받을 수 있다. 이 실시 예의 경우, 제 1 시간 구간(T1)에서 제 2 센싱 신호(SS2)가 제 1 전압(V1)까지 상승할 것이다. 또 다른 실시 예로서, 비트 라인(BL1)은 제 1 및 제 2 래치 노드들(LN1, LN2)로부터 센싱 노드(SO)를 통해 전하들을 공급받을 수 있다. 이때, 제 1 시간 구간(T1)에서 제 1 및 제 2 센싱 신호들(SS1, SS2)이 제 1 전압(V1)까지 상승할 것이다.
제 2 시간 구간(T2)에서, 이벨류에이션(evaluation)이 수행된다. 연결 제어 신호(CS) 및 제 1 센싱 신호(SS1)는 접지 전압을 갖는다. 이때, 소스 선택 라인(SSL)에, 예를 들면 전원 전압을 인가하여 소스 선택 트랜지스터(SST)가 턴온된다. 선택된 워드 라인(WL_SEL)에는 목표 전압(예를 들면, 도 4의 TV)이 인가된다. 선택된 워드 라인(WL_SEL, 예를 들면 WL1)에 연결된 선택된 메모리 셀의 문턱 전압과 목표 전압의 차이에 따라, 선택된 메모리 셀이 턴온되는 정도가 결정된다. 비트 라인(BL1)에 프리차지된 전하들은 선택된 메모리 셀이 턴온되는지 여부에 따라 소스 선택 트랜지스터(SST)를 통해 방출된다(도 8의 b). 도 7에 도시되지는 않으나, 비선택된 워드 라인에 연결된 메모리 셀들이 턴온되도록 비선택된 워드 라인들(예를 들면, WL2~WLn)에 검증 패스 전압이 인가되고, 드레인 선택 라인에는 전원 전압이 인가될 것이다.
제 3 시간 구간(T3)에서, 연결 제어 신호(CS)는 제 1 전압(V1)보다 높은 전압까지 상승한다. 비트 라인(BL1)의 전압은 센싱 노드(SO1)에 전달된다. 도 7에서, 소스 선택 라인(SSL)은 전원 전압으로 유지되고 선택된 워드 라인(WL_SEL)은 목표 전압으로 유지되는 것이 도시된다. 그러나, 이는 예시적인 것으로서 소스 선택 라인(SSL) 및 선택된 워드 라인(WL_SEL)에 접지 전압이 인가될 수도 있다.
제 1 센싱 신호(SS1)는 제 2 전압(V2)까지 상승한다. 제 2 센싱 신호(SS2)는 제 2 전압(V2)에서 소정의 전압을 뺀 제 3 전압(V2-dV)까지 상승한다. 즉, 제 1 센싱 신호(SS1)의 전압은 제 2 센싱 신호(SS2)의 전압보다 높다.
제 1 및 제 2 인에이블 신호들(EN1, EN2)은 논리 값 "로우"로 디스에이블된다. 제 1 및 제 2 센싱 래치부들(SLAT1, SLAT2)은 센싱 노드(SO)에 전기적으로 연결되는 지 여부에 따라 변경된 데이터를 저장할 수 있다.
본 발명의 실시 예에 따르면, 제 2 및 제 3 트랜지스터들(T2, T3)은 센싱 노드(SO)의 전압을 동시에 센싱하여 제 1 및 제 2 센싱 래치부들(SLAT1, SLAT2)에 각각 데이터를 전달한다.
좀 더 구체적으로 설명하면 다음과 같다.
센싱 노드(SO)의 전압이 제 3 전압(V2-dV)에서 Vth를 뺀 전압보다 낮을 때, 제 2 및 제 3 트랜지스터(T2, T3)는 모두 턴온된다. 제 1 및 제 2 래치 노드들(LN1, LN2)의 논리 값은 "로우"로 변경된다. 이는, 선택된 메모리 셀은 목표 전압(TV)보다 많이 낮은 것을 의미한다. 선택된 메모리 셀은, 예를 들면 임계 전압(CV)보다 낮은 문턱 전압을 갖는 것으로 판별될 수 있다.
이러한 경우, 이후 프로그램 동작 시에 비트 라인(BL1)에 프로그램 허용 전압이 인가될 수 있다.
센싱 노드(SO)의 전압이 제 2 전압(V2)에서 Vth를 뺀 전압보다 낮고 제 3 전압(V2-dV)에서 Vth를 뺀 전압보다 높을 때, 제 2 트랜지스터(T2)는 턴온되고 제 3 트랜지스터(T3)는 턴오프된다. 제 1 래치 노드(LN1)의 논리 값은 "로우"로 변경되고, 제 2 래치 노드(LN2)의 논리 값은 "하이"를 유지한다. 선택된 메모리 셀은, 예를 들면 임계 전압(CV, 도 4 참조)보다 높고 목표 전압(TV, 도 4 참조)보다 낮은 문턱 전압을 갖는 것으로 판별된다.
이러한 경우, 이후 프로그램 동작 시에 비트 라인(BL1)에 프로그램 허용 전압과 프로그램 금지 전압 사이의 전압이 인가될 수 있다.
센싱 노드(SO)의 전압이 제 2 전압(V2)에서 Vth를 뺀 전압보다 높을 때, 제 2 및 제 3 트랜지스터들(T2, T3)은 모두 턴오프되고 제 1 및 제 2 래치 노드들(LN1, LN2)은 논리 값 "하이"를 유지한다. 선택된 메모리 셀은, 예를 들면 프로그램 상태(P, 도 4 참조)를 갖는 것으로 판별된다.
이는, 선택된 메모리 셀이 목표 전압(TV)보다 높은 문턱 전압을 갖는 것을 의미하며, 이후 프로그램 동작 시에 비트 라인(BL1)에 프로그램 금지 전압이 인가될 수 있다.
결과적으로, 임계 전압(CV) 및 목표 전압(TV)을 이용한 두 번의 검증 동작들을 수행한 것과 마찬가지의 효과를 달성할 수 있다. 즉, 비트 라인(BL1)의 전압은 센싱 노드(SO)에 전달되며, 제 1 및 제 2 스위칭 소자들(SW1, SW2)은 센싱 노드(SO)의 전압을 동시에 센싱하여 센싱 래치부들(SLAT1, SLAT2)에 데이터를 전달할 수 있다(도 9의 c).
제 4 시간 구간(T4)에서, 제 1 및 제 2 인에이블 신호들(EN1, EN2)이 논리 값 "하이"로 인에이블된다. 이에 따라, 제 1 및 제 2 센싱 래치부들(SLAT1, SLAT2)은 전달된 데이터를 래치할 수 있다.
연결 신호(CS), 그리고 제 1 및 제 2 센싱 신호들(SS1, SS2)은 접지 전압으로 변경된다. 센싱 노드(SO)는 디스차지된다.
본 발명의 실시 예에 따르면, 페이지 버퍼(PB1)는 센싱 노드(SO) 및 복수의 센싱 래치부들(SLAT1, SLAT2) 사이에 연결되는 복수의 스위칭 소자들(SW1, SW2)을 포함한다. 그리고, 검증 동작 시 메모리 셀의 문턱 전압이 비트 라인(BL1)을 통해 센싱 노드(SO)에 반영될 때 스위칭 소자들(SW1, SW2)을 제어하기 위한 복수의 센싱 신호들(SS1, SS2)이 제공된다. 이에 따라, 한 번의 이벨류에이션 후 2번의 센싱 동작들이 동시에 수행될 수 있고, 이에 따라 2 번의 검증 동작들을 수행한 것과 동일한 효과가 달성될 수 있다. 따라서, 반도체 메모리 장치(100)의 프로그램 속도는 향상된다.
도 10은 본 발명의 다른 실시 예에 따른 검증 동작을 설명하기 위한 타이밍도이다. 도 11 및 도 12는 도 10을 좀 더 상세히 설명하기 위한 도면이다.
도 10을 참조하면, 연결 신호(CS) 및 제 1 센싱 신호(SS1)를 제외하면, 나머지 신호들은 도 7과 동일하게 제어된다. 이하, 중복되는 설명은 생략된다.
연결 신호(CS)는 제 1 시간 구간(T1)에서 제 1 전압(V1)을 갖는다. 이때, 도 10에 도시되지는 않으나 프리차지 신호(PCS)는 논리 값 "로우"로서 인에이블될 것이다. 이때, 제 1 센싱 신호(SS1)는 제 1 시간 구간(T1)에서 접지 전압으로 유지된다.
따라서, 비트 라인(BL1)은 도 11에 도시된 바와 같이 전원 노드(VCC)로부터 프리차지부(210) 및 센싱 노드(SO)를 통해 프리차지된다(d). 이때, 비트 라인(BL1)은 제 1 전압(V1)을 갖는 연결 신호(CS)에 따라 제 1 전압(V1)에서 제 1 트랜지스터(T1)의 문턱 전압을 뺀 전압까지 상승한다.
이후, 이벨류에이션이 수행되어 비트 라인(BL1)에 프리차지된 전하들은 선택된 메모리 셀이 턴온되는지 여부에 따라 소스 선택 트랜지스터(SST)를 통해 방출된다(도 11의 e). 그리고, 비트 라인(BL1)의 전압은 센싱 노드(SO)에 전달되며, 제 1 및 제 2 스위칭 소자들(SW1, SW2)은 센싱 노드(SO)의 전압을 동시에 센싱하여 제 1 및 제 2 센싱 래치부들(SLAT1, SLAT2)에 해당 데이터를 전달한다(도 12의 f).
도 13은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치(300)를 보여주는 블록도이다.
도 13을 참조하면, 반도체 메모리 장치(300)는 메모리 셀 어레이(110), 행 디코더(320), 전압 발생기(330), 읽기 및 쓰기 회로(340), 제어 로직(350) 및 글로벌 버퍼(360)를 포함한다.
읽기 및 쓰기 회로(340)에 포함된 복수의 페이지 버퍼들(331~33R)은 이븐 비트 라인들(BLe1~BLeR) 및 오드 비트 라인들(BLo1~BLoR)을 통해 메모리 셀 어레이에 연결된다. 각 페이지 버퍼는 하나의 이븐 비트 라인 및 하나의 오드 비트 라인으로 구성된 비트 라인 쌍을 통해 메모리 셀 어레이에 연결된다.
도 14는 도 13의 복수의 페이지 버퍼들(331~33R) 중 어느 하나(331)를 보여주는 블록도이다.
도 14를 참조하면, 페이지 버퍼(331)는 트랜지스터(T1), 제 1 및 제 2 스위칭 소자들(SW1, SW2), 제 1 및 제 2 센싱 래치부들(SLAT1, SLAT2), 적어도 하나의 노멀 래치부(NLAT), 프리차지부(410), 스위칭부(420), 그리고 비트 라인 선택부(430)를 포함한다.
본 발명의 기술적 사상은 이븐 오드 비트 라인 구조에도 적용될 수 있다. 즉, 페이지 버퍼(331)는 이븐 비트 라인(BLe1) 및 오드 비트 라인(BLo1)에 연결되는 비트 라인 선택부(430)를 포함할 수 있다. 검증 동작 시에, 비트 라인 선택부(430)는 이븐 비트 라인(BLe1) 및 오드 비트 라인(BLo1) 중 어느 하나를 선택하고, 선택된 비트 라인과 트랜지스터(T1)를 전기적으로 연결할 것이다. 그리고, 도 7 내지 도 9를 참조한 실시 예, 또는 도 10 내지 도 12를 참조한 실시 예에 따라 검증 동작이 수행될 것이다.
도 15는 도 1의 반도체 메모리 장치(100)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 15를 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1200)를 포함한다.
반도체 메모리 장치(100)는 도 1 또는 도 13을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1200)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1200)는 램(1210, Random Access Memory), 프로세싱 유닛(1220, processing unit), 호스트 인터페이스(1230, host interface), 메모리 인터페이스(1240, memory interface) 및 에러 정정 블록(1250)을 포함한다. 램(1210)은 프로세싱 유닛(1220)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1220)은 컨트롤러(1200)의 제반 동작을 제어한다.
호스트 인터페이스(1230)는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1240)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다.
컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline integrated circuit (SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 16은 도 15의 메모리 시스템(1000)의 응용 예(2000)를 보여주는 블록도이다.
도 16을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 16에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 15를 참조하여 설명된 컨트롤러(1200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 16에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.
도 17은 도 16을 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다.
도 17을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 17에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 17에서, 도 16을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 15를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 15 및 도 16을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
110: 메모리 셀 어레이
120: 행 디코더
130: 전압 발생기
140: 읽기 및 쓰기 회로
150: 제어 로직
160: 글로벌 버퍼
PB1~PBm: 제 1 내지 제 m 페이지 버퍼들
SW1, SW2: 제 1 및 제 2 스위칭 소자들
SLAT1, SLAT2: 제 1 및 제 2 센싱 래치부들

Claims (21)

  1. 메모리 셀;
    비트 라인을 통해 상기 메모리 셀에 연결된 센싱 노드, 상기 센싱 노드에 공통 연결된 제 1 및 제 2 스위칭 소자들, 그리고 상기 제 1 및 제 2 스위칭 소자들을 통해 각각 상기 센싱 노드에 연결된 제 1 및 제 2 센싱 래치부들을 포함하는 페이지 버퍼; 및
    검증 동작 시 상기 메모리 셀의 문턱 전압이 상기 비트 라인을 통해 상기 센싱 노드에 반영될 때, 상기 제 1 및 제 2 스위칭 소자들에 각각 서로 다른 전압의 제 1 및 제 2 센싱 신호들을 전송하도록 구성되는 제어 로직을 포함하고,
    상기 제 1 및 제 2 센싱 신호들은 서로 다른 전압 레벨을 가지며,
    상기 센싱 노드의 전압이 데이터 비트로서 상기 제 1 및 제 2 스위칭 소자를 통해 상기 제 1 및 제 2 센싱 래치부에 전달되도록, 상기 제 1 및 제 2 스위칭 소자들은 상기 센싱 노드의 전압 및 대응하는 센싱 신호에 따라 턴온 또는 턴오프되는 반도체 메모리 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    제 1 및 제 2 센싱 신호들에 응답하여, 상기 제 1 및 제 2 센싱 래치부들에 각각 제 1 및 제 2 비트들이 센싱되는 반도체 메모리 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 검증 동작 후 프로그램 동작 시에, 상기 제 1 및 제 2 비트들에 따라 상기 비트 라인에 프로그램 허용 전압, 프로그램 금지 전압 또는 상기 프로그램 허용 전압과 상기 프로그램 금지 전압 사이의 전압이 인가되는 반도체 메모리 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 제 1 및 제 2 비트들이 제 1 논리 값을 가질 때 상기 비트 라인에 상기 프로그램 허용 전압이 인가되고,
    상기 제 1 비트가 상기 제 1 논리 값을 가지고 상기 제 2 비트가 제 2 논리 값을 가질 때 상기 비트 라인에 상기 프로그램 허용 전압 및 상기 프로그램 금지 전압 사이의 상기 전압이 인가되고,
    상기 제 1 및 제 2 비트들이 상기 제 2 논리 값을 가질 때 상기 비트 라인에 상기 프로그램 금지 전압이 인가되는 반도체 메모리 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 검증 동작 시에, 상기 비트 라인은 상기 제 1 및 제 2 센싱 래치부들 중 적어도 하나로부터 상기 센싱 노드를 통해 전하들을 수신하여 프리차지되는 반도체 메모리 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 페이지 버퍼는 전원 노드와 상기 센싱 노드 사이에 연결된 프리차지부를 더 포함하고,
    상기 검증 동작 시에, 상기 비트 라인은 상기 프리차지부로부터 상기 센싱 노드를 통해 전하들을 수신하여 프리차지되는 반도체 메모리 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제어 로직은 제 1 및 제 2 인에이블 신호들을 각각 상기 제 1 및 제 2 센싱 래치부들에 더 전송하도록 구성되는 반도체 메모리 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 제 1 및 제 2 인에이블 신호들이 디스에이블될 때, 상기 센싱 노드의 전압이 상기 데이터 비트로서 상기 제 1 및 제 2 스위칭 소자들을 통해 상기 제 1 및 제 2 센싱 래치부들에 전달되는 반도체 메모리 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 제 1 및 제 2 인에이블 신호들이 인에이블될 때, 상기 제 1 및 제 2 센싱 래치부들 내 상기 데이터 비트가 유지되는 반도체 메모리 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 1 스위칭 소자는 상기 제 1 센싱 신호의 전압에 따라 상기 센싱 노드의 전압을 제 1 데이터 비트로서 상기 제 1 센싱 래치부에 전달하고, 상기 제 2 스위칭 소자는 상기 제 2 센싱 신호의 전압에 따라 상기 센싱 노드의 전압을 제 2 데이터 비트로서 상기 제 2 센싱 래치부에 전달하는 반도체 메모리 장치.
  11. 반도체 메모리 장치의 동작 방법에 있어서:
    메모리 셀에 연결된 비트 라인을 프리차지하는 단계;
    상기 메모리 셀의 문턱 전압에 따라 상기 비트 라인에 프리차지 된 전하를 디스차지하는 단계; 및
    상기 비트 라인의 전압이 센싱 노드에 전달될 때, 상기 센싱 노드 및 센싱 래치부들 사이에 연결된 복수의 스위칭 소자들에 각각 복수의 센싱 신호들을 전송하는 단계를 포함하되,
    상기 복수의 센싱 신호들을 서로 다른 전압 레벨을 가지며,
    상기 센싱 노드의 전압이 복수의 데이터 비트들로서 상기 복수의 스위칭 소자들을 통해 상기 센싱 래치부들에 전달되도록, 상기 복수의 스위칭 소자들은 상기 센싱 노드의 전압 및 대응하는 센싱 신호에 따라 턴온 또는 턴오프되는 동작 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 프리차지하는 단계는 상기 센싱 래치부들 중 적어도 하나로부터 상기 센싱 노드를 통해 상기 비트 라인에 전하들을 공급하는 단계를 포함하는 동작 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 프리차지하는 단계는 상기 센싱 노드에 연결된 프리차지부에 의해 상기 센싱 노드를 통해 상기 비트 라인에 전하들을 공급하는 단계를 포함하는 동작 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 복수의 센싱 래치부들에 복수의 인에이블 신호들을 전송하는 단계를 더 포함하고,
    상기 복수의 센싱 래치부들은 상기 복수의 인에이블 신호들에 응답하여 비활성화되는 동작 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 센싱 노드의 전압이 상기 복수의 데이터 비트들로서 상기 복수의 스위칭 소자들을 통해 상기 센싱 래치부들에 전달되는 동작 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 복수의 인에이블 신호들이 인에이블될 때 상기 센싱 래치부들 내 상기 복수의 데이터 비트들이 유지되는 동작 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 센싱 래치부들에 전달된 상기 복수의 데이터 비트들에 따라 프로그램 동작 시 상기 비트 라인에 프로그램 허용 전압, 프로그램 금지 전압 또는 상기 프로그램 허용 전압과 상기 프로그램 금지 전압 사이의 전압을 인가하는 단계를 더 포함하는 동작 방법.
  18. 삭제
  19. 반도체 메모리 장치; 및
    상기 반도체 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하되,
    상기 반도체 메모리 장치는,
    메모리 셀;
    비트 라인을 통해 상기 메모리 셀에 연결된 센싱 노드, 상기 센싱 노드에 공통 연결된 제 1 및 제 2 스위칭 소자들, 그리고 상기 제 1 및 제 2 스위칭 소자들을 통해 각각 상기 센싱 노드에 연결된 제 1 및 제 2 센싱 래치부들을 포함하는 페이지 버퍼; 및
    검증 동작 시 상기 메모리 셀의 문턱 전압이 상기 비트 라인을 통해 상기 센싱 노드에 반영될 때, 상기 제 1 및 제 2 스위칭 소자들에 각각 서로 다른 전압의 제 1 및 제 2 센싱 신호들을 전송하도록 구성되는 제어 로직을 포함하며,
    상기 제 1 및 제 2 센싱 신호들을 서로 다른 전압 레벨을 가지고,
    상기 센싱 노드의 전압이 데이터 비트로서 상기 제 1 및 제 2 스위칭 소자를 통해 상기 제 1 및 제 2 센싱 래치부에 전달되도록, 상기 제 1 및 제 2 스위칭 소자들은 상기 센싱 노드의 전압 및 대응하는 센싱 신호에 따라 턴온 또는 턴오프되는 메모리 시스템.
  20. 반도체 메모리 장치를 포함하는 컴퓨팅 시스템에 있어서:
    상기 반도체 메모리 장치는,
    메모리 셀;
    비트 라인을 통해 상기 메모리 셀에 연결된 센싱 노드, 상기 센싱 노드에 공통 연결된 제 1 및 제 2 스위칭 소자들, 그리고 상기 제 1 및 제 2 스위칭 소자들을 통해 각각 상기 센싱 노드에 연결된 제 1 및 제 2 센싱 래치부들을 포함하는 페이지 버퍼; 및
    검증 동작 시 상기 메모리 셀의 문턱 전압이 상기 비트 라인을 통해 상기 센싱 노드에 반영될 때, 상기 제 1 및 제 2 스위칭 소자들에 각각 서로 다른 전압의 제 1 및 제 2 센싱 신호들을 전송하도록 구성되는 제어 로직을 포함하며,
    상기 제 1 및 제 2 센싱 신호들을 서로 다른 전압 레벨을 가지고,
    상기 센싱 노드의 전압이 데이터 비트로서 상기 제 1 및 제 2 스위칭 소자를 통해 상기 제 1 및 제 2 센싱 래치부에 전달되도록, 상기 제 1 및 제 2 스위칭 소자들은 상기 센싱 노드의 전압 및 대응하는 센싱 신호에 따라 턴온 또는 턴오프되는 컴퓨팅 시스템.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 1 및 제 2 센싱 신호는 상기 제1 및 제2 스위칭 소자들에 동시에 전달되는 반도체 메모리 장치.
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