TWI578319B - 以升壓來感測之技術 - Google Patents

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TWI578319B
TWI578319B TW104125963A TW104125963A TWI578319B TW I578319 B TWI578319 B TW I578319B TW 104125963 A TW104125963 A TW 104125963A TW 104125963 A TW104125963 A TW 104125963A TW I578319 B TWI578319 B TW I578319B
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Description

以升壓來感測之技術 發明領域
本揭示案係關於感測，特定而言，係關於以升壓進行感測。
發明背景
記憶體例如電腦記憶體包括依電性記憶體及非依電性記憶體(NVM)。依電性記憶體在供電時保持所儲存資訊，且在電力經移除時丟失所儲存資訊。NVM在電力經移除之後保持所儲存資訊。依電性記憶體包括例如動態隨機存取記憶體(動態RAM)及靜態RAM。NVM包括例如唯讀記憶體(ROM)及一些類型之RAM。NVM技術可包括但不限於相變記憶體(PCM)、三維交叉點記憶體、電阻性記憶體、奈米線記憶體、鐵電電晶體隨機存取記憶體(FeTRAM)、諸如NAND或NOR的快閃記憶體、磁阻隨機存取記憶體(MRAM)、併入憶阻器技術的記憶體、自旋轉移力矩(STT)-MRAM等。
依據本發明之一實施例，係特地提出一種設備， 其包含：升壓邏輯，其包含：一升壓源；以及複數個升壓介面，其耦接至該升壓源，該升壓源經組配來將一升壓箝制電壓提供至該等複數個升壓介面中每一者，該等複數個升壓介面中每一者包含一個別緩衝器，該個別緩衝器經組配來自一個別負載緩衝該升壓源，每一升壓介面經組配來將一升壓電壓提供至該個別負載，該升壓電壓經組配來增加一感測窗口，該升壓電壓與該升壓箝制電壓有關。
100‧‧‧系統方塊圖/系統
102‧‧‧處理器
104‧‧‧記憶體控制器
106‧‧‧記憶體陣列
107‧‧‧晶片組
108‧‧‧匯流排
109‧‧‧周邊裝置
110‧‧‧記憶體控制器邏輯/記憶 體邏輯控制器
114‧‧‧WL控制邏輯
115a~115n、147a~147p‧‧‧字線(WL)
116‧‧‧BL控制邏輯
117a~117m、204、404‧‧‧位元線(BL)
118、400‧‧‧感測電路
120、410、510、610、710、810‧‧‧升壓源
121a~121m、420、520、620、720、820‧‧‧升壓介面
122a~122m、202、406a~406m、506a~506m、606a~606m、706a~706m、806a~806m‧‧‧感測放大器
129‧‧‧共用物
130a~130m、132a~132m‧‧‧記憶體單元串
140a~140p‧‧‧記憶體單元
142、144‧‧‧選擇器
143、145‧‧‧選擇器線
206‧‧‧電容器
210~214‧‧‧NMOS電晶體
220~228‧‧‧PMOS電晶體
230、430‧‧‧鎖存器
240、440、540、640、740‧‧‧感測電容器
250、402、502、602、702、802‧‧‧升壓邏輯
252、652、752、852‧‧‧升壓區域節點
302、352、650、750、850‧‧‧計時圖
304‧‧‧WL電壓
306‧‧‧BLClamp1
308‧‧‧BLClamp2
310‧‧‧PREC
312‧‧‧ISO
314‧‧‧BL電壓
316‧‧‧TDC_感測電壓/升壓電壓Vboost
318‧‧‧虛線/PMOS-Vth
322、332‧‧‧閃控
326‧‧‧TDC_感測電壓/升壓電壓Vboost1
324、334‧‧‧升壓電壓/升壓
328‧‧‧虛線
411‧‧‧升壓箝制電力源/升壓箝制電力供應
412‧‧‧開關
413、513、713‧‧‧升壓重設邏輯
415、715‧‧‧升壓放電邏輯
426、428‧‧‧電晶體
452‧‧‧節點
460‧‧‧第一路徑
462‧‧‧第二路徑
464‧‧‧第三路徑
500‧‧‧實例/感測電路
512‧‧‧升壓箝制電力源
514、616、816‧‧‧反向器
522‧‧‧緩衝器
524、624、724、824‧‧‧升壓重設電晶體
552‧‧‧升壓區域節點/節點
600‧‧‧第一實例/感測電路
611‧‧‧升壓箝制電力供應
614‧‧‧電流產生器
618、818‧‧‧源極重設電晶體
622、722、822‧‧‧緩衝器電晶體
626、726‧‧‧升壓放電電晶體
700‧‧‧第二實例/感測電路
711、811‧‧‧升壓電壓源
714‧‧‧放電允用反向器
716‧‧‧重設允用反向器
800‧‧‧第三實例/感測電路
814‧‧‧調節器
864‧‧‧路徑
900‧‧‧流程圖
902~912‧‧‧操作
所請求標的之特徵及優點自與所請求標的一致的實施例之以下詳細描述將為顯而易見的，應參考隨附圖式考慮該描述，在隨附圖式中：圖1例示與本揭示案之若干實施例一致的系統方塊圖；圖2例示與本揭示案之若干實施例一致的耦接至位元線的具有升壓之示例性感測放大器；圖3A及圖3B分別例示與本揭示案之若干實施例一致的與讀取單階記憶體單元(SLC)及多階記憶體單元(MLC)有關的計時圖；圖4例示與本揭示案之各種實施例一致的包括升壓邏輯之示例性感測電路；圖5例示與SLC記憶體單元有關的包括圖4之升壓邏輯的感測電路之一實例；圖6A及圖6B分別例示與MLC記憶體單元有關的包括圖4之升壓邏輯的感測電路之第一實例及相關聯計時圖；圖7A及圖7B分別例示與MLC記憶體單元有關的包括 圖4之升壓邏輯的感測電路之第二實例及相關聯計時圖；圖8A及圖8B分別例示與MLC記憶體單元有關的包括圖4之升壓邏輯的感測電路之第三實例及相關聯計時圖；以及圖9例示與本揭示案之各種實施例一致的用於使用升壓來增加感測窗口之操作的流程圖。
儘管以下詳細描述將參考例示性實施例來進行，但熟習該項技術者將明白該等實施例之許多替選方案、修改及變化。
較佳實施例之詳細說明
一般而言，本揭示案描述經組配來增加與存取記憶體單元有關的感測窗口的設備、系統及方法。設備包括經組配來產生、維持、調整升壓電壓且/或使升壓電壓放電的升壓邏輯。升壓電壓隨後可利用來增加感測窗口。升壓邏輯包括升壓源及多個升壓介面。升壓源經組配來產生升壓箝制電壓且將升壓箝制電壓提供至升壓介面。每一升壓介面經組配來將與升壓箝制電壓有關的升壓電壓提供至記憶體陣列之每一感測放大器中的個別負載，例如，感測元件。例如，感測元件可為感測電容器。升壓介面經組配來自負載緩衝升壓源以降低且/或防止升壓電壓對負載之相依性。例如，在記憶體讀取操作中，可平行地讀取多個記憶體單元。感測電容器可經組配來將感測電流提供至目標記憶體單元。取決於記憶體單元狀態，可自感測電容器汲 取較多或較少電流。因此，負載可取決於記憶體單元狀態。當負載電流為相對高時，緩衝經組配來防止升壓箝制電壓下跌。
升壓邏輯可進一步包括經組配來耗盡與升壓電壓有關的所儲存電荷的升壓重設邏輯。在一些實施例中，升壓邏輯可進一步包括經組配來使升壓電壓自第一電壓Vboost1降低至第二電壓Vboost2的升壓放電邏輯。包括升壓重設邏輯的升壓邏輯可利用於感測單階記憶體單元，如本文所描述。包括升壓重設邏輯及升壓放電邏輯的升壓邏輯可利用於感測多階記憶體單元，如本文所描述。
圖1例示與本揭示案之若干實施例一致的系統方塊圖100。系統100可對應於：計算裝置，包括但不限於伺服器、工作站電腦、桌上型電腦、膝上型電腦、平板電腦(例如，iPad®、GalaxyTab®等)、超級可攜式電腦(ultraportable computer)、超級行動電腦(ultramobile computer)、隨身型易網機電腦及/或次筆記型電腦；行動電話，包括但不限於智慧型電話(例如，iPhone®、以Android®為基礎的電話、Blackberry®、以Symbian®為基礎的電話、以Palm®為基礎的電話等)及/或功能型電話(feature phone)；個人數位助理(PDA)等。
系統100包括處理器102、記憶體控制器104、記憶體陣列106及晶片組107。在一些實施例中，系統100可包括一或多個周邊裝置109，該一或多個周邊裝置藉由晶片組107耦接至系統100。周邊裝置109可包括例如：使用者介面 裝置，包括顯示器、觸控螢幕顯示器、印表機、小鍵盤、鍵盤等；通訊邏輯；有線及/或無線；儲存裝置，包括硬碟片驅動機、固態驅動機、可移儲存媒體等。
處理器102藉由匯流排108耦接至記憶體控制器104。處理器102可將包括記憶體位址之讀取及/或寫入請求及/或相關聯資料提供至記憶體控制器104，且可自記憶體控制器104接收讀取資料。例如，處理器102可自周邊裝置109中一或多者接收一或多個記憶體存取請求，且可將對應讀取及/或寫入請求提供至記憶體控制器104。記憶體控制器104經組配來執行例如讀取及/或寫入一或多個目標記憶體單元的記憶體存取操作，且產生、維持、調整升壓電壓且/或使升壓電壓放電，該升壓電壓經組配來增加用於每一記憶體單元之感測窗口。應注意的是，系統100經簡化以便於例示及描述。
記憶體陣列106包括字線(WL)115a、......、115n之多個群組、多個位元線(BL)117a、117b、......、117m及多個記憶體單元串130a、130b、......、130m、......、132a、132b、......、132m。記憶體陣列106可藉由WL 115a、......、115n之群組中一或多者及/或BL 117a、117b、......、117m中一或多者耦接至記憶體控制器104。多個記憶體單元串例如記憶體單元串130a、......、132a中每一者可經由BL例如BL 117a可控制地耦接至記憶體控制器104。例如，記憶體陣列106可對應於NAND快閃記憶體。
每一記憶體單元串例如記憶體單元串130a包括 串聯地耦接的多個記憶體單元，例如，記憶體單元140a、......、140p。記憶體單元串130a包括多個選擇器142、144。每一選擇器142、144可藉由個別選擇器線143、145耦接至記憶體控制器104。每一選擇器線143、145經組配來將控制信號傳送至個別選擇器142、144。選擇器142經組配來將記憶體單元串130a可控制地耦接至相關聯BL，例如，BL 117a，且選擇器144經組配來將記憶體單元串130a可控制地耦接至共用物129，例如，基板。選擇器142、144可包括雙向定限開關、二極體、雙極型接面電晶體、場效電晶體等。
例如，串中的第一記憶體單元140a耦接至第一選擇器142。第一選擇器142經組配來將串130a耦接至位元線(「BL」)，例如，BL 117a。串中的最後記憶體單元140p耦接至第二選擇器144，該第二選擇器經組配來將串130a耦接至共用物129及/或基板。例如，記憶體單元140a、140b、......、140p可對應於金屬氧半導體場效應電晶體(MOSFET)。每一記憶體單元140a、140b、......、140p之個別控制閘門隨後可可控制地耦接至個別字線(「WL」)，例如，WL 147a、147b、......、147p。
繼續進行此實例，可藉由以下操作來選擇目標記憶體單元，例如，記憶體單元140a：將WL選擇電壓(例如，Vread)施加至耦接至目標記憶體單元140a的相關聯WL，例如，WL 147a；將BL選擇電壓施加至相關聯BL，例如，BL 117a；經由選擇器142將相關聯BL 117a耦接至串130a及經由選擇器144將串130a耦接至共用物129。串130a中的其他 記憶體單元140b、......、140p可經組配來藉由適當偏電壓(例如，Vpass)之施加來經由個別WL 147b、......、147p將BL電流傳遞至每一其他記憶體單元140b、......140p。WL選擇電壓可經施加至記憶體串130b、......、130m中每一者中的記憶體單元，且BL選擇電壓可經施加至BL 117b、......、117m。因此，可平行地存取多個記憶體單元。
例如，對於MOSFET記憶體單元，第一記憶體單元140a之汲極可耦接至第一選擇器142，第一記憶體單元140a之源極可耦接至第二記憶體單元140b之汲極，第二記憶體單元140b之源極可耦接至第三記憶體單元之汲極等等，直至最後記憶體單元140p之源極可耦接至選擇器144為止。第一記憶體單元140a之控制閘門可耦接至第一WL 147a。其他記憶體單元140b、......、140p之每一控制閘門可耦接至個別WL 147b、......、147p。在例如讀取操作中，施加至第一WL 147a的WL選擇電壓可對應於Vread。經組配來引起其他記憶體單元140b、......、140p導電(亦即，將記憶體單元140b、......、140p偏壓至開啟)的電壓(Vpass)可經施加至其他WL 147b、......、147n。讀取電壓Vread經組配為大於與目標記憶體單元之第一狀態相關聯的第一臨界電壓且小於與目標記憶體單元之第二狀態相關聯的第二臨界電壓。第一臨界電壓小於第二臨界電壓。Vpass經組配為大於第二臨界電壓。因此，若電流回應於Vread而在串130a中流動，則第一狀態可經偵測，且若電流不流動，則第二狀態可經偵測。電流流流可與目標記憶體單元之臨界電壓有 關。多個記憶體單元可具有與每一記憶體單元狀態相關聯的臨界電壓之分佈。對於SLC記憶體單元，第一狀態通常對應於邏輯1，且第二狀態通常對應於邏輯0。
每一記憶體單元140a、140b、......、140p經組配來儲存資訊。在一實施例中，每一記憶體單元可經組配來儲存二進制資料之一位元。在此實施例中，記憶體單元可被理解為單級單元(SLC)。在另一實施例中，每一記憶體單元可經組配來儲存二進制資料之多個位元。在此實施例中，記憶體單元可被理解為多階單元(MLC)。可寫入至(亦即，程式設計)一或多個記憶體單元140a、140b、......、140p且/或自該一或多個記憶體單元讀取。在例如NAND快閃記憶體中，記憶體單元臨界電壓與記憶體單元之狀態有關，亦即，與儲存於記憶體單元中的值有關。感測電流隨後可利用來偵測記憶體單元之狀態。
記憶體控制器104包括記憶體控制器邏輯110、WL控制邏輯114及BL控制邏輯116。BL控制邏輯116包括感測電路118。感測電路118可包括升壓源120且包括多個感測放大器122a、122b、......、122m。記憶體控制器邏輯110經組配來執行與記憶體控制器104相關聯的操作。例如，記憶體控制器邏輯110可管理與處理器102的通訊。記憶體控制器邏輯110可經組配來識別與每一接收的記憶體位址相關聯的一或多個目標WL及/或BL。記憶體控制器邏輯110可經組配來至少部分基於目標WL及/或目標BL識別符(亦即，位址)管理WL控制模組114及BL控制模組116之操作。
WL控制邏輯114經組配來自記憶體控制器邏輯110接收目標WL位址，且為讀取及/或寫入操作選擇一或多個WL。例如，WL控制邏輯114可經組配來藉由將WL選擇偏電壓耦接至目標WL來選擇目標WL。WL控制邏輯114可經組配來藉由使目標WL自WL選擇偏電壓解耦及/或藉由將WL取消選擇偏電壓耦接至WL來取消選擇WL。例如，WL選擇偏電壓可對應於Vread，且WL取消選擇偏電壓可對應於Vpass。WL控制邏輯114可耦接至WL 115a、......、115n之該等多個群組。BL控制邏輯116經組配來自記憶體控制器邏輯110接收目標BL位址，且為例如讀取及/或寫入的記憶體存取操作選擇一或多個BL。BL控制邏輯116可經組配來藉由將BL選擇偏電壓耦接至目標BL來選擇目標BL。BL控制邏輯116可經組配來藉由使目標BL自BL選擇偏電壓解耦及/或藉由將BL取消選擇偏電壓耦接至BL來取消選擇BL。記憶體控制器邏輯110經組配來管理WL控制邏輯114及BL控制邏輯116之選擇、讀取及寫入操作，且自感測電路118接收感測資料。
在圖1中所描繪之實施例中，BL控制邏輯116包括感測電路118。在另一實施例中，感測電路118可包括於WL控制邏輯114中。在另一實施例中，感測電路118之一部分可包括於BL控制邏輯116中。感測電路118經組配來偵測(例如，讀取)包括於記憶體陣列106中的一或多個記憶體單元之狀態。感測電路118可進一步經組配來將輸出(例如，輸出資料)提供至例如記憶體邏輯控制器110。
感測電路118包括升壓源120及多個感測放大器122a、122b、......、122m。每一感測放大器122a、122b、......、122m包括個別升壓介面121a、121b、......、121m。升壓源120及該等多個升壓介面121a、121b、......、121m包括於升壓邏輯中，如本文所描述。在例如記憶體單元讀取操作期間，記憶體控制器邏輯110及/或BL控制邏輯116經組配來經由相關聯個別BL，例如BL 117a、117b、......、117m將一列選定的記憶體單元串，例如記憶體單元串130a、130b、......、130m中之每一記憶體單元串耦接至個別感測放大器，例如，感測放大器122a、122b、......、112m。感測放大器122a、122b、......、112m各自經組配來偵測個別記憶體單元串130a、130b、......、130m中的選定的記憶體單元之狀態。
多個記憶體單元可具有用於記憶體單元之每一狀態的臨界電壓之個別分佈。該等分佈與物理特性及記憶體單元上之電荷有關。該等分佈經組配來不重疊。記憶體讀取電壓經組配為介於該等分佈之間。例如，對於SLC記憶體單元，負臨界值通常對應於邏輯1，且正臨界值電壓通常對應於邏輯0。WL選擇電壓隨後可對應於零伏特。為增加用於偵測邏輯0之感測窗口，包括升壓源120及升壓介面121a、121b、......、121m的升壓邏輯可經組配來將升壓電壓提供至感測放大器122a、122b、......、122m。以此方式，所儲存零可導致相對較大的電壓變化促進偵測，如本文所描述。與讀取SLC記憶體相比，當讀取MLC記憶體單元時， 增加感測窗口可為相對較重要的，因為臨界電壓之分佈對於MLC記憶體單元可相對較窄且相對較接近在一起。
通常，平行地讀取多個記憶體單元，例如，與一個字或多個字相關聯的多個位元。例如，可平行地存取大約數以萬計的記憶體單元。若相對大數目之選定的記憶體單元儲存邏輯1(或對應於小於Vread之臨界電壓的值)，則電流可在每一相關聯記憶體單元串中流動。多個記憶體單元中的此電流流動可使習知電力源下跌。因為在讀取記憶體單元之狀態之前可通常不知道該狀態，所以亦可不知道習知電力源是否藉由讀取操作下跌。習知電力源經組配來在有限時間週期內恢復。因此，可實行對應於用於每一讀取之恢復週期的等待時間。若讀存儲器單元儲存一些數目之零，則等待時間可為不必要的，且因此包括等待時間可導致相較於否則可為可能的情形的相對較慢的讀取操作。
在一實施例中，包括升壓源120及個別升壓介面121a、121b、......、121m的升壓邏輯經組配來獨立於讀取記憶體單元之狀態而將升壓源輸出電壓維持在目標位準(升壓箝制電壓)處，如以下更詳細地描述。在另一實施例中，升壓源120及升壓介面121a、121b、......、121m可經組配來提供升壓下降。升壓下降對應於升壓電壓位準之受控下降(亦即，放電)，該升壓電壓位準經組配來促進讀取MLC記憶體單元。多個升壓電壓中每一者可對應於MLC記憶體單元之個別狀態。
圖2例示具有升壓邏輯250之示例性感測放大器 202。升壓邏輯250之一部分例如升壓介面可包括於感測放大器202中，且升壓邏輯250之一部分例如升壓源120可在感測放大器202外部。因此，一升壓源可耦接至多個升壓介面及相關聯感測放大器。感測放大器202耦接至BL 204。BL 204寄生電容例示為電容器206，該電容器具有電容值CBL。應注意，感測放大器202已經簡化以便於描述且便於例示。當與圖3A及圖3B一起考慮時，可最佳地理解具有升壓邏輯250之感測放大器202之操作。圖3A例示與存取SLC記憶體單元有關的計時圖302，且圖3B例示與存取MLC記憶體單元有關的計時圖352。例如，記憶體單元存取操作可包括讀取及/或寫入操作。
通常，NAND快閃記憶體單元之狀態使用電荷積分技術加以偵測。換言之，NAND記憶體單元之臨界電壓與記憶體單元之狀態(亦即，所儲存值)有關，且穿過記憶體單元的電流可與臨界電壓有關。在電荷積分中，在感測間隔期間偵測的感測電容器上之電壓之變化與在間隔期間流動的電流及電容有關。例如，在預充電間隔標間，一或多個電容可耦接至電力源且經充電至目標電壓。電容可包括與BL相關聯的寄生電容及/或感測電容器。在感測間隔期間，電力源可自電容解耦，且電容可保持耦接至記憶體串。在時間週期(例如，感測間隔)結束時，可將電容兩端的電壓與感測臨界電壓進行比較。若電壓下降至感測臨界電壓以下，則目標記憶體單元之狀態可對應於邏輯1及/或對應於小於所施加Vread的臨界電壓的值。若電壓不下降至感測臨 界電壓以下，則目標記憶體單元之狀態可對應於邏輯0及/或對應於大於所施加Vread的臨界電壓的值。對於MLC，可執行多個讀取以決定所儲存值。
例如，感測放大器202包括多個NMOS電晶體210、212、214、多個PMOS電晶體220、222、224、226、228、鎖存器230及感測電容器240。電晶體210藉由BLClamp1控制且耦接BL 204與電晶體212之間。電晶體212藉由ISO控制且亦耦接至節點TDC_感測。電晶體214藉由PREC控制且耦接至節點TDC_感測及電晶體220。電晶體220藉由BLClamp2控制且耦接至電晶體210、212及214。電晶體222耦接至供應電壓Vcc，且電晶體224及該電晶體之控制輸入耦接至接地。電晶體224耦接至電晶體214、220，且該電晶體之控制輸入耦接至鎖存器230。電晶體226耦接至Vcc，且電晶體228及該電晶體之控制輸入耦接至節點TDC_感測。電晶體226對應於由圖3A之虛線318及圖3B之虛線328例示的PMOS-Vth之「PMOS」。電晶體228耦接至鎖存器230，且該電晶體之控制輸入耦接至閃控。鎖存器230經組配來鎖存與TDC_感測電壓(亦即，在節點TDC_感測處偵測的電壓)有關的電壓位準，且提供對應輸出作為資料輸出。
電容器240為感測電容器，具有電容Csense且耦接在節點TDC_感測與升壓邏輯250之間。Csense可經選擇為對應於目標感測間隔持續時間。換言之，Csense之值可與記憶體單元存取時間有關，且可經選擇以最大化記憶體通量。CBL與BL 204之物理特性(例如，長度、橫截面等)有 關。例如，Csense可小於CBL，且可因此提供相較於CBL單獨可提供的相對較短的記憶體存取時間。
現參考圖3A及圖3B，在時間t0處，BLClamp1306、BLClamp2 308、PREC 310、ISO 312、BL電壓314、TDC_感測電壓316、326及升壓電壓324、334可全部為低的，且閃控322、332可為高的。BLClamp1 306經組配來偏壓一或多個BL，例如，BL 204。BLClamp2 308經組配來為BL 204電壓(亦即，BL電容CBL兩端的電壓)提供下限。在t0處，WL可經選擇，且WL電壓304可開始朝向例如Vread充電。在時間t1處，預充電時間週期開始，PREC 310及ISO 312自低切換至高(例如，3.6V)，BLClamp1及BLClamp2開始自低變遷至個別目標電壓(例如，1.1V及1.3V)。作為回應，BL電容206及感測電容器240開始充電。與BL電容206相比，感測電容器240充電得相對較快。在時間t2處，預充電時間週期結束，BL電容206經充電至BLClamp1減電晶體210之臨界電壓，感測電容器240經充電至Vcc，且ISO 312切換為低，從而使感測電容器240自BL 204及BL電容206解耦。亦在時間t2處，升壓邏輯250引發升壓，且在升壓區域節點252處的節點電壓可開始充電。升壓324、334對應於升壓區域節點252處的電壓。TDC_感測(亦即，節點TDC_感測處的電壓)與升壓有關，且開始自Vcc分別朝向Vcc加升壓電壓Vboost 316或Vcc加升壓電壓Vboost1 326充電。
在時間t3處，感測時間週期開始，ISO 312再次自低切換至高，且將BL 204(及相關聯BL電容206)耦接至感 測電容器240及節點TDC_感測。TDC_感測處的電壓可開始下降。下降率與Csense及目標記憶體單元之狀態有關。例如，穿過選定的記憶體單元串的電流流動與所施加偏電壓例如Vread及選定的記憶體單元之臨界電壓有關。例如，在時間間隔期間的電壓之變化敘述為岛V=(I/C)*岛T，其中岛V為TDC_感測節點處的電壓之變化，岛T為時間間隔，I為所偵測電流且C對應於感測電容。在時間t4處，ISO 312切換為低，從而使節點TDC_感測自BL 204解耦且終止感測間隔。大於PMOS-Vth(例如，PMOS 226之臨界電壓)318的TDC_感測電壓隨後可對應於「0」資料，且小於PMOS-Vth的TDC_感測電壓隨後可對應於「1」資料。
在t4與t5之間的時間間隔期間，閃控322、332切換為低，暫停在低處，隨後切換為高。「0」資料或「1」資料隨後可由鎖存器230擷取，且隨後可提供為輸出資料輸出。在時間t5處，可使升壓電壓下降(「減壓」、減壓1)，亦即，可控制地放電，如本文所描述，且TDC_感測電壓316、326可類似地降低。記憶體單元存取操作隨後對於計時圖302及相關聯SLC記憶體單元可終止。對於計時圖352及相關聯MLC，閃控332可經組配來鎖存用於時間t6與時間t7之間的第二升壓電壓Vboost2之資料。隨後可在時間t7處再次使升壓電壓下降(「減壓2」)，且資料可在時間t8與時間t9之間經鎖存。記憶體存取操作隨後可終止。
因此，感測窗口可藉由包括一或多個升壓電壓來增加。升壓邏輯250經組配來產生、維持、調整一或多個升 壓電壓且/或使一或多個升壓電壓放電，如本文所描述。
圖4例示與本揭示案之各種實施例一致的示例性感測電路400。感測電路400為圖1之感測電路118之一實例。感測電路400包括升壓邏輯402及多個感測放大器406a、......、406m。升壓邏輯402包括升壓源410及多個升壓介面。每一感測放大器例如感測放大器406a包括個別升壓介面，例如，升壓介面420。換言之，升壓邏輯402包括可由多個感測放大器406a、......、406m共用的升壓源410，且升壓邏輯402進一步包括該等多個升壓介面。
升壓邏輯402包括升壓重設邏輯413且可包括升壓放電邏輯415。升壓源410包括升壓箝制電力源411。升壓重設邏輯413之至少一部分可包括於升壓源410及/或升壓介面420中。升壓放電邏輯415之至少一部分可包括於升壓源410及/或升壓介面420中。在一些實施例中，升壓重設邏輯413之元件可包括於升壓放電邏輯415之元件中且/或與起動放電邏輯415之元件一起操作，以執行升壓放電操作。在一些實施例中，起動放電邏輯415之元件可包括於升壓重設邏輯413之元件中且/或與升壓重設邏輯413之元件一起操作，以執行升壓重設操作。
每一感測放大器例如感測放大器406a包括感測電容器440、開關412、電晶體426、428及鎖存器430。開關412、PMOS 426、開關428、鎖存器430、感測電容器440及節點452分別對應於圖2之元件212、226、228、230、240及252。感測放大器406a經簡化以突出升壓邏輯402。感測放 大器406a及升壓邏輯402之操作對應於圖2之具有升壓邏輯250之感測放大器202之操作。感測電容器440具有電容Csense，且耦接在升壓區域節點與TDC_感測節點之間。開關412(例如，NMOS電晶體)經組配來將BL 404可控制地耦接至節點TDC_感測，且藉由ISO控制。PMOS 426耦接至閃控電晶體428。閃控電晶體428經組配來將電晶體426可控制地耦接至鎖存器430，且藉由閃控控制。
升壓源410經組配來將一或多個升壓箝制電壓提供至升壓介面420。升壓箝制電力供應411經組配來供應升壓箝制電壓。升壓源410經組配來自例如圖1之記憶體控制器邏輯110及/或BL控制邏輯116接收一或多個控制信號。控制信號可包括例如一或多個參考電壓、一或多個重設信號及/或一或多個放電信號。升壓源410藉由第一路徑460及第二路徑462耦接至每一個別升壓介面，例如，升壓介面420。第一路徑460經組配來將升壓箝制電壓自升壓箝制電力源411傳送至每一升壓介面。第二路徑462經組配來將升壓重設信號自升壓源410傳送至每一升壓介面，例如，升壓介面420。例如，感測放大器406a、......、406m之平行組合可藉由第一路徑460及第二路徑462耦接至升壓源410。因此，第一路徑460及第二路徑462可各自包括多個導電路徑。在一些實施例中，升壓源410可藉由第三路徑464耦接至每一個別的升壓介面。第三路徑464經組配來將升壓放電信號自升壓源410傳送至每一升壓介面，例如，升壓介面420。
升壓介面420經組配來自升壓源410接收升壓箝 制電壓，且將與所接收的升壓箝制電壓有關的一或多個升壓電壓提供至升壓區域節點452。升壓介面420經組配來獨立於負載，亦即獨立於由所耦接記憶體單元儲存的邏輯1之數目而維持升壓電壓。升壓介面420可因此包括緩衝器。緩衝器經組配來具有相對高的輸入阻抗及相對小的輸出阻抗。例如，升壓介面可包括源極隨耦器。至源極隨耦器的輸入可耦接至升壓源410，例如，升壓箝制電力源411，且源極隨耦器之輸出可耦接至負載，例如，感測電容器440。因此，升壓箝制電力源411可藉由多個升壓介面中每一升壓介面自多個負載緩衝。
升壓源410進一步經組配來將升壓重設信號提供至升壓介面420，該升壓重設信號經組配來使升壓介面420將升壓區域節點452耦接至例如接地。將升壓區域節點452耦接至接地經組配來重設升壓電壓。換言之，將升壓區域節點452耦接至接地可經組配來使感測電容器440及/或BL 404放電。例如，升壓邏輯402可包括升壓箝制電力供應411及升壓重設邏輯413，該升壓箝制電力供應及該升壓重設邏輯經組配來提供與存取SLC記憶體單元有關的升壓及/或重設。在一實施例中，升壓邏輯402可經組配來將升壓電壓調整至最大增壓電壓與升壓重設電壓(例如，零伏特)之間的電壓位準。例如，升壓邏輯402可包括升壓放電邏輯415，該升壓放電邏輯經組配來使升壓電壓之至少一部分可控制地放電以降低所施加升壓電壓。例如，升壓邏輯402可經組配來使升壓電壓自第一升壓電壓降低至第二升壓電壓。包括 升壓放電邏輯415有升壓邏輯402可經組配來提供升壓電壓以用於存取MLC記憶體單元。
因此，升壓源可經組配來將升壓箝制電壓供應至多個升壓介面及相關聯感測放大器。升壓介面可經組配來緩衝升壓箝制電力源，且將升壓電壓提供至多個感測放大器中每一者。可獨立於讀取記憶體單元之狀態而維持所供應升壓電壓。換言之，升壓介面(例如，緩衝器)可防止與記憶體單元狀態有關的電流流動使升壓箝制電力源411下跌。
圖5例示與SLC記憶體單元有關的圖4之感測電路400之一實例500。感測電路500包括升壓邏輯502，該升壓邏輯經組配來使利用於存取SLC記憶體單元的感測電壓升壓，且獨立於所存取記憶體單元之狀態而維持升壓後感測電壓。示例性升壓邏輯502包括升壓源510及多個升壓介面，例如，升壓介面520。每一升壓介面包括於個別感測放大器506a、......、506m中。升壓邏輯502包括升壓重設邏輯513。升壓源510包括升壓箝制電力源512及反向器514。反向器514包括於升壓重設邏輯513中。升壓箝制電力源512經組配來接收參考電壓REF，且提供與REF有關的升壓箝制電壓輸出。例如，REF可係自圖1之記憶體控制器邏輯110及/或BL控制邏輯116接收。反向器514經組配來接收重設信號RESET，且作為回應而將控制信號提供至升壓介面520。升壓介面520可經組配來作為回應而使感測電容器放電，如本文所描述。
升壓介面520包括緩衝器522。至緩衝器522的輸 入可耦接至升壓箝制電力源512之輸出，且緩衝器522之輸出耦接至升壓區域節點552。感測電容器540可耦接至節點552，如本文所描述。例如緩衝器522可包括組配為電壓隨耦器的緩衝器電晶體，例如，組配為源極隨耦器的MOSFET。源極隨耦器組態通常具有相對高的輸入阻抗及相對低的輸出阻抗。例如，當若干相關聯記憶體單元儲存邏輯1時，緩衝器522經組配來促進獨立於負載而維持升壓電壓。因此可避免用於升壓電壓恢復之等待時間。升壓介面520進一步包括升壓重設電晶體524，該升壓重設電晶體經組配來將升壓區域節點552耦接至接地。升壓重設電晶體524包括於升壓重設邏輯513中。升壓重設電晶體524經組配來經由升壓源510及反向器514接收控制輸入。因此，可使升壓區域節點552處的升壓電壓可控制地放電。
升壓邏輯502可用於將升壓電壓供應至感測放大器，該等感測放大器經組配來存取SLC記憶體單元。此類記憶體單元可通常將單個升壓電壓利用於記憶體存取操作。
圖6A及圖6B分別例示與MLC記憶體單元有關的圖4之感測電路之第一實例600及相關聯計時圖650。第一示例性感測電路600包括升壓邏輯602及多個感測放大器606a、......、606m。升壓邏輯602包括升壓源610及多個升壓介面，例如，升壓介面620。每一升壓介面包括於個別感測放大器606a、......、606m中。升壓源610包括升壓箝制電力供應611。升壓邏輯602包括升壓重設邏輯及升壓放電邏 輯，如本文所描述。升壓重設邏輯之至少一部分及升壓放電邏輯之至少一部分包括於升壓源610及升壓介面620中每一者中。
升壓源610包括電流產生器614、源極重設電晶體618及反向器616。類似於實例500，升壓介面620包括緩衝器，例如，緩衝器電晶體622及升壓重設電晶體624。升壓介面620進一步包括升壓放電電晶體626。升壓箝制電力源611經組配來接收參考電壓控制信號REF，且將與REF有關的升壓箝制電壓提供至升壓介面620。電流產生器614經組配來將升壓放電偏壓提供至升壓放電電晶體626，該升壓放電電晶體經組配來控制調整(例如，降低)升壓電壓。升壓電壓對應於在升壓區域節點652處的電壓。可使升壓電壓下降以促進讀取MLC記憶體單元。多個升壓電壓中每一者可對應於MLC記憶體單元之個別狀態。
升壓重設可回應於一或多個重設控制信號例如重設_enb及重設_強而予以引發。重設控制信號可係自例如記憶體控制器邏輯110接收。例如，回應於重設控制信號，可開啟升壓重設電晶體624及升壓放電電晶體626，藉此將升壓區域節點652耦接至接地。升壓重設操作可經組配來將升壓區域節點652耦接至接地，例如，以使感測電容器640放電。升壓區域節點652可藉由升壓重設電晶體624及升壓放電電晶體626耦接至接地。例如，當重設_enb信號為低(且升壓重設為高)時，升壓重設電晶體624可開啟。當升壓放電信號為高時，升壓放電電晶體626可開啟。當重設強信號 為高藉此經由源極重設電晶體618將升壓放電電晶體626之閘極耦接至Vcc時，升壓放電信號可為高。因此，在此實例中，升壓重設邏輯包括反向器616及電晶體624、626、618。
電流產生器614經組配來產生相對小的電流，該相對小的電流可利用來控制升壓放電電晶體626之偏壓且藉此控制耦接至升壓區域節點652的負載(例如，感測電容器640)之升壓放電。相對小的電流可在升壓介面620中藉由升壓放電電晶體626反映。升壓放電率可因此與所反映電流有關。升壓區域節點652處的所得電壓例如Vboost2可與所反映電流、與重設_enb信號相關聯的脈波持續時間及感測電容器640之電容有關。升壓放電操作可經組配來藉由將升壓區域節點652可控制地耦接至接地來使升壓區域電壓之至少一部分放電。例如，可開啟升壓重設電晶體624且可關閉源極重設電晶體618。電流產生器614隨後可經組配來對升壓放電電晶體626加偏壓以控制放電。因此，在此實例中，升壓放電邏輯包括反向器616、升壓重設電晶體624、升壓放電電晶體626及電流產生器614。
參考圖6B，在操作期間，在時間t1處，重設_enb自低變遷至高，從而關閉升壓重設電晶體624。升壓箝制電壓斜升直至對應於Vboost1加緩衝器電晶體622之臨界電壓Vth的電壓，且升壓區域電壓(亦即，升壓區域節點652處的電壓)充電直至Vboost1。另外，在時間t1處，升壓放電控制信號自Vcc變遷至與來自電流產生器614的電流有關的偏電壓。換言之，源極重設電晶體618在時間t1處關閉。感測間 隔對應於時間t2至t3。在時間t3處，重設_enb自高變遷至低，開啟升壓重設電晶體624，將升壓放電電晶體626耦接至升壓區域節點652。在時間t4處，重設_enb自低變遷至高，關閉電晶體624，使電晶體626自升壓區域節點652解耦。在自t3至t4的時間間隔期間，升壓區域節點652處的電壓斜降。在時間t4處的升壓區域電壓之最終值與t3與t4之間的間隔之持續時間及升壓放電電晶體626之偏壓有關。
因此，升壓電壓可經供應至包括緩衝器622的多個感測放大器，且可避免藉由記憶體讀取電流的升壓箝制電力供應之下跌。升壓電壓可經由每感測放大器一額外電晶體(例如，升壓放電電晶體626)可控制地放電。放電量與升壓放電電流源之電流(亦即，有關偏壓)之量及放電時間間隔之持續時間有關。
圖7A及圖7B分別例示與MLC記憶體單元有關的圖4之感測電路之第二實例700及相關聯計時圖750。第二示例性感測電路700包括升壓邏輯702及多個感測放大器706a、......、706m。升壓邏輯702包括升壓源710及多個升壓介面，例如，升壓介面720。每一升壓介面包括於個別感測放大器706a、......、706m中。升壓源710包括升壓箝制電力供應，例如升壓電壓源711。升壓邏輯702包括升壓重設邏輯713及升壓放電邏輯715。升壓重設邏輯713之至少一部分及升壓放電邏輯715之至少一部分可包括於升壓源710及升壓介面720中每一者中。升壓放電邏輯715包括放電允用反向器714，且升壓重設邏輯713包括重設允用反向器716。 放電允用反向器714及重設允用反向器716經組配來自例如圖1之記憶體控制器邏輯110及/或BL控制邏輯116接收個別控制信號(重設_enb、Dis_enb)。
類似於升壓介面620，升壓介面720包括緩衝器，例如，緩衝器電晶體722及升壓重設電晶體724。緩衝器電晶體722之輸入耦接至升壓箝制電力供應711，且緩衝器電晶體722之輸出耦接至升壓區域節點752及藉此耦接至感測電容器740。升壓重設電晶體724之輸入耦接至升壓區域節點752。升壓重設電晶體724包括於升壓重設邏輯713中。升壓介面720進一步包括升壓放電電晶體726，該升壓放電電晶體耦接至升壓區域節點752。升壓放電電晶體726包括於升壓放電邏輯715中。不同於第一實例600，升壓放電電晶體726為PMOS電晶體，且在不通過升壓重設電晶體724的情況下耦接至升壓區域節點752。在此實例700中，升壓放電電晶體726經組配來在不開啟升壓重設電晶體724的情況下調整升壓區域電壓。因此，升壓放電電晶體726經組配來使升壓區域節點752放電至升壓放電電晶體726之臨界電壓。升壓箝制電力供應711隨後可將升壓箝制電壓調整至目標值加臨界電壓，例如，Vboost2加Vth。
轉向圖7B，在操作期間，在時間t1處，重設_enb控制信號自低變遷至高，從而關閉升壓重設電晶體724。升壓箝位供應電壓斜升直至對應於Vboost1加緩衝器電晶體722之臨界電壓Vth的電壓，且升壓區域節點充電直至Vboost1。t2與t3之間的時間間隔為感測間隔。在時間t3處， 升壓_放電控制信號自低變遷至高(例如，回應於Dis_enb自高變遷至低)，開啟升壓放電電晶體726，將升壓區域節點752耦接至電晶體726之Vth。升壓放電控制信號對應於反向器714之輸出，且因此Dis_enb控制信號經反向。在時間t4處，升壓放電控制信號自高變遷至低，關閉升壓放電電晶體726。在自t3至t4的時間間隔期間，升壓區域電壓比第一實施例600斜降得相對更快。在時間t4處的升壓區域電壓之最終值與升壓放電電晶體726之臨界電壓有關。若Vboost2(亦即，目標升壓電壓)大於升壓放電電晶體726之臨界電壓，則升壓區域電壓自Vboost1至Vboost2的變化率可為相對快速的。
因此，在此第二實施例中，升壓箝制電壓可經供應至多個感測放大器，該等多個感測放大器各自包括緩衝器722，且可獨立於與感測記憶體單元狀態相關聯的記憶體存取電流而維持升壓電壓位準。升壓電壓可經由額外PMOS電晶體(例如，升壓放電電晶體726)可控制地放電下降至至PMOS電晶體之臨界電壓(例如，0.8伏特至0.9伏特)。
圖8A及圖8B分別例示與MLC記憶體單元有關的圖4之感測電路之第三實例800及相關聯計時圖850。第三示例性感測電路800包括升壓邏輯802及多個感測放大器806a、......、806m。升壓邏輯802包括升壓源810及多個升壓介面，例如，升壓介面820。每一升壓介面包括於個別感測放大器806a、......、806m中。升壓邏輯802包括升壓重設邏輯及升壓放電邏輯，如本文所描述。升壓重設邏輯之至 少一部分及升壓放電邏輯之至少一部分可包括於升壓源810及/或升壓介面820中。升壓源810包括升壓箝制電力供應，例如，升壓電壓源811。升壓源810包括調節器814、源極重設電晶體818及反向器816。
類似於實例600及700，升壓介面820包括緩衝器，例如，緩衝器電晶體822及升壓重設電晶體824。升壓電壓源811及反向器816分別耦接至緩衝器822及升壓重設電晶體824，類似於第一實例600及第二實例700。升壓電壓源811經組配來自例如記憶體控制器邏輯110及/或BL控制邏輯116接收參考電壓REF1。在此實例中，調節器814經組配來接收與Vboost2(亦即，目標升壓下降電壓)有關的參考電壓REF2。調節器814對應於單一增益電壓隨耦器。調節器814之輸出經由路徑864耦接至升壓重設電晶體824之源極，且進一步耦接至源極重設電晶體818之汲極。源極重設電晶體818之汲極耦接至接地。自升壓重設電晶體824至源極重設電晶體818隨後穿過源極重設電晶體818到達接地的路徑864為升壓區域節點852提供升壓放電路徑。當升壓重設電晶體824接通(例如，升壓重設為高且重設_enb為低)，源極重設電晶體接通(例如，重設強為高)且升壓區域節點852大於目標升壓下降電壓(例如，Vboost2)時，升壓放電可發生。因此，在此實例中，升壓重設電晶體824可對於升壓重設及升壓放電操作兩者為操作的。因此，在此實例中，升壓放電邏輯可包括反向器816、升壓重設電晶體824、調節器814且可能地包括源極重設電晶體818。
升壓重設操作可經組配來將升壓區域節點852耦接至接地，例如，以使感測電容器840放電。升壓區域節點852可藉由升壓重設電晶體824及源極重設電晶體818耦接至接地。例如，當重設_enb信號為低(且升壓重設為高)時，升壓重設電晶體824可開啟。當重設強信號為高時，源極重設電晶體818可開啟。因此，在此實例中，升壓重設邏輯包括反向器816及電晶體824及818。
參考圖8B，在操作期間，在時間t1處，升壓箝制電壓，升壓電壓源811之輸出開始斜升直至Vboost1加Vth(亦即，緩衝器電晶體822之臨界電壓)，升壓區域節點852電壓開始斜升直至Vboost1。重設_enb信號自低變遷至高，關閉升壓重設電晶體824。升壓放電路徑864開始斜升直至Vboost2。在時間t3處，重設_enb信號自高切換至低，從而打開升壓重設電晶體824且藉此經由升壓重設電晶體824將調節器814輸出耦接至升壓區域節點852。在時間t4處，重設_enb再次切換為高。升壓區域節點852電壓在時間間隔t3至t4期間相對快速地自Vboost1變遷至Vboost2。升壓區域節點852電壓在t3與t4之間的間隔期間的最終值可藉由輸入至調節器814的參考信號REF2決定(亦即，設定)。
因此，在此第三實施例800中，升壓箝制電壓可經供應至包括於該等多個感測放大器806a、......、806m中的多個升壓介面。包括於升壓介面中的緩衝器例如緩衝器電晶體822經組配來防止升壓箝制電壓之資料相依下跌。升壓電壓可經可控制地放電至藉由調節器814設定的目標電 壓，例如，Vboost2。在此實施例中，升壓介面不包括升壓放電電晶體。在此實例中，升壓源電晶體818包括於升壓源810中。因此，一升壓源電晶體可包括於升壓源中，而非在每一升壓介面中包括個別升壓放電電晶體。
因此，升壓電壓可經供應至多個感測放大器，該等多個感測放大器經組配來增加感測窗口。可經由用於每一感測放大器之個別緩衝器避免升壓電壓之下跌。升壓放電可藉由提供放電路徑來實行，且使控制信號放電藉此促進在MLC上感測。因此，可避免用於升壓恢復之等待時間。
圖9例示與本揭示案之各種實施例一致的用於使用升壓電壓增加感測窗口之操作的流程圖900。該等操作可例如藉由例如記憶體控制器104的記憶體控制器執行，該記憶體控制器包括記憶體感測電路118及/或升壓邏輯，例如，升壓邏輯402。流程圖900描繪經組配來使用升壓增加感測窗口的示範性操作。特定而言，流程圖900描繪經組配來將升壓箝制電壓提供至升壓介面、經組配來自負載緩衝升壓源的示範性操作，如本文所描述。
流程圖900之操作可在操作902處開始。操作902包括將升壓箝制電壓提供至多個升壓介面中每一者。例如，升壓箝制電壓可由升壓源提供。升壓箝制電壓經組配來藉由使感測電壓升壓來增加感測窗口。操作904包括自個別負載緩衝升壓源。例如，每一升壓介面可包括緩衝器。升壓電壓可在操作906處經提供至個別負載。例如，升壓介面可耦接至感測電容器(亦即，負載)，且可經組配來將升壓 電壓提供至耦接至感測電容器的升壓區域節點。升壓電壓與升壓箝制電壓有關。在一些實施例中，升壓電壓可在操作908處經可控制地重設。例如，可藉由將升壓區域節點耦接至接地來重設升壓電壓。在一些實施例中，操作910可包括使升壓電壓自第一升壓電壓降低至第二升壓電壓。例如，升壓電壓可經降低以促進MLC記憶體單元上的記憶體存取操作。程式流程可在操作912處終止。
雖然圖9例示根據一實施例之各種操作，但要理解的是，並非圖9中描繪的所有操作皆為其他實施例所必需。事實上，本文完全涵蓋的是，在本揭示案之其他實施例中，圖9中描繪之操作及/或本文描述之其他操作可以未具體展示於圖式之任何圖中的方式加以組合，但仍完全與本揭示案一致。因此，針對並未在一圖式中確切展示之特徵及/或操作的請求項被視為在本揭示案之範疇及內容之內。
如本文任一實施例中所使用，「模組」一詞可代表經組配來執行前文提及的操作中之任一者的應用程式、軟體、韌體及/或電路。軟體可體現為記錄在非暫時性電腦可讀儲存媒體上的軟體封包、碼、指令、指令集及/或資料。韌體可體現為硬編碼(例如，非依電性)於記憶體裝置中的碼、指令或指令集及/或資料。
如本文任一實施例中所使用，「電路」可例如單獨地或以任何組合方式包含硬連線(hardwired)電路、諸如包含一或多個單獨指令處理核心之電腦處理器的可規劃電 路、狀態機電路及/或儲存藉由可規劃電路執行的指令之韌體。該邏輯可共同地或個別地體現為形成較大系統之部分的電路，例如積體電路(IC)、特定應用積體電路(ASIC)、系統單晶片(SoC)、桌上型電腦、膝上型電腦、平板電腦、伺服器、智慧型電話等。
在一些實施例中，硬體描述語言可用來指定用於本文所描述之各種邏輯及/或電路的電路及/或邏輯實行方案。例如，在一實施例中，硬體描述語言可遵守特高速積體電路(VHSIC)硬體描述語言(VHDL)或與特高速積體電路(VHSIC)硬體描述語言(VHDL)相容，該特高速積體電路(VHSIC)硬體描述語言(VHDL)可允許本文所描述之一或多個電路及/或邏輯之半導體建造。VHDL可遵守以下標準或與以下標準相容：IEEE Standard 1076-1987、IEEE Standard 1076.2、IEEE1076.1、VHDL-2006之IEEE Draft 3.0、VHDL-2008之IEEE Draft 4.0，及/或IEEE VHDL標準之其他版本及/或其他硬體描述標準。
因此，設備、系統及方法經組配來增加與存取記憶體單元有關的感測窗口。設備包括經組配來產生、維持、調整升壓電壓且/或使升壓電壓放電的升壓邏輯。升壓電壓隨後可利用來增加感測窗口。升壓邏輯包括升壓源及多個升壓介面。升壓源經組配來產生升壓箝制電壓且將升壓箝制電壓提供至升壓介面。每一升壓介面經組配來將與升壓箝制電壓有關的升壓電壓提供至記憶體陣列之每一感測放大器中的個別負載，例如，感測元件。升壓介面經組配來 自負載緩衝升壓源以降低且/或防止升壓電壓對負載之相依性。當負載電流為相對高時，緩衝經組配來防止升壓箝制電壓下跌。
升壓邏輯可進一步包括經組配來耗盡與升壓電壓有關的所儲存電荷的升壓重設邏輯。在一些實施例中，升壓邏輯可進一步包括升壓放電邏輯，該升壓放電邏輯經組配來使升壓電壓自第一電壓Vboost1降低至第二電壓Vboost2。
實例
本揭示案之實例包括主題材料，諸如方法、執行構件，該執行構件用於執行方法、裝置或與產生、維持、調整升壓電壓及/或使升壓電壓放電有關的設備或系統之動作，如以下所論述。
實例1
根據本實例，提供一種設備，該設備升壓邏輯。升壓邏輯包括升壓源及多個升壓介面，該等多個升壓介面耦接至升壓源。升壓源經組配來將升壓箝制電壓提供至該等多個升壓介面中每一者。該等多個升壓介面中每一者包括個別緩衝器，該個別緩衝器經組配來自個別負載緩衝升壓源。每一升壓介面經組配來將升壓電壓提供至個別負載。升壓電壓經組配來增加感測窗口。升壓電壓與升壓箝制電壓有關。
實例2
本實例包括實例1之元件，其中升壓邏輯包括升 壓重設邏輯，該升壓重設邏輯經組配來可控制地重設該升壓電壓。
實例3
本實例包括實例1之元件，其中升壓邏輯進一步包括升壓放電邏輯，該升壓放電邏輯經組配來使升壓電壓自第一升壓電壓降低至第二升壓電壓，該第二升壓電壓小於該第一升壓電壓。
實例4
本實例包括實例1之元件，其中緩衝器包括緩衝器電晶體，該緩衝器電晶體組配為電壓隨耦器。
實例5
本實例包括實例2之元件，其中升壓介面包括升壓重設邏輯之至少一部分，該部分包括電晶體，該電晶體經組配來將升壓區域節點可控制地耦接至接地。
實例6
本實例包括實例3之元件，其中升壓源及升壓介面各自包括升壓放電邏輯之個別部分。升壓源部分包括電流產生器，且升壓介面包括電晶體，該電晶體經組配來在升壓介面中反映電流產生器電流。放電率與所反映電流有關。
實例7
本實例包括實例3之元件，其中升壓介面包括升壓放電邏輯之至少一部分，該部分包括升壓放電電晶體，該升壓放電電晶體耦接至緩衝器之輸出。
實例8
本實例包括實例3之元件，其中升壓源包括升壓放電邏輯之至少一部分，該升壓源部分包括調節器，該調節器經組配來控制第二升壓電壓。
實例9
本實例包括實例1至實例8中任一實例之元件，其中升壓介面之數目大於一萬。
實例10
本實例包括實例2之元件，其中升壓介面包括升壓重設邏輯之至少一部分，該升壓重設邏輯部分包括升壓重設電晶體，升壓重設電晶體耦接至緩衝器之輸出。
實例11
本實例包括實例4之元件，其中緩衝器電晶體為n型金屬氧半導體場效應電晶體(NMOS)。
實例12
根據本實例，提供一種方法，該方法包括由升壓源將升壓箝制電壓提供至多個升壓介面中每一者。本實例進一步包括由每一升壓介面自個別負載緩衝升壓源。本實例進一步包括由每一升壓介面將升壓電壓提供至個別負載，該升壓電壓經組配來增加感測窗口，該升壓電壓與升壓箝制電壓有關。
實例13
本實例包括實例12之元件，且進一步包括由升壓重設邏輯可控制地重設升壓電壓。
實例14
本實例包括實例12之元件，且進一步包括由升壓放電邏輯使升壓電壓自第一升壓電壓降低至第二升壓電壓，該第二升壓電壓小於該第一升壓電壓。
實例15
本實例包括實例12之元件，其中升壓介面包括緩衝器，該緩衝器包括緩衝器電晶體，該緩衝器電晶體組配為電壓隨耦器。
實例16
本實例包括實例13之元件，其中升壓介面包括升壓重設邏輯之至少一部分，且該實例進一步包括由包括於升壓重設邏輯之至少一部分中的電晶體將升壓區域節點可控制地耦接至接地。
實例17
本實例包括實例14之元件，其中升壓源及升壓介面各自包括升壓放電邏輯之個別部分。升壓源部分包括電流產生器且升壓介面包括電晶體。本實例進一步包括由電流產生器產生電流，及由電晶體在升壓介面中反映所產生電流，放電率與所反映電流有關。
實例18
本實例包括實例14之元件，其中升壓介面包括升壓放電邏輯之至少一部分，該部分包括升壓放電電晶體，該升壓放電電晶體耦接至緩衝器之輸出。
實例19
本實例包括實例14之元件，其中升壓源包括升壓放電邏輯之至少一部分，且該實例進一步包括由包括於升壓源部分中的調節器控制第二升壓電壓。
實例20
本實例包括實例12之元件，其中升壓介面之數目大於一萬。
實例21
本實例包括實例13之元件，其中升壓介面包括升壓重設邏輯之至少一部分，該升壓重設邏輯部分包括升壓重設電晶體，升壓重設電晶體耦接至緩衝器之輸出。
實例22
本實例包括實例15之元件，其中緩衝器電晶體為n型金屬氧半導體場效應電晶體(NMOS)。
實例23
根據本實例，提供一種系統，該系統包括：處理器；晶片組，其經組配來將處理器耦接至周邊裝置；記憶體陣列，其包括多個記憶體單元；以及記憶體控制器。記憶體控制器包括升壓邏輯。升壓邏輯包括升壓源及多個升壓介面，該等多個升壓介面耦接至升壓源。升壓源經組配來將升壓箝制電壓提供至該等多個升壓介面中每一者。該等多個升壓介面中每一者包括個別緩衝器，該個別緩衝器經組配來自個別負載緩衝升壓源。每一升壓介面經組配來將升壓電壓提供至個別負載。升壓電壓經組配來增加感測窗口。升壓電壓與升壓箝制電壓有關。
實例24
本實例包括實例23之元件，其中升壓邏輯包括升壓重設邏輯，該升壓重設邏輯經組配來可控制地重設升壓電壓。
實例25
本實例包括實例23之元件，其中升壓邏輯進一步包括升壓放電邏輯，該升壓放電邏輯經組配來使升壓電壓自第一升壓電壓降低至第二升壓電壓，該第二升壓電壓小於該第一升壓電壓。
實例26
本實例包括實例23之元件，其中緩衝器包括緩衝器電晶體，該緩衝器電晶體組配為電壓隨耦器。
實例27
本實例包括實例24之元件，其中升壓介面包括升壓重設邏輯之至少一部分，該部分包括電晶體，該電晶體經組配來將升壓區域節點可控制地耦接至接地。
實例28
本實例包括實例25之元件，其中升壓源及升壓介面各自包括升壓放電邏輯之個別部分，升壓源部分包括電流產生器，且升壓介面包括電晶體，該電晶體經組配來在升壓介面中反映電流產生器電流，放電率與所反映電流有關。
實例29
本實例包括實例25之元件，其中升壓介面包括升 壓放電邏輯之至少一部分，該部分包括升壓放電電晶體，該升壓放電電晶體耦接至緩衝器之輸出。
實例30
本實例包括實例25之元件，其中升壓源包括升壓放電邏輯之至少一部分，升壓源部分包括調節器，該調節器經組配來控制第二升壓電壓。
實例31
本實例包括實例23至實例30中任一實例之元件，其中升壓介面之數目大於一萬。
實例32
本實例包括實例24之元件，其中升壓介面包括升壓重設邏輯之至少一部分，該升壓重設邏輯部分包括升壓重設電晶體，升壓重設電晶體耦接至緩衝器之輸出。
實例33
本實例包括實例26之元件，其中緩衝器電晶體為n型金屬氧半導體場效應電晶體(NMOS)。
實例34
本實例包括實例23之元件，其中記憶體包括NAND快閃記憶體。
實例35
本實例包括實例23之元件，其中該等多個升壓介面中每一者包括於個別感測放大器中。
實例36
本實例包括實例23之元件，其中每一負載包括個 別感測電容器，該個別感測電容器可控制地耦接至記憶體單元之個別串。
實例37
本實例包括實例23之元件，其中記憶體單元為單階單元。
實例38
本實例包括實例20或21之元件，其中記憶體單元為多階單元。
實例39
本揭示案之另一實例為一種系統，該系統包括至少一裝置，該至少一裝置經佈置來執行如請求項12至22中任一項之方法。
實例40
本揭示案之另一實例為一種裝置，該裝置包括用以執行如請求項12至22中任一項之方法的構件。
本文已描述各種特徵、態樣及實施例。該等特徵、態樣及實施例容許彼此之組合以及變化及修改，如熟習此項技術者將理解。因此，本揭示案應被視為涵蓋此類組合、變化及修改。
400‧‧‧感測電路
402‧‧‧升壓邏輯
404‧‧‧BL
406a、406m‧‧‧感測放大器
410‧‧‧升壓源
411‧‧‧升壓箝制電力源/升壓箝制電力供應
412‧‧‧開關
413‧‧‧升壓重設邏輯
415‧‧‧升壓放電邏輯
420‧‧‧升壓介面
426、428‧‧‧電晶體
430‧‧‧鎖存器
440‧‧‧感測電容器
452‧‧‧節點/升壓區域節點
460‧‧‧第一路徑
462‧‧‧第二路徑
464‧‧‧第三路徑

Claims (25)

  1. 一種電子裝置，其包含：升壓邏輯，其包含：一升壓源；以及複數個升壓介面，其耦接至該升壓源，該升壓源經組配來將一升壓箝制電壓提供至該等複數個升壓介面之每一者，該等複數個升壓介面之每一者包含一個別的緩衝器，該個別的緩衝器經組配來將該升壓源與一個別的負載緩衝，每一升壓介面經組配來將一升壓電壓提供至該個別的負載，該升壓電壓經組配來增加一感測窗口，該升壓電壓與該升壓箝制電壓有關。
  2. 如請求項1之裝置，其中該升壓邏輯包含升壓重設邏輯，該升壓重設邏輯經組配來可控制地重設該升壓電壓。
  3. 如請求項1之裝置，其中該升壓邏輯進一步包含升壓放電邏輯，該升壓放電邏輯經組配來將該升壓電壓自一第一升壓電壓降低至小於該第一升壓電壓之一第二升壓電壓。
  4. 如請求項2之裝置，其中該升壓介面包含該升壓重設邏輯之至少一部分，該部分包含一電晶體，該電晶體經組配來將一升壓區域節點可控制地耦接至一接地。
  5. 如請求項3之裝置，其中該升壓源及該升壓介面各自包 含該升壓放電邏輯之一個別部分，該升壓源部分包含一電流產生器，且該升壓介面包含一電晶體，該電晶體經組配來在該升壓介面中反映(mirror)電流產生器電流，一放電率與該所反映電流有關。
  6. 如請求項3之裝置，其中該升壓介面包含該升壓放電邏輯之至少一部分，該部分包含一升壓放電電晶體，該升壓放電電晶體耦接至該緩衝器之一輸出。
  7. 如請求項3之裝置，其中該升壓源包含該升壓放電邏輯之至少一部分，該升壓源部分包含一調節器，該調節器經組配來控制該第二升壓電壓。
  8. 如請求項1之裝置，其中升壓介面之一數目大於一萬。
  9. 一種用於感測之方法，其包含以下步驟：由一升壓源將一升壓箝制電壓提供至複數個升壓介面的每一者；由每一升壓介面將該升壓源與一個別的負載緩衝；由每一升壓介面將一升壓電壓提供至該個別的負載，該升壓電壓經組配來增加一感測窗口，該升壓電壓與該升壓箝制電壓有關。
  10. 如請求項9之方法，其進一步包含：由升壓重設邏輯可控制地重設該升壓電壓。
  11. 如請求項9之方法，其進一步包含：由升壓放電邏輯使該升壓電壓自一第一升壓電壓降低至小於該第一升壓電壓之一第二升壓電壓。
  12. 如請求項10之方法，其中該升壓介面包含該升壓重設邏 輯之至少一部分，且該方法進一步包含藉由被包括於該升壓重設邏輯之該至少一部分中的一電晶體來將一升壓區域節點可控制地耦接至一接地。
  13. 如請求項11之方法，其中該升壓源及該升壓介面各自包含該升壓放電邏輯之一個別部分，該升壓源部分包含一電流產生器，且該升壓介面包含一電晶體，且該方法進一步包含由該電流產生器產生一電流，及藉由該電晶體在該升壓介面中反映(mirror)該所產生電流，一放電率與該所反映電流有關。
  14. 如請求項11之方法，其中該升壓介面包含該升壓放電邏輯之至少一部分，該部分包含一升壓放電電晶體，該升壓放電電晶體耦接至該緩衝器之一輸出。
  15. 如請求項11之方法，其中該升壓源包含該升壓放電邏輯之至少一部分，且該方法進一步包含由被包括於該升壓源部分中的一調節器來控制該第二升壓電壓。
  16. 一種運算系統，其包含：一處理器；一晶片組，其經組配來將該處理器耦接至一周邊裝置；一記憶體陣列，其包含複數個記憶體單元；以及一記憶體控制器，其包含：升壓邏輯，其包含：一升壓源；以及複數個升壓介面，其耦接至該升壓源， 該升壓源經組配來將一升壓箝制電壓提供至該等複數個升壓介面之每一者，該等複數個升壓介面之每一者包含一個別的緩衝器，該個別的緩衝器經組配來將該升壓源與一個別的負載緩衝，每一升壓介面經組配來將一升壓電壓提供至該個別的負載，該升壓電壓經組配來增加一感測窗口，該升壓電壓與該升壓箝制電壓有關。
  17. 如請求項16之系統，其中該升壓邏輯包含升壓重設邏輯，該升壓重設邏輯經組配來可控制地重設該升壓電壓。
  18. 如請求項16之系統，其中該升壓邏輯進一步包含升壓放電邏輯，該升壓放電邏輯經組配來使該升壓電壓自一第一升壓電壓降低至小於該第一升壓電壓之一第二升壓電壓。
  19. 如請求項17之系統，其中該升壓介面包含該升壓重設邏輯之至少一部分，該部分包含一電晶體，該電晶體經組配來將一升壓區域節點可控制地耦接至一接地。
  20. 如請求項18之系統，其中該升壓源及該升壓介面各自包含該升壓放電邏輯之一個別部分，該升壓源部分包含一電流產生器，且該升壓介面包含一電晶體，該電晶體經組配來在該升壓介面中反映(mirror)電流產生器電流，一放電率與該所反映電流有關。
  21. 如請求項18之系統，其中該升壓介面包含該升壓放電邏 輯之至少一部分，該部分包含一升壓放電電晶體，該升壓放電電晶體耦接至該緩衝器之一輸出。
  22. 如請求項18之系統，其中該升壓源包含該升壓放電邏輯之至少一部分，該升壓源部分包含一調節器，該調節器經組配來控制該第二升壓電壓。
  23. 如請求項16之系統，其中該記憶體包含NAND快閃記憶體。
  24. 如請求項16之系統，其中該等複數個升壓介面中每一者被包括於一個別的感測放大器中。
  25. 如請求項16之系統，其中每一負載包含一個別的感測電容器，該個別感測電容器可控制地耦接至記憶體單元之一個別串。
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