KR100739254B1

KR100739254B1 - 프로그램 동작의 패일을 감소시키는 플래시 메모리 장치의페이지 버퍼 회로 및 그 프로그램 동작 방법

Info

Publication number: KR100739254B1
Application number: KR1020060012157A
Authority: KR
Inventors: 정준섭
Original assignee: 주식회사 하이닉스반도체
Priority date: 2006-02-08
Filing date: 2006-02-08
Publication date: 2007-07-12
Also published as: JP2007213770A; JP5105821B2; CN100501872C; CN101017705A; US20070183199A1; US7515472B2

Abstract

본 발명은 프로그램 동작의 패일을 감소시키는 플래시 메모리 장치의 페이지 버퍼 회로 및 그 프로그램 동작 방법에 관한 것으로, 본 발명에 따른 페이지 버퍼 회로는 비트 라인 선택 회로, 메인 레지스터, 프로그램 전송 회로, 임시 레지스터, 및 검증 전송 회로를 포함한다. 검증 전송 회로는 프로그램 검증 동작시, 전송 제어 신호에 응답하여, 임시 레지스터에 저장된 데이터를 센싱 노드를 통하여 메인 레지스터에 전송한다. 본 발명에 따른 페이지 버퍼 회로 및 그 프로그램 동작 방법은 이전의 프로그램 검증 과정에서 프로그램된 것으로 판정된 메모리 셀이 차기의 프로그램 검증 과정에서 재검증되도록 하므로, 프로그램 동작의 패일이 감소될 수 있다.

임시 레지스터, 검증 전송 회로, 메인 레지스터

Description

프로그램 동작의 패일을 감소시키는 플래시 메모리 장치의 페이지 버퍼 회로 및 그 프로그램 동작 방법{Page buffer circuit of flash memory device for reducing rate of failure occurrence in program operation and program operation method of the same}

도 1은 종래의 플래시 메모리 장치의 페이지 버퍼 회로를 개략적으로 도시한 도면이다.

도 2는 본 발명의 일실시예에 따른 페이지 버퍼 회로들과 메모리 셀 어레이를 나타내는 도면이다.

도 3은 도 2에 도시된 페이지 버퍼 회로의 프로그램 동작 과정을 나타내는 흐름도이다.

도 4는 도 2에 도시된 페이지 버퍼 회로의 프로그램 동작과 관련된 신호들의 타이밍도이다.

도 5는 도 2에 도시된 페이지 버퍼 회로의 프로그램 동작 과정에 따라 프로그램되는 메모리 셀의 문턱 전압 분포를 나타내는 도면이다.

〈도면의 주요 부분에 대한 부호의 설명〉

100 : 메모리 셀 어레이 BF1∼BFN : 페이지 버퍼

201 : 비트 라인 선택 회로 202 : 프리차지 회로

203 : 메인(main) 레지스터 204 : 캐시(cache) 레지스터

205 : 임시(temporary) 레지스터 206 : 검증 전송 회로

207 : 메인 데이터 입력 회로 208 : 프로그램 전송 회로

209 : 데이터 출력 회로 210 : 캐시 데이터 입력 회로

211 : 카피백(copyback) 전송 회로 212 : 메인 검증 회로

213 : 캐시 검증 회로

본 발명은 플래시 메모리 장치에 관한 것으로서, 특히, 플래시 메모리 장치의 페이지 버퍼 회로 및 그 프로그램 동작 방법에 관한 것이다.

일반적으로, 플래시 메모리 장치의 독출 동작 및 프로그램 동작은 페이지 버퍼(page buffer) 회로에 의해 페이지에 단위로 실행된다. 도 1은 종래의 플래시 메모리 장치의 페이지 버퍼 회로를 개략적으로 도시한 도면이다. 도 1을 참고하면, 페이지 버퍼 회로(10)는 비트 라인 선택 회로(11), 프리차지 회로(12), 제1 레지스터(13), 제2 레지스터(14), 데이터 입력 회로(15), 데이터 전송회로(16), 데이터 출력회로(17), 제1 검증(verify) 회로(18), 및 제2 검증 회로(19)를 포함한다. 상기 제1 레지스터(13)는 제1 센싱 회로(31), 제1 래치 회로(32), 및 제1 리셋 회로(33)를 포함한다. 상기 제2 레지스터(14)는 제2 센싱 회로(41), 제2 래치 회로(42), 및 제2 리셋 회로(43)를 포함한다. 상기 페이지 버퍼 회로(10)를 포함하는 플래시 메모리 장치의 프로그램 동작 과정을 간략하게 설명하면 다음과 같다. 먼저, 상기 데이터 입력 회로(15)가 입출력 노드(YG1)로부터 입력 데이터(Din)를 수신하여 상기 제1 래치 회로(32)에 출력한다. 상기 제1 래치 회로(32)는 상기 입력 데이터(Din)를 저장하고, 그 저장된 데이터를 프로그램 데이터로서 출력한다. 상기 프리차지 회로(12)는 프리차지 제어 신호(PRECHb)에 응답하여, 센싱 노드(S)를 설정된 전압으로 프리차지한다. 이 후, 상기 데이터 전송 회로(16)가 상기 프로그램 데이터를 상기 센싱 노드(S)에 출력한다. 상기 비트 라인 선택 회로(11)는 상기 센싱 노드(S)로부터 수신되는 상기 프로그램 데이터를 선택된 비트 라인(예를 들어, BLe1)에 연결된 메모리 셀(미도시)에 출력한다. 그 결과, 상기 메모리 셀의 게이트에 프로그램 전압이 공급될 때, 상기 메모리 셀에 상기 프로그램 데이터가 프로그램된다. 상술한 프로그램 과정 이 후, 상기 메모리 셀이 정상적으로 프로그램되었는지의 여부를 판정하는 프로그램 검증 과정이 실행된다. 상기 프로그램 검증 과정에서는, 상기 메모리 셀로부터 독출된 데이터가 상기 센싱 노드(S)에 전달될 때, 상기 제1 레지스터(13)가 상기 독출된 데이터를 센싱하고, 그 센싱 데이터를 저장한다. 상기 제1 검증 회로(18)는 상기 센싱 데이터에 응답하여 검증 신호(VF1)를 발생한다. 이 후, 도 1에 도시되지 않은 외부 제어 회로가 상기 검증 신호(VF1)의 로직 값에 따라, 상기 메모리 셀이 정상적으로 프로그램되었는지의 여부를 판정한다. 상기 프로그램 검증 과정에서, 상기 메모리 셀이 정상적으로 프로그램되지 않은 것으로 판정된 경우, 상술한 프로그램 과정이 반복적으로 실행된다. 상기 프로그램 과정이 반복될 때, 상기 제1 레지스터(13)에는 이전의 프로그램 검증 과정에 서 상기 입력 데이터(Din)의 로직 값(예를 들어, '0')과 동일한 로직 값을 갖는 상기 센싱 데이터가 저장된 상태이다. 따라서, 상기 제1 레지스터(13)는 상기 센싱 데이터를 상기 프로그램 데이터로서 출력한다. 그 결과, 상기 메모리 셀이 프로그램된다.

한편, 상기 메모리 셀이 정상적으로 프로그램된 것으로 판정될 때, 상기 제1 레지스터(13)에 저장된 상기 센싱 데이터의 로직 값은 상기 입력 데이터(Din)의 로직 값과 다르다. 다시 말하면, 상기 프로그램 검증 과정에서 상기 제1 레지스터(13)가 상기 메모리 셀로부터 독출된 데이터를 센싱할 때, 이전의 프로그램 과정에서 상기 제1 레지스터(13)에 저장된 데이터(즉, 입력 데이터(Din))의 로직 값이 반전된다. 따라서, 상기 메모리 셀(이하, 제1 메모리 셀이라 함)을 제외한 나머지 프로그램되지 않은 메모리 셀(들)(이하, 제2 메모리 셀(들)이라 함)에 대한 프로그램 동작이 실행될 때, 상기 제1 레지스터(13)는 이전의 프로그램 검증 과정에서 반전된 데이터(즉, 상기 입력 데이터(Din)의 로직 값('0')과 다른 로직 값('1')을 갖는 센싱 데이터)를 프로그램 금지(inhibit) 데이터로서 출력한다. 그 결과, 상기 제1 메모리 셀이 프로그램 금지된다. 이 후, 상기 프로그램 검증 과정이 다시 실행될 때, 상기 제1 메모리 셀로부터 독출되는 데이터 값에 상관없이, 상기 제1 레지스터(13)에 저장된 상기 반전된 데이터의 로직 값('1')은 그대로 유지된다. 따라서, 상기 프로그램 검증 과정이 반복적으로 실행되더라도, 실제로 상기 제1 메모리 셀에 대한 프로그램 검증 동작이 실시되지 않는 것과 동일한 결과가 초래된다. 상술한 것과 같이, 상기 페이지 버퍼 회로(10)에 의한 프로그램 동작 과정에서는, 정상적 으로 프로그램된 것으로 한 번 판정된 메모리 셀에 대해서는 더 이상 프로그램 검증 동작과 프로그램 동작이 실행되지 않는다. 하지만, 상기 프로그램 검증을 위한 독출 동작시, 상기 페이지 버퍼 회로(10) 내부의 노이즈(noise) 등에 의해, 실제로 프로그램이 완료되지 않은 메모리 셀임에도 불구하고, 상기 제1 레지스터(13)에 저장된 데이터(즉, 입력 데이터(Din))의 로직 값이 반전되는 경우가 존재할 수 있다. 또, 상기 프로그램 검증을 위한 독출 동작시, 프로그램된 메모리 셀의 문턱 전압이 검증 전압과 거의 유사할 때(즉, 메모리 셀이 충분히 프로그램되지 않은 경우), 실제로 프로그램이 완료되지 않은 메모리 셀임에도 불구하고, 상기 제1 레지스터(13)에 저장된 데이터(즉, 입력 데이터(Din))의 로직 값이 반전되는 경우가 존재할 수 있다. 이 경우, 상기 페이지 버퍼 회로(10)에 의하면, 상기 프로그램이 완료되지 않은 메모리 셀에 대해 더 이상 프로그램 검증 동작과 프로그램 동작이 실행되지 않기 때문에, 프로그램 동작 패일(fail)이 발생하게 된다.

따라서, 본 발명이 이루고자 하는 기술적 과제는 이전의 프로그램 검증 과정에서 프로그램된 것으로 판정된 메모리 셀이 차기의 프로그램 검증 과정에서 재검증될 수 있도록 함으로써, 프로그램 동작의 패일을 감소시킬 수 있는 플래시 메모리 장치의 페이지 버퍼 회로를 제공하는 데 있다.

본 발명이 이루고자 하는 다른 기술적 과제는 이전의 프로그램 검증 과정에서 프로그램된 것으로 판정된 메모리 셀이 차기의 프로그램 검증 과정에서 재검증될 수 있도록 함으로써, 프로그램 동작의 패일을 감소시킬 수 있는 페이지 버퍼 회 로의 프로그램 동작 방법을 제공하는 데 있다.

상기한 기술적 과제를 달성하기 위한 본 발명에 따른 페이지 버퍼 회로는, 비트 라인 선택 회로, 메인 레지스터, 프로그램 전송 회로, 임시 레지스터, 및 검증 전송 회로를 포함한다. 비트 라인 선택 회로는 비트 라인 선택 신호들과 디스차지 신호들에 응답하여, 적어도 한 쌍의 비트 라인들 중 하나를 선택하고, 그 선택된 비트 라인을 센싱 노드에 연결한다. 메인 레지스터는 제1 래치 제어 신호에 응답하여, 센싱 노드의 전압을 센싱하고, 그 센싱 결과에 따라 제1 센싱 데이터를 저장하거나, 또는 제1 또는 제2 입력 데이터를 저장한다. 프로그램 전송 회로는 프로그램 제어 신호들에 응답하여, 메인 레지스터로부터 수신되는 제1 센싱 데이터, 제1 입력 데이터, 및 제2 입력 데이터 중 어느 하나를 센싱 노드에 출력한다. 임시 레지스터는 제2 래치 제어 신호에 응답하여, 센싱 노드의 전압을 센싱하고, 그 센싱 결과에 따라 제2 센싱 데이터를 저장한다. 검증 전송 회로는 프로그램 검증 동작시, 전송 제어 신호에 응답하여, 제2 센싱 데이터를 센싱 노드를 통하여 메인 레지스터에 전송한다.

상기한 다른 기술적 과제를 달성하기 위한 본 발명에 따른 페이지 버퍼 회로의 프로그램 동작 방법은, 메인 레지스터에 입력 데이터를 저장하는 단계; 센싱 노드를 통하여, 상기 메인 레지스터에서 임시 레지스터로 상기 입력 데이터를 전송하는 제1 전송 단계; 상기 입력 데이터가 다수의 메모리 셀들 중 선택된 메모리 셀에 프로그램되도록, 상기 메인 레지스터에 저장된 상기 입력 데이터를 프로그램 데이 터로서 상기 선택된 메모리 셀에 전송하는 제2 전송 단계; 상기 센싱 노드를 통하여, 상기 임시 레지스터에서 상기 메인 레지스터로 상기 입력 데이터를 전송하는 제3 전송 단계; 및 프로그램 검증을 위해, 상기 선택된 메모리 셀로부터 독출된 독출 데이터에 기초하여, 상기 선택된 메모리 셀의 프로그램 상태를 나타내는 검증 신호를 발생하는 단계를 포함한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 2는 본 발명의 일실시예에 따른 페이지 버퍼 회로들과 메모리 셀 어레이를 나타내는 도면이다. 도 2를 참고하면, 메모리 셀 어레이(100)는 비트 라인들(BLe1∼BLoN, BLo1∼BLoN)(N은 정수)과 워드 라인들(WL1∼WLK)을 공유하는 메모리 셀들(MC1∼MCK)(K는 정수)을 포함한다. 바람직하게, 상기 메모리 셀들(MC1∼MCK)은 1비트의 데이터를 저장할 수 있는 싱글-레벨(single-level) 셀들을 포함하거나, 또는 2비트의 데이터를 저장할 수 있는 멀티-레벨(multi-level) 셀들을 포함할 수 있다. 또, 상기 메모리 셀 어레이(100)는 드레인 선택 라인(DSL)에 연결되는 드레인 선택 트랜지스터들(DST)과, 소스 선택 라인(SSL)에 연결되는 소스 선택 트랜지스터들(SST)을 더 포함한다. 상기 메모리 셀 어레이(100)에서, 동일한 워드 라인(예를 들어, WL1)에 연결된 메모리 셀들은 하나의 페이지를 이룬다. 상기 메모리 셀 어레 이(100)의 구성 및 구체적인 동작은 본 기술 분야에서 통상의 지식을 가진 자라면 잘 이해할 수 있으므로, 이에 대한 상세한 설명은 생략된다. 복수의 페이지 버퍼들(BF1∼BFN)(N은 정수) 각각은 한 쌍의 비트 라인들에 연결된다. 예를 들어, 상기 페이지 버퍼(BF1)는 상기 비트 라인들(BLe1, BLo1)에 연결된다. 상기 페이지 버퍼들(BF1∼BFN)의 구성 및 구체적인 동작은 실질적으로 유사하므로, 상기 페이지 버퍼(BF1)를 중심으로 설명한다. 상기 페이지 버퍼(BF1)는 비트 라인 선택 회로(201), 프리차지 회로(202), 메인(main) 레지스터(203), 캐시(cache) 레지스터(204), 임시(temporary) 레지스터(205), 검증 전송 회로(206), 메인 데이터 입력 회로(207), 프로그램 전송 회로(208), 데이터 출력 회로(209), 캐시 데이터 입력 회로(210), 카피백(copyback) 전송 회로(211), 메인 검증 회로(212), 및 캐시 검증 회로(213)를 포함한다. 상기 비트 라인 선택 회로(201)는 비트 라인 선택 신호들(BSLe1, BSLo1)과 디스차지 신호들(DISCHe1, DISCHo1)에 응답하여, 상기 비트 라인들(BLe1, BLo1) 중 하나를 선택하고, 그 선택된 비트 라인(BLe1 또는 BLo1)을 센싱 노드(SO1)에 연결한다. 상기 비트 라인 선택 회로(201)는 NMOS 트랜지스터들(N11∼N14)을 포함하고, 이들의 상세한 동작 설명은 본 기술 분야에서 통상의 지식을 가진 자라면 잘 이해할 수 있으므로 생략하기로 한다. 상기 프리차지 회로(202)는 프리차지 제어 신호(PRECHb)에 응답하여, 상기 센싱 노드(SO)를 내부 전압(VDD)으로 프리차지한다. 예를 들어, 상기 프리차지 회로(202)는 PMOS 트랜지스터로 구현될 수 있다.

상기 메인 레지스터(203)는 센싱 회로(231), 래치 회로(232), 래치 리셋 회 로(233), 및 인버터(234)를 포함한다. 상기 센싱 회로(231)는 래치 제어 신호(READL)에 응답하여, 상기 센싱 노드(SO1)의 전압을 센싱하고, 노드(Q1)에 센싱 데이터(SN1B)를 발생한다. 상기 센싱 회로(231)는 NMOS 트랜지스터들(N31, N32)을 포함한다. 상기 래치 회로(232)는 노드들(Q1, Q2)에 연결된 인버터들(235, 236)을 포함한다. 상기 래치 회로(232)는 상기 노드(Q1)로부터 수신되는 상기 센싱 데이터(SN1B)를 래치하고, 반전된 센싱 데이터(SN1)를 노드(Q2)에 출력한다. 또, 상기 래치 회로(232)는 상기 노드(Q1)를 통하여 수신되는 입력 데이터(D1B)를 래치하고 반전된 입력 데이터(D1)를 상기 노드(Q2)에 출력한다. 또, 상기 래치 회로(232)는 상기 노드(Q2)를 통하여 수신되는 입력 데이터(D2)를 래치하고, 반전된 입력 데이터(D2B)를 상기 노드(Q1)에 출력한다. 상기 래치 리셋 회로(233)는 리셋 제어 신호(MRST)에 응답하여, 상기 래치 회로(232)를 초기화시킨다. 예를 들어, 상기 래치 리셋 회로(233)는 NMOS 트랜지스터로서 구현될 수 있다. 이 경우, 상기 래치 리셋 회로(233)는 상기 리셋 제어 신호(MRST)가 인에이블될 때, 상기 노드(Q2)에 그라운드 전압(VSS)을 공급한다. 그 결과, 상기 래치 회로(232)가 초기화된다. 상기 인버터(234)는 상기 노드(Q1)를 통하여 상기 래치 회로(232)로부터 수신되는 상기 센싱 데이터(SN1B), 상기 입력 데이터(D1B), 및 상기 반전된 입력 데이터(D2B) 중 어느 하나를 수신하여 반전시키고, 그 반전된 데이터(SN1 또는 D1 또는 D2)를 출력한다.

상기 캐시 레지스터(204)는 센싱 회로(241), 래치 회로(242), 래치 리셋 회로(243), 및 인버터(244)를 포함한다. 상기 센싱 회로(241)는 NMOS 트랜지스터들(N41, N42)을 포함하고, 상기 래치 회로(242)는 인버터들(244, 245)을 포함한다. 상기 캐시 레지스터(204)의 구성 및 구체적인 동작은 상기 메인 캐시 레지스터(203)와 유사하므로, 이에 대한 상세한 설명은 설명의 중복을 피하기 위해 생략하기로 한다.

상기 임시 레지스터(205)는 센싱 회로(251), 래치 회로(252), 및 래치 리셋 회로(253)를 포함한다. 상기 센싱 회로(251)는 래치 제어 신호(READT)에 응답하여, 상기 센싱 노드(SO1)의 전압을 센싱하고, 그 센싱 결과에 따라 상기 센싱 데이터(SN3B)를 노드(Q5)에 발생한다. 상기 센싱 회로(251)는 NMOS 트랜지스터들(N51, N52)을 포함한다. 상기 래치 회로(252)는 노드들(Q5, Q6)에 각각 연결되는 인버터들(254, 255)을 포함한다. 상기 래치 회로(252)는 상기 노드(Q5)를 통하여 수신되는 상기 센싱 데이터(SN3B)를 래치하고, 노드(Q6)에 반전된 센싱 데이터(SN3)를 상기 검증 전송 회로(206)에 출력한다. 상기 래치 리셋 회로(253)는 리셋 제어 신호(TRST)에 응답하여, 상기 래치 회로(252)를 초기화시킨다. 예를 들어, 상기 래치 리셋 회로(253)는 NMOS 트랜지스터로서 구현될 수 있다. 이 경우, 상기 래치 리셋 회로(253)는 상기 리셋 제어 신호(TRST)가 인에이블될 때, 상기 노드(Q6)에 상기 그라운드 전압(VSS)을 공급한다. 그 결과, 상기 래치 회로(252)가 초기화된다.

상기 검증 전송 회로(206)는 프로그램 검증 동작시, 전송 제어 신호(PDUMP)에 응답하여, 상기 노드(Q6)를 통하여 상기 래치 회로(252)로부터 수신되는 상기 반전된 센싱 데이터(SN3)를 상기 센싱 노드(SO1)를 통하여 상기 메인 레지스터(203)에 전송한다. 바람직하게, 상기 검증 전송 회로(206)는 NMOS 트랜지스터로서 구현될 수 있다. 이 경우, 상기 검증 전송 회로(206)는 상기 전송 제어 신호 (PDUMP)가 인에이블될 때, 상기 반전된 센싱 데이터(SN3)를 상기 센싱 노드(SO1)에 출력한다.

상기 메인 데이터 입력 회로(207)는 NMOS 트랜지스터들(N71, N72)을 포함한다. 상기 NMOS 트랜지스터(N71)는 상기 노드(Q1)와 데이터 입출력 노드(Y1) 사이에 연결되고, 입력 제어 신호(DIL)에 응답하여 턴 온 또는 오프된다. 상기 NMOS 트랜지스터(N71)는 턴 온될 때, 상기 데이터 입출력 노드(Y1)를 통하여 수신되는 입력 데이터(D1B)를 상기 노드(Q1)에 출력한다. 상기 NMOS 트랜지스터(N72)는 상기 노드(Q2)와 상기 데이터 입출력 노드(Y1) 사이에 연결되고, 입력 제어 신호(nDIL)에 응답하여 턴 온 또는 오프된다. 상기 NMOS 트랜지스터(N72)는 턴 온될 때, 상기 데이터 입출력 노드(Y1)를 통하여 수신되는 입력 데이터(D2)를 상기 노드(Q2)에 출력한다.

상기 프로그램 전송 회로(208)는 NMOS 트랜지스터들(N81, N82)을 포함한다. 상기 NMOS 트랜지스터(N81)는 상기 센싱 노드(SO1)와, 상기 메인 레지스터(203)의 상기 인버터(234)의 출력 단자 사이에 연결되고, 프로그램 제어 신호(PGML)에 응답하여 턴 온 또는 오프된다. 상기 NMOS 트랜지스터(N81)가 턴 온될 때, 상기 인버터(234)로부터 수신되는 데이터(SN1, D1, D2 중 하나)를 상기 센싱 노드(SO1)에 출력한다. 상기 NMOS 트랜지스터(N82)는 상기 센싱 노드(SO1)와, 상기 캐시 레지스터(204)의 상기 인버터(244)의 출력 단자 사이에 연결되고, 프로그램 제어 신호(PGMR)에 응답하여 턴 온 또는 오프된다. 상기 NMOS 트랜지스터(N82)가 턴 온될 때, 상기 인버터(244)로부터 수신되는 데이터(SN2, D3, D4 중 하나)를 상기 센싱 노 드(SO1)에 출력한다.

상기 데이터 출력 회로(209)는 NMOS 트랜지스터들(N91, N92)을 포함한다. 상기 NMOS 트랜지스터(N91)는 상기 인버터(234)의 출력 단자와 상기 데이터 입출력 노드(Y1) 사이에 연결되고, 독출 제어 신호(MBDO)에 응답하여 턴 온 또는 오프된다. 상기 NMOS 트랜지스터(N91)가 턴 온될 때, 상기 인버터(234)로부터 수신되는 상기 반전된 센싱 데이터(SN1)를 출력 데이터로서 상기 데이터 입출력 노드(Y1)에 출력한다.

상기 캐시 데이터 입력 회로(210)는 NMOS 트랜지스터들(N21, N22)을 포함한다. 상기 NMOS 트랜지스터(N21)는 상기 노드(Q3)와 상기 데이터 입출력 노드(Y1) 사이에 연결되고, 입력 제어 신호(DIR)에 응답하여 턴 온 또는 오프된다. 상기 NMOS 트랜지스터(N21)는 턴 온될 때, 상기 데이터 입출력 노드(Y1)로부터 수신되는 입력 데이터(D3B)를 상기 노드(Q3)에 출력한다. 상기 NMOS 트랜지스터(N22)는 상기 노드(Q4)와 상기 데이터 입출력 노드(Y1) 사이에 연결되고, 입력 제어 신호(nDIR)에 응답하여 턴 온 또는 오프된다. 상기 NMOS 트랜지스터(N22)는 턴 온될 때, 상기 데이터 입출력 노드(Y1)로부터 수신되는 입력 데이터(D4)를 상기 노드(Q4)에 출력한다.

상기 카피백 전송 회로(211)는 카피백 제어 신호(CB)에 응답하여, 상기 노드(Q1)를 통하여 상기 래치 회로(232)로부터 수신되는 데이터(SN1B, D1B, D2B 중 하나)를 상기 센싱 노드(SO1)에 출력한다. 바람직하게, 상기 카피백 전송 회로(211)는 NMOS 트랜지스터로서 구현될 수 있다. 이 경우, 상기 카피백 전송 회로(211)는 상기 카피백 제어 신호(CB)가 인에이블될 때, 상기 데이터(SN1B, D1B, D2B 중 하나)를 상기 센싱 노드(SO1)에 출력한다.

상기 메인 검증 회로(212)는 상기 노드(Q2)를 통하여 상기 래치 회로(232)로부터 수신되는 상기 센싱 데이터(SN1)에 응답하여 검증 라인(PVL)에 검증 신호(MVR)를 출력한다. 예를 들어, 상기 메인 검증 회로(212)는 PMOS 트랜지스터(212)로서 구현될 수 있다. 이 경우, 상기 센싱 데이터(SN1)가 '0'일 때, 상기 메인 검증 회로(212)가 검증 라인(PVL)에 내부 전압(VDD)을 공급한다. 그 결과, 상기 검증 라인(PVL)에 로직 '1'의 상기 검증 신호(MVR)가 발생한다. 반대로, 상기 센싱 데이터(SN1)가 '1'일 때, 상기 메인 검증 회로(212)는 상기 검증 라인(PVL)에 상기 내부 전압(VDD)이 공급을 정지한다. 도 2에 도시되지 않았지만, 상기 메인 검증 회로(212)가 상기 내부 전압(VDD)을 공급하지 않을 때, 상기 검증 라인(PVL)은 그라운드 전압(VSS)으로 디스차지 된다. 따라서 상기 검증 라인(PVL)에는 로직 '0'의 상기 검증 신호(MVR)가 발생한다.

상기 캐시 검증 회로(213)는 상기 노드(Q4)를 통하여 상기 래치 회로(242)로부터 수신되는 상기 센싱 데이터(SN2)에 응답하여 검증 라인(PVR)에 검증 신호(LVR)를 출력한다. 예를 들어, 상기 캐시 검증 회로(213)는 PMOS 트랜지스터(213)로서 구현될 수 있다. 상기 캐시 검증 회로(213)의 구체적인 동작은 상기 메인 검증 회로(212)의 동작과 유사하므로, 설명의 중복을 피하기 위해 이에 대한 상세한 설명은 생략하기로 한다.

다음으로, 도 3 및 도 4를 참고하여, 상기 페이지 버퍼 회로(BF1)의 프로그 램 동작 과정을 상세히 설명한다. 도 3은 도 2에 도시된 페이지 버퍼 회로의 프로그램 동작 과정을 나타내는 흐름도(300)이고, 도 4는 도 2에 도시된 페이지 버퍼 회로의 프로그램 동작과 관련된 신호들의 타이밍도이다. 본 실시예에서는 워드 라인(WL1)과 비트 라인(BLe1)에 연결되는 메모리 셀(MC1)이 프로그램될 때의 페이지 버퍼 회로(BF1)의 동작을 중심으로 설명하기로 한다. 또한, 본 실시예에서는 설명의 편의상 반전된 입력 데이터들(D1, D2B)이 입력 데이터들(D1, D2B)로서 참조되고, 반전된 센싱 데이터(SN1)가 센싱 데이터(SN1)로서 참조된다. 먼저, 구간(T1) 동안, 메인 레지스터(203)에 입력 데이터(D1B 또는 D2)가 저장된다(310). 이를 좀 더 상세히 설명하면, 도 4에서 참고되는 것과 같이, 입력 제어 신호(DIL 또는 nDIL)가 인에이블될 때, 메인 데이터 입력 회로(207)가 노드(Q1 또는 Q2)를 통하여 입력 데이터(D1B 또는 D2)를 상기 래치 회로(232)에 출력한다. 그 결과, 상기 래치 회로(232)는 상기 입력 데이터(D1B 또는 D2)를 래치하고, 노드(Q1 또는 Q2)를 통하여 입력 데이터(D2B 또는 D1)를 출력한다. 인버터(234)는 상기 노드(Q1)를 통하여 수신되는 상기 입력 데이터(D1B 또는 D2B)를 반전시켜 입력 데이터(D1 또는 D2)를 출력한다. 또, 리셋 제어 신호(TRST)가 인에이블 될 때, 상기 리셋 제어 회로(253)가 상기 리셋 제어 신호(TRST)에 응답하여, 상기 임시 레지스터(205)의 노드(Q6)에 그라운드 전압(VSS)을 공급한다. 그 결과, 상기 임시 레지스터(205)의 래치 회로(252)가 초기화된다.

이 후, 상기 구간(T1) 동안, 상기 메인 레지스터(203)에서 상기 임시 레지스터(205)로 상기 입력 데이터(D1 또는 D2)가 전송된다(320). 이를 좀 더 상세히 설 명하면, 먼저, 프리차지 제어 신호(PRECHb)가 디세이블될 때, 상기 프리차지 회로(202)가 상기 센싱 노드(SO1)를 상기 내부 전압(VDD)으로 프리차지한다. 그 후, 상기 프로그램 제어 신호(PGML)가 인에이블될 때, 상기 프로그램 전송 회로(208)가 상기 메인 레지스터(203)로부터 수신되는 상기 입력 데이터(D1 또는 D2)를 상기 센싱 노드(SO1)에 출력한다. 이때, 상기 프로그램 제어 신호(PGMR)는 디세이블된다.

상기 래치 제어 신호(READT)가 인에이블되면, 상기 임시 레지스터(205)의 센싱 회로(251)가 상기 입력 데이터(D1 또는 D2)의 로직 값에 의해 결정되는 상기 센싱 노드(SO1)의 전압을 센싱하고, 그 센싱 데이터(SN3B)를 노드(Q5)에 출력한다. 상기 임시 레지스터(205)의 래치 회로(252)는 상기 센싱 데이터(SN3B)를 래치하고, 상기 노드(Q6)에 센싱 데이터(SN3)를 출력한다. 예를 들어, 상기 센싱 노드(SO1)에 로직 '0'의 상기 입력 데이터(D2)가 전달될 경우, 상기 센싱 회로(251)의 NMOS 트랜지스터(N51)가 턴 오프되므로, 상기 래치 회로(252)는 초기화된 상태를 그대로 유지한다. 그 결과, 상기 노드(Q6)에는 로직 '0'인 센싱 데이터(SN3)가 출력된다. 반대로, 상기 센싱 노드(SO1)에 로직 '1'의 상기 입력 데이터(D1)가 전달될 경우, 상기 NMOS 트랜지스터(N51)가 턴 온되고, 상기 래치 제어 신호(TRST)에 응답하여, NMOS 트랜지스터(N52)도 턴 온되므로, 상기 노드(Q5)에서 로직 '0'의 상기 센싱 데이터(SN3B)가 발생한다. 상기 래치 회로(252)는 상기 센싱 데이터(SN3B)를 래치하고, 로직 '1'의 상기 센싱 데이터(SN3)를 상기 노드(Q6)에 출력한다. 결국, 상술한 전송 과정(320)에 의해, 상기 메인 레지스터(203)에 저장된 상기 입력 데이터(D1 또는 D2)가 상기 임시 레지스터(205)에 저장되는 것과 동일한 결과가 초래된다.

다음으로, 구간(T2) 동안, 상기 입력 데이터(D1 또는 D2)가 상기 메모리 셀(MC1)에 프로그램되도록, 상기 메인 레지스터(203)에 저장된 상기 입력 데이터(D1 또는 D2)가 프로그램 데이터(PD)로서 상기 메모리 셀(MC1)에 전송된다(330). 좀 더 상세하게는, 먼저, 비트 라인 제어 신호(VIRPWR)가 내부 전압(VDD) 레벨로 될 때, 디스차지 신호들(DISCHe1, DISCHo1)이 인에이블된다. 그 결과, 상기 비트 라인 선택 회로(201)가 상기 디스차지 신호들(DISCHe1, DISCHo1)에 응답하여, 상기 비트 라인들(BLe1, BLo1)을 상기 내부 전압(VDD)으로 프리차지한다. 이 후, 상기 디스차지 신호(DISCHe1)가 디세이블되고, 상기 디스차지 신호(DISCHo1)는 상기 구간(T2) 동안 인에이블 상태로 유지된다. 이 후, 상기 워드 라인(WL1)에 프로그램 전압(VPGM)이 공급되고, 나머지 워드 라인들(WL2∼WLK)에 프로그램 패스 전압(VPASS)이 공급될 때, 상기 프로그램 제어 신호(PGML)와 비트 라인 선택 신호(BSLe1)가 인에이블된다. 이때, 상기 비트 라인 선택 신호(BSLo1)는 디세이블된다. 그 결과, 상기 비트 라인 선택 회로(201)가 상기 비트 라인(BLe1)을 상기 센싱 노드(SO1)에 연결하고, 상기 비트 라인(BLo1)을 상기 센싱 노드(SO1)에서 분리한다. 상기 프로그램 제어 신호(PGML)에 응답하여, 상기 프로그램 전송 회로(208)가 상기 메인 레지스터(203)에 저장된 상기 입력 데이터(D1 또는 D2)를 프로그램 데이터(PD)로서 상기 센싱 노드(SO1)에 출력한다. 그 결과, 상기 프로그램 데이터(PD)(즉, 상기 입력 데이터(D1 또는 D2))가 상기 비트 라인(BLe1)을 통하여 상기 메모리 셀(MC1)에 전송되어 프로그램된다.

이 후, 구간들(T3 및 T4) 동안, 상기 메모리 셀(MC1)이 정상적으로 프로그램 되었는지의 여부가 검증된다. 먼저, 상기 구간(T3) 동안 상기 임시 레지스터(205)에 저장된 상기 센싱 데이터(SN3)(즉, 상기 입력 데이터(D1 또는 D2))가 상기 메인 레지스터(203)에 전송된다(340). 이를 좀 더 상세히 설명하면, 또, 상기 리셋 제어 신호(MRST)가 인에이블될 때, 상기 리셋 제어 신호(MRST)에 응답하여, 상기 메인 레지스터(203)의 래치 리셋 회로(233)가 상기 노드(Q2)에 상기 그라운드 전압(VSS)을 공급한다. 그 결과, 상기 래치 회로(232)가 초기화된다. 상기 프리차지 제어 신호(PRECHb)가 디세이블될 때, 상기 프리차지 제어 신호(PRECHb)에 응답하여, 상기 프리차지 회로(202)가 상기 센싱 노드(SO1)를 상기 내부 전압(VDD)으로 프리차지 한다. 이 후, 상기 전송 제어 신호(PDUMP)가 인에이블될 때, 상기 전송 제어 신호(PDUMP)에 응답하여, 상기 검증 전송 회로(206)가 상기 래치 회로(252)로부터 수신되는 상기 센싱 데이터(SN3)(즉, 상기 입력 데이터(D1 또는 D2))를 상기 센싱 노드(SO1)에 출력한다. 또, 상기 래치 제어 신호(READL)가 인에이블될 때, 상기 메인 레지스터(203)가 상기 래치 제어 신호(READL)에 응답하여, 상기 센싱 노드(SO1)의 전압을 센싱하고, 그 센싱 데이터(SN1B)를 저장한다. 이때, 상기 센싱 노드(SO1)의 전압은 상기 센싱 데이터(SN3)(즉, 상기 입력 데이터(D1 또는 D2))의 로직 값에 의해 결정된다. 예를 들어, 상기 센싱 데이터(SN3)가 로직 '0'일 때, 상기 센싱 회로(231)의 NMOS 트랜지스터(N31)가 턴 오프된다. 그 결과, 상기 노드(Q1)의 전압은 상기 래치 회로(232)가 초기화될 때의 전압으로 유지된다. 결국, 상기 래치 회로(232)는 상기 노드(Q2)에 로직 '0'의 상기 센싱 데이터(SN1)를 출력한다. 반대로, 상기 센싱 데이터(SN3)가 로직 '1'일 때, 상기 NMOS 트랜지스터(N31)가 턴 온되고, 상기 래치 제어 신호(READL)에 응답하여, 상기 NMOS 트랜지스터(N32)가 턴 온되므로, 상기 노드(Q1)에 로직 '0'의 상기 센싱 데이터(SN1B)가 발생한다. 상기 래치 회로(232)는 상기 센싱 데이터(SN1B)를 래치하고, 노드(Q2)에 로직 '1'의 센싱 데이터(SN1)를 출력한다. 결국, 상술한 전송 과정(340)에 의해, 상기 임시 레지스터(205)에 저장된 상기 센싱 데이터(SN3)(즉, 상기 입력 데이터(D1 또는 D2))가 상기 메인 레지스터(203)에 저장되는 것과 동일한 결과가 초래된다.

이 후, 상기 구간(T4) 동안 상기 메모리 셀(MC1)이 정상적으로 프로그램되었는지의 여부를 나타내는 검증 신호(MVR)가 발생된다(350). 상기 구간(T4) 동안 상기 비트 라인 제어 신호(VIRPWR)은 상기 그라운드 전압(VSS) 레벨로 된다. 이때, 상기 디스차지 신호(DISCHe1)가 제1 설정 시간 동안 인에이블된 후 디세이블되고, 상기 디스차지 신호(DISCHo1)가 인에이블 상태로 유지된다. 그 결과, 상기 비트 라인 선택 회로(201)가 상기 디스차지 신호(DISCHe1)에 응답하여, 상기 비트 라인(BLe1)에 상기 비트 라인 제어 신호(VIRPWR)를 상기 제1 설정 시간 동안 공급하고, 상기 디스차지 신호(DISCHo1)에 응답하여, 상기 비트 라인(BLo1)에 상기 비트 라인 제어 신호(VIRPWR)를 연속적으로 공급한다.

이 후, 상기 프리차지 제어 신호(PRECHb)가 디세이블될 때, 상기 비트 라인 선택 신호(BSLe1)가 제2 설정 시간 동안 전압(V1) 레벨로 인에이블된 후 디세이블되고, 상기 비트 라인 선택 신호(BSLo1)는 디세이블된다. 상기 프리차지 회로(202)가 상기 센싱 노드(SO1)를 상기 내부 전압(VDD)으로 프리차지 한다. 상기 비트 라인 선택 신호(BSLe1)에 응답하여, 상기 비트 라인 선택 회로(201)가 상기 비트 라 인(BLe1)을 상기 센싱 노드(SO1)에 연결한다. 그 결과, 상기 비트 라인(BLe1)이 상기 센싱 노드(SO1)의 상기 내부 전압(VDD)으로 프리차지된다. 이 후, 상기 워드 라인(WL1)에 검증 전압(PVV)이 공급되고, 상기 워드 라인들(WL2∼WLK)에 상기 검증 전압(PVV)보다 더 큰 독출 전압(VREAD)이 공급된다. 이때, 상기 비트 라인 선택 신호(BSLe1)가 제3 설정 시간 동안 상기 전압(V1) 보다 작은 전압(V2) 레벨로 인에이블된다. 상기 비트 라인 선택 신호(BSLe1)에 응답하여, 상기 비트 라인 선택 회로(201)가 상기 비트 라인(BLe1)을 상기 센싱 노드(SO1)에 연결한다. 그 결과, 상기 메모리 셀(MC1)로부터 독출된 독출 데이터(RD)가 상기 비트 라인(BLe1)을 통하여, 상기 센싱 노드(SO1)에 전달된다. 이 후, 상기 비트 라인 선택 신호(BSLe1)가 상기 전압(V2) 레벨로 인에이블되는 동안, 상기 래치 제어 신호(READL)가 인에이블된다. 상기 래치 제어 신호(READL)에 응답하여, 상기 센싱 회로(231)가 상기 독출 데이터(RD)의 로직 값에 의해 결정되는 상기 센싱 노드(SO1)의 전압을 센싱하고, 그 센싱 데이터(SN1B)를 상기 노드(Q1)에 출력한다. 예를 들어, 상기 메모리 셀(MC1)이 정상적으로 프로그램된 경우, 상기 독출 데이터(RD)의 로직 값은 '1'로 된다. 그 결과, 상기 센싱 회로(231)가 상기 노드(Q1)에 로직 '0'의 상기 센싱 데이터(SN1B)를 출력한다. 상기 래치 회로(232)는 상기 센싱 데이터(SN1B)를 래치하고, 상기 노드(Q2)에 로직 '1'의 상기 센싱 데이터(SN1)를 출력한다. 상기 메인 검증 회로(212)는 로직 '1'의 상기 센싱 데이터(SN1)에 응답하여, 상기 메인 검증 회로(212)가 상기 검증 라인(PVL)에 상기 내부 전압(VDD)의 공급을 정지한다. 이때, 상기 검증 라인(PVL)은 그라운드 전압(VSS)으로 디스차지되므로, 상기 검증 라인(PVL)에는 로직 '0'의 상기 검증 신호(MVR)가 발생한다. 한편, 상기 메모리 셀(MC1)의 프로그램이 완료되지 않은 경우, 상기 독출 데이터(RD)의 로직 값은 '0'으로 된다. 그 결과, 상기 센싱 회로(231)의 NMOS 트랜지스터(N31)가 턴 오프되고, 상기 래치 회로(232)는 초기화된 상태로 유지된다. 그 결과, 상기 래치 회로(232)가 상기 노드(Q2)에 로직 '0'의 상기 센싱 데이터(SN1)를 출력한다. 로직 '0'의 상기 센싱 데이터(SN1)에 응답하여, 상기 메인 검증 회로(212)가 상기 검증 라인(PVL)에 상기 내부 전압(VDD)을 공급한다. 그 결과, 상기 검증 라인(PVL)에 로직 '1'의 상기 검증 신호(MVR)가 발생한다.

이 후, 상기 검증 신호(MVR)의 로직 값에 따라 프로그램 패스(pass)인지의 여부가 판단된다(360). 상기 검증 신호(MVR)가 로직 '0'일 경우, 상기 메모리 셀(MC1)이 정상적으로 프로그램된 것이므로, 프로그램 동작이 정지(370)된다. 또, 상기 검증 신호(MVR)가 로직 '1'일 경우, 상기 메모리 셀(MC1)이 프로그램되지 않은 것이므로, 상술한 과정들(330 내지 360)이 반복적으로 실행된다. 도 4에서 구간들(T5 내지 T7) 동안의 상기 페이지 버퍼 회로(BF1)의 동작은 상기 구간들(T2 내지 T4) 동안의 상기 페이지 버퍼 회로(BF1)의 동작과 유사하다. 상술한 것과 같이, 상기 페이지 버퍼 회로(BF1)의 프로그램 동작 과정에서는, 프로그램 검증 동작이 실행될 때마다, 상기 임시 레지스터(205)에 저장된 데이터(즉, 상기 메모리 셀(MC1)의 프로그램을 위해 상기 메인 레지스터(203)에 저장된 입력 데이터)를 상기 메인 레지스터(203)에 전송하는 동작이 실행된다. 따라서, 이전의 프로그램 검증 과정에서, 상기 노드(Q2)에 출력되는 상기 센싱 데이터(SN1)의 로직 값이 '0'에서 '1'로 반전되어, 상기 메모리 셀(MC1)이 프로그램된 것으로 판정되더라도, 다음의 프로그램 검증 과정에서, 상기 메모리 셀(MC1)의 프로그램 완료 여부가 다시 검증될 수 있다. 따라서 실제로 프로그램이 완료되지 않았음에도 불구하고 프로그램된 것으로 잘못 판정된 메모리 셀에 대해 복수 회 프로그램 검증 동작이 실시될 수 있으므로, 프로그램 동작 패일이 발생하는 비율이 감소할 수 있다.

도 5를 참고하여, 상기 페이지 버퍼 회로들(BF1∼BFN)의 프로그램 동작 과정에 따른 메모리 셀들의 문턱 전압의 변화를 살펴보면 다음과 같다. 도 5는 도 2에 도시된 페이지 버퍼 회로의 프로그램 동작 과정에 따라 프로그램되는 메모리 셀의 문턱 전압 분포를 나타내는 도면으로서, 한 페이지의 메모리 셀들(즉, 하나의 워드 라인에 연결된 메모리 셀들)의 문턱 전압의 변화를 나타낸다. 도 5에서는 프로그램 과정이 5회 반복될 때, 상기 래치 회로들(232, 252)이 상기 노드들(Q2, Q6)에 출력하는 데이터(즉, 입력 데이터 또는 센싱 데이터)의 로직 값이 도시되어 있다. 그래프 F는 응답 속도가 빠른(fast) 셀들의 문턱 전압의 변화를 나타내고, 그래프 S는 응답 속도가 느린(slow) 셀들의 문턱 전압의 변화를 나타낸다. 프로그램될 메모리 셀들이 연결된 비트 라인들에 대응하는 페이지 버퍼들의 노드들(Q2, Q6)에는 로직 '0'의 데이터가 출력되고, 프로그램 금지(inhibit) 될 메모리 셀들이 연결된 비트 라인들에 대응하는 페이지 버퍼들 각각의 노드들(Q2, Q6)에는 로직 '1'의 데이터가 출력된다. 프로그램 과정들(PGM1∼PGM4)이 연속적으로 진행됨에 따라 상기 그래프들(F, S)로 표시된 것과 같이, 상기 메모리 셀들의 문턱 전압이 증가한다. 이 후, 최종 프로그램 과정(PGM5)에서 메모리 셀들의 문턱 전압들은 검증 전압(PVV)보다 더 커진다. 또, 가장 빠른 셀의 문턱 전압은 Vt2로 되고, 가장 느린 셀의 문턱 전압은 상기 Vt2보다 작은 Vt1으로 된다. 상기 프로그램 과정들(PGM1∼PGM5) 각각은 프로그램 구간(T11), 임시 레지스터에서 메인 레지스터로의 데이터 전송 구간(T12), 및 프로그램 검증을 위한 독출 구간(T13)으로 구분될 수 있다. 도 5에서 참조되는 것과 같이, 본 발명에 따른 페이지 버퍼 회로의 프로그램 과정은 최초 프로그램 과정(PGM1)에서 최종 프로그램 과정(PGM5)까지 상기 데이터 전송 구간(T12)이 반복된다. 따라서, 이전의 프로그램 검증 동작시(예를 들어, 빠른 셀에 대한 PGM2의 독출 구간(T13)), 프로그램된 셀로 판정되더라도(즉, 노드(Q2)의 데이터 값이 로직 '1'로 반전되더라도), 다음의 프로그램 검증 동작시(예를 들어, 빠른 셀에 대한 PGM3의 데이터 전송 구간(T12)), 상기 노드(Q2)의 데이터 값이 로직 '0'으로 재설정될 수 있다. 따라서 이전의 프로그램 검증 동작시 프로그램된 것으로 판정된 메모리 셀들이 다음의 프로그램 검증 동작시 재검증될 수 있다.

상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

이상에서 설명한 바와 같이, 본 발명에 따른 페이지 버퍼 회로 및 그 프로그램 동작 방법은 이전의 프로그램 검증 과정에서 프로그램된 것으로 판정된 메모리 셀이 차기의 프로그램 검증 과정에서 재검증될 수 있도록 하므로, 프로그램 동작의 패일을 감소시킬 수 있다.

Claims

플래시 메모리 장치의 페이지 버퍼 회로에 있어서,

비트 라인 선택 신호들과 디스차지 신호들에 응답하여, 적어도 한 쌍의 비트 라인들 중 하나를 선택하고, 그 선택된 비트 라인을 센싱 노드에 연결하는 비트 라인 선택 회로;

제1 래치 제어 신호에 응답하여, 상기 센싱 노드의 전압을 센싱하고, 그 센싱 결과에 따라 제1 센싱 데이터를 저장하거나, 또는 제1 또는 제2 입력 데이터를 저장하는 메인 레지스터;

프로그램 제어 신호들에 응답하여, 상기 메인 레지스터로부터 수신되는 상기 제1 센싱 데이터, 상기 제1 입력 데이터, 및 상기 제2 입력 데이터 중 어느 하나를 상기 센싱 노드에 출력하는 프로그램 전송 회로;

제2 래치 제어 신호에 응답하여, 상기 센싱 노드의 전압을 센싱하고, 그 센싱 결과에 따라 제2 센싱 데이터를 저장하는 임시 레지스터;

제3 래치 제어 신호에 응답하여, 상기 센싱 노드의 전압을 센싱하고, 그 센싱 결과에 따라 제3 센싱 데이터를 저장하거나, 또는 제3 또는 제4 입력 데이터를 저장하는 캐시 레지스터; 및

프로그램 검증 동작시, 전송 제어 신호에 응답하여, 상기 제2 센싱 데이터를 상기 센싱 노드를 통하여 상기 메인 레지스터에 전송하는 검증 전송 회로를 포함하는 페이지 버퍼 회로.
제1항에 있어서,

프로그램 동작시, 상기 프로그램 전송 회로는 상기 프로그램 제어 신호들에 응답하여, 상기 제1 센싱 데이터, 상기 제1 입력 데이터, 및 상기 제2 입력 데이터 중 어느 하나를 프로그램 데이터로서 상기 센싱 노드에 출력하고,

상기 프로그램 동작시, 상기 임시 레지스터는 상기 제2 래치 제어 신호에 응답하여, 상기 프로그램 데이터의 로직 값에 의해 결정되는 상기 센싱 노드의 전압을 센싱하고, 그 센싱 결과에 따라 상기 제2 센싱 데이터를 저장하고,

상기 제2 센싱 데이터의 로직 값은 상기 프로그램 데이터의 로직 값과 동일한 페이지 버퍼 회로.
제1항에 있어서,

제1 입력 제어 신호들에 응답하여, 데이터 입출력 노드를 통하여 수신되는 상기 제1 또는 제2 입력 데이터를 상기 메인 레지스터에 출력하는 메인 데이터 입력 회로;

프리차지 제어 신호에 응답하여, 상기 센싱 노드를 내부 전압으로 프리차지하는 프리차지 회로;

제2 입력 제어 신호들에 응답하여, 상기 데이터 입출력 노드를 통하여 수신되는 상기 제3 또는 제4 입력 데이터를 상기 캐시 레지스터에 출력하는 캐시 데이터 입력 회로;

독출 제어 신호들에 응답하여, 상기 메인 레지스터 또는 상기 캐시 레지스터로부터 수신되는 상기 제1 또는 제3 센싱 데이터를 출력 데이터로서 상기 데이터 입출력 노드에 출력하는 데이터 출력 회로;

상기 제1 센싱 데이터에 응답하여, 제1 검증 신호를 출력하는 메인 검증 회로; 및

상기 제3 센싱 데이터에 응답하여, 제2 검증 신호를 출력하는 캐시 검증 회로를 더 포함하는 페이지 버퍼 회로.
제3항에 있어서,

상기 프로그램 전송 회로는, 상기 프로그램 제어 신호들 중 하나에 응답하여, 상기 메인 레지스터로부터 수신되는 상기 제1 센싱 데이터, 상기 제1 입력 데이터, 및 상기 제2 입력 데이터 중 어느 하나를 상기 센싱 노드에 출력하고, 나머지 상기 프로그램 제어 신호에 응답하여, 상기 캐시 레지스터로부터 수신되는 상기 제3 센싱 데이터, 상기 제3 입력 데이터, 및 상기 제4 입력 데이터 중 하나를 상기 센싱 노드에 출력하는 페이지 버퍼 회로.
제3항에 있어서, 상기 메인 레지스터는,

상기 제1 래치 제어 신호에 응답하여, 상기 센싱 노드의 전압을 센싱하고, 그 센싱 결과에 따라 상기 제1 센싱 데이터를 발생하는 센싱 회로;

제1 노드를 통하여 수신되는 상기 제1 센싱 데이터를 래치하거나, 또는 상기 제1 노드 또는 제2 노드를 통하여 상기 메인 데이터 입력 회로로부터 수신되는 상기 제1 또는 제2 입력 데이터를 래치하는 래치 회로;

상기 제1 센싱 데이터, 상기 제1 입력 데이터, 및 상기 제2 입력 데이터 중, 상기 제1 노드를 통하여 상기 래치 회로로부터 수신되는 어느 하나를 수신하여 반전시키고, 그 반전된 데이터를 상기 프로그램 전송 회로에 출력하는 인버터; 및

리셋 제어 신호에 응답하여, 상기 래치 회로를 초기화시키는 래치 리셋 회로를 포함하는 페이지 버퍼 회로.
제5항에 있어서,

카피백 제어 신호에 응답하여, 상기 제1 노드를 통하여 상기 래치 회로로부터 수신되는 상기 제1 센싱 데이터, 상기 제1 입력 데이터, 및 반전된 상기 제2 입력 데이터 중 어느 하나를 상기 센싱 노드에 출력하는 카피백 전송 회로를 더 포함하는 페이지 버퍼 회로.
제1항에 있어서, 상기 임시 레지스터는,

상기 제2 래치 제어 신호에 응답하여, 상기 센싱 노드의 전압을 센싱하고, 그 센싱 결과에 따라 상기 제2 센싱 데이터를 발생하는 센싱 회로;

상기 제2 센싱 데이터를 래치하고, 상기 제2 센싱 데이터를 상기 검증 전송 회로에 출력하는 래치 회로; 및

리셋 제어 신호에 응답하여, 상기 래치 회로를 초기화시키는 래치 리셋 회로 를 포함하는 페이지 버퍼 회로.
플래시 메모리 장치에 포함되는 페이지 버퍼 회로의 프로그램 동작 방법에 있어서,

메인 레지스터에 입력 데이터를 저장하는 단계;

센싱 노드를 통하여, 상기 메인 레지스터에서 임시 레지스터로 상기 입력 데이터를 전송하는 제1 전송 단계;

상기 입력 데이터가 다수의 메모리 셀들 중 선택된 메모리 셀에 프로그램되도록, 상기 메인 레지스터에 저장된 상기 입력 데이터를 프로그램 데이터로서 상기 선택된 메모리 셀에 전송하는 제2 전송 단계;

상기 센싱 노드를 통하여, 상기 임시 레지스터에서 상기 메인 레지스터로 상기 입력 데이터를 전송하는 제3 전송 단계; 및

프로그램 검증을 위해, 상기 선택된 메모리 셀로부터 독출된 독출 데이터에 기초하여, 상기 선택된 메모리 셀의 프로그램 상태를 나타내는 검증 신호를 발생하는 단계를 포함하는 페이지 버퍼 회로의 프로그램 동작 방법.
제8항에 있어서,

상기 선택된 메모리 셀이 프로그램되지 않은 경우, 상기 제2 전송 단계, 상기 제3 전송 단계, 및 상기 발생 단계를 반복적으로 실행하는 단계를 더 포함하는 페이지 버퍼 회로의 프로그램 동작 방법.
제8항에 있어서, 상기 제1 전송 단계는,

리셋 제어 신호에 응답하여, 상기 임시 레지스터를 초기화시키는 단계;

프리차지 제어 신호에 응답하여, 상기 센싱 노드를 내부 전압으로 프리차지하는 단계;

프로그램 제어 신호들에 응답하여, 상기 메인 레지스터에 저장된 상기 입력 데이터를 상기 센싱 노드에 출력하는 단계; 및

래치 제어 신호에 응답하여, 상기 입력 데이터의 로직 값에 의해 결정되는 상기 센싱 노드의 전압을 센싱하고, 그 센싱된 데이터를 상기 임시 레지스터에 저장하는 단계를 포함하는 페이지 버퍼 회로의 프로그램 동작 방법.
제8항에 있어서, 상기 제2 전송 단계는,

프리차지 제어 신호에 응답하여, 상기 센싱 노드를 내부 전압으로 프리차지하는 단계;

비트 라인 선택 신호들과 디스차지 신호들에 응답하여, 적어도 한 쌍의 비트 라인들 중, 상기 선택된 메모리 셀에 연결된 비트 라인을 선택하고, 그 선택된 비트 라인을 상기 센싱 노드에 연결하는 단계; 및

상기 선택된 메모리 셀에 연결된 워드 라인에 프로그램 전압이 공급될 때, 프로그램 제어 신호들에 응답하여, 상기 메인 레지스터에 저장된 상기 입력 데이터를 상기 프로그램 데이터로서 상기 센싱 노드에 출력하는 단계를 포함하는 페이지 버퍼 회로의 프로그램 동작 방법.
제8항에 있어서, 상기 제3 전송 단계는,

리셋 제어 신호에 응답하여, 상기 메인 레지스터를 초기화시키는 단계;

프리차지 제어 신호에 응답하여, 상기 센싱 노드를 내부 전압으로 프리차지하는 단계;

전송 제어 신호에 응답하여, 상기 임시 레지스터에 저장된 상기 입력 데이터를 상기 센싱 노드에 출력하는 단계; 및

래치 제어 신호에 응답하여, 상기 입력 데이터의 로직 값에 의해 결정되는 상기 센싱 노드의 전압을 센싱하고, 그 센싱된 데이터를 상기 메인 레지스터에 저장하는 단계를 포함하는 페이지 버퍼 회로의 프로그램 동작 방법.
제8항에 있어서, 상기 발생 단계는,

프리차지 제어 신호에 응답하여, 상기 센싱 노드를 내부 전압으로 프리차지하는 단계;

비트 라인 선택 신호들과 디스차지 신호들에 응답하여, 적어도 한 쌍의 비트 라인들 중, 상기 선택된 메모리 셀에 연결된 비트 라인을 선택하고, 그 선택된 비트 라인을 상기 센싱 노드에 연결하는 단계; 및

상기 선택된 메모리 셀에 연결된 워드 라인에 검증 전압이 공급될 때, 래치 제어 신호에 응답하여, 상기 독출 데이터에 의해 결정되는 상기 센싱 노드의 전압 을 센싱하고, 그 센싱 데이터를 상기 메인 레지스터에 저장하는 단계; 및

상기 센싱 데이터에 응답하여, 상기 검증 신호를 출력하는 단계를 포함하는 페이지 버퍼 회로의 프로그램 동작 방법.