KR102303763B1 - 반도체 메모리 장치 - Google Patents

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Abstract

반도체 메모리 장치가 제공된다. 반도체 메모리 장치는, 제1 동작 온도에서 제1 제어 전류에 응답하여 제1 제어 전압을 생성하고, 제2 동작 온도에서 제2 제어 전류에 응답하여 제2 제어 전압을 생성하는 제어 신호 생성 회로, 전원 전압과 제1 노드 사이에 서로 직렬로 연결되는 제1 및 제2 트랜지스터를 포함하고, 프리차지 전류를 제1 노드에 제공하는 프리차지 회로 및 전원 전압과 제1 노드 사이에 서로 직렬로 연결되는 제3, 제4 및 제5 트랜지스터를 포함하고, 제3 내지 제5 트랜지스터 중 적어도 하나는 제1 제어 전압과 제2 제어 전압 중 어느 하나에 의해 게이팅되는 부스트 회로를 포함하고, 제1 노드는 메모리 셀 어레이의 비트 라인과 전기적으로 연결되고, 부스트 회로는, 제3 트랜지스터, 제4 트랜지스터, 및 제5 트랜지스터 중 적어도 하나가 제1 제어 전압에 의해 게이팅되는 경우, 제1 제어 전류와 동일한 크기의 제1 부스트 전류를 제1 노드에 제공하고, 제3 트랜지스터, 제4 트랜지스터, 및 제5 트랜지스터 중 적어도 하나가 제2 제어 전압에 의해 게이팅되는 경우, 제2 제어 전류와 동일한 크기의 제2 부스트 전류를 제1 노드에 제공하고, 제1 동작 온도에서 프리차지 전류와 제1 부스트 전류는 비트 라인을 프리차지하고, 제2 동작 온도에서 프리차지 전류와 제2 부스트 전류는 비트 라인을 프리차지한다.

Description

반도체 메모리 장치 {Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것이다.
비휘발성 메모리 장치에서 온/오프 메모리 셀을 센싱하기 위해, 메모리 셀 어레이의 비트 라인에 흐르는 온 전류(on current)가 이용될 수 있다. 메모리 셀 어레이의 비트 라인에 온 전류가 흐르도록 하기 위해, 비트 라인은 프리차지(precharge) 될 수 있다. 정확한 온/오프 메모리 셀의 센싱을 위해, 메모리 셀 어레이의 비트 라인은 일정 레벨로 프리차지 되어야 한다.
메모리 셀 어레이의 동작 온도가 높은 경우, 누설 전류 등으로 인해 프리차지 시간이 길어질 수 있다. 따라서, 메모리 셀 어레이의 동작 온도가 높은 경우, 비교적 큰 크기의 프리차지 전류가 필요할 수 있다. 한편, 메모리 셀 어레이의 동작 온도가 낮은 경우, 메모리 셀 어레이의 동작 온도가 높은 경우에서와 같이 비교적 큰 크기의 프리차지 전류를 이용하여 비트 라인을 프리차지 한다면, 오버 프리차지가 되어 동작 속도가 감소될 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 동작 온도에 따른 전류를 이용하여 메모리 셀 어레이의 비트 라인을 프리차지 함으로써, 프리차지 시간을 단축시킬 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 메모리 장치는, 제1 동작 온도에서 제1 제어 전류에 응답하여 제1 제어 전압을 생성하고, 제2 동작 온도에서 제2 제어 전류에 응답하여 제2 제어 전압을 생성하는 제어 신호 생성 회로, 전원 전압과 제1 노드 사이에 서로 직렬로 연결되는 제1 트랜지스터 및 제2 트랜지스터를 포함하고, 프리차지 전류를 제1 노드에 제공하는 프리차지 회로 및 전원 전압과 제1 노드 사이에 서로 직렬로 연결되는 제3 트랜지스터, 제4 트랜지스터 및 제5 트랜지스터를 포함하고, 제3 트랜지스터, 제4 트랜지스터, 및 제5 트랜지스터 중 적어도 하나는 제1 제어 전압과 제2 제어 전압 중 어느 하나에 의해 게이팅되는 부스트 회로를 포함하고, 제1 노드는 메모리 셀 어레이의 비트 라인과 전기적으로 연결되고, 부스트 회로는, 제3 트랜지스터, 제4 트랜지스터, 및 제5 트랜지스터 중 적어도 하나가 제1 제어 전압에 의해 게이팅되는 경우, 제1 제어 전류와 동일한 크기의 제1 부스트 전류를 제1 노드에 제공하고, 제3 트랜지스터, 제4 트랜지스터, 및 제5 트랜지스터 중 적어도 하나가 제2 제어 전압에 의해 게이팅되는 경우, 제2 제어 전류와 동일한 크기의 제2 부스트 전류를 제1 노드에 제공하고, 제1 동작 온도에서 프리차지 전류와 제1 부스트 전류는 비트 라인을 프리차지하고, 제2 동작 온도에서 프리차지 전류와 제2 부스트 전류는 비트 라인을 프리차지한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 메모리 장치는, 제1 동작 온도에서 제1 제어 전류에 응답하여 제1 제어 전압을 생성하고, 제2 동작 온도에서 제2 제어 전류에 응답하여 제2 제어 전압을 생성하는 제어 신호 생성 회로 및 전원 전압을 제공 받고, 상기 제1 제어 전압과 상기 제2 제어 전압 중 어느 하나에 의해 제어되는 부스트 회로를 포함하고, 상기 부스트 회로가 상기 제1 제어 전압에 의해 제어되는 경우, 상기 부스트 회로는 상기 제1 제어 전류와 동일한 크기의 제1 부스트 전류를 메모리 셀 어레이의 비트 라인에 제공하고, 상기 부스트 회로가 상기 제2 제어 전압에 의해 제어되는 경우, 상기 부스트 회로는 상기 제2 제어 전류와 동일한 크기의 제2 부스트 전류를 상기 메모리 셀 어레이의 상기 비트 라인에 제공할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 메모리 장치는, 제1 메모리 셀 어레이의 제1 비트 라인을 프리차지하는 제1 전류를 생성하는 제1 센싱 회로, 제2 메모리 셀 어레이의 제2 비트 라인을 프리차지하는 제2 전류를 생성하는 제2 센싱 회로, 제1 동작 온도에서 제1 제어 전류에 응답하여 제1 제어 전압을 생성하고, 제2 동작 온도에서 제2 제어 전류에 응답하여 제2 제어 전압을 생성하고, 상기 제1 센싱 회로 및 상기 제2 센싱 회로 각각에 상기 제1 제어 전압과 상기 제2 제어 전압 중 어느 하나를 제공하는 제어 신호 생성 회로를 포함하고, 상기 제1 센싱 회로가 상기 제1 제어 전압을 제공받는 경우, 상기 제1 전류는 상기 제1 제어 전류와 동일한 크기의 제1 부스트 전류를 포함하고, 상기 제1 센싱 회로가 상기 제2 제어 전압을 제공받는 경우, 상기 제1 전류는 상기 제2 제어 전류와 동일한 크기의 제2 부스트 전류를 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2는 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 3은 도 2의 제어 전류 생성 회로를 설명하기 위한 예시적인 그래프이다.
도 4는 도 2의 프리차지 회로 및 부스트 회로를 설명하기 위한 도면이다.
도 5는 도 1 및 도 2의 제어 전류 생성 회로 및 제어 전압 생성 회로를 설명하기 위한 도면이다.
도 6은 제1 동작 온도에서, 몇몇 실시예에 따른 반도체 메모리 장치의 동작 및 효과를 설명하기 위한 도면이다.
도 7은 제2 동작 온도에서, 몇몇 실시예에 따른 반도체 메모리 장치의 동작 및 효과를 설명하기 위한 도면이다.
도 8은 몇몇 실시예에 따른 반도체 메모리 장치를 포함하는 전자 시스템의 블록도이다.
도 1은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치는, 제어 신호 생성 회로(100), 제1 센싱 회로(201), 제2 센싱 회로(202), 제3 센싱 회로(203), 제1 멀티플렉서(231), 제2 멀티플렉서(232), 제3 멀티플렉서(233), 제1 메모리 셀 어레이(241), 제2 메모리 셀 어레이(242), 및 제3 메모리 셀 어레이(243)를 포함할 수 있다.
제어 신호 생성 회로(100)는, 제어 전류 생성 회로(110) 및 제어 전압 생성 회로(120)를 포함할 수 있다.
제어 전류 생성 회로(110)는 동작 온도에 비례 또는 반비례하는 전류를 생성할 수 있다. 몇몇 실시예에서, 제어 전류 생성 회로(110)가 동작 온도에 비례하는 전류를 생성하는 경우, 동작 온도가 증가하면, 제어 전류 생성 회로(110)의 출력 전류의 크기도 증가할 수 있다. 예를 들어, 제어 전류 생성 회로(110)는, 제1 동작 온도에서 제1 제어 전류(Ip1)를 생성하고, 제2 동작 온도에서 제2 제어 전류(Ip2)를 생성할 수 있다.
제어 전압 생성 회로(120)는, 제어 전류 생성 회로(110)의 출력 전류(즉, 제1 제어 전류(Ip1) 또는 제2 제어 전류(Ip2))에 따른 전압을 생성할 수 있다.
예를 들어, 제어 전류 생성 회로(110)로부터 제1 제어 전류(Ip1)를 입력받은 경우, 제1 제어 전류(Ip1)에 따른 제1 제어 전압(Vp1)을 생성할 수 있다. 또한, 예를 들어, 제어 전류 생성 회로(110)로부터 제2 제어 전류(Ip2)를 입력받은 경우, 제2 제어 전류(Ip2)에 따른 제2 제어 전압(Vp2)을 생성할 수 있다. 다시 말해서, 제어 전압 생성 회로(120)의 출력인 제1 제어 전압(Vp1) 및 제2 제어 전압(Vp2) 각각은, 제어 전류 생성 회로(110)의 출력인 제1 제어 전류(Ip1) 및 제2 제어 전류(Ip2) 각각에 응답하여 생성된 것일 수 있다.
제어 전압 생성 회로(120)는 제어 전류 생성 회로(110)의 출력 전류(즉, 제1 제어 전류(Ip1) 또는 제2 제어 전류(Ip2))의 크기에 비례 또는 반비례하는 전압을 생성할 수 있다. 몇몇 실시예에서, 제어 전압 생성 회로(120)가 제어 전류 생성 회로(110)의 출력 전류(즉, 제1 제어 전류(Ip1) 또는 제2 제어 전류(Ip2))의 크기에 비례하는 전압을 생성하는 경우, 동작 온도가 증가하면, 제어 전압 생성 회로(120)의 출력 전압의 크기는 증가할 수 있다.
제1 제어 전압(Vp1) 및 제2 제어 전압(Vp2) 중 어느 하나는, 제1 센싱 회로(201), 제2 센싱 회로(202) 및 제3 센싱 회로(203) 각각에 제공될 수 있다.
제1 센싱 회로(201), 제2 센싱 회로(202) 및 제3 센싱 회로(203) 각각은, 제1 멀티플렉서(231), 제2 멀티플렉서(232) 및 제3 멀티플렉서(233) 각각과 연결될 수 있다.
제1 멀티플렉서(231), 제2 멀티플렉서(232) 및 제3 멀티플렉서(233) 각각은, 제1 메모리 셀 어레이(241), 제2 메모리 셀 어레이(242) 및 제3 메모리 셀 어레이(243) 각각과 연결될 수 있다.
제1 멀티플렉서(231), 제2 멀티플렉서(232) 및 제3 멀티플렉서(233) 각각은 제1 메모리 셀 어레이(241), 제2 메모리 셀 어레이(242) 및 제3 메모리 셀 어레이(243) 각각의 복수의 비트 라인 중 어느 하나를 선택하여, 제1 센싱 회로(201), 제2 센싱 회로(202) 및 제3 센싱 회로(203) 각각과 연결시킬 수 있다.
제1 센싱 회로(201)는, 제1 제어 전압(Vp1)과 제2 제어 전압(Vp2) 중 어느 하나를 제공 받고, 제1 멀티플렉서(231)에 의해 선택된 제1 메모리 셀 어레이(241)의 제1 비트 라인을 프리차지하는 제1 전류(도 2의 I1)를 생성할 수 있다. 제2 센싱 회로(202)는, 제1 제어 전압(Vp1)과 제2 제어 전압(Vp2) 중 어느 하나를 제공 받고, 제2 멀티플렉서(232)에 의해 선택된 제2 메모리 셀 어레이(242)의 제2 비트 라인을 프리차지하는 제2 전류를 생성할 수 있다. 제3 센싱 회로(203)는, 제1 제어 전압(Vp1)과 제2 제어 전압(Vp2) 중 어느 하나를 제공 받고, 제3 멀티플렉서(233)에 의해 선택된 제3 메모리 셀 어레이(243)의 제3 비트 라인을 프리차지하는 제3 전류를 생성할 수 있다. 센싱 회로의 프리차지에 관한 자세한 사항은 후술한다.
제1 센싱 회로(201)의 제1 출력(SOUT1), 제2 센싱 회로(202)의 제2 출력(SOUT2) 및 제3 센싱 회로(203)의 제3 출력(SOUT3) 각각은, 제1 메모리 셀 어레이(241), 제2 메모리 셀 어레이(242), 및 제3 메모리 셀 어레이(243) 각각에 제공될 수 있다. 제1 센싱 회로(201)의 제1 출력(SOUT1), 제2 센싱 회로(202)의 제2 출력(SOUT2) 및 제3 센싱 회로(203)의 제3 출력(SOUT3) 각각은, 제1 메모리 셀 어레이(241), 제2 메모리 셀 어레이(242), 및 제3 메모리 셀 어레이(243) 각각의 메모리 셀의 온/오프 상태를 센싱하는데에 이용될 수 있다.
도 1에서 복수의 센싱 회로(201, 202, 203), 복수의 멀티플렉서(231, 232, 233), 및 복수의 메모리 셀 어레이(241, 242, 243) 각각이 세 개인 것으로 도시하였으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 몇몇 실시예의 반도체 메모리 장치는, 세 개보다 적거나 많은 수의 센싱 회로, 멀티플렉서 및 메모리 셀 어레이를 포함할 수 있음은 물론이다.
도 1에서, 메모리 셀 어레이와 연결되는 구성 요소로서 멀티플렉서 및 센싱 회로만을 도시하였으나, 이는 도시의 명확성을 위한 것일 뿐, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 메모리 셀 어레이와 연결되는 컬럼 디코더, 로우 디코더 등이 더 포함될 수 있음은 물론이다.
몇몇 실시예에서, 반도체 메모리 장치는 플래시 메모리 장치일 수 있다.
도 2는 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다. 도 2에서는, 명확성을 위해, 도 1의 제2 센싱 회로(202), 제3 센싱 회로(203), 제2 멀티플렉서(232), 제3 멀티플렉서(233), 제2 메모리 셀 어레이(242) 및 제3 메모리 셀 어레이(243)의 도시를 생략하였다.
도 3은 도 2의 제어 전류 생성 회로(110)를 설명하기 위한 예시적인 그래프이다. 도 3의 그래프에서 x축은 온도(예를 들어, 절대 온도)를 의미하고, y축은 제어 전류 생성 회로(110)의 출력 전류(예를 들어, 제1 제어 전류(Ip1) 또는 제2 제어 전류(Ip2))의 크기를 의미할 수 있다.
이하에서 도 1의 제1 센싱 회로(201), 제1 멀티플렉서(231) 및 제1 메모리 셀 어레이(241)에 대해 설명한다. 예를 들어, 제2 센싱 회로(202) 및 제3 센싱 회로(203)는 제1 센싱 회로(201)와 동일하고, 제2 멀티플렉서(232) 및 제3 멀티플렉서(233)는 제1 멀티플렉서(231)와 동일하고, 제2 메모리 셀 어레이(242) 및 제3 메모리 셀 어레이(243)는 제1 메모리 셀 어레이(241)와 동일할 수 있다. 설명의 명확성을 위해 앞서 설명한 것과 중복되는 것은 생략한다.
도 2 및 도 3을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치의 제1 메모리 셀 어레이(241)는, 복수의 비트 라인과 복수의 워드 라인을 포함할 수 있다.
복수의 비트 라인은 제1 비트 라인(BL1)을 포함할 수 있다. 복수의 워드 라인은 제1 워드 라인(WL1)을 포함할 수 있다. 제1 메모리 셀(MC1)은 제1 비트 라인(BL1)과 제1 워드 라인(WL1)에 연결될 수 있다.
제1 비트 라인(BL1)은, 제1 멀티플렉서(231)에 의해 선택된, 복수의 비트 라인 중 어느 하나의 비트 라인일 수 있다. 제1 전류(I1)는, 제1 비트 라인(BL1)을 프리차지하는데에 이용될 수 있다. 제1 전류(I1)에 대한 좀 더 자세한 사항은 후술한다.
제어 전류 생성 회로(110)는, 온도(예를 들어, 절대 온도)에 따른 제어 전류(제1 제어 전류(Ip1) 또는 제2 제어 전류(Ip2))를 생성할 수 있다. 예를 들어, 제어 전류 생성 회로(110)는, 제1 동작 온도(T1)에서 제1 제어 전류(Ip1)를 생성하고, 제2 동작 온도(T2)에서 제2 제어 전류(Ip2)를 생성할 수 있다.
여기서 온도는, 예를 들어, 반도체 메모리 장치의 동작 온도일 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 온도는 반도체 메모리 장치의 특정 부분의 온도이거나, 반도체 메모리 장치의 외부의 온도일 수도 있다.
제1 동작 온도(T1)는, 제2 동작 온도(T2)보다 높을 수 있다. 몇몇 실시예에서, 제어 전류 생성 회로(110)가 동작 온도에 비례하는 전류를 생성하는 경우, 제1 제어 전류(Ip1)의 크기는, 제2 제어 전류(Ip2)의 크기보다 클 수 있다.
몇몇 실시예에서, 도 3의 그래프에서와 달리, 제1 동작 온도(T1) 및 제2 동작 온도(T2) 각각은, 온도의 일정 범위를 의미할 수 있다. 예를 들어, 제1 동작 온도(T1)는 제1 온도(a1) 내지 제2 온도(a2) 범위를 의미할 수 있고, 제2 동작 온도(T2)는 제3 온도(a3) 내지 제4 온도(a4) 범위를 의미할 수 있다. 이 때, 제2 온도(a2)는 제1 온도(a1)보다 크고, 제3 온도(a3)는 제2 온도(a2)보다 크고, 제4 온도(a4)는 제3 온도(a3)보다 클 수 있다.
제1 동작 온도(T1) 및 제2 동작 온도(T2) 각각이 온도의 일정 범위를 의미하는 경우, 제어 전류 생성 회로(110)가 제1 동작 온도(T1)(즉, 특정 온도 범위)에서 생성하는 제1 제어 전류(Ip1)는, 기설정된 값일 수 있다. 또한, 제어 전류 생성 회로(110)가 동작 온도에 비례하는 전류를 생성하는 경우 제어 전류 생성 회로(110)가 제2 동작 온도(T2)(즉, 제1 동작 온도(T1)와 중첩되지 않는 특정 온도 범위)에서 생성하는 제2 제어 전류(Ip2)는, 제1 제어 전류(Ip1)의 크기보다 작은, 기설정된 값일 수 있다. 예를 들어, 제1 제어 전류(Ip1)와 제2 제어 전류(Ip2) 각각이 기설정된 값인 경우, 제1 제어 전류(Ip1)와 제2 제어 전류(Ip2) 각각의 크기는, 프리차지 대상인 비트 라인(예를 들어, 제1 비트 라인(BL1))의 누설 전류를 보상할 수 있도록 설정될 수 있다.
제어 전압 생성 회로(120)는, 제1 동작 온도(T1)에서 제1 제어 전류(Ip1)에 응답하여 제1 제어 전압(Vp1)을 생성할 수 있다. 또한, 제어 전압 생성 회로(120)는, 제2 동작 온도(T2)에서 제2 제어 전류(Ip2)에 응답하여 제2 제어 전압(Vp2)을 생성할 수 있다.
제1 제어 전압(Vp1) 및 제2 제어 전압(Vp2) 중 어느 하나는, 제1 센싱 회로(201)에 제공될 수 있다.
제1 센싱 회로(201)는 전원 전압(250, VDD), 프리차지 회로(210) 및 부스트 회로(220)를 포함할 수 있다.
프리차지 회로(210)는, 전원 전압(250)을 제공 받고, 프리차지 전류(Ic)를 생성할 수 있다. 프리차지 회로(210)는 생성된 프리차지 전류(Ic)를 제1 노드(node 1)에 제공할 수 있다.
제1 노드(node 1)는 제1 멀티플렉서(231)를 통해 제1 메모리 셀 어레이(241)와 연결될 수 있다. 예를 들어, 제1 노드(node 1)는, 제1 메모리 셀 어레이(241)의 비트 라인과 전기적으로 연결될 수 있다. 제1 멀티플렉서(231)가 제1 메모리 셀 어레이(241)의 복수의 비트라인 중 어느 하나(예를 들어, 제1 비트 라인(BL1))를 선택한 경우, 제1 노드(node 1)는 선택된 비트 라인(예를 들어, 제1 비트 라인(BL1))과 연결될 수 있다.
부스트 회로(220)는, 제1 제어 전압(Vp1)과 제2 제어 전압(Vp2) 중 어느 하나에 의해 제어될 수 있다.
부스트 회로(220)가 제1 제어 전압(Vp1)에 의해 제어되는 경우, 부스트 회로(220)는 전원 전압(250)을 제공 받아 제1 부스트 전류(Ib1)를 생성할 수 있다. 제1 부스트 전류(Ib1)의 크기는, 제1 제어 전류(Ip1)의 크기와 동일할 수 있다. 부스트 회로(220)는 제1 부스트 전류(Ib1)를 제1 노드(node 1)에 제공할 수 있다. 즉, 제1 동작 온도(T1)에서, 제1 전류(I1)는 프리차지 전류(Ic)와 제1 부스트 전류(Ib1)의 합일 수 있다.
부스트 회로(220)가 제2 제어 전압(Vp2)에 의해 제어되는 경우, 부스트 회로(220)는 전원 전압(250)을 제공 받아 제2 부스트 전류(Ib2)를 생성할 수 있다. 제2 부스트 전류(Ib2)의 크기는, 제2 제어 전류(Ip2)의 크기와 동일할 수 있다. 부스트 회로(220)는 제2 부스트 전류(Ib2)를 제1 노드(node 1)에 제공할 수 있다. 즉, 제2 동작 온도(T2)에서, 제1 전류(I1)는 프리차지 전류(Ic)와 제2 부스트 전류(Ib2)의 합일 수 있다.
제1 전류(I1)는 제1 멀티플렉서(231)에 의해 선택된 제1 비트 라인(BL1)에 제공되어, 제1 비트 라인(BL1)을 프리차지시킬 수 있다. 다시 말해서, 제1 동작 온도(T1)에서 프리차지 전류(Ic)와 제1 부스트 전류(Ib1)는 제1 메모리 셀 어레이(241)의 제1 비트 라인(BL1)을 프리차지 하고, 제2 동작 온도(T2)에서 프리차지 전류(Ic)와 제2 부스트 전류(Ib2)는 제1 메모리 셀 어레이(241)의 제1 비트 라인(BL1)을 프리차지할 수 있다.
도 4는 도 2의 프리차지 회로(210) 및 부스트 회로(220)를 설명하기 위한 도면이다. 설명의 명확성을 위해 앞서 설명한 것과 중복되는 것은 생략한다.
프리차지 회로(210)는 바이어스 회로(211), 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)를 포함할 수 있다. 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)는 전원 전압(VDD)과 제1 노드(node 1) 사이에 서로 직렬로 연결될 수 있다.
도 4에서, 바이어스 회로(211)가 프리차지 회로(210)에 포함되는 것으로 도시하였으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 바이어스 회로(211)는 제1 센싱 회로(201)와 별도로 배치될 수도 있음은 물론이다.
제1 트랜지스터(TR1)는, 예를 들어, PMOS(P-channel metal oxide semiconductor)일 수 있고, 제2 트랜지스터(TR2)는, 예를 들어, NMOS(N-channel metal oxide semiconductor)일 수 있다. 제1 트랜지스터(TR1)는, 인에이블 신호(En)가 로직 로우(low)일 때 스위치 온 될 수 있다.
제1 트랜지스터(TR1)는 예를 들어, 인에이블 신호(En)에 의해 게이팅되고, 일단이 전원 전압(VDD)과 연결될 수 있다.
예를 들어, 제2 트랜지스터(TR2)의 일단은 제1 트랜지스터(TR1)의 타단과 연결되고, 제2 트랜지스터(TR2)의 타단은 제1 노드(node 1)와 연결될 수 있다. 제2 트랜지스터(TR2)는 바이어스 회로(211)의 출력에 의해 게이팅될 수 있다.
부스트 회로(220)는 프리차지 회로(210)와 병렬로 연결되고, 전원 전압(VDD)과 제1 노드(node 1) 사이에 배치될 수 있다. 부스트 회로(220)는 제3 트랜지스터(TR3), 제4 트랜지스터(TR4) 및 제5 트랜지스터(TR5)를 포함할 수 있다. 제3 트랜지스터(TR3), 제4 트랜지스터(TR4) 및 제5 트랜지스터(TR5)는 전원 전압(VDD)과 제1 노드(node 1) 사이에 서로 직렬로 연결될 수 있다.
제3 트랜지스터(TR3) 및 제4 트랜지스터(TR4) 각각은 예를 들어, PMOS 일 수 있고, 제5 트랜지스터(TR5)는 예를 들어, NMOS 일 수 있다.
제3 트랜지스터(TR3)는 예를 들어, 인에이블 신호(En)에 의해 게이팅되고, 일단이 전원 전압(VDD)과 연결될 수 있다.
예를 들어, 제4 트랜지스터(TR4)의 일단은 제3 트랜지스터(TR3)의 타단과 연결되고, 제4 트랜지스터(TR4)의 타단은 제2 노드(node 2)와 연결될 수 있다.
예를 들어, 제5 트랜지스터(TR5)의 일단은 제2 노드(node 2)와 연결되고, 제5 트랜지스터(TR5)의 타단은 제1 노드(node 1)와 연결될 수 있다. 제5 트랜지스터(TR5)의 게이트와 제2 트랜지스터(TR2)의 게이트는 서로 연결될 수 있다. 다시 말해서, 제5 트랜지스터(TR5)는 바이어스 회로(211)의 출력에 의해 게이팅될 수 있다.
제3 트랜지스터(TR3), 제4 트랜지스터(TR4) 및 제5 트랜지스터(TR5) 중 적어도 하나는, 제1 제어 전압(Vp1)과 제2 제어 전압(Vp2) 중 어느 하나에 의해 게이팅될 수 있다. 몇몇 실시예에서, 제3 트랜지스터(TR3), 제4 트랜지스터(TR4) 및 제5 트랜지스터(TR5) 중 제4 트랜지스터(TR4)가, 제1 제어 전압(Vp1)과 제2 제어 전압(Vp2) 중 어느 하나에 의해 게이팅될 수 있다.
몇몇 실시예에서, 제4 트랜지스터(TR4)가 제1 제어 전압(Vp1)에 의해 게이팅되는 경우, 부스트 회로(220)는 제1 부스트 전류(Ib1)를 제1 노드(node 1)에 제공할 수 있다. 즉, 제4 트랜지스터(TR4)가 제1 제어 전압(Vp1)에 의해 게이팅되는 경우, 제1 부스트 전류(Ib1)는 제4 트랜지스터(TR4)를 통과할 수 있다. 다시 말해서, 제4 트랜지스터(TR4)가 제1 제어 전압(Vp1)에 의해 게이팅되는 경우, 제1 동작 온도(T1)에 따른 제1 제어 전류(Ip1)와 동일한 크기의 전류(예를 들어, 제1 부스트 전류(Ib1))가 제2 노드(node 2)에 흐를 수 있다. 한편, 제4 트랜지스터(TR4)가 제1 제어 전압(Vp1)에 의해 게이팅되는 경우는, 전술한 부스트 회로(220)가 제1 제어 전압(Vp1)에 의해 제어되는 경우일 수 있다.
제4 트랜지스터(TR4)가 제2 제어 전압(Vp2)에 의해 게이팅되는 경우, 부스트 회로(220)는 제2 부스트 전류(Ib2)를 제1 노드(node 1)에 제공할 수 있다. 즉, 제4 트랜지스터(TR4)가 제2 제어 전압(Vp2)에 의해 게이팅되는 경우, 제2 부스트 전류(Ib2)는 제4 트랜지스터(TR4)를 통과할 수 있다. 다시 말해서, 제4 트랜지스터(TR4)가 제2 제어 전압(Vp2)에 의해 게이팅되는 경우, 제2 제어 전류(Ip2)와 동일한 크기의 전류(예를 들어, 제2 부스트 전류(Ib2))가 제2 노드(node 2)에 흐를 수 있다. 한편, 제4 트랜지스터(TR4)가 제2 제어 전압(Vp2)에 의해 게이팅되는 경우는, 전술한 부스트 회로(220)가 제2 제어 전압(Vp2)에 의해 제어되는 경우일 수 있다.
몇몇 실시예에서, 제1 센싱 회로(201)는 전원 전압(VDD)과 출력 노드(node 0) 사이에 배치되는 센싱 트랜지스터(TRS)를 더 포함할 수 있다.
예를 들어, 센싱 트랜지스터(TRS)의 일단은 전원 전압(VDD)과 연결되고, 타단은 출력 노드(node 0)와 연결될 수 있다. 센싱 트랜지스터(TRS)는 제1 제어 전압(Vp1)과 제2 제어 전압(Vp2) 중 어느 하나에 의해 게이팅될 수 있다. 센싱 트랜지스터(TRS)의 타단과 제1 트랜지스터(TR1)의 타단은 출력 노드(node 0)와 연결될 수 있다.
출력 노드(node 0)에 흐르는 전류는, 인버터(213)를 통과하여 제1 출력(SOUT1)으로 출력될 수 있다.
센싱 트랜지스터(TRS)가 제1 제어 전압(Vp1)에 의해 게이팅되는 경우, 즉 제1 동작 온도(T1)에서, 제1 센싱 전류(Is1)는 출력 노드(node 0)에 제공될 수 있다. 제1 센싱 전류(Is1)의 크기는, 제1 제어 전류(Ip1)의 크기와 동일할 수 있다.
센싱 트랜지스터(TRS)가 제2 제어 전압(Vp2)에 의해 게이팅되는 경우, 즉 제2 동작 온도(T2)에서, 제2 센싱 전류(Is2)는 출력 노드(node 0)에 제공될 수 있다. 제2 센싱 전류(Is2)의 크기는, 제2 제어 전류(Ip2)의 크기와 동일할 수 있다.
인에이블 신호(En)가 로직 하이(high)일 때, 제1 트랜지스터(TR1)는 스위치 오프될 수 있다. 다시 말해서, 인에이블 신호(En)가 로직 로우(low)일 때는 비트 라인의 프리차지 구간일 수 있고, 인에이블 신호(En)가 로직 하이(high)일 때는 메모리 셀 어레이의 온/오프 셀을 센싱하는 센싱 구간일 수 있다.
프리차지가 완료된 후 센싱 구간에서, 오프 셀의 비트 라인의 프리차지 레벨은, 누설 전류 등으로 인해 감소될 수 있다. 이 경우, 동작 온도에 따라 센싱 트랜지스터(TRS)에 흐르는 전류(예를 들어, 제1 센싱 전류(Is1) 또는 제2 센싱 전류(Is2))를 이용하여 오프 셀의 비트 라인의 프리차지 레벨이 보상될 수 있다.
도 5는 도 1 및 도 2의 제어 전류 생성 회로(110) 및 제어 전압 생성 회로(120)를 설명하기 위한 도면이다. 설명의 명확성을 위해 앞서 설명한 것과 중복되는 것은 생략한다.
도 5를 참조하면, 제어 전류 생성 회로(110)는 제1 전류 미러부(110-1), 제2 전류 미러부(110-2), 레벨 제어부(110-3) 및 출력부(110-4)를 포함할 수 있다.
제1 전류 미러부(110-1) 및 제2 전류 미러부(110-2)는, 전원 전압(VDD)과 제3 노드(node 3) 사이 및 전원 전압(VDD)과 제4 노드(node 4) 사이에 배치될 수 있다. 제1 전류 미러부(110-1) 및 제2 전류 미러부(110-2)는, 제3 노드(node 3)를 흐르는 제1 서브 전류(I21) 및 제4 노드(node 4)를 흐르는 제2 서브 전류(I22)를 서로 미러링할 수 있다.
제1 전류 미러부(110-1)는 전원 전압(VDD)과 제6 노드(node 6) 사이 및 전원 전압(VDD)과 제7 노드(node 7) 사이에 배치될 수 있다. 제1 전류 미러부(110-1)는 제6 트랜지스터(TR6) 및 제7 트랜지스터(TR7)를 포함할 수 있다. 제6 트랜지스터(TR6) 및 제7 트랜지스터(TR7)는 예를 들어, PMOS 일 수 있다.
제6 트랜지스터(TR6)의 일단은 전원 전압(VDD)과 연결되고, 제6 트랜지스터(TR6)의 타단은 제6 노드(node 6)와 연결될 수 있다. 제7 트랜지스터(TR7)의 일단은 전원 전압(VDD)과 연결되고, 제7 트랜지스터(TR7)의 타단은 제7 노드(node 7)와 연결될 수 있다. 제6 트랜지스터(TR6)의 게이트 및 제7 트랜지스터(TR7)의 게이트는 서로 연결될 수 있다. 서로 연결된 제6 트랜지스터(TR6)의 게이트 및 제7 트랜지스터(TR7)의 게이트는, 제7 노드(node 7)와 연결될 수 있다.
제2 전류 미러부(110-2)는 제3 노드(node 3)와 제6 노드(node 6) 사이 및 제4 노드(node 4)와 제7 노드(node 7) 사이에 배치될 수 있다. 제2 전류 미러부(110-2)는 제8 트랜지스터(TR8) 및 제9 트랜지스터(TR9)를 포함할 수 있다. 제8 트랜지스터(TR8) 및 제9 트랜지스터(TR9)는 예를 들어, NMOS 일 수 있다.
제8 트랜지스터(TR8)의 일단은 제6 노드(node 6)와 연결되고, 제8 트랜지스터(TR8)의 타단은 제3 노드(node 3)와 연결될 수 있다. 제9 트랜지스터(TR9)의 일단은 제7 노드(node 7)와 연결되고, 제9 트랜지스터(TR9)의 타단은 제4 노드(node 4)와 연결될 수 있다. 제8 트랜지스터(TR8)의 게이트 및 제9 트랜지스터(TR9)의 게이트는 서로 연결될 수 있다. 서로 연결된 제8 트랜지스터(TR8)의 게이트 및 제9 트랜지스터(TR9)의 게이트는, 제6 노드(node 6)와 연결될 수 있다.
레벨 제어부(110-3)는 제3 노드(node 3)와 접지 전압(VSS) 사이 및 제4 노드(node 4)와 접지 전압(VSS) 사이에 배치될 수 있다. 레벨 제어부(110-3)는, 제1 저항(R21), 제10 트랜지스터(TR10) 및 제11 트랜지스터(TR11)를 포함할 수 있다. 제10 트랜지스터(TR10) 및 제11 트랜지스터(TR11)는, 예를 들어, 바이폴라 정션 트랜지스터(bipolar junction transistor (BJT))일 수 있다.
제10 트랜지스터(TR10)의 일단은 제3 노드(node 3)에 연결되고, 제10 트랜지스터(TR10)의 타단은 접지 전압(VSS)과 연결될 수 있다. 제10 트랜지스터(TR10)가 바이폴라 정션 트랜지스터인 경우, 제10 트랜지스터(TR10)의 일단인 이미터(emitter)는 제3 노드(node 3)와 연결될 수 있고, 베이스(base) 및 제10 트랜지스터(TR10)의 타단인 컬렉터(collector)는 접지 전압(VSS)과 연결될 수 있다.
제11 트랜지스터(TR11)의 일단은 제5 노드(node 5)에 연결되고, 제11 트랜지스터(TR11)의 타단은 접지 전압(VSS)과 연결될 수 있다. 제11 트랜지스터(TR11)가 바이폴라 정션 트랜지스터인 경우, 제11 트랜지스터(TR11)의 일단인 이미터는 제5 노드(node 5)와 연결될 수 있고, 베이스 및 컬렉터는 접지 전압(VSS)과 연결될 수 있다.
레벨 제어부(110-3)는 제3 노드(node 3) 및 제4 노드(node 4)의 전압 레벨 각각에 기초하여, 제1 전류 미러부(110-1) 및 제2 전류 미러부(110-2)의 출력 전류인 제1 서브 전류(I21)와 제2 서브 전류(I22)의 레벨을 제어할 수 있다.
제1 저항(R21)의 일단은 제4 노드(node 4)와 연결되고, 제1 저항(R21)의 타단은 제5 노드(node 5)와 연결될 수 있다. 이로써 제1 저항(R21)은, 제4 노드(node 4)와 제5 노드(node 5) 사이의 전류 경로를 형성할 수 있다.
제1 저항(R21)은, 예를 들어, 동작 온도에 비례 또는 반비례하는 저항값을 갖는 가변 저항일 수 있다. 동작 온도에 따라 제1 저항(R21)의 저항값이 변화하고, 이에 따라 제어 전류 생성 회로(110)의 출력은 변화할 수 있다.
몇몇 실시예에서, 제1 저항(R21)의 저항값은, 동작 온도에 반비례할 수 있다. 이하에서 제1 저항(R21)의 저항값이 동작 온도에 반비례하는 경우를 가정하여 설명한다. 온도가 증가하면, 제1 저항(R21)의 저항값은 감소될 수 있다. 이에 따라, 제2 서브 전류(I22) 및 제2 서브 전류(I22)가 미러링된 전류인 제1 서브 전류(I21)의 크기는 증가할 수 있다. 한편, 제어 전류 생성 회로(110)의 출력 전류(예를 들어, 제1 제어 전류(Ip1) 또는 제2 제어 전류(Ip2))의 크기는 제1 저항(R21)의 크기에 반비례할 수 있다.
제1 제어 전류(Ip1)의 크기가 제2 제어 전류(Ip2)의 크기보다 큰 경우, 온도가 증가하면 제1 저항(R21)의 크기는 감소되어 제어 전류 생성 회로(110)의 출력 전류는 제1 제어 전류(Ip1)가 될 수 있다. 또한 온도가 감소하면 제1 저항(R21)의 크기는 증가되어 제어 전류 생성 회로(110)의 출력 전류는 제2 제어 전류(Ip2)가 될 수 있다.
제1 저항(R21)이 가변 저항인 것으로 설명하였으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 저항(R21)은 바이어스 전압에 의해 게이팅되고, 일단이 제4 노드(node 4)에 연결되고 타단이 제5 노드(node 5)에 연결되는 MOS 트랜지스터일 수 있다. 이 경우, MOS 트랜지스터인 제1 저항(R21)은 온도에 비례 또는 반비례하는 온도 계수를 갖고 있어서, 온도에 비례 또는 반비례하는 저항값을 가질 수 있다. 즉, 제1 저항(R21)은 온도에 따라 제2 서브 전류(I22)의 레벨을 제어할 수 있는 구성일 수 있다.
출력부(110-4)는 제12 트랜지스터(TR12)를 포함할 수 있다. 제12 트랜지스터(TR12)의 일단은 전원 전압(VDD)과 연결되고, 제12 트랜지스터(TR12)의 타단은 제8 노드(node 8)와 연결될 수 있다. 제12 트랜지스터(TR12)는 제7 노드(node 7)의 전압에 의해 게이팅될 수 있다.
출력부(110-4)는 제1 전류 미러부(110-1) 및 제2 전류 미러부(110-2)에 의해 미러링된 전류인 제1 서브 전류(I21) 또는 제2 서브 전류(I22)를 미러링하여 출력할 수 있다. 출력부(110-4)는 전원 전압(VDD)과 제8 노드(node 8) 사이의 전류 경로를 형성하여, 제어 전류 생성 회로(110)의 출력 전류(예를 들어, 제1 제어 전류(Ip1) 또는 제2 제어 전류(Ip2))의 레벨을 제어할 수 있다.
제어 전압 생성 회로(120)는 제13 트랜지스터(TR13), 제2 저항(R41) 및 제14 트랜지스터(TR14)를 포함할 수 있다.
제13 트랜지스터(TR13)의 일단은 전원 전압(VDD)과 연결되고, 타단은 제9 노드(node 9)와 연결될 수 있다. 제13 트랜지스터(TR13)의 게이트는 제9 노드(node 9)와 연결될 수 있다. 제어 전류 생성 회로(110)의 출력 전류(예를 들어, 제1 제어 전류(Ip1) 또는 제2 제어 전류(Ip2))는 제9 노드(node 9)로 인가될 수 있다.
제2 저항(R41)의 일단은 제9 노드(node 9)와 연결될 수 있다.
제14 트랜지스터(TR14)의 일단은 제2 저항(R41)의 타단과 연결되고, 제14 트랜지스터(TR14)의 타단은 접지 전압(VSS)과 연결될 수 있다. 제14 트랜지스터(TR14)는 제어 신호(SC)에 의해 게이팅될 수 있다. 제14 트랜지스터(TR14)는 제어 신호(SC)에 응답하여 제어 전압 생성 회로(120)를 인에이블시킬 수 있다.
아래의 식 1은 제9 노드(node 9)에서 키르히호프 전류 법칙을 적용하여 얻어질 수 있다.
Ip + {β(VDD-Vp+Vth)2}/2-Vp/R41=0 (식 1)
또한, 제1 저항(R21)의 크기가 온도에 반비례 하는 경우, 제어 전류 생성 회로(110)의 출력 전류(예를 들어, 제1 제어 전류(Ip1) 또는 제2 제어 전류(Ip2))에 대해, 아래 식 2가 성립될 수 있다.
Ip ∝ KT/R21 (식 2)
여기서, Ip는 제1 제어 전류(Ip1)와 제2 제어 전류(Ip2) 중 어느 하나일 수 있고, Vp는 제1 제어 전압(Vp1)과 제2 제어 전압(Vp2) 중 어느 하나일 수 있다. 또한, β는 제13 트랜지스터(TR13)의 특성 상수이고, Vth는 제13 트랜지스터(TR13)의 문턱 전압이고, K는 비례 상수이고, T는 온도일 수 있다.
식 1 및 식 2를 참조하면, 온도가 증가하는 경우 Ip가 증가하고, Ip가 증가함에따라 Vp가 증가함을 알 수 있다. 또한, 제1 저항(R21)의 저항값이 증가하면 Ip는 감소하고, Ip가 감소함에따라 Vp도 감소함을 알 수 있다.
즉, 제1 동작 온도(T1)에서의 제어 전류 생성 회로(110)의 출력 전류는 제1 제어 전류(Ip1)일 수 있고, 제어 전압 생성 회로(120)의 출력 전압은 제1 제어 전압(Vp1)일 수 있다. 또한, 제1 동작 온도(T1)보다 낮은 제2 동작 온도(T2)에서의 제어 전류 생성 회로(110)의 출력 전류는 제2 제어 전류(Ip2)일 수 있고, 제어 전압 생성 회로(120)의 출력 전압은 제2 제어 전압(Vp2)일 수 있다. 제1 제어 전류(Ip1)의 크기는 제2 제어 전류(Ip2)의 크기보다 클 수 있고, 제1 제어 전압(Vp1)의 크기는 제2 제어 전압(Vp2)의 크기보다 클 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 메모리 장치는, 제1 저항(R21)의 저항값이 온도에 반비례하는 경우, 온도가 증가되어 Ip가 증가하면 제1 저항(R21)의 저항값이 감소되기 때문에, 프리차지 수행 시 발생될 수 있는 딜레이(delay)를 감소시킬 수 있다.
제어 전압 생성 회로(120)의 출력 전압(예를 들어, 제1 제어 전압(Vp1) 또는 제2 제어 전압(Vp2))은 부스트 회로(220)에 제공될 수 있다.
도 6은 제1 동작 온도(T1)에서, 몇몇 실시예에 따른 반도체 메모리 장치의 동작 및 효과를 설명하기 위한 도면이다. 설명의 명확성을 위해 앞서 설명한 것과 중복되는 것은 생략한다.
도 4 및 도 6을 참조하면, 제1 트랜지스터(TR1)의 게이트 및 제3 트랜지스터(TR3)의 게이트 각각에 인에이블 신호(En)가 인가될 수 있다. 몇몇 실시예에서, 제1 트랜지스터(TR1) 및 제3 트랜지스터(TR3) 각각이 PMOS인 경우, 인에이블 신호(En)가 로우일 때 제1 전류(I1)가 생성될 수 있다.
이하에서, 제어 전류 생성 회로(110) 및 제어 전압 생성 회로(120)가 온도에 비례하는 출력 전류 및 출력 전압을 생성하는 경우를 가정하여 설명한다.
제1 동작 온도(T1)는, 예를 들어, 실온보다 높은 온도일 수 있다. 전술한 바와 같이, 제1 동작 온도(T1)에서, 부스트 회로(220)는 제1 제어 전압(Vp1)에 의해 제어될 수 있고, 제1 부스트 전류(Ib1)가 제1 노드(node 1)에 제공될 수 있다. 따라서 제1 동작 온도(T1)에서, 제1 전류(I1)는 프리차지 전류(Ic)와 제1 부스트 전류(Ib1)의 합일 수 있다.
제1 그래프(case 1)는 본 발명의 몇몇 실시예에 따른 제1 전류(I1)(즉, 프리차지 전류(Ic)와 제1 부스트 전류(Ib1)의 합)가 비트 라인을 프리차지하기 위해 비트 라인으로 제공된 경우, 비트 라인의 프리차지 레벨을 나타낸 그래프이다. 제2 그래프(case 2)는 프리차지 전류(Ic)가 비트 라인을 프리차지하기 위해 비트 라인으로 제공된 경우, 비트 라인의 프리차지 레벨을 나타낸 그래프이다.
제1 그래프(case 1)를 참조하면, 인에이블 신호(En)가 로우로 변경된 시점을 기준으로, 비트 라인의 프리차지가 완료되기까지 제1 시간(t1)이 소요될 수 있다. 한편, 제2 그래프(case 2)를 참조하면, 비트 라인의 프리차지가 완료되기까지 제2 시간(t2)이 소요될 수 있다. 제2 시간(t2)은 제1 시간(t1)보다 클 수 있다.
즉, 실온보다 높은 온도인 제1 동작 온도(T1)에서, 비트 라인을 프리차지하기 위한 제1 전류(I1)가 프리차지 전류(Ic)와 제1 부스트 전류(Ib1)를 포함하도록 함으로써, 비트 라인의 프리차지 시간을 감소시킬 수 있다.
도 7은 제2 동작 온도(T2)에서, 몇몇 실시예에 따른 반도체 메모리 장치의 동작 및 효과를 설명하기 위한 도면이다. 설명의 명확성을 위해 앞서 설명한 것과 중복되는 것은 생략한다. 이하에서, 제어 전류 생성 회로(110) 및 제어 전압 생성 회로(120)가 온도에 비례하는 출력 전류 및 출력 전압을 생성하는 경우를 가정하여 설명한다.
도 4 및 도 7을 참조하면, 제2 동작 온도(T2)는, 예를 들어, 실온보다 낮은 온도일 수 있다. 전술한 바와 같이, 제2 동작 온도(T2)에서, 부스트 회로(220)는 제2 제어 전압(Vp2)에 의해 제어될 수 있고, 제2 부스트 전류(Ib2)가 제1 노드(node 1)에 제공될 수 있다. 따라서 제2 동작 온도(T2)에서, 제1 전류(I1)는 프리차지 전류(Ic)와 제2 부스트 전류(Ib2)의 합일 수 있다.
제3 그래프(case 3)는 본 발명의 몇몇 실시예에 따른 제1 전류(I1)(즉, 프리차지 전류(Ic)와 제2 부스트 전류(Ib2)의 합)가 비트 라인을 프리차지하기 위해 비트 라인으로 제공된 경우, 비트 라인의 프리차지 레벨을 나타낸 그래프이다. 제4 그래프(case 4)는 프리차지 전류(Ic)가 비트 라인을 프리차지하기 위해 비트 라인으로 제공된 경우, 비트 라인의 프리차지 레벨을 나타낸 그래프이다.
제3 그래프(case 3)를 참조하면, 인에이블 신호(En)가 로우로 변경된 시점을 기준으로, 비트 라인의 프리차지가 완료되기까지 제3 시간(t3)이 소요될 수 있다. 한편, 제4 그래프(case 4)를 참조하면, 비트 라인의 프리차지가 완료되기까지 제4 시간(t4)이 소요될 수 있다. 제4 시간(t4)은 제3 시간(t3)보다 클 수 있다.
즉, 실온보다 낮은 온도인 제2 동작 온도(T2)에서, 비트 라인을 프리차지하기 위한 제1 전류(I1)가 프리차지 전류(Ic)와 제2 부스트 전류(Ib2)를 포함하도록 함으로써, 비트 라인의 프리차지 시간을 감소시킬 수 있다.
한편, 도 6과 도 7을 비교하면, 제1 부스트 전류(Ib1)의 크기는 제2 부스트 전류(Ib2)의 크기보다 클 수 있다. 즉, 제1 동작 온도(T1)에서의 제1 전류(I1)의 크기는, 제2 동작 온도(T2)에서의 제1 전류(I1)의 크기보다 클 수 있다. 제2 동작 온도(T2)에서 프리차지 전류(Ic)와 제1 제어 전류(Ip1)를 이용하여 비트 라인을 프리차지하는 경우, 오버 프리차지의 가능성이 높을 수 있다. 오버 프리차지는 반도체 메모리 장치의 동작 속도를 감소시킬 수 있다. 오버 프리차지를 회피하기 위해, 제2 동작 온도(T2)에서는 프리차지 전류(Ic) 및 제2 동작 온도(T2)에 따른 제2 부스트 전류(Ib2)를 이용하여 비트 라인을 프리차지할 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 동작 온도에 따른 제어 전류 생성 회로(110)의 출력 전류가 제1 센싱 회로(201)의 제2 노드(node 2)에 흐르도록 함으로써, 비트 라인을 프리차지 하는데 소요되는 시간을 감소시킬 수 있을 뿐만 아니라, 오버 프리차지를 방지할 수 있다.
도 8은 몇몇 실시예에 따른 반도체 메모리 장치를 포함하는 전자 시스템의 블록도이다.
도 8을 참조하면, 본 발명의 몇몇 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당될 수 있다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다.
또한, 앞서 설명한 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치는, 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110: 제어 전류 생성 회로 120: 제어 전압 생성 회로
210: 프리차지 회로 220: 부스트 회로

Claims (10)

  1. 제1 동작 온도에서 제1 제어 전류에 응답하여 제1 제어 전압을 생성하고, 제2 동작 온도에서 제2 제어 전류에 응답하여 제2 제어 전압을 생성하는 제어 신호 생성 회로;
    전원 전압과 제1 노드 사이에 서로 직렬로 연결되는 제1 트랜지스터 및 제2 트랜지스터를 포함하고, 프리차지 전류를 상기 제1 노드에 제공하는 프리차지 회로; 및
    상기 전원 전압과 상기 제1 노드 사이에 서로 직렬로 연결되는 제3 트랜지스터, 제4 트랜지스터 및 제5 트랜지스터를 포함하고, 상기 제3 트랜지스터, 상기 제4 트랜지스터, 및 상기 제5 트랜지스터 중 적어도 하나는 상기 제1 제어 전압과 상기 제2 제어 전압 중 어느 하나에 의해 게이팅되는 부스트 회로를 포함하고,
    상기 제1 노드는 메모리 셀 어레이의 비트 라인과 전기적으로 연결되고,
    상기 부스트 회로는,
    상기 제3 트랜지스터, 상기 제4 트랜지스터, 및 상기 제5 트랜지스터 중 적어도 하나가 상기 제1 제어 전압에 의해 게이팅되는 경우, 상기 제1 제어 전류와 동일한 크기의 제1 부스트 전류를 상기 제1 노드에 제공하고,
    상기 제3 트랜지스터, 상기 제4 트랜지스터, 및 상기 제5 트랜지스터 중 적어도 하나가 상기 제2 제어 전압에 의해 게이팅되는 경우, 상기 제2 제어 전류와 동일한 크기의 제2 부스트 전류를 상기 제1 노드에 제공하고,
    상기 제1 동작 온도에서 상기 프리차지 전류와 상기 제1 부스트 전류는 상기 비트 라인을 프리차지하고,
    상기 제2 동작 온도에서 상기 프리차지 전류와 상기 제2 부스트 전류는 상기 비트 라인을 프리차지하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 제3 트랜지스터, 상기 제4 트랜지스터, 및 상기 제5 트랜지스터 중 상기 제4 트랜지스터는 상기 제1 제어 전압과 상기 제2 제어 전압 중 어느 하나에 의해 게이팅되는 반도체 메모리 장치.
  3. 제 2항에 있어서,
    상기 제3 트랜지스터는 일단이 상기 전원 전압과 연결되고,
    상기 제4 트랜지스터는 일단이 상기 제3 트랜지스터의 타단과 연결되고,
    상기 제5 트랜지스터는 일단이 상기 제4 트랜지스터의 타단과 연결되고 타단이 상기 제1 노드와 연결되는 반도체 메모리 장치.
  4. 제 2항에 있어서,
    상기 제4 트랜지스터가 상기 제1 제어 전압에 의해 게이팅되는 경우, 상기 제1 부스트 전류는 상기 제4 트랜지스터를 통과하고,
    상기 제4 트랜지스터가 상기 제2 제어 전압에 의해 게이팅되는 경우, 상기 제2 부스트 전류는 상기 제4 트랜지스터를 통과하는 반도체 메모리 장치.
  5. 제 1항에 있어서,
    상기 제1 트랜지스터는, 인에이블 신호에 의해 게이팅되고 일단이 전원 전압과 연결되고,
    상기 제2 트랜지스터는, 일단이 상기 제1 트랜지스터의 타단과 연결되고 타단이 상기 제1 노드와 연결되는 반도체 메모리 장치.
  6. 제 1항에 있어서,
    상기 제1 제어 전류 및 상기 제2 제어 전류는 온도에 비례하거나 반비례하는 반도체 메모리 장치.
  7. 제1 동작 온도에서 제1 제어 전류에 응답하여 제1 제어 전압을 생성하고, 제2 동작 온도에서 제2 제어 전류에 응답하여 제2 제어 전압을 생성하는 제어 신호 생성 회로; 및
    전원 전압을 제공 받고, 상기 제1 제어 전압과 상기 제2 제어 전압 중 어느 하나에 의해 제어되는 부스트 회로를 포함하고,
    상기 부스트 회로가 상기 제1 제어 전압에 의해 제어되는 경우, 상기 부스트 회로는 상기 제1 제어 전류와 동일한 크기의 제1 부스트 전류를 메모리 셀 어레이의 비트 라인에 제공하고,
    상기 부스트 회로가 상기 제2 제어 전압에 의해 제어되는 경우, 상기 부스트 회로는 상기 제2 제어 전류와 동일한 크기의 제2 부스트 전류를 상기 메모리 셀 어레이의 상기 비트 라인에 제공하고,
    상기 부스트 회로는,
    상기 전원 전압과 상기 메모리 셀 어레이와 연결되는 제1 노드 사이에 서로 직렬로 연결되는 제1 트랜지스터, 제2 트랜지스터 및 제3 트랜지스터를 포함하고, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 및 상기 제3 트랜지스터 중 적어도 하나는 상기 제1 제어 전압과 상기 제2 제어 전압 중 어느 하나에 의해 게이팅되는 반도체 메모리 장치.
  8. 제 7항에 있어서,
    상기 전원 전압을 제공 받고, 프리차지 전류를 생성하는 프리차지 회로를 더 포함하고,
    상기 제1 동작 온도에서 상기 프리차지 전류와 상기 제1 부스트 전류는 상기 메모리 셀 어레이의 상기 비트 라인을 프리차지하고,
    상기 제2 동작 온도에서 상기 프리차지 전류와 상기 제2 부스트 전류는 상기 메모리 셀 어레이의 상기 비트 라인을 프리차지하는 반도체 메모리 장치.
  9. 제 7항에 있어서,
    상기 제1 동작 온도는 상기 제2 동작 온도보다 높고,
    상기 제1 제어 전류의 크기는, 상기 제2 제어 전류의 크기보다 큰 반도체 메모리 장치.
  10. 삭제
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