KR20200085983A - 이미지 센서 및 이의 제조 방법 - Google Patents

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김관식
김윤경
박상수
이범석
이태연
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Abstract

이미지 센서 및 이의 제조 방법을 제공한다. 이 이미지 센서는 서로 대향되는 제1 면과 제2 면을 포함하는 반도체 기판; 상기 반도체 기판의 상기 제2 면 상에 배치되는 제1 광전 변환부; 상기 제1 면에 인접한 상기 반도체 기판 내에 배치되는 제1 부유 확산 영역; 상기 제1 면을 덮는 제1 층간 절연막; 상기 제1 층간 절연막 상의 제1 채널 패턴; 및 상기 제1 채널 패턴에 인접하며, 상기 제1 광전 변환부에서 발생된 전하를 상기 제1 부유 확산 영역으로 전송하는 제1 전송 게이트 전극을 포함한다.

Description

이미지 센서 및 이의 제조 방법{Image sensor and Method of fabricating the same}
본 발명은 이미지 센서 및 이의 제조 방법에 관한 것이다.
이미지 센서는 광학 이미지(optical image)을 전기적 신호로 변환하는 반도체 소자이다. 이미지 센서는 CCD(charge coupled device) 형 및 CMOS(complementary metal oxide semiconductor) 형으로 분류될 수 있다. CMOS 형 이미지 센서는 CIS(CMOS image sensor)라고 약칭된다. 상기 CIS는 2차원적으로 배열된 복수개의 픽셀들을 구비한다. 픽셀들 각각은 포토 다이오드(photodiode)를 포함한다. 포토다이오드는 입사되는 광을 전기 신호로 변환해주는 역할을 한다.
본 발명이 해결하고자 하는 과제는 노이즈를 감소시켜 선명한 화질을 구현할 수 있는 고집적화된 이미지 센서를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 공정 불량 및 오염을 최소화할 수 있는 고집적화된 이미지 센서의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명의 개념에 따른 이미지 센서는 서로 대향되는 제1 면과 제2 면을 포함하는 반도체 기판; 상기 반도체 기판의 상기 제2 면 상에 배치되는 제1 광전 변환부; 상기 제1 면에 인접한 상기 반도체 기판 내에 배치되는 제1 부유 확산 영역; 상기 제1 면을 덮는 제1 층간 절연막; 상기 제1 층간 절연막 상의 제1 채널 패턴; 및 상기 제1 채널 패턴에 인접하며, 상기 제1 광전 변환부에서 발생된 전하를 상기 제1 부유 확산 영역으로 전송하는 제1 전송 게이트 전극을 포함한다.
본 발명의 일 양태에 따른 이미지 센서는 서로 대향되는 제1 면과 제2 면을 포함하는 반도체 기판; 상기 반도체 기판의 상기 제2 면 상에 배치되는 광전 변환부; 상기 제1 면에 인접한 상기 반도체 기판 내에 배치되는 부유 확산 영역; 상기 제1 면을 덮으며 상부에 리세스된 영역을 포함하는 층간 절연막; 상기 층간 절연막 상에 배치되며 상기 리세스된 영역과 중첩되는 채널 패턴; 및 상기 리세스된 영역 안에 배치되며, 상기 광전 변환부에서 발생된 전하를 상기 부유 확산 영역으로 전송하는 전송 게이트 전극을 포함한다.
본 발명의 다른 양태에 따른 이미지 센서는 반도체 기판 상에 배치되는 채널 패턴; 및 상기 채널 패턴을 사이에 두고 서로 대향되는 제1 전송 게이트 전극 및 제2 전송 게이트 전극을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 개념에 따른 이미지 센서의 제조 방법은, 서로 대향되는 제1 면과 제2 면을 포함하는 반도체 기판 내에 상기 제1 면에 인접하도록 부유 확산 영역을 형성하는 단계; 상기 반도체 기판의 상기 제1 면을 덮도록 제1 층간 절연막을 형성하는 단계; 상기 제1 층간 절연막을 식각하여 서로 이격된 리세스된 영역과 콘택홀을 형성하되, 상기 콘택홀은 상기 부유 확산 영역을 노출시키는 단계; 상기 리스세된 영역 안에 전송 게이트 전극을 형성하고 상기 콘택홀 안에 콘택 플러그를 형성하는 단계; 및 상기 전송 게이트 전극과 상기 제1 층간 절연막 상에 채널 패턴을 형성하는 단계를 포함한다.
본 발명의 실시예들에 따른 이미지 센서는 유기 광전 변환부에서 생성되는 전하를 전송하기 위한 별도의 전송 트랜지스터를 층간 절연막 상에 구현할 수 있다. 이로써 리셋 노이즈를 감소시킬 수 있으며, 전하 전송 속도를 향상시킬 수 있다. 또한 선명한 화질을 구현할 수 있는 고집적화된 이미지 센서를 제공할 수 있다.
본 발명의 실시예들에 따른 이미지 센서의 제조 방법은 BEOL(Back End of Line) 공정 전에 산화물 반도체 물질로 채널 패턴을 만들기에 BEOL 공정 중에 산화물 반도체 물질에 의한 오염 이슈 문제와 이에 따른 공정 불량을 방지/최소화할 수 있다.
도 1은 본 발명의 실시예들에 따른 이미지 센서를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 평면도이다.
도 3은 본 발명의 실시예들에 따라 도 2를 I-I’선으로 자른 단면도이다.
도 4는 도 3의 ‘II’ 부분을 확대한 도면이다.
도 5a 내지 도 5c는 본 발명의 실시예들에 따른 이미지 센서의 회로도들을 나타낸다.
도 6a 내지 도 6e는 도 3의 단면을 가지는 이미지 센서를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 7은 본 발명의 실시예들에 따라 도 2를 I-I’선으로 자른 단면도이다.
도 8a는 도 7의 ‘III’ 부분을 확대한 도면이다.
도 8b는 도 7의 이미지 센서의 회도로를 나타낸다.
도 9a 내지 도 9d는 도 7의 이미지 센서를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 10은 본 발명의 실시예들에 따라 도 2를 I-I’선으로 자른 단면도이다.
도 11a는 도 10의 ‘IV’ 부분을 확대한 도면이다.
도 11b는 도 10의 이미지 센서의 회도로를 나타낸다.
도 12는 본 발명의 실시예들에 따라 도 2를 I-I’선으로 자른 단면도이다.
도 13a는 도 12의 ‘VI’ 부분을 확대한 도면이다.
도 13b는 도 12의 이미지 센서의 회도로를 나타낸다.
도 14a 내지 도 14c는 도 12의 이미지 센서를 제조하는 과정을 순차적으로 나타내는 도면들이다.
도 15는 본 발명의 실시예들에 따라 도 2를 I-I’선으로 자른 단면도이다.
도 16은 도 15의 ‘VII’ 부분을 확대한 도면이다.
도 17은 본 발명의 실시예들에 따른 이미지 센서의 평면도이다.
도 18은 도 17을 VIII-VIII’선으로 자른 단면도이다.
도 19는 본 발명의 실시예들에 따른 이미지 센서의 평면도이다.
도 20은 도 19를 IX-IX’선으로 자른 단면도이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예들에 따른 이미지 센서를 나타내는 블록도이다.
도 1을 참조하면, 이미지 센서는 제1 내지 제3 광전 변환부들(PD1, PD2, PD3), 및 제1 및 제2 컬러 필터들(CF1, CF2)을 포함할 수 있다. 제1 및 제2 광전 변환부들(PD1, PD2)은 반도체 기판(110) 내에 제공될 수 있다. 제3 광전 변환부(PD3)은 반도체 기판(110)의 일면 상에 제공될 수 있으며, 컬러 필터들(CF1, CF2)은 제3 광전 변환부(PD3)과 반도체 기판(110) 사이에 제공될 수 있다.
제1 내지 제3 파장의 빛들(L1, L2, L3)이 광전 변환부(PD3)으로 입사될 수 있다. 제1 파장 및 제2 파장은 제3 파장과 다를 수 있다. 제1 파장은 제2 파장과 다를 수 있다. 예를 들어, 제1 파장의 빛(L1)은 붉은 색에 해당할 수 있고, 제2 파장의 빛(L2)은 푸른 색에 해당할 수 있고, 제3 파장의 빛(L3)은 녹색에 해당할 수 있다.
제3 광전 변환부(PD3)는 제3 파장의 빛(L3)으로부터 제3 광전 신호(S3)를 발생시킬 수 있다. 제3 광전 변환부(PD3)은 제1 파장의 빛(L1) 및 제2 파장의 빛(L2)을 투과시킬 수 있다. 제3 광전 변환부(PD3)은 복수의 제1 및 제2 픽셀들(PX1, PX2)에 의해서 공유될 수 있다.
제3 광전 변환부(PD3)을 투과한 빛들(L1, L2)은 제1 및 제2 컬러 필터들(CF1, CF2)에 입사될 수 있다. 상기 제1 픽셀들(PX1)은 제1 컬러 필터(CF1)와 제1 광전 변환부(PD1)를 포함할 수 있다. 상기 제2 픽셀들(PX2)은 제2 컬러 필터(CF2)와 제2 광전 변환부(PD2)를 포함할 수 있다. 제1 광전 변환부(PD1)은 제1 컬러 필터(CF1)의 아래에 제공될 수 있고, 제2 광전 변환부(PD2)은 제2 컬러 필터(CF2)의 아래에 제공될 수 있다.
제1 파장의 빛(L1)은 제1 컬러 필터(CF1)를 투과하되, 제2 컬러 필터(CF2)를 투과하지 못할 수 있다. 제2 파장의 빛(L2)은 제2 컬러 필터(CF2)를 투과하되, 제1 컬러 필터(CF1)를 투과하지 못할 수 있다. 제1 컬러 필터(CF1)에 의해 제1 파장의 빛(L1)이 제1 광전 변환부(PD1)에 입사될 수 있다. 제1 광전 변환부(PD1)은 제1 파장의 빛(L1)으로부터 제1 광전 신호(S1)를 발생시킬 수 있다. 제2 컬러 필터(CF2)에 의해 제2 파장의 빛(L2)이 제2 광전 변환부(PD2)에 입사될 수 있다. 제2 광전 변환부(PD2)은 제2 파장의 빛(L2)으로부터 제2 광전 신호(S2)를 발생시킬 수 있다.
본 발명의 실시예들에 따르면, 제3 광전 변환부(PD3)가 제1 및 제2 광전 변환부들(PD1, PD2) 상에 배치되어, 이미지 센서의 집적도가 향상될 수 있다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 평면도이다. 도 3은 본 발명의 실시예들에 따라 도 2를 I-I'선으로 자른 단면도이다. 도 4는 도 3의 'II' 부분을 확대한 도면이다.
도 2 내지 도 4를 참조하면, 반도체 기판(110)은 제1 픽셀(PX1)과 제2 픽셀(PX2)을 포함할 수 있다. 상기 반도체 기판(110)은 실리콘 단결정 웨이퍼 또는 실리콘 에피택시얼층일 수 있다. 상기 반도체 기판(110)은 제1 도전형의 불순물로 도핑될 수 있다. 예를 들면 상기 제1 도전형은 P형일 수 있다. 상기 제1 도전형의 불순물은 예를 들면 붕소일 수 있다. 상기 반도체 기판(110)은 서로 대향되는 제1 면(110a)과 제2 면(110b)을 포함할 수 있다. 상기 제1 면(110a)은 전면으로 트랜지스터들이 배치될 수 있다. 상기 제2 면(110b)은 후면으로, 이를 통해 빛이 입사될 수 있다. 상기 이미지 센서는 후면 수광 이미지 센서일 수 있다.
상기 반도체 기판(110) 내에는 깊은 소자 분리부(DI)가 배치되어 상기 제1 픽셀(PX1)과 제2 픽셀(PX2)를 분리할 수 있다. 상기 깊은 소자 분리부(DI)는 제1 방향(X)으로 연장되는 연장부(DI_E)와 상기 연장부(DI_E)로부터, 상기 제1 방향(X)과 교차하는 제2 방향(Y)으로 또는 상기 제2 방향(Y)과 반대되는 방향으로, 돌출되는 돌출부들(DI_P)을 포함할 수 있다. 상기 깊은 소자 분리부(DI)는 실리콘 산화막, 하프늄산화막 및 알루미늄 산화막과 같은 금속산화막, 그리고 폴리실리콘막 중 적어도 하나를 포함할 수 있다.
평면적 관점에서 상기 제2 방향(Y)을 따라 서로 인접한 상기 깊은 소자 분리부(DI)의 돌출부들(DI_P) 사이에 관통 전극(120)이 배치될 수 있다. 상기 관통 전극(120)은 불순물이 도핑된 폴리실리콘이나 텅스텐과 같은 도전 물질을 포함할 수 있다. 상기 관통 전극(120)과 상기 반도체 기판(110) 사이에는 비아 절연막(122)이 개재될 수 있다. 상기 비아 절연막(122)는 실리콘 산화막, 실리콘 질화막 및 실리콘 산화 질화막 중 적어도 하나의 단일막 또는 다중막 구조를 포함할 수 있다.
상기 반도체 기판(110)의 상기 제1 면(110a)에는 얕은 소자 분리부(3)가 배치되어 상기 제1 및 제2 픽셀들(PX1, PX2)에서 활성 영역들을 정의할 수 있다. 상기 얕은 소자 분리부(3)는 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
상기 관통 전극(120)과 상기 비아 절연막(122)의 상부면들은 상기 얕은 소자 분리부(3)의 하부면과 같거나 보다 낮을 수 있다. 상기 관통 전극(120)과 상기 비아 절연막(122)의 상에는 매립 절연막(5)이 배치될 수 있다. 상기 매립 절연막(5)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 적어도 하나의 막으로 형성될 수 있다. 상기 관통 전극(120)과 상기 비아 절연막(122)의 하부면들은 상기 반도체 기판(110)의 제2 면(110b)과 공면을 이룰 수 있다.
상기 제1 픽셀(PX1)에서 상기 반도체 기판(110) 내에는 제1 광전 변환부(PD1)가 배치될 수 있다. 상기 제2 픽셀(PX2)에서 상기 반도체 기판(110) 내에는 제2 광전 변환부(PD2)가 배치될 수 있다. 상기 제1 및 제2 광전 변환부들(PD1, PD2)은 예를 들면 상기 제1 도전형과 반대되는 제2 도전형의 불순물이 도핑된 영역일 수 있다. 예를 들면 상기 제2 도전형은 N형이고, 상기 제2 도전형의 불순물은 인이나 비소일 수 있다. 상기 제1 및 제2 광전 변환부들(PD1, PD2)은 주변의 상기 반도체 기판(110)과 PN접합을 이루어 포토다이오드를 구성할 수 있다.
상기 제1 픽셀(PX1)에서 상기 반도체 기판(110)의 상기 제1 면(110a)에는 제1 전송 게이트 전극(TG1)가 배치될 수 있다. 상기 제2 픽셀(PX2)에서 상기 반도체 기판(110)의 상기 제1 면(110a)에는 제2 전송 게이트 전극(TG2)가 배치될 수 있다. 상기 제1 전송 게이트 전극(TG1)와 상기 반도체 기판(110) 사이 그리고 상기 제2 전송 게이트 전극(TG2)와 상기 반도체 기판(110) 사이에는 제1 게이트 절연막(7)이 개재될 수 있다. 상기 게이트 절연막(7)은 예를 들면 실리콘 산화막을 포함할 수 있다.
상기 제1 픽셀(PX1)에서 상기 제1 전송 게이트 전극(TG1)에 인접한 상기 반도체 기판(110)에는 제1 부유 확산 영역(FD1)이 배치될 수 있다. 또한 상기 반도체 기판(110)의 상기 제1 면(110a)에 인접한 곳에 제3 부유 확산 영역(FD3)이 배치될 수 있다. 상기 제3 부유 확산 영역(FD3)은 상기 얕은 소자 분리부(3)에 의해 상기 제1 부유 확산 영역(FD1)과 이격될 수 있다. 상기 제2 픽셀(PX2)에서 상기 제2 전송 게이트 전극(TG2)에 인접한 상기 반도체 기판(110)에는 제2 부유 확산 영역(FD2)이 배치될 수 있다. 또한 상기 반도체 기판(110)의 상기 제1 면(110a)에 인접한 곳에 제3 부유 확산 영역(FD3)이 배치될 수 있다. 상기 제3 부유 확산 영역(FD3)은 상기 얕은 소자 분리부(3)에 의해 상기 제2 부유 확산 영역(FD2)과 이격될 수 있다. 상기 제1 내지 제3 부유 확산 영역들(FD1, FD2, FD3)은 예를 들면 제2 도전형의 불순물이 도핑된 영역일 수 있다.
상기 반도체 기판(110)의 상기 제1 면(110a)은 제1 층간 절연막(9)으로 덮일 수 있다. 상기 제1 층간 절연막(9)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 다공성 산화막 중 적어도 하나를 포함할 수 있다. 상기 제1 층간 절연막(9) 상부에는 서로 이격된 제1 내지 제3 리세스 영역들(RS, RG, RD)이 형성될 수 있다. 상기 제1 리세스 영역(RS) 바닥에는 제1 콘택홀(RC1)이 형성될 수 있고 상기 제3 리세스 영역(RD) 바닥에는 제2 콘택홀(RC2)이 형성될 수 있다. 상기 제1 리세스 영역(RS) 안에는 소오스 전극(13s)이 배치될 수 있다. 상기 제2 리세스 영역(RG) 안에는 제3 전송 게이트 전극(TG3)이 배치될 수 있다. 상기 제3 리세스 영역(RD) 안에는 드레인 전극(13d)이 배치될 수 있다. 상기 제1 콘택홀(RC1) 안에는 제1층-제1 콘택 플러그(13c1)가 배치되어 상기 소오스 전극(13s)과 상기 관통 전극(120)을 전기적으로 연결시킬 수 있다. 상기 제1층-제1 콘택 플러그(13c1)는 상기 매립 절연막(5) 안으로 연장되어 상기 관통 전극(120)에 인접할 수 있다. 상기 제2 콘택홀(RC2) 안에는 제1층-제2 콘택 플러그(13c2)가 배치되어 상기 드레인 전극(13d)과 상기 제3 부유 확산 영역(FD3)을 전기적으로 연결시킬 수 있다. 상기 제1 층간 절연막(9) 내에는 상기 제1층-제2 콘택 플러그(13c2)와 이격되며 상기 제1 및 제2 부유 확산 영역들(FD1, FD2)과 전기적으로 연결되는 제1층-제3 콘택 플러그(13c3)가 배치될 수 있다. 상기 제1층 콘택 플러그들(13c1, 13c2, 13c3), 상기 소오스 전극(13s), 상기 드레인 전극(13d) 및 상기 제3 전송 게이트 전극(TG3)은 모두 동일한 도전 물질로 예를 들면 텅스텐을 포함할 수 있다. 상기 제1층 콘택 플러그들(13c1, 13c2, 13c3), 상기 소오스 전극(13s), 상기 드레인 전극(13d) 및 상기 제3 전송 게이트 전극(TG3)의 측면들과 바닥면들은 제1 확산 방지막(11)으로 덮일 수 있다. 상기 제1 확산 방지막(11)은 예를 들면 티타늄질화막을 포함할 수 있다. 상기 제3 콘택 플러그(13c3), 상기 소오스 전극(13s), 상기 드레인 전극(13d) 및 상기 제3 전송 게이트 전극(TG3)의 상부면들은 상기 제1 층간 절연막(9)의 상부면과 공면을 이룰 수 있다.
상기 제1 층간 절연막(9) 상에 제1 식각 저지막(12)이 배치될 수 있다. 상기 제1 식각 저지막(12)은 상기 제1 층간 절연막(9)과 식각 선택비를 가지는 절연막으로 형성될 수 있다. 예를 들면 상기 제1 식각 저지막(12)은 실리콘 질화막으로 형성될 수 있다.
상기 제3 전송 게이트 전극(TG3) 상에 제2 게이트 절연막(14)이 위치할 수 있다. 상기 제2 게이트 절연막(14)은 예를 들면, 실리콘 산화막이나 이보다 높은 유전율을 가지는 알루미늄 산화막과 같은 금속 산화막으로 형성될 수 있다. 상기 제1 식각 저지막(12)의 일부는 상기 제2 게이트 절연막(14)과 상기 제3 전송 게이트 전극(TG3) 사이에 개재될 수 있으며 추가적인 게이트 절연막 기능을 할 수 있다.
상기 제2 게이트 절연막(14) 상에는 채널 패턴(CHL)이 위치할 수 있다. 상기 채널 패턴(CHL)은 바람직하게는 산화물 반도체 물질을 포함할 수 있다. 구체적인 예로써, 상기 산화물 반도체 물질은 인듐(In), 갈륨(Ga), 아연(Zn) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 상기 산화물 반도체 물질은 인듐(In), 갈륨(Ga) 및 아연(Zn)을 포함하는 IGZO(indium-gallium-zinc-oxide)일 수 있다. 상기 산화물 반도체 물질은, 예컨대, 비정질(amorphous) IGZO일 수 있다.
상기 제3 전송 게이트 전극(TG3), 상기 소오스 전극(13s), 상기 드레인 전극(13d), 상기 제2 게이트 절연막(14) 및 상기 채널 패턴(CHL)은 도 5c의 제3 전송 트랜지스터(Tx3)를 구성할 수 있다.
상기 채널 패턴(CHL)은 상기 제3 전송 게이트 전극(TG3)의 양 옆으로 연장되어 상기 소오스 전극(13s) 및 상기 드레인 전극(13d) 상에 위치할 수 있다. 상기 채널 패턴(CHL)은 상기 제2 게이트 절연막(14) 및 상기 제1 식각 저지막(12)을 관통하여 상기 소오스 전극(13s) 및 상기 드레인 전극(13d)과 접할 수 있다. 상기 채널 패턴(CHL)은 상기 소오스 전극(13s) 및 상기 드레인 전극(13d) 옆으로 더 연장될 수 있다. 상기 채널 패턴(CHL)과 상기 제1 층간 절연막(9) 사이에 잔여 게이트 절연막(14r)이 개재될 수 있다.
상기 채널 패턴(CHL) 밖으로 상기 제1 식각 저지막(12)이 노출될 수 있다. 상기 채널 패턴(CHL)의 측벽은 상기 잔여 게이트 절연막(14r)의 측벽과 정렬될 수 있다. 상기 채널 패턴(CHL)과 상기 제1 식각 저지막(12)은 제2 식각 저지막(15)으로 덮일 수 있다. 상기 제2 식각 저지막(15) 상에 제2 층간 절연막(17)이 배치될 수 있다. 상기 제2 층간 절연막(17) 내에 제2층 배선들(21w)과 제2층 콘택 플러그들(21c)이 배치될 수 있다. 상기 제2층 배선들(21w)과 상기 제2층 콘택 플러그들(21c)의 측벽과 하부면은 제2 확산 방지막(19)으로 덮일 수 있다. 상기 제2층 배선들(21w)과 상기 제2층 콘택 플러그들(21c)은 상기 소오스 전극(13s), 상기 제3 전송 게이트 전극(TG3) 및 상기 드레인 전극(13d)과 다른 금속을 함유할 수 있다. 바람직하게는 상기 제2층 배선들(21w)과 상기 제2층 콘택 플러그들(21c)은 구리를 함유할 수 있다.
상기 제2 층간 절연막(17) 상에는 제3 식각 저지막(23)과 제3 층간 절연막(25)이 차례로 적층될 수 있다. 상기 제3 층간 절연막(25) 내에는 제3층 배선들(29w)과 제3층 콘택 플러그들(29c)이 배치될 수 있다. 상기 제3층 배선들(29w)과 상기 제3층 콘택 플러그들(29c)의 측벽과 하부면은 제3 확산 방지막(27)으로 덮일 수 있다. 상기 제3 층간 절연막(25) 상에는 제4 식각 저지막(31) 및 제4 층간 절연막(33)이 차례로 적층될 수 있다. 상기 제4 층간 절연막(33) 내에는 제4층 배선들(37)과 이의 표면을 덮는 제4 확산 방지막(35)이 배치될 수 있다. 상기 제4 층간 절연막(33)은 제1 패시베이션막(39)으로 덮일 수 있다. 상기 제3 및 제4 식각 저지막들(23, 31)은 예를 들면 실리콘 질화막을 포함할 수 있다. 상기 제3 및 제4 층간 절연막들(25, 33)은 예를 들면 실리콘 산화막이나 다공성 절연막을 포함할 수 있다. 상기 제3층 배선들(29w), 상기 제3층 콘택 플러그들(29c) 및 상기 제4층 배선들(37)은 예를 들면 구리를 포함할 수 있다. 상기 제3 및 제4 확산 방지막들(27, 35)은 예를 들면 티타늄질화막과 같은 금속 질화막을 포함할 수 있다. 상기 패시베이션막(39)은 예를 들면 실리콘 질화막이나 폴리이미드를 포함할 수 있다.
상기 반도체 기판(110)의 제2 면(110b) 상에는 보호막(50)이 배치될 수 있다. 상기 보호막(50)은 예를 들면 실리콘 산화막과 같은 절연막을 포함할 수 있다. 또는 상기 보호막(50)은 상기 제2 면(110b)과 접하며, 음의 고정 전하를 가질 수 있다. 이때 상기 보호막(50)은 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈륨(Ta), 티타늄(Ti), 이트륨 및 란타노이드를 포함하는 그룹에서 선택되는 적어도 하나의 금속을 포함하는 금속 산화물(metal oxide) 또는 금속 불화물(metal fluoride)로 이루어질 수 있다. 예를 들면, 상기 보호막(50)은 하프늄 산화막 또는 알루미늄 산화막일 수 있다. 이때 상기 보호막(50)의 주변에는 정공의 축적(hole accumulation)이 발생할 수 있다. 이로써 암전류의 발생 및 화이트 스팟(white spot)을 효과적으로 감소시킬 수 있다. 또는 상기 보호막(50)은 스텝 커버리지 특성이 좋은 절연막으로 형성이 될 수 있다. 상기 보호막(50)은 평탄화막으로서 기능도 할 수 있다.
상기 제1 픽셀(PX1)에서 상기 보호막(50) 상에 제1 컬러 필터(CF1)가 배치될 수 있다. 상기 제2 픽셀(PX2)에서 상기 보호막(50) 상에 제2 컬러 필터(CF2)가 배치될 수 있다. 상기 제1 컬러 필터(CF1)와 상기 제2 컬러 필터(CF2)는 서로 다른 색의 안료나 염료를 포함할 수 있다. 상기 제1 및 제2 컬러 필터들(CF1, CF2) 사이에는 제1 절연 패턴(54)이 개재될 수 있다. 바람직하게는 상기 제1 절연 패턴(54)은 상기 제1 및 제2 컬러 필터들(CF1, CF2)의 굴절률 보다 낮은 굴절률을 가지는 물질을 포함할 수 있다. 이로써 상기 픽셀들(PX1, PX2)로 입사되는 빛의 양을 늘려 광감도를 향상시킬 수 있다.
상기 제1 및 제2 컬러 필터들(CF1, CF2) 상에는 각각 화소 전극(58)이 배치될 수 있다. 상기 화소 전극(58)과 상기 제1 및 제2 컬러 필터들(CF1, CF2) 사이에는 각각 제2 절연 패턴(52)이 개재될 수 있다. 상기 제2 절연 패턴(52)은 예를 들면 실리콘 산화막이나 실리콘 질화막 같은 절연 물질을 포함할 수 있다. 상기 제2 절연 패턴(52) 상에는 화소 전극(58)이 배치될 수 있다. 상기 화소 전극(58)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), 및/또는 유기 투명 도전 물질을 포함할 수 있다. 상기 화소 전극(58)은 상기 제1 절연 패턴(54)을 관통하는 비아 플러그(56)을 통해 상기 관통 전극(120)과 전기적으로 연결될 수 있다. 상기 화소 전극들(58) 사이에는 제3 절연 패턴(60)이 개재될 수 있다.
상기 화소 전극들(58) 상에는 제3 광전 변환부(PD3)가 배치될 수 있다. 상기 제3 광전 변환부(PD3)는 예를 들면 유기 광전변환층일 수 있다. 상기 제3 광전 변환부(PD3)는 p형 유기 반도체 물질 및 n형 유기 반도체 물질을 포함할 수 있으며, 상기 p형 유기 반도체 물질과 n형 유기 반도체 물질은 pn접합을 형성할 수 있다. 또는 상기 제3 광전 변환부(PD3)은 양자점(quantum dot) 또는 칼코게나이드(chalcogenide)를 포함할 수 있다.
상기 제3 광전 변환부(PD3) 상에는 공통 전극(62)이 배치될 수 있다. 상기 공통 전극(62)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), 및/또는 유기 투명 도전 물질을 포함할 수 있다. 상기 화소 전극들(58)은 픽셀 별로 분리되어 있으나, 상기 제3 광전 변환부(PD3)와 상기 공통 전극(62)은 각각 픽셀 별로 분리되지 않고 상기 반도체 기판(110)의 상기 제2 면(110b)의 전체에 걸쳐 배치될 수 있다. 상기 공통 전극(62) 상에 제2 패시베이션막(64)이 배치될 수 있다. 상기 제2 패시베이션막(64) 상에 마이크로 렌즈(ML)가 배치될 수 있다.
도 5a 내지 도 5c는 본 발명의 실시예들에 따른 이미지 센서의 회로도들을 나타낸다.
도 1 내지 도 4 및 도 5a 내지 도 5c를 참조하면, 상기 제1 픽셀(PX1)에는 상기 제1 전송 게이트 전극(TG1)과 상기 제1 부유 확산 영역(FD1)을 포함하는 제1 전송 트랜지스터(Tx1)가 배치될 수 있다. 도시하지는 않았지만 상기 제1 픽셀(PX1)에는 제1 리셋 트랜지스터(Rx1), 제1 소오스 팔로워 트랜지스터(SFx1) 및 제1 선택 트랜지스터(SELx1)가 배치될 수 있다. 상기 제2 픽셀(PX2)에는 상기 제2 전송 게이트 전극(TG2)과 상기 제2 부유 확산 영역(FD2)을 포함하는 제2 전송 트랜지스터(Tx2)가 배치될 수 있다. 도시하지는 않았지만 상기 제2 픽셀(PX2)에는 제2 리셋 트랜지스터(Rx2), 제2 소오스 팔로워 트랜지스터(SFx2) 및 제2 선택 트랜지스터(SELx2)가 배치될 수 있다. 상기 제1 픽셀(PX1)과 상기 제2 픽셀(PX3)은 각각 상기 제3 전송 게이트 전극(TG3)과 상기 제3 부유 확산 영역(FD3)을 포함하는 제3 전송 트랜지스터(Tx3)가 배치될 수 있다.
도시하지는 않았지만, 상기 제1 픽셀(PX1) 또는 상기 제2 픽셀(PX2)에는 제3 리셋 트랜지스터(Rx3), 제3 소오스 팔로워 트랜지스터(SFx3) 및 제3 선택 트랜지스터(SELx3)가 배치될 수 있다. 상기 제1 픽셀(PX1)과 상기 제2 픽셀(PX3)은 상기 제1 내지 제3 리셋 트랜지스터들(Rx1, Rx2, Rx3)을 공유할 수 있다. 즉, 하나의 리셋 트랜지스터가 상기 제1 내지 제3 전송 트랜지스터(Tx1, Tx2, Tx3)과 전기적으로 연결될 수 있으며 상기 제1 내지 제3 리셋 트랜지스터들(Rx1, Rx2, Rx3)의 기능을 할 수 있다. 마찬가지로 상기 제1 픽셀(PX1)과 상기 제2 픽셀(PX3)은 상기 제1 내지 제3 소오스 팔로워 트랜지스터들(SFx1, SF2, SF3)과 제1 내지 제3 선택 트랜지스터(SELx1, SELx2, SELx3)을 공유할 수 있다.
상기 제1 광전 변환부(PD1)에서 감지된 색 정보는 제1 전송 트랜지스터(Tx1), 상기 제1 리셋 트랜지스터(Rx1), 상기 제1 소오스 팔로워 트랜지스터(SFx1) 및 상기 제1 선택 트랜지스터(SELx1)에 의해 제1 신호(Vout1)로 출력될 수 있다. 상기 제2 광전 변환부(PD2)에서 감지된 색 정보는 제2 전송 트랜지스터(Tx2), 상기 제2 리셋 트랜지스터(Rx2), 상기 제2 소오스 팔로워 트랜지스터(SFx2) 및 상기 제2 선택 트랜지스터(SELx2)에 의해 제2 신호(Vout2)로 출력될 수 있다. 상기 제3 광전 변환부(PD3)에서 감지된 색 정보는 제3 전송 트랜지스터(Tx3), 상기 제3 리셋 트랜지스터(Rx3), 상기 제3 소오스 팔로워 트랜지스터(SFx3) 및 상기 제3 선택 트랜지스터(SELx3)에 의해 제3 신호(Vout3)로 출력될 수 있다.
이와 같이 본 발명의 실시예들에 따른 이미지 센서는 제3 광전 변환부(PD3)에서 생성되는 전하를 전송하기 위한 제3 전송 트랜지스터(Tx3)를 포함한다. 이로써 각각의 색 정보를 전송하는데 4개의 트랜지스터들을 이용하여 4-Transistor CDS(Correlated Double sampling) 회로를 구현할 수 있다. 이로써 리셋 노이즈를 감소시킬 수 있다. 또한 상기 제3 전송 트랜지스터(Tx3)에 의해 제3 광전 변환부(PD3)에서 생성된 전하를 제3 부유 확산 영역(FD3)으로 빠르게 이동시킬 수 있다. 이로써 선명한 화질을 구현할 수 있는 고집적화된 이미지 센서를 제공할 수 있다.
도 6a 내지 도 6e는 도 3의 단면을 가지는 이미지 센서를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 6a를 참조하면, 제1 픽셀(PX1)과 제2 픽셀(PX2)을 포함하는 반도체 기판(110)을 준비한다. 상기 반도체 기판(110)은 제1 도전형의 불순물로 도핑될 수 있다. 상기 반도체 기판(110) 내에 이온주입 공정을 수회 진행하고 열처리 공정을 진행하여 제1 광전 변환부(PD1)과 제2 광전 변환부(PD2)를 형성한다. 상기 제1 및 제2 광전 변환부들(PD1, PD2)은 상기 제1 도전형과 반대되는 제2 도전형의 불순물로 도핑될 수 있다. 상기 반도체 기판(110)의 제1 면(110a)에 인접한 곳에 STI(Shallow trench isolation) 공정을 진행하여 얕은 소자 분리부(3)를 형성할 수 있다. 상기 픽셀들(PX1, PX2) 사이에서 상기 얕은 소자 분리부(3)와 그 아래의 상기 반도체 기판(110)을 패터닝하여 깊은 트렌치를 형성하고, 절연막과 폴리실리콘막을 순차적으로 적층하여 상기 깊은 트렌치를 채우고 연마 공정 또는 에치백 공정을 진행하여 깊은 소자 분리부(DI)를 형성할 수 있다.
상기 깊은 소자 분리부(DI)의 돌출부(DI_P)의 일부분을 제거하여 관통비아홀을 형성하고, 비아 절연막(122)과 도전막을 형성하여 상기 관통비아홀을 채우고 연마공정 또는 에치백 공정을 진행하여 상기 관통비아홀 안에 관통전극(120)을 형성할 수 있다. 그리고 상기 관통 전극(120)의 상부를 리세스하고 매립 절연막(5)으로 채울 수 있다. 상기 제1 및 제2 픽셀들(PX1, PX2)에서 상기 반도체 기판(110)의 상기 제1 면(1a) 상에 제1 전송 게이트 전극(TG1)과 제2 전송 게이트 전극(TG2) 및 제1 게이트 절연막(7)을 형성할 수 있다. 상기 제1 및 제2 전송 게이트 전극들(TG1, TG2)의 일부는 상기 반도체 기판(110) 속으로 연장되도록 형성될 수 있다. 이온주입 공정을 진행하여 상기 제1 및 제2 전송 게이트 전극들(TG1, TG2) 옆의 상기 반도체 기판(110) 내에 제1 및 제2 부유 확산 영역들(FD1, FD2)을 형성할 수 있다. 그리고 이때 상기 얕은 소자 분리부(3)에 의해 한정된 상기 반도체 기판(110) 내에 제3 부유 확산 영역(FD3)을 형성할 수 있다. 상기 반도체 기판(110)의 상기 제1 면(110a)을 덮는 제1 층간 절연막(9)을 형성할 수 있다.
도 6b를 참조하면, 상기 제1 층간 절연막(9)을 식각하여 제1 내지 제3 리세스 영역들(RS, RG, RD)과 제1 내지 제3 콘택홀들(RC1, RC2, RC3)을 형성할 수 있다. 상기 제1 리세스 영역(RS)과 상기 제1 콘택홀(RC1) 그리고 상기 제3 리세스 영역(RD)과 상기 제2 콘택홀(RC2)은 이중 다마신 홀 구조를 가질 수 있다. 상기 제1 콘택홀(RC1)을 형서할 때 상기 매립 절연막(5)의 일부도 식각되어 상기 관통 전극(120)의 상부면이 노출될 수 있다. 상기 제2 콘택홀(RC2)은 상기 제3 부유 확산 영역(RD3)을 노출시킬 수 있다. 상기 제3 콘택홀들(RC3)은 상기 제1 및 제2 부유 확산 영역들(FD1, FD2)을 노출시킬 수 있다. 상기 제1 층간 절연막(9) 상에 제1 확산 방지막(11)과 도전막(예를 들면 텅스텐)을 차례로 적층하여 상기 제1 내지 제3 리세스 영역들(RS, RG, RD)과 상기 제1 내지 제3 콘택홀들(RC1, RC2, RC3)을 채우고 연마 공정 또는 에치백 공정을 진행하여 소오스 전극(13s), 제3 전송 게이트 전극(TG3), 드레인 전극(13d) 및 제1층 콘택 플러그들(13c1, 13c2, 13c2)을 형성할 수 있다.
도 6c를 참조하면, 상기 제1 층간 절연막(9) 상에 제1 식각 저지막(12)과 제2 게이트 절연막(14)을 차례대로 적층한다. 상기 제1 식각 저지막(12)은 예를 들면 실리콘 질화막으로 형성될 수 있다. 상기 제2 게이트 절연막(14)은 예를 들면 알루미늄 산화막이나 실리콘산화막으로 형성될 수 있다. 상기 제2 게이트 절연막(14)과 상기 제1 식각 저지막(12)을 식각하여 상기 소오스 전극(13s)과 상기 드레인 전극(13d)의 상부면을 노출시킬 수 있다. 상기 제2 게이트 절연막(14) 상에 채널막(140)을 적층할 수 있다. 상기 채널막(140)은 산화물 반도체로, 구체적인 예로써 IGZO로 형성될 수 있다. 상기 채널막(140)은 상기 소오스 전극(13s) 및 상기 드레인 전극(13d)과 접하도록 형성될 수 있다.
도 6d를 참조하면, 상기 채널막(140)과 제2 게이트 절연막(14)을 패터닝하여 상기 소오스 전극(13s) 및 상기 드레인 전극(13d) 옆의 상기 제1 식각 저지막(12)를 노출시키고, 채널 패턴(CHL)을 형성할 수 있다. 이때 잔여 게이트 절연막(14r)이 형성될 수 있다.
도 6e를 참조하면, 상기 채널 패턴(CHL)이 형성된 상기 반도체 기판(110)의 상기 제1 면(110a) 상에 제2 식각 저지막(15)을 콘포말하게 형성할 수 있다. 후속으로 통상적인 BEOL(Back End of Line) 공정을 진행하여 제2 내지 제4 층간 절연막들(17, 25, 33), 제3 및 제4 식각 저지막들(23, 31), 제2층 배선들(21w), 제2층 콘택 플러그들(21c), 제3층 배선들(29w), 제3층 콘택 플러그들(29c) 및 제4층 배선들(37) 및 제1 패시베이션막(39)을 형성할 수 있다.
후속으로 도 6e와 도 3을 참조하면, 상기 반도체 기판(110)의 상기 제2 면(110b)에 대해 그라인딩 공정을 진행하여 상기 반도체 기판(110)의 일부를 제거하고 상기 관통 전극(120)을 노출시킬 수 있다. 그리고 상기 반도체 기판(110)의 상기 제2 면(110b) 상에 컬러 필터들(CF1, CF2), 화소 전극들(58), 제3 광전 변환부(PD3), 공통 전극(62) 및 마이크로 렌즈(ML)등을 형성할 수 있다.
본 발명의 실시예들에 따른 이미지 센서의 제조 방법은 BEOL 공정 전에 산화물 반도체 물질로 채널 패턴(CHL)을 만들 수 있다. BEOL 공정에서는 주로 배선들을 구리로 형성하며 구리에 의한 장비 오염을 막는 것이 중요한 과제일 수 있다. 이때 IGZO와 같은 산화물 반도체 물질을 BEOL 공정에서 사용할 경우, IGZO에 의한 장비 오염이 추가적으로 발생할 가능성이 있고, 기존의 BEOL 공정 순서의 변경이 요구될 수 있어 복잡해질 수 있다. 본 발명의 실시예들에 따른 이미지 센서의 제조 방법은 BEOL 공정 전에 산화물 반도체 물질로 채널 패턴(CHL)을 만들기에 이러한 문제들을 해결하여 공정 불량을 방지/최소화할 수 있다.
도 7은 본 발명의 실시예들에 따라 도 2를 I-I'선으로 자른 단면도이다. 도 8a는 도 7의 'III' 부분을 확대한 도면이다. 도 8b는 도 7의 이미지 센서의 회도로를 나타낸다.
도 7 및 도 8a를 참조하면, 본 예에 따른 이미지 센서에서는 제1 층간 절연막(9) 내에 서로 이격된 제1층 소오스 전극(13s), 제1층-제3 전송 게이트 전극(TG31) 및 제1층 드레인 전극(13d)이 배치될 수 있다. 상기 제1층-제3 전송 게이트 전극(TG31) 상에는 제1 식각 저지막(12)과 제2 게이트 절연막(14)이 차례로 적층될 수 있다. 상기 제2 게이트 절연막(14) 상에는 채널 패턴(CHL)이 배치된다. 상기 채널 패턴(CHL)은 상기 제2 게이트 절연막(14)과 상기 제1 식각 저지막(12)을 관통하여 상기 제1층 소오스 전극(13s) 및 상기 제1층 드레인 전극(13d)과 접할 수 있다. 상기 채널 패턴(CHL) 상에 제3 게이트 절연막(16)이 위치할 수 있다. 상기 제3 게이트 절연막(16)은 예를 들면 알루미늄 산화막이나 실리콘 산화막일 수 있다.
상기 제3 게이트 절연막(16) 상에 제2층-제3 전송 게이트 전극(TG32)이 배치될 수 있다. 상기 제2층-제3 전송 게이트 전극(TG32)은 상기 제1층-제3 전송 게이트 전극(TG31)과 수직적으로 중첩될 수 있다. 상기 제1층-제3 전송 게이트 전극(TG31)은 제1 폭(W1)을 가질 수 있다. 상기 제2층-제3 전송 게이트 전극(TG32)은 제2 폭(W2)을 가질 수 있다. 상기 제1 폭(W1)은 상기 제2 폭(W2) 보다 클 수 있다.
상기 채널 패턴(CHL) 상에 상기 제2층-제3 전송 게이트 전극(TG32)과 이격되도록 제2층 소오스 전극(21s)과 제2층 드레인 전극(21d)이 배치될 수 있다. 상기 제3 게이트 절연막(16)은 연장되어 상기 채널 패턴(CHL)과 상기 제2층 소오스 전극(21s) 사이에 그리고 상기 채널 패턴(CHL)과 상기 제2층 드레인 전극(21d) 사이에 개재될 수 있다. 상기 제2층 소오스 전극(21s)은 상기 제1층 소오스 전극(13s)과 수직적으로 중첩될 수 있다. 상기 제2층 드레인 전극(21d)은 상기 제1층 드레인 전극(13d)과 수직적으로 중첩될 수 있다.
상기 제2층 소오스 전극(21s), 상기 제2층 드레인 전극(21d) 및 상기 제2층-제3 전송 게이트 전극(TG32)은 상기 제1층 소오스 전극(13s), 상기 제1층 드레인 전극(13d) 및 상기 제1층-제3 전송 게이트 전극(TG31)과 서로 다른 금속을 포함할 수 있다. 예를 들면, 상기 제1층 소오스 전극(13s), 상기 제1층 드레인 전극(13d) 및 상기 제1층-제3 전송 게이트 전극(TG31)은 텅스텐을 포함하고, 상기 제2층 소오스 전극(21s), 상기 제2층 드레인 전극(21d) 및 상기 제2층-제3 전송 게이트 전극(TG32)은 구리를 포함할 수 있다.
상기 제2층 소오스 전극(21s), 상기 제2층 드레인 전극(21d) 및 상기 제2층-제3 전송 게이트 전극(TG32)의 측면들과 바닥은 제2 확산 방지막(19)으로 덮일 수 있다. 상기 제2층 소오스 전극(21s)과 상기 제3 게이트 절연막(16) 사이에는 제1 캐핑 패턴(18s)이 개재될 수 있다. 상기 제2층-제3 전송 게이트 전극(TG32)과 상기 제3 게이트 절연막(16) 사이에는 제2 캐핑 패턴(18g)이 개재될 수 있다. 상기 제2 캐핑 패턴(18g)은 제3 폭(W3)을 가질 수 있다. 상기 제3 폭(W3)은 상기 제2 폭(W2) 보다 클 수 있다. 상기 제2층 드레인 전극(21d)과 상기 제3 게이트 절연막(16)사이에는 제3 캐핑 패턴(18d)이 개재될 수 있다. 상기 제1 내지 제3 캐핑 패턴들(18s, 18g, 18d)은 서로 이격될 수 있으며 동일한 두께 및 동일한 물질을 가질 수 있다. 상기 제1 내지 제3 캐핑 패턴들(18s, 18g, 18d)은 예를 들면 티타늄 질화막과 같은 금속 질화막을 포함할 수 있다.
상기 제1 캐핑 패턴(18s), 상기 제3 게이트 절연막(16), 상기 채널 패턴(CHL), 및 잔여 게이트 절연막(14r)의 측벽들은 서로 정렬될 수 있으며 제2 식각 저지막(15)으로 덮일 수 있다. 상기 제3 캐핑 패턴(18d), 상기 제3 게이트 절연막(16), 상기 채널 패턴(CHL), 및 잔여 게이트 절연막(14r)의 측벽들은 서로 정렬될 수 있으며 상기 제2 식각 저지막(15)으로 덮일 수 있다.
일 예에 있어서, 상기 제1층-제3 전송 게이트 전극(TG31)과 상기 제2층-제3 전송 게이트 전극(TG32)은 별도의 비아 플러그(미도시)에 이해 서로 전기적으로 연결될 수 있다. 이때 상기 제1층-제3 전송 게이트 전극(TG31)과 상기 제2층-제3 전송 게이트 전극(TG32)은 도 5c의 하나의 제3 전송 게이트 전극(TG3)처럼 동작할 수 있다.
또는 다른 예에 있어서, 상기 제2층-제3 전송 게이트 전극(TG32) 만이 도 5c의 제3 전송 게이트 전극(TG3)처럼 동작하되, 상기 제1층-제3 전송 게이트 전극(TG31)에는 전압이 인가되지 않고 전기적으로 플로팅될 수 있다. 이때 상기 제1층-제3 전송 게이트 전극(TG31)은 게이트가 아닌 차광(optical block) 패턴 역할을 할 수 있다. 상기 제1 폭(W1)이 상기 제2 폭(W2)보다 크기에 상기 제2 면(110b)으로부터 입사된 빛이 상기 제2층-제3 전송 게이트 전극(TG32) 아래의 상기 채널 패턴(CHL)으로 입사되는 것을 방지할 수 있다. 이로써 도 5c의 제3 전송 트랜지스터(Tx3)의 문턱전압이 변하는 것을 방지할 수 있다.
또는 다른 예에서, 상기 제1층-제3 전송 게이트 전극(TG31)과 상기 제2층-제3 전송 게이트 전극(TG32)에는 각각 전압이 인가되어 상기 채널 패턴(CHL)의 전하 이동을 제어할 수 있다. 이때의 제3 전송 트랜지스터(Tx3)은 도 8b와 같을 수 있다. 상기 제1층-제3 전송 게이트 전극(TG31) 또는 상기 제2층-제3 전송 게이트 전극(TG32)은 백(back) 게이트로서 역할을 할 수 있다. 또한 상기 제2층 소오스 전극(21s)과 상기 제2층 드레인 전극(21d)에도 전압이 인가될 수 있다. 상기 제2층 소오스 전극(21s)과 상기 제2층 드레인 전극(21d)은 상기 제3 게이트 절연막(16) 상에 배치되어 별도의 보조 게이트 전극으로서 기능할 수도 있다. 이 경우 상기 채널 패턴(CHL) 내에서의 전하 이동은 상기 제1층-제3 전송 게이트 전극(TG31), 상기 제2층-제3 전송 게이트 전극(TG32), 상기 제2층 소오스 전극(21s) 및 상기 제2층 드레인 전극(21d)에 의해 제어될 수 있다. 그 외의 구성 및 동작은 도 2 내지 도 4, 도 5a, 및 도 5b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 9a 내지 도 9d는 도 7의 이미지 센서를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 9a를 참조하면, 도 6c의 단계에서, 채널막(140) 상에 제3 게이트 절연막(16)과 캐핑막(18)을 차례대로 콘포말하게 적층한다. 상기 제3 게이트 절연막(16)은 예를 들면 알루미늄 산화막이나 실리콘 산화막으로 형성될 수 있다. 상기 캐핑막(18)은 예를 들면 티타늄 질화막으로 형성될 수 있다. 도시하지는 않았지만, 상기 캐핑막(18) 상에 도 3의 채널 패턴(CHL)의 형태를 한정하는 마스크 패턴을 형성할 수 있다. 상기 마스크 패턴은 예를 들면 포토레지스트 패턴일 수 있다.
도 9b를 참조하면, 상기 마스크 패턴을 식각 마스크로 이용하여 상기 캐핑막(18), 제3 게이트 절연막(16), 상기 채널막(140) 및 제2 게이트 절연막(14)을 차례대로 패터닝할 수 있다. 이때 채널 패턴(CHL)이 형성될 수 있다. 또는 상기 마스크 패턴으로 상기 캐핑막(18)을 우선 패터닝하여 캐핑 패턴을 형성하고 상기 마스크 패턴을 제거한 후, 상기 캐핑 패턴을 식각 마스크/하드마스크로 이용하여 그 아래의 상기 제3 게이트 절연막(16), 상기 채널막(140) 및 상기 제2 게이트 절연막(14)을 차례대로 패터닝할 수 있다. 그리고 상기 캐핑 패턴을 추가적으로 패터닝하여 서로 이격된 제1 내지 제3 캐핑 패턴들(18s, 18g, 18d)을 형성하고 이들 사이에서 상기 제3 게이트 절연막(16)을 노출시킬 수 있다.
도 9c를 참조하면, BEOL 공정을 진행할 수 있다. 구체적으로 상기 제1 내지 제3 캐핑 패턴들(18s, 18g, 18d)이 형성된 상기 반도체 기판(110)의 상기 제1 면(110a)의 전면 상에 제2 식각 저지막(15)과 제2 층간 절연막(17)을 차례대로 적층할 수 있다. 그리고 상기 제2 층간 절연막(17)과 상기 제2 식각 저지막(15)을 차례대로 식각하여 제1 내지 제3 캐핑 패턴들(18s, 18g, 18d)을 각각 노출시키는 제2층 소오스 트렌치 영역(17s), 제2층 게이트 트렌치 영역(17g)을 형성할 수 있다. 또한 이와 동시에 상기 제2 층간 절연막(17), 상기 제2 식각 저지막(15) 및 제1 식각 저지막(12)을 차례대로 식각하여 제2층 콘택홀(17c)을 형성할 수 있다. 상기 제2층 콘택홀(17c)을 형성할 때 상기 제1 내지 제3 캐핑 패턴들(18s, 18g, 18d)은 식각 저지막의 역할을 하여 상기 제3 게이트 절연막(16)을 보호할 수 있다.
도 9d를 참조하면, 상기 제2 층간 절연막(17) 상에 제2 확산 방지막(19)을 콘포말하게 형성하고 도전막을 적층하여 상기 트렌치 영역들(17s, 17g, 17d)과 상기 제2층 콘택홀(17c)을 채우고 연마 공정을 진행하여 제2층 소오스 전극(21s), 제2층-제3 전송 게이트 전극(TG32), 제2층 드레인 전극(21d) 및 제2층 콘택 플러그(21c)을 형성할 수 있다. 그리고 도 6e와 도 3을 참조하여 설명한 바와 동일/유사하게 후속 공정을 진행할 수 있다.
도 10은 본 발명의 실시예들에 따라 도 2를 I-I'선으로 자른 단면도이다. 도 11a는 도 10의 'IV' 부분을 확대한 도면이다. 도 11b는 도 10의 이미지 센서의 회도로를 나타낸다.
도 10, 도 11a 및 도 11b를 참조하면, 본 예에 따른 이미지 센서에서는 제3 게이트 절연막(16)이 채널 패턴(CHL)과 제2층 소오스 전극(21s) 사이 그리고 상기 채널 패턴(CHL)과 제2층 드레인 전극(21d) 사이에 개재되지 않는다. 상기 제2층 소오스 전극(21s) 아래에서 그리고 상기 제2층 드레인 전극(21d) 아래에서 제2 확산 방지막(19)이 상기 제1 및 제3 캐핑 패턴들(18s, 18d)과 상기 제3 게이트 절연막(16)을 관통해서 상기 채널 패턴(CHL)과 직접 접할 수 있다. 즉, 상기 제2층 소오스 전극(21s)과 상기 제2층 드레인 전극(21d)은 상기 채널 패턴(CHL)과 전기적으로 연결될 수 있다. 이런 경우 상기 제2층 소오스 전극(21s)과 상기 제2층 드레인 전극(21d)은 도 7, 8a 및 8b의 경우와 다르게 보조 게이트 전극으로서 기능을 하지 않는다. 상기 채널 패턴(CHL) 내에서의 전하 이동은 상기 제1층-제3 전송 게이트 전극(TG31)과 상기 제2층-제3 전송 게이트 전극(TG32)에 의해 제어될 수 있다. 그 외의 구성 및 동작은 도 2 내지 도 4, 도 5a, 및 도 5b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 12는 본 발명의 실시예들에 따라 도 2를 I-I'선으로 자른 단면도이다. 도 13a는 도 12의 'VI' 부분을 확대한 도면이다. 도 13b는 도 12의 이미지 센서의 회도로를 나타낸다.
도 12 및 도13a를 참조하면, 본 예에 따른 이미지 센서에서는 제3 전송 게이트 전극(TG4), 소오스 전극(37s) 및 드레인 전극(37d)이 제4 층간 절연막(33) 내에 배치될 수 있다. 반도체 기판(110)의 제1 면(110a)은 제1 층간 절연막(9)으로 덮일 수 있다. 본 예에서 상기 제1 층간 절연막(9) 상부에 리세스 영역은 없을 수 있다. 상기 제1 층간 절연막(9) 내에는 서로 이격된 제1층 콘택 플러그들(13c1, 13c2, 13c3)이 배치될 수 있다. 상기 제1 층간 절연막(9) 상에는 제2 식각 저지막(15)과 제2 층간 절연막(17)이 차례로 적층된다. 상기 제2 층간 절연막(17) 내에는 제2층 배선들(21)이 배치될 수 있다. 상기 제2 층간 절연막(17) 상에는 제3 식각 저지막(23) 및 제3 층간 절연막(25)이 차례로 적층될 수 있다. 상기 제3 층간 절연막(25) 내에 제3층 배선들(29)이 배치될 수 있다. 상기 제3 층간 절연막(25) 상에는 제4 식각 저지막(31)이 배치될 수 있다. 상기 제3 층간 절연막(25)의 상부면의 일부는 상기 제4 식각 저지막(31)으로 덮이지 않고 노출될 수 있다.
노출된 상기 제3 층간 절연막(25) 상에는 채널 패턴(CHL)이 배치될 수 있다. 상기 채널 패턴(CHL)은 상기 제3층 배선들(29)의 일부와 직접 접할 수 있다. 상기 채널 패턴(CHL)의 일 단부는 관통 전극(120)과 전기적으로 연결될 수 있고, 상기 채널 패턴(CHL)의 다른 단부는 제3 부유 확산 영역(FD3)과 전기적으로 연결될 수 있다. 상기 채널 패턴(CHL) 상에는 제2 게이트 절연막(14)이 배치될 수 있다. 상기 제2 게이트 절연막(14) 상에는 서로 이격된 소오스 전극(37s), 제3 전송 게이트 전극(TG3) 및 드레인 전극(37d)이 배치될 수 있다. 상기 전극들(37s, TG3, 37d)과 상기 제2 게이트 절연막(14) 사이에는 각각 캐핑 패턴들(18s, 18g, 18d)이 개재될 수 있다. 상기 제4 식각 저지막(31) 상에는 제4 층간 절연막(33)이 배치될 수 있다. 상기 제4 층간 절연막(33) 내에는 상기 전극들(37s, TG3, 37d)과 이격된 제4층 배선들(37)이 배치될 수 있다. 상기 제4 층간 절연막(33) 상에는 제5 식각 저지막(41), 제5 층간 절연막(43), 제6 식각 저지막(71), 제6 층간 절연막(73) 및 제1 패시베이션막(39)이 차례로 적층될 수 있다. 상기 제5 층간 절연막(43) 내에는 제5층 배선들(47)과 제5 확산 방지막(45)이 배치될 수 있다. 상기 제6 층간 절연막(73) 내에는 제6층 배선들(77)과 제6 확산 방지막(75)이 배치될 수 있다. 도시하지는 않았지만, 상기 제2층 내지 제6층 배선들(21, 29, 37, 47, 77)은 배선들 뿐만 아니라 비아 플러그들 및 도전 패드들을 포함할 수 있다. 본 예에서 상기 제1층 콘택 플러그들(13c1, 13c2, 13c3)은 예를 들면 텅스텐을 포함할 수 있다. 그리고 상기 제2층 배선들(21), 제3층 배선들(29), 상기 소오스 전극(37s), 상기 제3 전송 게이트 전극(TG3), 상기 드레인 전극(37d), 상기 제5층 배선들(47) 및 상기 제6층 배선들(77)은 모두 구리를 포함할 수 있다.
도 13b를 참조하면, 도 12 및 도13a의 이미지 센서에서 상기 소오스 전극(37s)과 상기 드레인 전극(37d)은 보조 게이트 전극으로서 기능할 수 있다. 즉 제3 전송 트랜지스터(Tx3)에서 채널 패턴(CHL)의 전하 이동은 상기 소오스 전극(37s), 상기 제3 전송 게이트 전극(TG3) 및 상기 드레인 전극(37d)에 의해 제어될 수 있다. 그 외의 구성 및 동작은 도 2 내지 도 4, 도 5a, 및 도 5b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 14a 내지 도 14c는 도 12의 이미지 센서를 제조하는 과정을 순차적으로 나타내는 도면들이다.
도 14a를 참조하면, 도 6a와 같은 상태에서 반도체 기판(110)의 제1 면(110a)을 덮는 제1 층간 절연막(9)을 적층한다. 상기 제1 층간 절연막(9) 내에 제1층 콘택 플러그들(13c1, 13c2, 13c3)과 제1 확산 방지막(11)을 형성한다. 상기 제1 층간 절연막(9) 상에 제2 식각 저지막(15) 및 제2 층간 절연막(17)을 차례로 적층한다. 상기 제2 층간 절연막(17) 내에 제2층 배선들(21) 및 제2 확산 방지막(19)을 형성한다. 상기 제2 층간 절연막(17) 상에 제3 식각 저지막과 제3 층간 절연막(25)을 차례로 적층한다. 상기 제3 층간 절연막(25) 내에 제3층 배선들(29)을 형성한다.
도 14b를 참조하면, 상기 제3 층간 절연막(25) 상에 제4 식각 저지막(31)을 적층한다. 상기 제4 식각 저지막(31)은 실리콘 질화막, 실리콘 산화막, 실리콘 산화질화막, 실리콘탄화질화막(SiCN) 중 적어도 하나의 막으로 형성될 수 있다. 상기 제4 식각 저지막(31)을 패터닝하여 상기 제3 층간 절연막(25)의 상부면과 상기 제3층 배선들(29)의 일부를 노출시킬 수 있다. 상기 제4 식각 저지막(31) 상에 채널층, 제2 게이트 절연막(14) 및 캐핑막을 차례로 적층한 후 순차적으로 패터닝할 수 있다. 이로써 채널 패턴(CHL)과 이와 동일한 형태의 제2 게이트 절연막(14)과 캐핑 패턴을 형성할 수 있다. 그리고 상기 캐핑 패턴을 식각하여 서로 이격된 제1 내지 제3 캐핑 패턴들(18s, 18g, 18d)을 형성할 수 있다.
도 14c를 참조하면, 상기 제1 내지 제3 캐핑 패턴들(18s, 18g, 18d)이 형성된 상기 반도체 기판(110)의 상기 제1 면(110a)의 전면 상에 제4 층간 절연막(33)을 형성한다. 그리고 상기 제4 층간 절연막(33) 내에 서로 이격된 소오스 전극(37s), 제3 전송 게이트 전극(TG3), 드레인 전극(37d) 및 제4층 배선들(37)을 형성할 수 있다.
도 15는 본 발명의 실시예들에 따라 도 2를 I-I'선으로 자른 단면도이다. 도 16은 도 15의 'VII' 부분을 확대한 도면이다.
도 15 및 도 16을 참조하면, 본 예에 따른 이미지 센서에서는 소오스 전극(21s), 제3 전송 게이트 전극(TG3) 및 드레인 전극(21d)이 제2 층간 절연막(17) 내에 배치될 수 있다. 채널 패턴(CHL)은 제1 층간 절연막(9)과 접할 수 있다. 상기 채널 패턴(CHL)의 일 단부는 제1층-제1 콘택 플러그(13c1)와 접할 수 있고, 상기 채널 패턴(CHL)의 다른 단부는 제1층-제2 콘택 플러그(13c2)와 접할 수 있다. 그외의 구성은 위에서 설명한 바와 동일/유사할 수 있다.
도 17은 본 발명의 실시예들에 따른 이미지 센서의 평면도이다. 도 18은 도 17을 VIII-VIII'선으로 자른 단면도이다.
도 17 및 도 18을 참조하면, 본 예에 따른 이미지 센서에서는 하나의 픽셀(PX1 또는 PX2)에서 세 가지 색 정보를 동시에 감지할 수 있다. 구체적으로 반도체 기판(110)은 서로 대향되는 제1 면(110a)과 제2 면(110b)을 포함할 수 있다. 상기 반도체 기판(110)은 예를 들면 P형의 불순물로 도핑될 수 있다. 하나의 픽셀(PX1 또는 PX2)에서 상기 반도체 기판(110) 내에는 제1 광전 변환부(PD1)가 배치될 수 있다. 상기 제1 광전 변환부(PD1)은 예를 들면 N형의 불순물이 도핑된 영역일 수 있다. 상기 반도체 기판(110) 내에는 서로 이격된 제1 관통 전극(120a)과 제2 관통 전극(120b)이 배치될 수 있다. 상기 제1 관통 전극(120a)과 상기 반도체 기판(110) 사이에는 제1 비아 절연막(122a)이 개재될 수 있다. 상기 제2 관통 전극(120b)과 상기 반도체 기판(110) 사이에는 제2 비아 절연막(122b)이 개재될 수 있다.
하나의 픽셀(PX1 또는 PX2)에서 상기 반도체 기판(110)의 상기 제2 면(110b) 상에는 보호막(50), 제1 컬러 필터(CF1), 제2 절연 패턴(52), 제1 화소 전극(58), 제2 광전 변환부(PD2), 제1 공통 전극(62), 제3 절연 패턴(63), 제2 화소 전극(84), 제3 광전 변환부(PD3), 제2 공통 전극(86), 제2 패시베이션막(64) 및 마이크로 렌즈(ML)이 차례로 적층될 수 있다. 상기 제1 컬러 필터들(CF1) 사이에는 제1 절연 패턴(54)이 배치될 수 있다. 상기 제1 관통 전극(120a)은 상기 제1 절연 패턴(54)과 상기 보호막(50)을 관통하는 제1 비아 플러그(56)에 의해 상기 제1 화소 전극(58)과 전기적으로 연결될 수 있다. 상기 제2 관통 전극(120b)은 제2 비아 플러그(80)에 의해 상기 제2 화소 전극(84)에 전기적으로 연결될 수 있다. 상기 제2 비아 플러그(80)의 측벽은 제3 비아 절연막(82)으로 덮일 수 있다.
상기 제1 및 제2 화소 전극들(58, 84) 및 상기 제1 및 제2 공통 전극들((62, 86)은 모두 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), 및/또는 유기 투명 도전 물질을 포함할 수 있다. 상기 제2 및 제3 광전 변환부들(PD2, PD3)은 여러 파장들의 빛들이 입사되어도 특정 파장의 빛만 감지하여 전하를 생성할 수 있다. 상기 제2 및 제3 광전 변환부들(PD2, PD3)은 예를 들면 유기 광전변환층으로, 각각 p형 유기 반도체 물질 및 n형 유기 반도체 물질을 포함하거나, 양자점(quantum dot) 또는 칼코게나이드(chalcogenide)를 포함할 수 있다.
상기 반도체 기판(110) 상에는 제1 전송 게이트 전극(TG1)이 배치될 수 있다. 상기 제1 전송 게이트 전극(TG1)과 상기 반도체 기판(110) 사이에는 제1 게이트 절연막(7)이 개재될 수 있다. 상기 제1 전송 게이트 전극(TG1)에 인접한 상기 반도체 기판(110) 내에는 제1 부유 확산 영역(FD1)이 배치될 수 있다. 하나의 픽셀(PX1 또는 PX2)에서 상기 반도체 기판(110) 내에는 상기 제1 부유 확산 영역(FD1)과 이격되는 제2 부유 확산 영역(FD2)과 제3 부유 확산 영역(FD3)이 배치될 수 있다. 상기 반도체 기판(110)의 상기 제1 면(110a)은 제1 층간 절연막(9)으로 덮일 수 있다. 상기 제1 층간 절연막(9) 내에는 서로 이격된 제1 소오스 전극(13s1), 제2 전송 게이트 전극(TG2), 및 제1 드레인 전극(13d1)이 배치될 수 있다. 또한 상기 제1 층간 절연막(9) 내에는 서로 이격된 제2 소오스 전극(13s2), 제3 전송 게이트 전극(TG3) 및 제2 드레인 전극(13d2)이 배치될 수 있다. 상기 제2 전송 게이트 전극(TG2) 상에는 제2 게이트 절연막(14a)과 제1 채널 패턴(CHL1)이 차례로 적층될 수 있다. 상기 제1 채널 패턴(CHL1)은 양쪽으로 연장되어 상기 제1 소오스 전극(13s1)과 제1 드레인 전극(13d1)과 접할 수 있다. 상기 제3 전송 게이트 전극(TG3) 상에는 제3 게이트 절연막(14b)과 제2 채널 패턴(CHL2)이 차례로 적층될 수 있다. 상기 제2 채널 패턴(CHL2)은 양쪽으로 연장되어 상기 제2 소오스 전극(13s2)과 제2 드레인 전극(13d2)과 접할 수 있다.
상기 제1 광전 변환부(PD1)는 상기 제1 컬러 필터(CF1)를 통과한 제1 파장의 빛을 감지하여 전하를 생성할 수 있다. 이렇게 생성된 전하는 상기 제1 전송 게이트 전극(TG1)에 의해 상기 제1 부유 확산 영역(FD1)로 전송될 수 있다.
상기 제1 광전 변환부(PD1)는 제2 파장의 빛을 감지하여 전하를 생성할 수 있다. 이렇게 생성된 전하는 상기 제1 화소 전극(58), 상기 제1 비아 플러그(56), 상기 제1 관통 전극(120a), 제1층-제1 콘택 플러그(13c1) 및 제1 소오스 전극(13s1)을 통해 상기 제1 채널 패턴(CHL1)로 전송되고 상기 제2 전송 게이트 전극(TG2)에 전압을 인가함에 따라 상기 제1 드레인 전극(13d1), 제1층-제2 콘택 플러그(13c2)를 통해 제2 부유 확산 영역(FD2)으로 전송될 수 있다.
상기 제3 광전 변환부(PD3)는 제3 파장의 빛을 감지하여 전하를 생성할 수 있다. 이렇게 생성된 전하는 상기 제2 화소 전극(84), 상기 제2 비아 플러그(80), 상기 제2 관통 전극(120b), 제1층-제3 콘택 플러그(13c3) 및 제2 소오스 전극(13s2)을 통해 상기 제2 채널 패턴(CHL2)로 전송되고 상기 제3 전송 게이트 전극(TG3)에 전압을 인가함에 따라 상기 제2 드레인 전극(13d2), 제1층-제4 콘택 플러그(13c4)를 통해 제3 부유 확산 영역(FD3)으로 전송될 수 있다. 그 외의 구성 및 동작은 도 2 내지 도 4, 도 5a, 및 도 5b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 19는 본 발명의 실시예들에 따른 이미지 센서의 평면도이다. 도 20은 도 19를 IX-IX'선으로 자른 단면도이다.
도 19 및 도 20을 참조하면, 본 예에 따른 이미지 센서에서는 하나의 픽셀(PX1 또는 PX2)에서 세 가지 색 정보를 동시에 감지할 수 있다. 구체적으로 반도체 기판(110)은 서로 대향되는 제1 면(110a)과 제2 면(110b)을 포함할 수 있다. 상기 반도체 기판(110)은 예를 들면 P형의 불순물로 도핑될 수 있다. 하나의 픽셀(PX1 또는 PX2)에서 상기 반도체 기판(110) 내에는 서로 다른 깊이에 위치하여 서로 이격된 제1 광전 변환부(PD1)와 제2 광전 변환부(PD2)가 배치될 수 있다. 상기 제1 및 제2 광전 변환부들(PD1, PD2)은 예를 들면 N형의 불순물이 도핑된 영역일 수 있다.
상기 반도체 기판(110) 내에는 깊은 소자 분리부(DI)가 배치되어 상기 제1 픽셀(PX1)과 제2 픽셀(PX2)를 분리할 수 있다. 상기 깊은 소자 분리부(DI)는 제1 방향(X)으로 연장되는 연장부(DI_E)와 상기 연장부(DI_E)로부터, 상기 제1 방향(X)과 교차하는 제2 방향(Y)으로 또는 상기 제2 방향(Y)과 반대되는 방향으로, 돌출되는 돌출부들(DI_P)을 포함할 수 있다. 상기 깊은 소자 분리부(DI)는 폴리실리콘 패턴(90)과 절연 패턴(92)을 포함할 수 있다. 상기 반도체 기판(110) 내에는 상기 폴리실리콘 패턴(90)과 절연되는 관통 전극(120)이 배치될 수 있다.
하나의 픽셀(PX1 또는 PX2)에서 상기 반도체 기판(110)의 상기 제1 면(110a) 상에는 서로 이격된 제1 전송 게이트 전극(TG1)과 제2 전송 게이트 전극(TG2)이 배치될 수 있다. 상기 제1 전송 게이트 전극(TG1)의 일부는 상기 반도체 기판(110) 속으로 연장되어 상기 제1 광전 변환부(PD1)에 인접할 수 있다. 상기 제2 전송 게이트 전극(TG2)의 일부는 상기 반도체 기판(110) 속으로 연장되어 상기 제2 광전 변환부(PD2)에 인접할 수 있다. 상기 제2 광전 변화부(PD2)가 상기 제1 광전 변환부(PD1) 보다 깊을 수 있으며, 상기 제2 전송 게이트 전극(TG2)의 하부면이 상기 제1 전송 게이트 전극(TG1)의 하부면 보다 깊을 수 있다. 상기 제1 및 제2 전송 게이트 전극들(TG1, TG2)과 상기 반도체 기판(110) 사이에는 제1 게이트 절연막(7)이 개재될 수 있다. 상기 제1 전송 게이트 전극(TG1)에 인접한 상기 반도체 기판(110) 내에는 제1 부유 확산 영역(FD1)이 배치될 수 있다. 상기 제2 게이트 전극(TG2)에 인접한 상기 반도체 기판(110) 내에는 제2 부유 확산 영역(FD2)이 배치될 수 있다.
상기 반도체 기판(110) 내에는 상기 제1 및 제2 부유 확산 영역들(FD1, FD2)과 이격된 제3 부유 확산 영역(FD3)이 배치될 수 있다. 상기 반도체 기판(110)의 상기 제1 면(110a)은 제1 층간 절연막(9)으로 덮일 수 있다. 상기 제1 층간 절연막(9) 내에는 소오스 전극(13s), 제3 전송 게이트 전극(TG3) 및 드레인 전극(13d)이 배치될 수 있다. 상기 제3 전송 게이트 전극(TG3) 상에는 제2 게이트 절연막(14)과 채널 패턴(CHL)이 배치될 수 있다.
하나의 픽셀(PX1 또는 PX2)에서 상기 반도체 기판(110)의 상기 제2 면(110b) 상에는 컬러 필터가 배치되지 않을 수 있다. 상기 반도체 기판(110)의 상기 제2 면(110b) 상에는 보호막(50), 화소 전극(58), 제3 광전 변환부(PD3), 공통 전극(62), 제2 패시베이션막(64) 및 마이크로 렌즈(ML)이 차례로 적층될 수 있다.
상기 제1 광전 변환부(PD1)는 제1 파장의 빛을 감지하여 전하를 생성할 수 있다. 이렇게 생성된 전하는 상기 제1 전송 게이트 전극(TG1)에 의해 상기 제1 부유 확산 영역(FD1)로 전송될 수 있다.
상기 제2 광전 변환부(PD2)는 제2 파장의 빛을 감지하여 전하를 생성할 수 있다. 이렇게 생성된 전하는 상기 제2 전송 게이트 전극(TG2)에 의해 상기 제2 부유 확산 영역(FD2)로 전송될 수 있다. 상기 제2 파장은 상기 제1 파장과 다르기에 상기 반도체 기판(110) 내에 투과 깊이가 다를 수 있다. 따라서 컬러 필터가 없어도 상기 제1 광전 변환부(PD1)와 상기 제2 광전 변환부(PD2)는 서로 다른 파장의 빛을 감지할 수 있다.
상기 제3 광전 변환부(PD3)는 제3 파장의 빛을 감지하여 전하를 생성할 수 있다. 이렇게 생성된 전하는 상기 제3 전송 게이트 전극(TG3)에 의해 상기 제3 부유 확산 영역(FD3)으로 전송될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 서로 대향되는 제1 면과 제2 면을 포함하는 반도체 기판;
    상기 반도체 기판의 상기 제2 면 상에 배치되는 제1 광전 변환부;
    상기 제1 면에 인접한 상기 반도체 기판 내에 배치되는 제1 부유 확산 영역;
    상기 제1 면을 덮는 제1 층간 절연막;
    상기 제1 층간 절연막 상의 제1 채널 패턴; 및
    상기 제1 채널 패턴에 인접하며, 상기 제1 광전 변환부에서 발생된 전하를 상기 제1 부유 확산 영역으로 전송하는 제1 전송 게이트 전극을 포함하는 이미지 센서.
  2. 제1 항에 있어서,
    상기 반도체 기판 내에 배치되며 상기 제1 광전 변환부과 상기 제1 채널 패턴을 전기적으로 연결시키는 관통 전극을 더 포함하는 이미지 센서.
  3. 제2 항에 있어서,
    상기 제1 층간 절연막을 관통하여 상기 관통 전극과 상기 제1 채널 패턴의 일 단부를 연결하는 제1 콘택 플러그; 및
    상기 제1 층간 절연막을 관통하여 상기 제1 채널 패턴의 타 단부와 상기 제1 부유 확산 영역을 연결하는 제2 콘택 플러그를 더 포함하는 이미지 센서.
  4. 제3 항에 있어서,
    상기 제1 채널 패턴을 사이에 두고 상기 제1 콘택 플러그와 대향되는 제1 도전 패턴; 및
    상기 제1 채널 패턴을 사이에 두고 상기 제2 콘택 플러그와 대향되는 제2 도전 패턴을 더 포함하는 이미지 센서.
  5. 제4 항에 있어서,
    상기 제1 도전 패턴과 상기 제2 도전 패턴은 상기 제1 채널 패턴과 접하는 이미지 센서.
  6. 제4 항에 있어서,
    상기 제1 채널 패턴을 덮는 절연막을 더 포함하되,
    상기 절연막은 상기 제1 도전 패턴과 상기 제1 채널 패턴 사이 그리고 상기 제2 도전 패턴과 상기 제1 채널 패턴 사이로 개재되는 이미지 센서.
  7. 제1 항에 있어서,
    상기 제1 층간 절연막은 상부에 리세스된 영역을 포함하고,
    상기 제1 전송 게이트 전극은 상기 리세스된 영역 안에 배치되는 이미지 센서.
  8. 제1 항에 있어서,
    상기 반도체 기판 내에 배치되는 제2 광전 변환부; 및
    상기 반도체 기판의 상기 제1 면과 상기 제1 층간 절연막 사이에 개재되며 상기 제2 광전 변환부에서 생성된 전하를 전송하는 제2 전송 게이트 전극을 더 포함하는 이미지 센서.
  9. 제8 항에 있어서,
    상기 제2 전송 게이트 전극에 인접하여 상기 반도체 기판 내에 배치되는 제2 부유 확산 영역을 더 포함하되,
    상기 제2 부유 확산 영역은 상기 제1 부유 확산 영역과 이격되는 이미지 센서.
  10. 제8 항에 있어서,
    상기 반도체 기판 내에 배치되며 상기 제2 광전 변환부와 이격되는 제3 광전 변환부; 및
    상기 반도체 기판의 상기 제1 면과 상기 제1 층간 절연막 사이에 개재되며 상기 제3 광전 변환부에서 생성된 전하를 전송하는 제3 전송 게이트 전극을 더 포함하되,
    상기 제2 광전 변환부의 깊이는 상기 제3 광전 변환부의 깊이와 다르며,
    상기 제2 전송 게이트 전극의 일부와 상기 제3 전송 게이트 전극의 일부는 상기 반도체 기판 속으로 연장되며,
    상기 제2 전송 게이트 전극의 하부면의 깊이는 상기 제3 전송 게이트 전극의 하부면의 깊이와 다른 이미지 센서.
  11. 제1 항에 있어서,
    상기 제1 전송 게이트 전극은 상기 제1 채널 패턴을 사이에 두고 상기 제1 층간 절연막과 대향되며,
    상기 이미지 센서는 상기 제1 전송 게이트 전극과 수직적으로 중첩되되 상기 제1 채널 패턴과 상기 제1 층간 절연막 사이에 개재하는 차광 패턴을 더 포함하는 이미지 센서.
  12. 제11 항에 있어서,
    상기 차광 패턴의 폭은 상기 제1 전송 게이트 전극의 폭 보다 큰 이미지 센서.
  13. 제1 항에 있어서,
    상기 제1 채널 패턴을 사이에 두고 상기 제1 전송 게이트 전극과 대향되는 제2 전송 게이트 전극을 더 포함하는 이미지 센서.
  14. 제13 항에 있어서,
    상기 제1 전송 게이트 전극은 상기 제1 채널 패턴과 상기 제1 층간 절연막 사이에 위치하며,
    상기 제1 전송 게이트 전극의 폭은 상기 제2 전송 게이트 전극의 폭보다 넓은 이미지 센서.
  15. 제14 항에 있어서,
    상기 제2 전송 게이트 전극과 상기 제1 채널 패턴 사이에 개재되는 금속 함유 패턴을 더 포함하되,
    상기 금속 함유 패턴의 폭은 상기 보조 전송 게이트 전극의 폭보다 넓은 이미지 센서.
  16. 서로 대향되는 제1 면과 제2 면을 포함하는 반도체 기판;
    상기 반도체 기판의 상기 제2 면 상에 배치되는 광전 변환부;
    상기 제1 면에 인접한 상기 반도체 기판 내에 배치되는 부유 확산 영역;
    상기 제1 면을 덮으며 상부에 리세스된 영역을 포함하는 층간 절연막;
    상기 층간 절연막 상에 배치되며 상기 리세스된 영역과 중첩되는 채널 패턴; 및
    상기 리세스된 영역 안에 배치되며, 상기 광전 변환부에서 발생된 전하를 상기 부유 확산 영역으로 전송하는 전송 게이트 전극을 포함하는 이미지 센서.
  17. 반도체 기판 상에 배치되는 채널 패턴; 및
    상기 채널 패턴을 사이에 두고 서로 대향되는 제1 전송 게이트 전극 및 제2 전송 게이트 전극을 포함하는 이미지 센서.
  18. 서로 대향되는 제1 면과 제2 면을 포함하는 반도체 기판 내에 상기 제1 면에 인접하도록 부유 확산 영역을 형성하는 단계;
    상기 반도체 기판의 상기 제1 면을 덮도록 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막을 식각하여 서로 이격된 리세스된 영역과 콘택홀을 형성하되, 상기 콘택홀은 상기 부유 확산 영역을 노출시키는 단계;
    상기 리스세된 영역 안에 전송 게이트 전극을 형성하고 상기 콘택홀 안에 콘택 플러그를 형성하는 단계; 및
    상기 전송 게이트 전극과 상기 제1 층간 절연막 상에 채널 패턴을 형성하는 단계를 포함하는 이미지 센서의 제조 방법.
  19. 제18 항에 있어서,
    상기 부유 확산 영역을 형성하는 단계 전에, 상기 반도체 기판 내에 관통 전극을 형성하는 단계를 더 포함하고,
    상기 채널 패턴을 형성하는 단계 후에, 상기 반도체 기판의 상기 제2 면 상에 상기 관통 전극과 전기적으로 연결되는 광전 변환부를 형성하는 단계를 더 포함하는 이미지 센서의 제조 방법.
  20. 제18 항에 있어서,
    상기 채널 패턴 상에 금속 함유 패턴을 형성하는 단계; 및
    상기 금속 함유 패턴을 식각 마스크로 이용하여 상기 채널 패턴을 패터닝하는 단계를 더 포함하는 이미지 센서의 제조 방법.
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