KR100775058B1 - 픽셀 및 이를 이용한 이미지 센서, 그리고 상기 이미지센서를 포함하는 이미지 처리 시스템 - Google Patents

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Abstract

본 발명은 이미지 센서에 관련된 것으로, 본 발명의 픽셀은 서로 떨어진 다른 반도체층에 각각 형성된 광전변환소자와 광전변환소자에서 발생한 신호전하를 감지하는 감지소자를 포함하며, 본 발명에 따르면 높은 필팩터의 이미지 센서를 구현할 수 있다.
이미지 센서, 픽셀, 광전변환소자, 필팩터

Description

픽셀 및 이를 이용한 이미지 센서, 그리고 상기 이미지 센서를 포함하는 이미지 처리 시스템{Pixel Cell, Image Sensor Adopting The Pixel Cell, and Image Processing System Including The Image Sensor}
도 1은 통상적인 이미지 센서의 픽셀 어레이 일부분을 도시하는 평면도;
도 2는 도 1의 I-I'선을 따라 절단했을 때의 단위 픽셀에 대한 단면도;
도 3은 본 발명의 일 실시예에 따른 이미지 센서를 개략적으로 보여주는 사시도;
도 4는 본 발명의 일 실시예에 따른 이미지 센서의 픽셀 어레이 일부분을 도시하는 평면도;
도 5는 도 4의 II-II'선을 따라 절단했을 때 단위 픽셀에 대한 단면도;
도 6은 본 발명의 일 실시예에 따른 픽셀 어레이를 포함하는 이미지 센서에 대한 개략적인 블록도;
도 7은 본 발명의 일 실시예에 따른 도 6의 이미지 센서를 포함하는 시스템을 개략적으로 도시하는 블록도이다.
본 발명은 이미지 센서에 관련된 것으로서, 더욱 상세하게는 이미지 센서의 픽셀에 관련된 것이다.
최근 디지털 혁명이 급속도로 진행되고 있으며 그 중 대표적 상품의 하나가 디지털 카메라이다. 디지털 카메라의 화질을 결정하는 핵심 요소는 광학 렌즈와 이미지 센서라고 할 수 있다. 렌즈를 통해 들어온 빛을 이미지 센서가 전기 신호로 바꿔 좋은 화질을 구현해 내는 것이다.
통상적인 이미지 센서는 픽셀 어레이, 즉, 이차원적으로 매트릭스 형태로 배열된 복수 개의 픽셀들로 이루어지며, 각 픽셀은 입사되는 빛(photon)에 의해 신호전하를 발생하는 포토다이오드와 상기 포토다이오드에서 발생한 신호전하를 이송 및 출력하기 위한 소자를 포함한다. 신호전하의 이송 및 출력방식에 따라 이미지 센서는 크게 전하결합소자(CCD)형 이미지 센서 (이하 '씨씨디 이미지 센서'라 칭함)와 상보성 금속산화물반도체(CMOS)형 이미지 센서 (이하에서 '씨모스 이미지 센서'라 칭함)의 두 종류로 나뉜다. 씨씨디 이미지 센서는 전하를 이송 및 출력하기 위해서 복수 개의 모스 캐패시터를 사용하는데, 모스 캐패시터의 게이트에 적절한 전압을 시간에 따라 인가함으로써 각 픽셀의 신호전하가 인접한 모스 캐패시터들로 순차적으로 이송된다. 씨모스 이미지 센서는 픽셀마다 복수 개의 트랜지스터를 사용하는데, 포토다이오드에서 발생한 신호전하가 각 픽셀 내에서 전압으로 변환된 후에 출력된다.
씨씨디 이미지 센서는 씨모스 이미지 센서에 비해서 노이즈가 적고 화질이 우수한 반면 씨모스 이미지 센서는 생산 단가가 싸고 소비 전력이 낮은 장점이 있 다. 즉, 씨모스 이미지 센서는 낮은 전력 기능, 단독 전압전류, 낮은 전력소비, 통합된 씨모스 회로와의 양립성, 영상 데이터의 랜덤 액세스, 표준 씨모스 기술 이용에 따른 비용 감소 등의 장점이 있다. 이에 따라 씨모스 이미지 센서의 응용 분야는 디지털 카메라, 스마트 폰, 개인휴대정보단말기(PDA), 노트북, 보안카메라, 바코드 탐지기, 고화질 티비(HDTV), 고해상도 카메라, 완구용품 등으로 널리 확장되고 있다.
도 1은 통상적인 씨모스 이미지 센서의 픽셀 어레이의 일부분을 보여주는 도면이다. 도 1을 참조하면, 통상적인 픽셀은 소자분리영역(15)에 의해 전기적으로 격리된 반도체 기판의 활성영역(13)들에 각각 형성되고 포토다이오드 및 복수 개의 트랜지스터들을 포함한다. 활성영역(13)들 각각은 포토다이오드가 형성되는 제1 활성영역(13A) 및 복수 개의 트랜지스터들이 형성되는 제2 활성영역(13B)으로 구분될 수 있으며 이들은 서로 연결되어 있으며 동일한 반도체 기판에 위치한다. 제2 활성영역(13B) 상에는 이송 게이트(21), 리셋 게이트(23), 소오스 팔로어 게이트(25) 및 선택 게이트(27)가 위치한다. 이송 게이트(21)는 제1 활성영역(13A)에 인접하여 위치하며, 이송 게이트(21) 및 리셋 게이트(23) 사이의 제2 활성영역에 형성된 불순물 확산 영역이 플로팅 확산 영역(29)이며, 플로팅 확산 영역(29)에 소오스 팔로어 게이트(25)가 전기적으로 연결된다. 리셋 게이트(23)와 소오스 팔로어 게이트(25) 사이의 제2 활성영역에 형성된 불순물 확산 영역이 리셋 확산 영역(31)이다. 소오스 팔로어 게이트(25)와 선택 게이트(27) 사이의 제2 활성영역에는 불순물 확산 영역(33)이, 선택 게이트(27) 외측의 제2 활성영역에는 불순물 확산 영역(35)이 형성된다. 각 게이트 및 그 양측의 불순물 활성 영역들이 트랜지스터를 구성한다.
도 2를 참조하여 통상적인 픽셀의 수직 단면 구조를 보다 상세히 설명하기로 한다. 도 2는 도 1의 I-I'선을 따라 절단했을 때의 단면도로서 통상적인 픽셀의 수직 구조를 보여준다. 도 2를 참조하면, 포토다이오드는 제1 활성영역(13A)에 형성된 n형 영역(17) 및 p형 영역(19)을 포함한다. 플로팅 확산 영역(29)은 국소 배선(37)을 통해서 소오스 팔로어 게이트(25)에 전기적으로 연결된다.
이 같은 통상적인 이미지 센서에서는 포토다이오드와 게이트들이 동일한 활성영역(13)상에 형성되며 활성영역(13)의 일부분(13B)을 트랜지스터들을 위해 할당해야 한다. 즉, 활성영역(13)중에서 일부분(13A)만이 포토다이오드를 위해서 사용된다. 따라서, 통상적인 이미지 센서에서는 픽셀에서 포토다이오드가 차지하는 비율을 가리키는 필팩터(fill factor)를 증가시키는 데에는 한계가 있다. 또한, 목적하는 픽셀에 입사되는 빛이, 특히 경사지게 입사되는 빛이 목적하는 픽셀의 배선 또는 게이트에 의해서 반사되어 인접한 픽셀에 도달하여 신호 간섭(cross-talk)을 유발할 수 있다.
이에 본 발명은 새로운 구조의 픽셀, 이를 이용한 이미지 센서 및 상기 이미지 센서를 포함하는 이미지 처리 시스템을 제공한다.
본 발명의 목적을 달성하기 위한 예시적인 실시예에 따른 이미지 센서는: 층간절연층을 사이에 두고 서로 마주하는 제1 반도체 패턴 및 제2 반도체 패턴; 상기 제2 반도체 패턴에 형성된 광전변환소자; 그리고, 상기 제1 반도체 패턴에 형성되고 상기 광전변환소자에서 발생한 신호전하를 감지하기 위해 상기 광전변환소자에 동작상 결합한 적어도 하나의 트랜지스터를 포함한다.
이 실시예에 있어서, 상기 광전변환소자는 상기 제2 반도체 패턴 내부에 형성된 n형 영역 및 상기 n형 영역을 감싸도록 상기 제2 반도체 패턴의 표면에 형성된 p형 영역을 포함하는 포토다이오드 일 수 있다.
이 실시예에 있어서, 상기 이미지 센서는 상기 광전변환소자에서 발생한 신호전하를 수집하기 위해서 상기 제1 반도체 패턴 및 상기 제2 반도체 패턴에 형성되고 서로 전기적으로 연결된 제1 및 제2 전하수집영역들을 더 포함하고, 상기 적어도 하나의 트랜지스터는 상기 제1 및 제2 전하수집영역들에 동작상 결합할 수 있다.
이 실시예에 있어서, 상기 이미지 센서는 상기 광전변환소자에서 발생한 신호전하를 수집하기 위해서 상기 제1 반도체 패턴 및 상기 제2 반도체 패턴에 형성되고 서로 전기적으로 연결된 제1 및 제2 전하수집영역들; 그리고 상기 적어도 하나의 트랜지스터는 상기 제1 및 제2 전하수집영역들의 신호전하를 감지하는 제1 트랜지스터 및 리셋하는 제2 트랜지스터를 포함할 수 있다. 이때, 상기 제1 트랜지스터 및 제2 트랜지스터의 드레인은 서로 연결되어 공통 드레인을 형성하고, 상기 제1 트랜지스터의 게이트는 상기 제1 및 제2 전하수집영역들에 전기적으로 연결되고, 상기 제1 전하수집영역은 상기 제2 트랜지스터의 소오스 영역으로 작용할 수 있다.
이 실시예에 있어서, 상기 이미지 센서는 상기 광전변환소자에서 발생한 신 호전하를 수집하기 위해서 상기 제1 반도체 패턴 및 상기 제2 반도체 패턴에 형성되고 서로 전기적으로 연결된 제1 및 제2 전하수집영역들; 상기 적어도 하나의 트랜지스터는 상기 제1 및 제2 전하수집영역들의 신호전하를 감지하는 제1 트랜지스터 및 리셋하는 제2 트랜지스터; 그리고 상기 광전변환소자에서 발생한 신호전하를 상기 제2 전하수집영역으로 이송하기 위해 상기 층간절연층 및 상기 제2 반도체 패턴 사이에 형성된 이송 게이트를 더 포함할 수 있다.
이 실시예에 있어서, 상기 이미지 센서는 상기 광전변환소자에서 발생한 신호전하를 상기 제1 및 제2 전하수집영역들로 이송하기 위해 상기 층간절연층 및 상기 제2 반도체 패턴 사이에 형성된 이송 게이트를 더 포함할 수 있다.
이 실시예에 있어서, 상기 이미지 센서는 상기 광전변환소자에서 발생한 신호전하를 상기 제1 및 제2 전하수집영역들로 이송하기 위해 상기 층간절연층 및 상기 제2 반도체 패턴 사이에 형성된 이송 게이트를 더 포함하며, 상기 광전변환소자는 상기 제2 반도체 패턴 내부에 형성된 n형 영역 및 상기 n형 영역을 감싸도록 상기 제2 반도체 패턴의 표면에 형성된 p형 영역을 포함하는 다이오드이고, 상기 제2 전하수집영역은 상기 n형 영역과 떨어지도록 상기 이송 게이트외측의 p형 영역에 형성될 수 있다.
이 실시예에 있어서, 상기 이미지 센서는 상기 제2 반도체 패턴상에 형성된 컬러 필터를 더 포함할 수 있다. 상기 이미지 센서는 상기 제2 반도체 패턴에 접촉할 수 있다. 또는 상기 이미지 센서와 상기 컬러필터 사이에 버퍼층이 더 개재할 수 있다.
본 발명의 목적을 달성하기 위한 예시적인 실시예에 따른 이미지 센서는: 층간절연층을 사이에 두고 마주하는 제1 반도체 패턴 및 제2 반도체 패턴; 상기 제2 반도체 패턴에 형성된 광전변환소자; 상기 광전변환소자 아래에 위치하며 상기 광전변환소자에서 발생한 신호전하를 상기 제2 반도체 패턴의 제2 전하수집영역으로 이송하기 위한 이송 게이트; 상기 제1 반도체 패턴에 형성되고 상기 제2 전하수집영역에 전기적으로 연결된 제1 전하수집영역; 상기 제1 및 제2 전하수집영역에 전기적으로 연결되며 상기 제1 반도체 패턴 상에 형성된 소오스 팔로어 게이트; 상기 소오스 팔로어 게이트 양측의 제1 반도체 패턴에 형성된 제1 소오스 영역 및 제1 드레인 영역; 그리고, 상기 제1 드레인 영역 및 상기 제1 전하수집영역 사이의 제1 반도체 패턴 상에 형성된 리셋 게이트를 포함한다.
이 실시예에 있어서, 상기 광전변환소자는 상기 제2 반도체 패턴 내부에 형성된 n형 영역 및 상기 n형 영역을 감싸도록 상기 제2 반도체 패턴의 표면에 형성된 p형 영역을 포함하는 다이오드이고, 상기 제1 전하수집영역은 상기 n형 영역과 떨어지도록 상기 이송 게이트 외측의 제2 반도체 패턴에 형성될 수 있다.
이 실시예에 있어서, 상기 층간절연층은 제1 층간절연층 및 제2 층간절연층을 포함하며, 상기 제1 전하수집영역 및 제2 전하수집영역 사이의 전기적인 연결은: 상기 제1 층간절연층을 관통하여 상기 제2 전하수집영역에 연결된 제1 콘택트플러그; 상기 제1 층간절연층 상에 형성되고 상기 제1 콘택트플러그에 전기적으로 연결되는 국소 도전 패턴; 그리고, 상기 제2 층간절연층을 관통하여 상기 제1 전하수집영역과 상기 국소 도전 패턴을 연결하는 제2 콘택트플러그에 의해서 이루어질 수 있다.
이 실시예에 있어서, 상기 층간절연층은 제1 층간절연층 및 제2 층간절연층을 포함하며, 상기 제1 전하수집영역 및 제2 전하수집영역 사이의 전기적인 연결은: 상기 제1 층간절연층을 관통하여 상기 제2 전하수집영역에 연결된 제1 콘택트플러그; 상기 제1 층간절연층 상에 형성되고 상기 제1 콘택트플러그에 전기적으로 연결되는 국소 도전 패턴; 그리고, 상기 제2 층간절연층을 관통하여 상기 제1 전하수집영역과 상기 국소 도전 패턴을 연결하는 제2 콘택트플러그에 의해서 이루어질 수 있으며, 상기 국소 도전 패턴은 상기 제1 층간절연층을 관통하여 상기 소오스 팔로어 게이트에 전기적으로 연결된 제3 콘택트플러그에 전기적으로 연결될 수 있다.
이 실시예에 있어서, 상기 이미지 센서는 상기 층간절연층 내부에 상기 전송 게이트 및 상기 리셋 게이트에 적절한 바이어스 전압을 인가하기 위한 금속 배선들을 더 포함할 수 있다.
이 실시예에 있어서, 상기 이미지 센서는 상기 제1 반도체 패턴에 형성된 제2 드레인 영역; 그리고, 상기 제2 드레인 영역 및 상기 제1 소오스 영역 사이의 제1 반도체 패턴 상에 형성된 선택 게이트를 더 포함할 수 있다.
이 실시예에 있어서, 상기 이미지 센서는 상기 제1 반도체 패턴에 형성된 제2 드레인 영역; 그리고, 상기 제2 드레인 영역 및 상기 제1 소오스 영역 사이의 제1 반도체 패턴 상에 형성된 선택 게이트를 더 포함하며, 상기 선택 게이트에 적절한 바이어스 전압을 인가하기 위한 금속 배선이 상기 층간절연층 내부에 위치할 수 있다.
본 발명의 목적을 달성하기 위한 예시적인 실시예에 따른 픽셀은: 제2 반도체 패턴에 형성된 광전변환소자; 그리고, 상기 광전변환소자에 동작상 결합하며 상기 제2 반도체 패턴으로부터 떨어진 제1 반도체 패턴에 형성된 적어도 하나의 트랜지스터를 포함한다.
본 발명의 목적을 달성하기 위한 예시적인 실시예에 따른 이미지 처리 시스템은: 프로세서; 그리고, 상기 프로세서에 결합한 이미지 센서를 포함하며, 상기 이미지 센서는 복수의 픽셀을 포함하며, 상기 픽셀 각각은 제2 반도체 패턴에 형성된 광전변환소자 및 상기 광전변환소자에 동작상 결합하며 상기 제2 반도체 패턴으로부터 떨어진 제1 반도체 패턴에 형성된 적어도 하나의 트랜지스터를 포함한다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 층이 다른 층 또는 기판상에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 영역, 패턴, 층들의 두께 및 크기는 명확성을 기하기 위하여 과장된 것이다. 또한, 본 명세서의 다 양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 패턴, 층 등을 기술하기 위해서 사용되었지만, 이들 영역, 패턴, 층이 이 같은 용어들에 의해서 한정되어서는 안 된다. 또한, 이 용어는 단지 어느 특정 영역, 패턴 또는 층을 다른 영역, 패턴 또는 층과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예의 제1 층(패턴 또는 영역)으로 언급된 막질이 다른 실시예에서는 제2 층(패턴 또는 영역)으로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
본 명세서에서 예를 들어 "제1 소자는 제2 소자에 동작상 결합한다."라는 것은 제1 소자의 특정 단자가 제2 소자의 특정 단자에 직접적으로 또는 다른 도전성 매개체를 통해서 간접적으로 연결된다는 것을 의미한다. 제1 소자 또는/그리고 제2 소자는 특별히 여기에 한정되는 것은 아니며 예를 들어 트랜지스터이거나 불순물 도핑 영역, 또는 다양한 도전성 배선일 수 있다.
예를 들어 "포토다이오드에 트랜지스터가 동작상 결합한다."라는 것은 포토다이오드의 불순물 영역이 트랜지스터의 소오스 영역(또는 드레인 영역)으로 사용되는 것을 가리키거나 또는 포토다이오드의 불순물 영역과 트랜지스터의 소오스 영역(또는 드레인 영역)이 서로 연결되는 것을 가리키거나, 포토다이오드의 불순물 영역이 트랜지스터의 게이트에 전기적으로 연결된다는 것을 가리킬 수 있다.
예를 들어 "제1 트랜지스터 및 제2 트랜지스터가 동작상 결합한다."라는 것은 제1 트랜지스터의 게이트에 인가된 전압이 직접적으로 또는 제3 트랜지스터 또는 금속 배선과 같은 도전성 매개체를 통해서 간접적으로 제2 트랜지스터의 특정 단자, 예컨대 게이트, 소오스 영역 또는 드레인 영역에 전달된다는 것을 의미할 수 있다. 또는 제1 트랜지스터의 특정 단자와 제2 트랜지스터의 특정 단자가 서로 전기적으로 연결된다는 것을 의미할 수 있다.
본 명세서에서 언급되는 "반도체 기판" 또는 "반도체층" 또는 "반도체 패턴" 또는 "기판"은 임의의 반도체에 기초한 구조를 가리킨다. 상기 반도체에 기초한 구조는 실리콘, 절연층 상에 실리콘이 위치하는 에스오아이(SOI:silicon-on-insulator), 사파이어 상에 실리콘이 위치하는 에스오에스(SOS:silicon-on-sapphire), 실리콘-게르마늄, 도핑 또는 도핑 되지 않은 실리콘, 에피탁시 성장 기술에 의해 형성된 에피탁시층, 다른 반도체 구조를 포함할 수 있다.
본 발명은 모든 종류의 이미지 센서에 적용될 수 있지만, 본 발명에 대한 보다 명확한 이해를 위한 단지 예시적인 관점에서 씨모스 이미지 센서에 대해서 설명을 하기로 한다. 또한, 씨모스 이미지 센서의 단위 픽셀은 광전변환소자 및 적어도 하나 이상의 트랜지스터를 포함하는데, 다양한 유형의 단위 픽셀을 가지는 씨모스 이미지 센서 중에서 단지 예시적인 측면에서 단위 픽셀이 광전변환소자로서 포토다이오드를 채택하고 광전변환소자에 발생한 신호전하를 감지하기 위해 이송 트랜지스터, 리셋 트랜지스터, 소오스 팔로어 트랜지스터, 그리고 선택 트랜지스터를 채택하는 씨모스 이미지 센서에 대해서 설명을 하기로 한다.
도 3은 본 발명의 일 실시예에 따른 이미지 센서의 단위 픽셀을 개략적으로 보여주는 도면이다. 도 3을 참조하면, 본 실시예에 따른 픽셀(101)은 포토다이오드(115) 및 여기에 동작상 결합한 이송 트랜지스터, 리셋 트랜지스터, 소오스 팔로어 트랜지스터 그리고 선택 트랜지스터를 포함한다. 본 발명의 일 실시예에 따르면, 픽셀의 구성 성분들이 서로 떨어져서 마주하는 제1 및 제2 반도체 패턴들(111, 113)에 적절히 나뉘어 배치된다. 예를 들어, 포토다이오드(115) 및 이송 트랜지스터는 제2 반도체 패턴(113)에 형성되고, 리셋 트랜지스터, 소오스 팔로어 트랜지스터 및 선택 트랜지스터는 제1 반도체 패턴(111)에 형성된다. 이송 트랜지스터의 이송 게이트(217)는 포토다이오드(115)의 아래에 배치된다. 따라서, 이송 트랜지스터, 리셋 트랜지스터, 소오스 팔로어 트랜지스터 및 선택 트랜지스터가 필팩터에 영향을 미치지 않는다.
본 실시예에 따르면, 제2 반도체 패턴(113) 전 영역이 포토다이오드로 사용될 수 있어 실질적으로 100%의 필팩터를 구현할 수 있다.
본 실시예에 따르면, 트랜지스터들이 형성되는 제1 반도체 패턴(111)은 필팩터와 무관하기 때문에, 제2 반도체 패턴(113)과 실질적으로 동일한 크기로 형성할 수 있으며, 이로써 1/f 노이즈 특성을 향상시킬 수 있고, 동작 속도 등을 향상시킬 수 있다. 또한, 전하수집영역들(411_1, 411_2)의 크기를 크게 할 수 있어 동적 범위를 증가시킬 수 있다.
포토다이오드(115)는 제2 반도체 패턴(113)의 내부에 형성된 제1 도전형 영역 (예를 들어 n형 영역)(113n) 및 제1 도전형 영역(113n)을 감싸는 제2 도전형 영역 (예를 들어 p형 영역)(113p)을 포함한다. 본 실시예에 따르면, 제2 반도체 패턴(113)으로 입사된 빛(photon)에 의해 신호전하로서 전자-정공쌍(electron-hole pair)이 형성되고 전자는 포토다이오드(115)의 n형 영역(113n)에 축적된다. n형 영 역(113n)이 p형 영역(113p)으로 완전히 포장되어 전자의 누설이 최소화된다.
이송 게이트(217)는 n형 영역(113n)에 인접하여 게이트절연층(317)을 사이에 두고 그 아래에 배치된다. 이송 게이트(217)에 적절한 바이어스 전압이 인가되면 n형 영역(113n)에 축적된 전하(예를 들어 전자)가 플로팅 확산 영역으로 작용하는 제2 전하수집영역(411_2)으로 이송된다. 제2 전하수집영역(411_2)은 이송 게이트(217)외측의 제2 반도체 패턴(113)에 형성되며, 예를 들어 n형 불순물이 도핑 되어서 형성된다. 이송 게이트(217) 및 그 양측의 제2 전하수집영역(411_1)과 n형 영역(113n)이 이송 트랜지스터를 구성하는 것으로 볼 수 있다.
제1 반도체 패턴(111) 상에는 대응하는 게이트절연층(311, 313, 315)을 사이에 두고 리셋 게이트(211), 소오스 팔로어 게이트(213), 그리고 선택 게이트(215)가 배치된다. 이들 게이트들 양측의 제1 반도체 패턴에는 소오스/드레인 영역으로 작용하는 불순물 확산 영역들이 위치한다. 각 게이트 및 그 양측의 불순물 확산 영역들이 트랜지스터를 구성한다. 예를 들어, 리셋 게이트(211) 및 그 양측의 불순물 확산 영역들(411_1, 413)이 리셋 트랜지스터를 구성하고, 소오스 팔로어 게이트(213) 및 그 양측의 불순물 확산 영역들(413, 415)이 소오스 팔로어 트랜지스터를 구성하고, 선택 게이트(215) 및 그 양측의 불순물 확산 영역들(415, 417)이 선택 트랜지스터를 구성한다. 리셋 게이트(211)와 소오스 팔로어 게이트(213) 사이의 불순물 확산 영역(413)에는 전원(power supply)으로부터 VDD 전압이 인가된다.
리셋 트랜지스터의 불순물 확산 영역(411_1)은 제2 전하수집영역(411_2)에 전기적으로 연결되며 따라서 불순물 확산 영역(411_1)은 제2 전하수집영역(411_2) 과 마찬가지로 플로팅 확산 영역으로 작용을 한다. 즉, 리셋 트랜지스터의 불순물 확산 영역(411_1)에도 역시 제2 전하수집영역과 마찬가지로 포토다이오드(115)로부터 이송된 전하가 축적되며 이하에서는 리셋 트랜지스터의 불순물 확산 영역(411_1)에 신호전가가 수집되는 점을 고려하여 리셋 트랜지스터의 불순물 확산 영역(411_1)을 제1 전하수집영역이라 칭한다. 리셋 게이트(211)에 적절한 바이어스 전압을 인가하는 것에 의해서 리셋 게이트(211) 아래의 제1 반도체 패턴에 채널이 형성되며, 제1 및 제2 전하수집영역들(411_1, 411_2)에 잔류하는 신호전하가 리셋 트랜지스터의 불순물 확산 영역(413)에 연결된 전원으로 흘러 픽셀이 초기화된다.
소오스 팔로어 트랜지스터의 소오스 팔로어 게이트(213)는 제1 및 제2 전하수집영역들(411_1, 411_2)에 전기적으로 연결된다. 국소 도전 패턴(611) 및 콘택트 플러그들(511, 513, 711)에 의해서 제1 전하수집영역(411_1), 제2 전하수집영역(411_2) 및 소오스 팔로어 게이트(213)가 서로 전기적으로 연결되어 동일 노드를 형성한다. 따라서, 제1 및 제2 전하수집영역들(411_1, 411_2)에 수집된 신호전하의 양에 대응하는 신호전압이 소오스 팔로어 트랜지스터의 불순물 확산 영역(415)에 나타난다. 선택 트랜지스터의 선택 게이트(215)에 적절한 바이어스 전압을 인가하는 것에 의해서 신호전압이 선택 트랜지스터의 출력단, 즉 불순물 확산 영역(417)으로 출력된다. 선택 트랜지스터의 출력단(417)으로 출력된 신호는 주변회로부(미도시)에서 더 처리된다. 주변회로부에서의 신호처리에 대해서는 도 6을 참조하여 더욱 상세히 설명될 것이다.
리셋 트랜지스터, 소오스 팔로어 트랜지스터 및 선택 트랜지스터가 형성되는 제1 반도체 패턴(111)은 예를 들어 통상적인 방법으로 입수 가능한 p형 실리콘 반도체 기판일 수 있다. 제1 반도체 패턴(111)에 형성되는 트랜지스터들은 예를 들어 게이트절연층 및 도전층을 증착한 후 패터닝 공정을 진행하고, 불순물 확산 영역들을 형성하기 위한 이온주입 공정을 진행하는 것에 의해서 형성될 수 있다. 게이트를 위한 도전층으로서 여기에 한정되는 것은 아니며 예를 들어 폴리실리콘 또는 폴리실리콘 및 실리사이드의 다층이 사용될 수 있다. 제1 반도체 패턴(111)이 p형일 경우, n형의 불순물 이온이 주입되어 트랜지스터의 소오스/드레인 영역을 형성할 것이다.
제1 반도체 패턴(111)과 제2 반도체 패턴(113) 사이에 층간절연층(미도시)이 위치하며, 이는 도 5를 참조하여 상세히 설명될 것이다.
이송 게이트(217)는 층간절연층상에 도전층을 증착한 후 패터닝 공정을 진행하는 것에 의해서 형성될 수 있다. 패터닝 공정은 사진식각 공정을 사용할 수 있다. 이송 게이트(217)를 감싸는 게이트절연층(317)은 예컨대 박막증착기술을 사용하는 것에 의해 형성될 수 있다. 이송 게이트(217) 및 게이트절연층(317)을 덮도록 제2 층간절연층상에 배치되는 제2 반도체 패턴(113)은 여기에 한정되는 것은 아니며 예를 들어 화학기상증착, 플라즈마화학기상증착 등의 박막증착기술, 또는 에피탁시기술 등을 사용하는 것에 의해 형성될 수 있다.
포토다이오드(115)는 제2 반도체 패턴(113)에 대해서 이온주입 공정을 진행하는 것에 의해 형성될 수 있다. 예를 들어 p형으로 도핑된 제2 반도체 패턴(113)을 형성한 후, n형 영역(113n)을 형성하기 위한 불순물 이온 주입 공정을 진행하 고, p형 영역(113p)을 형성하기 위한 불순물 이온 주입 공정을 진행하는 것에 의해서 포토다이오드(113)가 형성될 수 있다. 본 실시예에 따르면, 포토다이오드(113)의 수직 구조는 PNP를 타나 내어 이미지 지연(image lag)이 발생하지 않는다.
플로팅 확산 영역으로 작용하는 제2 전하수집영역(411_2)은 이송 게이트(217)를 이온주입 마스크로 사용하여 제2 반도체 패턴(113)에 이온주입 공정을 진행하는 것에 의해 형성될 수 있다.
포토다이오드를 위한 이온주입 공정 및 제2 전하수집영역(411_2)을 위한 이온주입 공정의 순서는 적절하게 변경될 수 있다.
콘택트플러그들(511, 513, 711)은 층간절연층을 패터닝하여 콘택트 홀을 형성한 후 여기에 도전물질을 형성하는 것에 의해 형성될 수 있다. 국소 도전 패턴(611)은 도전층을 증착한 후 패터닝하는 것에 의해서 형성될 수 있다. 제조 공정적인 측면에서 제1 전하수집영역(411_1)에 연결되는 콘택트플러그(511) 및 소오스 팔로어 게이트(213)에 연결되는 콘택트플러그(513)는 동시에 형성될 수 있다.
비록 도시하지는 않았지만, 리셋 게이트(211), 선택 게이트(215) 및 이송 게이트(217)에 적절한 바이어스 전압을 인가하기 위한 배선들이 제1 반도체 패턴(111) 및 제2 반도체 패턴(113) 사이에 위치한다. 국소 도전 패턴(611)을 형성할 때, 이들 배선들이 동시에 형성될 수 있다.
제1 전하수집영역(411_1) 및 소오스 팔로어 게이트(213)에 각각 연결되는 콘택트플러그들(511, 513)을 형성할 때, 선택 게이트(215)에 연결되는 콘택트플러그(미도시)가 동시에 형성될 수 있다. 또, 국소 도전 패턴(611)과 제2 전하 수집 영역 (411_2)을 전기적으로 연결하는 콘택트플러그(711)를 형성할 때, 이송 게이트(217)에 바이어스를 인가하기 위한 배선과 이송 게이트(217)를 연결하는 콘택트플러그(미도시)가 동시에 형성될 수 있다.
이들 콘택트플러그들, 배선들, 국소 도전 패턴의 형성의 순서는 다양하게 변경될 수 있다. 본 실시예에 따르면, 각종 게이트들에 바이어스를 인가하기 위한 배선들이 포토다이오드 아래에 형성될 수 있어 이들 배선들의 배치에 대한 마진을 충분히 확보할 수 있으며, 배선들의 배치를 다양하게 할 수 있다.
본 실시예에 따르면, 포토다이오드 바로 위에 컬러 필터가 배치될 수 있어 광학적 간섭(optical cross-talk) 및 전기적인 간섭(electricalcross-talk)이 최소화된다. 또, 포토다이오드와 컬러 필터가 아주 근접하여 또는 서로 접촉하여 배치되기 때문에, 빛을 집광하기 위한 마이크로 렌즈가 사용되지 않을 수도 있다.
본 실시예에 따르면, 필팩터를 저하시키기 않으면서도 포토다이오드 아래에 차광패턴을 형성할 수 있어 더욱 효과적으로 전기적인 간섭을 최소화할 수 있다.
본 실시예에 따르면, 대부분의 금속 배선이 모두 이루어진 상태에서 포토다이오드가 형성된다. 따라서, 포토다이오드에 금속 콘택트가 형성되지 않아 암흑 레벨(dark level)을 최소화할 수 있다.
도 4는 본 발명의 일 실시예에 따른 픽셀 어레이의 일부분을 도시하는 평면도이고 도 5는 도 4의 II-II'선을 따라 절단했을 때의 픽셀을 도시하는 단면도이다.
도 4를 참조하면, 리셋 게이트(211), 소오스 팔로어 게이트(213) 및 선택 게 이트(215)가 형성되는 제1 반도체 패턴(111)은 포토다이오드가 형성되는 제2 반도체 패턴(113) 아래에 위치하며, 제1 반도체 패턴(111)은 제2 반도체 패턴(113)에 의해서 완전히 덮인다. 따라서 포토다이오드가 형성되는 제2 반도체 패턴(113)의 크기가 픽셀의 크기를 좌우하며, 제2 반도체 패턴(113) 전체가 포토다이오드로 사용된다. 도면에서 y 축 방향으로 제1 반도체 패턴(111)을 늘리는 것에 의해서 게이트 폭(또는 활성영역의 폭)이 그에 대응하여 증가하며, 이로 인해서 트랜지스터의 성능이 향상된다. 제1 반도체 패턴(111)의 폭을 늘려 제1 반도체 패턴(111)이 제2 반도체 패턴(113)과 동일한 크기를 가지도록 할 수 있다. 또한, 제1 반도체 패턴(111)이 포토다이오드가 형성되는 제2 반도체 패턴(113) 아래에 위치하기 때문에 필팩터를 감소시키지 않으면서 제1 반도체 패턴(111)의 모양을 다양하게 변형시키는 것이 가능하다. 예컨대, 제1 반도체 패턴(111)의 모양을 다양하게 변형시키는 것에 의해서, 개개의 트랜지스터가 최적의 성능을 가지도록 그에 맞게 채널의 모양을 설계하는 것이 가능하다.
또한, 이송 게이트(127)가 포토다이오드 아래에 위치하기 때문에 이송 게이트의 게이트 길이를 다양하게 설계할 수 있으며, 최적의 이송 효율이 나타나도록 이송 게이트를 적절히 설계할 수 있다.
본 발명의 일 실시예에 따른 픽셀의 수직 단면 구조는 도 5로부터 파악할 수 있다. 도 5에서 참조번호 811, 813은 제1 및 제2 층간절연층을 가리키며, 참조번호 911은 이들 제1 및 제2 층간절연막을 통칭하며, 참조번호 1111은 컬러 필터를 가리킨다. 층간절연층(811, 813)은 예를 들어 붕소 및 인이 도핑된 실리케이트 글래스 (BPSG), 붕소가 도핑된 실리케이트 글래스(BSG), 인이 도핑된 실리케이트 글래스(PSG), 불순물이 도핑 되지 않은 실리케이트 글래스(USG), 기상증착 실리콘 산화물 등으로 형성될 수 있다. 컬러 필터는 통상적인 방법에 따라 형성될 수 있다.
도 5를 참조하면, 컬러 필터(1111)가 포토다이오드(115)와 아주 근접하게 또는 접촉하여 형성된다. 도 1 및 도 2에 보인 것 같은 통상적인 이미지 센서에서는 포토다이오드 상부에 각종 배선들이 형성되며, 따라서, 컬러 필터와 포토 다이오드가 멀리 떨어져 있다. 이에 통상적인 이미지 센서에서는 집광효율을 높이기 위해서 마이크로 렌즈가 사용되고 있다. 또, 이 같은 통상적인 이미지 센서에서는 컬러 필터와 포토 다이오드 사이의 거리가 멀어, 컬러 필터를 통과한 빛이 목적하는 픽셀 이외의 인접한 픽셀에도 도달하는 광학적인 간섭이 종종 발생한다. 하지만, 본 발명에 따르면, 컬러 필터와 포토다이오드가 아주 근접하여 또는 서로 접촉하여 형성되기 때문에, 컬러 필터를 통과한 빛이 실질적으로 전부 포토다이오드로 입사하게 된다. 또 본 발명에 따르면 컬러 필터 바로 아래에 포토다이오드가 위치하고 있어 마이크로 렌즈를 형성하지 않을 수도 있다.
도 6은 본 발명에 따른 픽셀 어레이를 포함하는 이미지 센서(2080)에 대한 개략적인 블록도이다. 도 6을 참조하면, 픽셀 어레이(2000)는 미리 결정된 방식으로 행렬로 배열된 복수의 픽셀들을 포함한다. 픽셀 어레이(2000)는 복수의 행 및 열을 포함한다. 행 해독기(2200)에 응답하여 행 구동기(2100)에 의해서 픽셀 어레이의 특정 행이 선택되고, 열 해독기(2700)에 응답하여 열 구동기(2600)에 의해서 픽셀 어레이의 특정 열이 선택된다. 씨모스 이미지 센서는 제어기(2500)에 의해서 제어되는데, 제어기(2500)는 행 해독기(2200), 행 구동기(2100), 열 해독기(2700) 및 열 구동기(2600)을 제어한다.
픽셀의 출력신호는 픽셀 리셋 신호(Vrst) 및 픽셀 이미지 신호(Vsig)를 포함한다. 픽셀 리셋 신호(Vrst)는 픽셀이 리셋된 상태에서 전하수집영역의 전위에 대응하는 신호이며, 픽셀 이미지 신호(Vsig)는 이미지에 의해 생성된 신호전가가 전하수집영역으로 이송된 상태에서 전하수집영역의 전위에 대응하는 신호이다. 픽셀 리셋 신호(Vrst)와 픽셀 이미지 신호(Vsig)는 샘플/홀드 회로(2610)에 의해서 읽혀진다. 증폭회로(2620)는 리셋 신호(Vrst)와 이미지 신호(Vsig)의 차분 신호(Vrst-Vsig)를 생성한다. 이 차분 신호는 아날로그-디지털 변환부(2750)에 의해서 디지털 신호로 변환된다. 이미지 처리부(2800)는 디지털화된 차분 신호를 처리하여 디지털 이미지를 생성한다. 이 같은 이미지 센서(2080)는 반도체 칩(예를 들어 웨이퍼(3000)) 상에 포함될 수 있다.
도 7은 도 6의 이미지 센서를 포함하는 전형적인 프로세서 기반 시스템(4000)을 개략적으로 도시하는 블록도이다. 예를 들어 이미지 센서(4080)를 포함할 수 있는 디지털 회로가 프로세서 기반 시스템의 좋은 예시이다. 프로세서 기반 시스템은 여기에 한정되는 것은 아니며, 컴퓨터 시스템, 카메라 시스템, 스캐너, 비데오 전화기, 전자감시 시스템(surveillance system), 유시각 기계 시스템(machine vision system), 차량 항법 시스템, 자동 초점 시스템, 별 추적 시스템, 운동 감지 시스템, 이미지 안정 시스템, 데이터 압축 시스템, 그리고 본 발명을 사용할 수 있는 모든 시스템을 포함한다.
시스템(4000)은 도 6의 이미지 센서(4080)를 포함한다. 시스템(4000)은 버스(4040)를 통해서 여러 장치들과 통신하는 중앙 처리 장치(CPU)를 구비하는 프로세서(4020)를 포함한다. 버스(4040)에 연결된 장치들 중 몇몇은 예를 들어 입출력 장치(4060), 이미지 센서(4080)은 시스템(4000)으로의/으로부터 입력/출력 통신을 제공한다. 버스(4040)에 연결된 장치들 중 몇몇은 예를 들어 램(4100), 하드 드라이브(4120), 플로피 디스크 드라이브(4140), 콤팩트 디스크 드라이브(4160) 같은 하나 이상의 주변 메모리 장치를 포함한다. 이미지 센서(4080)는 프로세서(4020) 또는 시스템(4000)의 다른 장치로부터 제어 신호 또는 데이터를 받는다. 이미지 센서(3080)는 받은 제어 신호 또는 데이터에 기초하여 이미지를 정의하는 신호를 프로세서(402)로 제공할 수 있으며, 프로세서(402)는 이미지 센서(4080)로부터 받은 신호를 처리한다.
이제까지 본 발명에 대하여 실시예(들)를 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
본 발명에 따르면, 제2 반도체 패턴(113) 전 영역이 포토다이오드로 사용될 수 있어 실질적으로 100%의 필팩터를 구현할 수 있다.
본 발명에 따르면, 트랜지스터들이 형성되는 제1 반도체 패턴(111)은 필팩터와 무관하기 때문에, 제2 반도체 패턴(113)과 실질적으로 동일한 크기로 형성할 수 있으며, 이로써 1/f 노이즈 특성을 향상시킬 수 있고, 동작 속도 등을 향상시킬 수 있다. 또한, 전하수집영역들(411_1, 411_2)의 크기를 크게 할 수 있어 동적 범위를 증가시킬 수 있다.
본 발명에 따르면, 포토다이오드(113)의 수직 구조는 PNP를 타나 내어 이미지 지연(image lag)이 발생하지 않는다.
본 발명에 따르면, 제1 반도체 패턴(111)이 포토다이오드가 형성되는 제2 반도체 패턴(113) 아래에 위치하기 때문에 필팩터를 감소시키지 않으면서 제1 반도체 패턴(111)의 모양을 다양하게 변형시키는 것이 가능하다. 예컨대, 제1 반도체 패턴(111)의 모양을 다양하게 변형시키는 것에 의해서, 개개의 트랜지스터가 최적의 성능을 가지도록 그에 맞게 채널의 모양을 설계하는 것이 가능하다.
본 발명에 따르면, 컬러 필터와 포토다이오드가 아주 근접하여 또는 서로 접촉하여 형성되기 때문에, 컬러 필터를 통과한 빛이 실질적으로 전부 포토다이오드로 입사하게 된다.
본 발명에 따르면 컬러 필터 바로 아래에 포토다이오드가 위치하고 있어 마이크로 렌즈를 형성하지 않을 수도 있다.
본 발명에 따르면, 필팩터를 저하시키기 않으면서도 포토다이오드 아래에 차광패턴을 형성할 수 있어 더욱 효과적으로 전기적인 간섭을 최소화할 수 있다.
본 발명에 따르면, 대부분의 금속 배선이 모두 이루어진 상태에서 포토다이오드가 형성된다. 따라서, 포토다이오드에 금속 콘택트가 형성되지 않아 암흑 레벨(dark level)을 최소화할 수 있다.

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  10. 층간절연층을 사이에 두고 마주하는 제1 반도체 패턴 및 제2 반도체 패턴;
    상기 제2 반도체 패턴에 형성된 광전변환소자;
    상기 제2 반도체 패턴에 형성되고 상기 광전변환소자에서 발생한 신호전하를 상기 제2 반도체 패턴의 제2 전하수집영역으로 이송하기 위한 이송 게이트;
    상기 제1 반도체 패턴에 형성되고 상기 제2 전하수집영역에 전기적으로 연결된 제1 전하수집영역;
    상기 제1 및 제2 전하수집영역에 전기적으로 연결되며 상기 제1 반도체 패턴 상에 형성된 소오스 팔로어 게이트;
    상기 소오스 팔로어 게이트 양측의 제1 반도체 패턴에 형성된 제1 소오스 영역 및 제1 드레인 영역; 그리고
    상기 제1 드레인 영역 및 상기 제1 전하수집영역 사이의 제1 반도체 패턴 상에 형성된 리셋 게이트를 포함하며,
    상기 광전변환소자는 상기 제2 반도체 패턴의 내부에 형성된 제1도전형 영역 및 상기 제1도전형의 영역을 감싸도록 상기 제2 반도체 패턴에 형성된 제2도전형의 영역을 포함하며,
    상기 층간절연층은 제1 층간절연층 및 제2 층간절연층을 포함하며,
    상기 제1 전하수집영역 및 제2 전하수집영역 사이의 전기적인 연결은:
    상기 제1 층간절연층을 관통하여 상기 제2 전하수집영역에 연결된 제1 콘택트플러그;
    상기 제1 층간절연층 상에 형성되고 상기 제1 콘택트플러그에 전기적으로 연결되는 국소 도전 패턴; 그리고,
    상기 제2 층간절연층을 관통하여 상기 제1 전하수집영역과 상기 국소 도전 패턴을 연결하는 제2 콘택트플러그에 의해서 이루어지는 이미지 센서.
  11. 층간절연층을 사이에 두고 마주하는 제1 반도체 패턴 및 제2 반도체 패턴;
    상기 제2 반도체 패턴에 형성된 광전변환소자;
    상기 제2 반도체 패턴에 형성되고 상기 광전변환소자에서 발생한 신호전하를 상기 제2 반도체 패턴의 제2 전하수집영역으로 이송하기 위한 이송 게이트;
    상기 제1 반도체 패턴에 형성되고 상기 제2 전하수집영역에 전기적으로 연결된 제1 전하수집영역;
    상기 제1 및 제2 전하수집영역에 전기적으로 연결되며 상기 제1 반도체 패턴 상에 형성된 소오스 팔로어 게이트;
    상기 소오스 팔로어 게이트 양측의 제1 반도체 패턴에 형성된 제1 소오스 영역 및 제1 드레인 영역; 그리고
    상기 제1 드레인 영역 및 상기 제1 전하수집영역 사이의 제1 반도체 패턴 상에 형성된 리셋 게이트를 포함하며,
    상기 광전변환소자는 상기 제2 반도체 패턴의 내부에 형성된 제1도전형 영역 및 상기 제1도전형의 영역을 감싸도록 상기 제2 반도체 패턴에 형성된 제2도전형의 영역을 포함하며,
    상기 제1도전형의 영역은 n형 영역이고 상기 제2도전형의 영역은 p형 영역이며 상기 광전변환소자는 포토다이오드이고,
    상기 제1 전하수집영역은 상기 n형 영역과 떨어져서 상기 이송 게이트 외측의 제1 반도체 패턴에 형성되고,
    상기 층간절연층은 제1 층간절연층 및 제2 층간절연층을 포함하며,
    상기 제1 전하수집영역 및 제2 전하수집영역 사이의 전기적인 연결은:
    상기 제1 층간절연층을 관통하여 상기 제2 전하수집영역에 연결된 제1 콘택트플러그;
    상기 제1 층간절연층 상에 형성되고 상기 제1 콘택트플러그에 전기적으로 연결되는 국소 도전 패턴; 그리고,
    상기 제2 층간절연층을 관통하여 상기 제1 전하수집영역과 상기 국소 도전 패턴을 연결하는 제2 콘택트플러그에 의해서 이루어지는 이미지 센서.
  12. 삭제
  13. 청구항 10 항 또는 청구항 제 11 항에 있어서,
    상기 국소 도전 패턴은 상기 제1 층간절연층을 관통하여 상기 소오스 팔로어 게이트에 전기적으로 연결된 제3 콘택트플러그에 전기적으로 연결되는 이미지 센서.
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  15. 삭제
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