JP6021762B2 - 固体撮像装置および製造方法、並びに、電子機器 - Google Patents

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Description

本技術は、固体撮像装置および製造方法、並びに、電子機器に関し、特に、微細な画素信号を適切に生成することができるようにする固体撮像装置および製造方法、並びに、電子機器に関する。
イメージセンサ等の半導体装置の製造工程では、撮像素子が形成された半導体基板を、他の半導体基板やガラス基板等に貼り合わせる工程を有する。
一般に、イメージセンサ等の半導体装置は、入射光を光電変換するフォトダイオード(PD)、光電変換により得られた電子をFD(Floating Diffusion)に転送するトランジスタ(TG)、PDに蓄積された電荷をリセットするトランジスタ(RST)、FDから電子に対応する信号電圧を増幅するトランジスタ(AMP)、信号電圧を後段に転送するトランジスタ(SEL)などから構成されている。RST、AMP、SELの各トランジスタは、画素トランジスタとも称される。
微細な画素信号におけるノイズの発生などを抑制するために、FD、画素トランジスタなどの素子は、単結晶の半導体材料とされることが望ましい。
多結晶の半導体材料とした場合、粒径が不均一になるので、多くのトラップが生成され、微細な画素信号に対応する電子が素子の内部を通過する際のノイズなどを誘発するからである。
また、RST、AMP、SELの各トランジスタは、画素トランジスタと称され、画素信号の生成に際して頻繁にON/OFFされる。このため、画素トランジスタには、良好なI−V特性が求められるが、画素トランジスタを単結晶の素子として構成することができれば、より良好なI−V特性を得ることができるからである。
半導体基板上にFDを半導体層の積層技術を用いて、受光面とFDとの間に遮光部を設けたイメージセンサも提案されている(例えば、特許文献1参照)。
また、イメージセンサのFDに光が混入するなどした場合、半導体基板のFD領域で光電変換が行われ、ノイズなどの原因となることがある。このためFDは、遮光されるようにすることが望ましい。
特開2010−212668 H・Yamamoto,H・Ishihara,S・Furukawa,J・Appl・Phys.,25,667(1986). T・J・DonahueandRief:J・Electrochem・Soc・,133,1961(1986). T・Takagi,Jpn・J・Appl.,64,3516(1988). Y・Kunii,M・Tabe,andY・Sakakibara,Jpn.J.Appl.Phys.,26,1008(1987). L・Csepregi,E・F・Kenedy,T.J.Ga11agher,J.W.MayerandT.W.Sigmon,J.Appl.Phys.,49,4234(1977). H・Ishihara,A・Tamba,H・Yamamoto,Jpn・J・Appl・Phys.,24,513(1985). T・Dan,Appl・Phys・Lett.,53,2626(1988). H.Hirayama,Y.Tatsumi,andN・Aizaki,Appl・Phys・Lett・,52,2242(1988) T.Rung,Y.KennethO,andR.Reif,Appl・Phys・Lett・,52,1797(1988) K.Yoneda,J.Sano,M.Michimoro,Y.Morimoto,S.Nakanishi,andH・Ogata,in proc.4th Int.on SOI technology and device, D・N・Schmidt,Editor,PV90-6,p・421, Tne Electrochemical Society Proceeding Series, Pennington, NJ(1990) M.Moniwa,K.Kusuwada,E・Murakami,T・Warabisako,andM・Miyao,Appl・Phys・Lett・,52,1788(1988) Ueno,K.Suzuki,K・Iemura,KKawai,T・MOrisawa,andI・Ohdomari,inProceedingoftheForthInternationalSymposiumonSilicononInsulatorTechnologyandDevices,PV90-6,427(1990) Y.Morimoto,S.Nakanishi,N.Oda,T.Yam可i,H・Matuda,H・Ogata,andK・Yoneda,J・Electrochem.Soc.,141,188(1994) M.Miyao,M.Moniwa,K・kusukawa,andW・Sike,J・Appl・Phys・,64,3018(1988)
しかしながら、特許文献1の技術では、FDを完全に遮光することが難しかった。
このため、もし、強い入射光が照射されると、FDにまで光が届くため、ノイズなどの原因となり、グローバルシャッター構造には不向きであった。
画素と画素トランジスタの間に、遮光膜を設けるイメージセンサにおいて、全ての画素と画素トランジスタなどの半導体素子、FDの特性は、均一であることが望ましい。このため、例えば、画素と画素トランジスタなどの半導体素子を、遮光膜を挟んで、全て単一結晶の半導体材料でつくることが望ましいが、従来技術では、遮光膜を挟んだイメージセンサを、単一の半導体結晶で製造することは困難であった。
例えば、特許文献1の技術では、表面半導体層と導体層との界面、チャネル領域とFDとの界面、チャネル層と誘電体層の界面を設けることで、遮光膜を挟んだイメージセンサを、単一の半導体結晶に少しでも近づけた技術が提案された(例えば、特許文献1の図9参照)。
しかし、例えば、数十万画素のイメージセンサを製造するにあたり、前記従来技術を用いて製造すると、数十万画素のうち、多くの転送トランジスタにおいて、表面半導体層と導体層との接合界面が形成された。接合界面の向きは、転送トランジスタのゲートに対して並行に形成されているか、転送トランジスタの両端に形成されている。
例えば、仮に接合界面が、転送トランジスタのゲート、およびソース−ドレインを流れるチャネル電流の方向に対して、並行に形成されている場合、等価回路では、PDと並行に並べて接続された、抵抗が寄生抵抗として存在することになる(例えば、特許文献1の図9参照)。
この場合、PD内で常時リーク電流が発生することになり、PDから転送される信号に大きなノイズが混入することになる。特に、画像の中の暗い領域に対応する画素は、ノイズが目立つことになる。
従来技術では、イメージセンサにおける数十万画素のうち、多くの表面半導体層と、導体層との接合界面の接合箇所が原因の寄生抵抗によるリーク電流が発生した。このため、特性が均一となるイメージセンサを作ることが困難であった。
また、例えば、数十万画素のイメージセンサを製造するにあたり、従来技術を用いて製造すると、数十万画素のうち、多くの画素トランジスタやFD近辺において、チャネル領域とFDとの界面、またはこの界面の近傍で、結晶欠陥や接合界面が形成された。
仮にFD内、またはFD近傍付近に結晶欠陥や接合界面が形成されている場合、等価回路では、FDから分岐するように接続された、抵抗が寄生抵抗として存在することになる。
この場合、FD内で常時リーク電流が発生することになり、やはり画像の中の暗い領域に対応する画素は、ノイズが目立つことになる。
さらに、従来技術では、イメージセンサにおける数十万画素のうち、多くのチャネル領域とFDとの界面、または、この界面の近傍において、結晶欠陥や接合界面が原因の寄生抵抗によるリーク電流が発生した。このため、特性が均一となるイメージセンサを作ることが困難であった。
また、上述したように、従来技術では、イメージセンサにおける数十万画素のうち、多くのチャネル層と誘電体層の界面において、界面が原因の寄生抵抗によるリーク電流が発生した(例えば、特許文献1の図13、図16、および図17参照)。
例えば、特許文献1の技術では、転送トランジスタのチャネル内には結晶界面が存在しないが、画素トランジスタのチャネル内はTFTとなっており、ポリシリコンの結晶界面が存在するものが製造された。
AMPなどの画素トランジスタ内に結晶界面があると、AMPはソースフォロワーとして使用されるために、例え短時間しか使用しなくても、トランジスタの特性そのものが大きくばらつくため、イメージセンサ特性のばらつきが大きくなる。
このため、画素トランジスタは多結晶となり、微細な画素信号にも適応できる良好なI−V特性を得ることは難しかった。また、多結晶の画素トランジスタは、画素毎に性能のバラツキが発生しやすく、例えば、画像の中の色の再現などの点で画質が劣化することがある。
また、例えば、特許文献1の半導体層の積層技術を用いて、画素と画素トランジスタの間に遮光膜を設けるイメージセンサを製造すると、全ての画素と画素トランジスタなどの半導体素子、FDなどにおいて、接合界面が全く構成されず、単一の半導体結晶で製造することは困難であった。
導体層からその直上にあたる半導体層を積層して、かつ、誘電体層上の横方向へ、半導体層を積層することから、横方向に広い大面積の半導体層を形成し、かつ結晶性などを均一に作ることは、技術的に難しい(例えば、特許文献1の図7、図13、および図16参照)。
さらに、非特許文献1乃至14によれば、特許文献1の技術を実用化するにあたり、例えば、次のような問題点も挙げることができる。
すなわち、誘電体層と単結晶半導体層との界面において、結晶内に積層欠陥が発生する。また、横方向で単結晶材料同士がぶつかるところは結晶欠陥になる、さらに、積層した半導体層の膜厚が不均一になる。また、横方向に積層した半導体層の表面は凹凸になる。さらに、誘電体層と単結晶半導体層との界面において結晶欠陥が多い。また、誘電体層の表面の欠陥が核となり、半導体層内に転位ループや積層欠陥が発生しやすい。さらに、横方向の半導体層の膜厚は不均一になりやすい。また、トランジスタを作るため、横方向に積層した半導体層を熱酸化させると、熱酸化膜内に結晶欠陥が発生しやすい。さらに、できるだけ横方向に広い大面積の半導体層を形成するために、低温で長時間の製膜を行う必要がある。
このように、従来技術の製造方法で、FDや画素トランジスタを全て、単一の半導体結晶で製造することは困難であった。
また、例えば、数十万画素のイメージセンサを製造するにあたり、特許文献1に記載される半導体層の積層技術を用いると、多くの転送トランジスタにおいて、チャネル層のゲートの下に、偶発的な、設計者の意図しない場所に、非特許文献1乃至14で報告される結晶界面や接合界面が形成された。
仮に前記転送トランジスタの内部において、結晶界面や接合界面が形成された場合、等価回路では、チャネルから分岐するように接続された抵抗が寄生抵抗として存在することになる。結晶界面や接合界面が形成される位置は、設計者の意図しない偶発的な位置に形成され、結晶界面と接合界面における結晶性が不均一であるため、ここに流れるチャネル電流が不均一となる。これより、転送トランジスタの特性は大きくばらつくため、イメージセンサ特性のばらつきが大きくなる。
また、特許文献1では、光ブロッキング層を、表面半導体層内に形成することにより、トランジスタを製造した。この場合、接合界面は、表面半導体層と導体層の界面、または、導体層と半導体層の界面に形成される(特許文献1の図16参照)。
もし、接合箇所が原因の寄生抵抗によるリーク電流が発生すると、イメージセンサの特性は均一には成り難い。
本技術はこのような状況に鑑みて開示するものであり、微細な画素信号を適切に生成することができるようにするものである。
本技術の第1の側面は、第1の半導体基板に形成され、光電変換された電荷を蓄積する電荷蓄積部と、第2の半導体基板に形成され、前記電荷蓄積部に蓄積された電荷を保持する電荷保持部と、前記第1の半導体基板および前記第2の半導体基板に形成され、前記電荷蓄積部に蓄積された電荷を、前記電荷保持部に転送する転送トランジスタとを備え、前記第1の半導体基板と前記第2の半導体基板との接合界面が、前記転送トランジスタのチャネル内に形成されている固体撮像装置である。
前記転送トランジスタは、ゲート端子が前記第1の半導体基板を貫通して前記第2の半導体基板に達するように形成されているようにすることができる。
前記転送トランジスタのゲート端子の、ソース端よりドレイン端に近い位置に前記接合界面が形成されているようにすることができる。
前記第2の半導体基板には、少なくとも前記電荷保持部に保持された電荷に対応する信号電圧を増幅する増幅トランジスタ、前記電荷保持部に保持された電荷をリセットするリセットトランジスタ、および、信号線に送出すべき信号であって、前記電荷保持部から読み出された電荷に対応する信号を選択する選択トランジスタを含む画素トランジスタがさらに形成されるようにすることができる。
前記増幅トランジスタのゲート端子と、前記電荷保持部とがシリコンによって接続されるようにすることができる。
前記増幅トランジスタ、前記リセットトランジスタ、および、前記選択トランジスタを接続するボディコンタクトとしてのP型半導体領域が形成されるようにすることができる。
前記電荷保持部を構成するN型半導体領域の一部が、前記増幅トランジスタと直接接続されるようにすることができる。
単結晶シリコン基板である前記第2の半導体基板を、シリコン基板である前記第1の半導体基板と貼り合わせて構成されるようにすることができる。
前記第2の半導体基板は単結晶のシリコン基板であり、前記第1の半導体基板はシリコン基板であり、前記第2の半導体基板との接合界面にシリコン層が形成されているようにすることができる。
前記シリコン層は、エピタキシャル成長により形成されるようにすることができる。
前記シリコン層にシリコンイオンが注入され、前記第2の半導体基板と貼り合わせられるようにすることができる。
前記第1の半導体基板内に遮光膜が埋め込まれているようにすることができる。
前記転送トランジスタのゲート端子付近において、前記遮光膜が設けられていない領域が存在し、前記転送トランジスタのゲート端子付近において、前記遮光膜が前記転送トランジスタのゲート端子の延在方向と並行な方向に長く構成されているようにすることができる。
前記遮光膜は、タングステン、チタン、タンタル、ニッケル、モリブデン、クロム、イリジウム、タングステンシリコン化合物により構成されるようにすることができる。
複数の前記電荷蓄積部に対応して1つの前記電荷保持部が設けられるようにすることができる。
複数の前記電荷蓄積部が、前記第1の半導体基板と前記第2の半導体基板とが積層される方向に、多段化されているようにすることができる。
プレーナ型構造として構成されるようにすることができる。
メサ型構造として構成されるようにすることができる。
本技術の第1の側面においては、前記第1の半導体基板と前記第2の半導体基板との接合界面が、前記転送トランジスタのチャネル内に形成されている。
本技術の第2の側面は、光電変換された電荷を蓄積する電荷蓄積部が形成される第1の半導体基板と、前記電荷蓄積部に蓄積された電荷を保持する電荷保持部が形成される第2の半導体基板とを貼り合わせる工程と、前記電荷蓄積部に蓄積された電荷を前記電荷保持部に転送する転送トランジスタを、前記第1の半導体基板および前記第2の半導体基板に形成する工程とを含む固体撮像装置の製造方法である。
本技術の第2の側面においては、光電変換された電荷を蓄積する電荷蓄積部が形成される第1の半導体基板と、前記電荷蓄積部に蓄積された電荷を保持する電荷保持部が形成される第2の半導体基板とが貼り合わせられ、前記電荷蓄積部に蓄積された電荷を前記電荷保持部に転送する転送トランジスタが、前記第1の半導体基板および前記第2の半導体基板に形成される。
本技術の第3の側面は、第1の半導体基板に形成され、光電変換された電荷を蓄積する電荷蓄積部と、第2の半導体基板に形成され、前記電荷蓄積部に蓄積された電荷を保持する電荷保持部と、前記第1の半導体基板および前記第2の半導体基板に形成され、前記電荷蓄積部に蓄積された電荷を、前記電荷保持部に転送する転送トランジスタとを有し、前記第1の半導体基板と前記第2の半導体基板との接合界面が、前記転送トランジスタのチャネル内に形成されている固体撮像装置を備える電子機器である。
本技術の第3の側面においては、前記第1の半導体基板と前記第2の半導体基板との接合界面が、前記転送トランジスタのチャネル内に形成されている。
本技術によれば、微細な画素信号を適切に生成することができる。
本技術を適用したイメージセンサの一実施の形態に係る構成例を示す平面図である。 図1のイメージセンサの断面図である。 図2のTG付近の構成を拡大した図である。 ポリシリコンTFT(Thin Film Transistor)の結晶粒界の位置を説明する図である。 TFTのチャネル内の位置におけるポテンシャルバリアを説明する図である。 TFTのチャネル内の各位置における電界の変化を説明する図である。 図2のイメージセンサの製造工程を説明する図である。 図2のイメージセンサの製造工程を説明する図である。 図2のイメージセンサの製造工程を説明する図である。 図2のイメージセンサの製造工程を説明する図である。 図2のイメージセンサの製造工程を説明する図である。 図2のイメージセンサの製造工程を説明する図である。 図2のイメージセンサの製造工程を説明する図である。 図2のイメージセンサの製造工程を説明する図である。 図2のイメージセンサの製造工程を説明する図である。 図2のイメージセンサの製造工程を説明する図である。 図1のイメージセンサの等価回路を示す図である。 仮にPD内に接合界面が形成されている場合の等価回路を示す図である。 仮にFD内に接合界面が形成されている場合の等価回路を示す図である。 本技術を適用したイメージセンサの別の実施の形態に係る構成例を示す平面図である。 本技術を適用したイメージセンサのさらに別の実施の形態に係る構成例を示す平面図である。 本技術を適用したイメージセンサのさらに別の実施の形態に係る構成例を示す断面図である。 本技術を適用したイメージセンサのさらに別の実施の形態に係る構成例を示す平面図である。 図23に示されるイメージセンサにおける第2半導体基板上に形成される回路図である。 本技術を適用したイメージセンサのさらに別の実施の形態に係る構成例を示す平面図である。 図25のイメージセンサの断面図である。 図26のイメージセンサの製造工程を説明する図である。 図26のイメージセンサの製造工程を説明する図である。 図26のイメージセンサの製造工程を説明する図である。 図26のイメージセンサの製造工程を説明する図である。 図26のイメージセンサの製造工程を説明する図である。 図26のイメージセンサの製造工程を説明する図である。 図26のイメージセンサの製造工程を説明する図である。 図26のイメージセンサの製造工程を説明する図である。 図26のイメージセンサの製造工程を説明する図である。 図26のイメージセンサの製造工程を説明する図である。 図26のイメージセンサの製造工程を説明する図である。 図26のイメージセンサの製造工程を説明する図である。 図26のイメージセンサの製造工程を説明する図である。 図26のイメージセンサの製造工程を説明する図である。 図26のイメージセンサの製造工程を説明する図である。 本技術を適用したイメージセンサのさらに別の実施の形態に係る構成例を示す平面図である。 本技術を適用したイメージセンサのさらに別の実施の形態に係る構成例を示す断面図である。 図2のTG付近の構成の別の例を示す図である。 本技術を適用したイメージセンサのさらに別の実施の形態に係る構成例を示す断面図である。 本技術が適用される固体撮像装置の概略を示すシステム構成図である。 本技術を適用した電子機器としての、撮像装置の構成例を示すブロック図である。
以下、図面を参照して、ここで開示する技術の実施の形態について説明する。
図1は、本技術を適用したイメージセンサの一実施の形態に係る構成例を示す平面図である。同図に示されるイメージセンサ10において、プレーナ型構造の半導体基板上に形成された1画素分の領域が示されている。
プレーナ型構造では、同一平面上に端子用電極が形成され、電流経路を短くすることが可能である。
イメージセンサ10の各画素は、フォトダイオードに蓄積された電荷を、フローティングデフュージョン(FD)に転送し、FDに保持された電荷に対応する信号電圧を、増幅トランジスタ(AMP)を介して読み出すようになされている。なお、信号電圧は、垂直信号線(VSL)上に読み出され、VSLは選択トランジスタ(SEL)を介してAMPと接続されている。
また、イメージセンサ10の各画素には、FDに保持されている電荷を排出する(リセットする)ためのリセットトランジスタ(RST)が設けられている。
なお、RST、AMP、SELの各トランジスタは、画素トランジスタとも称される。また、図中において両端が円とされた黒い線によりメタル配線が示されている。例えば、AMPのゲート端子(紙面の表面側)とFDとがメタル配線により接続されている。
さらに、図1中の左右に設けられた円に「P++」の文字および記号が付された部分にはピニング端子が設けられる。
このイメージセンサ10は、少なくとも2つの半導体基板を積層して構成される構造を有しており、図1において、イメージセンサ10のPDの受光面は裏面に配置されることになる。また、図1には、上述の2つの半導体基板のうち、主にFDと画素トランジスタが設けられる半導体基板の表面が示されている。
すなわち、イメージセンサ10は、実際には、複数の画素を有するイメージセンサとして構成され、例えば、図1の裏面に配置される受光部が2次元行列状に配置された画素アレイが、カメラのレンズなどによって集光された光が結像する位置に配置される。
そして、イメージセンサ10には、PDとFDとを電気的に接続するために、転送ゲートトランジスタ(TG)が設けられている。すなわち、TGは、紙面の奥行方向に半導体基板を貫通して設けられている。
図2は、図1のイメージセンサ10の断面図である。同図に示されるように、イメージセンサ10は、第1半導体基板21、第2半導体基板22、およびロジック層23により構成されている。図中の「P」および「N」の記号は、それぞれP型半導体領域およびN型半導体領域を表している。また、「P+」および「P−」、並びに、「N+」および「N−」の記号は、それぞれ濃いP型および薄いP型、並びに、濃いN型および薄いN型を表しており、「+」または「−」の数によって、その濃さと薄さが表現されている。なお、図2において、図中下側がイメージセンサ10の受光面となる。
第1半導体基板21は、主にPDが形成される半導体基板とされる。すなわち、図2の下側から入射した光に対応して生成された電荷が第1半導体基板21のPDに蓄積されることになる。
第2半導体基板22は、主に画素トランジスタとFDが形成される半導体基板とされる。図2の例では、FDとともに画素トランジスタの1つであるRSTが第2半導体基板22上に形成されている。また、第2半導体基板22の図中左側端部付近にはピニング端子が設けられている。
ロジック層23は、例えば、アナログデジタル変換回路(ADC)などが形成される層とされる。なお、図中には、横長の長方形によって、ADCなどの回路に係る配線のみがロジック層23内に示されている。
図2に示されるように、本技術を適用したイメージセンサ10においては、TGが第1半導体基板21のPDと第2半導体基板22のFDとを電気的に接続している。すなわち、TGは、第2半導体基板22を貫通して第1半導体基板21に達するように設けられている。すなわち、同図において、図中右側に示されたトランジスタであるTGは、ゲート端子が図中垂直方向に長く伸びている。
TGは、それらに限定されるものではないが、第1半導体基体21と第2半導体基体22に貫通する形状によって、断面からみてT字型やL字型で構成されることができる。例示的ではあるが、限定的ではない例には、図3のようなT字型の形状や、図示しないがL字型で構成することができる。またTGの上部からみて、ドーナツ形状や、チャネルを囲むようなコの字型などによって構成することもできる。
なお、図中左側に示されたトランジスタはRSTであり、図中でRSTの左側にはピニング端子が示されている。
また、TGおよびRSTの左右両側には、それぞれサイドウォールが形成されている。
さらに、詳細は後述するが、第2半導体基板22の底部は、単結晶基板として構成されている。すなわち、イメージセンサ10は、例えば、シリコン基板上に絶縁膜を形成して構成される第1半導体基板21とシリコン単結晶基板として構成される第2半導体基板22とを貼り合わせて構成される。
なお、画素トランジスタおよびFDを単結晶基板として構成される第2半導体基板22上に形成することにより、微細な画素信号にも適応できる良好なI−V特性を得ることができ、画素毎の性能のバラツキを抑えることができる。
また、上述したように、イメージセンサ10は、第1半導体基板21と第2半導体基板22とを貼り合わせて構成されるので、第1半導体基板と第2半導体基板との貼り合わせ面が接合界面となる。
トランジスタであるTGは、ゲート端子の図中下側に接している第1半導体基板21の「N−−」の領域の一部がソース端となり、ゲート端子の図中上側において左側に接している第2半導体基板22の「N」の領域の一部がドレイン端となる。すなわち、ゲート端子内のソース端からドレイン端までの部分にトランジスタのチャネルが形成されることになる。
従って、本技術を適用したイメージセンサ10においては、図3に示されるように、トランジスタのチャネル内に接合界面が存在することになる。
図3は、図2のTG付近の構成を拡大した図である。同図に示されるように、TGのゲート端子の図中下側に接している「N−−」の領域の一部がソース(Source)端とされ、ゲート端子の図中上側において左側に接している「N+」の領域の一部がドレイン(Drain)端とされている。
接合界面の方向は、ソースとドレインを流れる電流の方向に対して垂直方向に設計することができる。
接合界面のドレイン端からの距離は、設計者の意図する任意の位置に設置することができる。また、接合界面のドレイン端からの距離は、イメージセンサの全ての画素において、設計者の意図する任意の位置に設計することができる。
接合界面では、バンドギャップが生じるため、例えば、電荷の転送の際の妨げになりやすい。
また、接合界面が形成された部分では、結晶の方向が変化し、結晶粒界が発生する。結晶粒界では、結晶内部に新たな格子欠陥が形成されることもあり、結晶粒界付近では格子欠陥濃度が大きくなる。このため、接合界面が形成された部分では、電界が高くなり、いわゆるホットキャリアが発生しやすくなるので、トランジスタの性能劣化を招きやすくなる。
図4は、接合界面の結晶粒界と、その電気特性の影響を説明する図であって、ポリシリコンTFT(Thin Film Transistor)の結晶粒界の位置を説明する図である。同図に示さるように、ドレインとソースの間に結晶粒界が位置している。
図5は、ポリシリコンTFT(Thin Film Transistor)のチャネル内の位置におけるポテンシャルバリアを説明する図である。
同図は、横軸がTFTのチャネル内の位置とされ、縦軸が電位とされ、線51により、チャネル内の位置に応じた電位が示されている。なお、同図の横軸に示されたPdは、チャネルのドレイン端の位置を表しており、Psは、チャネルのソース端の位置を表している。
チャネル内において、ソース端の電位より高い電位となる位置が存在すると、ソースからドレインへの電荷の転送ができなくなる。また、チャネル内のどこかの位置で電位が高くなると、トラップが形成され、電荷転送性能が低下しやすい。
図5に示されるように、チャネルのソース端は電位が高くドレイン端は電位が低い。このため、TFTのチャネル内に接合界面が形成される場合、ドレイン端に近い位置に形成されることが望ましい。ドレイン端に近い位置において、接合界面が形成されて電位が高くなったとしても、ソース端の電位と比べて十分に低い電位となるので、電荷転送性能への影響は少ないと考えられるからである。つまり、TFTのチャネル内に接合界面が形成される場合、図5の点線の楕円が記された部分に形成されることが理想的と考えられる。
図6は、TFT(Thin Film Transistor)のチャネル内の各位置における電界の変化を説明する図である。同図は、横軸がTFTのチャネル内の位置とされ、縦軸が電界の高さとされ、線52によりチャネル内の位置に応じた電界の高さが示されている。なお、同図の横軸に示されたPdは、チャネルのドレイン端の位置を表しており、Psは、チャネルのソース端の位置を表している。同図に示されるように、線52には、ピークP41乃至ピークP47が形成されている。
図6に示されるように、ピークP41は高いピークとされており、ピークP42乃至ピークP47はピークP41と比較して低いピークとされている。すなわち、ドレイン端(横軸の位置Pd)に接合界面が形成されると、その部分でチャネル内の電界が著しく高くなる。このように、チャネル内の電界が著しく高くなると、ホットキャリアが発生し、素子の寿命やゲート酸化膜の耐性などに悪影響を与える。
このため、TFTのチャネル内に接合界面が形成される場合、ドレイン端(図中のピークP41)の位置は避けながらも、ドレイン端に近い位置(図中のピークP43付近)に形成されることが望ましい。つまり、TFTのチャネル内に接合界面が形成される場合、図6の点線の楕円が記された部分に形成されることが理想的と考えられる。
本技術のイメージセンサ10においては、TGのゲート端子のドレイン端に近い位置に接合界面が形成されるようにする。少なくとも、TGのゲート端子においてソース端よりドレイン端に近い位置に接合界面が形成されるようにする。
次に、図2に示されるイメージセンサ10の製造工程について説明する。
最初に図7に示されるように、シリコン基板として構成される第1半導体基板21上にSiO膜21aが形成されたものを用意する。なお、図7には、第1半導体基板内に「P」の記号が示されたP型半導体領域と、「N−−」の記号が示されたN型半導体領域が形成されており、N型半導体領域の部分がPDの電荷蓄積領域となる。
そして、図8に示されるように、SiO膜21aをドライエッチングする。これにより、後の工程でTGが形成される部分とピニング端子が形成される部分に対応する位置のSiO膜21aが除去される。
さらに、図9に示されるように、図8の状態の第1半導体基板21上にシリコン層21bをエピタキシャル成長させる。
その後、シリコン層21bの表面を、例えば、CMP法により研磨し、図10に示されるように、シリコンイオンを注入する。これにより、第1半導体基板21と第2半導体基板22とを貼り合わせる際に、シリコン基板の接合性が向上する。
なお、シリコンイオンを注入する代わりに、リン、ヒ素、またはボロンを熱拡散させるようにしてもよい。
その後、図11に示されるように、シリコン層21b上に濃いP型イオンを注入する。これにより、接触抵抗が低下する。なお、TGが挿入される部分には、濃いP型イオンは注入されない。この部分は、TGのチャネルを形成するからである。
そして、図12に示されるように、第2半導体基板22が貼り合わせられる。この際、第1半導体基板21と第2半導体基板22の接合界面が形成されることになる。
なお、第1半導体基板21と第2半導体基板22との貼り合わせは、それらに限定されるものではないが、例えば、SOI基板の貼り合わせで使われる技術を用いることができる。例えば、プラズマ接合、ファンデルワールス結合を用いた直接接合、真空雰囲気で接合、貼り合わせ後に熱アニール処理を行うことなどである。
また、第1半導体基板21と第2半導体基板22との貼り合わせ前の表面処理には、それらに限定されるものではないが、親水性や疎水性になるような処理をすることによって、接合界面のボイドを減らし、接合強度を上げることができる。
例えば、第1半導体基体21と第2半導体基体22のそれぞれの表面をフッ酸の薬液に浸して乾燥させてから接合する、それぞれの表面をアンモニアと過酸化水素水の薬液に浸して乾燥させてから接合する、それぞれの表面を塩酸あるいは硫酸と過酸化水素水の薬液に浸して乾燥させてから接合する、それぞれの表面を真空中でプラズマ照射してから接合する、アンモニアや水素雰囲気内でプラズマ照射してから接合する、などである。
また、後から第2半導体基板22を研磨する際に基板の厚みを調整できるように、予め第2半導体基板22内にSiNストッパーを挿入しておいてもよい。例えば、第2半導体基板22内にSiNストッパーを挿入しておくことにより、第2半導体基板22が必要以上に研磨されることを抑止することができる。
また、後から第2半導体基板22を研磨する際に基板の厚みを調整できるように、予め第2半導体基板22内に水素イオンを注入しておいてもよい。例えば、第2半導体基板22内に水素イオンを注入しておくことにより、貼り合わせ後の熱アニールによって、水素イオンが注入された層で、第2半導体基板22が第1半導体基体21と貼り合わせられた一部を残して、剥離することができる。
また、後から第2半導体基板22を研磨する際に基板の厚みを調整できるように、予め第2半導体基板22内に酸素イオンを注入しておいてもよい。例えば、第2半導体基板22内に水素イオンを注入しておくことにより、貼り合わせ後の熱アニールによって、酸素イオンが注入された層がシリコンと酸素の化合物になることにより、第2半導体基板22が必要以上に研磨されることを抑止することができる。
また、後から第2半導体基板22を研磨する際に基板の厚みを調整できるように、予め第2半導体基板22内をSOI基板(シリコン・オン・インシュレータ基板)としてもよい。例えば、第2半導体基板22をSOI基板とすることにより、第2半導体基板22が必要以上に研磨されることを抑止することができる。
その後、図13に示されるように、画素トランジスタ、TGのチャネルを形成するように、第2半導体基板22に不純物イオンを注入する。
さらに、図14に示されるように、TGのゲート端子が配置される部分に孔が形成される。この孔は、例えば、ドライエッチングやウェットエッチングにより形成される。
そして、図14に示される状態の第2半導体基板22上にSiO膜21aを形成してゲート酸化膜とし、図15に示されるように、画素トランジスタ(RST)とTGが形成される。
すなわち、ゲート酸化膜上にCVDによりポリシリコンを成長させ、このポリシリコンの一部がエッチングにより除去されて、図15に示されるように、TGのゲート端子、RSTのゲート端子となる。この後、サイドウォールが形成される。
また、図15に示されるように、第1半導体基板21と第2半導体基板22の接合界面は、TGのゲート端子のドレイン端に近い位置となる。
その後、図16に示されるように、画素トランジスタ(RST)およびTGに接続される配線、ピニング端子などが形成されて、第2半導体基板22上にロジック層23が形成される。また、第1半導体基板21下にはオンチップレンズが形成される。これにより、イメージセンサ10が完成する。
このようにして、本技術を適用したイメージセンサ10が製造される。
上述したように、本技術を適用したイメージセンサ10では、画素トランジスタおよびFDが単結晶基板として構成される第2半導体基板22内に形成される。
例えば、従来技術の特許文献1に記載される半導体層32の積層技術を用いることで、PD、FD、および転送トランジスタを単結晶の半導体基板内に形成することが可能である可能性が高い。しかしながらこの方法では、前記非特許文献1乃至14によれば、意図しない結晶欠陥が半導体基板内に多く存在することから、前記PD、FD、および転送トランジスタは、例えばイメージセンサの画素数が多い程、全ての画素に対して、完全な無欠陥の単結晶を製造することが極めて困難なことと、絶縁物上の半導体は多結晶が形成されやすい。このため、画素トランジスタは、単結晶ではなく、多結晶となる。そうすると、画素トランジスタを単結晶の半導体基板に形成することができないので、例えば、微細な画素信号にも適応できる良好なI−V特性を得ることができない。
また、画素トランジスタが形成される半導体基板を多結晶とした場合、粒径が不均一になることから、多くのトラップが生成され、微細な画素信号に対応する電子が素子の内部を通過する際のノイズなどを誘発する。
これに対して、本技術では、画素トランジスタおよびFDが単結晶基板として構成される第2半導体基板22内に形成される。すなわち、単結晶基板として構成される第2半導体基板22を第1半導体基板21と貼り合わせるようにしたので、画素トランジスタおよびFDを単結晶基板内に形成することができる。
従って、微細な画素信号にも適応できる良好なI−V特性を得ることができ、画素毎の性能のバラツキを抑えることができる。
また、上述したように、本技術では、第1半導体基板21のPDと第2半導体基板22のFDとがTGによって電気的に接続される。すなわち、PDとFDの電気的接続に、メタル配線などを用いる必要はなく、ショットキー接合を回避することができ、その結果、ノイズの発生が抑止される。
さらに、本技術では、第1半導体基板21と第2半導体基板22の接合界面がTGのチャネルのドレイン端近くに形成される。従って、電荷転送性能の劣化が抑制されて、素子の寿命やゲート酸化膜の耐性を向上させることができる。
また、接合界面には、寄生抵抗が生じ、寄生抵抗はリーク電流の原因となる。
図17は、図1に示したイメージセンサ10の等価回路を示している。上述したように、本技術では、TGのチャネル内に第1半導体基板21と第2半導体基板22の接合界面が形成される。このため図17の等価回路には、TGに接続された、PDと並列の抵抗Rpが寄生抵抗として表示されている。
図17の等価回路の場合、TG内でリーク電流が発生することになるが、TGがOFFされている場合、PDから転送される信号にノイズが混入することはない。一方、TGがONされている場合、PDから転送される信号にノイズが混入し得る。しかし、TGのチャネルをHAD(Hole-Accumulation Diode)構造にすること、また、TGのスイッチング速度を高めることによってPDから転送される信号がノイズに対して十分に大きいものとなる。従って、TGのチャネルの構造とスイッチング速度を改良することなどにより、リーク電流によるノイズの影響を充分に小さくすることができる。
例えば、仮にPD内に接合界面が形成されている場合、等価回路は図18に示されるようになる。図18の等価回路には、PDと並行に並べて接続された、抵抗Rpが寄生抵抗として表示されている。
図18の等価回路の場合、PD内で常時リーク電流が発生することになり、PDから転送される信号に大きなノイズが混入することになる。特に、画像の中の暗い領域に対応する画素は、ノイズが目立つことになる。
また、例えば、仮にFD内に接合界面が形成されている場合、等価回路は図19に示されるようになる。図19の等価回路には、FDから分岐するように接続された、抵抗Rpが寄生抵抗として表示されている。
図19の等価回路の場合、FD内で常時リーク電流が発生することになり、やはり画像の中の暗い領域に対応する画素は、ノイズが目立つことになる。
図17乃至図19からも分かるように、第1半導体基板21と第2半導体基板22の接合界面が形成される場所は、やはりTGのチャネルのドレイン端近くとされることが望ましい。
本技術を用いれば、イメージセンサの全ての画素に対して、第1半導体基板21と第2半導体基板22の接合界面を、TGのチャネル内だけに、かつ設計者の意図する場所に設置できることであり、さらに、PD内とFD内、または、TG以外の画素トランジスタ内には接合界面がないイメージセンサを作ることが可能となる。
例えば、数十万個以上の画素数のイメージセンサにおいて、その全てのTGのチャネル内に、設計者が設計する意図的に全て同じ位置に、第1半導体基板21と第2半導体基板22の接合界面が形成され、さらに、PD内とFD内、または、TG以外の画素トランジスタ内には接合界面がないイメージセンサを作ることが可能となる。
これより、図17の等価回路に示したTG内接合箇所が原因の寄生抵抗によるリーク電流は発生するが、図18と図19で示したPD内接合箇所とFD内接合箇所が原因の寄生抵抗によるリーク電流は発生しない。これより、画素と画素トランジスタなどの半導体素子を、遮光膜を挟んで、均一な結晶の半導体材料でイメージセンサを作ることが可能となる。
図20は、本技術を適用したイメージセンサの別の実施の形態に係る構成例を示す平面図である。同図に示されるイメージセンサ10において、プレーナ型構造の半導体基板上に形成された1画素分の領域が示されている。
図20のイメージセンサ10の各画素も、図1の場合と同様に、フォトダイオードに蓄積された電荷を、フローティングデフュージョン(FD)に転送し、FDに保持された電荷に対応する信号電圧を、増幅トランジスタ(AMP)を介して読み出すようになされている。なお、信号電圧は、垂直信号線(VSL)上に読み出され、VSLは選択トランジスタ(SEL)を介してAMPと接続されている。
また、イメージセンサ10の各画素には、FDに保持されている電荷を排出する(リセットする)ためのリセットトランジスタ(RST)が設けられている。
さらに、図1中の左右に設けられた円に「P++」の文字および記号が付された部分にはピニング端子が設けられる。
図20のイメージセンサ10も、やはり少なくとも2つの半導体基板を積層して構成される構造を有しており、図20において、イメージセンサ10のPDの受光面は裏面に配置されることになる。また、同図では上述の2つの半導体基板のうち、主にFDと画素トランジスタが設けられる半導体基板の表面が示されている。
すなわち、図20の場合も、イメージセンサ10は、実際には、複数の画素を有するイメージセンサとして構成され、例えば、図20の裏面に配置される受光部を2次元行列状に配置した画素アレイが、カメラのレンズなどによって集光された光が結像する位置に配置される。
図20に示されるイメージセンサ10は、図1の場合とは異なり、AMPのゲート端子とFDとがメタル配線による接続ではなく、高濃度の不純物が注入されたポリシリコンにより接続されている。すなわち、AMPの一部がFDに接続されている。
例えば、図1の場合のように、AMPのゲート端子とFDとがメタル配線によって接続される場合、金属と半導体との接合(ショットキー接合)が必要となり、画素信号にノイズが混入しやすくなる。図20に示されるように、AMPのゲート端子とFDとが、高濃度の不純物の注入されたポリシリコンによって接続されるようにすることで、ショットキー接合は不要となり、画素信号へのノイズの混入を抑止することができる。
あるいはまた、本技術を適用したイメージセンサは、図21に示されるように構成されてもよい。
図21は、本技術を適用したイメージセンサのさらに別の実施の形態に係る構成例を示す平面図である。同図に示されるイメージセンサ10において、プレーナ型構造の半導体基板上に形成された1画素分の領域が示されている。
図21のイメージセンサ10の各画素も、図1の場合と同様に、フォトダイオードに蓄積された電荷を、フローティングデフュージョン(FD)に転送し、FDに保持された電荷に対応する信号電圧を、増幅トランジスタ(AMP)を介して読み出すようになされている。なお、信号電圧は、垂直信号線(VSL)上に読み出され、VSLは選択トランジスタ(SEL)を介してAMPと接続されている。
また、イメージセンサ10の各画素には、FDに保持されている電荷を排出する(リセットする)ためのリセットトランジスタ(RST)が設けられている。
さらに、図21中の左右に設けられた円に「P++」の文字および記号が付された部分にはピニング端子が設けられる。
図21のイメージセンサ10も、やはり少なくとも2つの半導体基板を積層して構成される構造を有しており、図21において、イメージセンサ10のPDの受光面は裏面に配置されることになる。また、同図では上述の2つの半導体基板のうち、主にFDと画素トランジスタが設けられる半導体基板の表面が示されている。
すなわち、図21の場合も、イメージセンサ10は、実際には、複数の画素を有するイメージセンサとして構成され、例えば、図21の裏面に配置される受光部が2次元行列状に配置された画素アレイが、カメラのレンズなどによって集光された光が結像する位置に配置される。
図21に示されるイメージセンサ10には、濃いP型半導体領域として、AMPと、RSTおよびSELとを接続するボディコンタクトが設けられる。ボディコンタクトにより、AMP、RST、およびSELのチャネルの電位が固定されるので、画素トランジスタの動作が安定する。
図22は、本技術を適用したイメージセンサのさらに別の実施の形態に係る構成例を示す断面図である。同図は、図2に対応する断面図である。
図22の例においても、やはり、イメージセンサ10は、第1半導体基板21と第2半導体基板22とを貼り合わせて構成されるので、第1半導体基板と第2半導体基板との貼り合わせ面が接合界面となる。
また、トランジスタであるTGは、ゲート端子の図中下側に接している「N−−」の領域の一部がソース端となり、ゲート端子の図中上側において左側に接している「N」の領域の一部がドレイン端となる。すなわち、ゲート端子内のソース端からドレイン端までの部分にトランジスタのチャネルが形成されることになる。従って、図22の場合も、イメージセンサ10においては、トランジスタのチャネル内に界面が存在することになる。
また、図22の例では、図2の場合とは異なり、図中の第1半導体基板と第2半導体基板との接合界面の下に遮光膜41−0乃至遮光膜41−2が設けられている。遮光膜を構成する部材としては、それらに限定されるものではないが、特定の金属、金属合金、金属窒化物及び金属シリサイドを含む材料で構成されることができる。例えば、タングステン、チタン、タンタル、ニッケル、モリブデン、クロム、イリジウム、白金イリジウム、チタンナイトライド、タングステンシリコン化合物などを用いることができる。
上述したように、イメージセンサ10は、図中下側が受光面とされるので、例えば、受光した光がトランジスタの内部やFDの内部に漏れ込むとキャリア(電子)が発生し、ノイズの原因となる。図22に示されるように、遮光膜41−1が設けられたことにより、RSTの内部、または、FDの内部に光が漏れ込むことはない。
また、図22に示されるように、図中のTGの下には遮光膜が設けられていない。TGのゲート端子を垂直方向に延在させる必要があるからである。
しかしながら、TGがOFFされている場合、TG内に光が漏れ込んでもキャリアは発生しない。また、TGがONされている場合、TGに光が漏れ込むとキャリアが発生するが、TGがONされている時間は十分に短いと考えられるので、キャリア発生によるノイズはほぼ無視できる程度のものとなる。
さらに、遮光膜41−1の図中右側の端部、および、遮光膜41−2の図中左側の端部はT字型(横T字型)に形成されているので、TG内に漏れ込む光を最小限に抑えることができる。
すなわち、本技術を適用したイメージセンサ10においては、TGのゲート端子が第2半導体基板を貫通して第1半導体基板21に達するように形成されているので、遮光膜41−1を図中右側に延在させることができない。このため、TGのゲート端子付近には、遮光膜が設けられていない部分が存在することになる。
しかし、図22に示されるように、TGのゲート端子付近において、遮光膜の端部が垂直方向(TGのゲート端子の延在方向と並行な方向)に長くなるように構成することで、遮光膜が設けられていない部分を通過して、第2半導体基板22に到達する光を最小限に抑えることが可能となる。
このように遮光膜を設けることにより、イメージセンサ10の画素信号のノイズを低減させることができる。
図23は、本技術を適用したイメージセンサのさらに別の実施の形態に係る構成例を示す平面図である。同図に示されるイメージセンサ10において、プレーナ型構造の半導体基板上に形成された4画素分の領域が示されている。
ただし、図1などの場合とは異なり、図23に示されるイメージセンサ100は、4画素共有方式の構成とされている。すなわち、同図に示されるイメージセンサ100において、半導体基板上に形成された4画素分の領域が示されている。
イメージセンサ100では、4つの画素毎にフォトダイオードに蓄積された電荷を、フローティングデフュージョン(FD)に転送し、FDに保持された電荷に対応する信号電圧を、増幅トランジスタ(AMP)を介して読み出すようになされている。なお、信号電圧は、垂直信号線(VSL)上に読み出され、VSLは選択トランジスタ(SEL)を介してAMPと接続されている。
また、イメージセンサ100の各画素には、FDに保持されている電荷を排出する(リセットする)ためのリセットトランジスタ(RST)が設けられている。さらに、図23中の上下の左右両端に設けられた円に「P++」の文字および記号が付された部分にはピニング端子が設けられる。
また、同図に示されるTR1乃至TR8は、それぞれADC(アナログデジタル変換)回路を構成するトランジスタとされる。
このイメージセンサ100は、図1のイメージセンサ10と同様に、少なくとも2つの半導体基板を積層して構成される構造を有しており、図23において、イメージセンサ100のPDの受光面は裏面に配置されることになる。
すなわち、図23の場合も、イメージセンサ100は、実際には、複数の画素を有するイメージセンサとして構成され、例えば、図23の裏面に配置される受光部が2次元行列状に配置された画素アレイが、カメラのレンズなどによって集光された光が結像する位置に配置される。
また、図23には、上述の2つの半導体基板のうち、主にFDと画素トランジスタが設けられる半導体基板の表面が示されている。また、図23には、受光面とFDの間に設けられる遮光膜の一部が示されている。
そして、PDとFDとを電気的に接続するために、転送ゲートトランジスタ(TG)が設けられている。すなわち、TGは、紙面の奥行方向に半導体基板を貫通して設けられている。図23の例では、図1の場合とは異なり、4つの画素のそれぞれに対応する4つのTGが設けられている。
図24は、図23に示されるイメージセンサ100における第2半導体基板上に形成される回路図である。同図に示されるように、4つの画素に対応するPDのそれぞれからTGを介してFDに電荷が転送される構成とされている。また、TR1乃至TR8によりADC回路が構成されている。
イメージセンサ100の場合も、イメージセンサ10の場合と同様に、画素トランジスタおよびFDが単結晶基板として構成される第2半導体基板22内に形成される。
従って、微細な画素信号にも適応できる良好なI−V特性を得ることができ、画素毎の性能のバラツキを抑えることができる。
また、イメージセンサ100の場合も、イメージセンサ10の場合と同様に、第1半導体基板21のPDと第2半導体基板22のFDとがTGによって電気的に接続され、かつ、第1半導体基板21と第2半導体基板22の接合界面がTGのチャネルのドレイン端近くに形成される。従って、電荷転送性能が劣化することもなく、素子の寿命やゲート酸化膜の耐性にも問題はない。
以上においては、プレーナ型構造の半導体基板上に形成されるイメージセンサの例について説明したが、本技術は、メサ型構造の半導体基板上に形成されるイメージセンサに適用することもできる。図25は、本技術を適用したイメージセンサのさらに別の実施の形態に係る構成例を示す平面図である。
図25に示されるイメージセンサ10は、メサ型構造を有する構成とされている。メサ型構造は、断面が台地(メサ)状で、厚み方向に電流を流すものである。メサ型構造を採用することにより、トランジスタ同士が完全に絶縁され、ノイズの混入などを抑止することが可能となる。
図25の場合も、イメージセンサ10は、実際には、複数の画素を有するイメージセンサとして構成され、例えば、図25の裏面に配置される受光部を2次元行列状に配置した画素アレイが、カメラのレンズなどによって集光された光が結像する位置に配置される。
図26は、図25のイメージセンサ10の断面図である。同図に示されるように、イメージセンサ10は、第1半導体基板21、第2半導体基板22、およびロジック層23により構成されている。図中の「P」および「N」の記号は、それぞれP型半導体領域およびN型半導体領域を表している。また、「P+」および「P−」、並びに、「N+」および「N−」の記号は、それぞれ濃いP型および薄いP型、並びに、濃いN型および薄いN型を表しており、「+」または「−」の数によって、その濃さと薄さが表現されている。なお、図26において、図中下側がイメージセンサ10の受光面となる。
第1半導体基板21は、主にPDが形成される半導体基板とされる。すなわち、図26の下側から入射した光に対応する電荷が第1半導体基板21のPDに蓄積されることになる。
第2半導体基板22は、主に画素トランジスタとFDが形成される半導体基板とされる。図26の例では、FDとともに画素トランジスタの1つであるRSTが第2半導体基板22上に形成されている。また、第2半導体基板22の図中左側端部付近にはピニング端子が設けられている。
ロジック層は、例えば、アナログデジタル変換回路(ADC)などが形成される層とされる。
図26に示されるイメージセンサ10は、図2の構成の場合と同様に、TGが第1半導体基板21のPDと第2半導体基板22のFDとを電気的に接続している。すなわち、TGは、第2半導体基板22を貫通して第1半導体基板21に達するように設けられている。すなわち、同図において、図中右側に示されたトランジスタであるTGは、ゲート端子が図中垂直方向に長く伸びている。
なお、図中左側に示されたトランジスタはRSTであり、図中でRSTの左側にはピニング端子が示されている。
また、TGおよびRSTの左右両側には、それぞれサイドウォールが形成されている。
さらに、図26の構成においても、やはり第2半導体基板22の底部は、単結晶基板として構成されている。すなわち、イメージセンサ10は、例えば、シリコン基板上に絶縁膜を形成して構成される第1半導体基板21とシリコン単結晶基板として構成される第2半導体基板22とを貼り合わせて構成される。
ただし、図26の構成の場合、図2の場合とは異なり、TGおよびRSTを有するメサが形成されており、メサの左右両側には、それぞれサイドウォールが形成されている。
また、上述したように、イメージセンサ10は、第1半導体基板21と第2半導体基板22とを貼り合わせて構成されるので、第1半導体基板と第2半導体基板との貼り合わせ面が接合界面となる。
また、トランジスタであるTGは、ゲート端子の図中下側に接している「N−−」の領域の一部がソース端となり、ゲート端子の図中上側において左側に接している「N」の領域の一部がドレイン端となる。すなわち、ゲート端子内のソース端からドレイン端までの部分にトランジスタのチャネルが形成されることになる。従って、図22の場合も、イメージセンサ10においては、トランジスタのチャネル内に接合界面が存在することになる。
次に、図26に示されるイメージセンサ10の製造工程について説明する。
最初に図27に示されるように、シリコン基板として構成される第1半導体基板21上にSiO膜21aおよびSiN膜21cが形成されたものを用意する。なお、図27には、第1半導体基板内に「P」の記号が示されたP型半導体領域と、「N−−」の記号が示されたN型半導体領域が形成されており、N型半導体領域の部分がPDの電荷蓄積領域となる。
そして、図28に示されるように、SiO膜21aおよびSiN膜21c、並びにシリコン基板をドライエッチングする。これにより、後の工程でTGが形成される部分とピニング端子が形成される部分に対応する位置を除いて、SiO膜21aおよびSiN膜21c、並びにシリコン基板が除去される。
その後、SiO膜21aおよびSiN膜21cは除去され、図29に示されるように、ピニング膜21d、SiO膜21e、および絶縁膜21fが形成される。
その後、図30に示されるように、遮光膜としてのタングステン膜21gが、例えば、スパッタ法によって形成され、図31に示されるように、タングステン膜21gの不要な部分がエッチングなどによって除去される。
なお、タングステン膜21gは、遮光膜として用いられるものなので、例えば、図22を参照して上述した場合と同様に、端部がT字型(横T字型)に形成されるようにしてもよい。すなわち、TGのゲート端子付近において、遮光膜の端部が垂直方向(TGのゲート端子の延在方向と並行な方向)に長くなるように構成することで、遮光膜が設けられていない部分を通過して、第2半導体基板22に到達する光を最小限に抑えることが可能となる。
そして、図32に示されるように、絶縁膜21fとタングステン膜21gの上に、さらにSiO膜21hを成長させた後、図33に示されるように、SiO膜21hを研磨して、その上にシリコン層21iをエピタキシャル成長させる。
その後、シリコン層21bの表面を、例えば、CMP法により研磨し、図34に示されるように、シリコンイオンを注入する。これにより、第1半導体基板21と第2半導体基板22とを貼り合わせる際に、シリコン基板の接合性が向上する。
なお、シリコンイオンを注入する代わりに、リン、ヒ素、またはボロンを熱拡散させるようにしてもよい。
その後、図35に示されるように、シリコン層21b上に濃いP型イオンを注入する。これにより、接触抵抗が低下する。なお、TGが挿入される部分には、濃いP型イオンは注入されない。この部分は、TGのチャネルを形成するからである。
そして、図36に示されるように、第2半導体基板22が貼り合わせられる。この際、第1半導体基板21と第2半導体基板22の接合界面が形成されることになる。
なお、第1半導体基板21と第2半導体基板22との貼り合わせは、例えば、プラズマ接合、熱アニール処理などによって行われる。また、後から第2半導体基板22を研磨する際に基板の厚みを調整できるように、予め第2半導体基板22内にSiNストッパーを挿入しておいてもよい。例えば、第2半導体基板22内にSiNストッパーを挿入しておくことにより、第2半導体基板22が必要以上に研磨されることを抑止することができる。
その後、図37に示されるように、画素トランジスタ、TGのチャネルを形成するように、第2半導体基板22にイオンが注入される。
さらに、図38に示されるように、TGのゲート端子が配置される部分に孔が形成されるとともに、メサ型の形状となるように、第2半導体基板22の一部がドライエッチングにより除去される。
そして、図38に示される状態の第2半導体基板22上にSiO膜21aを形成してゲート酸化膜とし、図39に示されるように、ゲート酸化膜上にCVDによりポリシリコンを成長させる。
このポリシリコンの一部がエッチングにより除去されて、図40に示されるように、TGのゲート端子、RSTのゲート端子となる。なお、この際、サイドウォールも形成される。また、図40に示されるように、第1半導体基板21と第2半導体基板22の接合界面は、TGのゲート端子のドレイン端に近い位置となる。
その後、図41に示されるように、画素トランジスタ(RST)およびTGに接続される配線、ピニング端子などが形成されて、第2半導体基板22上にロジック層23が形成される。また、第1半導体基板21下にはオンチップレンズが形成される。これにより、メサ型のイメージセンサ10が完成する。
図25乃至図41を参照して上述したメサ型のイメージセンサ10の場合も、プレーナ型のイメージセンサ10の場合と同様に、画素トランジスタおよびFDが単結晶基板として構成される第2半導体基板22内に形成される。
従って、微細な画素信号にも適応できる良好なI−V特性を得ることができ、画素毎の性能のバラツキを抑えることができる。
また、メサ型のイメージセンサ10の場合も、プレーナ型のイメージセンサ10の場合と同様に、第1半導体基板21のPDと第2半導体基板22のFDとがTGによって電気的に接続され、かつ、第1半導体基板21と第2半導体基板22の接合界面がTGのチャネルのドレイン端近くに形成される。従って、電荷転送性能が劣化することもなく、素子の寿命やゲート酸化膜の耐性にも問題はない。
図42は、本技術を適用したイメージセンサのさらに別の実施の形態に係る構成例を示す平面図である。同図に示されるイメージセンサ10において、プレーナ型構造の半導体基板上に形成された1画素分の領域が示されている。
図42のイメージセンサ10の各画素も、図1の場合と同様に、フォトダイオードに蓄積された電荷を、フローティングデフュージョン(FD)に転送し、FDに保持された電荷に対応する信号電圧を、増幅トランジスタ(AMP)を介して読み出すようになされている。なお、信号電圧は、垂直信号線(VSL)上に読み出され、VSLは選択トランジスタ(SEL)を介してAMPと接続されている。
また、イメージセンサ10の各画素には、FDに保持されている電荷を排出する(リセットする)ためのリセットトランジスタ(RST)が設けられている。
さらに、図42中の左右に設けられた円に「P++」の文字および記号が付された部分にはピニング端子が設けられる。
図42のイメージセンサ10も、やはり少なくとも2つの半導体基板を積層して構成される構造を有しており、図42において、イメージセンサ10のPDの受光面は裏面に配置されることになる。また、同図では上述の2つの半導体基板のうち、主にFDと画素トランジスタが設けられる半導体基板の表面が示されている。
すなわち、図42の場合も、イメージセンサ10は、実際には、複数の画素を有するイメージセンサとして構成され、例えば、図21の裏面に配置される受光部を2次元行列状に配置した画素アレイが、カメラのレンズなどによって集光された光が結像する位置に配置される。
この例では、イメージセンサ10のFDがAMPの一部と直接接続されている。例えば、図1を参照して上述した例においては、FDとAMPはメタル配線により接続されていた。また、図20を参照して上述した例においては、AMPのゲート端子とFDとがメタル配線による接続ではなく、高濃度の不純物が注入されたポリシリコンにより接続されていた。これに対して、図42の例では、FDを構成するN型半導体領域がAMP下まで延在され、その一部がAMPと直接接続されている。
図42に示されるように、FDがAMPの一部と直接接続されるようにすることで、FDに保持された電荷に対応する信号電圧を、より正確に読み出すことができる。
図20、図21、図25、図42などに例示した、第2半導体基板22上に形成する画素トランジスタとロジック回路などで用いるトランジスタは、従来技術で提案されている例えば、FIN FET型のトランジスタで形成してもよい。
図43は、本技術を適用したイメージセンサのさらに別の実施の形態に係る構成例を示す断面図である。同図は図2に対応する断面図とされる。
図43の例においても、イメージセンサ10は、第1半導体基板21と第2半導体基板22とを貼り合わせて構成されるので、第1半導体基板と第2半導体基板との貼り合わせ面が接合界面となる。
また、トランジスタであるTGは、ゲート端子の図中下側に接している「N−−」の領域の一部がソース端となり、ゲート端子の図中上側において左側に接している「N」の領域の一部がドレイン端となる。すなわち、ゲート端子内のソース端からドレイン端までの部分にトランジスタのチャネルが形成されることになる。従って、図43の場合も、イメージセンサ10においては、トランジスタのチャネル内に界面が存在することになる。
この例では、イメージセンサ10において、第1半導体基板21の下部にPDを形成するN型半導体領域61が形成されており、その上側にPDを形成するN型半導体領域62、および、PDを形成するN型半導体領域63が形成されている。
そして、N型半導体領域63の上には、ピニング層65−1が形成され、N型半導体領域62の上には、ピニング層65−2が形成され、N型半導体領域61の上には、ピニング層65−3が形成されている。
また、各ピニング層を電気的に接続するために、ピニング端子下の濃いP型半導体領域が、ピニング層65−3に到達するまでイオン注入される。
図43に示される構成の場合、図中垂直方向に延在するTGのゲート端子の図中左側にPDが多段に形成されることになる。すなわち、TGのチャネル付近にPDが複数設けられることになる。
このように、PDを多段化することにより、イメージセンサ10におけるPD全体の容量を増加させることが可能となる。
また、N型半導体領域61乃至N型半導体領域63の表面積がそれぞれ異なるようにしてもよい。例えば、第1半導体基板21と第2半導体基板22の接合界面付近のN型半導体領域63は、N型半導体領域61およびN型半導体領域62より表面積が大きくなるようにされてもよい。このようにすることで、イメージセンサ10におけるPD全体の容量をさらに増加させることが可能となる。
上述した実施の形態においては、本技術を適用したイメージセンサを、シリコン半導体基板を用いて構成する例について説明したが、例えば、化合物半導体基板を用いて構成されるイメージセンサにも本技術を適用することができる。
また、上述した実施の形態においては、第1半導体基板21と第2半導体基板22との接続部分には、シリコン層が形成されるようにしたが、接合部材を構成する部材としては、それらに限定されるものではないが、特定の半導体及び、化合物半導体で形成することができる。例えば、シリコン層の結晶形態により、単結晶シリコン、多結晶シリコン、アモルファスシリコンが形成されるようにしてもよい。また、ゲルマニウムなどの特定半導体にしてもよい。また、GaAs、GaN、SiGe、InGaAs、InGaN、InGaZnOなどの化合物材料で形成されるようにしてもよい。
これらの化合物半導体の結晶形態は、単結晶、多結晶、アモルファスが形成されるようにしてもよい。
また、上述した実施の形態においては、第1半導体基板21と第2半導体基板22の結晶面方位は、異なってもよい。面方位を構成する部材としては、それらに限定されるものではないが、特定の面方位と異なる面方位で形成することができる。例えば、第1半導体基板21を(111)の面方位にして、第2半導体基板22を(100)の面方位にするなどである。これによって、転送トランジスタ内のチャネルや画素トランジスタ内のチャネルの移動度を最適にすることができるようになる。
さらに、上述した実施の形態においては、図3のように、転送トランジスタのドレイン部分がN+になっているが、例えば、図44に示されるように、ここをP型の領域としてもよい。
また、例えば、図45に示されるように、TGのゲート下側の転送部分をP−として、転送トランジスタに隣接するように、N++のFDを構成するようにしてもよい。このようにすることで、遮光性をさらに高めることが可能にできる。
図46は、本技術が適用される固体撮像装置の概略を示すシステム構成図である。ここでは、本技術を適用した固体撮像装置200の構成の概略を示すシステム構成図が示されている。ここで、固体撮像装置200は、上述した実施の形態に係るイメージセンサ10、または、イメージセンサ100を画素アレイ211の1つの画素として有するものとされる。
図46に示されるように、固体撮像装置200は、図示せぬ半導体チップ上に形成された画素アレイ211と、周辺回路部とを有する構成となっている。この例では、周辺回路部が、垂直駆動回路212、カラムADC回路213、水平駆動回路214およびシステム制御部215により構成されている。
固体撮像装置200はさらに、信号処理部218およびデータ格納部219を備えている。信号処理部218およびデータ格納部219については、本固体撮像装置200とは別の基板に設けられる外部信号処理部、例えばDSP(Digital Signal Processor)やソフトウェアによる処理でも構わないし、本固体撮像装置200と同じ基板上に搭載しても構わない。
画素アレイ211には、光電変換素子(例えば、フォトダイオード:PD)を有する画素が行列状に2次元配置されている。すなわち、上述した実施の形態に係る構成のイメージセンサ10、または、イメージセンサ100の受光部によって画素アレイ211が構成される。
画素アレイ211にはさらに、行列状の画素配列に対して行ごとに画素駆動線216が図の左右方向(画素行の画素の配列方向)に沿って形成され、列ごとに垂直信号線217が図の上下方向(画素列の画素の配列方向)に沿って形成されている。図45では、画素駆動線216について1本として示しているが、1本に限られるものではない。画素駆動線216の一端は、垂直駆動回路212の各行に対応した出力端に接続されている。
垂直駆動回路212は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ211の各画素を、全画素同時あるいは行単位等で駆動する画素駆動回路である。
垂直駆動回路212によって選択走査された画素行の各単位画素から出力される信号は、垂直信号線217の各々を通してカラムADC回路213に供給される。カラムADC回路213は、画素アレイ211の画素列ごとに、選択行の各単位画素から垂直信号線217を通して出力される信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
水平駆動回路214は、シフトレジスタやアドレスデコーダなどによって構成され、カラムADC回路213の画素列に対応する単位回路を順番に選択する。この水平駆動回路214による選択走査により、カラムADC回路213で信号処理された画素信号が順番に出力される。
システム制御部215は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、当該タイミングジェネレータで生成された各種のタイミング信号を基 に垂直駆動回路212、カラムADC回路213および水平駆動回路214などの駆動制を行う。
信号処理部218は、カラムADC回路213から出力される画素信号に対して加算処理等の種々の信号処理を行う。また、信号処理部218には、ロジック部が設けられ、ロジック部には、信号補正回路が設けられている。
データ格納部219は、信号処理部218での信号処理に当たって、その処理に必要なデータを一時的に格納する。
図47は、本技術を適用した電子機器としての、撮像装置の構成例を示すブロック図である。
図47の撮像装置600は、レンズ群などからなる光学部601、固体撮像装置(撮像デバイス)602、およびカメラ信号処理回路であるDSP回路603を備える。また、撮像装置600は、フレームメモリ604、表示部605、記録部606、操作部607、および電源部608も備える。DSP回路603、フレームメモリ604、表示部605、記録部606、操作部607および電源部608は、バスライン609を介して相互に接続されている。
光学部601は、被写体からの入射光(像光)を取り込んで固体撮像装置602の撮像面上に結像する。固体撮像装置602は、光学部601によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像装置602として、上述した実施の形態に係る固体撮像装置200等の固体撮像装置を用いることができる。
表示部605は、例えば、液晶パネルや有機EL(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像装置602で撮像された動画または静止画を表示する。記録部606は、固体撮像装置602で撮像された動画または静止画を、ビデオテープやDVD(Digital Versatile Disk)等の記録媒体に記録する。
操作部607は、ユーザによる操作の下に、撮像装置600が有する様々な機能について操作指令を発する。電源部608は、DSP回路603、フレームメモリ604、表示部605、記録部606および操作部607の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
また、上述した実施形態においては、可視光の光量に応じた信号電荷を物理量として検知する単位画素が行列状に配置されてなるイメージセンサに適用した場合を例に挙げて説明した。しかしながら、本技術はイメージセンサへの適用に限られるものではなく、画素アレイの画素列ごとにカラム処理部を配置してなるカラム方式の固体撮像装置全般に対して適用可能である。
また、本技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像装置への適用に限らず、赤外線やX線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像装置や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像装置(物理量分布検知装置)全般に対して適用可能である。
さらに、本技術を、例えば、温度センサ、湿度センサ、加速度センサ、匂いセンサなどの各種のセンサに適用することも可能である。
あるいはまた、本技術を半導体レーザに適用することも可能である。
あるいはまた、MEMS(Micro Electro Mechanical Systems)において、本技術を採用することも可能である。
また、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
なお、本技術は以下のような構成も取ることができる。
(1)
第1の半導体基板に形成され、光電変換された電荷を蓄積する電荷蓄積部と、
第2の半導体基板に形成され、前記電荷蓄積部に蓄積された電荷を保持する電荷保持部と、
前記第1の半導体基板および前記第2の半導体基板に形成され、前記電荷蓄積部に蓄積された電荷を、前記電荷保持部に転送する転送トランジスタとを備え、
前記第1の半導体基板と前記第2の半導体基板との接合界面が、前記転送トランジスタのチャネル内に形成されている
固体撮像装置。
(2)
前記転送トランジスタは、
ゲート端子が前記第1の半導体基板を貫通して前記第2の半導体基板に達するように形成されている
(1)に記載の固体撮像装置。
(3)
前記転送トランジスタのゲート端子の、
ソース端よりドレイン端に近い位置に前記接合界面が形成されている
(2)に記載の固体撮像装置。
(4)
前記第2の半導体基板には、少なくとも前記電荷保持部に保持された電荷に対応する信号電圧を増幅する増幅トランジスタ、前記電荷保持部に保持された電荷をリセットするリセットトランジスタ、および、信号線に送出すべき信号であって、前記電荷保持部から読み出された電荷に対応する信号を選択する選択トランジスタを含む画素トランジスタが、さらに形成される
(1)に記載の固体撮像装置。
(5)
前記増幅トランジスタのゲート端子と、前記電荷保持部とがシリコンによって接続される
(4)に記載の固体撮像装置。
(6)
前記増幅トランジスタ、前記リセットトランジスタ、および、前記選択トランジスタを接続するボディコンタクトとしてのP型半導体領域が形成される
(4)に記載の固体撮像装置。
(7)
前記電荷保持部を構成するN型半導体領域の一部が、前記増幅トランジスタと直接接続される
(4)に記載の固体撮像装置。
(8)
単結晶シリコン基板である前記第2の半導体基板を、シリコン基板である前記第1の半導体基板と貼り合わせて構成される
(4)に記載の固体撮像装置。
(9)
前記第1の半導体基板と前記第2の半導体基板との接合界面にシリコン層が形成されている
(8)に記載の固体撮像装置。
(10)
前記シリコン層は、エピタキシャル成長により形成される
(9)に記載の固体撮像装置。
(11)
前記シリコン層にシリコンイオンが注入され、前記第2の半導体基板と貼り合わせられる
(10)に記載の固体撮像装置。
(12)
前記第1の半導体基板内に遮光膜が埋め込まれている
(1)に記載の固体撮像装置。
(13)
前記転送トランジスタのゲート端子付近において、前記遮光膜が設けられていない領域が存在し、
前記転送トランジスタのゲート端子付近において、前記遮光膜が前記転送トランジスタのゲート端子の延在方向と並行な方向に長く構成されている
(12)に記載の固体撮像装置。
(14)
前記遮光膜は、
タングステン、チタン、タンタル、ニッケル、モリブデン、クロム、イリジウム、または、タングステンシリコン化合物により構成される
(12)に記載の固体撮像装置。
(15)
複数の前記電荷蓄積部に対応して1つの前記電荷保持部が設けられる
(1)に記載の固体撮像装置。
(16)
複数の前記電荷蓄積部が、前記第1の半導体基板と前記第2の半導体基板とが積層される方向に、多段化されている
(1)に記載の固体撮像装置。
(17)
プレーナ型構造として構成される
(1)に記載の固体撮像装置。
(18)
メサ型構造として構成される
(1)に記載の固体撮像装置。
(19)
光電変換された電荷を蓄積する電荷蓄積部が形成される第1の半導体基板と、前記電荷蓄積部に蓄積された電荷を保持する電荷保持部が形成される第2の半導体基板とを貼り合わせる工程と、
前記電荷蓄積部に蓄積された電荷を前記電荷保持部に転送する転送トランジスタを、前記第1の半導体基板および前記第2の半導体基板に形成する工程と
を含む固体撮像装置の製造方法。
(20)
第1の半導体基板に形成され、光電変換された電荷を蓄積する電荷蓄積部と、
第2の半導体基板に形成され、前記電荷蓄積部に蓄積された電荷を保持する電荷保持部と、
前記第1の半導体基板および前記第2の半導体基板に形成され、前記電荷蓄積部に蓄積された電荷を、前記電荷保持部に転送する転送トランジスタとを有し、
前記第1の半導体基板と前記第2の半導体基板との接合界面が、前記転送トランジスタのチャネル内に形成されている固体撮像装置を備える
電子機器。
10 イメージセンサ, 21 第1半導体基板, 21a シリコン層, 22 第2半導体基板, 41−0乃至41−2 遮光膜, 200 固体撮像装置, 211 画素アレイ, 212 垂直駆動回路, 213 カラムADC回路, 214 水平駆動回路, 215 システム制御部, 218 信号処理部, 600 撮像装置, 602 固体撮像装置

Claims (20)

  1. 第1の半導体基板に形成され、光電変換された電荷を蓄積する電荷蓄積部と、
    第2の半導体基板に形成され、前記電荷蓄積部に蓄積された電荷を保持する電荷保持部と、
    前記第1の半導体基板および前記第2の半導体基板に形成され、前記電荷蓄積部に蓄積された電荷を、前記電荷保持部に転送する転送トランジスタとを備え、
    前記第1の半導体基板と前記第2の半導体基板との接合界面が、前記転送トランジスタのチャネル内に形成されている
    固体撮像装置。
  2. 前記転送トランジスタは、
    ゲート端子が前記第1の半導体基板を貫通して前記第2の半導体基板に達するように形成されている
    請求項1に記載の固体撮像装置。
  3. 前記転送トランジスタのゲート端子の、
    ソース端よりドレイン端に近い位置に前記接合界面が形成されている
    請求項2に記載の固体撮像装置。
  4. 前記第2の半導体基板には、少なくとも前記電荷保持部に保持された電荷に対応する信号電圧を増幅する増幅トランジスタ、前記電荷保持部に保持された電荷をリセットするリセットトランジスタ、および、信号線に送出すべき信号であって、前記電荷保持部から読み出された電荷に対応する信号を選択する選択トランジスタを含む画素トランジスタが、さらに形成される
    請求項1に記載の固体撮像装置。
  5. 前記増幅トランジスタのゲート端子と、前記電荷保持部とがシリコンによって接続される
    請求項4に記載の固体撮像装置。
  6. 前記増幅トランジスタ、前記リセットトランジスタ、および、前記選択トランジスタを接続するボディコンタクトとしてのP型半導体領域が形成される
    請求項4に記載の固体撮像装置。
  7. 前記電荷保持部を構成するN型半導体領域の一部が、前記増幅トランジスタと直接接続される
    請求項4に記載の固体撮像装置。
  8. 単結晶シリコン基板である前記第2の半導体基板を、シリコン基板である前記第1の半導体基板と貼り合わせて構成される
    請求項4に記載の固体撮像装置。
  9. 前記第1の半導体基板と前記第2の半導体基板との接合界面にシリコン層が形成されている
    請求項8に記載の固体撮像装置。
  10. 前記シリコン層は、エピタキシャル成長により形成される
    請求項9に記載の固体撮像装置。
  11. 前記シリコン層にシリコンイオンが注入され、前記第2の半導体基板と貼り合わせられる
    請求項10に記載の固体撮像装置。
  12. 前記第1の半導体基板内に遮光膜が埋め込まれている
    請求項1に記載の固体撮像装置。
  13. 前記転送トランジスタのゲート端子付近において、前記遮光膜が設けられていない領域が存在し、
    前記転送トランジスタのゲート端子付近において、前記遮光膜が前記転送トランジスタのゲート端子の延在方向と並行な方向に長く構成されている
    請求項12に記載の固体撮像装置。
  14. 前記遮光膜は、
    タングステン、チタン、タンタル、ニッケル、モリブデン、クロム、イリジウム、または、タングステンシリコン化合物により構成される
    請求項12に記載の固体撮像装置。
  15. 複数の前記電荷蓄積部に対応して1つの前記電荷保持部が設けられる
    請求項1に記載の固体撮像装置。
  16. 複数の前記電荷蓄積部が、前記第1の半導体基板と前記第2の半導体基板とが積層される方向に、多段化されている
    請求項1に記載の固体撮像装置。
  17. プレーナ型構造として構成される
    請求項1に記載の固体撮像装置。
  18. メサ型構造として構成される
    請求項1に記載の固体撮像装置。
  19. 光電変換された電荷を蓄積する電荷蓄積部が形成される第1の半導体基板と、前記電荷蓄積部に蓄積された電荷を保持する電荷保持部が形成される第2の半導体基板とを貼り合わせる工程と、
    前記電荷蓄積部に蓄積された電荷を前記電荷保持部に転送する転送トランジスタを、前記第1の半導体基板および前記第2の半導体基板に形成する工程と
    を含む固体撮像装置の製造方法。
  20. 第1の半導体基板に形成され、光電変換された電荷を蓄積する電荷蓄積部と、
    第2の半導体基板に形成され、前記電荷蓄積部に蓄積された電荷を保持する電荷保持部と、
    前記第1の半導体基板および前記第2の半導体基板に形成され、前記電荷蓄積部に蓄積された電荷を、前記電荷保持部に転送する転送トランジスタとを有し、
    前記第1の半導体基板と前記第2の半導体基板との接合界面が、前記転送トランジスタのチャネル内に形成されている固体撮像装置を備える
    電子機器。
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