KR102013158B1 - 게이트 구동회로 및 이를 포함하는 표시장치 - Google Patents

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Abstract

표시장치에 포함된 게이트 구동회로는 종속적으로 연결된 복수 개의 스테이지들을 포함한다. 상기 복수 개의 스테이지들 중 i번째 스테이지는 출력 트랜지스터, 및 제어부를 포함한다. 상기 제어부에 포함된 적어도 하나의 제어 트랜지스터는 스위칭 제어신호를 수신하는 제1 제어전극 및 상기 제1 제어전극과 다른 층 상에 배치되고 기준전압을 수신하는 제2 제어전극을 포함한다.

Description

게이트 구동회로 및 이를 포함하는 표시장치{GATE DRIVING CIRCUIT AND DISPLAY DEVICE HAVING THE SAME}
본 발명은 게이트 구동회로 및 이를 포함하는 표시장치에 관한 것으로, 좀더 상세하게는 동작특성이 우수한 게이트 구동회로 및 표시품질이 우수한 표시장치에 관한 것이다.
표시장치는 복수 개의 게이트 라인들, 복수 개의 데이터 라인들, 상기 복수 개의 게이트 라인들과 상기 복수 개의 데이터 라인들에 연결된 복수 개의 화소들을 포함한다. 상기 표시장치는 상기 복수 개의 게이트 라인들에 게이트 신호들을 순차적으로 제공하는 게이트 구동회로 및 상기 복수 개의 데이터 라인들에 데이터 신호들을 출력하는 데이터 구동회로를 포함한다.
상기 게이트 구동회로는 복수 개의 스테이지들이 종속적으로 연결되어 이루어진 하나의 쉬프트 레지스터를 포함한다. 상기 복수 개의 스테이지들 각각은 대응하는 게이트 라인에 게이트 전압을 출력하기 위해 유기적으로 연결된 복수 개의 트랜지스터들을 포함한다.
본 발명은 출력되는 게이트 신호의 지연을 방지하는 게이트 구동회로를 제공하는 것을 목적으로 한다.
또한, 본 발명은 가로줄 시인현상이 감소된 표시장치를 제공하는 것을 또 다른 목적으로 한다.
본 발명의 실시 예에 따른 표시장치는 표시패널, 데이터 구동회로, 및 게이트 구동회로를 포함한다. 상기 표시패널을 복수 개의 게이트 라인들, 복수 개의 게이트 라인들과 절연되게 교차하는 복수 개의 데이터 라인들, 대응하는 게이트 라인과 대응하는 데이터 라인에 각각 연결된 복수 개의 화소를 포함한다.
상기 데이터 구동회로는 상기 복수 개의 데이터 라인들에 데이터 신호들을 제공하고, 상기 게이트 구동회로는 상기 복수 개의 게이트 라인들에 게이트 신호들을 제공한다. 상기 게이트 구동회로는 종속적으로 연결된 복수 개의 스테이지들을 포함한다.
상기 복수 개의 스테이지들 중 i번째 스테이지는(여기서, i는 2 이상의 정수) 제1 출력 트랜지스터, 제2 출력 트랜지스터, 및 제어부를 포함한다.
상기 제1 출력 트랜지스터는 클럭 신호를 수신하여 상기 i번째 게이트 신호를 출력한다. 상기 제1 출력 트랜지스터는 이전 스테이지의 제어 신호에 응답하여 전위가 상승되는 제1 노드에 연결된 제어전극을 포함한다. 상기 이전 스테이지는 i-1번째 스테이지 일수 있다.
상기 제2 출력 트랜지스터는 상기 클럭 신호를 수신하여 상기 i번째 스테이지의 캐리 신호를 출력한다. 상기 제2 출력 트랜지스터는 상기 제1 노드에 연결된 제어전극을 포함한다.
상기 제어부는 상기 제1 노드에 연결된 출력전극을 포함하는 적어도 하나의 제어 트랜지스터를 포함한다. 상기 제어부는 상기 제1 출력 트랜지스터 및 상기 제2 출력 트랜지스터의 온/오프를 제어한다.
상기 적어도 하나의 제어 트랜지스터는 스위칭 제어신호를 수신하는 제1 제어전극 및 상기 제1 제어전극과 다른 층 상에 배치되어 킹크 전류가 감소하도록 기준전압을 수신하는 제2 제어전극을 포함한다. 상기 기준전압은 플러스 전압으로, 상기 기준전압은 0V보다 크고 15V보다 작거나 같다.
상기 적어도 하나의 제어 트랜지스터는 상기 제1 노드의 전위를 상승시켜 상기 제1 출력 트랜지스터 및 상기 제2 출력 트랜지스터를 턴-온시키는 제1 제어 트랜지스터를 포함하고, 상기 제1 노드의 전위를 다운시켜 상기 제1 출력 트랜지스터 및 상기 제2 출력 트랜지스터를 턴-오프시키는 제2 제어 트랜지스터를 포함할 수 있다.
상기 i번째 스테이지는 상기 제1 노드를 로우 전압으로 안정화시키며, 상기 제1 노드에 연결된 적어도 하나의 안정화 트랜지스터를 포함하는 안정화부를 더 포함한다.
상기 적어도 하나의 안정화 트랜지스터는 i+2번째 스테이지의 게이트 신호에 응답하여 상기 제1 노드에 상기 로우 전압을 공급하는 제1 안정화 트랜지스터 및 상기 제1 출력 트랜지스터의 턴-오프 구간 동안 상기 제1 노드의 전위를 상기 로우 전압으로 홀딩시키는 제2 안정화 트랜지스터를 포함한다.
상기 적어도 하나의 제어 트랜지스터는, 상기 제1 제어전극 상에 중첩하며 절연되게 배치된 제1 활성층, 상기 제1 활성층 상에 중첩되게 배치된 입력전극 및 상기 제1 활성층 상에 중첩되며 상기 입력전극과 이격되어 배치된 출력전극을 포함한다. 상기 입력전극 및 상기 출력전극은 상기 제2 제어전극 아래에 절연되게 배치된다.
상기 화소는 상기 대응하는 게이트 라인과 상기 대응하는 데이터 라인에 연결된 박막 트랜지스터, 상기 박막 트랜지스터에 연결된 액정 커패시터, 및 상기 액정 커패시터에 병렬로 연결된 스토리지 커패시터를 포함한다.
상기 박막 트랜지스터는 상기 대응하는 게이트 라인으로부터 분기된 게이트 전극, 상기 게이트 전극 상에 중첩하며 절연되게 배치된 제2 활성층, 상기 제2 활성층 상에 중첩되게 배치된 소스 전극, 및 상기 제2 활성층 상에 중첩되며 상기 소스 전극과 이격되어 배치된 드레인 전극을 포함한다. 상기 박막 트랜지스터의 상기 제2 활성층과 상기 적어도 하나의 제어 트랜지스터의 상기 제1 활성층은 동일한 층 상에 배치된다.
상기 액정커패시터는 상기 드레인 전극에 전기적으로 연결된 제1 전극, 및 상기 제1 전극과 액정층을 사이에 두고 배치된 제2 전극을 포함한다. 상기 액정커패시터의 상기 제1 전극과 상기 적어도 하나의 제어 트랜지스터의 상기 제2 제어전극은 동일한 층 상에 배치된다.
상술한 바에 따르면, 상기 제2 제어전극으로 인가된 바이어스 전압에 의해 적어도 하나의 제어 트랜지스터의 소스-드레인 전류가 감소된다. 즉, 상기 제1 노드에 연결된 트랜지스터에서 발생하는 킹크 현상이 감소된다.
상기 제1 출력 트랜지스터의 턴-온 구간에서 상기 제1 노드의 전위는 상기 제1 출력 트랜지스터의 문턱전압 이상의 값을 갖는다. 따라서, 상기 스테이지에서 출력되는 게이트 신호는 지연되지 않는다.
또한, 상기 게이트 신호의 지연이 방지됨에 따라 상기 화소들은 데이터 신호에 대응하는 충분한 양의 화소전압을 충전할 수 있다. 상기 화소들에 균일한 화소전압이 충전됨에 따라 표시장치의 가로줄 시인현상은 감소된다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 블럭도이다.
도 2는 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 3은 본 발명의 일 실시예에 따른 화소의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 게이트 구동회로의 블럭도이다.
도 5는 도 4에 도시된 복수 개의 스테이지들 중 i번째 스테이지의 회로도이다.
도 6은 도 5에 도시된 i번째 스테이지의 입출력신호 파형도이다.
도 7은 i번째 스테이지에 인가되는 클럭 신호와 i번째 스테이지로부터 출력되는 게이트 신호들을 도시한 그래프이다.
도 8a 및 도 8b는 밴드 투 밴드 터널링 현상을 설명하기 위해 박막 트랜지스터의 게이트-소스 전압과 킹크전류의 관계를 도시한 그래프이다.
도 9a 및 도 9b는 밴드 투 밴드 터널링 현상을 설명하기 위해 박막 트랜지스터의 드레인-소스 전압과 킹크전류의 관계를 도시한 그래프이다.
도 10는 도 5에 도시된 i번째 스테이지의 일부의 레이아웃이다.
도 11은 도 10의 Ⅰ-Ⅰ'에 따른 단면도이다.
이하 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 블럭도이다. 도 1에 도시된 것과 같이, 본 발명의 실시 예에 따른 표시장치는 표시패널(DP), 게이트 구동회로(100), 데이터 구동회로(200), 및 회로기판(300)을 포함한다.
상기 표시패널(DP)은 특별히 한정되는 것은 아니며, 예를 들어, 액정표시패널(liquid crystal display panel), 유기발광 표시패널(organic light emitting display panel), 전기영동 표시패널(electrophoretic display panel), 및 일렉트로웨팅 표시패널(electrowetting display panel)등의 다양한 표시패널을 포함할 수 있다. 본 실시예에서 상기 액정표시패널이 상기 표시패널(DP)로 설명된다. 한편, 도 1에는 편광판과 같은 광학필름이 미도시되었다.
상기 표시패널(DP)은 제1 기판(DS1), 상기 제1 기판(DS1)과 이격된 제2 기판(DS2) 및 상기 제1 기판(DS1)과 상기 제2 기판(DS2) 사이에 배치된 액정층(미도시)을 포함한다. 상기 표시패널(DP)은 복수 개의 화소들(PX11~PXnm)이 형성된 표시영역(DA) 및 상기 표시영역(DA)을 둘러싸는 비표시영역(NDA)으로 구분된다.
상기 제1 기판(DS1) 상에는 복수 개의 게이트 라인들(GL1~GLn), 상기 게이트 라인들(GL1~GLn)과 교차하는 복수 개의 데이터 라인들(DL1~DLm)이 배치된다. 도 1에는 상기 복수 개의 게이트 라인들(GL1~GLn)과 상기 복수 개의 데이터 라인들(DL1~DLm) 중 일부만이 도시되었다.
상기 복수 개의 게이트 라인들(GL1~GLn)은 상기 게이트 구동회로(100)에 연결되어 순차적인 게이트 신호들을 수신한다. 상기 복수 개의 데이터 라인들(DL1~DLm)은 상기 데이터 구동회로(200)에 연결되어 아날로그 형태의 데이터 신호들(또는 데이터 전압들)을 수신한다.
상기 복수 개의 화소들(PX11~PXnm)은 상기 복수 개의 게이트 라인들(GL1~GLn) 중 대응하는 게이트 라인과 상기 복수 개의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인에 각각 연결된다.
상기 게이트 구동회로(100)는 박막공정을 통해 상기 화소들(PX11~PXnm)과 동시에 형성될 수 있다. 예컨대, 상기 게이트 구동회로(100)는 상기 비표시영역(NDA)에 ASG(Amorphous Silicon TFT Gate driver circuit) 형태로 실장 될 수 있다.
도 1을 참조하면, 상기 게이트 구동회로(100)는 상기 복수 개의 게이트 라인들(GL1~GLn)의 좌측 말단들에 연결되어 있으나, 이는 하나의 예시에 불과하다. 상기 표시장치는 2개의 게이트 구동회로들을 포함할 수 있다. 상기 2개의 게이트 구동회로들 중 하나는 상기 복수 개의 게이트 라인들(GL1~GLn)의 좌측 말단들에 연결되고, 다른 하나는 상기 복수 개의 게이트 라인들(GL1~GLn)의 우측 말단들에 연결될 수 있다. 또한, 상기 2개의 게이트 구동회로들 중 하나는 홀수번째 게이트 라인들에 연결되고, 다른 하나는 짝수번째 게이트 라인들에 연결될 수 있다.
상기 데이터 구동회로(200)는 상기 회로기판(300)에 실장된 타이밍 컨트롤러(미도시)로부터 데이터 신호들을 제공받고, 상기 데이터 신호들에 대응하는 아날로그 데이터 신호들을 생성한다.
상기 데이터 구동회로(200)는 구동칩(210) 및 상기 구동칩(210)을 실장하는 연성회로기판(220)을 포함한다. 상기 구동칩(210)과 상기 연성회로기판(220)은 각각 복수 개로 제공될 수 있다. 상기 연성회로기판(220)은 상기 회로기판(300)과 상기 제1 기판(DS1)을 전기적으로 연결한다. 상기 복수 개의 구동칩들(210)은 대응하는 데이터 라인들에 상기 데이터 신호들을 각각 제공한다.
도 1은 테이프 캐리어 패키지(TCP: Tape Carrier Package)로 형성된 상기 데이터 구동회로(200)를 예시적으로 도시하였으나, 상기 데이터 구동회로(200)는 상기 제1 기판(DS1) 상에 칩 온 글래스(COG: Chip on Glass) 방식으로 실장 될 수 있다.
도 2는 본 발명의 일 실시예에 따른 화소(PXij)의 등가회로도이다. 도 1에 도시된 복수 개의 화소들(PX11~PXnm) 각각은 도 2에 도시된 등가회로를 가질 수 있다.
도 2에 도시된 것과 같이, 상기 화소(PXij)는 박막 트랜지스터(TR), 액정 커패시터(Clc), 및 스토리지 커패시터(Cst)를 포함한다. 상기 박막 트랜지스터(TR)는 i번째 게이트 라인(GLi)과 j번째 데이터 라인(DLj)에 전기적으로 연결된다. 상기 박막 트랜지스터(TR)는 상기 i번째 게이트 라인(GLi)으로부터 수신한 게이트 신호에 응답하여 상기 j번째 데이터 라인(DLj)으로부터 수신한 데이터 신호를 출력한다.
상기 액정 커패시터(Clc)는 상기 j번째 데이터 라인(DLj)으로부터 출력된 데이터 신호에 대응하는 전압을 충전한다. 상기 액정 커패시터(Clc)에 충전된 전하량에 따라 상기 액정층(미도시)에 포함된 액정 방향자(미도시)의 배열이 변화된다. 상기 액정 방향자의 배열에 따라 상기 액정층으로 입사된 광은 투과되거나 차단된다.
상기 스토리지 커패시터(Cst) 상기 액정 커패시터(Clc)에 병렬로 연결된다. 상기 스토리지 커패시터(Cst)는 상기 액정 방향자의 배열을 일정한 구간 동안 유지시킨다.
도 3은 본 발명의 일 실시예에 따른 화소(PXij)의 단면도이다. 상기 박막 트랜지스터(TR)는 상기 i번째 게이트 라인(GLi)에 연결된 게이트 전극(GE), 상기 게이트 전극(GE)에 중첩하는 활성층(AL), 상기 j번째 데이터 라인(DLj)에 연결된 소스 전극(SE), 및 상기 소스 전극(SE)와 이격되어 배치된 드레인 전극(DE)을 포함한다.
상기 제1 기판(DS1)의 일면 상에 상기 i번째 게이트 라인(GLi) 및 스토리지 라인(STL)이 배치된다. 상기 게이트 전극(GE)은 상기 i번째 게이트 라인(GLi)으로부터 분기된다. 제1 절연층(12)이 상기 제1 기판(DS1) 상에 구비되어 상기 게이트 전극(GE) 및 스토리지 라인(STL)을 커버한다.
상기 제1 절연층(12) 상에 상기 게이트 전극(GE)과 중첩하는 상기 활성층(AL)이 배치된다. 상기 활성층(AL)은 반도체층과 오믹 컨택층을 포함할 수 있다. 상기 상기 활성층(AL) 상에 상기 드레인 전극(DE)과 상기 소스 전극(SE)이 배치된다. 상기 드레인 전극(DE)과 상기 소스 전극(SE) 각각은 상기 활성층(AL)과 적어도 일부가 중첩한다.
상기 제1 절연층(12) 상에 상기 활성층(AL), 상기 드레인 전극(DE), 및 상기 소스 전극(SE)을 커버하는 제2 절연층(14)이 배치된다. 상기 제2 절연층(14) 상에 화소전극(PE)이 배치된다. 상기 화소전극(PE)은 상기 제2 절연층(14)을 관통하는 컨택홀(CH14)을 통해 상기 드레인 전극(DE)에 연결된다. 상기 제2 절연층(14) 상에 상기 화소전극(PE)을 커버하는 제3 절연층(16)이 배치된다.
상기 제2 기판(DS2)의 일면 상에 컬러필터층(CF)이 배치된다. 상기 컬러필터층(CF) 상에 공통전극(CE)이 배치된다. 상기 공통전극(CE)에는 공통전압이 인가된다.
상기 액정층(LCL)을 사이에 두고 배치된 상기 화소전극(PE)과 상기 공통전극(CE)은 상기 액정 커패시터(Clc)를 형성한다. 상기 화소전극(PE)은 상기 데이터 신호에 대응하는 화소전압을 수신한다. 상기 화소전압은 상기 공통전압과 다른 레벨을 갖는다. 상기 액정 커패시터(Clc)는 상기 화소전압과 상기 공통전압에 따른 전하량을 충전한다.
또한, 상기 제1 및 제2 절연층들(12, 14)을 사이에 두고 배치된 상기 화소전극(PE)과 상기 스토리지 라인(STL)은 상기 스토리지 커패시터(Cst)를 형성한다. 상기 스토리지 라인(STL)은 상기 화소전압과 다른 레벨의 스토리지 전압을 수신한다. 상기 스토리지 커패시터(Cst)는 상기 화소전압과 상기 스토리지 전압에 따른 전하량을 충전한다
한편, 도 3에 도시된 화소(PXij)의 단면은 하나의 예시에 불과하다. 도 3에 도시된 것과 달리, 상기 컬러필터층(CF) 또는 상기 공통전극(CE)은 상기 제1 기판(DS1) 상에 배치될 수 있다.
도 4는 본 발명의 일 실시예에 따른 게이트 구동회로의 블럭도이다. 도 4에 도시된 것과 같이, 상기 게이트 구동회로(100)는 복수 개의 스테이지들(SRC1~SRCn)을 포함한다. 상기 복수 개의 스테이지들(SRC1~SRCn)은 하나의 쉬프트 레지스터를 구성한다. 도 4에 도시된 것과 같이, 상기 복수 개의 스테이지들(SRC1~SRCn)은 서로 종속적으로 연결될 수 있다.
상기 복수 개의 스테이지들(SRC1~SRCn)은 상기 복수 개의 게이트 라인들(GL1~GLn)에 각각 연결된다. 즉, 상기 복수 개의 스테이지들(SRC1~SRCn)은 상기 복수 개의 게이트 라인들(GL1~GLn)에 게이트 신호들을 제공한다.
상기 복수 개의 스테이지들(SRC1~SRCn) 각각은 입력단자(IN), 클럭단자(CK), 제1 내지 제3 전압입력단자들(V1, V2, V3), 제1 및 제2 제어단자들(CT1, CT2), 출력단자(OUT) 및 캐리단자(CR)를 포함한다.
상기 복수 개의 스테이지들(SRC1~SRCn) 각각의 캐리단자(CR)는 상기 다음 스테이지의 입력단자(IN)에 전기적으로 연결된다. 복수 개의 스테이지들(SRC1~SRCn) 각각의 입력단자(IN)는 이전 스테이지의 캐리 신호를 수신한다. i번째 스테이지(미도시)의 입력단자(IN)는 i-1번째 스테이지의 캐리단자(CR)에 전기적으로 연결된다. 여기서, i는 1보다 크고 n보다 작은 정수로 정의된다. 도 4에 도시된 것과 같이, 두번째 스테이지(SRC2) 및 세번째 스테이지(SRC3)의 입력단자(IN)는 상기 첫번째 스테이지(SRC1) 및 두번째 스테이지(SRC2)의 캐리 신호를 각각 수신한다. 단, 상기 복수 개의 스테이지들(SRC1~SRCn) 중 첫번째 스테이지(SRC1)의 입력단자(IN)는 상기 이전 스테이지의 캐리 신호 대신에 상기 게이트 구동회로(100)의 구동을 개시하는 개시신호(STV)를 수신한다.
한편, 이는 하나의 예시에 불과하고, 상기 i번째 스테이지의 입력단자(IN)는 이전 스테이지의 캐리단자, 예컨대 i-1번째 스테이지, i-2번째 스테이지 또는 i-3번째 스테이지 등의 캐리단자에 전기적으로 연결되면 충분하다. 일 예로, 상기 두번째 스테이지(SRC2)는 상기 첫번째 스테이지(SRC1)가 수신한 개시신호와 다른 개시신호를 수신하고, 상기 세번째 스테이지(SRC3)의 입력단자(IN)는 상기 첫번재 스테이지(SRC1)의 캐리 신호를 수신할 수 있다.
상기 복수 개의 스테이지들(SRC1~SRCn) 각각의 제1 제어단자(CT1)는 다음 스테이지의 출력단자(OUT)에 전기적으로 연결되어 상기 다음 스테이지의 게이트 신호를 수신한다. 상기 복수 개의 스테이지들(SRC1~SRCn) 각각의 제2 제어단자(CT2)는 상기 다음 스테이지에 종속적으로 연결된 스테이지의 출력단자(OUT)에 전기적으로 연결되어 상기 다음 스테이지에 종속적으로 연결된 스테이지의 게이트 신호를 수신한다.
상기 i번째 스테이지의 제1 제어단자(CT1)는 i+1번째 스테이지의 출력단자(OUT)에 전기적으로 연결되고, 상기 i번째 스테이지의 제2 제어단자(CT2)는 i+2번째 스테이지의 출력단자(OUT)에 전기적으로 연결된다. 도 4에 도시된 것과 같이, 상기 첫번째 스테이지(SRC1)의 제1 제어단자(CT1)는 두번째 스테이지(SRC2)의 출력단자(OUT)에 전기적으로 연결되고, 상기 첫번째 스테이지(SRC1)의 제2 제어단자(CT2)는 세번째 스테이지(SRC3)의 출력단자(OUT)에 전기적으로 연결된다.
다만, 상기 복수 개의 스테이지들(SRC1~SRCn) 중 마지막 스테이지(SRCn)의 제1 및 제2 제어단자(CT1, CT2)는 더미 스테이지들(미도시)로부터 게이트 신호에 대응하는 신호들을 수신한다. 상기 더미 스테이지들은 상기 복수 개의 게이트 라인들(GL1~GLn)에 연결되지 않은 스테이지들이다.
한편, 이는 하나의 예시에 불과하고, 상기 i번째 스테이지의 제1 제어단자(CT1)는 상기 i번째 스테이지 이후의 스테이지의 출력단자(OUT)에 전기적으로 연결되면 충분하다. 또한 상기 i번째 스테이지의 제2 제어단자(CT2)는 상기 i번째 스테이지의 제1 제어단자(CT1)에 게이트 신호를 제공하는 스테이지 이후의 스테이지의 출력단자(OUT)에 전기적으로 연결되면 충분하다.
도 4는 게이트 구동회로의 예시에 불과하고, 도 4에 도시된 상기 복수 개의 스테이지들(SRC1~SRCn)의 연결관계는 변경될 수 있다.
도 4에 도시된 것과 달리, 상기 복수 개의 스테이지들(SRC1~SRCn)의 입력단자들(IN)은 이전 스테이지들의 출력단자들(OUT)로부터 게이트 신호를 각각 수신할 수 있다. 즉, 상기 복수 개의 스테이지들(SRC1~SRCn)의 입력단자들(IN)에 인가되는 캐리신호 또는 게이트 신호는 상기 복수 개의 스테이지들(SRC1~SRCn)의 동작을 제어하는 하나의 제어신호이다.
또한, 상기 복수 개의 스테이지들(SRC1~SRCn) 각각의 제1 제어단자(CT1)는 다음 스테이지의 출력단자(OUT) 대신에 다음 스테이지의 캐리단자(CR)에 전기적으로 연결되어 다음 스테이지로부터 캐리 신호를 수신할 수 있다. 상기 복수 개의 스테이지들(SRC1~SRCn) 각각의 제2 제어단자(CT2)는 상기 다음 스테이지에 종속적으로 연결된 스테이지의 캐리단자(CR)에 전기적으로 연결될 수 있다. 상기 복수 개의 스테이지들(SRC1~SRCn) 각각의 제2 제어단자(CT2)는 상기 다음 스테이지에 종속적으로 연결된 스테이지로부터 캐리 신호를 수신한다.
상기 복수 개의 스테이지들(SRC1~SRCn) 중 홀수번째 스테이지들(SRC1, SRC3)과 짝수번째 스테이지들(SRC2, SRCn)은 서로 위상이 반전된 신호들을 각각 수신한다. 상기 홀수번째 스테이지들(SRC1, SRC3)의 클럭단자(CK)는 클럭 신호(CKV)를 수신하고, 상기 짝수번째 스테이지들(SRC2, SRCn)의 클럭단자(CK)는 클럭바 신호(CKVB)를 수신한다.
상기 복수 개의 스테이지들(SRC1~SRCn) 각각의 제1 전압입력단자(V1)에는 제1 전압(VSS1, 또는 제1 로우 전압)이 인가되고, 상기 복수 개의 스테이지들(SRC1~SRCn) 각각의 제2 전압입력단자(V2)에는 상기 제1 전압(VSS1)보다 낮은 전압레벨을 갖는 제2 전압(VSS2, 또는 제2 로우 전압)이 인가된다. 상기 제1 전압(VSS1)은 그라운드 전압 또는 마이너스 전압일 수 있다. 일 예로, 상기 제1 전압(VSS1)은 -6V이고, 상기 제2 전압(VSS2)은 -10V일 수 있다.
상기 복수 개의 스테이지들(SRC1~SRCn) 각각의 제3 전압입력단자(V3)에는 제3 전압(Vref)이 인가된다. 상기 제3 전압(Vref)은 플러스(+)의 일정한 레벨을 값는 기준전압(또는 바이어스 전압)이다. 예컨대, 상기 제3 전압(Vref)은 약 0V 내지 15V이다. 상기 제3 전압(Vref)은 약 5V 내지 7V인 것이 더욱 바람직하다.
한편, 다른 실시예에서, 상기 제3 전압(Vref)은 상기 공통전극(CE: 도 3참조)에 인가된 상기 공통전압과 동일한 레벨을 가질 수 있다. 예컨대, 상기 제3 전압(Vref)과 상기 공통전압은 동일한 전압일 수 있다. 또 다른 실시예에서, 상기 제3 전압(Vref)은 상기 스토리지 라인(STL: 도 3참조)에 인가된 상기 스토리지 전압과 동일한 레벨을 가질 수 있다. 예컨대, 상기 제3 전압(Vref)과 상기 스토리지 전압은 동일한 전압일 수 있다.
상기 복수 개의 스테이지들(SRC1~SRCn) 각각의 출력단자(OUT)는 대응하는 게이트 라인과 연결된다. 따라서, 상기 출력단자(OUT)를 통해 출력된 게이트 신호는 상기 대응하는 게이트 라인으로 인가된다.
상기 복수 개의 게이트 라인들(GL1~GLn)의 우측 말단들에는 복수 개의 방전 트랜지스터들(NT_D1~NT_Dn)이 각각 연결된다. 상기 복수 개의 방전 트랜지스터들(NT_D1~NT_Dn) 각각은 상기 대응하는 게이트 라인의 다음 게이트 라인에 연결된 제어전극, 상기 제1 전압(VSS1)을 수신하는 입력전극 및 상기 대응하는 게이트 라인에 연결된 출력전극을 구비한다. 따라서, 상기 각 방전 트랜지스터(NT_D)는 상기 다음 게이트 라인으로 인가된 다음 게이트 신호에 응답하여 대응하는 게이트 라인의 게이트 신호를 상기 제1 전압(VSS1)으로 방전시킬 수 있다.
도 5는 도 4에 도시된 복수 개의 스테이지들(SRC1~SRCn) 중 i번째 스테이지(SRCi)의 회로도이고, 도 6은 도 5에 도시된 i번째 스테이지의 입출력신호 파형도이다. 도 4에 도시된 복수 개의 스테이지들(SRC1~SRCn) 각각은 도 5와 동일한 회로 구성을 가질 수 있다.
i번째 스테이지(SRCi)는 제1 출력부(111), 제2 출력부(112), 및 제어부(113)를 포함한다. 또한, 상기 i번째 스테이지(SRCi)는 제1 풀다운부(114-1), 제2 풀다운부(114-2), 홀딩부(115), 스위칭부(116), 및 안정화부(117)를 포함한다.
상기 제1 출력부(111)는 게이트 신호(GSi)를 i번째 게이트 라인(미도시)에 출력하고, 상기 제2 출력부(112)는 캐리 신호(CRSi)를 상기 i+1번째 스테이지에 제공한다.
상기 제어부(113)는 상기 제1 출력부(111) 및 제2 출력부(112)의 동작을 제어한다. 상기 제어부(113)는 상기 i-1번째 스테이지의 캐리신호(CRSi-1)에 응답하여 상기 제1 출력부(111) 및 상기 제2 출력부(112)를 턴-온 시키고, 상기 i+1번째 스테이지의 게이트 신호(GSi +1)에 응답하여 상기 제1 출력부(111) 및 제2 출력부(112)를 턴-오프 시킨다.
상기 제1 풀다운부(114-1)는 상기 출력단자(OUT)의 전위를 상기 제1 전압(VSS1)으로 다운시키고, 상기 제2 풀다운부(114-2)는 상기 캐리단자(CR)의 전위를 상기 제2 전압(VSS2)으로 다운시킨다.
상기 홀딩부(115)는 제1 출력부(111)의 턴-오프 구간(Poff)에서 상기 게이트 신호(GSi)를 상기 제1 전압(VSS1)으로 홀딩시키고, 상기 캐리 신호(CRSi)를 상기 제2 전압(VSS2)으로 홀딩시킨다.
상기 스위칭부(116)는 상기 홀딩부(115)의 동작을 제어한다. 상기 스위칭부(116)는 상기 홀딩부(115)를 온/오프 시킨다. 상기 스위칭부(116)는 제2 노드(NA)에 상기 홀딩부(115)를 온/오프 시키기 위한 스위칭 제어신호를 제공한다. 여기서, 상기 제2 노드(NA)는 상기 스위칭부(116)의 출력단으로, 상기 홀딩부(115)의 제어단자들에 연결된다.
도 5 및 도 6을 참조하여 상기 i번째 스테이지(SRCi)의 구성을 좀더 상세히 검토한다.
상기 제1 출력부(111)는 제1 출력 트랜지스터(NT1)로 이루어진다. 상기 제1 출력 트랜지스터(NT1)는 상기 클럭 신호(CKV)를 수신하는 입력전극, 상기 제어부(113)에 연결된 제어전극, 및 상기 게이트 신호(GSi)를 출력하는 출력전극을 포함한다. 특히, 상기 제1 출력 트랜지스터(NT1)의 제어전극은 제1 노드(NQ)에 연결되는데, 상기 제1 노드(NQ)는 상기 제어부(113)의 출력단이다.
상기 제2 출력부(112)는 제2 출력 트랜지스터(NT2)로 이루어진다. 상기 제2 출력 트랜지스터(NT2)는 상기 클럭 신호(CKV)를 수신하는 입력전극, 상기 제1 출력 트랜지스터(NT1)의 제어전극에 연결된 제어전극, 및 상기 캐리 신호(CSRi)를 출력하는 출력전극을 포함한다.
상기 제어부(113)는 제1 내지 제3 제어 트랜지스터들(NT3, NT4, NT5), 제1 커패시터(C1) 및 제2 커패시터(C2)를 포함한다. 제1 제어 트랜지스터(NT3) 및 제2 제어 트랜지스터(NT4) 각각은 다른 층 상에 배치된 제1 제어전극과 제2 제어전극을 포함한다.
상기 제1 제어 트랜지스터(NT3)는 상기 i-1번째 스테이지의 캐리신호(CRSi-1)를 공통으로 수신하는 상기 제1 제어전극과 입력전극을 포함한다. 상기 i-1번째 스테이지의 캐리신호(CRSi-1)는 상기 제1 제어 트랜지스터(NT3)의 스위칭 제어신호이다. 또한, 상기 제1 제어 트랜지스터(NT3)는 상기 제1 노드(NQ)를 통해 상기 제1 출력 트랜지스터(NT1) 및 상기 제2 출력 트랜지스터(NT2)의 제어전극들에 연결된 출력전극을 포함한다.
상기 제2 제어 트랜지스터(NT4)는 상기 제1 노드(NQ)에 연결된 출력전극, 상기 i+1번째 스테이지의 게이트 신호(GSi+1)를 수신하는 상기 제1 제어전극, 및 입력전극을 포함한다.
상기 제3 제어 트랜지스터(NT5)는 다이오드(diode) 기능을 수행하기 위해 상기 제2 제어 트랜지스터(NT4)의 입력전극에 공통으로 연결된 제어전극 및 출력전극을 포함한다. 또한, 상기 제3 제어 트랜지스터(NT5)는 상기 제2 전압(VSS2)이 입력되는 상기 제2 전압입력단자(V2)에 연결된 입력전극을 포함한다. 한편, 상기 제3 제어 트랜지스터(NT5)는 생략될 수 있다. 상기 제3 제어 트랜지스터(NT5)가 생략되면, 상기 제2 제어 트랜지스터(NT4)의 입력전극은 상기 제2 전압입력단자(V2)에 연결되어 상기 제2 전압(VSS2)을 직접 수신한다.
상기 제1 커패시터(C1)는 상기 제1 출력 트랜지스터(NT1)의 제어전극 및 출력전극 사이에 연결되고, 상기 제2 커패시터(C2)는 상기 제2 출력 트랜지스터(NT2)의 제어전극 및 출력전극 사이에 연결된다.
상기 제1 제어 트랜지스터(NT3)가 상기 i-1번째 스테이지의 캐리신호(CRSi-1)에 응답하여 턴-온되면, 상기 제1 노드(NQ)의 전위는 제1 하이 전압(VQ1) 상승하고, 상기 제1 출력 트랜지스터(NT1) 및 제2 출력 트랜지스터(NT2)는 턴-온된다.
상기 i-1번째 스테이지의 캐리신호(CRSi-1)가 상기 제1 노드(NQ)에 인가되면 상기 제1 커패시터(C1)는 충전된다. 이후, 상기 제1 출력 트랜지스터(NT1)는 부트스트랩(bootstrap) 된다. 즉, 상기 제1 출력 트랜지스터(NT1)의 제어전극에 연결된 상기 제1 노드(NQ)는 상기 제1 하이 전압(VQ1)으로부터 제2 하이 전압(VQ2)으로 부스팅된다.
상기 i+1번째 스테이지의 게이트 신호(GSi +1)에 응답하여 상기 제2 제어 트랜지스터(NT4) 및 상기 제3 제어 트랜지스터(NT5)가 턴-온되면, 상기 제1 노드(NQ)의 전위는 감소한다. 이때 상기 제1 노드(NQ)의 전위는 상기 제3 제어 트랜지스터(NT5)의 영향으로 상기 제2 전압(VSS2)보다 다소 높다. 상기 제1 노드(NQ)의 전위가 감소되면, 상기 제1 노드(NQ)에 연결된 상기 제1 및 제2 출력 트랜지스터(NT1, NT2)는 턴-오프된다.
상기 제1 풀다운부(114-1)는 제1 풀다운 트랜지스터(NT6)를 포함하고, 상기 제2 풀다운부(114-2)는 제2 풀다운 트랜지스터(NT7)를 포함한다.
상기 제1 풀다운 트랜지스터(NT6)는 상기 제1 출력 트랜지스터(NT1)의 출력전극에 연결된 출력전극, 상기 i+1번째 스테이지의 게이트 신호(GSi +1)를 수신하는 제어전극, 및 상기 제1 전압입력단자(V1)에 연결된 입력전극을 포함한다.
상기 제1 풀다운 트랜지스터(NT6)는 상기 i+1번째 스테이지의 게이트 신호(GSi +1)에 응답하여 상기 출력단자(OUT)의 전위를 상기 제1 전압(VSS1)으로 다운시킨다.
상기 제2 풀다운 트랜지스터(NT7)는 상기 i+1번째 스테이지의 게이트 신호(GSi+1)를 수신하는 제어전극, 상기 제2 전압입력단자(V2)에 연결된 입력전극, 및 출력전극을 포함한다. 상기 제2 풀다운 트랜지스터(NT7)의 출력전극은 후술하는 제2 스위칭 트랜지스터(NT11) 및 제3 스위칭 트랜지스터(NT12)의 제어전극들에 연결된다. 또한, 상기 제2 풀다운 트랜지스터(NT2)의 출력전극은 상기 제2 출력 트랜지스터(NT2)의 출력전극과 전기적으로 연결된다. 한편, 상기 제2 풀다운 트랜지스터(NT7)는 생략될 수 있다.
상기 제2 풀다운 트랜지스터(NT7)는 상기 i+1번째 스테이지의 게이트 신호(GSi +1)에 응답하여 상기 캐리단자(CR)의 전위를 상기 제2 전압(VSS2)으로 다운시킨다.
상기 홀딩부(115)는 제1 및 제2 홀딩 트랜지스터들(NT8, NT9)을 포함한다. 상기 제1 홀딩 트랜지스터(NT8)는 상기 제1 출력 트랜지스터(NT1)의 턴-오프 구간에서 상기 출력단자(OUT)의 전위를 상기 제1 전압(VSS1)으로 홀딩시키고, 상기 제2 홀딩 트랜지스터(NT9)는 상기 제2 출력 트랜지스터(NT2)의 턴-오프 구간동안 상기 캐리단자(CR)의 전위를 상기 제2 전압(VSS2)으로 홀딩시킨다.
구체적으로, 상기 제1 홀딩 트랜지스터(NT8)는 상기 제1 출력 트랜지스터(NT1)의 출력전극에 연결된 출력전극, 상기 제2 노드(NA)에 연결된 제어전극, 및 상기 제1 전압입력단자(V1)에 연결된 입력전극을 구비한다. 상기 제2 홀딩 트랜지스터(NT9)는 상기 제2 출력 트랜지스터(NT2)의 출력전극에 연결된 출력전극, 상기 제2 노드(NA)에 연결된 제어전극, 및 상기 제2 전압입력단자(V2)에 연결된 입력전극을 구비한다.
상기 스위칭부(116)는 제1 내지 제5 스위칭 트랜지스터들(NT10, NT11, NT12, NT13, NT14)과 제3 및 제4 커패시터들(C3, C4)을 포함한다.
상기 스위칭부(116)는 제1 출력부(111)의 턴-온 구간(Pon) 동안 상기 i-1번째 스테이지(미도시)의 캐리 신호(CRSi -1)에 응답하여 상기 제2 노드(NA)에 상기 제2 전압(VSS2)을 제공한다. 상기 제2 전압(VSS2)을 수신한 상기 홀딩부(115)는 턴-오프된다. 이후, 상기 스위칭부(116)는 상기 클럭 신호(CKV)에 응답하여 상기 제2 노드(NA)에 상기 제1 전압(VSS1)을 제공한다. 상기 제1 전압(VSS1)을 수신한 상기 홀딩부(115)의 턴-오프는 유지된다.
상기 스위칭부(116)는 상기 제1 출력부(111)의 턴-오프 구간(Poff) 동안 상기 클럭 신호(CKV)에 대응하는 전압을 상기 제2 노드(NA)에 공급한다. 즉, 상기 제1 출력부(111)의 턴-오프 구간(Poff) 동안 상기 제2 노드(NA)에는 상기 제1 전압(VSS1)과 제3 하이 전압(VDD)이 교번하게 인가된다. 상기 제1 출력부(111)의 턴-오프 구간(Poff) 중 상기 제3 하이 전압(VDD)이 상기 제2 노드(NA)에 인가되면 상기 홀딩부(115)는 턴-온된다.
상기 제1 스위칭 트랜지스터(NT10)는 상기 제2 노드(NA)에 연결된 출력전극, 상기 i-1번째 스테이지의 캐리 신호(CRSi -1)를 수신하는 제어전극, 상기 제2 전압입력단자(V2)에 연결된 입력전극을 구비한다.
상기 제2 스위칭 트랜지스터(NT11)는 상기 제1 홀딩 트랜지스터(NT8)의 제어전극에 연결된 출력전극, 상기 제2 출력부(112)로부터 상기 캐리 신호(CRSi)를 수신하는 제어전극, 및 상기 제1 전압입력단자(V1)에 연결된 입력전극을 구비한다. 또한, 상기 제2 스위칭 트랜지스터(NT11)의 제어전극은 상기 제2 풀다운 트랜지스터(NT7)의 출력전극과 전기적으로 연결된다.
상기 제3 스위칭 트랜지스터(NT12)는 상기 제2 풀다운 트랜지스터(NT7)의 출력전극에 연결된 제어전극, 상기 제1 전압입력단자(V1)에 연결된 입력전극, 및 출력전극을 구비한다.
상기 제4 스위칭 트랜지스터(NT13)는 상기 클럭 신호(CKV)를 공통으로 수신하는 입력전극 및 제어전극을 포함한다. 상기 제4 스위칭 트랜지스터(NT13)의 출력전극은 상기 제3 스위칭 트랜지스터(NT12)의 출력전극에 연결된다.
상기 제5 스위칭 트랜지스터(NT14)는 상기 클럭 신호(CKV)를 수신하는 입력전극, 상기 제4 스위칭 트랜지스터(NT13)의 출력전극에 연결된 제어전극, 및 상기 제2 노드(NA)에 연결된 출력전극을 포함한다.
상기 제3 커패시터(C3)는 상기 제5 스위칭 트랜지스터(NT14)의 입력전극 및 제어전극 사이에 연결되고, 상기 제4 커패시터(C4)는 상기 제4 스위칭 트랜지스터(NT13)의 출력전극과 상기 제5 스위칭 트랜지스터(NT14)의 출력전극 사이에 연결된다.
이하, 상기 스위칭부(116)의 동작을 설명하기로 한다.
상기 제1 스위칭 트랜지스터(NT10)는 상기 i-1번째 스테이지의 캐리 신호(CRSi -1)에 응답하여 상기 제2 노드(NA)에 상기 제2 전압(VSS2)을 공급한다.
상기 제2 스위칭 트랜지스터(NT11)는 상기 제2 출력부(112)의 턴-온 구간 동안 상기 제2 노드(NA)에 상기 제1 전압(VSS1)을 공급한다. 따라서, 상기 제2 출력부(112)의 턴-온 구간 동안 상기 제1 및 제2 홀딩 트랜지스터들(NT8, NT9)은 상기 제1 전압(VSS1)에 의해서 턴-오프된다.
상기 제3 스위칭 트랜지스터(NT12)는 상기 제2 출력부(112)의 턴-온 구간 동안 턴-온되어, 상기 제4 스위칭 트랜지스터(NT13)로부터 출력된 상기 클럭 신호(CKV)를 상기 제1 전압(VSS1)으로 다운시킨다. 그에 따라, 상기 제2 노드(NA)로 상기 클럭 신호(CKV)가 인가되는 것을 방지할 수 있다. 여기서, 상기 제2 출력부(112)의 턴-온 구간은 상기 클럭 신호(CKV)의 하이 구간에 대응할 수 있다.
상기 제3 및 제4 커패시터들(C3, C4)은 상기 클럭 신호(CKV)에 따른 전압을 충전한다. 이후, 상기 제3 및 제4 커패시터들(C3, C4)에 충전된 전압에 의해서 상기 제5 스위칭 트랜지스터(NT14)가 턴-온된다. 또한, 상기 제1 내지 제3 스위칭 트랜지스터들(NT10, NT11, NT12)이 턴-오프되면, 상기 제2 노드(NA)의 전위는 상기 제3 및 제4 커패시터들(C3, C4)에 충전된 전압에 의해서 상승된다.
상기 제2 노드(NA)의 전위가 상승되면, 상기 제1 및 제2 홀딩 트랜지스터들(NT8, NT9)이 턴-온되고, 턴-온된 상기 제1 및 제2 홀딩 트랜지스터들(NT8, NT9)에 의해서 상기 출력단자(OUT) 및 상기 캐리단자(CR)는 상기 제1 전압(VSS1) 및 상기 제2 전압(VSS2)으로 각각 홀딩된다.
상기 안정화부(117)는 제1 안정화 트랜지스터(NT15) 및 제2 안정화 트랜지스터(NT16)를 포함한다. 제1 안정화 트랜지스터(NT15) 및 제2 안정화 트랜지스터(NT16) 각각은 다른 층 상에 배치된 제1 제어전극과 제2 제어전극을 포함한다.
상기 제1 안정화 트랜지스터(NT15)는 상기 제2 전압입력단자(V2)에 연결된 입력전극, 상기 i+2번째 스테이지의 게이트 신호(GSi+2)를 수신하는 상기 제1 제어전극, 및 상기 제1 노드(NQ)에 연결된 출력전극을 구비한다.
상기 제2 안정화 트랜지스터(NT16)는 상기 제2 전압입력단자(V2)에 연결된 입력전극, 상기 제2 노드(NA)에 연결된 상기 제1 제어전극, 및 상기 제1 노드(NQ)에 연결된 출력전극을 포함한다.
상기 제1 안정화 트랜지스터(NT15)는 상기 i+2번째 스테이지의 게이트 신호(GSi +2)에 응답하여 상기 제1 노드(NQ)에 상기 제2 전압(VSS2)을 공급한다. 따라서, 상기 제1 노드(NQ)의 전위는 상기 i+2번째 스테이지의 게이트 신호(GSi +2)에 의해서 상기 제2 전압(VSS2)으로 안정화될 수 있다.
또한, 상기 제2 안정화 트랜지스터(NT16)는 상기 제2 노드(NA)의 전위에 따라서 턴-온 또는 턴-오프된다. 상기 제2 노드(NA)의 전위가 상기 제1 전압(VSS1)으로 다운되면 상기 제2 안정화 트랜지스터(NT16)는 턴-오프된다. 상기 제2 노드(NA)의 전위가 상기 클럭 신호(CKV)에 의해서 상승하면, 상기 제2 안정화 트랜지스터(NT16)는 턴-온된다.
상기 턴-온된 상기 제2 안정화 트랜지스터(NT16)는 상기 제1 노드(NQ)의 전위를 상기 제2 전압(VSS2)으로 다운시킨다. 이로써, 상기 게이트 신호(GSi)의 로우 구간동안 상기 제1 노드(NQ)의 전위는 상기 제1 및 제2 안정화 트랜지스터(NT15, NT16)에 의해서 상기 제2 전압(VSS2)으로 안정화될 수 있다.
도 7은 i번째 스테이지에 인가되는 클럭 신호와 i번째 스테이지로부터 출력되는 게이트 신호들을 도시한 그래프이다.
상기 클럭 신호(CKV)는 반복되는 하이 구간(PH)과 로우 구간(PL)을 포함한다. 상기 클럭단자(CK)로 인가된 상기 클럭 신호(CKV)는 상기 제1 출력 트랜지스터(NT1)를 통해 출력된다. 상기 출력단자(OUT)를 통해 출력된 상기 클럭 신호(CKV)가 상기 게이트 신호(GSi)이다.
도 7에 도시된 제1 신호(GSID)는 이상적인 게이트 신호이며, 제2 신호(GSR)는 정상적인 게이트 신호이며, 제3 신호(GSD)는 지연된 게이트 신호이다. 상기 제1 신호(GSID)는 상기 클럭 신호(CKV)의 하이 구간(PH)이 지연된 신호이다. 상기 제2 신호(GSR)는 상기 i번째 스테이지의 신호배선에 따른 RC-delay로 인해 상기 제1 신호(GSID)보다 약간 지연된다. 상기 제3 신호(GSD)는 상기 제2 신호(GSR)보다 더 지연되는데, 이는 상기 제1 출력 트랜지스터(NT1)가 늦게 턴-온 되었기 때문이다.
상기 i번째 스테이지로부터 상기 제3 신호(GSD)와 같은 게이트 신호가 상기 i번째 게이트 라인에 출력되면, 상기 i번째 게이트 라인에 접속된 화소들의 충전률은 다른 게이트 라인들에 접속된 화소들의 충전률에 비해 낮다. 이는 지연된 상기 제3 신호(GSD)에 의해 상기 i번째 게이트 라인에 접속된 화소들의 트랜지스터가 늦게 턴-온 되기 때문이다. 상기 표시장치는 충전률이 낮은 화소행을 따라 가로줄이 시인된다.
상기 제1 출력 트랜지스터(NT1)가 늦게 턴-온 되는 이유는 상기 제1 출력 트랜지스터(NT1)의 제어단자의 전위가 늦게 상승(차징)되기 때문이다.
다시 도 5를 참조하면, 상기 제1 출력 트랜지스터(NT1)의 제어단자의 전위는 제1 노드(NQ)의 전위와 같다. 앞서 설명한 것과 같이, 상기 제1 노드(NQ)의 전위는 상기 i-1번째 스테이지의 캐리 신호(CRSi -1)에 의해 상승한다.
상기 제1 노드(NQ)에 연결된 트랜지스터들(NT3, NT4, NT15, NT16)에서 누설전류가 발생하면 상기 제1 노드(NQ)의 전위의 상승 시간(차징 시간)이 낮아진다. 상기 누설전류는 상기 트랜지스터들(NT3, NT4, NT15, NT16) 각각의 상기 제1 노드(NQ)에 연결된 출력전극(또는 드레인 전극)으로부터 입력전극(또는 소스전극)으로 흐르는 킹크 전류(kink current)이다. 즉, 상기 제1 노드(NQ)에 연결된 트랜지스터들(NT3, NT4, NT15, NT16)의 킹크 전류에 의해, 상기 제1 노드(NQ)의 상승 시간(차징 시간)이 지연된다.
상기 제1 노드(NQ)에 연결된 트랜지스터들(NT3, NT4, NT15, NT16)에서 킹크 전류가 발생하는 원인 중 하나는 밴드 투 밴드 터널링(band to band tunneling) 현상이다. 상기 밴드 투 밴드 터널링 현상은 도 8a 내지 도 9b를 참조하여 상세히 검토한다.
도 8a 및 도 8b는 밴드 투 밴드 터널링 현상을 설명하기 위해 박막 트랜지스터의 게이트-소스 전압(Vgs)과 킹크 전류(Ids)의 관계를 도시한 그래프이다. 도 8a는 밴드 투 밴드 터널링 현상이 발생하지 않은 박막 트랜지스터의 킹크 전류 시뮬레이션 그래프를 나타내고, 도 8b는 밴드 투 밴드 터널링 현상이 발생한 박막 트랜지스터의 킹크 전류 시뮬레이션 그래프를 나타낸다. 도 8a 및 도 8b에 도시된 제1 내지 제7 그래프(G1~G7)는 10V 내지 70V의 드레인-소스 전압(Vds)을 각각 갖는다.
도 8a에 도시된 것과 같이, 밴드 투 밴드 터널링이 발생하지 않는 박막 트랜지스터의 킹크 전류(Ids)는 상기 게이트-소스 전압(Vgs)이 0V 이하일 때 드레인-소스 전압(Vds)에 무관하게 매우 낮다. 도 8b에 도시된 것과 같이, 밴드 투 밴드 터널링이 발생한 박막 트랜지스터의 킹크 전류(Ids)는 상기 게이트-소스 전압(Vgs)이 0V 이하일 때 드레인-소스 전압(Vds)이 높을수록 크다.
도 9a 및 도 9b는 밴드 투 밴드 터널링 현상을 설명하기 위해 박막 트랜지스터의 드레인-소스 전압(Vds)과 킹크 전류(Ids)의 관계를 도시한 그래프이다. 도 9a는 밴드 투 밴드 터널링 현상이 발생하지 않은 박막 트랜지스터의 킹크 전류 시뮬레이션 그래프를 나타내고, 도 9b는 밴드 투 밴드 터널링 현상이 발생한 박막 트랜지스터의 킹크 전류 시뮬레이션 그래프를 나타낸다. 도 9a 및 도 9b에 도시된 제8 그래프(G8)는 4V의 게이트-소스 전압(Vgs)을 갖고, 제9 그래프(G9)는 0V의 게이트-소스 전압(Vgs)을 갖고, 제10 그래프(G10)는 -4V의 게이트-소스 전압(Vgs)을 갖는다.
도 9a에 도시된 것과 같이, 밴드 투 밴드 터널링이 발생하지 않는 박막 트랜지스터의 킹크 전류(Ids)는 매우 낮다. 상기 게이트-소스 전압(Vgs)이 0V 이하인, 턴-오프된 박막 트랜지스터는 킹크 전류가 발생하지 않는다.
도 9b에 도시된 것과 같이, 밴드 투 밴드 터널링이 발생한 박막 트랜지스터의 킹크 전류(Ids)는 도 9a에 도시된 킹크 전류(Ids)보다 크다. 상기 게이트-소스 전압(Vgs)이 0V 이하인, 턴-오프된 박막 트랜지스터에서도 킹크 전류(Ids)는 발생한다. 도 9b를 참조하면, 0V 이상의 상기 드레인-소스 전압(Vds)에서 킹크 전류(Ids)가 발생하기 시작하는 것을 알 수 있다.
도 8a 내지 도 9b를 참조한 것과 같이, 상기 제1 노드(NQ)에 연결된 트랜지스터들(NT3, NT4, NT15, NT16)의 킹크 전류가 발생하는 원인 중 하나는 상기 밴드 투 밴드 터널링 현상 때문이다. 본 실시예에서, 상기 제1 노드(NQ)에 연결된 트랜지스터들(NT3, NT4, NT15, NT16)의 상기 밴드 투 밴드 터널링 현상은 상기 기준전압(또는 바이어스 전압)을 수신하는 제어전극에 의해 억제된다. 이하, 도 10 및 11을 참조하여 상세히 검토한다.
도 10은 도 5에 도시된 i번째 스테이지의 일부의 레이아웃이고, 도 11은 도 10의 Ⅰ-Ⅰ'에 따른 단면도이다.
도 10 및 도 11에 도시된 것과 같이, 상기 i번째 스테이지는 서로 다른 층에 배치된 제1 도전 패턴들, 제2 도전 패턴들, 및 제3 도전 패턴들을 포함한다. 상기 제1 도전 패턴들은 상기 트랜지스터들(NT3, NT4, NT15, NT16)의 제1 제어전극들을 구성한다. 상기 제2 도전 패턴들은 상기 트랜지스터들(NT3, NT4, NT15, NT16)의 입력전극들 및 출력전극들을 구성한다. 상기 제3 도전 패턴들은 상기 트랜지스터들(NT3, NT4, NT15, NT16)의 제2 제어전극들을 구성한다.
상기 제1 도전 패턴들은 상기 화소(PXij: 도 3 참조)에 포함된 트랜지스터(TR)의 게이트 전극(GE)과 동일한 층 상에 배치된다. 상기 제1 도전 패턴들은 상기 화소(PXij:도 3 참조)에 포함된 트랜지스터(TR)의 게이트 전극(GE)과 동일한 물질로 구성되고, 동일한 공정상에서 형성될 수 있다.
상기 제2 도전 패턴들은 상기 화소(PXij: 도 3 참조)에 포함된 트랜지스터(TR)의 소스 전극(SE) 또는 드레인 전극(DE)과 동일한 층 상에 배치된다. 상기 제2 도전 패턴들은 상기 화소(PXij: 도 3 참조)에 포함된 트랜지스터(TR)의 소스 전극(SE) 또는 드레인 전극(DE)과 동일한 물질로 구성되고, 동일한 공정상에서 형성될 수 있다.
상기 제3 도전 패턴들은 상기 화소(PXij: 도 3 참조)에 포함된 화소전극(PE)과 동일한 층 상에 배치된다. 상기 제3 도전 패턴들은 상기 화소(PXij: 도 3 참조)에 포함된 화소전극(PE)과 동일한 물질로 구성되고, 동일한 공정상에서 형성될 수 있다.
상기 제2 도전 패턴들 중 일부는 상기 트랜지스터들(NT3, NT4, NT15, NT16)을 연결하는 제1 배선(CL10)을 구성한다. 또한, 상기 제3 도전 패턴들 중 일부는 제2 배선(CL20)을 구성한다. 한편, 도 10에서 상기 트랜지스터들(NT3, NT4, NT15, NT16)의 활성층은 미도시되었다.
도 10에 도시된 상기 제1 배선(CL10)은 도 5에 도시된 제1 노드(NQ)에 대응한다. 상기 제2 배선(CL20)은 도 5에 도시된 제3 전압입력단자(V3)와 상기 트랜지스터들(NT3, NT4, NT15, NT16)의 제2 제어전극들(GE3-2, GE4-2, GE15-2, GE16-2)을 연결하는 배선에 대응한다.
상기 제1 출력 트랜지스터(NT1)의 제어전극(GE1)은 상기 제1 배선(CL10)에 연결된다. 상기 제1 출력 트랜지스터(NT1)의 제어전극(GE1)과 상기 제1 배선(CL10)은 제1 컨택홀(CH1) 및 제2 컨택홀(CH2)을 통해 연결된다. 상기 제1 컨택홀(CH1) 및 상기 제2 컨택홀(CH2)에 배치된, 상기 제1 출력 트랜지스터(NT1)의 제어전극(GE1)과 상기 제1 배선(CL10)을 연결하는 제1 연결전극(CNE1)은 상기 제3 도전 패턴들 중 일부이다.
상기 제1 출력 트랜지스터(NT1)의 입력전극(SE1)과 출력전극(DE1)은 상기 제어전극(GE1)과 중첩한다. 상기 제1 출력 트랜지스터(NT1)의 입력전극(SE1)과 출력전극(DE1)은 동일한 층 상에 이격되어 배치된다. 상기 제1 출력 트랜지스터(NT1)의 출력전극(DE1)은 상기 i번째 스테이지의 출력단자(OUT)에 연결된다.
상기 제1 커패시터(C1)의 제1 전극(CE1)은 상기 제1 출력 트랜지스터(NT1)의 제1 제어전극(GE1)과 연결된다. 상기 제1 커패시터(C1)의 제2 전극(CE2)은 상기 제1 전극(CE1)과 절연층을 사이에 두고 배치된다. 상기 제1 커패시터(C1)의 제2 전극(CE2)은 상기 제1 출력 트랜지스터(NT1)의 출력전극(DE1)에 연결된다.
상기 제1 제어 트랜지스터(NT3)의 제1 제어전극(GE3-1)은 상기 i번째 스테이지의 상기 입력단자(IN)에 연결된다. 상기 제1 제어 트랜지스터(NT3)의 제1 제어전극(GE3-1)과 상기 i번째 스테이지의 상기 입력단자(IN)는 제3 컨택홀(CH3) 및 제4 컨택홀(CH4)을 통해 연결된다. 상기 제3 컨택홀(CH3) 및 상기 제4 컨택홀(CH4)에 배치된 제2 연결전극(CNE2)은 상기 제3 도전 패턴들 중 일부이다.
상기 제1 제어 트랜지스터(NT3)의 입력전극(SE3)은 상기 i번째 스테이지의 상기 입력단자(IN)에 연결된다. 상기 제1 제어 트랜지스터(NT3)의 출력전극(DE3)은 상기 입력전극(SE3)과 동일한 층 상에 이격되어 배치된다. 상기 제1 제어 트랜지스터(NT3)의 출력전극(DE3)은 상기 제1 배선(CL10)에 연결된다. 상기 제1 제어 트랜지스터(NT3)의 제2 제어전극(GE3-2)은 상기 제2 배선(CL20)에 연결된다.
상기 제2 제어 트랜지스터(NT4)의 제1 제어전극(GE4-1)은 상기 i번째 스테이지의 상기 제1 제어단자(CT1: 도 5 참조)에 연결된다. 상기 제2 제어 트랜지스터(NT4)의 출력전극(DE4)은 상기 제1 배선(CL10)에 연결된다. 상기 제2 제어 트랜지스터(NT4)의 입력전극(SE4)은 상기 출력전극(DE4)과 동일한 층 상에 이격되어 배치된다. 상기 제2 제어 트랜지스터(NT4)의 제2 제어전극(GE4-2)은 상기 제2 배선(CL20)에 연결된다.
상기 제1 안정화 트랜지스터(NT15)의 제1 제어전극(GE15-1)은 상기 i번째 스테이지의 상기 제2 제어단자(CT2: 도 5 참조)에 연결되고, 상기 제2 안정화 트랜지스터(NT16)의 제1 제어전극(GE16-1)은 상기 제2 노드(NA: 도 5 참조)에 연결된다. 상기 제1 안정화 트랜지스터(NT15) 및 상기 제2 안정화 트랜지스터(NT16)의 출력전극들(DE15, DE16)은 상기 제1 노드(NQ: 도 5 참조)에 연결된다. 상기 제1 안정화 트랜지스터(NT15) 및 상기 제2 안정화 트랜지스터(NT16)의 입력전극들(SE15, SE16)은 상기 출력전극들(DE15, DE16)과 동일한 층 상에 이격되어 배치된다. 상기 제1 안정화 트랜지스터(NT15) 및 상기 제2 안정화 트랜지스터(NT16)의 제2 제어전극들(GE15-2, GE16-2)은 상기 제2 배선(CL20)에 연결된다.
도 11에는 상기 트랜지스터들(NT3, NT4, NT15, NT16) 중 상기 제1 제어 트랜지스터(NT3)의 단면만이 도시되어 있으나, 나머지 트랜지스터들(NT4, NT15, NT16) 역시 도 11에 도시된 것과 동일한 층 구조를 갖는다.
상기 제1 기판(DS1)의 일면 상에 상기 제1 제어 트랜지스터(NT3)의 제1 제어전극(GE3-1)이 배치된다. 상기 제1 절연층(12)이 상기 제1 제어전극(GE3-1)을 커버한다.
상기 제1 절연층(12) 상에 상기 제1 제어전극(GE3-1)과 중첩하는 활성층(AL3)이 배치된다. 상기 활성층(AL3)은 반도체층과 오믹 컨택층을 포함할 수 있다. 상기 제1 절연층(12) 상에 상기 제1 제어 트랜지스터(NT3)의 입력전극(SE3)과 출력전극(DE3)이 배치된다. 상기 입력전극(SE3)과 상기 출력전극(DE3) 각각은 상기 활성층(AL3)과 적어도 일부가 중첩한다.
상기 제1 절연층(12) 상에 상기 활성층(AL3), 상기 입력전극(SE3)과 상기 출력전극(DE3)을 커버하는 상기 제2 절연층(14)이 배치된다. 상기 제2 절연층(14) 상에 상기 제1 제어 트랜지스터(NT3)의 제2 제어전극(GE3-2)이 배치된다. 상기 제2 절연층(14) 상에 상기 제2 제어전극(GE3-2)을 커버하는 제3 절연층(16)이 배치된다.
상기 킹크 전류는 높은 출력-입력 전압(또는 드레인-소스 전압)이 인가된 상태에서 상기 출력전극(DE3) 영역에서 발생한다. 상기 출력전극(DE3)과 상기 활성층(AL3)의 접합 영역에서 급격한 밴드변화에 의해 밴드 투 밴드 터널링 현상이 발생한다. 상기 밴드 투 밴드 터널링 현상으로 인해 증가된 정공전류(hole current)는 상기 킹크 전류를 일으킨다.
상기 제1 제어전극(GE3-1)과 상기 제2 제어전극(GE3-2)을 포함하는 상기 제1 제어 트랜지스터(NT3)는 상기 킹크 전류가 감소한다. 상기 제2 제어전극(GE3-2)에 인가된 플러스의 바이어스 전압은 밴드 투 밴드 터널링에 의해 형성된 전자-정공쌍 중 상기 출력전극(DE3) 영역의 정공 이동을 제한한다. 상기 제2 제어전극(GE3-2)에 상기 플러스의 바이어스 전압이 인가되면, 상기 출력전극(DE3) 영역에 전자들이 모이게 되고, 상대적으로 정공은 채널의 중심에 위치하게 된다. 상기 채널의 중심에 배치된 정공들은 상기 킹크 전류의 흐름을 방해한다.
이와 같이, 상기 제1 노드(NQ)에 연결된 트랜지스터들(NT3, NT4, NT15, NT16)에서 상기 킹크 전류가 감소하면, 상기 제1 출력 트랜지스터(NT1)는 늦게 턴-온되지 않는다. 따라서, 상기 스테이지들에서 출력되는 상기 게이트 신호들은 지연되지 않는다.
이상 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시 예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
DP: 표시패널 DS1: 제1 기판
DS2: 제2 기판 100: 게이트 구동회로
200: 데이터 구동회로 300: 회로기판
SRC1~SRCn: 스테이지 111: 제1 출력부
112: 제2 출력부 113: 제어부
115: 홀딩부 116: 스위칭부
117: 안정화부

Claims (26)

  1. 각각이 게이트 신호를 출력하며 종속적으로 연결된 복수 개의 스테이지들을 포함하는 게이트 구동회로에 있어서,
    상기 복수 각각이 게이트 신호를 출력하며 종속적으로 연결된 복수 개의 스테이지들을 포함하는 게이트 구동회로에 있어서,
    상기 복수 개의 스테이지들 중 i번째 스테이지는(여기서, i는 2 이상의 정수),
    상기 i번째 스테이지의 이전 스테이지의 제어신호에 응답하여 전위가 상승되는 제1 노드에 연결된 제어전극을 포함하고, 클럭 신호를 수신하여 상기 i번째 스테이지의 게이트 신호를 출력하는 출력 트랜지스터; 및
    상기 제1 노드에 연결된 출력전극을 포함하는 적어도 하나의 제어 트랜지스터를 포함하고, 상기 출력 트랜지스터의 온/오프를 제어하는 제어부를 포함하고,
    상기 적어도 하나의 제어 트랜지스터는 스위칭 제어신호를 수신하는 제1 제어전극 및 상기 제1 제어전극과 다른 층 상에 배치되고 일정한 레벨을 갖는 기준전압을 수신하는 제2 제어전극을 포함하고,
    상기 복수 개의 스테이지들 각각은 복수 개의 화소들을 포함하는 표시패널에 상기 게이트 신호를 제공하며,
    상기 복수 개의 화소들 중 적어도 어느 하나의 화소는,
    게이트 신호에 응답하여 데이터 신호를 출력하는 박막 트랜지스터;
    상기 박막 트랜지스터에 연결된 제1 전극, 및 상기 제1 전극과 액정층을 사이에 두고 배치된 제2 전극을 포함하는 액정 커패시터를 포함하고,
    상기 제1 전극은 상기 데이터 신호에 대응하는 전압을 수신하고, 상기 제2 전극은 상기 제1 전극이 수신한 전압과 레벨이 다른 전압을 수신하며,
    상기 기준전압은 상기 제2 전극이 수신한 전압과 동일한 레벨을 갖는 것을 특징으로 하는 게이트 구동회로.
  2. 제1 항에 있어서,
    상기 기준전압은 플러스 전압인 것을 특징으로 하는 게이트 구동회로.
  3. 제2 항에 있어서,
    상기 기준전압은 0V보다 크고 15V보다 작거나 같은 것을 특징으로 하는 게이트 구동회로.
  4. 제2 항에 있어서,
    상기 적어도 하나의 제어 트랜지스터는,
    상기 제1 제어전극 상에 중첩하며 절연되게 배치된 활성층;
    상기 활성층 상에 중첩되게 배치된 입력전극; 및
    상기 활성층 상에 중첩되며 상기 입력전극과 이격되어 배치된 출력전극을 더 포함하며,
    상기 입력전극 및 상기 출력전극은 상기 제2 제어전극 아래에 절연되게 배치된 것을 특징으로 하는 게이트 구동회로.
  5. 제2 항에 있어서,
    상기 어느 하나의 화소는 상기 액정 커패시터에 병렬로 연결된 스토리지 커패시터를 더 포함하는 게이트 구동회로.
  6. 제2 항에 있어서,
    상기 이전 스테이지는 i-1번째 스테이지인 것을 특징으로 하는 게이트 구동회로.
  7. 제6 항에 있어서,
    상기 적어도 하나의 제어 트랜지스터는 상기 제1 노드의 전위를 상승시켜 상기 출력 트랜지스터를 턴-온시키는 제1 제어 트랜지스터를 포함하고,
    상기 제1 제어 트랜지스터의 상기 스위칭 제어신호는 상기 i-1번째 스테이지의 캐리 신호인 것을 특징으로 하는 게이트 구동회로.
  8. 제7 항에 있어서,
    상기 제1 제어 트랜지스터는 상기 i-1번째 스테이지의 상기 캐리 신호가 공통으로 인가되는 제1 제어전극과 입력전극, 상기 제1 노드에 연결된 출력전극, 및 상기 기준전압을 수신하는 제2 제어전극을 포함하는 것을 특징으로 하는 게이트 구동회로.
  9. 제7 항에 있어서,
    상기 적어도 하나의 제어 트랜지스터는 상기 제1 노드의 전위를 다운시켜 상기 출력 트랜지스터를 턴-오프시키는 제2 제어 트랜지스터를 더 포함하고,
    상기 제2 제어 트랜지스터의 상기 스위칭 제어신호는 상기 i번째 스테이지의 다음 스테이지의 게이트 신호인 것을 특징으로 하는 게이트 구동회로.
  10. 제9 항에 있어서,
    상기 i번째 스테이지의 상기 다음 스테이지는 i+1번째 스테이지이고,
    상기 제2 제어 트랜지스터는 상기 i+1번째 스테이지의 게이트 신호가 인가되는 제1 제어전극, 상기 제1 노드의 전위를 다운시키는 로우 전압을 수신하는 입력전극, 상기 제1 노드에 연결된 출력 전극, 및 상기 기준전압을 수신하는 제2 제어전극을 포함하는 것을 특징으로 하는 게이트 구동회로.
  11. 제10 항에 있어서,
    상기 i번째 스테이지는 상기 제1 노드를 상기 로우 전압으로 안정화시키는 안정화부를 포함하고, 상기 안정화부는,
    i+2번째 스테이지의 게이트 신호에 응답하여 상기 제1 노드에 상기 로우 전압을 공급하는 제1 안정화 트랜지스터; 및
    상기 출력 트랜지스터의 턴-오프 구간 동안 상기 제1 노드의 전위를 상기 로우 전압으로 홀딩시키는 제2 안정화 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동회로.
  12. 제11 항에 있어서,
    상기 제1 안정화 트랜지스터는 상기 i+2번째 스테이지의 게이트 신호가 인가되는 제1 제어전극, 상기 로우 전압이 인가되는 입력전극, 상기 제1 노드에 연결된 출력전극, 및 상기 기준전압이 인가되는 제2 제어전극을 포함하고
    상기 제2 안정화 트랜지스터는 제2 노드에 연결된 제1 제어전극, 상기 로우 전압이 인가되는 입력전극, 상기 제1 노드에 연결된 출력전극, 및 상기 기준전압이 인가되는 제2 제어전극을 포함하는 것을 특징으로 하는 게이트 구동회로.
  13. 복수 개의 게이트 라인들, 복수 개의 게이트 라인들과 절연되게 교차하는 복수 개의 데이터 라인들, 대응하는 게이트 라인과 대응하는 데이터 라인에 각각 연결된 복수 개의 화소들을 포함하는 표시패널;
    상기 복수 개의 데이터 라인들에 데이터 신호들을 제공하는 데이터 구동회로; 및
    종속적으로 연결된 복수 개의 스테이지들을 포함하고, 상기 복수 개의 게이트 라인들에 게이트 신호들을 제공하는 게이트 구동회로를 포함하고,
    상기 복수 개의 스테이지들 중 i번째 스테이지는(여기서, i는 2 이상의 정수),
    상기 i번째 스테이지의 이전 스테이지의 제어 신호에 응답하여 전위가 상승되는 제1 노드에 연결된 제어전극을 포함하고, 클럭 신호를 수신하여 상기 i번째 스테이지의 게이트 신호를 출력하는 출력 트랜지스터; 및
    상기 제1 노드에 연결된 출력전극을 포함하는 적어도 하나의 제어 트랜지스터를 포함하고, 상기 출력 트랜지스터의 온/오프를 제어하는 제어부를 포함하고,
    상기 적어도 하나의 제어 트랜지스터는 스위칭 제어신호를 수신하는 제1 제어전극 및 상기 제1 제어전극과 다른 층 상에 배치되고 기준전압을 수신하는 제2 제어전극을 포함하고,
    상기 복수 개의 화소들 중 적어도 어느 하나의 화소는,
    상기 i번째 스테이지의 상기 게이트 신호에 응답하여 상기 i번째 스테이지의 데이터 신호를 출력하는 박막 트랜지스터;
    상기 박막 트랜지스터에 연결된 제1 전극, 및 상기 제1 전극과 액정층을 사이에 두고 배치된 제2 전극을 포함하는 액정 커패시터를 포함하고,
    상기 제1 전극은 상기 i번째 스테이지의 상기 데이터 신호에 대응하는 전압을 수신하고, 상기 제2 전극은 상기 제1 전극이 수신한 전압과 레벨이 다른 전압을 수신하며,
    상기 기준전압은 상기 제2 전극이 수신한 전압과 동일한 레벨을 갖는 것을 특징으로 하는 표시장치.
  14. 제13 항에 있어서,
    상기 기준전압은 플러스 전압인 것을 특징으로 하는 표시장치.
  15. 제13 항에 있어서, 상기 적어도 하나의 제어 트랜지스터는,
    상기 제1 제어전극 상에 중첩하며 절연되게 배치된 제1 활성층;
    상기 제1 활성층 상에 중첩되게 배치된 입력전극; 및
    상기 제1 활성층 상에 중첩되며 상기 입력전극과 이격되어 배치된 출력전극을 더 포함하며,
    상기 입력전극 및 상기 출력전극은 상기 제2 제어전극 아래에 절연되게 배치된 것을 특징으로 하는 표시장치.
  16. 제15 항에 있어서,
    상기 박막 트랜지스터는 상기 대응하는 게이트 라인으로부터 분기된 게이트 전극, 상기 게이트 전극 상에 중첩하며 절연되게 배치된 제2 활성층, 상기 제2 활성층 상에 중첩되게 배치된 소스 전극, 및 상기 제2 활성층 상에 중첩되며 상기 소스 전극과 이격되어 배치된 드레인 전극을 포함하고,
    상기 액정 커패시터는 상기 드레인 전극에 전기적으로 연결된 제1 전극, 및 상기 제1 전극과 액정층을 사이에 두고 배치된 제2 전극을 포함하고,
    상기 제2 활성층과 상기 제1 활성층은 동일한 층 상에 배치되고, 상기 제1 전극과 상기 제2 제어전극은 동일한 층 상에 배치되고,
    상기 어느 하나의 화소는 상기 액정 커패시터에 병렬로 연결된 스토리지 커패시터를 더 포함하는 것을 특징으로 하는 표시장치.
  17. 제16 항에 있어서,
    상기 제1 전극은 화소전압을 수신하고, 상기 제2 전극은 상기 화소전압과 레벨이 다른 공통전압을 수신하며,
    상기 기준전압은 상기 공통전압과 동일한 레벨을 갖는 것을 특징으로 하는 표시장치.
  18. 제17 항에 있어서,
    상기 스토리지 커패시터는 상기 제1 전극 및 상기 제1 전극과 절연층을 사이에 두고 배치된 스토리지 라인을 포함하고,
    상기 스토리지 라인은 상기 화소전압과 레벨이 다른 스토리지 전압을 수신하며,
    상기 기준전압은 상기 스토리지 전압과 동일한 레벨을 갖는 것을 특징으로 하는 표시장치.
  19. 제13 항에 있어서, 상기 이전 스테이지는 i-1번째 스테이지인 것을 특징으로 하는 표시장치.
  20. 제19 항에 있어서, 상기 적어도 하나의 제어 트랜지스터는 상기 제1 노드의 전위를 상승시켜 상기 출력 트랜지스터를 턴-온시키는 제1 제어 트랜지스터를 포함하고,
    상기 제1 제어 트랜지스터의 상기 스위칭 제어신호는 상기 i-1번째 스테이지의 캐리 신호인 것을 특징으로 하는 표시장치.
  21. 제20 항에 있어서,
    상기 제1 제어 트랜지스터는 상기 i-1번째 스테이지의 상기 캐리 신호가 공통으로 인가되는 제1 제어전극과 입력전극, 상기 제1 노드에 연결된 출력전극, 및 상기 기준전압을 수신하는 제2 제어전극을 포함하는 것을 특징으로 하는 표시장치.
  22. 제21 항에 있어서,
    상기 적어도 하나의 제어 트랜지스터는 상기 제1 노드의 전위를 다운시켜 상기 출력 트랜지스터를 턴-오프시키는 제2 제어 트랜지스터를 더 포함하고,
    상기 제2 제어 트랜지스터의 상기 스위칭 제어신호는 상기 i번째 스테이지의 다음 스테이지의 게이트 신호인 것을 특징으로 하는 표시장치.
  23. 제22 항에 있어서,
    상기 i번째 스테이지의 상기 다음 스테이지는 i+1번째 스테이지이고,
    상기 제2 제어 트랜지스터는 상기 i+1번째 스테이지의 게이트 신호가 인가되는 제1 제어전극, 상기 제1 노드의 전위를 다운시키는 로우 전압을 수신하는 입력전극, 상기 제1 노드에 연결된 출력 전극, 및 상기 기준전압을 수신하는 제2 제어전극을 포함하는 것을 특징으로 하는 표시장치.
  24. 제23 항에 있어서,
    상기 i번째 스테이지는 상기 제1 노드를 상기 로우 전압으로 안정화시키는 안정화부를 더 포함하고, 상기 안정화부는,
    i+2번째 스테이지의 게이트 신호에 응답하여 상기 제1 노드에 상기 로우 전압을 공급하는 제1 안정화 트랜지스터; 및
    상기 출력 트랜지스터의 턴-오프 구간 동안 상기 제1 노드의 전위를 상기 로우 전압으로 홀딩시키는 제2 안정화 트랜지스터를 포함하는 것을 특징으로 하는 표시장치.
  25. 제24 항에 있어서,
    상기 제1 안정화 트랜지스터는 상기 i+2번째 스테이지의 게이트 신호가 인가되는 제1 제어전극, 상기 로우 전압이 인가되는 입력전극, 상기 제1 노드에 연결된 출력전극, 및 상기 기준전압이 인가되는 제2 제어전극을 포함하고
    상기 제2 안정화 트랜지스터는 제2 노드에 연결된 제1 제어전극, 상기 로우 전압이 인가되는 입력전극, 상기 제1 노드에 연결된 출력전극, 및 상기 기준전압이 인가되는 제2 제어전극을 포함하는 것을 특징으로 하는 표시장치.
  26. 제13 항에 있어서,
    상기 출력 트랜지스터는 상기 클럭 신호가 인가되는 입력전극 및 상기 i번째 스테이지의 상기 게이트 신호를 출력하는 출력전극을 포함하는 것을 특징으로 하는 표시장치.
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