JP2019191327A - 表示装置およびその駆動方法 - Google Patents
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Abstract
【課題】表示むらの発生を抑制することのできる低消費電力のゲートドライバを備えた表示装置を実現する。【解決手段】シフトレジスタを構成する単位回路内のバッファトランジスタを介して直流電圧VDCをアクティブな走査信号としてゲートバスラインに印加する方式のゲートドライバが採用され、表示装置には、当該直流電圧VDCを生成する直流電圧生成回路が設けられる。直流電圧生成回路は、各フレーム期間に、直流電圧VDCの電圧レベルを変化させる。例えば、直流電圧入力端子が垂直走査終了側に設けられている場合に、直流電圧生成回路は、各フレーム期間に、直流電圧VDCの電圧レベルを徐々に低下させる。【選択図】図1
Description
以下の開示は、シフトレジスタ内のトランジスタを介して直流電圧をアクティブな走査信号としてゲートバスライン(走査信号線)に与える方式のモノリシックゲートドライバを備える表示装置およびその駆動方法に関する。
従来より、複数本のソースバスライン(映像信号線)および複数本のゲートバスラインを含む表示部を備えたアクティブマトリクス型の液晶表示装置が知られている。このような液晶表示装置に関し、従来、ゲートバスラインを駆動するためのゲートドライバ(走査信号線駆動回路)は、液晶パネルを構成する基板の周辺部にIC(Integrated Circuit)チップとして搭載されることが多かった。しかしながら、近年、狭額縁化を図るために、液晶パネルを構成する2枚のガラス基板のうちの一方の基板であるアレイ基板上に直接的にゲートドライバを形成することが徐々に多くなされている。このようなゲートドライバは「モノリシックゲートドライバ」と呼ばれている。
アクティブマトリクス型の液晶表示装置の表示部には、上記複数本のソースバスラインと上記複数本のゲートバスラインとの交差点にそれぞれ対応して設けられた複数個の画素形成部が形成されている。複数個の画素形成部はマトリクス状に配置されて画素アレイを構成している。各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されるとともに当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子である薄膜トランジスタや、画素電圧値を保持するための画素容量などを含んでいる。
画素電圧値を示す映像信号はソースバスラインによって伝達される。しかしながら、各ソースバスラインは複数行分の画素電圧値を示す映像信号を一時(同時)に伝達することができない。このため、マトリクス状に配置された上述の画素形成部内の画素容量への映像信号の書き込み(充電)は1行ずつ順次に行われる。そこで、上記複数本のゲートバスラインが所定期間ずつ順次に選択されるように、ゲートドライバは複数段からなるシフトレジスタによって構成されている。そして、シフトレジスタの各段から順次にアクティブな走査信号が出力されることによって、上述のように、画素容量への映像信号の書き込みが1行ずつ順次に行われる。なお、本明細書においては、シフトレジスタの各段を構成する回路のことを「単位回路」という。また、単位回路内のトランジスタ(典型的にはTFT)のうちゲート端子の電位に応じてゲートバスラインへのアクティブな走査信号の出力を制御するためのトランジスタのことを「バッファトランジスタ」という。
モノリシックゲートドライバでは、一般的には、シフトレジスタを構成する単位回路内のバッファトランジスタを介してクロック信号のハイレベル電圧がアクティブな走査信号としてゲートバスラインに印加される。しかしながら、パネルの大型化や高精細化が進むにつれて、シフトレジスタの動作による消費電力が増大している。そこで、低消費電力化の観点から、シフトレジスタを構成する単位回路内のバッファトランジスタを介して直流電圧をアクティブな走査信号としてゲートバスラインに印加する方式(以下、便宜上「DC方式」という。)が提案されている。このようなDC方式を採用する液晶表示装置については、例えば、国際公開2010/146738号パンフレット、特開2010−86640号公報、国際公開2010/150574号パンフレットに記載されている。
ところが、近年の特に高精細大型パネルでは、従来と比較して、ゲートバスラインの負荷が顕著に大きくなっており、かつ、1水平走査期間の長さが顕著に短くなっている。このため、バッファトランジスタを介して直流電圧によってゲートバスラインの充電を行う際の充電電流が大きくなっている。また、その直流電圧はパネル上の入力端子(以下、「直流電圧入力端子」という。)から所定の配線を介してシフトレジスタの各段(各単位回路)に供給されるところ、パネルが大きいほど配線抵抗も大きい。以上のことから、特に大型パネルでは、図34に示すように、配線抵抗の大きさに起因して直流電圧VDCに関して大きな電圧降下が生じ、アクティブな走査信号として実際にゲートバスラインに印加される電圧(以下、「走査電圧」という。)は、直流電圧入力端子99からの離れた位置にあるゲートバスラインほど小さくなっている。なお、図34では、ゲートドライバに符号90を付し、ゲートドライバ内のシフトレジスタの1〜n段目の単位回路に符号9(1)〜9(n)を付し、バッファトランジスタに符号Tbを付し、1〜n行目のゲートバスラインに符号GL(1)〜GL(n)を付し、1〜n行目のゲートバスラインにそれぞれ印加される走査電圧を符号VS(1)〜VS(n)で表している。
以上のように、高精細大型パネルでDC方式が採用されている場合には、直流電圧入力端子に近い位置にあるゲートバスラインと直流電圧入力端子から遠い位置にあるゲートバスラインとでは走査電圧の大きさが異なる。より詳しくは、ゲートバスライン毎に走査電圧の大きさが異なる。このため、画素形成部での充電率が1行毎に異なることとなり、表示むらが引き起こされる。なお、上述したいずれの先行技術文献にも、直流電圧用の配線部での配線抵抗に起因する走査電圧の低下やそれに基づく表示むらについては何ら記載されていない。
そこで、以下の開示は、表示むらの発生を抑制することのできる低消費電力のゲートドライバを備えた表示装置を実現することを目的とする。
いくつかの実施形態による表示装置は、
それぞれが複数の画素形成部に接続された複数の走査信号線と、各フレーム期間に前記複数の走査信号線を順次に選択状態にすることによって垂直走査を行う走査信号線駆動回路とを含む表示パネルと、
走査信号線を選択状態にするための直流電圧を生成する直流電圧生成回路と
を備え、
前記表示パネルは、前記直流電圧生成回路で生成された直流電圧を受け取る直流電圧入力端子を有し、
前記走査信号線駆動回路は、複数のクロック信号に基づいてシフト動作を行うように構成された、前記複数の走査信号線にそれぞれ対応するように設けられた複数の単位回路からなるシフトレジスタを含み、
各単位回路は、
対応する走査信号線に走査信号を出力する第1出力ノードと、
他の単位回路の動作を制御する制御信号を出力する第2出力ノードと、
他の単位回路の第2出力ノードから出力された制御信号に基づいてオフレベルからオンレベルに変化するように構成された第1ノードと、
前記第1ノードに接続された制御端子と、前記直流電圧入力端子に接続された第1導通端子と、前記第1出力ノードに接続された第2導通端子とを有する第1の出力制御トランジスタと、
前記第1ノードに接続された制御端子と、対応するクロック信号が与えられる第1導通端子と、前記第2出力ノードに接続された第2導通端子とを有する第2の出力制御トランジスタと
を含み、
前記直流電圧生成回路は、各フレーム期間に、前記直流電圧の電圧レベルを変化させる。
それぞれが複数の画素形成部に接続された複数の走査信号線と、各フレーム期間に前記複数の走査信号線を順次に選択状態にすることによって垂直走査を行う走査信号線駆動回路とを含む表示パネルと、
走査信号線を選択状態にするための直流電圧を生成する直流電圧生成回路と
を備え、
前記表示パネルは、前記直流電圧生成回路で生成された直流電圧を受け取る直流電圧入力端子を有し、
前記走査信号線駆動回路は、複数のクロック信号に基づいてシフト動作を行うように構成された、前記複数の走査信号線にそれぞれ対応するように設けられた複数の単位回路からなるシフトレジスタを含み、
各単位回路は、
対応する走査信号線に走査信号を出力する第1出力ノードと、
他の単位回路の動作を制御する制御信号を出力する第2出力ノードと、
他の単位回路の第2出力ノードから出力された制御信号に基づいてオフレベルからオンレベルに変化するように構成された第1ノードと、
前記第1ノードに接続された制御端子と、前記直流電圧入力端子に接続された第1導通端子と、前記第1出力ノードに接続された第2導通端子とを有する第1の出力制御トランジスタと、
前記第1ノードに接続された制御端子と、対応するクロック信号が与えられる第1導通端子と、前記第2出力ノードに接続された第2導通端子とを有する第2の出力制御トランジスタと
を含み、
前記直流電圧生成回路は、各フレーム期間に、前記直流電圧の電圧レベルを変化させる。
いくつかの実施形態によれば、各単位回路内の第1の出力制御トランジスタがバッファトランジスタとして機能し、第1の出力制御トランジスタの第1導通端子には直流電圧が与えられる。このため、シフトレジスタを動作させるクロック信号のクロック動作に起因する第1の出力制御トランジスタの制御端子−第1導通端子間の容量への充放電は生じない。従って、従来と比較して、消費電力が大幅に低減される。また、各フレーム期間に、直流電圧入力端子での直流電圧の電圧レベルは変化する。このため、走査信号線間での走査電圧(走査信号線を選択状態にする際に当該走査信号線に印加される電圧)の大きさのばらつきを小さくすることができる。それ故、表示むらの発生が抑制される。以上より、表示むらの発生を抑制することのできる低消費電力の走査信号線駆動回路を備えた表示装置が実現される。
以下、実施形態について説明する。各実施形態では、nチャネル型の薄膜トランジスタが採用されている例を挙げて説明する。これに関し、nチャネル型トランジスタについてはドレインとソースのうち電位の高い方がドレインと呼ばれているが、本明細書の説明では、一方をドレイン,他方をソースと定義するので、ドレイン電位よりもソース電位の方が高くなることもある。なお、第2の実施形態以降では、主に第1の実施形態と異なる点について説明を行い、第1の実施形態と同様の点については適宜説明を省略する。
<0.表示装置の機能構成など>
まず、全ての実施形態に共通する事項について説明する。図2は、全ての実施形態における液晶表示装置の機能構成を示すブロック図である。なお、図2は機能構成を示す図であるので、構成要素間の位置関係などについては実際とは異なっている。この液晶表示装置は、図2に示すように、表示制御回路100とゲートドライバ200とソースドライバ300と直流電圧生成回路400と表示部500とを備えている。ゲートドライバ200と表示部500とは同じガラス基板上に形成されている。すなわち、ゲートドライバ200は、モノリシックゲートドライバである。
まず、全ての実施形態に共通する事項について説明する。図2は、全ての実施形態における液晶表示装置の機能構成を示すブロック図である。なお、図2は機能構成を示す図であるので、構成要素間の位置関係などについては実際とは異なっている。この液晶表示装置は、図2に示すように、表示制御回路100とゲートドライバ200とソースドライバ300と直流電圧生成回路400と表示部500とを備えている。ゲートドライバ200と表示部500とは同じガラス基板上に形成されている。すなわち、ゲートドライバ200は、モノリシックゲートドライバである。
図2に関し、表示部500には、複数本のソースバスライン(映像信号線)SLと複数本のゲートバスライン(走査信号線)GLとが配設されている。表示部500内において、ソースバスラインSLとゲートバスラインGLとの交差点には、画素を形成する画素形成部が設けられている。図3は、1つの画素形成部5の構成を示す回路図である。画素形成部5には、対応する交差点を通過するゲートバスラインGLにゲート端子が接続されると共に当該交差点を通過するソースバスラインSLにソース端子が接続されたスイッチング素子である画素TFT(薄膜トランジスタ)50と、画素TFT50のドレイン端子に接続された画素電極51と、表示部500内に形成されている複数個の画素形成部5に共通的に設けられた共通電極54および補助容量電極55と、画素電極51と共通電極54とによって形成される液晶容量52と、画素電極51と補助容量電極55とによって形成される補助容量53とが含まれている。液晶容量52と補助容量53とによって画素容量56が構成されている。なお、画素形成部5の構成は図3に示す構成には限定されず、例えば、補助容量53および補助容量電極55が設けられていない構成を採用することもできる。
画素TFT50としては、半導体層に酸化物半導体を用いた薄膜トランジスタ(酸化物TFT)が用いられる。酸化物TFTとしては、例えば、In−Ga−Zn−O系の半導体(例えば酸化インジウムガリウム亜鉛)を含む酸化物半導体層を有する薄膜トランジスタを採用することができる。これらの点については、ゲートドライバ200内の薄膜トランジスタについても同様である。酸化物TFTを用いることによって、例えばオフリークを低減することが可能となる。なお、画素TFT50やゲートドライバ200内の薄膜トランジスタとして半導体層にアモルファスシリコンを用いた薄膜トランジスタ(a−Si TFT),半導体層に微結晶シリコンを用いた薄膜トランジスタ,半導体層に低温ポリシリコンを用いた薄膜トランジスタ(LTPS−TFT)などを用いる場合にも本発明を適用することができる。
以下、図2に示す構成要素の動作について説明する。表示制御回路100は、外部から送られる画像信号DATと水平同期信号や垂直同期信号などのタイミング信号群TGとを受け取り、デジタル映像信号DVと、ゲートドライバ200の動作を制御するためのゲート制御信号GCTLと、ソースドライバ300の動作を制御するためのソース制御信号SCTLとを出力する。ゲート制御信号GCTLには、ゲートスタートパルス信号,ゲートクロック信号などが含まれている。ソース制御信号SCTLには、ソーススタートパルス信号,ソースクロック信号,およびラッチストローブ信号が含まれている。
直流電圧生成回路400は、表示制御回路100から送られるゲート制御信号GCTLに基づいて、所定の電源回路(不図示)によって供給される直流電源電圧Vddからゲートドライバ200に供給するための直流電圧VDCを生成する。その際、直流電圧生成回路400は、各フレーム期間において、直流電圧VDCの電圧レベルを変化させる。これについての詳しい説明は後述する。なお、直流電圧生成回路400で生成される直流電圧VDCは、ゲートバスラインGLを選択状態にする電圧レベルを有する電圧である。
ゲートドライバ200は、表示制御回路100から送られるゲート制御信号GCTLと直流電圧生成回路400から供給される直流電圧VDCとに基づいて、アクティブな走査信号の各ゲートバスラインGLへの印加を1垂直走査期間を周期として繰り返す。すなわち、ゲートドライバ200は、各フレーム期間に上記複数本のゲートバスラインGLを順次に選択状態にすることによって垂直走査を行う。
ところで、ゲートドライバ200は、例えば、図4に示すように、表示部500の一端側に配置されたシフトレジスタ210Lを含むゲートドライバ200Lと、表示部500の他端側に配置されたシフトレジスタ210Rを含むゲートドライバ200Rとによって構成されている。シフトレジスタ210Lは、上記複数本(ここでは「n本」とする)のゲートバスラインGL(1)〜GL(n)にそれぞれ対応するように設けられたn個の単位回路2L(1)〜2L(n)によって構成されている。同様に、シフトレジスタ210Rは、n本のゲートバスラインGL(1)〜GL(n)にそれぞれ対応するように設けられたn個の単位回路2R(1)〜2R(n)によって構成されている。シフトレジスタ210L,210Rは、複数のクロック信号(ゲートクロック信号)に基づいてシフト動作を行うように構成されている。各ゲートバスラインGL(1)〜GL(n)は、シフトレジスタ210Lおよびシフトレジスタ210Rの双方によって駆動される。
ソースドライバ300は、表示制御回路100から送られるデジタル映像信号DVとソース制御信号SCTLとに基づいて、ソースバスラインSLに駆動用映像信号を印加する。このとき、ソースドライバ300では、ソースクロック信号のパルスが発生するタイミングで、各ソースバスラインSLに印加すべき電圧を示すデジタル映像信号DVが順次に保持される。そして、ラッチストローブ信号のパルスが発生するタイミングで、上記保持されたデジタル映像信号DVがアナログ電圧に変換される。その変換されたアナログ電圧は、駆動用映像信号として全てのソースバスラインSLに一斉に印加される。
以上のようにして、ゲートバスラインGLに走査信号が印加され、ソースバスラインSLに駆動用映像信号が印加されることにより、外部から送られる画像信号DATに応じた画像が表示部500に表示される。
ところで、図2に示す構成要素のうちのゲートドライバ200の構成が実施形態毎に異なっている。そこで、以下、ゲートドライバ200の詳細な構成や動作などについて実施形態毎に説明する。
<1.第1の実施形態>
<1.1 直流電圧入力端子の位置と垂直走査方向との関係>
図5を参照しつつ、直流電圧入力端子64の位置と垂直走査方向との関係について説明する。液晶表示装置を構成する液晶パネル60は2枚のガラス基板からなる。一方のガラス基板はアレイ基板と呼ばれており、他方のガラス基板は対向基板と呼ばれている。アレイ基板と対向基板とは、例えばシール材によって貼り合わせられている。アレイ基板の面積は対向基板の面積よりも大きい。従って、アレイ基板上の領域には、対向基板とは対向していない領域である額縁領域62が存在する。なお、本明細書では、アレイ基板と対向基板とが完全に対向している領域(図5において符号61を付した領域)のことを「アクティブ領域」という。
<1.1 直流電圧入力端子の位置と垂直走査方向との関係>
図5を参照しつつ、直流電圧入力端子64の位置と垂直走査方向との関係について説明する。液晶表示装置を構成する液晶パネル60は2枚のガラス基板からなる。一方のガラス基板はアレイ基板と呼ばれており、他方のガラス基板は対向基板と呼ばれている。アレイ基板と対向基板とは、例えばシール材によって貼り合わせられている。アレイ基板の面積は対向基板の面積よりも大きい。従って、アレイ基板上の領域には、対向基板とは対向していない領域である額縁領域62が存在する。なお、本明細書では、アレイ基板と対向基板とが完全に対向している領域(図5において符号61を付した領域)のことを「アクティブ領域」という。
本実施形態においては、図5に示すように、アクティブ領域61の下方に額縁領域62が設けられている。表示部500およびゲートドライバ200L,200Rは、アクティブ領域61に設けられている。このような構成において、各フレーム期間にゲートバスラインGLは図5における上方から下方へと1本ずつ順次に選択状態とされる。すなわち、垂直走査方向は、図5で符号71を付した矢印で示される方向となっている。なお、以下においては、各フレーム期間に最初に選択状態とされるゲートバスラインGLが存在する側を「垂直走査開始側」といい、各フレーム期間に最後に選択状態とされるゲートバスラインGLが存在する側を「垂直走査終了側」という。ゲートドライバ200L,200Rには、図5に示すように、額縁領域62側からゲート制御信号GCTLおよび直流電圧VDCが入力される。すなわち、本実施形態においては、直流電圧生成回路400で生成された直流電圧VDCを受け取る直流電圧入力端子64が液晶パネル60上の垂直走査終了側に設けられており、直流電圧VDCは垂直走査開始側からではなく垂直走査終了側からゲートドライバ200L,200Rに入力される。なお、ゲート制御信号GCTLは複数の信号からなるのでゲート制御信号GCTL用の入力端子は実際には図5の左右に複数個ずつ存在するが、便宜上、図5では左右に1個ずつだけゲート制御信号GCTL用の入力端子を図示している。
ところで、モノリシックゲートドライバで生成される各種信号(後述するセット信号、リセット信号など)については、各フレーム期間で垂直走査が進むにつれて波形がなまっていく傾向にある。従って、ゲートドライバ200L,200Rへのゲート制御信号GCTLおよび直流電圧VDCの入力は、本実施形態のように垂直走査終了側から行うのが好ましい。
<1.2 ゲートドライバの構成>
<1.2.1 シフトレジスタの構成>
図6は、ゲートドライバ200L内のシフトレジスタ210Lの構成を示すブロック図である。シフトレジスタ210Lは上述したようにn個の単位回路2L(1)〜2L(n)によって構成されているが、図6には1〜8行目までのゲートバスラインGL(1)〜GL(8)に対応する単位回路2L(1)〜2L(8)のみを示している。なお、図4から把握されるようにシフトレジスタ210Lとシフトレジスタ210Rとは同じように構成されているので、以下ではシフトレジスタ210Lの構成のみについて説明を行い、シフトレジスタ210Rの構成についての説明は省略する。また、以下においては、シフトレジスタ210L内の不特定の単位回路に言及する際には単位回路に符号2Lを付し、シフトレジスタ210Lおよびシフトレジスタ210R内の不特定の単位回路に言及する際には単位回路に符号2を付す。
<1.2.1 シフトレジスタの構成>
図6は、ゲートドライバ200L内のシフトレジスタ210Lの構成を示すブロック図である。シフトレジスタ210Lは上述したようにn個の単位回路2L(1)〜2L(n)によって構成されているが、図6には1〜8行目までのゲートバスラインGL(1)〜GL(8)に対応する単位回路2L(1)〜2L(8)のみを示している。なお、図4から把握されるようにシフトレジスタ210Lとシフトレジスタ210Rとは同じように構成されているので、以下ではシフトレジスタ210Lの構成のみについて説明を行い、シフトレジスタ210Rの構成についての説明は省略する。また、以下においては、シフトレジスタ210L内の不特定の単位回路に言及する際には単位回路に符号2Lを付し、シフトレジスタ210Lおよびシフトレジスタ210R内の不特定の単位回路に言及する際には単位回路に符号2を付す。
ところで、本実施形態においては、ゲートドライバ200の動作を制御するためのローレベルの直流電源電圧として、従来より画素TFT50をオフ状態にする(ゲートバスラインGLを非選択状態にする)ために用いられている電圧レベルを有する第1のゲートロー電圧Vgl1と、第1のゲートロー電圧Vgl1の電圧レベルよりも低い電圧レベルを有する第2のゲートロー電圧Vgl2とが用意されている。詳しくは後述するが、このように2種類のゲートロー電圧が用意されている理由はゲート出力(ゲートドライバ200から出力される走査信号の電圧)の速やかな立ち下げを実現するためである。なお、以下においては、第1のゲートロー電圧Vgl1の電圧レベルのことを「第1のローレベル」ともいい、第2のゲートロー電圧Vgl2の電圧レベルのことを「第2のローレベル」ともいう。また、添付図面(図8など)では、第1のゲートロー電圧の電圧レベルと同じ電圧レベルを符号Vgl1で表し、第2のゲートロー電圧の電圧レベルと同じ電圧レベルを符号Vgl2で表し、後述するゲートハイ電圧の電圧レベルと同じ電圧レベルを符号Vghで表している。
図6に示すように、シフトレジスタ210Lには、ゲート制御信号GCTLとして、ゲートクロック信号CK1〜CK8と、ゲートスタートパルス信号GSP1〜GSP4と、クリア信号CLR1〜CLR4(但し、クリア信号CLR1〜CLR3は図6では不図示)とが与えられる。また、シフトレジスタ210Lには、第1のゲートロー電圧Vgl1,第2のゲートロー電圧Vgl2,および上述した直流電圧生成回路400で生成された直流電圧VDCも与えられる。ゲートクロック信号CK1〜CK8は、8相のクロック信号である。それら8相のクロック信号のうち各単位回路2Lに入力されるクロック信号(以下、「入力クロック信号」という。)には符号CKinを付している。
シフトレジスタ210Lの各段(各単位回路2L)の入力端子に与えられる信号は次のようになっている。入力クロック信号CKinとして、1段目の単位回路2L(1)にはゲートクロック信号CK1が与えられ、2段目の単位回路2L(2)にはゲートクロック信号CK2が与えられ、3段目の単位回路2L(3)にはゲートクロック信号CK3が与えられ、4段目の単位回路2L(4)にはゲートクロック信号CK4が与えられ、5段目の単位回路2L(5)にはゲートクロック信号CK5が与えられ、6段目の単位回路2L(6)にはゲートクロック信号CK6が与えられ、7段目の単位回路2L(7)にはゲートクロック信号CK7が与えられ、8段目の単位回路2L(8)にはゲートクロック信号CK8が与えられる。このような構成が、シフトレジスタ210Lの全ての段を通して8段ずつ繰り返される。
1段目の単位回路2L(1)にはゲートスタートパルス信号GSP1がセット信号Sとして与えられ、2段目の単位回路2L(2)にはゲートスタートパルス信号GSP2がセット信号Sとして与えられ、3段目の単位回路2L(3)にはゲートスタートパルス信号GSP3がセット信号Sとして与えられ、4段目の単位回路2L(4)にはゲートスタートパルス信号GSP4がセット信号Sとして与えられる。kを5以上n以下の整数としてk段目の単位回路2L(k)には(k−4)段目の単位回路2L(k−4)から出力される出力信号Q(k−4)がセット信号Sとして与えられる。
kを1以上(n−4)以下の整数としてk段目の単位回路2L(k)には(k+4)段目の単位回路2L(k+4)から出力される出力信号Q(k+4)がリセット信号Rとして与えられる。(n−3)段目の単位回路2L(n−3)にはクリア信号CLR1がリセット信号Rとして与えられ、(n−2)段目の単位回路2L(n−2)にはクリア信号CLR2がリセット信号Rとして与えられ、(n−1)段目の単位回路2L(n−1)にはクリア信号CLR3がリセット信号Rとして与えられ、n段目の単位回路2L(n)にはクリア信号CLR4がリセット信号Rとして与えられる。
第1のゲートロー電圧Vgl1,第2のゲートロー電圧Vgl2,および直流電圧VDCについては、全ての単位回路2L(1)〜2L(n)に共通的に与えられる。また、クリア信号CLR4がクリア信号CLRとして全ての単位回路2L(1)〜2L(n)に共通的に与えられる。
シフトレジスタ210Lの各単位回路2Lからは出力信号Q,Gが出力される。kを1以上n以下の整数としてk段目の単位回路2L(k)から出力される出力信号Gは、走査信号G(k)としてゲートバスラインGL(k)に与えられる。kを1以上4以下の整数としてk段目の単位回路2L(k)から出力される出力信号Qは、セット信号として(k+4)段目の単位回路2L(k+4)に与えられる。kを5以上(n−4)以下の整数としてk段目の単位回路2L(k)から出力される出力信号Qは、リセット信号として(k−4)段目の単位回路2L(k−4)に与えられるとともに、セット信号として(k+4)段目の単位回路2L(k+4)に与えられる。kを(n−3)以上n以下の整数としてk段目の単位回路2L(k)から出力される出力信号Qは、リセット信号として(k−4)段目の単位回路2L(k−4)に与えられる。
なお、ここでは4つのゲートスタートパルス信号GSP1〜GSP4および4つのクリア信号CLR1〜CLR4を用いる例を挙げて説明しているが、垂直走査開始側にダミー段として機能する単位回路を設けてゲートスタートパルス信号の数を少なくしても良いし、また、垂直走査終了側にダミー段として機能する単位回路を設けてクリア信号の数を少なくしても良い。
<1.2.2 単位回路の構成>
図7は、本実施形態における単位回路2の構成を示す回路図である。なお、図7に示す単位回路2はK行目のゲートバスラインGL(K)に接続されているものとする。図7に示すように、この単位回路2は、15個の薄膜トランジスタT1〜T15と、1個のキャパシタ(容量素子)CAPとを備えている。また、この単位回路2は、第1のゲートロー電圧Vgl1用の入力端子および第2のゲートロー電圧Vgl2用の入力端子のほか、5個の入力端子21〜25と、2個の出力端子28,29とを有している。ここで、直流電圧VDCを受け取る入力端子には符号21を付し、入力クロック信号CKinを受け取る入力端子には符号22を付し、セット信号Sを受け取る入力端子には符号23を付し、リセット信号Rを受け取る入力端子には符号24を付し、クリア信号CLRを受け取る入力端子には符号25を付している。また、出力信号Gを出力する出力端子には符号28を付し、出力信号Qを出力する出力端子には符号29を付している。
図7は、本実施形態における単位回路2の構成を示す回路図である。なお、図7に示す単位回路2はK行目のゲートバスラインGL(K)に接続されているものとする。図7に示すように、この単位回路2は、15個の薄膜トランジスタT1〜T15と、1個のキャパシタ(容量素子)CAPとを備えている。また、この単位回路2は、第1のゲートロー電圧Vgl1用の入力端子および第2のゲートロー電圧Vgl2用の入力端子のほか、5個の入力端子21〜25と、2個の出力端子28,29とを有している。ここで、直流電圧VDCを受け取る入力端子には符号21を付し、入力クロック信号CKinを受け取る入力端子には符号22を付し、セット信号Sを受け取る入力端子には符号23を付し、リセット信号Rを受け取る入力端子には符号24を付し、クリア信号CLRを受け取る入力端子には符号25を付している。また、出力信号Gを出力する出力端子には符号28を付し、出力信号Qを出力する出力端子には符号29を付している。
次に、単位回路2内における構成要素間の接続関係について説明する。薄膜トランジスタT1のゲート端子,薄膜トランジスタT2のゲート端子,薄膜トランジスタT3のソース端子,薄膜トランジスタT6のゲート端子,薄膜トランジスタT7のドレイン端子,薄膜トランジスタT8のドレイン端子,薄膜トランジスタT9のドレイン端子,およびキャパシタCAPの一端は、第1ノードNAを介して互いに接続されている。薄膜トランジスタT4のソース端子,薄膜トランジスタT5のドレイン端子,薄膜トランジスタT6のドレイン端子,薄膜トランジスタT7のゲート端子,薄膜トランジスタT10のゲート端子,および薄膜トランジスタT13のゲート端子は、第2ノードNBを介して互いに接続されている。
薄膜トランジスタT1については、ゲート端子は第1ノードNAに接続され、ドレイン端子は入力端子21に接続され、ソース端子は出力端子28に接続されている。薄膜トランジスタT2については、ゲート端子は第1ノードNAに接続され、ドレイン端子は入力端子22に接続され、ソース端子は出力端子29に接続されている。薄膜トランジスタT3については、ゲート端子およびドレイン端子は入力端子23に接続され(すなわち、ダイオード接続となっている)、ソース端子は第1ノードNAに接続されている。薄膜トランジスタT4については、ゲート端子およびドレイン端子は入力端子22に接続され(すなわち、ダイオード接続となっている)、ソース端子は第2ノードNBに接続されている。薄膜トランジスタT5については、ゲート端子は入力端子25に接続され、ドレイン端子は第2ノードNBに接続され、ソース端子は第2のゲートロー電圧Vgl2用の入力端子に接続されている。
薄膜トランジスタT6については、ゲート端子は第1ノードNAに接続され、ドレイン端子は第2ノードNBに接続され、ソース端子は第2のゲートロー電圧Vgl2用の入力端子に接続されている。薄膜トランジスタT7については、ゲート端子は第2ノードNBに接続され、ドレイン端子は第1ノードNAに接続され、ソース端子は第2のゲートロー電圧Vgl2用の入力端子に接続されている。薄膜トランジスタT8については、ゲート端子は入力端子24に接続され、ドレイン端子は第1ノードNAに接続され、ソース端子は第2のゲートロー電圧Vgl2用の入力端子に接続されている。薄膜トランジスタT9については、ゲート端子は入力端子25に接続され、ドレイン端子は第1ノードNAに接続され、ソース端子は第2のゲートロー電圧Vgl2用の入力端子に接続されている。薄膜トランジスタT10については、ゲート端子は第2ノードNBに接続され、ドレイン端子は出力端子28に接続され、ソース端子は第1のゲートロー電圧Vgl1用の入力端子に接続されている。
薄膜トランジスタT11については、ゲート端子は入力端子24に接続され、ドレイン端子は出力端子28に接続され、ソース端子は第2のゲートロー電圧Vgl2用の入力端子に接続されている。薄膜トランジスタT12については、ゲート端子は入力端子25に接続され、ドレイン端子は出力端子28に接続され、ソース端子は第1のゲートロー電圧Vgl1用の入力端子に接続されている。薄膜トランジスタT13については、ゲート端子は第2ノードNBに接続され、ドレイン端子は出力端子29に接続され、ソース端子は第2のゲートロー電圧Vgl2用の入力端子に接続されている。薄膜トランジスタT14については、ゲート端子は入力端子24に接続され、ドレイン端子は出力端子29に接続され、ソース端子は第2のゲートロー電圧Vgl2用の入力端子に接続されている。薄膜トランジスタT15については、ゲート端子は入力端子25に接続され、ドレイン端子は出力端子29に接続され、ソース端子は第2のゲートロー電圧Vgl2用の入力端子に接続されている。キャパシタCAPについては、一端は第1ノードNAに接続され、他端は出力端子29に接続されている。
次に、各構成要素の機能について説明する。薄膜トランジスタT1は、第1ノードNAの電位がハイレベルになっているときに、直流電圧VDCを出力端子28に与える。薄膜トランジスタT2は、第1ノードNAの電位がハイレベルになっているときに、入力クロック信号CLKinの電位を出力端子29に与える。薄膜トランジスタT3は、セット信号Sがハイレベルになっているときに、第1ノードNAの電位をハイレベルに向けて変化させる。薄膜トランジスタT4は、入力クロック信号CLKinがハイレベルになっているときに、第2ノードNBの電位をハイレベルに向けて変化させる。薄膜トランジスタT5は、クリア信号CLRがハイレベルになっているときに、第2ノードNBの電位を第2のローレベルに向けて変化させる。薄膜トランジスタT6は、第1ノードNAの電位がハイレベルになっているときに、第2ノードNBの電位を第2のローレベルに向けて変化させる。薄膜トランジスタT7は、第2ノードNBの電位がハイレベルになっているときに、第1ノードNAの電位を第2のローレベルに向けて変化させる。薄膜トランジスタT8は、リセット信号Rがハイレベルになっているときに、第1ノードNAの電位を第2のローレベルに向けて変化させる。薄膜トランジスタT9は、クリア信号CLRがハイレベルになっているときに、第1ノードNAの電位を第2のローレベルに向けて変化させる。薄膜トランジスタT10は、第2ノードNBの電位がハイレベルになっているときに、出力端子28の電位(出力信号Gの電位)を第1のローレベルに向けて変化させる。薄膜トランジスタT11は、リセット信号Rがハイレベルになっているときに、出力端子28の電位を第2のローレベルに向けて変化させる。薄膜トランジスタT12は、クリア信号CLRがハイレベルになっているときに、出力端子28の電位を第1のローレベルに向けて変化させる。薄膜トランジスタT13は、第2ノードNBの電位がハイレベルになっているときに、出力端子29の電位(出力信号Qの電位)を第2のローレベルに向けて変化させる。薄膜トランジスタT14は、リセット信号Rがハイレベルになっているときに、出力端子29の電位を第2のローレベルに向けて変化させる。薄膜トランジスタT15は、クリア信号CLRがハイレベルになっているときに、出力端子29の電位を第2のローレベルに向けて変化させる。キャパシタCAPは、第1ノードNAの電位を上昇させるためのブースト容量として機能する。
なお、薄膜トランジスタT1によって第1の出力制御トランジスタが実現され、薄膜トランジスタT2によって第2の出力制御トランジスタが実現され、薄膜トランジスタT6によって第2ノードターンオフトランジスタが実現され、薄膜トランジスタT10によって第1の第1出力ノードターンオフトランジスタが実現され、薄膜トランジスタT11によって第2の第1出力ノードターンオフトランジスタが実現され、出力端子28によって第1出力ノードが実現され、出力端子29によって第2出力ノードが実現されている。
<1.3 駆動方法>
図8を参照しつつ、本実施形態における単位回路2の動作について説明する。ここでは、ゲートクロック信号CK1が入力クロック信号CKinとして入力される単位回路2に着目し、波形の遅延を無視するものとする。なお、図8に関し、時点t01から時点t02までの期間、時点t02から時点t03までの期間、および時点t03から時点t04までの期間は、いずれも4水平走査期間である。すなわち、ゲートクロック信号CK1〜CK8のパルス幅に相当する期間は、1水平走査期間よりも長くなっている。
図8を参照しつつ、本実施形態における単位回路2の動作について説明する。ここでは、ゲートクロック信号CK1が入力クロック信号CKinとして入力される単位回路2に着目し、波形の遅延を無視するものとする。なお、図8に関し、時点t01から時点t02までの期間、時点t02から時点t03までの期間、および時点t03から時点t04までの期間は、いずれも4水平走査期間である。すなわち、ゲートクロック信号CK1〜CK8のパルス幅に相当する期間は、1水平走査期間よりも長くなっている。
この液晶表示装置の動作期間を通じて、ゲートクロック信号CK1〜CK8はそれぞれハイレベルとローレベルとを交互に繰り返す。ゲートクロック信号CK1〜CK8のハイレベル電圧は、ゲートバスラインGLを選択状態にする電圧レベルを有する電圧(以下、「ゲートハイ電圧」という。)Vghである。ゲートクロック信号CK1〜CK8のローレベル電圧は、本実施形態では第2のゲートロー電圧Vgl2である。
時点t01以前の期間には、セット信号Sは第2のローレベル、第1ノードNAの電位は第2のローレベル、第2ノードNBの電位はハイレベル、出力信号Qは第2のローレベル、出力信号Gは第1のローレベル、リセット信号Rは第2のローレベル、クリア信号CLRは第2のローレベルとなっている。ところで、単位回路2内の薄膜トランジスタには寄生容量が存在する。このため、時点t01以前の期間には、入力クロック信号CKinのクロック動作と薄膜トランジスタT1,T2の寄生容量の存在とに起因して、第1ノードNAの電位に変動が生じ得る。これにより、出力信号Gの電位が上昇し得る。しかしながら、第2ノードNBの電位がハイレベルで維持されている期間には薄膜トランジスタT7はオン状態で維持される。従って、時点t01以前の期間には、薄膜トランジスタT7はオン状態で維持され、第1ノードNAの電位は確実に第2のローレベルで維持される。以上より、入力クロック信号CKinのクロック動作に起因するノイズが第1ノードNAに混入しても、出力信号Gの電位が上昇することはない。これにより、ゲートクロック信号CK1〜CK8のクロック動作に起因する表示不良等の不具合の発生が防止される。
時点t01になると、セット信号Sが第2のローレベルからハイレベルに変化する。薄膜トランジスタT3は図7に示すようにダイオード接続となっているので、このセット信号Sのパルスによって薄膜トランジスタT3がオン状態となり、第1ノードNAの電位が上昇する。これにより、薄膜トランジスタT1,T2,およびT6がオン状態となる。薄膜トランジスタT1がオン状態となることによって、出力信号Gの電位が上昇する。但し、直流電圧VDCの電圧レベルよりも薄膜トランジスタT1の閾値電圧分だけ低い電圧レベルに相当する電位にまで上昇する。また、薄膜トランジスタT6がオン状態となることによって、第2ノードNBの電位が第2のローレベルとなる。なお、時点t01から時点t02までの期間には、入力クロック信号CKin(ゲートクロック信号CK1)は第2のローレベルとなっているので、薄膜トランジスタT2がオン状態となっていても、出力信号Qは第2のローレベルで維持される。また、時点t01から時点t02までの期間には、リセット信号Rおよびクリア信号CLRは第2のローレベルで維持され、第2ノードNBの電位も第2のローレベルで維持される。従って、この期間中に、薄膜トランジスタT7,T8,およびT9が設けられていることに起因して第1ノードNAの電位が低下することはない。
時点t02になると、入力クロック信号CKinが第2のローレベルからハイレベルに変化する。このとき、薄膜トランジスタT2はオン状態となっているので、入力端子22の電位の上昇とともに出力端子29の電位が上昇する。ここで、図7に示すように第1ノードNA−出力端子29間にはキャパシタCAPが設けられているので、出力端子29の電位の上昇とともに第1ノードNAの電位も上昇する(第1ノードNAがブースト状態となる)。その結果、薄膜トランジスタT1,T2のゲート端子には大きな電圧が印加され、出力信号Gの電位が直流電圧VDCの電圧レベルに相当する電位にまで上昇するとともに出力信号Qの電位が入力クロック信号CKinのハイレベル電圧の電圧レベルに相当する電位にまで上昇する。すなわち、出力信号Gの電位が直流電圧VDCの電圧レベルに相当する電位となるとともに、出力信号Qの電位は、ゲートハイ電圧Vghの電圧レベルに相当する電位となる。なお、時点t02から時点t03までの期間には、リセット信号Rおよびクリア信号CLRは第2のローレベルで維持され、第2ノードNBの電位も第2のローレベルで維持される。従って、この期間中に、薄膜トランジスタT7,T8,およびT9が設けられていることに起因して第1ノードNAの電位が低下することはなく、薄膜トランジスタT10,T11,およびT12が設けられていることに起因して出力信号Gの電位が低下することはなく、薄膜トランジスタT13,T14,およびT15が設けられていることに起因して出力信号Qの電位が低下することはない。
時点t03になると、リセット信号Rが第2のローレベルからハイレベルに変化する。これにより、薄膜トランジスタT8,T11,およびT14がオン状態となる。薄膜トランジスタT8がオン状態となることによって第1ノードNAの電位は第2のローレベルとなり、薄膜トランジスタT11がオン状態となることによって出力信号Gは第2のローレベルとなり、薄膜トランジスタT14がオン状態となることによって出力信号Qは第2のローレベルとなる。
時点t04になると、入力クロック信号CKinが第2のローレベルからハイレベルに変化する。薄膜トランジスタT4は図7に示すようにダイオード接続となっているので、入力クロック信号CKinが第2のローレベルからハイレベルに変化することによって、第2ノードNBの電位はハイレベルとなる。これにより、薄膜トランジスタT7,T10,およびT13がオン状態となる。薄膜トランジスタT7がオン状態となることによって、時点t04以降の期間に仮に入力クロック信号CKinのクロック動作に起因するノイズが第1ノードNAに混入しても第1ノードNAの電位は第2のローレベルへと引き込まれる。また、薄膜トランジスタT10がオン状態となることによって、出力信号Gは第2のローレベルから第1のローレベルへと変化する。また、薄膜トランジスタT13がオン状態となることによって、時点t04以降の期間に仮に入力クロック信号CKinのクロック動作に起因するノイズが出力端子29に混入しても出力信号Qは第2のローレベルへと引き込まれる。そして、時点t04以降の期間には、時点t01以前の期間と同様の動作が行われる。
以上のような動作が各フレーム期間に各単位回路2で行われることによって、この液晶表示装置に設けられているゲートバスラインGL(1)〜GL(n)に印加される走査信号G(1)〜G(n)が図9に示すように順次にアクティブ(ハイレベル)となる。これにより、画素容量56(図3参照)への書き込みが1行ずつ順次に行われ、外部から送られた画像信号DATに基づく画像が表示部500に表示される。
なお、全てのゲートバスラインGLにアクティブな走査信号が印加された後、クリア信号CLR4がハイレベルとなる(図9参照)。これにより、各単位回路2において、薄膜トランジスタT9,T12,およびT15がオン状態となる。その結果、第1ノードNAの電位,出力端子28の電位,および出力端子29の電位が第2のローレベルへと引き込まれる。すなわち、全ての単位回路2の状態がリセットされる。このようにして全ての単位回路2の状態をリセットする理由は、薄膜トランジスタでのオフリークが小さければ、各単位回路2の内部ノード(第1ノードNAや第2ノードNBなど)に残留電荷が蓄積された状態でフレームの切り替えが行われ、当該残留電荷が後続のフレームの表示に影響を及ぼすからである。特に、酸化物TFTが採用されている場合には、このようにして全ての単位回路2の状態をリセットすることが重要となる。また、この液晶表示装置の電源オフの際にもクリア信号CLR4をハイレベルにして全ての単位回路2の状態をリセットすることが好ましい。
また、本実施形態においては、ゲート出力の立ち下げの際、出力信号Gの電位は、図8に示すように、直流電圧VDCの電圧レベルから一時的に第2のゲートロー電圧Vgl2の電圧レベルにまで低下した後に第1のゲートロー電圧Vglの電圧レベルへと変化する。このように出力信号Gの電位を一時的により低い電位に引き込むことによって、出力信号Gの電位の変化速度が従来よりも大きくなる。これにより、ゲート出力の速やかな立ち下げが実現されている。
ここで、本実施形態における直流電圧VDCの電圧レベルについて説明する。上述したように、本実施形態においては、直流電圧入力端子64は液晶パネル60上の垂直走査終了側に設けられている(図5参照)。このため、垂直走査開始側に近づくにつれて直流電圧VDCの電圧降下は大きくなる。そこで、直流電圧生成回路400は、ゲート制御信号GCTLに基づいて、図1に示すように各フレーム期間に直流電圧VDCの電圧レベルを徐々に低下させる。なお、図1から把握されるように、直流電圧VDCの電圧レベルの周波数はフレーム周波数に等しくなっている。図1に示すように、直流電圧入力端子64での直流電圧VDCの電圧レベルは、1行目のゲートバスラインGL(1)を駆動する時に最も高くなり、n行目のゲートバスラインGL(n)を駆動する時に最も低くなる。直流電圧VDCの電圧レベルがこのように変化するので、n本のゲートバスラインGL間での走査電圧(アクティブな走査信号として実際にゲートバスラインGLに印加される電圧)の大きさのばらつきが従来よりも小さくなる。これにより、直流電圧VDCの電圧降下に起因する表示むらの発生が抑制される。
なお、液晶パネル60内の回路素子の劣化などを考慮して、各フレーム期間における直流電圧VDCの電圧レベルの変化量を液晶パネル60の累積動作時間に応じて変化させるようにしても良い。
<1.4 効果>
以下、従来例と比較しつつ、本実施形態における効果について説明する。バッファトランジスタを介してクロック信号のハイレベル電圧をアクティブな走査信号としてゲートバスラインに印加する方式のモノリシックゲートドライバ(図10に示すような構成の単位回路からなるシフトレジスタを有するモノリシックゲートドライバ)が採用されている場合、ゲートクロック信号のクロック動作によって、薄膜トランジスタT1,T2のゲート−ドレイン間容量への充放電が繰り返される。この充放電は、ゲートクロック信号のクロック動作が行われている期間中、シフトレジスタの全ての段(単位回路)で行われる。このため、ゲートバスラインの本数が多くなるほど、充放電が行われるトランジスタの数が増えるため、消費電力が大きくなる。また、パネルが大型化するにつれてゲートバスラインの配線抵抗や容量が大きくなる。それ故、大型化した液晶表示装置でゲート出力の立ち上げを速やかに行うためには、電荷供給能力が高くなるよう薄膜トランジスタT1(バッファトランジスタ)のサイズを大きくする必要がある。しかしながら、薄膜トランジスタT1のサイズを大きくすると、ゲート−ドレイン間容量が大きくなるので、クロック動作に起因する上述の充放電による消費電力が大きくなる。以上より、従来例によれば、特に高精細大型パネルが採用されている場合に消費電力が顕著に大きくなる。
以下、従来例と比較しつつ、本実施形態における効果について説明する。バッファトランジスタを介してクロック信号のハイレベル電圧をアクティブな走査信号としてゲートバスラインに印加する方式のモノリシックゲートドライバ(図10に示すような構成の単位回路からなるシフトレジスタを有するモノリシックゲートドライバ)が採用されている場合、ゲートクロック信号のクロック動作によって、薄膜トランジスタT1,T2のゲート−ドレイン間容量への充放電が繰り返される。この充放電は、ゲートクロック信号のクロック動作が行われている期間中、シフトレジスタの全ての段(単位回路)で行われる。このため、ゲートバスラインの本数が多くなるほど、充放電が行われるトランジスタの数が増えるため、消費電力が大きくなる。また、パネルが大型化するにつれてゲートバスラインの配線抵抗や容量が大きくなる。それ故、大型化した液晶表示装置でゲート出力の立ち上げを速やかに行うためには、電荷供給能力が高くなるよう薄膜トランジスタT1(バッファトランジスタ)のサイズを大きくする必要がある。しかしながら、薄膜トランジスタT1のサイズを大きくすると、ゲート−ドレイン間容量が大きくなるので、クロック動作に起因する上述の充放電による消費電力が大きくなる。以上より、従来例によれば、特に高精細大型パネルが採用されている場合に消費電力が顕著に大きくなる。
これに対して、本実施形態によれば、バッファトランジスタとして機能する薄膜トランジスタT1のドレイン端子には直流電圧VDCが与えられる。このため、薄膜トランジスタT1のドレイン端子に与えられる信号のクロック動作に起因する当該薄膜トランジスタT1のゲート−ドレイン間容量への充放電は生じない。従って、従来例と比較して、消費電力が大幅に低減される。なお、薄膜トランジスタT2のゲート−ドレイン間容量への充放電は本実施形態でも行われるが、薄膜トランジスタT2のサイズは薄膜トランジスタT1のサイズほど大きくする必要はないので、薄膜トランジスタT2のサイズを小さくしておくことによって消費電力に及ぼす影響を小さくすることができる。
また、ゲートドライバに入力される直流電圧VDCの大きさが図11に示すように一定である場合、直流電圧入力端子から遠い位置ほど直流電圧VDCの電圧降下が大きくなるため、ゲートバスライン間で走査電圧の大きさにばらつきが生じ、表示むらが引き起こされる。
これに対して、本実施形態によれば、各フレーム期間に直流電圧入力端子64での直流電圧VDCの電圧レベルは徐々に低下する。このため、ゲートバスラインGL間での走査電圧の大きさのばらつきは小さくなる。それ故、表示むらの発生が抑制される。
以上より、本実施形態によれば、表示むらの発生を抑制することのできる低消費電力のゲートドライバ200を備えた液晶表示装置が実現される。
<1.5 変形例>
<1.5.1 第1の変形例>
上記第1の実施形態においては、直流電圧生成回路400は、各フレーム期間に直流電圧VDCの電圧レベルを徐々に低下させていた。しかしながら、本発明はこれに限定されず、直流電圧生成回路400が各フレーム期間に直流電圧VDCの電圧レベルを段階的に低下させるようにしても良い。例えば、図12に示すように、各フレーム期間の途中で直流電圧VDCの電圧レベルが低下するようにしても良い。図5に示したように直流電圧入力端子64が液晶パネル60上の垂直走査終了側に設けられていれば直流電圧VDCの電圧降下は垂直走査終了側よりも垂直走査開始側の方が大きいので、図12に示すように直流電圧VDCの電圧レベルを変化させた場合にも、ゲートバスラインGL間での走査電圧の大きさのばらつきは小さくなり、表示むらの発生が抑制される。
<1.5.1 第1の変形例>
上記第1の実施形態においては、直流電圧生成回路400は、各フレーム期間に直流電圧VDCの電圧レベルを徐々に低下させていた。しかしながら、本発明はこれに限定されず、直流電圧生成回路400が各フレーム期間に直流電圧VDCの電圧レベルを段階的に低下させるようにしても良い。例えば、図12に示すように、各フレーム期間の途中で直流電圧VDCの電圧レベルが低下するようにしても良い。図5に示したように直流電圧入力端子64が液晶パネル60上の垂直走査終了側に設けられていれば直流電圧VDCの電圧降下は垂直走査終了側よりも垂直走査開始側の方が大きいので、図12に示すように直流電圧VDCの電圧レベルを変化させた場合にも、ゲートバスラインGL間での走査電圧の大きさのばらつきは小さくなり、表示むらの発生が抑制される。
<1.5.2 第2の変形例>
上記第1の実施形態においては、直流電圧入力端子64は液晶パネル60上の垂直走査終了側に設けられていた(図5参照)。しかしながら、本発明はこれに限定されず、図13に示すように、アクティブ領域61の上方に額縁領域62が設けられて、直流電圧入力端子64が液晶パネル60上の垂直走査開始側に設けられていても良い。この場合、直流電圧VDCの電圧降下は垂直走査開始側よりも垂直走査終了側の方が大きくなる。従って、本変形例においては、直流電圧生成回路400は、図14に示すように、各フレーム期間に直流電圧VDCの電圧レベルを徐々に上昇させる。これにより、上記第1の実施形態と同様、ゲートバスラインGL間での走査電圧の大きさのばらつきを小さくすることができ、表示むらの発生が抑制される。
上記第1の実施形態においては、直流電圧入力端子64は液晶パネル60上の垂直走査終了側に設けられていた(図5参照)。しかしながら、本発明はこれに限定されず、図13に示すように、アクティブ領域61の上方に額縁領域62が設けられて、直流電圧入力端子64が液晶パネル60上の垂直走査開始側に設けられていても良い。この場合、直流電圧VDCの電圧降下は垂直走査開始側よりも垂直走査終了側の方が大きくなる。従って、本変形例においては、直流電圧生成回路400は、図14に示すように、各フレーム期間に直流電圧VDCの電圧レベルを徐々に上昇させる。これにより、上記第1の実施形態と同様、ゲートバスラインGL間での走査電圧の大きさのばらつきを小さくすることができ、表示むらの発生が抑制される。
なお、上記第1の変形例と同様の趣旨で、直流電圧生成回路400が各フレーム期間に直流電圧VDCの電圧レベルを段階的に上昇させるようにしても良い。例えば、図15に示すように、各フレーム期間の途中で直流電圧VDCの電圧レベルが上昇するようにしても良い。
<1.5.3 第3の変形例>
図16は、本変形例における直流電圧入力端子64の位置と垂直走査方向との関係について説明するための図である。本変形例においては、図16に示すように、アクティブ領域61の上方に額縁領域62uが設けられるとともにアクティブ領域61の下方にも額縁領域62dが設けられる。そして、液晶パネル60上の垂直走査開始側に直流電圧入力端子64uが設けられるとともに液晶パネル60上の垂直走査終了側に直流電圧入力端子64dが設けられる。すなわち、直流電圧VDCは垂直走査開始側および垂直走査終了側の双方からゲートドライバ200L,200Rに入力される。本変形例に係る構成によれば、直流電圧VDCの電圧降下は、垂直走査開始側および垂直走査終了側で最も小さくなり、中央付近で最も大きくなる。従って、本変形例においては、直流電圧生成回路400は、図17に示すように、各フレーム期間に直流電圧VDCの電圧レベルを変化させる。すなわち、直流電圧入力端子64u,64dでの直流電圧VDCの電圧レベルは、中央付近のゲートバスラインGLを駆動する時に最も高くなり、1行目のゲートバスラインGL(1)を駆動する時およびn行目のゲートバスラインGL(n)を駆動する時に最も低くなる。このような本変形例においても、ゲートバスラインGL間での走査電圧の大きさのばらつきは小さくなり、表示むらの発生が抑制される。
図16は、本変形例における直流電圧入力端子64の位置と垂直走査方向との関係について説明するための図である。本変形例においては、図16に示すように、アクティブ領域61の上方に額縁領域62uが設けられるとともにアクティブ領域61の下方にも額縁領域62dが設けられる。そして、液晶パネル60上の垂直走査開始側に直流電圧入力端子64uが設けられるとともに液晶パネル60上の垂直走査終了側に直流電圧入力端子64dが設けられる。すなわち、直流電圧VDCは垂直走査開始側および垂直走査終了側の双方からゲートドライバ200L,200Rに入力される。本変形例に係る構成によれば、直流電圧VDCの電圧降下は、垂直走査開始側および垂直走査終了側で最も小さくなり、中央付近で最も大きくなる。従って、本変形例においては、直流電圧生成回路400は、図17に示すように、各フレーム期間に直流電圧VDCの電圧レベルを変化させる。すなわち、直流電圧入力端子64u,64dでの直流電圧VDCの電圧レベルは、中央付近のゲートバスラインGLを駆動する時に最も高くなり、1行目のゲートバスラインGL(1)を駆動する時およびn行目のゲートバスラインGL(n)を駆動する時に最も低くなる。このような本変形例においても、ゲートバスラインGL間での走査電圧の大きさのばらつきは小さくなり、表示むらの発生が抑制される。
なお、上記第1の変形例と同様の趣旨で、直流電圧生成回路400が各フレーム期間に直流電圧VDCの電圧レベルを段階的に変化させるようにしても良い。例えば、各フレーム期間の途中で図18に示すように直流電圧VDCの電圧レベルが変化するようにしても良い。
<1.5.4 第4の変形例>
図19は、本変形例における単位回路2の構成を示す回路図である。上記第1の実施形態においては、薄膜トランジスタT3はダイオード接続の構成となっていた。これに対して、本変形例における薄膜トランジスタT3については、ゲート端子は入力端子23に接続され、ドレイン端子は入力端子21に接続され、ソース端子は第1ノードNAに接続されている。すなわち、薄膜トランジスタT3のドレイン端子には直流電圧VDCが与えられる。このような構成によっても、各単位回路2は上記第1の実施形態と同様に動作する。従って、本変形例においても、ゲートバスラインGL間での走査電圧の大きさのばらつきは小さくなり、表示むらの発生が抑制される。
図19は、本変形例における単位回路2の構成を示す回路図である。上記第1の実施形態においては、薄膜トランジスタT3はダイオード接続の構成となっていた。これに対して、本変形例における薄膜トランジスタT3については、ゲート端子は入力端子23に接続され、ドレイン端子は入力端子21に接続され、ソース端子は第1ノードNAに接続されている。すなわち、薄膜トランジスタT3のドレイン端子には直流電圧VDCが与えられる。このような構成によっても、各単位回路2は上記第1の実施形態と同様に動作する。従って、本変形例においても、ゲートバスラインGL間での走査電圧の大きさのばらつきは小さくなり、表示むらの発生が抑制される。
<2.第2の実施形態>
<2.1 ゲートドライバの構成>
<2.1.1 シフトレジスタの構成>
図20は、本実施形態におけるゲートドライバ200L内のシフトレジスタ210Lの構成を示すブロック図である。本実施形態においては、上記第1の実施形態とは異なり、各単位回路2Lに2種類のリセット信号R,R2が入力される。また、本実施形態においては、5つのクリア信号CLR1〜CLR5が用いられる。
<2.1 ゲートドライバの構成>
<2.1.1 シフトレジスタの構成>
図20は、本実施形態におけるゲートドライバ200L内のシフトレジスタ210Lの構成を示すブロック図である。本実施形態においては、上記第1の実施形態とは異なり、各単位回路2Lに2種類のリセット信号R,R2が入力される。また、本実施形態においては、5つのクリア信号CLR1〜CLR5が用いられる。
kを1以上(n−5)以下の整数としてk段目の単位回路2L(k)には(k+5)段目の単位回路2L(k+5)から出力される出力信号Q(k+5)がリセット信号R2として与えられる。(n−4)段目の単位回路2L(n−4)にはクリア信号CLR1がリセット信号R2として与えられ、(n−3)段目の単位回路2L(n−3)にはクリア信号CLR2がリセット信号R2として与えられ、(n−2)段目の単位回路2L(n−2)にはクリア信号CLR3がリセット信号R2として与えられ、(n−1)段目の単位回路2L(n−1)にはクリア信号CLR4がリセット信号R2として与えられ、n段目の単位回路2L(n)にはクリア信号CLR5がリセット信号R2として与えられる。なお、本実施形態においては、クリア信号CLR5がクリア信号CLRとして全ての単位回路2L(1)〜2L(n)に共通的に与えられる。
<2.1.2 単位回路の構成>
図21は、本実施形態における単位回路2の構成を示す回路図である。本実施形態においては、単位回路2には、上記第1の実施形態における構成要素に加えて薄膜トランジスタT16およびリセット信号R2を受け取る入力端子26が設けられている。この薄膜トランジスタT16については、ゲート端子は入力端子26に接続され、ドレイン端子は第1ノードNAに接続され、ソース端子は第2のゲートロー電圧Vgl2用の入力端子に接続されている。薄膜トランジスタT16は、リセット信号R2がハイレベルになっているときに、第1ノードNAの電位を第2のローレベルに向けて変化させる。
図21は、本実施形態における単位回路2の構成を示す回路図である。本実施形態においては、単位回路2には、上記第1の実施形態における構成要素に加えて薄膜トランジスタT16およびリセット信号R2を受け取る入力端子26が設けられている。この薄膜トランジスタT16については、ゲート端子は入力端子26に接続され、ドレイン端子は第1ノードNAに接続され、ソース端子は第2のゲートロー電圧Vgl2用の入力端子に接続されている。薄膜トランジスタT16は、リセット信号R2がハイレベルになっているときに、第1ノードNAの電位を第2のローレベルに向けて変化させる。
<2.2 駆動方法>
図22を参照しつつ、本実施形態における単位回路2の動作について説明する。時点t13以前の期間には、上記第1の実施形態における時点t03(図8参照)以前の期間と同様の動作が行われる。時点t14になると、リセット信号R2が第2のローレベルからハイレベルに変化する。これにより、薄膜トランジスタT16がオン状態となる。薄膜トランジスタT16がオン状態となることによって第1ノードNAの電位は第2のローレベルへと引き込まれる。時点t15以降の期間には、上記第1の実施形態における時点t04(図8参照)以降の期間と同様の動作が行われる。なお、直流電圧入力端子64での直流電圧VDCの電圧レベルについては、上記第1の実施形態と同様、各フレーム期間に徐々に低下する。
図22を参照しつつ、本実施形態における単位回路2の動作について説明する。時点t13以前の期間には、上記第1の実施形態における時点t03(図8参照)以前の期間と同様の動作が行われる。時点t14になると、リセット信号R2が第2のローレベルからハイレベルに変化する。これにより、薄膜トランジスタT16がオン状態となる。薄膜トランジスタT16がオン状態となることによって第1ノードNAの電位は第2のローレベルへと引き込まれる。時点t15以降の期間には、上記第1の実施形態における時点t04(図8参照)以降の期間と同様の動作が行われる。なお、直流電圧入力端子64での直流電圧VDCの電圧レベルについては、上記第1の実施形態と同様、各フレーム期間に徐々に低下する。
<2.3 効果>
本実施形態においても、各フレーム期間に直流電圧入力端子64での直流電圧VDCの電圧レベルは徐々に低下する。このため、上記第1の実施形態と同様、ゲートバスラインGL間での走査電圧の大きさのばらつきは小さくなり、表示むらの発生が抑制される。また、本実施形態によれば、2つのリセット信号R,R2が用いられることにより、ゲート出力の立ち下げの際に単位回路2内の第1ノードNAの電位がノイズの混入等に関わらず速やかに低下する。これにより、出力信号Gや出力信号Qの電位も速やかに低下し、表示不良の発生が抑制される。
本実施形態においても、各フレーム期間に直流電圧入力端子64での直流電圧VDCの電圧レベルは徐々に低下する。このため、上記第1の実施形態と同様、ゲートバスラインGL間での走査電圧の大きさのばらつきは小さくなり、表示むらの発生が抑制される。また、本実施形態によれば、2つのリセット信号R,R2が用いられることにより、ゲート出力の立ち下げの際に単位回路2内の第1ノードNAの電位がノイズの混入等に関わらず速やかに低下する。これにより、出力信号Gや出力信号Qの電位も速やかに低下し、表示不良の発生が抑制される。
<2.4 変形例>
図23は、本変形例における単位回路2の構成を示す回路図である。本変形例においては、薄膜トランジスタT3の構成が上記第1の実施形態の第4の変形例と同様の構成となっている(図19参照)。すなわち、薄膜トランジスタT3のドレイン端子には直流電圧VDCが与えられる。このような構成によっても、各単位回路2は上記第2の実施形態と同様に動作する。従って、本変形例においても、ゲートバスラインGL間での走査電圧の大きさのばらつきは小さくなり、表示むらの発生が抑制される。また、ゲート出力の立ち下げの際に第1ノードNAの電位が速やかに低下するので表示不良の発生が抑制される。
図23は、本変形例における単位回路2の構成を示す回路図である。本変形例においては、薄膜トランジスタT3の構成が上記第1の実施形態の第4の変形例と同様の構成となっている(図19参照)。すなわち、薄膜トランジスタT3のドレイン端子には直流電圧VDCが与えられる。このような構成によっても、各単位回路2は上記第2の実施形態と同様に動作する。従って、本変形例においても、ゲートバスラインGL間での走査電圧の大きさのばらつきは小さくなり、表示むらの発生が抑制される。また、ゲート出力の立ち下げの際に第1ノードNAの電位が速やかに低下するので表示不良の発生が抑制される。
<3.第3の実施形態>
<3.1 ゲートドライバの構成>
<3.1.1 シフトレジスタの構成>
図24は、本実施形態におけるゲートドライバ200L内のシフトレジスタ210Lの構成を示すブロック図である。本実施形態においては、上記第1の実施形態とは異なり、ローレベルの直流電源電圧として1種類のゲートロー電圧Vglが用いられる。このゲートロー電圧Vglは、全ての単位回路2L(1)〜2L(n)に共通的に与えられる。なお、以下においては、ゲートロー電圧Vglの電圧レベルのことを単に「ローレベル」という。
<3.1 ゲートドライバの構成>
<3.1.1 シフトレジスタの構成>
図24は、本実施形態におけるゲートドライバ200L内のシフトレジスタ210Lの構成を示すブロック図である。本実施形態においては、上記第1の実施形態とは異なり、ローレベルの直流電源電圧として1種類のゲートロー電圧Vglが用いられる。このゲートロー電圧Vglは、全ての単位回路2L(1)〜2L(n)に共通的に与えられる。なお、以下においては、ゲートロー電圧Vglの電圧レベルのことを単に「ローレベル」という。
<3.1.2 単位回路の構成>
図25は、本実施形態における単位回路2の構成を示す回路図である。単位回路2内に設けられている構成要素は、上記第1の実施形態と同様である(図7参照)。但し、薄膜トランジスタT5〜T15のソース端子はゲートロー電圧Vgl用の入力端子に接続されている。
図25は、本実施形態における単位回路2の構成を示す回路図である。単位回路2内に設けられている構成要素は、上記第1の実施形態と同様である(図7参照)。但し、薄膜トランジスタT5〜T15のソース端子はゲートロー電圧Vgl用の入力端子に接続されている。
<3.2 駆動方法>
図26を参照しつつ、本実施形態における単位回路2の動作について説明する。時点t23の直前までの期間には、上記第1の実施形態における時点t03(図8参照)の直前までの期間と同様の動作が行われる。但し、上記第1の実施形態で第2のゲートロー電圧Vgl2の電圧レベルとなっているものは、本実施形態ではゲートロー電圧Vglの電圧レベルとなる。
図26を参照しつつ、本実施形態における単位回路2の動作について説明する。時点t23の直前までの期間には、上記第1の実施形態における時点t03(図8参照)の直前までの期間と同様の動作が行われる。但し、上記第1の実施形態で第2のゲートロー電圧Vgl2の電圧レベルとなっているものは、本実施形態ではゲートロー電圧Vglの電圧レベルとなる。
時点t23になると、リセット信号Rがローレベルからハイレベルに変化する。これにより、薄膜トランジスタT8,T11,およびT14がオン状態となる。薄膜トランジスタT8がオン状態となることによって第1ノードNAの電位はローレベルとなり、薄膜トランジスタT11がオン状態となることによって出力信号Gはローレベルとなり、薄膜トランジスタT14がオン状態となることによって出力信号Qはローレベルとなる。
時点t24になると、入力クロック信号CKinがローレベルからハイレベルに変化する。これにより、薄膜トランジスタT4を介して第2ノードNBの電位はハイレベルとなり、薄膜トランジスタT7,T10,およびT13がオン状態となる。薄膜トランジスタT7がオン状態となることによって第1ノードNAの電位がローレベルへと引き込まれ、薄膜トランジスタT10がオン状態となることによって出力信号Gがローレベルへと引き込まれ、薄膜トランジスタT13がオン状態となることによって出力信号Qがローレベルへと引き込まれる。
直流電圧入力端子64での直流電圧VDCの電圧レベルについては、上記第1の実施形態と同様、各フレーム期間に図27に示すように徐々に低下する。
<3.3 効果>
本実施形態においても、各フレーム期間に直流電圧入力端子64での直流電圧VDCの電圧レベルは徐々に低下する。このため、上記第1の実施形態と同様、ゲートバスラインGL間での走査電圧の大きさのばらつきは小さくなり、表示むらの発生が抑制される。
本実施形態においても、各フレーム期間に直流電圧入力端子64での直流電圧VDCの電圧レベルは徐々に低下する。このため、上記第1の実施形態と同様、ゲートバスラインGL間での走査電圧の大きさのばらつきは小さくなり、表示むらの発生が抑制される。
<3.4 変形例>
<3.4.1 第1の変形例>
上記第3の実施形態においては、直流電圧生成回路400は、各フレーム期間に直流電圧VDCの電圧レベルを徐々に低下させていた。しかしながら、本発明はこれに限定されず、上記第1の実施形態の第1の変形例と同様の趣旨で、直流電圧生成回路400が各フレーム期間に直流電圧VDCの電圧レベルを段階的に低下させるようにしても良い。例えば、図28に示すように、各フレーム期間の途中で直流電圧VDCの電圧レベルが低下するようにしても良い。
<3.4.1 第1の変形例>
上記第3の実施形態においては、直流電圧生成回路400は、各フレーム期間に直流電圧VDCの電圧レベルを徐々に低下させていた。しかしながら、本発明はこれに限定されず、上記第1の実施形態の第1の変形例と同様の趣旨で、直流電圧生成回路400が各フレーム期間に直流電圧VDCの電圧レベルを段階的に低下させるようにしても良い。例えば、図28に示すように、各フレーム期間の途中で直流電圧VDCの電圧レベルが低下するようにしても良い。
<3.4.2 第2の変形例>
図29は、本変形例における単位回路2の構成を示す回路図である。本変形例においては、薄膜トランジスタT3の構成が上記第1の実施形態の第4の変形例と同様の構成となっている(図19参照)。すなわち、薄膜トランジスタT3のドレイン端子には直流電圧VDCが与えられる。このような構成によっても、各単位回路2は上記第3の実施形態と同様に動作する。従って、本変形例においても、ゲートバスラインGL間での走査電圧の大きさのばらつきは小さくなり、表示むらの発生が抑制される。
図29は、本変形例における単位回路2の構成を示す回路図である。本変形例においては、薄膜トランジスタT3の構成が上記第1の実施形態の第4の変形例と同様の構成となっている(図19参照)。すなわち、薄膜トランジスタT3のドレイン端子には直流電圧VDCが与えられる。このような構成によっても、各単位回路2は上記第3の実施形態と同様に動作する。従って、本変形例においても、ゲートバスラインGL間での走査電圧の大きさのばらつきは小さくなり、表示むらの発生が抑制される。
<4.第4の実施形態>
<4.1 ゲートドライバの構成>
<4.1.1 シフトレジスタの構成>
図30は、本実施形態におけるゲートドライバ200L内のシフトレジスタ210Lの構成を示すブロック図である。本実施形態においては、上記第2の実施形態と同様、各単位回路2Lに2種類のリセット信号R,R2が入力される。また、上記第3の実施形態と同様、ローレベルの直流電源電圧として1種類のゲートロー電圧Vglが用いられる。これらの点が上記第1の実施形態とは異なっている。
<4.1 ゲートドライバの構成>
<4.1.1 シフトレジスタの構成>
図30は、本実施形態におけるゲートドライバ200L内のシフトレジスタ210Lの構成を示すブロック図である。本実施形態においては、上記第2の実施形態と同様、各単位回路2Lに2種類のリセット信号R,R2が入力される。また、上記第3の実施形態と同様、ローレベルの直流電源電圧として1種類のゲートロー電圧Vglが用いられる。これらの点が上記第1の実施形態とは異なっている。
<4.1.2 単位回路の構成>
図31は、本実施形態における単位回路2の構成を示す回路図である。上記第2の実施形態と同様、単位回路2には、上記第1の実施形態における構成要素に加えて薄膜トランジスタT16およびリセット信号R2を受け取る入力端子26が設けられている。薄膜トランジスタT16については、ゲート端子は入力端子26に接続され、ドレイン端子は第1ノードNAに接続され、ソース端子はゲートロー電圧Vgl用の入力端子に接続されている。薄膜トランジスタT16は、リセット信号R2がハイレベルになっているときに、第1ノードNAの電位をローレベルに向けて変化させる。また、本実施形態においては、薄膜トランジスタT5〜T15のソース端子はゲートロー電圧Vgl用の入力端子に接続されている。
図31は、本実施形態における単位回路2の構成を示す回路図である。上記第2の実施形態と同様、単位回路2には、上記第1の実施形態における構成要素に加えて薄膜トランジスタT16およびリセット信号R2を受け取る入力端子26が設けられている。薄膜トランジスタT16については、ゲート端子は入力端子26に接続され、ドレイン端子は第1ノードNAに接続され、ソース端子はゲートロー電圧Vgl用の入力端子に接続されている。薄膜トランジスタT16は、リセット信号R2がハイレベルになっているときに、第1ノードNAの電位をローレベルに向けて変化させる。また、本実施形態においては、薄膜トランジスタT5〜T15のソース端子はゲートロー電圧Vgl用の入力端子に接続されている。
<4.2 駆動方法>
図32を参照しつつ、本実施形態における単位回路2の動作について説明する。時点t33の直前までの期間には、上記第1の実施形態における時点t03(図8参照)の直前までの期間と同様の動作が行われる。但し、上記第1の実施形態で第2のゲートロー電圧Vgl2の電圧レベルとなっているものは、本実施形態ではゲートロー電圧Vglの電圧レベルとなる。
図32を参照しつつ、本実施形態における単位回路2の動作について説明する。時点t33の直前までの期間には、上記第1の実施形態における時点t03(図8参照)の直前までの期間と同様の動作が行われる。但し、上記第1の実施形態で第2のゲートロー電圧Vgl2の電圧レベルとなっているものは、本実施形態ではゲートロー電圧Vglの電圧レベルとなる。
時点t33になると、リセット信号Rがローレベルからハイレベルに変化する。これにより、薄膜トランジスタT8,T11,およびT14がオン状態となる。薄膜トランジスタT8がオン状態となることによって第1ノードNAの電位はローレベルとなり、薄膜トランジスタT11がオン状態となることによって出力信号Gはローレベルとなり、薄膜トランジスタT14がオン状態となることによって出力信号Qはローレベルとなる。
時点t34になると、リセット信号R2がローレベルからハイレベルに変化する。これにより、薄膜トランジスタT16がオン状態となる。薄膜トランジスタT16がオン状態となることによって第1ノードNAの電位はローレベルへと引き込まれる。
時点t35になると、入力クロック信号CKinがローレベルからハイレベルに変化する。これにより、薄膜トランジスタT4を介して第2ノードNBの電位はハイレベルとなり、薄膜トランジスタT7,T10,およびT13がオン状態となる。薄膜トランジスタT7がオン状態となることによって第1ノードNAの電位がローレベルへと引き込まれ、薄膜トランジスタT10がオン状態となることによって出力信号Gがローレベルへと引き込まれ、薄膜トランジスタT13がオン状態となることによって出力信号Qがローレベルへと引き込まれる。
なお、直流電圧入力端子64での直流電圧VDCの電圧レベルについては、上記第1の実施形態と同様、各フレーム期間に徐々に低下する。
<4.3 効果>
本実施形態においても、各フレーム期間に直流電圧入力端子64での直流電圧VDCの電圧レベルは徐々に低下する。このため、上記第1の実施形態と同様、ゲートバスラインGL間での走査電圧の大きさのばらつきは小さくなり、表示むらの発生が抑制される。また、上記第2の実施形態と同様、ゲート出力の立ち下げの際に第1ノードNAの電位が速やかに低下するので表示不良の発生が抑制される。
本実施形態においても、各フレーム期間に直流電圧入力端子64での直流電圧VDCの電圧レベルは徐々に低下する。このため、上記第1の実施形態と同様、ゲートバスラインGL間での走査電圧の大きさのばらつきは小さくなり、表示むらの発生が抑制される。また、上記第2の実施形態と同様、ゲート出力の立ち下げの際に第1ノードNAの電位が速やかに低下するので表示不良の発生が抑制される。
<4.4 変形例>
図33は、本変形例における単位回路2の構成を示す回路図である。本変形例においては、薄膜トランジスタT3の構成が上記第1の実施形態の第4の変形例と同様の構成となっている(図19参照)。すなわち、薄膜トランジスタT3のドレイン端子には直流電圧VDCが与えられる。このような構成によっても、各単位回路2は上記第4の実施形態と同様に動作する。従って、本変形例においても、ゲートバスラインGL間での走査電圧の大きさのばらつきは小さくなり、表示むらの発生が抑制される。また、ゲート出力の立ち下げの際に第1ノードNAの電位が速やかに低下するので表示不良の発生が抑制される。
図33は、本変形例における単位回路2の構成を示す回路図である。本変形例においては、薄膜トランジスタT3の構成が上記第1の実施形態の第4の変形例と同様の構成となっている(図19参照)。すなわち、薄膜トランジスタT3のドレイン端子には直流電圧VDCが与えられる。このような構成によっても、各単位回路2は上記第4の実施形態と同様に動作する。従って、本変形例においても、ゲートバスラインGL間での走査電圧の大きさのばらつきは小さくなり、表示むらの発生が抑制される。また、ゲート出力の立ち下げの際に第1ノードNAの電位が速やかに低下するので表示不良の発生が抑制される。
<5.その他>
上記各実施形態においては、単位回路2内の薄膜トランジスタにnチャネル型の薄膜トランジスタを用いる例を挙げて説明したが、本発明はこれに限定されない。単位回路2内の薄膜トランジスタにpチャネル型の薄膜トランジスタを用いる場合にも本発明を適用することができる。
上記各実施形態においては、単位回路2内の薄膜トランジスタにnチャネル型の薄膜トランジスタを用いる例を挙げて説明したが、本発明はこれに限定されない。単位回路2内の薄膜トランジスタにpチャネル型の薄膜トランジスタを用いる場合にも本発明を適用することができる。
また、上記各実施形態においては液晶表示装置を例に挙げて説明したが、本発明はこれに限定されない。有機EL(Electro Luminescence)等の他の表示装置にも本発明を適用することができる。
また、上記各実施形態においては、各ゲートバスラインGLを表示部500の一端側および他端側の双方から駆動する方式(両入れ駆動方式)が採用されている例を挙げて説明した(図4参照)。これに関し、中型ノートパソコン用途や大型テレビ用途などの表示装置では、ゲートバスラインGLの配線抵抗や容量が大きいので、両入れ駆動方式を採用するのが好ましい。しかしながら、そのような両入れ駆動方式が採用されていない場合にも本発明を適用することができる。例えば、表示部500の一端側から全てのゲートバスラインGLを駆動する方式が採用されている場合にも本発明を適用することができる。また、例えば、いわゆる櫛歯駆動方式(インターレース駆動方式)が採用されている場合にも本発明を適用することができる。なお、櫛歯駆動方式とは、例えば奇数行目のゲートバスラインGLを表示部500の一端側から駆動して偶数行目のゲートバスラインGLを表示部500の他端側から駆動する駆動方式である。櫛歯駆動方式は、例えば中小型パネルを備える表示装置で採用されている。
以上のように、本発明は、上記各実施形態(変形例を含む)に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。
2,2L,2R…単位回路
60…液晶パネル
64…直流電圧入力端子
100…表示制御回路
200,200L,200R…ゲートドライバ(走査信号線駆動回路)
210,210L,210R…シフトレジスタ
300…ソースドライバ(映像信号線駆動回路)
400…直流電圧生成回路
500…表示部
GL,GL(1)〜GL(n)…ゲートバスライン
T1〜T16…単位回路内の薄膜トランジスタ
CK1〜CK8…ゲートクロック信号
VDC…直流電圧
60…液晶パネル
64…直流電圧入力端子
100…表示制御回路
200,200L,200R…ゲートドライバ(走査信号線駆動回路)
210,210L,210R…シフトレジスタ
300…ソースドライバ(映像信号線駆動回路)
400…直流電圧生成回路
500…表示部
GL,GL(1)〜GL(n)…ゲートバスライン
T1〜T16…単位回路内の薄膜トランジスタ
CK1〜CK8…ゲートクロック信号
VDC…直流電圧
Claims (15)
- それぞれが複数の画素形成部に接続された複数の走査信号線と、各フレーム期間に前記複数の走査信号線を順次に選択状態にすることによって垂直走査を行う走査信号線駆動回路とを含む表示パネルと、
走査信号線を選択状態にするための直流電圧を生成する直流電圧生成回路と
を備え、
前記表示パネルは、前記直流電圧生成回路で生成された直流電圧を受け取る直流電圧入力端子を有し、
前記走査信号線駆動回路は、複数のクロック信号に基づいてシフト動作を行うように構成された、前記複数の走査信号線にそれぞれ対応するように設けられた複数の単位回路からなるシフトレジスタを含み、
各単位回路は、
対応する走査信号線に走査信号を出力する第1出力ノードと、
他の単位回路の動作を制御する制御信号を出力する第2出力ノードと、
他の単位回路の第2出力ノードから出力された制御信号に基づいてオフレベルからオンレベルに変化するように構成された第1ノードと、
前記第1ノードに接続された制御端子と、前記直流電圧入力端子に接続された第1導通端子と、前記第1出力ノードに接続された第2導通端子とを有する第1の出力制御トランジスタと、
前記第1ノードに接続された制御端子と、対応するクロック信号が与えられる第1導通端子と、前記第2出力ノードに接続された第2導通端子とを有する第2の出力制御トランジスタと
を含み、
前記直流電圧生成回路は、各フレーム期間に、前記直流電圧の電圧レベルを変化させることを特徴とする、表示装置。 - 前記直流電圧生成回路は、前記直流電圧入力端子から最も遠い位置に配設されている走査信号線が選択状態とされるべき時の前記直流電圧の電圧レベルを、前記直流電圧入力端子から最も近い位置に配設されている走査信号線が選択状態とされるべき時の前記直流電圧の電圧レベルよりも高くすることを特徴とする、請求項1に記載の表示装置。
- 前記直流電圧入力端子は、前記走査信号線駆動回路に垂直走査終了側から前記直流電圧が与えられるように設けられていることを特徴とする、請求項1に記載の表示装置。
- 前記直流電圧生成回路は、各フレーム期間に、前記直流電圧の電圧レベルを徐々に低下させることを特徴とする、請求項3に記載の表示装置。
- 前記直流電圧生成回路は、垂直走査の順序がM番目(Mは2以上かつ前記複数の走査信号線の本数以下の整数)の走査信号線が選択状態とされるべき時の前記直流電圧の電圧レベルが、垂直走査の順序が(M−1)番目の走査信号線が選択状態とされるべき時の前記直流電圧の電圧レベル以下となるよう、各フレーム期間に、前記直流電圧の電圧レベルを段階的に低下させることを特徴とする、請求項3に記載の表示装置。
- 前記表示パネルは、前記直流電圧入力端子として、前記走査信号線駆動回路に垂直走査開始側から前記直流電圧を与えるための第1の直流電圧入力端子と、前記走査信号線駆動回路に垂直走査終了側から前記直流電圧を与えるための第2の直流電圧入力端子とを有することを特徴とする、請求項1に記載の表示装置。
- 前記直流電圧生成回路は、各フレーム期間に、前記直流電圧の電圧レベルを、徐々に上昇させた後、徐々に低下させることを特徴とする、請求項6に記載の表示装置。
- 前記直流電圧の電圧レベルの周波数は、フレーム周波数に等しいことを特徴とする、請求項1に記載の表示装置。
- 前記直流電圧生成回路は、前記表示パネルの累積動作時間に応じて、各フレーム期間における前記直流電圧の電圧レベルの変化量を変化させることを特徴とする、請求項1に記載の表示装置。
- 各単位回路は、
対応するクロック信号に基づいてオフレベルからオンレベルに変化するように構成された第2ノードと、
前記第1ノードに接続された制御端子と、前記第2ノードに接続された第1導通端子と、オフレベルの電位が与えられる第2導通端子とを有する第2ノードターンオフトランジスタと、
前記第2ノードに接続された制御端子と、前記第1出力ノードに接続された第1導通端子と、走査信号線を非選択状態にする電位が与えられる第2導通端子とを有する第1の第1出力ノードターンオフトランジスタと、
他の単位回路の第2出力ノードに接続された制御端子と、前記第1出力ノードに接続された第1導通端子と、走査信号線を非選択状態にする電位が与えられる第2導通端子とを有する第2の第1出力ノードターンオフトランジスタと
を更に含むことを特徴とする、請求項1に記載の表示装置。 - 前記第1の第1出力ノードターンオフトランジスタの第2導通端子に与えられる電位と前記第2の第1出力ノードターンオフトランジスタの第2導通端子に与えられる電位とが異なることを特徴とする、請求項10に記載の表示装置。
- 前記第1の第1出力ノードターンオフトランジスタおよび前記第2の第1出力ノードターンオフトランジスタは、nチャネル型のトランジスタであって、
前記第2の第1出力ノードターンオフトランジスタの第2導通端子に与えられる電位は、前記第1の第1出力ノードターンオフトランジスタの第2導通端子に与えられる電位よりも低いことを特徴とする、請求項11に記載の表示装置。 - 前記複数のクロック信号のパルス幅に相当する期間は、1水平走査期間よりも長いことを特徴とする、請求項1に記載の表示装置。
- 前記第1の出力制御トランジスタおよび前記第2の出力制御トランジスタのチャネル層は、酸化物半導体を用いて形成されていることを特徴とする、請求項1に記載の表示装置。
- それぞれが複数の画素形成部に接続された複数の走査信号線と、各フレーム期間に前記複数の走査信号線を順次に選択状態にすることによって垂直走査を行う走査信号線駆動回路とを含む表示パネルを備えた表示装置の駆動方法であって、
前記走査信号線駆動回路が前記複数の走査信号線を順次に選択状態にする走査信号線駆動ステップと、
走査信号線を選択状態にするための直流電圧を生成する直流電圧生成ステップと
を含み、
前記表示パネルは、前記直流電圧生成ステップで生成された直流電圧を受け取る直流電圧入力端子を有し、
前記走査信号線駆動回路は、複数のクロック信号に基づいてシフト動作を行うように構成された、前記複数の走査信号線にそれぞれ対応するように設けられた複数の単位回路からなるシフトレジスタを含み、
各単位回路は、
対応する走査信号線に走査信号を出力する第1出力ノードと、
他の単位回路の動作を制御する制御信号を出力する第2出力ノードと、
他の単位回路の第2出力ノードから出力された制御信号に基づいてオフレベルからオンレベルに変化するように構成された第1ノードと、
前記第1ノードに接続された制御端子と、前記直流電圧入力端子に接続された第1導通端子と、前記第1出力ノードに接続された第2導通端子とを有する第1の出力制御トランジスタと、
前記第1ノードに接続された制御端子と、対応するクロック信号が与えられる第1導通端子と、前記第2出力ノードに接続された第2導通端子とを有する第2の出力制御トランジスタと
を含み、
前記直流電圧生成ステップで生成される直流電圧の電圧レベルが、各フレーム期間中に変化することを特徴とする、駆動方法。
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