CN107274842A - 显示设备 - Google Patents

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Abstract

一种显示设备，包括：显示面板，包括连接至栅极线和数据线的像素；栅极驱动器，配置为产生具有栅极导通电压和栅极截止电压的栅极信号，并且向栅极线提供栅极信号；以及栅极控制器，配置为产生具有占空比的时钟信号，并且向栅极驱动器提供时钟信号，其中，时钟信号在帧循环的垂直消隐周期中的平均幅度小于时钟信号在帧循环的活动周期中的平均幅度。

Description

显示设备
技术领域
本发明构思的示例性实施方式涉及显示设备。更具体地，本发明构思的示例性实施方式涉及用于稳定驱动器电路并提高显示质量的显示设备。
背景技术
通常，液晶显示(“LCD”)设备包括利用液晶的透光性来显示图像的LCD面板，以及设置在LCD面板下方并且向LCD面板提供光的背光组件。
LCD面板包括多条栅极线、多条数据线以及连接在二者之间的多个像素，并且LCD设备还包括向栅极线提供栅极信号的栅极驱动电路和向数据线提供数据信号的数据驱动电路。栅极驱动电路和数据驱动电路通常以芯片形状安装在LCD面板上。
栅极驱动电路可集成在LCD面板的玻璃基显示基板上，例如非晶硅栅极(ASG)型栅极驱动电路。ASG型栅极驱动电路能够降低制造LCD面板的成本。
发明内容
本发明构思的示例性实施方式提供用于防止劣化并改善显示质量的显示设备。
根据本发明构思的示例性实施方式，提供了显示设备。显示设备包括：显示面板，包括连接至栅极线和数据线的像素；栅极驱动器，配置为产生具有栅极导通电压和栅极截止电压的栅极信号，并且向栅极线提供栅极信号；以及栅极控制器，配置为产生具有占空比的时钟信号并且向栅极驱动器提供时钟信号，时钟信号在帧循环的垂直消隐周期中的占空比小于时钟信号在帧循环的活动周期中的占空比。
在示例性实施方式中，时钟信号可在垂直消隐周期中的至少一个水平周期期间维持低电平。
在示例性实施方式中，时钟信号可具有从垂直消隐周期的早期部分到垂直消隐周期的中期部分逐渐减小的占空比，以及从垂直消隐周期的中期部分到垂直消隐周期的后期部分逐渐增加的占空比。
在示例性实施方式中，时钟信号可在垂直消隐周期中在栅极导通电压与栅极截止电压之间摆动，栅极截止电压低于接地电压。
在示例性实施方式中，栅极控制器可配置为在垂直消隐周期中产生第一时钟信号和第二时钟信号，其中，第二时钟信号具有与第一时钟信号相反的相位。
在示例性实施方式中，显示设备可进一步包括时序控制器，配置为在垂直消隐周期中掩蔽原始时钟控制信号的控制脉冲以产生时钟控制信号，并且向栅极控制器提供时钟控制信号。
根据本发明构思的示例性实施方式，提供了显示设备。显示设备包括：显示面板，包括连接至栅极线和数据线的像素；栅极驱动器，配置为产生具有栅极导通电压和栅极截止电压的栅极信号，并且向栅极线提供栅极信号；以及栅极控制器，配置为产生具有高电平和低电平的时钟信号并且向栅极驱动器提供时钟信号，时钟信号在帧循环的垂直消隐周期中的高电平低于时钟信号在帧循环的活动周期中的高电平。
在示例性实施方式中，时钟信号可具有占空比，并且时钟信号在垂直消隐周期中的占空比等于时钟信号在活动周期中的占空比。
在示例性实施方式中，时钟信号可在垂直消隐周期中的至少一个水平周期期间维持低电平。
在示例性实施方式中，垂直消隐周期可包括早期部分、中期部分和后期部分，并且时钟信号在中期部分中维持低电平。
在示例性实施方式中，在垂直消隐周期中，时钟信号可在接地电压与低于接地电压的栅极截止电压之间摆动。
在示例性实施方式中，显示设备可进一步包括驱动电压生成器，配置为使用输入电压产生栅极导通电压和栅极截止电压，并且，在垂直消隐周期中，时钟信号在输入电压与低于输入电压的栅极截止电压之间摆动。
在示例性实施方式中，栅极控制器可配置为在垂直消隐周期中产生第一时钟信号和第二时钟信号，其中，第二时钟信号具有与第一时钟信号相同的相位。
在示例性实施方式中，栅极控制器可配置为在垂直消隐周期中产生第一时钟信号和第二时钟信号，其中，第二时钟信号具有与第一时钟信号相反的相位。
根据本发明构思的示例性实施方式，提供了显示设备。显示设备包括：显示面板，包括连接至栅极线和数据线的像素；栅极驱动器，配置为产生具有栅极导通电压和栅极截止电压的栅极信号，并且向栅极线提供栅极信号；以及栅极控制器，配置为产生具有高电平和低电平的时钟信号并且向栅极驱动器提供时钟信号，其中，时钟信号在垂直消隐周期的早期部分和后期部分中在高电平与低电平之间摆动，并且在垂直消隐周期的中期部分中维持低电平。
在示例性实施方式中，时钟信号可具有占空比，并且时钟信号在垂直消隐周期的早期和后期部分中的占空比可等于时钟信号在活动周期中的占空比。
在示例性实施方式中，在垂直消隐周期中，时钟信号可在栅极导通电压与低于接地电压的栅极截止电压之间摆动。
在示例性实施方式中，垂直消隐周期的早期部分、中期部分和后期部分可分别包括多个水平周期。
在示例性实施方式中，栅极控制器可配置为在垂直消隐周期中产生第一时钟信号和第二时钟信号，其中，第二时钟信号具有与第一时钟信号相同的相位。
在示例性实施方式中，栅极控制器可配置为在垂直消隐周期中产生第一时钟信号和第二时钟信号，其中，第二时钟信号具有与第一时钟信号相反的相位。
根据本发明构思的示例性实施方式，提供了显示设备，包括：显示面板，包括连接至栅极线和数据线之间的像素；栅极驱动器，连接至栅极线，并且配置为产生具有至少一个栅极导通电压和至少一个栅极截止电压的栅极信号，并且向栅极线提供栅极信号；以及栅极控制器，连接至栅极驱动器，并且配置为产生具有至少一个高电平和至少一个低电平的时钟信号，并且向栅极驱动器提供时钟信号，其中，时钟信号在帧循环的垂直消隐周期中的平均幅度小于时钟信号在帧循环的活动周期中的平均幅度。
在示例性实施方式中，可选地提供显示设备，其中，时钟信号在帧循环的垂直消隐周期中的占空比小于时钟信号在帧循环的活动周期中的占空比。
在示例性实施方式中，可选地提供显示设备，其中，时钟信号在帧循环的垂直消隐周期中的高电平低于时钟信号在帧循环的活动周期中的高电平。
在示例性实施方式中，可选地提供显示设备，其中，时钟信号在垂直消隐周期的早期部分和后期部分中在高电平与低电平之间摆动，并且在垂直消隐周期的中期部分中维持低电平。
在示例性实施方式中，可选地提供显示设备，其中，栅极信号的至少一个栅极导通电压与时钟信号的至少一个高电平基本上相同。
在示例性实施方式中，可选地提供显示设备，其中，栅极信号的至少一个栅极截止电压与时钟信号的至少一个低电平不同。
在示例性实施方式中，可选地提供显示设备，其中，栅极控制器产生第一时钟信号和第二时钟信号，第一时钟信号和第二时钟信号在帧循环的活动周期中具有基本上相反的相位，并且在帧循环的垂直消隐周期中具有基本上相同的相位。
根据本发明构思，在垂直消隐周期中，可减少第一时钟信号和第二时钟信号的切换，并且因此，可减少电力的消耗。另外，在垂直消隐周期中，可减小第一时钟信号和第二时钟信号具有栅极导通电压的导通周期，并且因此，可防止栅极驱动器的晶体管退化。另外，在垂直消隐周期中的第一时钟信号和第二时钟信号可具有与活动周期中的第一时钟信号和第二时钟信号的波形相似的波形。因此，可在垂直消隐周期与活动周期之间的边界周期中减少负载变化，并且可消除由负载变化产生的电源波纹噪声。
附图说明
通过参照附图对本发明构思的示例性实施方式进行详细描述，本发明构思的以上以及其他特征和优点将会变得更加显而易见，其中：
图1是示出根据示例性实施方式的显示设备的框图；
图2是示出根据示例性实施方式的栅极驱动器的框图；
图3是示出根据示例性实施方式用于驱动栅极驱动器的多个驱动信号的时序图；
图4是示出根据示例性实施方式的栅极驱动器的第n移位寄存器的电路图；
图5是示出根据示例性实施方式用于驱动栅极驱动器的多个驱动信号的时序图；
图6是示出根据示例性实施方式用于驱动栅极驱动器的多个驱动信号的时序图；
图7是示出根据示例性实施方式用于驱动栅极驱动器的多个驱动信号的时序图；
图8是示出根据示例性实施方式用于驱动栅极驱动器的多个驱动信号的时序图；
图9是示出根据示例性实施方式用于驱动栅极驱动器的多个驱动信号的时序图；
图10是示出根据示例性实施方式用于驱动栅极驱动器的多个驱动信号的时序图；
图11是示出根据示例性实施方式用于驱动栅极驱动器的多个驱动信号的时序图；以及
图12是示出根据示例性实施方式用于驱动栅极驱动器的多个驱动信号的时序图。
具体实施方式
本文中使用的术语仅为了描述具体实施方式的目的，并非旨在限制本发明。除非上下文另有明确指示，否则，如本文中所使用的，单数形式的“一”、“一个”和“所述”也旨在包括复数形式。
应进一步理解的是，当术语“包括”和/或“包括有”在本说明书中使用时，指定存在所述的特征、整数、步骤、操作、元件和/或部件，但不排除一个或多个其它特征、整数、步骤、操作、元件、部件和/或其组合的存在或添加。应理解的是，为了本公开的目的，“X、Y和Z中的至少一个”可被解释为仅X、仅Y、仅Z、或者X、Y和Z中的两项或更多项的任何组合。
在下文中，将参照附图通过示例的方式详细说明本发明构思。在附图中，为清楚起见，层和区域的尺寸和相对尺寸可能被夸大。附图中的相同附图标记可表示相同的元件。
图1是示出根据示例性实施方式的显示设备的框图。
参照图1，显示设备可包括显示面板100、连接至显示面板100的时序控制器200、驱动电压生成器300、连接在驱动电压生成器300与显示面板100之间的栅极控制器400、连接至栅极控制器400并且设置在显示面板100中的栅极驱动器500以及连接在时序控制器200与显示面板100之间的数据驱动器600。
显示面板100可包括显示区域DA和围绕显示区域DA的***区域PA。多条栅极线GL、多条数据线DL和多个像素P设置在显示区域DA中。像素P可包括电连接至栅极线GL和数据线DL的开关元件TR、电连接至开关元件TR的液晶(LC)电容器CLC以及电连接至LC电容器CLC的存储电容器CST。栅极驱动器500可设置在显示面板100的***区域PA中，但不限于此。
时序控制器200配置为大体上控制显示设备的操作。时序控制器200配置为接收图像信号DATA和原始同步信号OSS。
时序控制器200配置为基于原始同步信号OSS产生用于驱动显示设备的显示同步信号。显示同步信号可包括用于驱动栅极驱动器500的栅极同步信号GSS和用于驱动数据驱动器600的数据同步信号DSS。
根据示例性实施方式，栅极同步信号GSS可包括垂直开始信号STV、时钟控制信号CPV、消隐使能信号BEN等。可基于消隐使能信号BEN控制时钟控制信号CPV。
垂直开始信号STV是开始栅极驱动器500的操作的控制信号，时钟控制信号CPV是控制待提供至栅极驱动器500的多个时钟信号的控制信号，并且消隐使能信号BEN是识别帧循环中的垂直消隐周期VBk的控制信号。
数据同步信号DSS可包括数据使能信号、水平同步信号、垂直同步信号、像素时钟信号等。
驱动电压生成器300配置为使用输入电压PVDD产生多个驱动电压。多个驱动电压可包括用于驱动栅极线GL的栅极驱动电压GDV、用于驱动数据线DL的数据驱动电压DDV以及用于驱动显示面板100的面板驱动电压PDV。栅极驱动电压GDV可包括栅极导通电压、多个栅极截止电压等，数据驱动电压DDV可包括模拟源电压、数字源电压等，并且面板驱动电压PDV可包括公共电压Vcom、存储电压Vcst等。
栅极导通电压和多个栅极截止电压用于产生待施加至栅极线GL的栅极信号。模拟源电压和数字源电压用于产生待施加到数据线DL的数据电压。公共电压Vcom施加至LC电容器CLC，存储电压Vcst施加至存储电容器CST。存储电压Vcst可具有与公共电压Vcom的电压电平相等的电压电平。
栅极控制器400配置为响应于从时序控制器200接收的时钟控制信号CPV，使用栅极导通电压和多个栅极截止电压产生多个时钟信号。在帧循环的活动周期期间，第一时钟信号可能具有与第二时钟信号的相位相反的相位。然而，在帧循环的垂直消隐周期期间，第一时钟信号和第二时钟信号的波形可能与活动周期中的第一时钟信号和第二时钟信号的波形不同。例如，垂直消隐周期中的第一时钟信号和第二时钟信号的占空比、高电平或重复循环可以与活动周期中的第一时钟信号和第二时钟信号的占空比、高电平或重复循环不同。
栅极驱动器500可包括配置为与多个时钟信号同步地按顺序产生多个栅极信号的多个移位寄存器SRCn-1、SRCn和SRCn+1(其中，“n”为自然数)。移位寄存器SRCn-1、SRCn和SRCn+1可分别连接至栅极线GL的第一端，并且可设置在与栅极线GL的端部相邻的***区域PA中。
数据驱动器600配置为基于数据同步信号DSS将图像数据转换成数据电压，并且将数据电压输出至数据线DL。
图2是示出根据示例性实施方式的栅极驱动器500的框图。
参照图1和图2，栅极驱动器500可包括以级联控制模式彼此连接的多个移位寄存器SRCn-1、SRCn、SRCn+1和SRCn+2(其中，“n”为自然数)。
第(n-1)移位寄存器SRCn-1、第n移位寄存器SRCn、第(n+1)移位寄存器SRCn+1和第(n+2)移位寄存器SRCn+2分别连接至第(n-1)栅极线、第n栅极线、第(n+1)栅极线和第(n+2)栅极线，并且配置为将第(n-1)栅极信号Gn-1、第n栅极信号Gn、第(n+1)栅极信号Gn+1和第(n+2)栅极信号Gn+2按顺序输出到第(n-1)栅极线、第n栅极线、第(n+1)栅极线和第(n+2)栅极线。
移位寄存器可包括第一时钟端子CT1、第二时钟端子CT2、第一输入端子IN1、第二输入端子IN2、第三输入端子IN3、第一电压端子VT1、第二电压端子VT2、进位端子CRT和输出端子OT。
在帧循环的活动周期中，第一时钟端子CT1配置为接收第一时钟信号CK1或与第一时钟信号CK1不同的第二时钟信号CK2。例如，第二时钟信号CK2可具有与第一时钟信号CK1的相位相反的相位。例如，奇数的移位寄存器SRCn-1和SRCn+1可包括配置为接收第一时钟信号CK1的第一时钟端子CT1，并且偶数的移位寄存器SRCn和SRCn+2可包括配置为接收第二时钟信号CK2的第一时钟端子CT1。
第一输入端子IN1配置为接收从在前移位寄存器中的一个输出的在前进位信号。例如，第n移位寄存器SRCn可包括配置为接收从第(n-1)移位寄存器SRCn-1输出的第(n-1)进位信号CRn-1的第一输入端子IN1。
第二输入端子IN2配置为接收从在后移位寄存器中的一个输出的在后进位信号。例如，第n移位寄存器SRCn可包括配置为接收从第(n+1)移位寄存器SRCn+1输出的第(n+1)进位信号CRn+1的第二输入端子IN2。
第三输入端子IN3配置为接收从除了与第二输入端子IN2中接收到的在后进位信号对应的移位寄存器之外的在后移位寄存器中的一个输出的在后进位信号。例如，第n移位寄存器SRCn可包括配置为接收从第(n+2)移位寄存器SRCn+2输出的第(n+2)进位信号CRn+2的第三输入端子IN3。
第一电压端子VT1配置为接收第一栅极截止电压VSS1。第一栅极截止电压VSS1具有第一低电平，并且第一低电平可以与栅极信号的放电电平对应。例如，第一低电平可以是大约-6V。
第二电压端子VT2配置为接收具有比第一低电平低的第二低电平的第二栅极截止电压VSS2。第二低电平可以与移位寄存器中的控制节点Q的放电电平对应。例如，第二低电平可以是大约-10V。
进位端子CRT配置为输出进位信号。进位端子CRT可分别连接至在后移位寄存器中的一个的第一输入端子IN1以及在前移位寄存器中的至少两个的第二输入端子IN2或第三输入端子IN3。例如，第(n+1)移位寄存器SRCn+1的进位端子CRT可连接至第(n+2)移位寄存器SRCn+2的第一输入端子IN1、第n移位寄存器SRCn的第二输入端子IN2和第(n-1)移位寄存器SRCn-1的第三输入端子IN3。
输出端子OT电连接至对应的栅极线，并且配置为将栅极信号输出至对应的栅极线。第(n-1)移位寄存器SRCn-1、第n移位寄存器SRCn、第(n+1)移位寄存器SRCn+1和第(n+2)移位寄存器SRCn+2的输出端子OT可按顺序输出第(n-1)栅极信号Gn-1、第n栅极信号Gn、第(n+1)栅极信号Gn+1和第(n+2)栅极信号Gn+2。第(n-1)栅极信号Gn-1、第n栅极信号Gn、第(n+1)栅极信号Gn+1和第(n+2)栅极信号Gn+2中的每个可具有栅极导通电压VON和第一栅极截止电压VSS1。
图3是示出根据示例性实施方式用于驱动栅极驱动器500的多个驱动信号的时序图。图4是示出根据示例性实施方式的栅极驱动器500的第n移位寄存器SRCn的电路图。
参照图3和图4，第n移位寄存器SRCn可包括缓冲部510、上拉部530、进位部540、第一控制下拉部551、第二控制下拉部552、控制保持部553、输出下拉部561、输出保持部562和进位保持部580。
缓冲部510配置为将第(n-1)进位信号CRn-1传送至控制节点Q。缓冲部510可包括第四晶体管T4。第四晶体管T4包括连接至第一输入端子IN1的控制电极和输入电极以及连接至控制节点Q的输出电极。
当缓冲部510接收到第(n-1)进位信号CRn-1的栅极导通电压VON时，与栅极导通电压VON对应的第一电压被施加到控制节点Q。
上拉部530配置为输出第n栅极信号Gn。上拉部530包括第一晶体管T1。第一晶体管T1包括连接至控制节点Q的控制电极、连接至第一时钟端子CT1的输入电极以及连接至输出节点O的输出电极。输出节点O连接至输出端子OT。
在控制节点Q的第一电压V1被施加至上拉部530的控制电极的条件下，当第一时钟端子CT1接收第二时钟信号CK2的栅极导通电压VON时，上拉部530将控制节点Q的第一电压V1提升到升压电压VBT。控制节点Q在帧循环中的第(n-1)水平周期期间可具有第一电压V1，并且在帧循环中的第n水平周期期间可具有升压电压VBT。
在升压电压VBT被施加至上拉部530的控制电极的第n水平周期Tn期间，上拉部530配置为输出第二时钟信号CK2的栅极导通电压VON作为第n栅极信号Gn的栅极导通电压VON。第n栅极信号Gn通过连接至输出节点O的输出端子OT输出。
进位部540配置为输出第n进位信号CRn。进位部540包括第十五晶体管T15。第十五晶体管T15包括连接至控制节点Q的控制电极、连接至第一时钟端子CT1的输入电极和连接至进位节点R的输出电极。
进位部540配置为响应于控制节点Q的高电压，输出在第一时钟端子CT1中接收到的第二时钟信号CK2的栅极导通电压VON作为第n进位信号CRn。第n进位信号CRn通过连接至进位节点R的进位端子CRT输出。
第一控制下拉部551和第二控制下拉部552配置为分别响应于第(n+1)进位信号CRn+1和第(n+2)进位信号CRn+2，将控制节点Q按顺序放电到第二栅极截止电压VSS2。
第一控制下拉部551包括第九晶体管T9，第九晶体管T9包括连接至第二输入端子IN2的控制电极、连接至控制节点Q的输入电极和连接至第二电压端子VT2的输出电极。
当在第(n+1)水平周期中将第(n+1)进位信号CRn+1的栅极导通电压VON施加至第二输入端子IN2时，第九晶体管T9配置为将控制节点Q放电到施加至第二电压端子VT2的第二栅极截止电压VSS2。
第二控制下拉部552包括第六晶体管T6。第六晶体管T6包括连接至第三输入端子IN3的控制电极、连接至控制节点Q的输入电极和连接至第二电压端子VT2的输出电极。
当在第(n+2)水平周期中将第(n+2)进位信号CRn+2的栅极导通电压VON施加至第三输入端子IN3时，第六晶体管T6配置为将控制节点Q放电到施加至第二电压端子VT2的第二栅极截止电压VSS2。
控制保持部553配置为将控制节点Q维持到进位节点R的电压。控制保持部553包括第十晶体管T10。第十晶体管T10包括连接至第一时钟端子CT1的控制电极、连接至控制节点Q的输入电极和连接至进位节点R的输出电极。控制保持部553配置为在除了第n水平周期之外的剩余帧循环期间响应于施加至第一时钟端子CT1的第二时钟信号CK2的栅极导通电压VON，将控制节点Q维持到第二栅极截止电压VSS2。
输出下拉部561配置为下拉第n栅极信号Gn。输出下拉部561包括第二晶体管T2。第二晶体管T2包括连接至第二输入端子IN2的控制电极、连接至输出节点O的输入电极和连接至第一电压端子VT1的输出电极。当第(n+1)进位信号CRn+1被施加至第二输入端子IN2时，输出下拉部561配置为将输出节点O下拉到施加至第一电压端子VT1的第一栅极截止电压VSS1。第一栅极截止电压VSS1可以是大约-6V。
输出保持部562配置为将输出节点O维持到第一栅极截止电压VSS1。输出保持部562包括第三晶体管T3。第三晶体管T3包括连接至第二时钟端子CT2的控制电极、连接至输出节点O的输入电极和连接至第一电压端子VT1的输出电极。输出保持部562配置为在除了第n水平周期之外的剩余帧循环期间响应于施加至第二时钟端子CT2的第一时钟信号CK1的栅极导通电压VON，将输出节点O维持到施加至第一电压端子VT1的第一栅极截止电压VSS1。
进位保持部580配置为将进位节点R维持到第二栅极截止电压VSS2。进位保持部580包括第十一晶体管T11。第十一晶体管T11包括连接至第二时钟端子CT2的控制电极、连接至进位节点R的输入电极和连接至第二电压端子VT2的输出电极。进位保持部580配置为在除了第n水平周期之外的剩余帧循环期间响应于施加至第二时钟端子CT2的第一时钟信号CK1的栅极导通电压VON，将进位节点R维持到第二栅极截止电压VSS2。然而，当第十一晶体管T11响应于第一时钟信号CK1的栅极导通电压VON而导通时，第二栅极截止电压VSS2被施加至第十晶体管T10的输出电极。
如上所述，第二时钟信号CK2直接施加至控制保持部553的第十晶体管T10，并且第一时钟信号CK1直接施加至输出保持部562的第三晶体管T3和进位保持部580的第十一晶体管T11。
第一时钟信号CK1和第二时钟信号CK2是在栅极导通电压VON与第二栅极截止电压VSS2之间摆动的信号，并且因此，电力的消耗可能由于第一时钟信号CK1和第二时钟信号CK2的切换而增加。
另外，在帧循环期间，第一时钟信号CK1和第二时钟信号CK2的高电压始终施加至第三晶体管T3、第十晶体管T10和第十一晶体管T11，并且因此，第三晶体管T3、第十晶体管T10和第十一晶体管T11可能诸如由于阈值电压的移位而退化。
根据示例性实施方式，在帧循环的垂直消隐周期VBk期间，第一时钟信号CK1和第二时钟信号CK2可被维持到作为第二栅极截止电压VSS2的低电压，并且因此，可减少电力的消耗和晶体管的退化。
例如，参照图3，时序控制器200配置为使用掩蔽处理方法在垂直消隐周期VBk中掩蔽原始时钟控制信号的多个控制脉冲CP_O，并且产生在垂直消隐周期VBk中维持低电平的时钟控制信号CPV。掩蔽处理方法可以使用XOR运算器。例如，掩蔽处理方法包括产生与控制脉冲对应的用于掩蔽控制脉冲CP_O的掩蔽脉冲，以及通过XOR运算器使用掩蔽脉冲来掩蔽控制脉冲CP_O。
时序控制器200配置为产生在垂直消隐周期VBk中维持高电平的消隐使能信号BEN。
时序控制器200配置为将时钟控制信号CPV和消隐使能信号BEN输出到栅极控制器400。
栅极控制器400配置为基于时钟控制信号CPV和消隐使能信号BEN产生第一时钟信号CK1和第二时钟信号CK2。第一时钟信号CK1和第二时钟信CK2可在垂直消隐周期VBk中维持第二栅极截止电压VSS2。
因此，第一时钟信号CK1和第二时钟信号CK2可在第k帧循环Fk的活动周期ACk中在栅极导通电压VON与第二栅极截止电压VSS2之间摆动，并且可在第k帧循环Fk(其中“k”为自然数)的垂直消隐周期VBk中维持第二栅极截止电压VSS2。第二栅极截止电压VSS2可以是接地电压(0V)或者低于接地电压的低电压。
根据示例性实施方式，在垂直消隐周期VBk中，第一时钟信号CK1和第二时钟信号CK2不摆动，因此，可减少电力的消耗。此外，在帧循环期间，第一时钟信号CK1和第二时钟信号CK2的高电压不连续施加至栅极驱动器500的第三晶体管T3、第十晶体管T10和第十一晶体管T11，并且因此，可防止第三晶体管T3、第十晶体管T10和第十一晶体管T11退化。
图5是示出根据示例性实施方式用于驱动栅极驱动器500的多个驱动信号的时序图。
参照图1和图5，根据示例性实施方式，时序控制器200配置为在垂直消隐周期VBk中，以预定周期掩蔽原始时钟控制信号的控制脉冲CP_O，以产生在垂直消隐周期VBk中的至少1H期间维持低电平的时钟控制信号CPV。
时序控制器200配置为产生在垂直消隐周期VBk中维持高电平的消隐使能信号BEN。
时序控制器200配置为将时钟控制信号CPV和消隐使能信号BEN输出到栅极控制器400。
栅极控制器400配置为基于时钟控制信号CPV和消隐使能信号BEN产生第一时钟信号CK1和第二时钟信号CK2，并且因此，第一时钟信号CK1和第二时钟信号CK2可在垂直消隐周期VBk中与时钟控制信号CPV同步地具有彼此相同的相位。
在垂直消隐周期VBk中，第一时钟信号CK1和第二时钟信号CK2可具有比第一时钟信号CK1和第二时钟信号CK2在活动周期ACk中的第一占空比DR1小的第二占空比DR2。通常，占空比可定义为对于一个循环高导通周期与低截止周期的比(导通/截止)。
如图5所示，第一时钟信号CK1和第二时钟信号CK2在活动周期ACk中分别具有第一重复循环(2H)，并且第一时钟信号CK1和第二时钟信号CK2在垂直消隐周期VBk中分别具有与第一重复循环(2H)相等的第二重复循环(2H)，但不限于此。例如，第一时钟信号CK1和第二时钟信号CK2在垂直消隐周期VBk中的第二重复循环可以比第一时钟信号CK1和第二时钟信号CK2在活动周期ACk中的第一重复循环长。
例如，虽然未在图中示出，但是时序控制器200可配置为在垂直消隐周期VBk中以每3H掩蔽原始时钟控制信号的控制脉冲CP_O，并且产生在垂直消隐周期VBk中具有重复循环为3H的时钟控制信号CPV。
因此，在垂直消隐周期VBk中，第一时钟信号CK1和第二时钟信号CK2包括具有栅极导通电压VON的导通周期和具有第二栅极截止电压VSS2的截止周期，并且导通周期比截止周期短。可减小栅极导通电压VON被施加至栅极驱动器500的第三晶体管T3、第十晶体管T10和第十一晶体管T11的导通周期，并且因此，可防止第三晶体管T3、第十晶体管T10和第十一晶体管T11退化。
此外，根据示例性实施方式，在垂直消隐周期VBk中的第一时钟信号CK1和第二时钟信号CK2可具有与在活动周期ACk中的第一时钟信号CK1和第二时钟信号CK2的波形相似的波形，并且因此，可在垂直消隐周期VBk与活动周期ACk之间的边界周期中减少负载变化。因此，可防止因负载变化产生的电源波纹噪声。
图6是示出根据示例性实施方式用于驱动栅极驱动器500的多个驱动信号的时序图。
参照图1和图6，根据示例性实施方式，时序控制器200配置为通过预定周期在垂直消隐周期VBk中逐渐减小和增加来掩蔽原始时钟控制信号的控制脉冲CP_O，以产生时钟控制信号CPV。时钟控制信号CPV包括具有从垂直消隐周期VBk的早期部分EP到中期部分逐渐增大的递增周期T1、T2、T3、T4等的第一控制脉冲以及具有从垂直消隐周期VBk的中期部分到后期部分LP逐渐减小的递减周期…、T3、T2、T1的第二控制脉冲。
时序控制器200配置为产生在垂直消隐周期VBk中维持高电平的消隐使能信号BEN。
时序控制器200配置为将时钟控制信号CPV和消隐使能信号BEN输出到栅极控制器400。
栅极控制器400配置为基于时钟控制信号CPV和消隐使能信号BEN产生第一时钟信号CK1和第二时钟信号CK2，并且因此，第一时钟信号CK1和第二时钟信号CK2可在垂直消隐周期VBk中与时钟控制信号CPV同步地具有彼此相同的相位。
在垂直消隐周期VBk期间，第一时钟信号CK1和第二时钟信号CK2具有从垂直消隐周期VBk的早期部分EP到中期部分逐渐减小的递减占空比以及从垂直消隐周期VBk的中期部分到后期部分LP逐渐增加的递增占空比。
因此，在垂直消隐周期VBk中的第一时钟信号CK1和第二时钟信号CK2包括具有栅极导通电压VON的导通周期和具有第二栅极截止电压VSS2的截止周期，并且导通周期比截止周期短。可减小栅极导通电压VON被施加到栅极驱动器500的第三晶体管T3、第十晶体管T10和第十一晶体管T11的导通周期，并且因此，可防止第三晶体管T3、第十晶体管T10和第十一晶体管T11退化。
此外，根据示例性实施方式，在垂直消隐周期VBk中的第一时钟信号CK1和第二时钟信号CK2可具有与在活动周期ACk中的第一时钟信号CK1和第二时钟信号CK2的波形相似的波形，并且因此，可在垂直消隐周期VBk与活动周期ACk之间的边界周期中减少负载变化。因此，可消除由负载变化产生的电源波纹噪声。
图7是示出根据示例性实施方式用于驱动栅极驱动器500的多个驱动信号的时序图。
参照图1和图7，根据示例性实施方式，时序控制器200配置为在垂直消隐周期VBk的中期部分MP中掩蔽原始时钟控制信号的控制脉冲，并且在垂直消隐周期VBk的早期部分EP和后期部分LP中不掩蔽原始时钟控制信号的控制脉冲，以产生时钟控制信号CPV。早期部分EP的长度可以与后期部分LP的长度相等或不同。例如，早期部分EP和后期部分LP可分别对应于m个水平周期(mH)(其中，“m”为自然数，“H”为水平周期)。
时序控制器200配置为产生在垂直消隐周期VBk中维持高电平的消隐使能信号BEN。
时序控制器200配置为将时钟控制信号CPV和消隐使能信号BEN输出到栅极控制器400。
栅极控制器400配置为基于时钟控制信号CPV和消隐使能信号BEN产生第一时钟信号CK1和第二时钟信号CK2，并且因此，第一时钟信号CK1和第二时钟信号CK2可在垂直消隐周期VBk中与时钟控制信号CPV同步地具有彼此相反的相位。第一时钟信号CK1和第二时钟信号CK2在垂直消隐周期VBk的早期部分EP和后期部分LP中的波形可以与第一时钟信号CK1和第二时钟信号CK2在活动周期ACk中的波形相似。然而，在垂直消隐周期VBk的中期部分MP中的第一时钟信号CK1和第二时钟信号CK2维持第二栅极截止电压VSS2。
因此，在垂直消隐周期VBk中的第一时钟信号CK1和第二时钟信号CK2包括具有栅极导通电压VON的导通周期和具有第二栅极截止电压VSS2的截止周期，并且导通周期比截止周期短。可减小栅极导通电压VON被施加到栅极驱动器500的第三晶体管T3、第十晶体管T10和第十一晶体管T11的导通周期，并且因此，可防止第三晶体管T3、第十晶体管T10和第十一晶体管T11退化。
另外，根据示例性实施方式，在垂直消隐周期VBk中的第一时钟信号CK1和第二时钟信号CK2可具有与在活动周期ACk中的第一时钟信号CK1和第二时钟信号CK2的波形相似的波形，并且因此，可在垂直消隐周期VBk与活动周期ACk之间的边界周期中减少负载变化。因此，可消除由负载变化产生的电源波纹噪声。
图8是示出根据示例性实施方式用于驱动栅极驱动器500的多个驱动信号的时序图。
参照图1和图8，根据示例性实施方式，时序控制器200配置为在垂直消隐周期VBk的中期部分MP中掩蔽原始时钟控制信号的控制脉冲，并且不掩蔽与垂直消隐周期VBk的早期部分EP和后期部分LP对应的原始时钟控制信号中的控制脉冲，以产生时钟控制信号CPV。早期部分EP的长度可以与后期部分LP的长度相等或不同。例如，早期部分EP和后期部分LP可分别对应于m个水平周期(mH)(其中，“m”为自然数，“H”为水平周期)。
时序控制器200配置为产生在垂直消隐周期VBk中维持高电平的消隐使能信号BEN。
时序控制器200配置为将时钟控制信号CPV和消隐使能信号BEN输出到栅极控制器400。
栅极控制器400配置为基于时钟控制信号CPV和消隐使能信号BEN产生第一时钟信号CK1和第二时钟信号CK2，并且因此，第一时钟信号CK1和第二时钟信号CK2可在垂直消隐周期VBk中与时钟控制信号CPV同步地具有彼此相同的相位。
第一时钟信号CK1和第二时钟信号CK2在早期部分EP和后期部分LP中的波形可以与第一时钟信号CK1和第二时钟信号CK2在活动周期ACk中的波形相似。然而，在中期部分MP中的第一时钟信号CK1和第二时钟信号CK2维持第二栅极截止电压VSS2。
因此，在垂直消隐周期VBk中的第一时钟信号CK1和第二时钟信号CK2包括具有栅极导通电压VON的导通周期和具有第二栅极截止电压VSS2的截止周期，并且导通周期比截止周期短。可减小栅极导通电压VON被施加至栅极驱动器500的第三晶体管T3、第十晶体管T10和第十一晶体管T11的导通周期，并且因此，可防止第三晶体管T3、第十晶体管T10和第十一晶体管T11退化。
另外，根据示例性实施方式，在垂直消隐周期VBk中的第一时钟信号CK1和第二时钟信号CK2可具有与在活动周期ACk中的第一时钟信号CK1和第二时钟信号CK2的波形相似的波形，并且因此，可在垂直消隐周期VBk与活动周期ACk之间的边界周期中减少负载变化。因此，可消除由负载变化产生的电源波纹噪声。
图9是示出根据示例性实施方式用于驱动栅极驱动器500的多个驱动信号的时序图。
参照图1和图9，根据示例性实施方式，时序控制器200配置为产生包括多个控制脉冲的时钟控制信号CPV。在垂直消隐周期VBk中的控制脉冲具有与在活动周期ACk中的控制脉冲相同的占空比和相同的重复循环。
时序控制器200配置为产生在垂直消隐周期VBk中维持高电平的消隐使能信号BEN。
时序控制器200配置为将时钟控制信号CPV和消隐使能信号BEN输出到栅极控制器400。
根据示例性实施方式，栅极控制器400配置为从时序控制器200接收时钟控制信号CPV和消隐使能信号BEN，并且从驱动电压生成器300接收预设电压VD。
预设电压VD具有介于栅极导通电压VON与第二栅极截止电压VSS2之间的电平。例如，预设电压VD可以是接地电压GND(例如，大约0V)或者输入到驱动电压生成器300的输入电压PVDD(例如，大约5V)。
栅极控制器400配置为基于时钟控制信号CPV和消隐使能信号BEN产生第一时钟信号CK1和第二时钟信号CK2。第一时钟信号CK1和第二时钟信号CK2在垂直消隐周期VBk中在预设电压VD与第二栅极截止电压VSS2之间摆动，并且在活动周期ACk中在栅极导通电压VON与第二栅极截止电压VSS2之间摆动。
第一时钟信号CK1和第二时钟信号CK2具有彼此相反的相位。然而，第一时钟信号CK1和第二时钟信号CK2具有彼此相同的重复循环和相同的占空比。
因此，在垂直消隐周期VBk中的第一时钟信号CK1和第二时钟信号CK2包括具有预设电压VD的导通周期和具有第二栅极截止电压VSS2的截止周期，并且导通周期比截止周期短。可减小预设电压VD被施加至栅极驱动器500的第三晶体管T3、第十晶体管T10和第十一晶体管T11的导通周期，并且因此，可防止第三晶体管T3、第十晶体管T10和第十一晶体管T11退化。
另外，根据示例性实施方式，在垂直消隐周期VBk中的第一时钟信号CK1和第二时钟信号CK2可具有与在活动周期ACk中的第一时钟信号CK1和第二时钟信号CK2的波形相似的波形，并且因此，可在垂直消隐周期VBk与活动周期ACk之间的边界周期中减少负载变化。因此，可消除由负载变化产生的电源波纹噪声。
图10是示出根据示例性实施方式用于驱动栅极驱动器500的多个驱动信号的时序图。
参照图1和图10，根据示例性实施方式，时序控制器200配置为产生包括多个控制脉冲的时钟控制信号CPV。在垂直消隐周期VBk中的控制脉冲具有与在活动周期ACk中的控制脉冲相同的占空比和相同的重复循环。
时序控制器200配置为产生在垂直消隐周期VBk中维持高电平的消隐使能信号BEN。
时序控制器200配置为将时钟控制信号CPV和消隐使能信号BEN输出到栅极控制器400。
栅极控制器400配置为从时序控制器200接收时钟控制信号CPV和消隐使能信号BEN，并且从驱动电压生成器300接收预设电压VD。预设电压VD具有介于栅极导通电压VON与第二栅极截止电压VSS2之间的电平。例如，预设电压VD可以是接地电压GND(例如，大约0V)或者输入到驱动电压生成器300的输入电压PVDD(例如，大约5V)。
栅极控制器400配置为基于时钟控制信号CPV和消隐使能信号BEN产生第一时钟信号CK1和第二时钟信号CK2。第一时钟信号CK1和第二时钟信号CK2在垂直消隐周期VBk中在预设电压VD与第二栅极截止电压VSS2之间摆动，并且在活动周期ACk中在栅极导通电压VON与第二栅极截止电压VSS2之间摆动。
第一时钟信号CK1和第二时钟信号CK2在垂直消隐周期VBk中具有彼此相同的相位，并且在活动周期ACk中具有彼此相反的相位。然而，在垂直消隐周期VBk中的第一时钟信号CK1和第二时钟信号CK2具有与在活动周期ACk中的第一时钟信号CK1和第二时钟信号CK2的重复循环和占空比相同的重复循环和相同的占空比。
因此，在垂直消隐周期VBk中的第一时钟信号CK1和第二时钟信号CK2包括具有预设电压VD的导通周期和具有第二栅极截止电压VSS2的截止周期，并且导通周期比截止周期短。可减小预设电压VD被施加至栅极驱动器500的第三晶体管T3、第十晶体管T10和第十一晶体管T11的导通周期，并且因此，可防止第三晶体管T3、第十晶体管T10和第十一晶体管T11退化。
此外，根据示例性实施方式，在垂直消隐周期VBk中的第一时钟信号CK1和第二时钟信号CK2可具有与在活动周期ACk中的第一时钟信号CK1和第二时钟信号CK2的波形相似的波形，并且因此，可在垂直消隐周期VBk与活动周期ACk之间的边界周期中减少负载变化。因此，可消除由负载变化产生的电源波纹噪声。
图11是示出根据示例性实施方式用于驱动栅极驱动器500的多个驱动信号的时序图。
参照图1和图11，根据示例性实施方式，时序控制器200配置为在垂直消隐周期VBk的中期部分MP中掩蔽原始时钟控制信号的控制脉冲，并且在垂直消隐周期VBk的早期部分EP和后期部分LP中不掩蔽原始时钟控制信号的控制脉冲，以产生时钟控制信号CPV。早期部分EP的长度可以与后期部分LP的长度相等或不同。例如，早期部分EP和后期部分LP可分别对应于m个水平周期(mH)(其中，“m”为自然数，“H”为水平周期)。
时序控制器200配置为产生在垂直消隐周期VBk中维持高电平的消隐使能信号BEN。
时序控制器200配置为将时钟控制信号CPV和消隐使能信号BEN输出到栅极控制器400。
栅极控制器400配置为从时序控制器200接收时钟控制信号CPV和消隐使能信号BEN，并且从驱动电压生成器300接收预设电压VD。
预设电压VD具有介于栅极导通电压VON与第二栅极截止电压VSS2之间的电平。例如，预设电压VD可以是接地电压GND(例如，大约0V)或者输入到驱动电压生成器300的输入电压PVDD(例如，大约5V)。
栅极控制器400配置为基于时钟控制信号CPV和消隐使能信号BEN产生第一时钟信号CK1和第二时钟信号CK2。第一时钟信号CK1和第二时钟信号CK2与时钟控制信号CPV同步。
第一时钟信号CK1和第二时钟信号CK2在垂直消隐周期VBk的早期部分EP和后期部分LP中在预设电压VD与第二栅极截止电压VSS2之间摆动，并且在垂直消隐周期VBk的中期部分MP中维持第二栅极截止电压VSS2。
根据示例性实施方式，在垂直消隐周期VBk的早期部分EP和后期部分LP中，第一时钟信号CK1和第二时钟信号CK2具有彼此相反的相位，并且具有与在活动周期ACk中的第一时钟信号CK1和第二时钟信号CK2相同的重复循环和相同的占空比。
因此，在垂直消隐周期VBk中的第一时钟信号CK1和第二时钟信号CK2包括具有预设电压VD的导通周期和具有第二栅极截止电压VSS2的截止周期，并且导通周期比截止周期短。可减小预设电压VD被施加至栅极驱动器500的第三晶体管T3、第十晶体管T10和第十一晶体管T11的导通周期，并且因此，可防止第三晶体管T3、第十晶体管T10和第十一晶体管T11退化。
另外，根据示例性实施方式，在垂直消隐周期VBk中的第一时钟信号CK1和第二时钟信号CK2可具有与在活动周期ACk中的第一时钟信号CK1和第二时钟信号CK2的波形相似的波形，并且因此，可在垂直消隐周期VBk与活动周期ACk之间的边界周期中减少负载变化。因此，可消除由负载变化产生的电源波纹噪声。
图12是示出根据示例性实施方式用于驱动栅极驱动器500的多个驱动信号的时序图。
参照图1和图12，根据示例性实施方式，时序控制器200配置为在垂直消隐周期VBk的中期部分MP中掩蔽原始时钟控制信号的控制脉冲，并且在垂直消隐周期VBk的早期部分EP和后期部分LP中不掩蔽原始时钟控制信号的控制脉冲，以产生时钟控制信号CPV。早期部分EP的长度可以与后期部分LP的长度相等或不同。例如，早期部分EP和后期部分LP可分别对应于m个水平周期(mH)(其中，“m”为自然数，“H”为水平周期)。
时序控制器200配置为产生在垂直消隐周期VBk中维持高电平的消隐使能信号BEN。
时序控制器200配置为将时钟控制信号CPV和消隐使能信号BEN输出到栅极控制器400。
栅极控制器400配置为从时序控制器200接收时钟控制信号CPV和消隐使能信号BEN，并且从驱动电压生成器300接收预设电压VD。
预设电压VD具有介于栅极导通电压VON与第二栅极截止电压VSS2之间的电平。例如，预设电压VD可以是接地电压GND(例如，大约0V)或者输入到驱动电压生成器300的输入电压PVDD(例如，大约5V)。
栅极控制器400配置为基于时钟控制信号CPV和消隐使能信号BEN产生第一时钟信号CK1和第二时钟信号CK2。第一时钟信号CK1和第二时钟信号CK2与时钟控制信号CPV同步。
第一时钟信号CK1和第二时钟信号CK2在垂直消隐周期VBk的早期部分EP和后期部分LP中在预设电压VD与第二栅极截止电压VSS2之间摆动，并且在垂直消隐周期VBk的中期部分MP中维持第二栅极截止电压VSS2。
根据示例性实施方式，在垂直消隐周期VBk的早期部分EP和后期部分LP中，第一时钟信号CK1和第二时钟信号CK2具有彼此相同的相位，并且具有与在活动周期ACk中的第一时钟信号CK1和第二时钟信号CK2相同的重复循环和相同的占空比。
因此，在垂直消隐周期VBk中的第一时钟信号CK1和第二时钟信号CK2包括具有预设电压VD的导通周期和具有第二栅极截止电压VSS2的截止周期，并且导通周期比截止周期短。可减小预设电压VD被施加至栅极驱动器500的第三晶体管T3、第十晶体管T10和第十一晶体管T11的导通周期，并且因此，可防止第三晶体管T3、第十晶体管T10和第十一晶体管T11退化。
此外，根据示例性实施方式，在垂直消隐周期VBk中的第一时钟信号CK1和第二时钟信号CK2可具有与在活动周期ACk中的第一时钟信号CK1和第二时钟信号CK2的波形相似的波形，并且因此，可在垂直消隐周期VBk与活动周期ACk之间的边界周期中减少负载变化。因此，可消除由负载变化产生的电源波纹噪声。
根据示例性实施方式，在垂直消隐周期中，可减少第一时钟信号和第二时钟信号的切换，并且因此，可减少电力的消耗。另外，在垂直消隐周期中，第一时钟信号和第二时钟信号具有栅极导通电压的导通周期可减小，并且因此，可防止栅极驱动器的晶体管退化。另外，在垂直消隐周期中的第一时钟信号和第二时钟信号可具有与活动周期中的第一时钟信号和第二时钟信号的波形相似的波形。因此，可在垂直消隐周期与活动周期之间的边界周期中减少负载变化，并且可消除由负载变化产生的电源波纹噪声。
在上述示例性实施方式中，应理解的是，在垂直消隐周期的至少中期部分中的栅极信号的较低电平(其既可降低功耗又可减少晶体管退化，并且从而可最小化信号强度的衰减)特别适用于非晶硅栅极(ASG)型栅极驱动电路，但不限于此。此外，中期部分的持续时间可扩展到垂直消隐周期的早期部分和后期部分中，以利用可能增强的波纹效应的设计权衡来甚至更大地降低功耗和减少晶体管退化。虽然可反过来通过增加晶体管尺寸和/或沟道相对于长度的宽度来减少这种波纹效应，但优选的是，维持一些早期和后期部分活动以最小化在垂直消隐周期与活动周期之间转变时的功率波动。在帧循环的相对于活动周期的垂直消隐周期期间，时钟信号可具有减小的幅度、减少的持续时间、相同而非相反的相位、减小的占空比或其任何组合。因此，本发明构思支持这种实施方式，在这种实施方式中，时钟信号在帧循环的垂直消隐周期中的平均幅度小于时钟信号在帧循环的活动周期中的平均幅度。
前述内容是对本发明构思的说明，而不应被解释为对其的限制。虽然描述了本发明构思的一些示例性实施方式，但是相关领域中的普通技术人员将容易地理解的是，在实质上不背离本发明构思的新颖教导和优点的情况下，可对示例性实施方式进行诸多修改。因此，所有这些修改均旨在包括在如权利要求中限定的本发明构思的范围内。

Claims (10)

1.一种显示设备，包括：
显示面板，具有连接在栅极线与数据线之间的像素；
栅极驱动器，连接至所述栅极线，并且配置为产生具有至少一个栅极导通电压和至少一个栅极截止电压的栅极信号，并且向所述栅极线提供所述栅极信号；以及
栅极控制器，连接至所述栅极驱动器，并且配置为产生具有至少一个高电平和至少一个低电平的时钟信号，并且向所述栅极驱动器提供所述时钟信号，
其中，所述时钟信号在帧循环的垂直消隐周期中的占空比小于所述时钟信号在所述帧循环的活动周期中的占空比。
2.如权利要求1所述的显示设备，其中，所述时钟信号在所述垂直消隐周期中的至少一个水平周期期间维持低电平。
3.如权利要求2所述的显示设备，其中，所述时钟信号具有从所述垂直消隐周期的早期部分到所述垂直消隐周期的中期部分逐渐减小的占空比，以及从所述垂直消隐周期的所述中期部分到所述垂直消隐周期的后期部分逐渐增加的占空比。
4.如权利要求1所述的显示设备，其中，所述时钟信号在所述垂直消隐周期中在所述栅极导通电压与所述栅极截止电压之间摆动，所述栅极截止电压低于接地电压。
5.一种显示设备，包括：
显示面板，包括连接至栅极线和数据线的像素；
栅极驱动器，配置为产生具有栅极导通电压和栅极截止电压的栅极信号，并且向所述栅极线提供所述栅极信号；以及
栅极控制器，配置为产生具有高电平和低电平的时钟信号，并且向所述栅极驱动器提供所述时钟信号，
其中，所述时钟信号在帧循环的垂直消隐周期中的高电平低于所述时钟信号在所述帧循环的活动周期中的高电平。
6.如权利要求5所述的显示设备，其中，所述时钟信号具有占空比，并且所述时钟信号在所述垂直消隐周期中的占空比等于所述时钟信号在所述活动周期中的占空比。
7.如权利要求5所述的显示设备，其中，所述时钟信号在所述垂直消隐周期中的至少一个水平周期期间维持低电平。
8.如权利要求7所述的显示设备，其中，所述垂直消隐周期包括早期部分、中期部分和后期部分，并且所述时钟信号在所述中期部分中维持所述低电平。
9.如权利要求5所述的显示设备，其中，在所述垂直消隐周期中，所述时钟信号在接地电压与低于所述接地电压的栅极截止电压之间摆动。
10.一种显示设备，包括：
显示面板，包括连接至栅极线和数据线的像素；
栅极驱动器，配置为产生具有栅极导通电压和栅极截止电压的栅极信号，并且向所述栅极线提供所述栅极信号；以及
栅极控制器，配置为产生具有高电平和低电平的时钟信号，并且向所述栅极驱动器提供所述时钟信号，
其中，所述时钟信号在帧循环的垂直消隐周期的早期部分和后期部分中在所述高电平与所述低电平之间摆动，并且在所述垂直消隐周期的中期部分中维持所述低电平。
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