CN106940989B - 显示装置 - Google Patents

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Abstract

本申请公开了一种显示装置。该显示装置包括：显示面板，包括多个栅线；以及栅驱动电路，包括多个驱动级。第k驱动级包括:第一输出晶体管，包括控制电极、输入电极和输出电极；电容器，连接在第一输出晶体管的输出电极与第一输出晶体管的控制电极之间；第一控制晶体管，配置为将第一控制信号输出至第一节点；第一反相器晶体管，包括第一控制电极、输入电极和输出电极；以及第一下拉晶体管，包括配置为接收第二控制信号的第一控制电极、配置为接收切换信号的第二控制电极、配置为接收第一放电电压的输入电极和连接至第一输出晶体管的输出电极的输出电极。

Description

显示装置
技术领域
本公开示例性实施方式的方面涉及显示装置。
背景技术
显示装置可包括栅线、数据线以及连接至栅线和数据线的像素。显示装置可包括将栅信号施加至栅线的栅驱动电路和将数据信号施加至数据线的数据驱动电路。
栅驱动电路可包括移位寄存器，其中移位寄存器包括多个驱动级电路(在下文中称为驱动级)。驱动级可分别输出与栅线对应的栅信号。驱动级中的每个可包括彼此连接的多个晶体管。
为了增强对本发明的背景技术的理解，提供该背景技术部分中公开的以上信息，以及因此，背景技术部分中公开的以上信息可包含不构成现有技术的信息。
发明内容
本公开示例性实施方式的方面涉及显示装置。例如，本公开一些示例性实施方式的方面涉及包括集成在显示面板中的栅驱动电路的显示装置。
根据本公开的一些实施方式，显示装置可包括具有相对简化的电路配置的栅驱动电路。
根据本公开的一些实施方式，显示装置包括：显示面板，包括多个栅线；以及栅驱动电路，包括配置为将栅信号施加至栅线的多个驱动级，驱动级之中的第k(k是等于或者大于2的自然数)驱动级包括:第一输出晶体管，包括连接至第一节点的控制电极、配置为接收时钟信号的输入电极和配置为输出栅信号之中的第k栅信号的输出电极；电容器，连接在第一输出晶体管的输出电极与第一输出晶体管的控制电极之间；第一控制晶体管，配置为在第k栅信号被输出以前将第一控制信号输出至第一节点以开启第一输出晶体管；第一反相器晶体管，包括配置为接收时钟信号的第一控制电极、配置为接收时钟信号的输入电极和配置为将切换信号输出至第二节点的输出电极；以及第一下拉晶体管，包括配置为接收在第k栅信号被输出之后激活的第二控制信号的第一控制电极、配置为接收切换信号的第二控制电极、配置为接收第一放电电压的输入电极和连接至第一输出晶体管的输出电极的输出电极。
根据一些实施方式，第k驱动级还包括第二输出晶体管，其中第二输出晶体管包括连接至第一节点的控制电极、配置为接收时钟信号的输入电极和配置为输出与第k栅信号同步的第k进位信号的输出电极。
根据一些实施方式，第k驱动级还包括第二下拉晶体管，第二下拉晶体管包括配置为接收第二控制信号的第一控制电极、配置为接收切换信号的第二控制电极、配置为接收第二放电电压的输入电极和连接至第二输出晶体管的输出电极的输出电极，其中第二放电电压具有与第一放电电压的电平不同的电平。
根据一些实施方式，第k驱动级还包括第二控制晶体管，第二控制晶体管包括配置为接收第二控制信号的第一控制电极、配置为接收切换信号的第二控制电极和连接至第一节点的输出电极。
根据一些实施方式，第二控制信号由驱动级之中的第(k+1)驱动级输出，以及第二控制信号与栅信号之中的第(k+1)栅信号同步。
根据一些实施方式，第一控制晶体管包括配置为接收第一控制信号的第一控制电极、配置为接收第一控制信号的输入电极和连接至第一节点的输出电极。
根据一些实施方式，第一控制信号由驱动级之中的第(k-1)驱动级输出，以及第一控制信号与栅信号之中的第(k-1)栅信号同步。
根据一些实施方式，第一控制晶体管还包括配置为接收负偏压的第二控制电极。
根据一些实施方式，第一控制晶体管的第二控制电极配置为接收第二放电电压。
根据一些实施方式，第k驱动级还包括稳定晶体管，稳定晶体管包括配置为接收第一控制信号的控制电极、配置为接收第二放电电压的输入电极和连接至第二节点的输出电极。
根据一些实施方式，第k驱动级还包括第三控制晶体管，第三控制晶体管包括配置为接收第三控制信号的第一控制电极、配置为接收切换信号的第二控制电极、配置为接收第二放电电压的输入电极和连接至第一节点的输出电极。
根据一些实施方式，第三控制信号由驱动级之中的第(k+2)驱动级输出，以及第三控制信号与栅信号之中的第(k+2)栅信号同步。
根据一些实施方式，第k驱动级还包括第二控制晶体管，第二控制晶体管包括配置为接收第二控制信号的第一控制电极、配置为接收第二放电电压的第二控制电极、配置为接收第二放电电压的输入电极和连接至第一节点的输出电极。
根据一些实施方式，第k驱动级还包括第二反相器晶体管，第二反相器晶体管包括配置为接收第k栅信号的第一控制电极、配置为接收第二放电电压的输入电极和连接至第二节点的输出电极。
根据一些实施方式，第一反相器晶体管和第二反相器晶体管中的至少一个晶体管还包括配置为接收负偏压的第二控制电极。
根据一些实施方式，第二放电电压具有与第一放电电压的电平不同的电平，以及负偏压是第二放电电压。
根据一些实施方式，负偏压是第一放电电压。
根据一些实施方式，负偏压是具有与第一放电电压和第二放电电压不同的电平的第三放电电压。
根据一些示例性实施方式，显示装置包括：显示面板，包括多个栅线；以及栅驱动电路，包括配置为将栅信号施加至栅线的多个驱动级，驱动级之中的第k(k是等于或者大于2的自然数)驱动级包括:第一输出晶体管，包括连接至第一节点的控制电极、接收时钟信号的输入电极和输出栅信号之中的第k栅信号的输出电极；电容器，连接在第一输出晶体管的输出电极与第一输出晶体管的控制电极之间；第一控制晶体管，配置为在第k栅信号被输出之前将第一控制信号输出至第一节点以开启第一输出晶体管；第一反相器晶体管，包括配置为接收时钟信号的第一控制电极、配置为接收负偏压的第二控制电极、配置为接收时钟信号的输入电极和配置为将切换信号输出至第二节点的输出电极；以及第一下拉晶体管，包括配置为接收在第k栅信号被输出后被激活的第二控制信号的控制电极、配置为接收第一放电电压的输入电极以及连接至第一输出晶体管的输出电极的输出电极。
根据一些实施方式，第k驱动级还包括第二反相器晶体管，第二反相器晶体管包括配置为接收第k栅信号的第一控制电极、配置为接收第二放电电压的输入电极和连接至第二节点的输出电极。
根据一些实施方式，第二反相器晶体管还包括配置为接收负偏压的第二控制电极。
根据一些实施方式，第一放电电压具有与第二放电电压的电平不同的电平，以及负偏压是第二放电电压。
根据一些实施方式，第一放电电压具有与第二放电电压的电平不同的电平，以及负偏压是第一放电电压。
根据一些实施方式，负偏压是具有与第一放电电压和第二放电电压不同的电平的第三放电电压。
根据本发明的一些实施方式，显示装置包括：显示面板，包括多个栅线；以及栅驱动电路，包括分别电连接至栅线的多个驱动级，驱动级之中的第k(k是等于或者大于2的自然数)驱动级包括：输出部，配置为响应于第一节点的电压输出第k栅信号和第k进位信号，第k栅信号和第k进位信号根据时钟信号生成；第一控制部，配置为控制第一节点的电压；第二控制部，配置为将根据时钟信号生成的切换信号施加至第二节点；以及下拉部，配置为在第k栅信号和第k进位信号被输出后降低输出部的电压，其中下拉部包括至少一个下拉晶体管，该至少一个下拉晶体管包括配置为接收在第k栅信号被输出后被激活的第一控制信号的第一控制电极、配置为接收切换信号的第二控制电极、配置为接收第一放电电压和第二放电电压中的一个的输入电极和连接至输出部的输出电极，其中，第一放电电压和第二放电电压具有不同的电平。
根据一些实施方式，下拉晶体管包括：第一下拉晶体管，包括配置为接收第一控制信号的第一控制电极、配置为接收切换信号的第二控制电极、配置为接收第一放电电压的输入电极和连接至输出部的输出电极；以及第二下拉晶体管，包括配置为接收第一控制信号的第一控制电极、配置为接收切换信号的第二控制电极、配置为接收第二放电电压的输入电极和连接至输出部的输出电极。
根据一些实施方式，输出部包括：第一输出晶体管，包括连接至第一节点的控制电极、配置为接收时钟信号的输入电极和输出第k栅信号的输出电极；以及第二输出晶体管，包括连接至第一节点的控制电极、配置为接收时钟信号的输入电极和配置为输出第k进位信号的输出电极。
根据一些实施方式，第一控制部包括：第一控制晶体管，包括第一控制电极和输入电极以及连接至第一节点的输出电极，其中第一控制电极和输入电极共同接收在第k栅信号被输出之前激活的第二控制信号；以及第二控制晶体管，包括配置为接收第一控制信号的第一控制电极、配置为接收切换信号的第二控制电极、配置为接收第一放电电压和第二放电电压中的一个的输入电极以及连接至第一节点的输出电极。
根据一些实施方式，第一控制晶体管还包括配置为接收第一放电电压和第二放电电压中的一个的第二控制电极。
根据一些实施方式，第二控制部包括：第一反相器晶体管，包括配置为接收时钟信号的第一控制电极、配置为接收时钟信号的输入电极和配置为将根据时钟信号生成的切换信号施加至第二节点的输出电极；以及第二反相器晶体管，包括配置为接收第k栅信号的第一控制电极、配置为接收第一放电电压和第二放电电压中的一个的输入电极和连接至第二节点的输出电极。
根据一些实施方式，第二反相器晶体管还包括配置为接收第一放电电压和第二放电电压中的一个的第二控制电极。
根据本发明的一些实施方式，因为栅驱动电路包括均具有两个控制电极的晶体管，所以晶体管的数量可减小。包括两个控制电极的晶体管的沟道特性可通过施加至第二控制电极的第二电压控制。
根据一些实施方式，当包括两个控制电极的晶体管的沟道特性被控制时，彼此串连的两个晶体管可替换为一个晶体管。此外，根据一些实施方式，彼此互连的两个晶体管可替换为一个晶体管。
因为栅驱动电路的配置可相对简化，所以用于栅驱动电路的面积可减小，以及因此显示装置的边框面积也可相对减小。
附图说明
当结合附图考虑并通过参考下面的详细描述，本公开的一些实施方式的以上和其它方面将变得更明显，其中：
图1是示出根据本公开一些示例性实施方式的显示装置的平面图；
图2是示出根据本公开一些示例性实施方式的显示装置的信号的时序图；
图3是示出根据本公开一些示例性实施方式的像素的等效电路图；
图4是示出根据本公开一些示例性实施方式的显示面板的像素的剖视图；
图5是示出根据本公开一些示例性实施方式的栅驱动电路的框图；
图6是示出根据本公开一些示例性实施方式的驱动级的电路图；
图7是示出图6中所示的驱动级的信号的波形图；
图8是示出根据本公开一些示例性实施方式的具有双栅结构的晶体管的剖视图和电路图；
图9A和图9B是示出沟道性质(channel property)依赖于根据本公开一些示例性实施方式的具有双栅结构的晶体管的第二控制电压而变化的图；
图10A至图10C是示出根据本公开一些示例性实施方式具有单栅结构的晶体管和具有双栅结构的晶体管的电路图；
图11是示出根据本公开一些示例性实施方式的驱动级的电路图；
图12是示出图11中所示的驱动级的信号的波形图；
图13是示出根据本公开一些示例性实施方式的栅驱动电路的框图；
图14是示出根据本公开一些示例性实施方式的驱动级的电路图；
图15是示出根据本公开一些示例性实施方式的栅驱动电路的框图；
图16是示出根据本公开一些示例性实施方式的驱动级的电路图；以及
图17是示出根据本公开一些示例性实施方式的具有单栅结构的晶体管和具有双栅结构的晶体管的电路图。
具体实施方式
在下文中，将参考附图更加详细地解释本发明的一些示例性实施方式的方面。在附图中，为了清晰，层和区域被夸大。全文中相同的附图标记表示相同的元件。然而，本发明可以以多种不同的形式体现，以及不应理解为仅限制于本文中示出的实施方式。而是，这些实施方式作为示例被提供以使得本公开将是彻底和完整的，以及将向本领域技术人员充分传达本发明的方面和特征。相应地，对于本领域普通技术人员完整理解本发明的方面和特征而言不必要的过程、元件和技术可未被描述。
图1是示出根据本公开示例性实施方式的显示装置的平面图，以及图2是示出根据本公开示例性实施方式的显示装置的信号的时序图。
参照图1和图2，根据本示例性实施方式的显示装置包括显示面板DP、栅驱动电路GDC和数据驱动电路DDC。图1示出一个栅驱动电路GDC和六个数据驱动电路DDC，但是栅驱动电路GDC和数据驱动电路DDC的数目不应限制于此或者受其限制。
显示面板DP可以是(但是不限制于)诸如液晶显示面板、有机发光显示面板、电泳显示面板、电湿润显示面板等的多种显示面板。在本示例性实施方式中，液晶显示面板将被描述为显示面板DP。同时，包括液晶显示面板的液晶显示装置还可包括偏光器和背光单元。
显示面板DP包括第一显示衬底DS1、与第一显示衬底DS1间隔分开的第二显示衬底DS2、以及布置在第一显示衬底DS1与第二显示衬底DS2之间的液晶层LCL(参照图4)。显示面板DP包括显示区DA和非显示区NDA，在显示区DA中布置有多个像素PX11至PXnm，以及当在平面图中观察时非显示区NDA围绕显示区DA(例如，在显示区DA的周边的外部)。
第一显示衬底DS1包括多个栅线GL1至GLn以及与栅线GL1至GLn交叉的多个数据线DL1至DLm。栅线GL1至GLn连接至栅驱动电路GDC。数据线DL1至DLm连接至数据驱动电路DDC。图1示出栅线GL1至GLn的一部分以及数据线DL1至DLm的一部分。此外，第一显示衬底DS1还包括布置在第一显示衬底DS1的非显示区NDA中的虚拟栅线(dummy gate line)GL-D。
图1示出像素PX11至PXnm的一部分。像素PX11至PXnm中的每个连接至栅线GL1至GLn中的对应的栅线和数据线DL1至DLm中的对应的数据线。然而，虚拟栅线GL-D不连接至像素PX11至PXnm。
根据像素PX11至PXnm显示的颜色，像素PX11至PXnm被组合成多个组。像素PX11至PXnm中的每个显示原色中的一种颜色的光。原色可包括(但不限制于)红色、绿色、蓝色和白色。原色还可包括诸如黄色、青色、品红以及诸如此类的多种颜色。
如图1和图2中所示，栅驱动电路GDC和数据驱动电路DDC从信号控制器SC(例如，时间控制器)接收控制信号。信号控制器SC安装在主电路板MCB上。信号控制器SC从外部图形控制器接收图像数据和控制信号。控制信号包括竖直同步信号Vsync、水平同步信号Hsync、数据使能信号和时钟信号，其中，竖直同步信号Vsync用作区分帧周期Fn-1，Fn和Fn+1的信号，水平同步信号Hsync用作区分水平周期(horizontal period)HP的行区分信号(rowdistinction signal)，数据使能信号在数据输出的周期期间维持在高电平以表示数据输入周期。
在帧周期Fn-1，Fn和Fn+1期间，栅驱动电路GDC响应于由信号控制器SC提供的控制信号生成栅信号GS1至GSn，以及将栅信号GS1至GSn施加至栅线GL1至GLn。栅信号GS1至GSn依次被输出以与水平周期HP对应。栅驱动电路GDC可通过薄膜工艺或者作为薄膜工艺的一部分与像素PX11至PXnm大致并发地(例如，同时地)形成。例如，在非晶硅TFT栅驱动器电路(amorphous silicon TFT gate driver circuit，ASG)配置或者氧化物半导体TFT栅驱动器电路(oxide semiconductor TFT gate driver circuit，OSG)配置中，栅驱动电路GDC可安装在非显示区NDA上。
作为代表性示例，图1示出连接至栅线GL1至GLn的左端的一个栅驱动电路GDC。然而，根据本示例性实施方式的显示装置可包括两个栅驱动电路。这两个栅驱动电路中的一个栅驱动电路连接至栅线GL1至GLn的左端，而这两个栅驱动电路中的另一个栅驱动电路连接至栅线GL1至GLn的右端。此外，这两个栅驱动电路中的一个栅驱动电路连接至栅线GL1至GLn中的奇数栅线，而这两个栅驱动电路中的另一个栅驱动电路连接至栅线GL1至GLn中的偶数栅线。
如图1和图2中所示，数据驱动电路DDC响应于由信号控制器SC提供的控制信号生成与由信号控制器SC提供的图像数据对应的灰阶电压(grayscale voltage)。数据驱动电路DDC将灰阶电压施加至数据线DL1至DLm以作为数据电压DDS。
数据电压DDS包括关于公共电压具有正极性的正(+)数据电压和/或关于公共电压具有负极性的负(-)数据电压。在每个水平周期HP期间施加至数据线DL1至DLm的数据电压的一部分具有正极性，以及在每个水平周期HP期间施加至数据线DL1至DLm的数据电压的另一部分具有负极性。数据电压DDS的极性根据帧周期Fn-1、Fn和Fn+1反转以防止液晶燃烧和劣化。数据驱动电路DDC响应于反转信号生成以帧周期为单位反转的数据电压。
数据驱动电路DDC包括驱动芯片DC和柔性电路板FPC，其中驱动芯片DC安装在柔性电路板FPC上。柔性电路板FPC将主电路板MCB与第一显示衬底DS1电连接。驱动芯片DC中的每个将数据电压中对应的数据电压施加至数据线DL1至DLm中对应的数据线。
在图1中，数据驱动电路DDC被提供为带式载体封装(tape carrier package，TCP)的形式，但是其不限制于此或者受其限制。即，数据驱动电路DDC可以以玻璃载芯(chip-on-glass，COG)的形式安装在第一显示衬底DS1上以与非显示区NDA对应。
图3是示出根据本公开示例性实施方式的像素PXij的等效电路图，以及图4是示出根据本公开示例性实施方式的显示面板的像素的剖视图。图1中所示的像素PX11至PXnm中的每个可具有图3中所示的等效电路图。
参照图3，像素PXij包括像素薄膜晶体管TR(在下文中，称为像素晶体管)、液晶电容器Clc和存储电容器Cst。在下文中，本文中使用的“晶体管(transistor)”的术语意指薄膜晶体管，以及可省略存储电容器Cst。
像素晶体管TR电连接至第i栅线GLi和第j数据线DLj。像素晶体管TR响应于由第i栅线GLi提供的栅信号输出与由第j数据线DLj提供的数据信号对应的像素电压。
液晶电容器Clc用由像素晶体管TR输出的像素电压充电。包括在液晶层LCL(参照图4)中的液晶指示器的取向按照在液晶电容器Clc中充电的电荷的数量变化。入射至液晶层LCL的光传输通过液晶指示器的取向或者被液晶指示器的取向阻挡。
存储电容器Cst和液晶电容器Clc并连。存储电容器Cst将液晶指示器的取向维持一段时间(例如，预定周期时间)。
参照图4，像素晶体管TR布置在第一基衬底SUB1上。像素晶体管TR包括连接至第i栅线GLi(参照图3)的控制电极GE、与控制电极GE重叠的有源部AL、连接至第j数据线DLj(参照图3)的输入电极DE以及布置为与输入电极DE间隔分开的输出电极SE。
液晶电容器Clc包括像素电极PE和公共电极CE。存储电容器Cst包括像素电极PE和与像素电极PE重叠的存储线STL的一部分。
第i栅线GLi和存储线STL布置在第一显示衬底DS1的表面上。控制电极GE从第i栅线GLi分支。第i栅线GLi和存储线STL包括诸如铝(Al)、银(Ag)、铜(Cu)、钼(Mo)、铬(Cr)、钽(Ta)、钛(Ti)或者其合金的金属材料。第i栅线和存储线STL中的每个具有钛层和铜层的多层结构。
第一显示衬底DS1上布置有第一绝缘层10以覆盖控制电极GE和存储线STL。第一绝缘层10包括无机材料和有机材料中的至少之一。第一绝缘层10是有机层或者无机层。第一绝缘层10具有氮化硅层和氧化硅层的多层结构。
有源部AL布置在第一绝缘层10上以与控制电极GE重叠。有源部AL包括半导体层和电阻性接触层(ohmic contact layer)。半导体层包括非晶硅或者多晶硅。半导体层布置在第一绝缘层10上，以及电阻性接触层布置在半导体层上。相比半导体层SCL，电阻性接触层高度用掺杂物重度掺杂。
在本示例性实施方式中，有源部AL包括金属氧化物半导体层。金属氧化物半导体层包括铟锡氧化物(ITO)、铟镓锌氧化物(IGZO)、氧化锌(ZnO)等。该材料可以是非晶的。
输出电极SE和输入电极DE布置在有源部AL上。输出电极SE和输入电极DE彼此间隔分开。输出电极SE和输入电极DE中的每个与控制电极GE部分地重叠。
第一绝缘层10上布置有第二绝缘层20以覆盖有源部AL、输出电极SE和输入电极DE。第二绝缘层20包括无机材料或者有机材料。第二绝缘层是有机层或者无机层。第二绝缘层20具有氮化硅层和氧化硅层的多层结构。
图4示出具有交错结构的像素晶体管TR，但是像素晶体管TR的结构不应限制于交错结构。即，像素晶体管TR可具有平面结构。
第二绝缘层20上布置有第三绝缘层30。第三绝缘层30提供平坦的表面。第三绝缘层30包括有机材料。
像素电极PE布置在第三绝缘层30上。像素电极PE通过接触孔CH连接至输出电极SE，其中接触孔CH形成为通过第二绝缘层20和第三绝缘层30。第三绝缘层30上布置有取向层以覆盖像素电极PE。
第二显示衬底DS2包括第二基衬底SUB2和布置在第二基衬底SUB2的表面上的滤色器层CF。公共电极CE布置在滤色器层CF上。公共电极CE施加有公共电压。公共电压具有与像素电压的电平不同的电平。公共电极CE上布置有取向层以覆盖公共电极CE。在滤色器层CF与公共电极CE之间可布置有另一个绝缘层。
像素电极PE和公共电极CE(彼此面对以使得液晶层LCL布置在像素电极PE与公共电极CE之间)形成液晶电容器Clc。此外，像素电极PE和存储线STL的一部分(彼此面对以使得第一绝缘层10、第二绝缘层20和第三绝缘层30布置在像素电极PE与存储线STL的一部分之间)形成存储电容器Cst。存储线STL施加有存储电压，其中存储电压具有与像素电压的电平不同的电平。存储电压可具有与公共电压的电平相同的电平或者不同的电平。
同时，与图3中所示的像素PXij的电路图不同，滤色器层CF和公共电极CE中的至少之一可布置在第一显示衬底DS1上。换言之，根据本示例性实施方式的液晶显示面板可包括竖直取向(vertical alignment，VA)模式像素、图案化竖直取向(patterned verticalalignment，PVA)模式像素、面内切换(in-plane switching，IPS)模式像素、边缘场切换(fringe-field switching，FFS)模式像素或者面至线切换(plane-to-line switching，PLS)模式像素。
图5是示出根据本公开示例性实施方式的栅驱动电路GDC的框图。参照图5，栅驱动电路GDC包括顺次彼此连接的多个驱动级SRC1至SRCn。
在本示例性实施方式中，驱动级SRC1至SRCn分别连接至栅线GL1至GLn。驱动级SRC1至SRCn将栅信号分别施加至栅线GL1至GLn。栅驱动电路GDC还可包括连接至驱动级SRC1至SRCn之中的最后的驱动级SRCn的虚拟级SRC-D。虚拟级SRC-D连接至虚拟栅线GL-D。
驱动级SRC1至SRCn中的每个包括输出端子OUT、进位端子CR、输入端子IN、控制端子CT、时钟端子CK、第一电压输入端子V1和第二电压输入端子V2。
驱动级SRC1至SRCn中的每个的输出端子OUT连接至栅线GL1至GLn中的对应的栅线。由驱动级SRC1至SRCn生成的栅信号GS1至GSn通过输出端子OUT被施加至栅线GL1至GLn。
驱动级SRC1至SRCn中的每个的进位端子CR电连接至紧随对应驱动级的下一个驱动级的输入端子IN。驱动级SRC1至SRCn的进位端子CR分别输出进位信号。
驱动级SRC1至SRCn中的每个的输入端子IN从先于对应驱动级的在先驱动级接收进位信号。例如，第三驱动级SRC3的输入端子IN接收由第二驱动级SRC2输出的进位信号。在驱动级SRC1至SRCn之中，第一驱动级SRC1的输入端子IN接收启动栅驱动电路100的操作的启动信号STV而不是在先驱动级的进位信号。
驱动级SRC1至SRCn中的每个的控制端子CT电连接至紧随对应驱动级的下一个驱动级的进位端子CR。驱动级SRC1至SRCn中的每个的控制端子CT接收紧随对应驱动级的下一个驱动级的进位信号。例如，第二驱动级SRC2的控制端子CT接收由第三驱动级SRC3的进位端子CR输出的进位信号。在本示例性实施方式中，驱动级SRC1至SRCn中的每个的控制端子CT可电连接至紧随对应驱动级的下一个驱动级的输出端子OUT。
驱动级SRCn的控制端子CT接收由虚拟级SRC-D的进位端子CR输出的进位信号。虚拟级SRC-D的控制端子CT接收启动信号STV。
驱动级SRC1至SRCn中的每个的时钟端子CK接收第一时钟信号CKV或者第二时钟信号CKVB。驱动级SRC1至SRCn之中的奇数驱动级SRC1和SRC3等的时钟端子CK接收第一时钟信号CKV。驱动级SRC1至SRCn之中的偶数驱动级SRC2和SRCn等的时钟端子CK接收第二时钟信号CKVB。第一时钟信号CKV和第二时钟信号CKVB具有彼此不同的相位。第二时钟信号CKVB通过反转或者延迟第一时钟信号CKV的相位获得。
驱动级SRC1至SRCn中的每个的第一电压输入端子V1接收第一放电电压VSS1，以及驱动级SRC1至SRCn中的每个的第二电压输入端子V2接收第二放电电压VSS2。在本示例性实施方式中，第二放电电压VSS2具有比第一放电电压VSS1的电压电平低的电压电平。例如，第二放电电压VSS2是大约-11.5伏特，而第一放电电压VSS1是大约-7.5伏特。
在根据本示例性实施方式的驱动级SRC1至SRCn中的每个中，省略输出端子OUT、输入端子IN、进位端子CR、控制端子CT、时钟端子CK、第一电压输入端子V1和第二电压输入端子V2中的一个或者增加另一个端子至驱动级SRC1至SRCn中的每个。例如，可省略第一电压输入端子V1和第二电压输入端子V2中的一个。此外，驱动级SRC1至SRCn之间的连接关系可变化。
图6是示出根据本公开示例性实施方式的驱动级SRCk的电路图，以及图7是示出图6中所示的驱动级SRCk的信号的波形图。为了方便解释，图7示出作为方波的输入和输出信号。但是输入和输出信号可因诸如RC延迟的外界因素而变形。
图6示出图5中所示的n个驱动级SRC1至SRCn之中的第k驱动级SRCk作为代表性示例。图5中所示的驱动级SRC1至SRCn中的每个可具有与第k驱动级SRCk的电路图大致相同的电路图。
参照图6和图7，第k驱动级SRCk包括输出部100、第一控制部200、第二控制部300、下拉部400和稳定部500。第k驱动级SRCk的电路图不限制于上述配置。而是，在没有背离本发明的精神和范围的前提下，可对第k驱动级SRCk作出多种修改。例如，根据一些实施方式，可省略稳定部500。
输出部100响应于第一节点NQ的电压输出基于第一时钟信号CKV生成的第k栅信号GSk和第k进位信号CRSk。第一控制部200控制输出部100的第一节点NQ的电压。输出部100按照第一节点NQ的电压电平开启或者关闭。第二控制部300将基于第一时钟信号CKV而生成的切换信号输出至第二节点NA。在第k栅信号GSk和第k进位信号CRSk被输出之后，下拉部400下拉输出部100的电压。在第k栅信号GSk被输出之前，稳定部500将低电压施加至第二节点NA。
参照图6和图7，输出部100包括输出第k栅信号GSk的第一输出部110和输出第k进位信号CRSk的第二输出部120。第k进位信号CRSk是与第k栅信号GSk同步的信号。在本示例性实施方式中，“信号与信号同步”的表述意指两个信号在相同的周期期间具有高电压。然而，两个信号的高电压的电平不必彼此相等。
第一输出部110包括第一输出晶体管TR1-1。第一输出晶体管TR1-1包括连接至第一节点NQ的控制电极、接收第一时钟信号CKV的输入电极和输出第k栅信号GSk的输出电极。第二输出部120包括第二输出晶体管TR1-2。第二输出晶体管TR1-2包括连接至第一节点NQ的控制电极、接收第一时钟信号CKV的输入电极和输出第k进位信号GRSk的输出电极。
如图7中所示，第一时钟信号CKV和第二时钟信号CKVB具有彼此相反的相位。第一时钟信号CKV和第二时钟信号CKVB具有大约180度的相位差。第一时钟信号CKV和第二时钟信号CKVB中的每个包括具有相对低电平(低电压)的低周期VL-C和具有相对高电平(高电压)的高周期VH-C。第一时钟信号CKV和第二时钟信号CKVB中的每个包括与高周期交替地布置的低周期。高电压VH-C可以是大约30伏特，以及低电压VL-C可以是大约-11.5伏特。低电压VL-C可具有与第二放电电压VSS2大致相同的电平。
第k栅信号GSk包括具有相对低电平(低电压)的低周期VL-G和具有相对高电平(高电压)的高周期VH-G。第k栅信号GSk的低电压VL-G具有与第一放电电压VSS1大致相同的电平。低电压VL-G是大约-7.5伏特。在周期HPk-1(参照图7)期间，第k栅信号GSk具有与第一时钟信号CKV的低电压VL-C大致相同的电平。第k栅信号GSk的高电压VH-G具有与第一时钟信号CKV的高电压VH-C大致相同的电平。
第k进位信号CRSk包括具有相对低电平(低电压)的低周期VL-C和具有相对高电平(高电压)的高周期VH-C。因为第k进位信号基于第一时钟信号CKV而生成，所以第k进位信号CRSk具有与第一时钟信号CKV相似的电压电平。
参照图6和图7，第一控制部200控制第一输出部110和第二输出部120的操作。第一控制部200响应于由第(k-1)驱动级SRCk-1输出的第(k-1)进位信号CRSk-1开启第一输出部110和第二输出部120。第一控制部200响应于由第(k+1)驱动级输出的第(k+1)进位信号CRSk+1关闭第一输出部110和第二输出部120。此外，第一控制部200响应于由第二控制部300输出的切换信号维持第一输出部110和第二输出部120的关闭状态。
第一控制部200包括第一控制晶体管TR2-1、第二控制晶体管TR2-2和电容器CAP，但是本发明的实施方式不限制于此或者受其限制。例如，根据一些实施方式，第二控制晶体管TR2-2可从第一控制部200中省略，或者一个或者多个附加的控制晶体管可添加至第一控制部200。
在第k栅信号GSk被输出之前，第一控制晶体管TR2-1将第一控制信号施加至第一节点NQ以控制第一节点NQ的电势。图7示出第k栅信号GSk被输出的水平周期HPk(在下文中，称为第k水平周期)、在先水平周期HPk-1(在下文中，称为第(k-1)水平周期)和下一个水平周期HPk+1(在下文中称为第(k+1)水平周期)。
第一控制晶体管TR2-1包括第一控制电极和输入电极，其中第一控制电极和输入电极共同接收第(k-1)进位信号CRSk-1。第一控制晶体管TR2-1包括连接至第一节点NQ的输出电极。在本示例性实施方式中，第一控制信号可以是第(k-1)进位信号CRSk-1。在本示例性实施方式中，第一控制晶体管TR2-1可包括两个控制电极。第一控制晶体管TR2-1还包括接收第二放电电压VSS2的第二控制电极。第二控制电极接收负偏压(或者负直流电压)，以及其电压电平可变化。这将在下面更详细地描述。
第二控制晶体管TR2-2连接在电压输入端子V2与第一节点NQ之间。第二控制晶体管TR2-2包括施加有第二控制信号的第一控制电极、施加有第二放电电压VSS2的输入电极和连接至第一节点NQ的输出电极。在本示例性实施方式中，第二控制信号可以是第(k+1)进位信号CRSk+1。在本示例性实施方式中，第二控制信号与第(k+1)进位信号CRSk+1同步，以及第二控制信号可以是第(k+1)栅信号GSk+1。在本示例性实施方式中，第二控制晶体管TR2-2可包括两个控制电极。第二控制晶体管TR2-2还包括接收切换信号的第二控制电极。
第二控制晶体管TR2-2响应于第二控制信号将第二放电电压VSS2施加至第一节点NQ。第二控制晶体管TR2-2响应于切换信号将第二放电电压VSS2施加至第一节点NQ。第二控制信号与切换信号在彼此不同的周期被激活以具有高周期。
电容器CAP连接在第一输出晶体管TR1-1的输出电极与第一输出晶体管TR1-1的控制电极(或者第一节点NQ)之间。电容器CAP具有连接至第一输出晶体管TR1-1的输出电极的第一电极和连接至第一输出晶体管TR1-1的控制电极的第二电极。如下文描述，电容器CAP提高第一节点NQ的电压。
如图7中所示，在第(k-1)水平周期HPk-1期间，通过第一控制晶体管TR2-1的操作，第一节点NQ的电势提高至第一高电压VQ1。当第(k-1)进位信号CRSk-1被施加至第一节点NQ时，电容器CAP由与第(k-1)进位信号CRSk-1对应的电压充电。在第k水平周期HPk期间，第一节点NQ的电势从第一高电压VQ1提升至第二高电压VQ2，以及第k栅信号GSk被输出。
在第(k+1)水平周期HPk+1和紧随第(k+1)水平周期HPk+1的周期期间，通过第二控制晶体管TR2-2的操作，第一节点NQ的电压降低至第二放电电压VSS2。在第(k+1)水平周期HPk+1期间，响应于第(k+1)进位信号CRSk+1开启的第二控制TR2-2将第二放电电压VSS2施加至第一节点NQ，以及在紧随第(k+1)水平周期HPk+1的周期期间，响应于切换信号开启的第二控制晶体管TR2-2将第二放电电压VSS2施加至第一节点NQ。
在紧随第(k+1)水平周期HPk+1的下一个帧周期的第k栅信号GSk被输出以前，第一节点NQ的电压维持在第二放电电压VSS2。相应地，在紧随第(k+1)水平周期HPk+1的下一个帧周期的第k栅信号GSk被输出以前，第一输出晶体管TR1-1和第二输出晶体管TR1-2维持在断开状态。
参照图6和图7，第二控制部300将切换信号输出至第二节点NA。第二控制部300包括第一反相器晶体管TR3-1(或者第一切换晶体管TR3-1)和第二反相器晶体管TR3-2(或者第二切换晶体管TR3-2)。切换信号可具有图7中所示的第二节点NA的相位。
第一反相器晶体管TR3-1包括接收第一时钟信号CKV的第一控制电极、接收第一时钟信号CKV的输入电极和将切换信号输出至第二节点NA的输出电极。由第一反相器晶体管TR3-1输出的信号与第一时钟信号CKV同步。在第一时钟信号CKV的高周期期间，由第一反相器晶体管TR3-1输出的信号具有提高至最高电压电平的电压电平，以及在第一时钟信号CKV的低周期期间，由第一反相器晶体管TR3-1输出的信号的电压电平降低至最小电压电平。
第二反相器晶体管TR3-2包括连接至输出端子OUT的第一控制电极、接收第二放电电压VSS2的输入电极和连接至第二节点NA的输出电极。第二反相器晶体管TR3-2响应于第k栅信号GSk开启以将第二节点NA的电压电平降低至第二放电电压VSS2。如图7中所示，在第k水平周期HPk期间，第二节点NA具有低电平。
在本示例性实施方式中，第一反相器晶体管TR3-1和第二反相器晶体管TR3-2中的每个包括两个控制电极。第一反相器晶体管TR3-1和第二反相器晶体管TR3-2中的每个还包括接收第二放电电压VSS2的第二控制电极。第二控制电极接收负偏压，以及其电压电平可变化。这将在以后详细地描述。
下拉部400包括第一下拉部410和第二下拉部420，其中第一下拉部410下拉输出端子OUT，以及第二下拉部420下拉进位端子CR。第一下拉部410包括第一下拉晶体管TR4-1，以及第二下拉部420包括第二下拉晶体管TR4-2。
第一下拉晶体管TR4-1包括接收第二控制信号的第一控制电极、接收切换信号的第二控制电极、接收第一放电电压VSS1的输入电极和连接至输出端子OUT(即，第一输出晶体管TR1-1的输出电极)的输出电极。第二下拉晶体管TR4-2包括接收第二控制信号的第一控制电极、接收切换信号的第二控制电极、接收第二放电电压VSS2的输入电极和连接至进位端子CR(例如，第二输出晶体管TR1-2的输出电极)的输出电极。
如图7中所示，在第(k+1)水平周期HPk+1之后的第k栅信号GSk的电压与第一放电电压VSS1对应。在第(k+1)水平周期HPk+1期间，第一下拉晶体管TR4-1响应于第(k+1)进位信号CRSk+1将第一放电电压VSS1施加至输出端子OUT。在第(k+1)水平周期HPk+1之后的周期期间，第一下拉晶体管TR4-1响应于切换信号将第一放电电压VSS1施加至输出端子OUT。
在第(k+1)水平周期HPk+1之后，第k进位信号CRSk的电压与第二放电电压VSS2对应。在第(k+1)水平周期HPk+1期间，第二下拉晶体管TR4-2响应于第(k+1)进位信号CRSk+1将第二放电电压VSS2施加至进位端子CR。在第(k+1)水平周期HPk+1之后的周期期间，第二下拉晶体管TR4-2响应于切换信号将第二放电电压VSS2施加至进位端子CR。
在本示例性实施方式中，第一下拉晶体管TR4-1和第二下拉晶体管TR4-2(每个包括两个控制电极)已经被描述为代表性示例，但是它们不应限制于此或者受其限制。根据实施方式，可省略第一下拉晶体管TR4-1和第二下拉晶体管TR4-2中的每个的第二控制电极。
如图6中所示，稳定部500包括稳定晶体管TR5。稳定晶体管TR5包括接收第一控制信号的控制电极、接收第二放电电压VSS2的输入电极和连接至第二节点NA的输出电极。稳定晶体管TR5响应于第k-1进位信号CRSk-1将第二节点NA稳定至第二放电电压VSS2。
参照图6和图7已经描述包括九个晶体管TR1-1、TR1-2、TR2-1、TR2-2、TR3-1、TR3-2、TR4-1、TR4-2和TR5的驱动级SRCk。在这九个晶体管TR1-1、TR1-2、TR2-1、TR2-2、TR3-1、TR3-2、TR4-1、TR4-2和TR5之中，六个晶体管TR2-1、TR2-2、TR3-1、TR3-2、TR4-1、和TR4-2中的每个可包括两个控制电极。根据它们的目的和效果，具有相似配置的六个晶体管TR2-1、TR2-2、TR3-1、TR3-2、TR4-1和TR4-2可被分类为三个类型。在下文中，将参照附图8至10C，更详细地描述这六个晶体管TR2-1、TR2-2、TR3-1、TR3-2、TR4-1、和TR4-2。
图8是示出根据本公开示例性实施方式的具有双栅结构的晶体管的剖视图和电路图，图9A和图9B是示出依赖具有双栅结构的晶体管的第二控制电压变化的沟道性质的图，以及图10A至图10C是示出具有单栅结构的晶体管和具有双栅结构的晶体管的电路图。
图6中所示的六个晶体管TR2-1、TR2-2、TR3-1、TR3-2、TR4-1、和TR4-2可具有与图8所示的双栅晶体管TR-D的结构大致相同的结构。双栅晶体管TR-D可通过与参照图4描述的像素晶体管TR的工艺相同的工艺形成。
双栅晶体管TR-D布置在第一基衬底SUB1上。双栅晶体管TR-D包括第一控制电极BG、与第一控制电极BG重叠的有源部AL-D、输入电极DE-D、输出电极SE-D和第二控制电极TG。第一控制电极BG通过与像素晶体管TR的控制电极GE相同的光刻工艺形成，以及包括与像素晶体管TR的控制电极GE相同的材料，以及具有与像素晶体管TR的控制电极GE相同的堆叠结构。有源部AL-D通过与像素晶体管TR的有源部AL相同的光刻工艺形成，以及包括与像素晶体管TR的有源部AL相同的材料，以及具有与像素晶体管TR的有源部AL相同的堆叠结构。
输入电极DE-D和输出电极SE-D通过与像素晶体管TR的输入电极DE相同的光刻工艺形成，包括与像素晶体管TR的输入电极DE相同的材料，以及具有与像素晶体管TR的输入电极DE相同的堆叠结构。输入电极DE-D和输出电极SE-D布置在与像素晶体管TR的输入电极DE相同的层(即，第二绝缘层20)上。
在本示例性实施方式中，第二控制电极TG布置在第三绝缘层30上。第二控制电极TG通过与像素晶体管TR的像素电极PE相同的光刻工艺形成，以及包括与像素晶体管TR的像素电极PE相同的材料，以及具有与像素晶体管TR的像素电极PE相同的堆叠结构。在本示例性实施方式中，第二控制电极TG可布置在第二绝缘层20上。这是因为第三绝缘层30可被部分地去除以暴露第二绝缘层20的一部分。
参照图9A和图9B，双栅晶体管TR-D具有依赖施加至第二控制电极TG的控制电压而变化的沟道性质。图9A示出双栅晶体管TR-D的沟道性质，在该双栅晶体管TR-D中，负电压被施加至第二控制电极TG，以及图9B示出双栅晶体管TR-D的沟道性质，在该双栅晶体管TR-D中，正电压被施加至第二控制电极TG。
如图9A中所示，在周期(例如，预定周期)期间，当负直流电压(在n型TFT的情况下)被施加于第二控制电极TG时，有源部AL-D(例如，金属氧化物晶体管的金属氧化物半导体层)具有耗尽性质。当有源部AL-D具有耗尽性质时，施加至第二控制电极TG的直流电压控制双栅晶体管TR-D的阈值电压。即，当金属氧化物半导体层具有耗尽性质时，第二控制电极TG电联接至第一控制电极BG。在这种情况下，随着施加至第二控制电极TG的直流电压降低，阈值电压增加。如上所述，包括施加有负电压的第二控制电极TG的双栅晶体管TR-D具有单一沟道，在该单一沟道中，阈值电压依赖于施加至第二控制电极TG的直流电压的电平而被控制。
在负直流电压不施加至第二控制电极TG的情况下，有源部AL-D具有累积性质或者反转性质而不是耗尽性质。在这种情况下，第二控制电极TG不电联接至第一控制电极BG。因此，阈值电压没有由施加至第二控制电极TG的直流电压的电平而造成的变化。
如图9B中所示，当正电压施加至第二控制电极TG时，限定双重沟道。因此，双栅晶体管TR-D可通过施加至第一控制电极BG的信号开启以及通过施加至第二控制电极TG的信号开启。
在图6中所示的具有双栅结构的六个晶体管TR2-1、TR2-2、TR3-1、TR3-2、TR4-1和TR4-2之中，晶体管TR2-1、TR3-1和TR3-2具有参照图9A描述的性质。在图6中所示的具有双栅结构的六个晶体管TR2-1、TR2-2、TR3-1、TR3-2、TR4-1和TR4-2之中，晶体管TR2-2、TR4-1和TR4-2具有参照图9B描述的性质。
图10A中示出的第一类型晶体管TR-T1代表具有双栅结构的晶体管TR2-1、TR2-2、TR3-1、TR3-2、TR4-1和TR4-2之中的一些晶体管TR2-2、TR4-1和TR4-2。第一类型晶体管TR-T1代替彼此并连的两个晶体管TR10和晶体管TR20。第一类型晶体管TR-T1通过施加至第一控制电极的第一控制信号CRSk+1开启以及通过施加至第二控制电极的第二控制信号INV开启。如参照图6所描述，第一控制信号CRSk+1是第(k+1)进位信号，以及第二控制信号INV是切换信号。
图10B中所示的第二类型晶体管TR-T2和TR-T20代表具有双栅结构的晶体管TR2-1、TR2-2、TR3-1、TR3-2、TR4-1和TR4-2之中的一些晶体管TR3-1和TR3-2。在第二类型晶体管TR-T2和TR-T20之中，一个晶体管TR-T2代替彼此互连的两个晶体管TR10-1和TR20-1，以及另一个晶体管TR-T20代替两个晶体管TR10-10和TR20-10。
图10C中示出的第三类型晶体管TR-T3代表在具有双栅结构的晶体管TR2-1、TR2-2、TR3-1、TR3-2、TR4-1和TR4-2之中的晶体管TR2-1。第三类型晶体管TR-T3代替彼此串连的两个晶体管TR10-2和TR20-2。
当参照图10A至图10C描述的三种类型的晶体管TR-T1、TR-T2和TR-T3应用至驱动级SRCk时，可简化驱动级的电路配置。因为驱动级的电路配置可简化，所以栅驱动电路需要的面积可减小，以及因此显示装置的边框区可减小。图6示出包括全部三种类型晶体管的驱动级SRCk，但是至少一种类型的晶体管可替换为单栅晶体管。
图11是示出根据本公开示例性实施方式的驱动级SRCk1的电路图，以及图12是示出图11中所示的驱动级SRCk1的信号的波形图。在下文中，将参照图11和图12描述根据本示例性实施方式的驱动级SRCk1。在本示例性实施方式中，可省略与参照图1至图10C描述的元件相同或者相似的元件的一些重复的描述。
参照图11，第一控制晶体管TR2-10和第一反相器晶体管TR3-10中的每个的第二控制电极接收高于第二放电电压VSS2的第一放电电压VSS1。图11中所示的第一控制晶体管TR2-10和第一反相器晶体管TR3-10的伏安特性相对于图6中所示的第一控制晶体管TR2-1和第一反相器晶体管TR3-1的伏安特性负向偏移。
在图12中，第一曲线GP1-NA示出图7中所示的第二节点NA的相位的变化，以及第二曲线GP2-NA示出图11中所示的第二节点NA的相位的变化。因为第一反相器晶体管TR3-10的伏安特性被负向偏移，所以第一反相器晶体管TR3-10的驱动电流增加。相应地，由第一反相器晶体管TR3-10输出的切换信号的高电平进一步增加，由第一反相器晶体管TR3-10输出的切换信号的低电平进一步降低。
在图12中，第三曲线GP1-NQ示出在图7中所示的第一节点NQ的相位的变化，以及第四曲线GP2-NQ示出图11中所示的第一节点NQ的相位的变化。第五曲线GP1-GSk示出图7中所示的栅信号，以及第六曲线GP2-GSk示出图11中所示的栅信号。因为第一控制晶体管TR2-10的驱动电流增加，所以在第k水平周期HPk期间第一节点NQ的电压电平进一步增加。因此，第k栅信号GSk的输出不延迟，以及第k栅信号GSk的高电平进一步增加。
第一放电电压VSS1可被施加至第二反相器晶体管TR3-2的第二控制电极。
图13是示出根据本公开示例性实施方式的栅驱动电路GDC-1的框图，以及图14是示出根据本公开示例性实施方式的驱动级SRCk2的电路图。在下文中，将参照图13和图14描述根据本示例性实施方式的驱动级SRCk2。在本示例性实施方式中，可省略与参照图1至图12描述的元件相同或者相似的元件一些重复的描述。图13示出驱动级之中的三级SRC1、SRC2和SRC3，以及图14示出第k驱动级SRCk2的电路图。
参照图13和图14，驱动级SRCk2还可包括第三电压输入端子V3。第三电压输入端子V3接收第三放电电压VSS3。第三放电电压VSS3可以是具有与第一放电电压VSS1和第二放电电压VSS2的电平不同的电平的负偏压。
第三放电电压VSS3可被施加至第一控制晶体管TR2-100和第一反相器晶体管TR3-100中的每个的第二控制电极。第一控制晶体管TR2-100和第一反相器晶体管TR3-100中的每个的伏安特性取决于第三放电电压VSS3的电平。
在本示例性实施方式中，第三放电电压VSS3可被施加至第二反相器晶体管TR3-2的第二控制电极。
图15是示出根据本公开示例性实施方式的栅驱动电路GDC-2的框图，以及图16是示出根据本公开示例性实施方式的驱动级SRCk3的框图。在下文中，将参照图15和图16描述根据本示例性实施方式的驱动级SRCk3。在本示例性实施方式中，将省略与参照图1至图14描述的元件相同的元件的详细描述。图15示出驱动级之中的三级SRC1、SRC2和SRC3，以及图16示出第k驱动级SRCk3的电路图。
参照图15和图16，第k驱动级SRCk3包括第一控制端子CT1和第二控制端子CT2。第一控制端子CT1与图6中示出的控制端子CT对应。第k驱动级SRCk3的第二控制端子CT2电连接至第(k+2)驱动级的进位端子CR。
第k驱动级SRCk3的第一控制部200-1还包括第三控制晶体管TR2-3。第三控制晶体管TR2-3包括接收第三控制信号的第一控制电极、接收切换信号的第二控制电极、接收第二放电电压VSS2的输入电极和连接至第一节点NQ的输出电极。在本示例性实施方式中，第三控制信号可以是(但是不限制于)由第(k+2)驱动级输出的第(k+2)进位信号CRSk+2。
在本示例性实施方式中，第三控制晶体管TR2-3包括两个控制电极。在本示例性实施方式中，可省略第三控制晶体管TR2-3的第二控制电极，以及输入电极可接收第一放电电压VSS1。
第三控制晶体管TR2-3响应于第三控制信号将第二放电电压VSS2施加至第一节点NQ。第三控制晶体管TR2-3响应于切换信号将第二放电电压VSS2施加至第一节点NQ。第三控制晶体管TR2-3可具有如参照图9B所描述的双沟道，以及可以是如参照图10A所描述的第一类型的晶体管TR-T1。
除了第二控制晶体管TR2-20的第二控制电极接收与第二控制晶体管TR2-2的第二控制电极的信号不同的信号以外，根据本示例性实施方式的第二控制晶体管TR2-20与图6中所示的第二控制晶体管TR2-2大致相同。第二控制晶体管TR2-20的第二控制电极接收负偏压，例如第二放电电压VSS2。第二控制晶体管TR2-20可以是与参照图10C描述的第三类型的晶体管TR-T3相似的晶体管TR-T30。
在本示例性实施方式中，第一控制晶体管TR2-1和第二控制晶体管TR2-20中的每个可将彼此串连的两个晶体管替换为图17中所示的第三类型的晶体管TR-T3和TR-T30。
将理解，虽然术语“第一”、“第二”、“第三”等在本文中可用于描述多种元件、部件、区域、层和/或段，但是这些元件、部件、区域、层和/或段不应被这些术语所限制。这些术语用于将一个元件、部件、区域、层或段与另一元件、部件、区域、层或段区分开。因此，在不背离本发明的精神和范围的前提下，以下讨论的第一元件、第一部件、第一区域、第一层或第一段可被称作第二元件、第二部件、第二区域、第二层或第二段。
为了方便解释，本文中可使用诸如“在……下方(beneath)”、“在……之下(below)”、“下方的(lower)”、“在……以下(under)”、“在……之上(above)”、“上方的(upper)”等与空间相关的术语以描述如图所示的一个元件或者特征相对于另一个或另一些元件或者特征的关系。将理解，除了图中所描绘的定向之外，空间相关的术语旨在还包括在使用或者操作中不同的定向。例如，如果图中的设备翻转，则描述为在其它元件或者特征“之下”或者“下方”或者“以下”的元件将定向在该其它元件或者特征“之上”。因此，该示例性术语“之下”和“以下”可包括定向之上和定向之下两者。设备可另外定向(旋转90度或者处于其它定向)并且应相应地解释本文使用的空间相关的描述语。
将理解，当元件或层称为在另一个元件或者层“上(on)”、“连接至(connectedto)”另一个元件或者层或者“联接至(coupled)”另一个元件或者层时，该元件或者层可直接在该另一个元件或者层上、直接连接至或者直接联接至该另一个元件或者层，或者可存在一个或者多个中间元件或中间层。此外，还将理解，当元件或层称为在两个元件或者层“between(之间)”时，该元件或层可以是这两个元件或层之间的唯一元件或层，或者还可存在一个或者多个中间元件或中间层。
本文使用的术语仅出于描述特定实施方式的目的，而不旨在限制本发明。除非上下文明确另有所指，否则如本文所使用的单数形式“一个(a)”和“一个(an)”和“该(the)”旨在也包括复数形式。还将理解，当在本说明书中使用术语“包括(comprise)”、“包括有(comprising)”、“包括(include)”和“包括有(including)”时，说明所述特征、整体、步骤、操作、元件和/或部件的存在，但不排除一个或多个其它特征、整体、步骤、操作、元件、部件和/或其组合的存在或附加。如本文所使用的术语“和/或”包括相关所列项目中的一个或多个的任意和全部组合。当诸如“……中的至少之一”的表述位于一系列元件之前时，该表述修饰整个系列的元件而非修饰该系列中的单个元件。
如本文中所使用的术语“大致(substantially)”、“大约(about)”以及类似的术语用作近似的术语而不作为程度的术语，以及旨在说明本领域普通技术人员所理解的在测量值和计算值中的固有偏差。此外，当描述本发明的实施方式时，“可(may)”的使用表示“本发明的一个或者多个实施方式”。如本文中所使用的术语“使用(use)”、“使用(using)”和“使用(used)”可理解为分别与术语“利用(utilize)”、“利用(utilizing)”和“利用(utilized)”同义。另外，术语“示例性的(exemplary)”旨在表示示例或者说明。
虽然已经描述本发明的示例性实施方式，但是将理解，本发明不应当限制于这些示例性实施方式，而是限制于本领域普通技术人员在如所附权利要求及其等同所限定的本发明的精神和范围内可以作出的多种变化和修改。

Claims (31)

1.显示装置，包括：
显示面板，包括多个栅线；以及
栅驱动电路，包括配置为将栅信号施加至所述栅线的多个驱动级，所述驱动级之中的第k驱动级包括:
第一输出晶体管，包括连接至第一节点的控制电极、配置为接收时钟信号的输入电极和配置为输出所述栅信号之中的第k栅信号的输出电极；
电容器，连接在所述第一输出晶体管的输出电极与所述第一输出晶体管的所述控制电极之间；
第一控制晶体管，配置为在所述第k栅信号被输出以前将第一控制信号输出至所述第一节点以开启所述第一输出晶体管；
第一反相器晶体管，包括配置为接收所述时钟信号的第一控制电极、配置为接收所述时钟信号的输入电极和配置为将切换信号输出至第二节点的输出电极；以及
第一下拉晶体管，包括配置为接收在所述第k栅信号被输出之后激活的第二控制信号的第一控制电极、配置为接收所述切换信号的第二控制电极、配置为接收第一放电电压的输入电极和连接至所述第一输出晶体管的输出电极的输出电极，
其中，k是等于或者大于2的自然数。
2.根据权利要求1所述的显示装置，其中，所述第k驱动级还包括第二输出晶体管，所述第二输出晶体管包括连接至所述第一节点的控制电极、配置为接收所述时钟信号的输入电极和配置为输出与所述第k栅信号同步的第k进位信号的输出电极。
3.根据权利要求2所述的显示装置，其中，所述第k驱动级还包括第二下拉晶体管，所述第二下拉晶体管包括配置为接收所述第二控制信号的第一控制电极、配置为接收所述切换信号的第二控制电极、配置为接收第二放电电压的输入电极和连接至所述第二输出晶体管的输出电极的输出电极，其中，所述第二放电电压具有与所述第一放电电压的电平不同的电平。
4.根据权利要求1所述的显示装置，其中，所述第k驱动级还包括第二控制晶体管，所述第二控制晶体管包括配置为接收所述第二控制信号的第一控制电极、配置为接收所述切换信号的第二控制电极和连接至所述第一节点的输出电极。
5.根据权利要求4所述的显示装置，其中，所述第二控制信号由所述驱动级之中的第(k+1)驱动级输出，以及所述第二控制信号与所述栅信号之中的第(k+1)栅信号同步。
6.根据权利要求4所述的显示装置，其中，所述第一控制晶体管包括配置为接收所述第一控制信号的第一控制电极、配置为接收所述第一控制信号的输入电极和连接至所述第一节点的输出电极。
7.根据权利要求6所述的显示装置，其中，所述第一控制信号由所述驱动级之中的第(k-1)驱动级输出，以及所述第一控制信号与所述栅信号之中的第(k-1)栅信号同步。
8.根据权利要求7所述的显示装置，其中，所述第一控制晶体管还包括配置为接收负偏压的第二控制电极。
9.根据权利要求8所述的显示装置，其中，所述第一控制晶体管的第二控制电极配置为接收第二放电电压。
10.根据权利要求6所述的显示装置，其中，所述第k驱动级还包括稳定晶体管，所述稳定晶体管包括配置为接收所述第一控制信号的控制电极、配置为接收第二放电电压的输入电极和连接至所述第二节点的输出电极。
11.根据权利要求4所述的显示装置，其中，所述第k驱动级还包括第三控制晶体管，所述第三控制晶体管包括配置为接收第三控制信号的第一控制电极、配置为接收所述切换信号的第二控制电极、配置为接收第二放电电压的输入电极和连接至所述第一节点的输出电极。
12.根据权利要求11所述的显示装置，其中，所述第三控制信号由所述驱动级之中的第(k+2)驱动级输出，以及所述第三控制信号与所述栅信号之中的第(k+2)栅信号同步。
13.根据权利要求1所述的显示装置，其中，所述第k驱动级还包括第二控制晶体管，所述第二控制晶体管包括配置为接收所述第二控制信号的第一控制电极、配置为接收第二放电电压的第二控制电极、配置为接收所述第二放电电压的输入电极和连接至所述第一节点的输出电极。
14.根据权利要求1所述的显示装置，其中，所述第k驱动级还包括第二反相器晶体管，所述第二反相器晶体管包括配置为接收第k进位信号的第一控制电极、配置为接收第二放电电压的输入电极和连接至所述第二节点的输出电极。
15.根据权利要求14所述的显示装置，其中，所述第一反相器晶体管和所述第二反相器晶体管中的至少一个晶体管还包括配置为接收负偏压的第二控制电极。
16.根据权利要求15所述的显示装置，其中，所述第二放电电压具有与所述第一放电电压的电平不同的电平，以及所述负偏压是所述第二放电电压。
17.根据权利要求15所述的显示装置，其中，所述负偏压是所述第一放电电压。
18.根据权利要求15所述的显示装置，其中，所述负偏压是具有与所述第一放电电压和所述第二放电电压不同的电平的第三放电电压。
19.显示装置，包括：
显示面板，包括多个栅线；以及
栅驱动电路，包括配置为将栅信号施加至所述栅线的多个驱动级，所述驱动级之中的第k驱动级包括:
第一输出晶体管，包括连接至第一节点的控制电极、接收时钟信号的输入电极和输出所述栅信号之中的第k栅信号的输出电极；
电容器，连接在所述第一输出晶体管的输出电极与所述第一输出晶体管的所述控制电极之间；
第一控制晶体管，配置为在所述第k栅信号被输出以前将第一控制信号输出至所述第一节点以开启所述第一输出晶体管；
第一反相器晶体管，包括配置为接收所述时钟信号的第一控制电极、配置为接收负偏压的第二控制电极、配置为接收所述时钟信号的输入电极以及配置为将切换信号输出至第二节点的输出电极；以及
第一下拉晶体管，包括配置为接收在所述第k栅信号被输出后被激活的第二控制信号的控制电极、配置为接收第一放电电压的输入电极和连接至所述第一输出晶体管的输出电极的输出电极，
其中，k是等于或者大于2的自然数。
20.根据权利要求19所述的显示装置，其中，所述第k驱动级还包括第二反相器晶体管，所述第二反相器晶体管包括配置为接收第k进位信号的第一控制电极、配置为接收第二放电电压的输入电极和连接至所述第二节点的输出电极。
21.根据权利要求20所述的显示装置，其中，所述第二反相器晶体管还包括配置为接收所述负偏压的第二控制电极。
22.根据权利要求20所述的显示装置，其中，所述第一放电电压具有与所述第二放电电压的电平不同的电平，以及所述负偏压是所述第二放电电压。
23.根据权利要求20所述的显示装置，其中，所述第一放电电压具有与所述第二放电电压的电平不同的电平，以及所述负偏压是所述第一放电电压。
24.根据权利要求20所述的显示装置，其中，所述负偏压是具有与所述第一放电电压和所述第二放电电压不同的电平的第三放电电压。
25.显示装置，包括：
显示面板，包括多个栅线；以及
栅驱动电路，包括分别电连接至所述栅线的多个驱动级，所述驱动级之中的第k驱动级包括:
输出部，配置为响应于第一节点的电压输出第k栅信号和第k进位信号，所述第k栅信号和所述第k进位信号根据时钟信号生成；
第一控制部，配置为控制所述第一节点的所述电压；
第二控制部，配置为将根据所述时钟信号生成的切换信号施加至第二节点；以及
下拉部，配置为在所述第k栅信号和所述第k进位信号被输出后降低所述输出部的电压，其中，所述下拉部包括至少一个下拉晶体管，所述至少一个下拉晶体管包括配置为接收在所述第k栅信号被输出后被激活的第一控制信号的第一控制电极、配置为接收所述切换信号的第二控制电极、配置为接收第一放电电压和第二放电电压中的一个的输入电极和连接至所述输出部的输出电极，其中，所述第一放电电压和所述第二放电电压具有不同的电平，
其中，k是等于或者大于2的自然数。
26.根据权利要求25所述的显示装置，其中，所述下拉晶体管包括：
第一下拉晶体管，包括配置为接收所述第一控制信号的第一控制电极、配置为接收所述切换信号的第二控制电极、配置为接收所述第一放电电压的输入电极和连接至所述输出部的输出电极；以及
第二下拉晶体管，包括配置为接收所述第一控制信号的第一控制电极、配置为接收所述切换信号的第二控制电极、配置为接收所述第二放电电压的输入电极和连接至所述输出部的输出电极。
27.根据权利要求25所述的显示装置，其中，所述输出部包括：
第一输出晶体管，包括连接至所述第一节点的控制电极、配置为接收所述时钟信号的输入电极和输出所述第k栅信号的输出电极；以及
第二输出晶体管，包括连接至所述第一节点的控制电极、配置为接收所述时钟信号的输入电极和配置为输出所述第k进位信号的输出电极。
28.根据权利要求25所述的显示装置，其中，所述第一控制部包括：
第一控制晶体管，包括第一控制电极和输入电极以及连接至所述第一节点的输出电极，其中，所述第一控制晶体管的第一控制电极和所述第一控制晶体管的输入电极共同接收在所述第k栅信号被输出之前被激活的第二控制信号；以及
第二控制晶体管，包括配置为接收所述第一控制信号的第一控制电极、配置为接收所述切换信号的第二控制电极、配置为接收所述第一放电电压和所述第二放电电压中的一个的输入电极以及连接至所述第一节点的输出电极。
29.根据权利要求28所述的显示装置，其中，所述第一控制晶体管还包括配置为接收所述第一放电电压和所述第二放电电压中的一个的第二控制电极。
30.根据权利要求25所述的显示装置，其中，所述第二控制部包括：
第一反相器晶体管，包括配置为接收所述时钟信号的第一控制电极、配置为接收所述时钟信号的输入电极和配置为将根据所述时钟信号生成的切换信号施加至所述第二节点的输出电极；以及
第二反相器晶体管，包括配置为接收所述第k进位信号的第一控制电极、配置为接收所述第一放电电压和所述第二放电电压中的一个的输入电极和连接至所述第二节点的输出电极。
31.根据权利要求30所述的显示装置，其中，所述第二反相器晶体管还包括配置为接收所述第一放电电压和所述第二放电电压中的一个的第二控制电极。
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