KR102649471B1 - 반도체 패키지 및 그의 제조 방법 - Google Patents

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Abstract

제 1 기판, 상기 제 1 기판 상에 실장되는 제 1 반도체 칩, 상기 제 1 반도체 칩의 상면 상에 실장되는 제 2 반도체 칩, 상기 제 1 반도체 칩과 상기 제 2 반도체 칩 사이에 배치되는 접착층, 상기 제 2 반도체 칩 상에 배치되어, 상기 제 2 반도체 칩의 상면을 덮는 제 2 기판, 및 상기 제 1 기판 및 상기 제 2 기판 사이에 배치되고, 상기 제 1 반도체 칩 및 상기 제 2 반도체 칩을 둘러싸는 몰드막을 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지 및 그의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF FABRICATING THE SAME}
본 발명은 반도체 패키지에 관한 것으로, 상세하게는 관통 전극을 갖는 멀티칩(Multi-chip) 반도체 패키지에 관한 것이다.
전자산업의 발전에 따라, 경량화, 소형화, 고속화 및 고성능화된 전자 제품이 저렴한 가격으로 제공될 수 있다. 반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 반도체 패키지의 성능 향상을 위한 다양한 연구가 요구되고 있다. 특히, 종래 와이어 본딩으로 구현하던 반도체 패키지에서 고성능이 요구됨에 따라, 관통 전극(TSV) 기술이 제안되었다.
본 발명이 해결하고자 하는 과제는 휘어짐(warpage)이 개선된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 제 1 기판, 상기 제 1 기판 상에 실장되는 제 1 반도체 칩, 상기 제 1 반도체 칩의 상면 상에 실장되는 제 2 반도체 칩, 상기 제 1 반도체 칩과 상기 제 2 반도체 칩 사이에 배치되는 접착층, 상기 제 2 반도체 칩 상에 배치되어, 상기 제 2 반도체 칩의 상면을 덮는 제 2 기판, 및 상기 제 1 기판 및 상기 제 2 기판 사이에 배치되고, 상기 제 1 반도체 칩 및 상기 제 2 반도체 칩을 둘러싸는 몰드막을 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법은 제 1 기판의 상면 상에 칩 스택들을 실장하는 것, 상기 칩 스택들 각각은 복수개의 적층된 반도체 칩들, 및 상기 반도체 칩들 사이에 배치되는 접착층을 포함하고, 상기 제 1 기판의 상기 상면 상에 상기 칩 스택들을 덮는 몰드막을 형성하는 것, 상기 몰드막의 일부 및 상기 칩 스택들 각각의 최상부 칩들의 일부를 제거하는 것, 및 상기 칩 스택들 및 상기 몰드막 상에 제 2 기판을 형성하는 것을 포함할 수 있다.
본 발명의 실시예들에 따르면, 제 1 기판 상에 적층되는 제 1 반도체 칩들과 최상부 칩에 해당하는 제 2 반도체 칩은 동일한 두께를 가질 수 있다. 특히, 반도체 패키지 내에 배치되는 접착층의 양은 반도체 패키지의 상부와 하부에서 유사할 수 있다. 따라서, 반도체 패키지는 그의 상부 및 하부의 열팽창계수가 유사하며, 온도 변화에 의한 반도체 패키지의 휘어짐(warpage)이 방지될 수 있다.
본 발명의 실시예들에 따르면, 제 2 기판은 반도체 패키지의 상면을 덮을 수 있다. 제 2 기판은 접착층 및 몰드막에 비하여 강도가 높을 수 있다. 따라서, 반도체 패키지에 휘어짐이 발생하는 경우, 제 2 기판은 반도체 패키지를 지지할 수 있으며, 반도체 패키지의 휘어짐을 억제할 수 있다.
도 1 내지 도 7은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 8 및 도 9는 본 발명의 실시예들에 따른 패키지 유닛을 설명하기 위한 단면도들이다.
도면들을 참조하여 본 발명의 개념에 따른 반도체 패키지를 설명한다.
도 1 내지 도 7은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다. 이하에서, 제 1 방향(D1)은 제 1 기판(100)의 상면과 수직한 방향이며, 제 2 방향(D2)은 제 1 기판(100)의 상면과 평행한 방향으로 정의된다.
도 1을 참조하여, 제 1 기판(100)이 캐리어 기판(200) 상에 형성될 수 있다. 예를 들어, 제 1 기판(100)이 캐리어 접착층(300)에 의해 캐리어 기판(200) 상에 부착될 수 있다.
제 1 기판(100)은 베이스 반도체 칩(110)을 포함할 수 있다. 상세하게는, 제 1 기판(100)은 베이스 반도체 칩(110)을 포함할 수 있다. 예를 들어, 제 1 기판(100)은 실리콘과 같은 반도체로 만들어진 웨이퍼 레벨의 반도체 기판일 수 있다. 베이스 반도체 칩(110)은 베이스 회로층(114) 및 베이스 관통 전극(112)을 포함할 수 있다. 베이스 회로층(114)은 베이스 반도체 칩(110)의 하면 상에 제공될 수 있다. 베이스 회로층(114)은 집적회로를 포함할 수 있다. 예를 들어, 베이스 회로층(114)은 메모리 회로, 로직 회로 또는 이들의 조합일 수 있다. 베이스 관통 전극(112)은 제 1 방향(D1)으로 베이스 반도체 칩(110)을 관통할 수 있다. 베이스 관통 전극(112)과 베이스 회로층(114)은 전기적으로 연결될 수 있다. 베이스 반도체 칩(110)의 하면은 활성면일 수 있다. 도 1에서는 제 1 기판(100)이 베이스 반도체 칩(110)을 포함하는 것으로 도시하였지만, 본 발명이 이에 한정되는 것은 아니다. 본 발명의 실시예들에 따르면, 제 1 기판(100)은 베이스 반도체 칩(110)을 포함하지 않을 수 있다.
제 1 기판(100)은 보호막(102) 및 외부 연결 단자(104)를 더 포함할 수 있다. 보호막(102)은 제 1 기판(100)의 하면 상에 배치되어, 베이스 회로층(114)을 덮을 수 있다. 보호막(102)은 실리콘 질화막(SiN)을 포함할 수 있다. 외부 연결 단자들(104)은 베이스 반도체 칩(110)의 하면 상에 제공될 수 있다. 외부 연결 단자들(104)은 베이스 회로층(114)과 전기적으로 연결될 수 있다. 외부 연결 단자들(104)은 보호막(102)을 노출시킬 수 있다.
도 2를 참조하여, 칩 스택들(S)이 제 1 기판(100) 상에 실장될 수 있다. 칩 스택들(S)은 제 1 기판(100)의 베이스 반도체 칩(110) 상에 실장될 수 있다. 칩 스택들(S)은 제 2 방향(D2)으로 상호 이격될 수 있다. 칩 스택들(S) 각각은 제 1 방향(D1)으로 적층된 복수의 반도체 칩들(120, 130)을 포함할 수 있다. 상세하게는, 칩 스택들(S) 각각은 제 1 반도체 칩(120) 및 제 2 반도체 칩(130)을 포함할 수 있다.
제 1 반도체 칩(120)은 제 1 기판(100)의 베이스 반도체 칩(110) 상에 실장될 수 있다. 즉, 제 1 반도체 칩(120)은 제 1 기판(100)의 베이스 반도체 칩(110)과 칩 온 웨이퍼(COW, chip on wafer) 구조를 이룰 수 있다. 제 1 반도체 칩(120)은 제 1 회로층(124) 및 제 1 관통 전극(122)을 포함할 수 있다. 제 1 회로층(124)은 메모리 회로를 포함할 수 있다. 제 1 관통 전극(122)은 제 1 방향(D1)으로 제 1 반도체 칩(120)을 관통할 수 있다. 제 1 관통 전극(122)과 제 1 회로층(124)은 전기적으로 연결될 수 있다. 제 1 반도체 칩(120)의 하면은 활성면일 수 있다. 제 1 반도체 칩(120)의 하면 상에 제 1 범프들(126)이 제공될 수 있다. 제 1 범프들(126)은 베이스 반도체 칩(110)과 제 1 반도체 칩(120) 사이에서, 베이스 반도체 칩(110) 및 제 1 반도체 칩(120)을 전기적으로 연결시킬 수 있다. 제 1 반도체 칩(120)은 복수로 제공될 수 있다. 예를 들어, 베이스 반도체 칩(110) 상에 복수 개의 제 1 반도체 칩들(120)이 적층될 수 있다. 이때, 제 1 범프들(126)은 제 1 반도체 칩들(120) 사이에 더 형성될 수 있다. 도 2에서는 복수의 제 1 반도체 칩들(120)을 도시하였으나, 이와 달리, 하나의 제 1 반도체 칩(120)이 베이스 반도체 칩(110) 상에 배치될 수도 있다.
제 2 반도체 칩(130)은 제 1 반도체 칩(120) 상에 실장될 수 있다. 제 2 반도체 칩(130)은 최상부 칩일 수 있다. 즉, 제 2 반도체 칩(130)은 칩 스택(S)의 반도체 칩들(120, 130) 중 가장 위에 실장될 수 있다. 제 2 반도체 칩(130)의 하면은 활성면일 수 있다. 제 2 반도체 칩(130)은 제 2 회로층(134)을 포함할 수 있다. 제 2 회로층(134)은 메모리 회로를 포함할 수 있다. 제 2 반도체 칩(130)의 하면 상에 제 2 범프들(136)이 제공될 수 있다. 제 2 범프들(136)은 제 1 반도체 칩(120)과 제 2 반도체 칩(130) 사이에 배치되어, 제 1 반도체 칩(120) 및 제 2 반도체 칩(130)을 전기적으로 연결시킬 수 있다. 제 2 반도체 칩(130)은 제 2 두께(H2)는 제 1 반도체 칩(120)의 제 1 두께(H1)보다 두꺼울 수 있다.
접착층(140)이 반도체 칩들(110, 120, 130) 사이에 제공될 수 있다. 접착층(140)은 비전도성 필름(NCF, non-conductive film)을 포함할 수 있다. 예를 들어, 접착층(140)은 절연성 물질을 포함하는 폴리머 테이프일 수 있다. 접착층(140)은 범프들(126, 136) 사이에 개재되어, 범프들(126, 136) 간에 전기적 쇼트의 발생을 방지할 수 있다. 일 예로, 제 1 반도체 칩(120)의 하면 상에 솔더볼(미도시) 및 접착 물질(미도시)이 부착되고, 제 1 반도체 칩(120)의 하면이 제 1 기판(100)의 상면을 향하도록 페이스 다운될 수 있다. 이때, 접착 물질(미도시)은 제 1 반도체 칩(120)의 측면으로 오버 플로우(over flow)될 수 있다. 즉, 접착 물질(미도시)은 제 1 반도체 칩(120)의 외측으로 흐를 수 있다. 이에 따라, 접착층(140)의 폭은 반도체 칩들(120, 130)의 폭보다 클 수 있다. 제 2 반도체 칩(130) 또한 상기의 실장 방법과 동일한 방법을 통해 실장될 수 있다. 실시예들에 따르면, 접착층(140)은 반도체 칩들(120, 130)의 측면들을 덮을 수도 있다. 또는, 접착 물질(미도시)의 양이 충분하지 않은 경우, 접착층(140)은 반도체 칩들(120, 130)의 측면들을 덮지 않을 수도 있다. 다른 예로, 반도체 칩들(110, 120, 130) 사이에 접착층(140)이 아닌 언더필(underfill) 막이 제공될 수도 있다.
도 3을 참조하면, 몰드막(150)이 제 1 기판(100)의 상면 상에 형성되어, 칩 스택(S)을 덮을 수 있다. 몰드막(150)의 상면은 제 2 반도체 칩(130)의 상면보다 높을 수 있다. 평면적 관점에서, 몰드막(150)은 칩 스택(S)을 둘러쌀 수 있다. 몰드막(150)은 절연성 폴리머 물질을 포함할 수 있다. 예를 들어, 몰드막(150)은 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다.
도 4를 참조하면, 몰드막(150)의 일부 및 제 2 반도체 칩(130)의 일부가 제거될 수 있다. 상세하게는, 몰드막(150)의 상면 상에 그라인딩 공정이 수행될 수 있다. 점선으로 도시한 바와 같이, 몰드막(150) 상부의 일부가 제거될 수 있다. 몰드막(150)은 제 2 반도체 칩(130)과 공면(coplanar)을 이룰 수 있다. 이때, 제 2 반도체 칩(130)의 상부도 함께 그라인딩될 수 있다. 이를 통해, 제 2 반도체 칩(130)은 제 2 두께(H2)에서 제 3 두께(H3)로 조절될 수 있다. 제 3 두께(H3)는 제 2 두께(H2)보다 작을 수 있다. 그라인딩된 제 2 반도체 칩(130)의 제 3 두께(H3)는 제 1 반도체 칩(120)의 제 1 두께(H1)와 동일할 수 있다. 본 명세서에서, 동일이라 함은 제 3 두께(H3)와 제 1 두께(H1)가 실질적으로 동일함을 의미하며, 제 3 두께(H3)는 제 1 두께(H1)와 0% 내지 10%의 오차를 가질 수 있다.
제 2 반도체 칩(130)은 제 1 반도체 칩들(120)보다 두꺼운 두께를 가질 수 있다. 이 경우, 칩 스택들(S)은 내에서, 접착층(140)은 제 1 기판(100)에 인접하여 배치되게 된다. 접착층(140)은 몰드막(150)과 다른 열팽창계수(CTE, Coefficient of Thermal Expansion)를 가질 수 있다. 반도체 패키지에 온도 변화가 발생하는 경우, 접착층(140)이 배치되는 반도체 패키지의 하부(제 1 기판(100)과 인접한 부분)와 접착층(140)이 배치되지 않는 상부(제 2 반도체 칩(130)과 인접한 부분)가 제 2 방향(D2)을 따라 서로 다른 길이로 팽창할 수 있다. 이는 온도 변화에 의해 반도체 패키지의 휘어짐(warpage)을 유발할 수 있다.
본 발명의 실시예들에 따르면, 제 1 기판(100) 상에 적층되는 제 1 반도체 칩들(120)과 최상부 칩에 해당하는 제 2 반도체 칩(130)은 동일한 두께를 가질 수 있다. 특히, 반도체 패키지 내에 배치되는 접착층(140)의 양은 반도체 패키지의 상부와 하부에서 유사할 수 있다. 따라서, 반도체 패키지는 그의 상부 및 하부의 열팽창계수가 유사하며, 온도 변화에 의한 반도체 패키지의 휘어짐(warpage)이 방지될 수 있다.
도 5를 참조하면, 제 2 반도체 칩(130) 상에 제 2 기판(160)이 형성될 수 있다. 예를 들어, 제 2 기판(160)은 접착 부재(162)를 이용하여 제 2 반도체 칩(130) 상에 배치될 수 있다. 제 2 기판(160)은 제 2 반도체 칩(130)의 상면 및 몰드막(150)의 상면에 접착될 수 있다. 제 2 기판(160)은 제 1 기판(100)과 동일한 물질을 포함할 수 있다. 예를 들어, 제 2 기판(160)은 실리콘 웨이퍼(Si wafer)일 수 있다.
본 발명의 실시예들에 따르면, 제 2 기판(160)은 반도체 패키지의 상면을 덮을 수 있다. 제 2 기판(160)은 접착층(140) 및 몰드막(150)에 비하여 강도가 높을 수 있다. 따라서, 반도체 패키지에 휘어짐이 발생하는 경우, 제 2 기판(160)은 반도체 패키지를 지지할 수 있으며, 반도체 패키지의 휘어짐을 억제할 수 있다.
도 6을 참조하면, 캐리어 기판(200) 및 캐리어 접착층(300)이 제거될 수 있다. 상세하게는, 캐리어 기판(200) 및 캐리어 접착층(300)이 제거되어, 제 1 기판(100)의 보호막(102) 및 외부 연결 단자(104)가 노출될 수 있다.
도 7을 참조하여, 제 1 기판(100) 상에 쏘잉(sawing) 공정이 수행될 수 있다. 쏘잉 공정은 도 6에 도시된 절단면(SL)을 따라 수행될 수 있다. 예를 들어, 절단면(SL)은 칩 스택들(S) 사이의 몰드막(150) 내에서 제 1 방향(D1)을 따라 연장되도록 설정될 수 있다. 쏘잉 공정을 통해 패키지 유닛들(10)의 제조가 완성될 수 있다.
도 8 및 도 9는 본 발명의 실시예들에 따른 패키지 유닛을 설명하기 위한 단면도들이다. 이하에서, 상술된 실시예에서 설명된 것과 동일한 구성 요소들은 동일한 참조부호를 사용하며, 이에 대한 설명은 설명의 편의를 위해 생략하거나 간략히 설명한다.
도 8을 참조하여, 제 1 기판(100)이 제공될 수 있다. 제 1 기판(100)은 베이스 반도체 칩(110)일 수 있다. 베이스 반도체 칩(110)은 베이스 회로층(114) 및 베이스 관통 전극(112)을 포함할 수 있다. 본 발명의 실시예들에 따르면, 제 1 기판(100)은 베이스 반도체 칩(110)을 포함하지 않을 수 있다. 제 1 기판(100)은 그의 하면 상에 배치되는 보호막(102) 및 외부 연결 단자(104)를 더 포함할 수 있다. 보호막(102)은 베이스 회로층(114)을 덮을 수 있다. 외부 연결 단자들(104)은 베이스 회로층(114)과 전기적으로 연결될 수 있다.
칩 스택(S)이 제 1 기판(100) 상에 실장될 수 있다. 칩 스택(S)은 제 1 기판(100)의 베이스 반도체 칩(110) 상에 실장될 수 있다. 칩 스택들(S)은 적층된 제 1 반도체 칩(120) 및 제 2 반도체 칩(130)을 포함할 수 있다.
제 1 반도체 칩(120)이 베이스 반도체 칩(110) 상에 실장될 수 있다. 제 1 반도체 칩(120)은 제 1 회로층(124) 및 제 1 관통 전극(122)을 포함할 수 있다. 제 1 반도체 칩(120)은 제 1 범프들(126)을 통해 베이스 반도체 칩(110)과 전기적으로 연결될 수 있다. 제 1 반도체 칩(120)은 복수로 제공되어 베이스 반도체 칩(110) 상에 적층될 수 있다.
제 2 반도체 칩(130)은 제 1 반도체 칩(120) 상에 실장될 수 있다. 제 2 반도체 칩(130)은 최상부 칩일 수 있다. 제 2 반도체 칩(130)은 제 2 회로층(134)을 포함할 수 있다. 제 2 반도체 칩(130)은 제 2 범프들(136)을 통해 제 1 반도체 칩(120)과 전기적으로 연결될 수 있다. 이때, 제 2 반도체 칩(130)은 제 3 두께(H3)는 제 1 반도체 칩(120)의 제 1 두께(H1)와 동일할 수 있다.
접착층(140)이 반도체 칩들(110, 120, 130) 사이에 배치될 수 있다. 접착층(140)은 범프들(126, 136) 사이에 개재되어, 범프들(126, 136) 간에 전기적 쇼트의 발생을 방지할 수 있다. 접착층(140)의 폭은 반도체 칩들(120, 130)의 폭보다 클 수 있다. 접착층(140)은 반도체 칩들(120, 130)의 측면들을 덮을 수 있다. 또는, 도 9에 도시된 바와 같이, 접착층(140)은 반도체 칩들(120, 130)의 측면들을 덮지 않을 수도 있다.
몰드막(150)이 제 1 기판(100)의 상면 상에 배치될 수 있다. 상세하게는, 몰드막(150)은 제 1 기판(100)의 상면을 덮고, 칩 스택(S)을 둘러쌀 수 있다. 몰드막(150)의 상면은 제 2 반도체 칩(130)의 상면과 공면을 이룰 수 있다. 몰드막(150)은 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다.
제 2 반도체 칩(130) 상에 제 2 기판(160)이 배치될 수 있다. 제 2 기판(160)은 제 2 반도체 칩(130)의 상면 및 몰드막(150)의 상면을 덮을 수 있다. 제 2 기판(160)은 실리콘 웨이퍼일 수 있다. 제 2 반도체 칩(130) 및 몰드막(150)과 제 2 반도체 칩(130) 사이에 접착 부재(162)가 배치될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 패키지 유닛
100: 제 1 기판 110: 베이스 반도체 칩
120: 제 1 반도체 칩 130: 제 2 반도체 칩
140: 접착층 150: 몰드막
160: 제 2 기판
200: 케리어 기판 300: 캐리어 접착층

Claims (10)

  1. 제 1 기판;
    상기 제 1 기판 상에 실장되는 제 1 반도체 칩;
    상기 제 1 반도체 칩의 상면 상에 실장되는 제 2 반도체 칩;
    상기 제 1 반도체 칩과 상기 제 2 반도체 칩 사이에 배치되는 접착층;
    상기 제 2 반도체 칩 상에 배치되어, 상기 제 2 반도체 칩의 상면을 덮는 제 2 기판; 및
    상기 제 1 기판 및 상기 제 2 기판 사이에 배치되고, 상기 제 1 반도체 칩 및 상기 제 2 반도체 칩을 둘러싸는 몰드막을 포함하되,
    상기 제 2 기판은 상기 제 1 기판과 동일한 물질을 포함하고,
    상기 제 2 기판은 접착 부재를 이용하여 상기 제 2 반도체 칩의 상기 상면 및 상기 몰드막의 상면에 접착되는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제 1 반도체 칩의 두께는 상기 제 2 반도체 칩의 두께와 동일한 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제 2 반도체 칩의 상기 상면은 상기 몰드막의 상면과 공면을 이루는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제 1 반도체 칩은 그 내부에 관통 전극을 가지고,
    상기 제 1 반도체 칩의 활성면은 상기 제 1 기판을 향하고,
    상기 제 2 반도체 칩의 활성면은 상기 제 1 반도체 칩을 향하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 제 1 반도체 칩은 복수로 제공되며,
    상기 제 1 반도체 칩들은 상기 제 1 기판 상에 적층되는 반도체 패키지.
  6. 제 5 항에 있어서,
    상기 접착층은 상기 제 1 반도체 칩들의 사이에 더 배치되는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 접착층의 너비는 상기 제 1 반도체 칩의 너비 및 상기 제 2 반도체 칩의 너비보다 큰 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 제 1 반도체 칩 및 상기 제 2 반도체 칩 사이에 제공된 범프들을 포함하되,
    상기 제 2 반도체 칩은 상기 범프들을 통하여 상기 제 1 반도체 칩과 전기적으로 연결되는 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 제 1 기판은:
    그의 하면 상에 제공되는 실리콘 질화막; 및
    상기 하면 상에서 상기 제 1 반도체 칩과 전기적으로 연결되는 외부 연결 단자들을 더 포함하는 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 제 1 기판은 그 내부에 관통 전극을 갖는 베이스 반도체 칩을 포함하고,
    상기 제 1 반도체 칩은 상기 베이스 반도체 칩과 전기적으로 연결되는 반도체 패키지.
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