KR20180034798A - 유전막 형성 방법 및 반도체 장치의 제조 방법 - Google Patents

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Abstract

유전막 형성 방법이 제공된다. 유전막 형성 방법은, 챔버 내에 기판을 제공하고, 상기 기판 상에 ALD(Atomic Layer Deposition) 방법을 이용하여 실리콘 질화막을 형성하는 것을 포함하되, 상기 실리콘 질화막을 형성하는 것은, 상기 챔버 내에 HCDZ(Hexachlorodisilazane)을 포함하는 실리콘 전구체를 포함하는 제1 가스 및 질소 성분을 포함하는 제2 가스를 제공하는 것을 포함한다.

Description

유전막 형성 방법 및 반도체 장치의 제조 방법{Method for forming dielectric layer and Method for fabricating semiconductor device}
본 발명은 유전막 형성 방법 및 이를 이용한 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라 반도체 소자를 제조하는 것이 매우 어려워지고 있다. 특히, 반도체 장치의 제조에 이용되는 박막, 예컨대 실리콘 질화막 등을 기판 상에 스텝 커버리지(step coverage)를 갖도록 형성하는 것이 매우 어려워지고 있다.
한편, BTBAS(Bis(Tertiary-Butylamine)Silane) 등과 같은 유기계 실리콘 전구체를 이용한 ALD(Atomic Layer Deposition) 방법을 통하여 실리콘 질화막을 형성하는 경우 비록 스텝 커버리지가 향상될 수는 있으나, 유기계 실리콘 전구체에 포함된 C, N 성분 등에 의해 형성된 실리콘 질화막의 막질이 열화될 수 있다.
본 발명이 해결하고자 하는 과제는, WER(wet etch rate)이 상대적으로 감소된 ALD 방법을 이용하여 실리콘 질화막을 형성함으로써 공정 효율을 향상시킨 유전막 형성 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, WER(wet etch rate)이 상대적으로 감소된 ALD 방법을 이용하여 실리콘 질화막을 형성함으로써 공정 효율을 향상시킨 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 유전막 형성 방법의 일 실시예는, 챔버 내에 기판을 제공하고, 상기 기판 상에 ALD(Atomic Layer Deposition) 방법을 이용하여 실리콘 질화막을 형성하는 것을 포함하되, 상기 실리콘 질화막을 형성하는 것은, 상기 챔버 내에 HCDZ(Hexachlorodisilazane)을 포함하는 실리콘 전구체를 포함하는 제1 가스 및 질소 성분을 포함하는 제2 가스를 제공하는 것을 포함한다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 제조 방법의 일 실시예는, 기판 상에 단차가 형성된 구조체를 형성하고, 상기 구조체 상에 ALD(Atomic Layer Deposition) 방법을 이용하여 유전막 구조체를 형성하는 것을 포함하되, 상기 유전막 구조체를 형성하는 것은, 실리콘 질화물을 포함하는 제1 유전막을 형성하는 것을 포함하고, 상기 제1 유전막을 형성하는 것은, 하나의 챔버 내에서, 인시츄(in-situ)로, HCDZ(Hexachlorodisilazane)을 포함하는 실리콘 전구체를 포함하는 제1 가스를 제공하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 실리콘 질화막의 형성 방법을 나타낸 타이밍도이다.
도 2 및 도 3은 본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 실리콘 질화막의 형성과 관련된 실험예들을 설명하기 위한 도면들이다.
도 4 내지 도 6은 본 발명의 기술적 사상에 따른 일 실시예에 따른 반도체 제조 방법을 설명하기 위한 공정 중간 단계 도면들이다.
도 7 내지 도 9는 본 발명의 기술적 사상에 따른 다른 실시예에 따른 반도체 제조 방법을 설명하기 위한 공정 중간 단계 도면들이다.
도 10 내지 도 13은 본 발명의 기술적 사상에 따른 다른 실시예에 따른 반도체 제조 방법을 설명하기 위한 공정 중간 단계 도면들이다.
도 14 및 도 15는 본 발명의 기술적 사상에 따른 다른 실시예에 따른 반도체 제조 방법을 설명하기 위한 공정 중간 단계 도면들이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1을 참조하여 본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 실리콘 질화막의 형성 방법에 대해 설명한다.
도 1은 본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 실리콘 질화막의 형성 방법을 나타낸 타이밍도이다.
본 발명의 기술적 사상에 따른 실리콘 질화막 형성은 ALD 방법을 이용하여 인시츄로 형성된다. ALD(Atomic Layer Deposition) 방법은 실리콘 전구체를 포함하는 제1 가스를 공급하는 제1 단계, 반응하지 않은 제1 가스를 제1 퍼지 가스를 이용하여 제거하는 제2 단계, 질화 가스를 포함하는 제2 가스를 공급하여 원자층 수준의 실리콘 질화막을 형성하는 제3 단계, 반응하지 않은 제2 가스를 제2 퍼지 가스를 이용하여 제거하는 제4 단계를 포함한다.
구체적으로, 도 1을 참조하면, 우선, 반응 챔버 내에 실리콘 질화막이 형성될 대상체(구체적으로, 기판 상에 형성된 구조체)를 위치시킨다. 이 경우, 기판 상에 형성된 구조체의 폭에 대한 높이의 비율인 종횡비는 10 이상일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이어서, 적정 온도 및 압력을 조절한 후, 실리콘 전구체를 포함하는 제1 가스를 챔버 내에 공급한다. 그러면, 대상체 상에 실리콘 전구체가 흡착된다.
여기서, 실리콘 전구체는 C, N 성분을 포함하는 유기계 실리콘 전구체와는 달리, C, N 성분을 포함하지 않는 화합물일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 실리콘 전구체는 C 성분을 포함할 수 있다.
실리콘 전구체는 예를 들어, HCDZ(Hexachlorodisilazane)(화학식 1)를 포함할 수 있다.
<화학식 1>
Figure pat00001
HCDZ를 실리콘 전구체로 사용하는 경우, HCDS(hexachlorodisilane)를 실리콘 전구체로 사용하는 것보다 WER(wet etch rate)이 감소될 수 있다. 여기에서, WER은 DHF(Diluted HF) 즉, DI water를 이용하여 희석된 불산(HF)에 대한 식각률을 의미한다.
즉, HCDZ를 실리콘 전구체로 사용하여 생성된 실리콘 질화막은 HCDS를 실리콘 전구체로 사용하여 생성된 실리콘 질화막보다 식각물질에 대한 식각률이 상대적으로 작다.
이로 인해, HCDZ를 실리콘 전구체로 사용하여 생성된 실리콘 질화막은 상대적으로 작은 두께로 HCDS를 실리콘 전구체로 사용하여 생성된 실리콘 질화막과 동일한 막질 특성을 가질 수 있다.
결과적으로, 본 발명의 기술적 사상에 따른 HCDZ를 실리콘 전구체로 사용하여 실리콘 질화막을 형성하는 경우, 기존의 HCDS를 실리콘 전구체로 사용하여 실리콘 질화막을 형성하는 것보다 공정 시간이 상대적으로 감소하여 공정 효율을 향상시킬 수 있다.
이어서, 챔버 내부로 제1 퍼지 가스, 예를 들어, N2, He 또는 Ar 가스를 공급하여, 챔버 내에 잔류하는(또는 미반응) 실리콘 소스 전구체를 제거한다. 그러면 대상체 상에 흡착된 실리콘 전구체가 원자층 수준으로 얇게 형성된다.
이어서, 챔버 내에 질소 성분을 포함하는 질화 가스를 공급하여 실리콘 질화막을 형성한다. 여기서, 질화 가스는 질소(N2), 암모니아(NH3) 및 일산화질소(NO) 중 적어도 하나를 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이어서, 챔버 내부로 제2 퍼지 가스, 예를 들어 N2, He 또는 Ar 가스를 공급하여 챔버 내에 잔류하는 질화 가스를 제거한다. 그러면 1 사이클의 실리콘 질화막 형성 공정이 완성되어, 대상체 상에 원자층 수준의 실리콘 질화막이 형성된다.
이후 상기 공정을 반복 수행함으로써, 대상체 상에 적절한 두께의 실리콘 질화막을 형성할 수 있다.
이어서, 실리콘 질화막의 막질을 향상시키기 위하여 대상체 상에 적절한 두께로 형성된 실리콘 질화막을 열처리를 한다. 여기서, 열처리는 예를 들어, 다른 CVD(Chemical Vapor Deposition) 질화막과 같은 증착온도로 850℃ ~ 1050℃ 에서 수행하여 막질을 향상시킬 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이에 의해 형성된 실리콘 질화막은 CVD 방법 등에 의해 형성된 실리콘 질화막에 비해 막질이 향상될 수 있다. 본 발명의 기술적 사상에 따라 형성된 실리콘 질화막은 스텝 커버리지가 좋기 때문에, 단차를 갖는 구조체 또는 종횡비(aspect ratio)가 큰 구조체 상에 보이드 없이 컨포말하게 형성될 수 있다.
본 발명에 관한 보다 상세한 내용은 다음의 구체적인 실험예들을 통하여 설명하며, 여기에 기재되지 않은 내용은 이 기술 분야에서 숙련된 자이면 충분히 기술적으로 유추할 수 있는 것이므로 설명을 생략한다.
이하에서, 도 2 및 도 3을 참조하여 본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 실리콘 질화막의 형성과 관련된 실험예를 설명한다.
도 2 및 도 3은 본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 실리콘 질화막의 형성과 관련된 실험예들을 설명하기 위한 도면들이다.
실험예 - HCDZ와 HCDS의 공정 온도에 따른 WER 측정
하기와 같은 실험예 및 비교예에 대해서 실험을 실시하였다.
실험예에서는 HCDZ를 사용하는 ALD 방법을 이용하여 실리콘 질화막을 형성하였다. 반면에, 비교예에서는 HCDS를 사용하는 ALD 방법을 이용하여 실리콘 질화막을 형성하였다.
도 2를 참조하면, 실험예에 따라 공정 온도 400℃, 450℃ 및 500℃ 각각에서 HCDZ를 이용하여 실리콘 질화막을 형성하였고, 비교예에 따라 공정 온도 400℃, 450℃ 및 500℃ 각각에서 HCDS를 이용하여 실리콘 질화막을 형성하였다.
그래프 a1, a2 및 a3는 실험예에 따라 공정 온도 400℃, 450℃ 및 500℃ 각각에서 HCDZ를 이용하여 실리콘 질화막을 형성할 때의 WER(wet etch rate)을 나타낸다. 또한, 그래프 b1, b2 및 b3는 비교예에 따라 공정 온도 400℃, 450℃ 및 500℃ 각각에서 HCDS를 이용하여 실리콘 질화막을 형성할 때의 WER을 나타낸다. 도 2에 도시된 WER은 DI water를 이용하여 200:1의 비율로 희석된 불산(HF)에 대한 식각률을 의미한다.
그래프 a1 및 b1을 참조하면, 400℃에서 실리콘 질화막을 형성하는 경우, 비교예에 따라 HCDS를 이용하는 것보다 실험예에 따라 HCDZ를 이용하는 것이 WER이 낮은 것을 알 수 있다.
또한, 그래프 a2 및 b2를 참조하면, 450℃에서 실리콘 질화막을 형성하는 경우, 비교예에 따라 HCDS를 이용하는 것보다 실험예에 따라 HCDZ를 이용하는 것이 WER이 낮은 것을 알 수 있다.
또한, 그래프 a3 및 b3을 참조하면, 500℃에서 실리콘 질화막을 형성하는 경우, 비교예에 따라 HCDS를 이용하는 것보다 실험예에 따라 HCDZ를 이용하는 것이 WER이 낮은 것을 알 수 있다.
구체적으로, 500℃에서 HCDS를 이용하는 경우, WER은 4.5nm/min 이상이고, 도 2에서 보는 바와 같이, 대략 4.9nm/min 정도의 WER을 갖는다. 하지만, 500℃에서 HCDZ를 이용하는 경우, WER은 4.5nm/min 미만이고, 도 2에서 보는 바와 같이, 대략 4.2nm/min 정도의 WER을 갖는 것을 알 수 있다.
결과적으로, 실험예에 따라 HCDZ를 이용하여 실리콘 질화막을 형성하는 경우, 4.5nm/min 미만의 WER을 갖는 것을 알 수 있다. 또한, HCDS를 이용하는 것과 달리, HCDZ를 이용함으로써 상대적으로 WER이 감소되고, 이로 인해, 상대적으로 작은 두께로 HCDS를 실리콘 전구체로 이용하여 생성된 실리콘 질화막과 동일한 막질 특성을 가질 수 있다.
실험예 - HCDZ와 HCDS의 공정 온도에 따른 GPC 측정
하기와 같은 실험예 및 비교예에 대해서 실험을 실시하였다.
실험예에서는 HCDZ를 사용하는 ALD 방법을 이용하여 실리콘 질화막을 형성하였다. 반면에, 비교예에서는 HCDS를 사용하는 ALD 방법을 이용하여 실리콘 질화막을 형성하였다.
도 3을 참조하면, 실험예에 따라 공정 온도 400℃, 450℃ 및 500℃ 각각에서 HCDZ를 이용하여 실리콘 질화막을 형성하였고, 비교예에 따라 공정 온도 400℃, 450℃ 및 500℃ 각각에서 HCDS를 이용하여 실리콘 질화막을 형성하였다.
그래프 a4, a5 및 a6은 실험예에 따라 공정 온도 400℃, 450℃ 및 500℃ 각각에서 HCDZ를 이용하여 실리콘 질화막을 형성할 때의 GPC(growth per cycle)를 나타낸다. 또한, 그래프 b4, b5 및 b6은 비교예에 따라 공정 온도 400℃, 450℃ 및 500℃ 각각에서 HCDS를 이용하여 실리콘 질화막을 형성할 때의 GPC를 나타낸다.
그래프 a4 및 b4를 참조하면, 400℃에서 실리콘 질화막을 형성하는 경우, 비교예에 따라 HCDS를 이용하는 것보다 실험예에 따라 HCDZ를 이용하는 것이 GPC가 낮은 것을 알 수 있다.
또한, 그래프 a5 및 b5를 참조하면, 450℃에서 실리콘 질화막을 형성하는 경우, 비교예에 따라 HCDS를 이용하는 것보다 실험예에 따라 HCDZ를 이용하는 것이 GPC가 낮은 것을 알 수 있다.
다만, 그래프 a6 및 b6을 참조하면, 500℃에서 실리콘 질화막을 형성하는 경우, 비교예에 따라 HCDS를 이용하는 것과 실험예에 따라 HCDZ를 이용하는 것이 GPC가 실질적으로 동일한 것을 알 수 있다.
결과적으로, 도 2 및 도 3을 참조하면, 500℃에서 실리콘 질화막을 형성하는 경우, 비교예에 따라 HCDS를 이용하는 것과 실험예에 따라 HCDZ를 이용하는 것이 GPC가 실질적으로 동일하고, 비교예에 따라 HCDS를 이용하는 것보다 실험예에 따라 HCDZ를 이용하는 것이 WER이 낮은 것을 알 수 있다.
즉, HCDS를 이용하는 것과 달리, HCDZ를 이용함으로써, 동일한 공정 시간 동안, 막질 특성이 우수한 실리콘 질화막을 형성할 수 있는 것을 알 수 있다.
달리 말하면, HCDS를 이용하는 것과 달리, HCDZ를 이용함으로써, 동일한 막질 특성을 갖는 실리콘 질화막을 형성하기 위한 공정 시간이 상대적으로 감소됨으로써 공정 효율이 향상될 수 있는 것을 알 수 있다.
도 4 내지 도 6을 참조하여 본 발명의 기술적 사상에 따른 일 실시예에 따른 반도체 제조 방법을 설명한다.
도 4 내지 도 6은 본 발명의 기술적 사상에 따른 일 실시예에 따른 반도체 제조 방법을 설명하기 위한 도면들이다. 구체적으로, 도 4 내지 도 6은 플래시 메모리 장치의 제조 방법과 관련된 공정 중간 단계 도면들이다.
도 4를 참조하면, 기판(110) 상에 터널 절연막(130) 및 전하 저장막(140)을 순차적으로 형성한다. 터널 절연막(130)은 전하의 터널링에 대한 에너지 장벽을 제공하며, 예를 들어 실리콘 산화물, 실리콘 질화물 또는 고유전율 물질(high-k material)을 포함할 수 있다.
여기서, 고유전 물질은 하프늄 산화물, 알루미늄 산화물, 하프늄알루미늄 산화물, 지르코늄 산화물과 같은 금속 산화물 등을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 터널 유전막(130)은 유전 상수(dielectric constatnt) 뿐만 아니라 에너지 장벽(energy bandgap) 성질을 고려하여 다양한 물질들로 형성될 수 있다.
전하 저장막(140)은 전하를 저장하는 역할을 한다. 이러한 전하 저장막은, 예를 들어, 플래시 메모리 장치가 플로팅 게이트형인 경우에는 폴리 실리콘막과 같은 도전성 물질로 형성될 수 있으며, 플래시 메모리 장치가 전하 트랩형인 경우에는 실리콘 질화물, 하프늄 산화물, 지르코늄 산화물, 탄탈륨 산화물, 하프늄 질화 산화물, 하프늄 실리콘 산화물, 텅스텐 도프드 알루미늄 산화물, 나노닷 등으로 형성될 수 있다.
여기서, 터널 절연막(130) 및 전하 저장막(140)을 형성하는 것은 예를 들어, 기판(110) 상에 프리(pre) 터널 절연막, 프리 전하 저장막 및 마스크막을 순차적으로 형성하고, 프리 터널 절연막, 프리 전하 저장막 및 마스크막을 패터닝하여 소자 분리막(120)을 형성한 뒤, 마스크막을 제거하는 것을 포함할 수 있다. 하지만, 본 발명의 기술적 사상이 이에 제한하는 것은 아니며, 터널 절연막(130) 및 전하 저장막(140)을 형성하는 것은 다양한 다른 방법에 의하여 형성할 수 있음을 본 발명이 속하는 기술 분야의 당업자는 이해할 수 있을 것이다.
도 5 및 도 6을 참조하면, 전하 저장막(140) 상에 실리콘 산화물로 형성된 제1 유전막(151), 실리콘 산화물과 상이한 물질로 형성된 제2 유전막(152), 실리콘 산화물로 형성된 제3 유전막(153)을 포함하는 유전막 구조체(150)를 상술한 본 발명의 기술적 사상에 따른 ALD 방법을 이용하여 형성한다. 여기서, 유전막 구조체(150)는 플래시 메모리 장치가 플로팅 게이트형인 경우에는 게이트간 유전막일 수 있으며, 플래시 메모리 장치가 전하 트랩형인 경우에는 블록킹 유전막일 수 있다.
이하에서, 제2 유전막(152)을 실리콘 질화막으로서 유전막 구조체(150)를 인시츄(in-situ)로 형성하는 경우를 예시적으로 설명한다.
우선, 챔버 내에 전하 저장막(140)이 형성된 단차를 갖는 반도체 기판(110)을 위치시킨다. 이어서, 실리콘 산화물을 포함하는 제1 유전막(151)을 형성한다.
이어서, 적정 온도 및 압력을 조절한 후, 실리콘 소스 전구체를 포함하는 제1 가스를 챔버 내에 공급한다. 그러면, 제1 유전막(151) 상에 실리콘 전구체가 흡착된다. 여기서, 실리콘 소스 전구체는 상술한 바와 같이 예를 들어, HCDZ를 이용할 수 있다.
이어서, 상술한 바와 같이, 제1 퍼지 가스, 제2 가스 및 제2 퍼지 가스를 차례로 공급하여 제1 유전막(151) 상에 실리콘 질화물을 포함하는 원자층 수준의 제2 유전막(152)을 형성한다.
상기 과정을 반복 수행함으로써 제1 유전막(151) 상에 적정 두께의 실리콘 질화막으로 이루어진 제2 유전막(152)을 형성한다.
이어서, 제2 유전막(152) 상에 실리콘 산화물을 포함하는 제3 유전막(153)을 형성한다.
이에 의해 형성된 유전막 구조체(150)는 스텝 커버리지가 좋기 때문에, 종횡비가 큰 예를 들어, 종횡비가 10 이상인 전하 저장막(140) 사이의 스페이스에 보이드 없이 컨포말하게 형성할 수 있다. 또한, 제1 내지 제3 유전막(151, 152, 153)을 인시츄로 형성하므로, 공정 시간이 줄어드는 등 공정이 간단해질 수 있다.
이어서, 유전막 구조체(150) 상에 컨트롤 게이트(160)를 형성한다. 컨트롤 게이트(160)는 예를 들어, 폴리실리콘으로 형성되거나, 금속 전극 물질, 예를 들어 TaN, TiN, WN 및 W을 포함하는 그룹에서 선택된 하나 또는 그 조합으로 형성될 수 있다.
도 7 내지 도 9를 참조하여 본 발명의 기술적 사상에 따른 다른 실시예에 따른 반도체 제조 방법을 설명한다.
도 7 내지 도 9는 본 발명의 기술적 사상에 따른 다른 실시예에 따른 반도체 제조 방법을 설명하기 위한 도면들이다. 구체적으로, 도 7 내지 도 9는 DRAM 셀 반도체 장치의 제조 방법과 관련된 공정 중간 단계 도면들이다.
도 7을 참조하면, DRAM 셀 영역의 레이아웃 도면이 도시되어 있다. 기판의 활성영역(210)을 게이트(230)가 수평방향으로 지나가고, GBL(global bit line, 240)이 수직방향으로 지나간다. 기판의 활성영역(210) 이외의 부분은 소자 분리영역(220)이다.
도 8 및 도 9를 참조하면, 메모리 셀 영역이 도시되어 있다. 반도체 기판의 활성영역(210) 상에 비트라인이 되는 GBL(240)을 형성한다. 이어서, GBL(240)을 형성 후에, GBL(240)의 측벽에 실리콘 산화물을 포함하는 제1 유전막(251)을 형성한다. 이 경우 제1 유전막(251)은 스페이서 기능을 수행할 수 있다.
이어서, 제1 유전막(251) 상에 실리콘 질화물을 포함하는 제2 유전막(252)을 형성한다. 이 경우, 제2 유전막(252)은 상술한 본 발명의 기술적 사상에 따른 ALD 방법을 이용하여 형성될 수 있다.
구체적으로, 제2 유전막(252)을 형성하는 것은 적정 온도 및 압력을 조절한 후, 실리콘 소스 전구체를 포함하는 제1 가스를 챔버 내에 공급한다. 그러면, 제1 유전막(251) 상에 실리콘 전구체가 흡착된다. 여기서, 실리콘 소스 전구체는 상술한 바와 같이 예를 들어, HCDZ를 이용할 수 있다.
이어서, 상술한 바와 같이, 제1 퍼지 가스, 제2 가스 및 제2 퍼지 가스를 차례로 공급하여 제1 유전막(251) 상에 실리콘 질화물을 포함하는 원자층 수준의 제2 유전막(252)을 형성한다. 이 경우, 제2 가스와 실리콘 전구체의 반응은 Thermal 및 Plasma 로 여기 시켜 반응시킬 수 있다.
상기 과정을 반복 수행함으로써 제1 유전막(251) 상에 적정 두께의 실리콘 질화막으로 이루어진 제2 유전막(252)을 형성한다.
이어서, 제2 유전막(252) 상에 실리콘 산화물을 포함하는 제3 유전막(253)을 형성한다.
셀 영역에는 불순물층 형성이 필요 없기 때문에 셀 영역을 덮는 감광액 패턴(도시하지 않음)을 형성한다. 감광액 패턴(도시하지 않음)을 제거하고 제3 유전막(253)을 제거한 후 제2 유전막(252)을 이방성 식각하여 질화막 스페이서를 만들고 기판의 활성영역(210)과 접하는 제2 유전막(252)을 제거 한다.
도 10 내지 도 13을 참조하여 본 발명의 기술적 사상에 따른 또 다른 실시예에 따른 반도체 제조 방법을 설명한다.
도 10 내지 도 13은 본 발명의 기술적 사상에 따른 또 다른 실시예에 따른 반도체 제조 방법을 설명하기 위한 도면들이다. 구체적으로, 도 10 내지 도 13은 적층 나노시트 트랜지스터 구조를 갖는 반도체 장치의 제조 방법과 관련된 공정 중간 단계 도면들이다.
도 10을 참조하면, 기판(310) 상에 희생층(321) 및 반도체층(322)이 교대로 적층된 적층 구조체(320)를 형성한다.
적층 구조체(320) 중 기판(310)과 접하는 희생층(321)은 예를 들어, 웨이퍼 본딩(wafer bonding) 방식 등을 통해, 기판(310)에 접합된 층일 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
기판(310)과 접하는 희생층(321) 상에 반도체층(322)과 희생층(321)을 교대로 형성할 수 있다. 희생층(321)과 반도체층(322)은 예를 들어, 에피택셜 성장(epitaxial growth) 방법을 이용하여 형성될 수 있지만, 본 발명이 기술적 사상이 이에 제한되는 것은 아니다. 적층 구조체(320)의 최상층은 예를 들어, 희생층(321)일 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
희생층(321)과 반도체층(322)은 서로 다른 물질을 포함할 수 있다. 희생층(321)과 반도체층(322)은 서로 간에 다른 식각 선택비를 갖는 물질을 포함할 수 있다. 희생층(321)은 예를 들어, SiGe 또는 Ge 중 하나를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 반도체층(322)은 예를 들어, Si 또는 III-V족 화합물 반도체 중 하나를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이어서, 적층 구조체(320) 상에, 제1 방향(X)으로 연장되는 제1 마스크 패턴(도 11의 341)을 형성한다.
제1 마스크 패턴(도 11의 341)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다. 제1 마스크 패턴(341)이 실리콘 질화막을 포함하는 경우, 제1 마스크 패턴(341)은 상술한 본 발명의 기술적 사상에 따른 ALD 방법을 이용하여 형성될 수 있다.
구체적으로, 제1 마스크 패턴(341)을 형성하는 것은 적정 온도 및 압력을 조절한 후, 실리콘 소스 전구체를 포함하는 제1 가스를 챔버 내에 공급한다. 그러면, 적층 구조체(320) 상에 실리콘 전구체가 흡착된다. 여기서, 실리콘 소스 전구체는 상술한 바와 같이 예를 들어, HCDZ를 이용할 수 있다.
이어서, 상술한 바와 같이, 제1 퍼지 가스, 제2 가스 및 제2 퍼지 가스를 차례로 공급하여 적층 구조체(320) 상에 실리콘 질화물을 포함하는 원자층 수준의 제1 마스크 패턴(341)을 형성한다.
상기 과정을 반복 수행함으로써 적층 구조체(320) 상에 적정 두께의 실리콘 질화막으로 이루어진 제1 마스크 패턴(341)을 형성한다.
도 11을 참조하면, 제1 마스크 패턴(341)을 마스크로 이용하여, 적층 구조체(320)를 식각하여, 반도체 패턴 구조체(330)를 형성한다. 예를 들어, 적층 구조체(320)를 기판(310)의 상면이 노출될 때까지 식각함으로써, 반도체 패턴 구조체(330)가 형성될 수 있다.
반도체 패턴 구조체(330)는 제1 방향(X)으로 길게 연장될 수 있다. 또한 반도체 패턴 구조체(330)는 기판(310) 상에 교대로 적층된 복수의 희생층 및 복수의 반도체층을 포함할 수 있다.
즉, 반도체 패턴 구조체(330)는 기판(310) 상에 형성된 제1 희생층(331)과, 제1 희생층(331) 상에 형성된 제1 반도체층(334)과, 제1 반도체층(334) 상에 형성된 제2 희생층(332)과, 제2 희생층(332) 상에 형성된 제2 반도체층(335)과, 제2 반도체층(335) 상에 형성된 제3 희생층(333)을 포함할 수 있다.
또한, 적층 구조체(330)를 식각 할 때, 기판(310)의 일부도 식각하여 액티브 영역(AR)을 형성할 수 있다. 또한, 기판(310)과 제1 마스크 패턴(341)을 덮도록 층간 절연막을 형성한 후, 제1 마스크 패턴(341)의 상면이 노출될 때까지 평탄화 공정을 수행함으로써, 도 11의 층간 절연막(351)이 형성될 수 있다.
이어서, 반도체 패턴 구조체(330) 상에 위치하는 제1 마스크 패턴(341)을 제거할 수 있다.
도 12를 참조하면, 제2 마스크 패턴(342)을 이용하여 식각 공정을 진행하여, 반도체 패턴 구조체(330)과 교차하여 제1 방향(X) 및 제2 방향(Z)과 수직인 제3 방향으로 연장되는 게이트 절연막(353) 및 희생 게이트(360)를 형성할 수 있다.
제2 마스크 패턴(342)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다. 제2 마스크 패턴(342)이 실리콘 질화막을 포함하는 경우, 제2 마스크 패턴(342)은 상술한 본 발명의 기술적 사상에 따른 ALD 방법을 이용하여 형성될 수 있다.
이를 통해 희생 게이트(360)는 반도체 패턴 구조체(330) 상에 형성될 수 있다. 또한, 게이트 절연막(353)은 각각 절연막(352)의 측벽 및 상면과 필드 절연막(354)의 상면을 따라 형성될 수 있다.
여기에서, 반도체 패턴 구조체(330)를 덮도록 절연막(352)을 형성할 수 있으며, 절연막(352)은 반도체 패턴 구조체(330)와 게이트 절연막(353) 사이에 형성될 수 있다. 여기에서 절연막(352)은 예를 들어, 산화막일 수 있고, 보다 구체적으로 SiO2를 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
게이트 절연막(353)은 실리콘 산화막일 수 있고, 희생 게이트(360)는 폴리 실리콘 또는 비정질 실리콘 중 하나일 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 13을 참조하면, 희생 게이트(360)의 측벽에 게이트 스페이서(370)와, 더미 게이트 스페이서(380)를 형성한다.
구체적으로, 희생 게이트(360)와 반도체 패턴 구조체(330)를 덮는 스페이서막을 기판(310) 상에 형성한다. 스페이서막이 실리콘 질화물을 포함하는 경우, 스페이서막은 상술한 본 발명의 기술적 사상에 따른 ALD 방법을 이용하여 형성될 수 있다.
구체적으로, 스페이서막을 형성하는 것은 적정 온도 및 압력을 조절한 후, 실리콘 소스 전구체를 포함하는 제1 가스를 챔버 내에 공급한다. 그러면, 희생 게이트(360)와 반도체 패턴 구조체(330) 상에 실리콘 전구체가 흡착된다. 여기서, 실리콘 소스 전구체는 상술한 바와 같이 예를 들어, HCDZ를 이용할 수 있다.
이어서, 상술한 바와 같이, 제1 퍼지 가스, 제2 가스 및 제2 퍼지 가스를 차례로 공급하여 희생 게이트(360)와 반도체 패턴 구조체(330) 상에 실리콘 질화물을 포함하는 원자층 수준의 스페이서막을 형성한다.
상기 과정을 반복 수행함으로써 희생 게이트(360)와 반도체 패턴 구조체(330) 상에 적정 두께의 실리콘 질화막으로 이루어진 스페이서막을 형성한다.
이어서, 스페이서막을 에치백(etch-back)하여, 희생 게이트(360)의 측벽에 게이트 스페이서(370)와 더미 게이트 스페이서(380)를 형성할 수 있다.
도 14 및 도 15를 참조하여 본 발명의 기술적 사상에 따른 또 다른 실시예에 따른 반도체 제조 방법을 설명한다.
도 14 및 도 15는 본 발명의 기술적 사상에 따른 또 다른 실시예에 따른 반도체 제조 방법을 설명하기 위한 도면들이다. 구체적으로, 도 14 및 도 15는 컨택 내에 스페이서가 형성된 반도체 장치의 제조 방법과 관련된 공정 중간 단계 도면들이다.
도 14를 참조하면, 제1 게이트 패턴과 제2 게이트 패턴은 기판(410) 상에, 서로 이격되어 형성될 수 있다. 여기에서 제1 게이트 패턴과 제2 게이트 패턴은 실질적으로 동일한 구성을 포함한다.
제1 및 제2 게이트 패턴 각각은 게이트 스페이서(450), 절연막 패턴(420), 게이트 전극 패턴(430), 캡핑 패턴(440)을 포함할 수 있다.
절연막 패턴(420)은 인터페이스막(421)과 게이트 절연막(422)을 포함할 수 있다.
인터페이스막(421)은 기판(410)과 게이트 절연막(422) 사이의 불량 계면을 방지하는 역할을 할 수 있다.
인터페이스막(421)은 유전율(k)이 9 이하인 저유전 물질층, 예를 들면, 실리콘 산화막(k는 약 4) 또는 실리콘 산질화막(산소 원자 및 질소 원자 함량에 따라 k는 약 4~8)을 포함할 수 있다.
인터페이스막(421)은, 예를 들어, 화학적 산화 방법, 자외선 산화(UV oxidation) 방법 또는 듀얼 플라즈마 산화(Dual Plasma oxidation) 방법 등을 이용하여 형성될 수 있다.
게이트 절연막(422)은 인터페이스막(421) 상에 형성될 수 있다. 다만, 인터페이스막(421)이 존재하지 않는 경우에, 게이트 절연막(422)은 기판(410) 상에 형성될 수 있다.
게이트 절연막(422)은 고유전율(high-k)을 갖는 물질을 포함할 수 있다. 게이트 절연막(422)은, 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 적어도 하나를 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
한편, 게이트 절연막(422)은 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성될 수 있다. 예를 들어, 게이트 절연막(422)이 HfO2인 경우에, 게이트 절연막(422)은 약 50Å 이하의(약 5Å 내지 50Å)의 두께로 형성될 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
게이트 전극 패턴(430)은 일함수 조절막(431)과 게이트 메탈(432)을 포함할 수 있다.
일함수 조절막(431)은 게이트 절연막(422) 상에 형성될 수 있다. 일함수 조절막(431)은 게이트 절연막(422)과 접촉되어 형성될 수 있다. 일함수 조절막(431)은 일함수 조절을 위해 이용된다.
일함수 조절막(431)은, 예를 들어, 메탈 질화물을 포함할 수 있다. 일함수 조절막(431)은 반도체 장치의 타입에 따라 다른 물질을 포함할 수 있다. 예를 들어, p형 일함수 조절막은, 예를 들어, TiN, WN, TaN, Ru 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 또한, n형 일함수 조절막은, 예를 들어, Ti, Ag, Al, TiAl, TiAlN, TiAlC, TaC, TaCN, TaSiN, Mn, Zr 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
또한, p형 일함수 조절막은, TiN으로 이루어진 단일막, 또는 TiN 하부막과 TaN 상부막으로 이루어진 이중막 등으로 이루어질 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
게이트 메탈(432)은 일함수 조절막(431) 상에 형성될 수 있다. 게이트 메탈(432)은, 도시된 것과 같이, 일함수 조절막(431)과 접촉하여 형성될 수 있다. 즉, 게이트 메탈(432)은 일함수 조절막(431)에 의해 생성된 공간을 채우도록 형성될 수 있다. 게이트 메탈(432)은 도전성을 갖는 물질, 예를 들어, W 또는 Al을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
캡핑 패턴(440)은 게이트 메탈(432) 상에 형성될 수 있다. 캡핑 패턴(440)은, 도시된 것과 같이 게이트 메탈(432)과 접촉하여 형성될 수 있다. 캡핑 패턴(440)은, 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 탄화 산질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
층간 절연막(460)은, 기판(410) 상에 형성되고, 제1 게이트 패턴과 제2 게이트 패턴을 감싸도록 형성될 수 있다. 층간 절연막(460)은, 예를 들어, 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 및 제2 게이트 패턴이 기판(410) 상에 형성된 후, 제1 및 제2 게이트 패턴을 덮는 층간 절연막(460)을 형성한다.
이어서, 제1 게이트 패턴과 제2 게이트 패턴 사이의 기판(410)을 노출하도록 층간 절연막(460) 내에 트렌치(T)를 형성한다. 층간 절연막(460) 내에 트렌치(T)를 형성하는 것은, 예를 들어, 건식 식각 공정, 습식 식각 공정 또는 이들의 조합으로 층간 절연막(460)의 일부를 제거하여 완성할 수 있다.
도 15를 참조하면, 트렌치(T) 내의 측벽에 스페이서 물질(470)을 컨포말하게 형성한다. 스페이서 물질(470)이 실리콘 질화막을 포함하는 경우, 스페이서 물질(470)은 상술한 본 발명의 기술적 사상에 따른 ALD 방법을 이용하여 형성될 수 있다.
구체적으로, 트렌치(T) 내의 측벽에 스페이서 물질(470)을 형성하는 것은 적정 온도 및 압력을 조절한 후, 실리콘 소스 전구체를 포함하는 제1 가스를 챔버 내에 공급한다. 그러면, 트렌치(T) 상에 실리콘 전구체가 흡착된다. 여기서, 실리콘 소스 전구체는 상술한 바와 같이 예를 들어, HCDZ를 이용할 수 있다.
이어서, 상술한 바와 같이, 제1 퍼지 가스, 제2 가스 및 제2 퍼지 가스를 차례로 공급하여 트렌치(T) 상에 실리콘 질화물을 포함하는 원자층 수준의 스페이서 물질(470) 컨포말하게 형성한다.
상기 과정을 반복 수행함으로써 트렌치(T) 상에 적정 두께의 실리콘 질화막으로 이루어진 컨택 스페이서를 형성한다.
본 발명의 기술적 사상에 따른 유전막 형성 방법 및 반도체 장치의 제조 방법들은, HCDZ를 포함하는 실리콘 전구체를 이용하여 ALD 방법으로 유전막을 형성함으로써, 기존의 다른 실리콘 전구체를 사용하는 것과 비교하여 우수한 스텝 커버리지를 구현할 수 있다. 이로 인해, 단차를 갖는 구조체 또는 종횡비(aspect ratio)가 큰 구조체 상에 실리콘 질화막을 보이드 없이 컨포말하게 형성할 수 있다.
또한, 앞에서 실험예와 비교예를 통해 상술한 바와 같이, 기존의 다른 실리콘 전구체를 사용하는 것과 비교하여 상대적으로 WER이 향상되고, 이로 인해, 상대적으로 작은 두께로 기존의 다른 실리콘 전구체를 사용하는 것과 실질적으로 동일한 막질 특성을 가질 수 있다.
결과적으로, 본 발명의 기술적 사상에 따른 HCDZ를 실리콘 전구체로 사용하여 실리콘 질화막을 형성하는 경우, 기존의 실리콘 전구체를 사용하여 실리콘 질화막을 형성하는 것보다 공정 시간이 상대적으로 감소하여 공정 효율을 향상시킬 수 있다.
이상에서 본 발명의 기술적 사상에 따른 ALD 방법을 이용한 유전막 형성 방법 및 반도체 제조 방법들을 예시적으로 설명하였지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, ALD 방법을 이용하여 실리콘 질화물을 포함하는 유전막을 컨포말하게 형성하는 다른 유전막 형성 방법 및 반도체 제조 방법들에 본 발명의 기술적 사상에 따른 ALD 방법이 사용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110: 기판 120: 소자 분리막
130: 터널 절연막 140: 전하 저장막
151: 제1 유전막 152: 제2 유전막
153: 제3 유전막 160: 컨트롤 게이트

Claims (10)

  1. 챔버 내에 기판을 제공하고,
    상기 기판 상에 ALD(Atomic Layer Deposition) 방법을 이용하여 실리콘 질화막을 형성하는 것을 포함하되,
    상기 실리콘 질화막을 형성하는 것은,
    상기 챔버 내에 HCDZ(Hexachlorodisilazane)을 포함하는 실리콘 전구체를 포함하는 제1 가스 및 질소 성분을 포함하는 제2 가스를 제공하는 것을 포함하는 유전막 형성 방법.
  2. 제 1항에 있어서,
    상기 실리콘 질화막을 형성하는 것은,
    상기 기판 상에 게이트를 형성하고,
    상기 게이트의 측벽에 상기 실리콘 질화막을 형성하는 것을 더 포함하는 유전막 형성 방법.
  3. 제 1항에 있어서,
    상기 실리콘 질화막은 500℃에서 WER(wet etch rate)이 4.5nm/min 보다 작은 유전막 형성 방법.
  4. 기판 상에 단차가 형성된 구조체를 형성하고,
    상기 구조체 상에 ALD(Atomic Layer Deposition) 방법을 이용하여 유전막 구조체를 형성하는 것을 포함하되,
    상기 유전막 구조체를 형성하는 것은,
    실리콘 질화물을 포함하는 제1 유전막을 형성하는 것을 포함하고,
    상기 제1 유전막을 형성하는 것은,
    하나의 챔버 내에서, 인시츄(in-situ)로, HCDZ(Hexachlorodisilazane)을 포함하는 실리콘 전구체를 포함하는 제1 가스를 제공하는 것을 포함하는 반도체 장치의 제조 방법.
  5. 제 4항에 있어서,
    상기 제1 유전막을 형성하는 것은,
    상기 챔버 내에 HCDZ(Hexachlorodisilazane)을 포함하는 상기 제1 가스를 제공하고,
    상기 챔버 내에 제1 퍼지 가스를 제공하여 미반응 상기 제1 가스를 제거하고,
    상기 챔버 내에 질소 가스를 포함하는 제2 가스를 제공하고,
    상기 챔버 내에 제2 퍼지 가스를 제공하여 미반응 상기 제2 가스를 제거하는 것을 포함하는 반도체 장치의 제조 방법.
  6. 제 4항에 있어서,
    상기 유전막 구조체를 형성하는 것은,
    상기 기판과 상기 제1 유전막 사이에 실리콘 산화물을 포함하는 제2 유전막을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  7. 제 6항에 있어서,
    상기 유전막 구조체를 형성하는 것은,
    상기 기판 상에 GBL(global bit line)을 형성하고,
    상기 GBL 상에 상기 제2 유전막을 형성하고,
    상기 제2 유전막 상에 상기 제1 유전막을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  8. 제 6항에 있어서,
    상기 유전막 구조체를 형성하는 것은,
    상기 기판 상에 전하 저장막을 형성하고,
    상기 전하 저장막 상에 상기 제2 유전막을 형성하고,
    상기 제2 유전막 상에 상기 제1 유전막을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  9. 제 4항에 있어서,
    상기 제1 유전막을 형성하는 것은,
    상기 기판 상에 제1 및 제2 게이트 패턴을 형성하고,
    상기 제1 및 제2 게이트 패턴을 감싸는 절연막 패턴을 형성하고,
    상기 제1 및 제2 게이트 패턴 사이의 상기 절연막 패턴 내에 트렌치를 형성하고,
    상기 트렌치 내의 측벽에 상기 제1 유전막을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  10. 제 4항에 있어서,
    상기 제1 유전막을 마스크층으로 하여 상기 구조체를 식각하는 반도체 장치의 제조 방법.
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