CN113496952B - 半导体结构及其制作方法 - Google Patents
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Abstract
本发明实施例提供一种半导体结构及其制作方法，半导体结构的制作方法包括：提供衬底和位于所述衬底上的多个分立的位线结构，所述位线结构内具有金属层，所述金属层顶面低于所述位线结构顶面；形成填充于相邻所述位线结构之间的第一隔离膜，所述第一隔离膜顶面高于所述金属层顶面且低于所述位线结构顶面；在所述位线结构顶部和侧壁以及所述第一隔离膜顶面形成第一介质膜；采用无掩膜干法刻蚀工艺，刻蚀去除位于所述位线结构顶部和所述第一隔离膜顶面的所述第一介质膜，形成第一介质层，且刻蚀去除所述第一介质层暴露的所述第一隔离膜，形成位于所述第一介质层正下方的第一隔离层。本发明有利于降低半导体结构的制作成本。
Description
技术领域
本发明实施例涉及半导体领域，特别涉及一种半导体结构及其制作方法。
背景技术
随着动态随机存取存储器(Dynamic Random Access Memory，DRAM)的特征尺寸和线宽不断减小，相邻位线结构之间间距也变得越来越小。而相邻位线结构之间间距变小，会导致相邻位线结构之间的寄生电容增大，进而影响动态随机存取存储器的性能。
如何降低相邻位线结构之间的寄生电容，以及如何在降低寄生电容的同时缩减动态随机存取存储器的制造成本，是当前亟待解决的问题。
发明内容
本发明实施例提供了一种半导体结构及其制作方法，有利于降低半导体结构的成本。
为解决上述问题，本发明实施例提供一种半导体结构的制作方法，包括：提供衬底和位于所述衬底上的多个分立的位线结构，所述位线结构内具有金属层，所述金属层顶面低于所述位线结构顶面；形成填充于相邻所述位线结构之间的第一隔离膜，所述第一隔离膜顶面高于所述金属层顶面且低于所述位线结构顶面；在所述位线结构顶部和侧壁以及所述第一隔离膜顶面形成第一介质膜；采用无掩膜干法刻蚀工艺，刻蚀去除位于所述位线结构顶部和所述第一隔离膜顶面的所述第一介质膜，形成第一介质层，且刻蚀去除所述第一介质层暴露的所述第一隔离膜，形成位于所述第一介质层正下方的第一隔离层。
另外，所述第一隔离层的材料的介电常数小于所述第一介质层的材料的介电常数。
另外，所述第一隔离层的材料包括二氧化硅，形成所述第一隔离层的前驱气体包括硅酸乙酯和臭氧。
另外，采用化学气相沉积工艺形成所述第一隔离膜，采用原子层沉积工艺形成所述第一介质膜。
另外，所述第一隔离层的材料包括硅；在形成所述第一隔离层之后，对所述第一隔离层进行氧化处理，以生成二氧化硅。
另外，在形成所述第一隔离层之后，还包括：在所述第一隔离层被所述第一介质层暴露的侧壁形成第二介质层，所述第二介质层的材料的硬度大于所述第一隔离层的材料的硬度。
另外，形成所述第一隔离层以及所述第一介质层的工艺步骤包括：采用第一无掩膜干法刻蚀工艺形成所述第一介质层，所述第一无掩膜干法刻蚀工艺对所述第一介质膜的刻蚀速率大于对所述第一隔离膜的刻蚀速率；采用第二无掩膜干法刻蚀工艺形成所述第一隔离层，所述第二无掩膜干法刻蚀工艺对所述第一隔离膜的刻蚀速率大于对所述第一介质膜的刻蚀速率。
另外，所述第一隔离膜包括位于所述位线结构侧壁且具有预设厚度的第一区域以及位于所述第一区域之间的第二区域，在进行所述第二无掩膜干法刻蚀工艺之前，向所述第一区域或所述第二区域进行离子掺杂工艺，所述离子掺杂工艺用于使所述第二区域的刻蚀速率大于所述第一区域的刻蚀速率。
另外，所述形成填充于相邻所述位线结构之间的第一隔离膜，包括：形成填充满相邻所述位线结构之间的初始隔离膜；进行平坦化工艺，以使所述初始隔离膜的顶面与所述位线结构的顶面平齐；刻蚀去除部分厚度的所述初始隔离膜，形成所述第一隔离膜。
另外，所述第一隔离膜顶面与所述位线结构顶面的高度差范围为50nm～100nm。
相应地，本发明实施例还提供了一种半导体结构，包括：衬底和位于所述衬底上的多个分立的位线结构，所述位线结构内具有金属层，所述金属层顶面低于所述位线结构顶面；第一隔离层，所述第一隔离层位于所述位线结构侧壁，所述第一隔离层的顶面高于所述金属层顶面且低于所述位线结构顶面；第一介质层，所述第一介质层位于所述位线结构侧壁且位于所述第一隔离层正上方。
另外，所述第一隔离层的材料的介电常数小于所述第一介质层的材料的介电常数。
另外，所述第一隔离层的材料包括二氧化硅。
另外，半导体结构还包括第二介质层，所述第二介质层位于所述第一隔离层被所述第一介质层暴露的侧壁，所述第二介质层的材料的硬度大于所述第一隔离层的材料的硬度。
与现有技术相比，本发明实施例提供的技术方案具有以下优点：
上述技术方案中，在位线结构顶部和侧壁形成第一介质膜，并利用无掩膜干法刻蚀工艺刻蚀形成第一介质层，第一介质层可作为刻蚀第一隔离膜时的掩膜，如此，在对第一隔离膜进行刻蚀的过程中，无需专门形成掩膜，有利于降低半导体结构的制造成本。
另外，第一隔离层的顶面高于金属层顶面，且第一隔离层的介电常数小于第一介质层的介电常数，如此，有利于减小相邻金属层之间的介电常数，降低位线结构之间的寄生电容。
另外，先形成材料为硅的第一隔离膜再进行氧化处理得到二氧化硅，有利于提高第一介质膜材料和第一隔离膜材料的刻蚀选择比，提高刻蚀工艺的刻蚀精度。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
图1至图7为本发明一实施例提供的半导体结构的制作方法各步骤对应的剖面结构示意图；
图8和图9为本发明另一实施例提供的半导体结构的制作方法各步骤对应的剖面结构示意图。
具体实施方式
随着半导体结构不断微缩，相邻位线结构之间的间距越来越小；同时，由于间距越来越小，隔离层的厚度精度存在偏差时，会对隔离层的隔离效果产生影响，甚至导致新的问题出现，如未实现有效隔离。
现有技术在定义隔离层的位置时，通常会通过光刻胶和光罩定义出需要待刻蚀的区域，但是光罩的成本很高，且精度越高成本越高。而无论是间距变小还是对隔离层的厚度精度的要求，都对光罩的精度要求越来越高，这就导致制造成本攀升，不利于产品研发和生产。
为解决上述技术问题，本发明实施提供一种半导体结构的制作方法，包括：提供衬底和位于衬底上的多个分立的位线结构，位线结构内具有金属层，金属层顶面低于位线结构顶面；形成填充于相邻位线结构之间的第一隔离膜，第一隔离膜顶面高于金属层顶面且低于位线结构顶面；在位线结构顶部和侧壁以及第一隔离膜顶面形成第一介质膜；采用无掩膜干法刻蚀工艺，刻蚀去除位于位线结构顶部和第一隔离膜顶面的第一介质膜，形成第一介质层，且刻蚀去除第一介质层暴露的第一隔离膜，形成位于第一介质层正下方的第一隔离层。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
图1至图7为本发明一实施例提供的半导体结构的制作方法各步骤对应的剖面结构示意图。
参考图1，提供衬底11和位于衬底11上的多个分立的位线结构12，位线结构12内具有金属层123，金属层123顶面低于位线结构12顶面。
衬底11内包括埋入式字线、浅沟槽隔离结构、有源区等结构。位线结构12包括位线接触121、底层介质层122、金属层123以及顶层介质层124，位线接触121的材料包括钨或多晶硅，底层介质层122和顶层介质层124的材料包括氮化硅、二氧化硅或氮氧化硅，金属层123包括多种导电材料，例如掺杂多晶硅、钛、氮化钛、钨以及钨的复合物等。
本实施例中，半导体结构还包括保护层125，保护层125至少覆盖在金属层123表面，避免金属层123受到损伤。
本实施例中，保护层125采用原子层沉积工艺形成，原子层沉积工艺具有沉积速率慢，沉积形成的膜层致密性高和阶梯覆盖率好等特点，如此，能够使得保护层125能够在厚度较薄的条件下对相邻金属层123进行有效地隔离保护，避免保护层125占据相邻位线结构12之间本就不大的空间，有利于实现后续隔离层的填充，提高相邻金属层123之间的隔离效果。
其中，保护层125的材料包括氮化硅或氮氧化硅。
本实施例中，形成填充于相邻位线结构12之间的第一隔离膜，包括以下步骤：
参考图2，形成填充满相邻位线结构12之间的初始隔离膜131。
本实施例中，初始隔离膜131的顶面高于位线结构12的顶面，如此，有利于保证初始隔离膜131与金属层123紧密接触，从而保证后续形成的第一隔离层的隔离效果。
需要说明的是，若最终形成的初始隔离膜131的顶面略高于金属层123的顶面或者与金属层123的顶面平齐，则初始隔离膜131与金属层123之间可能存在有空气间隙。当有其他物质进入空气间隙而造成污染时，会导致相邻金属层123之间的隔离效果低于预期水平；同时，若存在空气间隙，则后续形成的第一隔离层可能存在强度不足而发生坍塌等故障，进而导致隔离效果减弱甚至消失。
本实施例中，初始隔离膜131的材料包括二氧化硅。具体地，可采用硅酸乙酯和臭氧作为前驱气体形成二氧化硅，由于硅酸乙酯具有成本较低的特点，采用硅酸乙酯作为原料形成二氧化硅，能够降低制程工艺的成本。
其中，形成二氧化硅的工艺包括化学气相沉积工艺或原子层沉积工艺，由于需要形成的初始隔离膜131的顶面需要高于位线结构12的顶面，厚度较大，因此，采用沉积速率较快的化学气相沉积工艺形成初始隔离膜131有利于缩短制程工艺的周期。
参考图3，进行平坦化工艺，以使初始隔离膜131的顶面与位线结构12的顶面平齐。
具体地，采用化学机械研磨的方式将高于位线结构12顶面的初始隔离膜131去除，化学机械研磨相对于刻蚀工艺具有较高的去除速率，有利于缩短工艺周期。
参考图4，刻蚀去除部分厚度的初始隔离膜，形成第一隔离膜132。
被去除的初始隔离膜的厚度根据位线结构12的顶面和金属层123的顶面的高度差决定，但需要保证第一隔离膜132顶面高于金属层123顶面且低于位线结构12顶面，从而保证后续形成的第一隔离层的隔离效果。
本实施例中，第一隔离膜132顶面与位线结构12的顶面的高度差范围为50nm～100nm，例如为60nm、75nm或90nm。
参考图5，在位线结构12顶部和侧壁以及第一隔离膜132顶面形成第一介质膜141。
本实施例中，采用原子层沉积工艺形成第一介质膜141。由于原子层沉积工艺具有沉积速率较慢、阶梯覆盖率好的特点，采用原子层沉积工艺形成第一介质膜141有利于保证第一介质膜141的厚度精度，进而保证后续形成的第一隔离层的厚度精度。
需要说明的是，第一介质膜141的厚度等于后续要形成的第一隔离层的厚度。准确的说，位于保护层125侧壁的第一介质膜141的厚度定义了要形成的第一隔离层的厚度。
本实施例中，第一介质膜141的介电常数大于第一隔离膜132的介电常数，第一介质膜141的材料包括氮化硅或氮氧化硅。需要说明的是，第一介质膜141的材料的选用需要尽量满足高刻蚀选择比的要求，即第一介质膜141的材料与第一隔离膜132的材料具有较高的刻蚀选择比，如此，有利于保证后续刻蚀工艺的刻蚀精度，避免刻蚀工艺对非刻蚀对象进行刻蚀。
本实施例中，第一隔离膜包括位于位线结构12侧壁且具有预设厚度的第一区域1321以及位于第一区域1321之间的第二区域1322；在进行第二无掩膜干法刻蚀工艺刻蚀第一隔离膜之前，向第一区域1321或第二区域1322进行离子掺杂工艺，以使第二区域1322的刻蚀速度大于第一区域1321的刻蚀速率；其中，预设厚度的第一区域1321用于形成第一隔离层。如此，有利于提高第一隔离层的厚度精度。
参照图6，采用无掩膜干法刻蚀工艺，形成第一介质层142和第一隔离层133。
具体地，采用第一无掩膜干法刻蚀工艺，刻蚀去除位于位线结构12顶部和第一隔离膜顶面的第一介质膜，形成第一介质层142；采用第二无掩膜干法刻蚀工艺，刻蚀去除第一介质层142暴露的第一隔离膜，形成位于第一介质层142正下方的第一隔离层133。
其中，第一无掩膜干法刻蚀工艺对第一介质膜的刻蚀速率大于对第一隔离膜的刻蚀速率，第二无掩膜干法刻蚀工艺对第一隔离膜的刻蚀速率大于对第一介质膜的刻蚀速率。如此，有利于避免在刻蚀第一介质膜时对第一隔离膜造成过多刻蚀，以及避免在刻蚀第一隔离膜时对第一介质膜造成过多刻蚀，进而保证刻蚀工艺的刻蚀精度，进而保证第一介质层142和第一隔离层133的厚度精度。
参考图7，形成第二介质层15。
具体地，在形成第一隔离层133之后，在第一隔离层133被第一介质层142暴露的侧壁形成第二介质层15，第二介质层15的材料的硬度大于第一隔离层133的材料的硬度。如此，有利于对硬度较低的第一隔离层133进行支撑，避免第一隔离层133发生坍塌，进而保证第一隔离层133的隔离效果。
本实施例中，在位线结构12顶部和侧壁形成第一介质膜141，并利用无掩膜干法刻蚀工艺刻蚀形成第一介质层142，第一介质层142可作为刻蚀第一隔离膜132时的掩膜，如此，在对第一隔离膜132进行刻蚀加工以形成具有预设厚度的第一隔离层133的工艺制程中，无需专门形成掩膜，有利于降低半导体结构的制造成本。
本发明另一实施例还提供一种半导体结构的制作方法，与前一实施例不同的是，本实施例中，初始隔离膜的材料为硅。以下将结合图8和图9进行详细说明，图8和图9为本发明另一实施例提供的半导体结构的制作方法各步骤对应的剖面结构示意图。与上一方法实施例相同或者相应的制作步骤，可参考上一方法实施例的相应说明，以下不做赘述。
参考图8，初始隔离膜231的材料包括硅，硅与常见的介质材料(例如氮化硅)之间具有较大的刻蚀选择比，有利于提高刻蚀工艺的刻蚀精度；另外，硅在进行氧化处理后可生成二氧化硅，二氧化硅的介电常数约为3.9，小于常见的作为介质材料的氮化硅的介电常数(氮化硅的介电常数约为7)。如此，有利于提高相邻金属层223之间的隔离效果，降低相邻位线结构(未标示)之间的寄生电容。
其中，硅包括单晶硅或多晶硅。
参考图9，在形成第一隔离层233后，对第一隔离层233进行湿氧氧化工艺，采用湿氧氧化工艺形成的二氧化硅，其内部会具有微小的气孔，气孔内空气的介电常数约等于1，远小于二氧化硅的介电常数。如此，有利于提高第一隔离层233的隔离效果。
在其他实施例中，采用干氧氧化工艺对第一隔离层进行氧化处理。
本实施例中，通过预先形成材料为硅的初始隔离膜231，提高第一隔离膜与第一介质膜的刻蚀选择比，进而提高刻蚀工艺的刻蚀精度，从而保证第一隔离层的尺寸精度。
相应地，本发明实施例还提供一种半导体结构，可以采用上述任一方法制作。
参考图7，本实施例中，半导体结构包括：衬底11和位于衬底11上的多个分立的位线结构12，位线结构12内具有金属层123，金属层123顶面低于位线结构12顶面；第一隔离层133，第一隔离层133位于位线结构12侧壁，第一隔离层133顶面高于金属层123顶面且低于位线结构12顶面；第一介质层142，第一介质层142位于位线结构12侧壁且位于第一隔离层133正上方。
以下将结合附图对本发明提供的半导体结构进行详细说明。
本实施例中，第一隔离层133的材料的介电常数小于第一介质层142的材料的介电常数。如此，有利于提高第一隔离层133的隔离效果。
具体地，第一隔离层133的材料包括二氧化硅，二氧化硅的介电常数约为3.9；第一介质层142的材料包括氮化硅，氮化硅的介电常数约为7。
本实施例中，半导体结构还包括第二介质层15，第二介质层15位于第一隔离层133被第一介质层142暴露的侧壁，第二介质层15的材料的硬度大于第一隔离层133的材料的硬度。
本实施例中，第一介质层142可以为第一隔离层133起到掩膜作用，有利于提高第一隔离层133的厚度精度，进而提高第一隔离层133的隔离效果。
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。
Claims (14)
1.一种半导体结构的制作方法，其特征在于，包括：
提供衬底和位于所述衬底上的多个分立的位线结构，所述位线结构内具有金属层，所述金属层顶面低于所述位线结构顶面；
形成填充于相邻所述位线结构之间的第一隔离膜，所述第一隔离膜顶面高于所述金属层顶面且低于所述位线结构顶面；
在所述位线结构顶部和侧壁以及所述第一隔离膜顶面形成第一介质膜；
采用无掩膜干法刻蚀工艺，刻蚀去除位于所述位线结构顶部和所述第一隔离膜顶面的所述第一介质膜，形成第一介质层，且刻蚀去除所述第一介质层暴露的所述第一隔离膜，形成位于所述第一介质层正下方的第一隔离层。
2.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述第一隔离层的材料的介电常数小于所述第一介质层的材料的介电常数。
3.根据权利要求2所述的半导体结构的制作方法，其特征在于，所述第一隔离层的材料包括二氧化硅，形成所述第一隔离层的前驱气体包括硅酸乙酯和臭氧。
4.根据权利要求3所述的半导体结构的制作方法，其特征在于，采用化学气相沉积工艺形成所述第一隔离膜，采用原子层沉积工艺形成所述第一介质膜。
5.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述第一隔离层的材料包括硅；在形成所述第一隔离层之后，对所述第一隔离层进行氧化处理，以生成二氧化硅。
6.根据权利要求5所述的半导体结构的制作方法，其特征在于，在形成所述第一隔离层之后，还包括：在所述第一隔离层被所述第一介质层暴露的侧壁形成第二介质层，所述第二介质层的材料的硬度大于所述第一隔离层的材料的硬度。
7.根据权利要求1所述的半导体结构的制作方法，其特征在于，形成所述第一隔离层以及所述第一介质层的工艺步骤包括：采用第一无掩膜干法刻蚀工艺形成所述第一介质层，所述第一无掩膜干法刻蚀工艺对所述第一介质膜的刻蚀速率大于对所述第一隔离膜的刻蚀速率；采用第二无掩膜干法刻蚀工艺形成所述第一隔离层，所述第二无掩膜干法刻蚀工艺对所述第一隔离膜的刻蚀速率大于对所述第一介质膜的刻蚀速率。
8.根据权利要求7所述的半导体结构的制作方法，其特征在于，所述第一隔离膜包括位于所述位线结构侧壁且具有预设厚度的第一区域以及位于所述第一区域之间的第二区域，在进行所述第二无掩膜干法刻蚀工艺之前，向所述第一区域或所述第二区域进行离子掺杂工艺，所述离子掺杂工艺用于使所述第二区域的刻蚀速率大于所述第一区域的刻蚀速率。
9.根据权利要求7所述的半导体结构的制作方法，其特征在于，所述形成填充于相邻所述位线结构之间的第一隔离膜，包括：形成填充满相邻所述位线结构之间的初始隔离膜；进行平坦化工艺，以使所述初始隔离膜的顶面与所述位线结构的顶面平齐；刻蚀去除部分厚度的所述初始隔离膜，形成所述第一隔离膜。
10.根据权利要求1所述的半导体结构的制作方法，所述第一隔离膜顶面与所述位线结构顶面的高度差范围为50nm～100nm。
11.一种半导体结构，其特征在于，所述半导体结构通过上述权利要求1～10中任一项所述的半导体结构的制作方法制造而成，包括：
衬底和位于所述衬底上的多个分立的位线结构，所述位线结构内具有金属层，所述金属层顶面低于所述位线结构顶面；
第一隔离层，所述第一隔离层位于所述位线结构侧壁，所述第一隔离层的顶面高于所述金属层顶面且低于所述位线结构顶面；
第一介质层，所述第一介质层位于所述位线结构侧壁且位于所述第一隔离层正上方。
12.根据权利要求11所述的半导体结构，其特征在于，所述第一隔离层的材料的介电常数小于所述第一介质层的材料的介电常数。
13.根据权利要求12所述的半导体结构，其特征在于，所述第一隔离层的材料包括二氧化硅。
14.根据权利要求11所述的半导体结构，其特征在于，还包括：第二介质层，所述第二介质层位于所述第一隔离层被所述第一介质层暴露的侧壁，所述第二介质层的材料的硬度大于所述第一隔离层的材料的硬度。
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