KR20170053030A - 3차원 반도체 장치 및 이의 제조방법 - Google Patents

3차원 반도체 장치 및 이의 제조방법 Download PDF

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Abstract

본 기술은 파이프 트랜지스터가 형성된 기판 상에 서로 이격되어 적층된 다수의 워드라인들; 상기 워드라인들을 수직으로 관통하여 상기 파이프 트랜지스터의 양 끝단에 연결되며, 서로 다른 폭을 갖는 제1 수직 플러그 및 제2 수직 플러그; 상기 제1 수직 플러그의 상부에 연결된 비트라인; 및 상기 제2 수직 플러그의 상부에 연결된 소오스 라인을 포함하는 3차원 반도체 장치 및 이의 제조방법을 포함한다.

Description

3차원 반도체 장치 및 이의 제조방법{Three dimensional semiconductor device and manufacturing method of the same}
본 발명은 3차원 반도체 장치에 관한 것으로, 보다 구체적으로는 수직 플러그들을 포함하는 3차원 반도체 장치 및 이의 제조방법에 관한 것이다.
반도체 장치의 고집적화를 위해 메모리 셀들을 3차원으로 배열한 3차원 구조의 반도체 장치가 제안된 바 있다. 3차원 구조의 반도체 장치는 2차원 구조의 반도체 장치에 비해 기판의 면적을 효율적으로 활용할 수 있기 때문에 집적도를 향상시킬 수 있다. 이에 따라, 반도체 장치 중 고집적화에 유리한 낸드 플래시 메모리 장치(NAND flash memory device)의 규칙적인 메모리 셀 배열을 3차원 구조에 적용하는 시도가 활발히 진행 중이다.
3차원 반도체 장치는 기판 상부에 다층으로 적층된 메모리 셀들과, 셀렉트 트랜지스터로 구성된 스트링을 포함한다. 3차원 불휘발성 메모리 장치에 포함된 스트링은 'I'자 또는 'U'자 형태로 구현될 수 있다. 'I'자 형태의 스트링을 갖는 3차원 반도체 장치는 TCAT(Terabit Cell Array Transistor) 또는 BICS(Bit-Cost Scalable)라 부르며, 'U'자 형태의 스트링을 갖는 3차원 반도체 장치는 P-BICS(Pipe-shaped Bit-Cost Scalable)라도 부르기도 한다.
P-BICS는 파이프 트랜지스터와 두 개의 수직 플러그들을 포함할 수 있다. 파이프 트랜지스터는 기판에 수평하게 형성되며, 파이프 트랜지스터의 소오스 영역 상에 하나의 수직 플러그가 형성되고, 드레인 영역 상에는 다른 하나의 수직 플러그가 형성될 수 있다. 소오스 영역 내에 형성된 수직 플러그의 상부에는 소오스 라인이 형성되고, 드레인 영역 내에 형성된 수직 플러그의 상부에는 비트라인이 형성된다.
본 발명의 실시예는 소오스 영역과 드레인 영역에 형성된 수직 스트링들의 전기적 특성을 개선할 수 있는 3차원 반도체 장치 및 이의 제조방법에 관한 것이다.
본 발명의 실시예에 따른 3차원 반도체 장치는, 파이프 트랜지스터가 형성된 기판 상에 서로 이격되어 적층된 다수의 워드라인들; 상기 워드라인들을 수직으로 관통하여 상기 파이프 트랜지스터의 양 끝단에 연결되며, 서로 다른 폭을 갖는 제1 수직 플러그 및 제2 수직 플러그; 상기 제1 수직 플러그의 상부에 연결된 비트라인; 및 상기 제2 수직 플러그의 상부에 연결된 소오스 라인을 포함한다.
본 발명의 실시예에 따른 3차원 반도체 장치의 제조방법은, 파이프 영역이 정의된 기판 상에 다수의 희생막들 및 층간 절연막들을 교대로 적층하는 단계; 상기 파이프 영역에 수직으로 연결되도록 상기 희생막들 및 층간 절연막들을 수직으로 관통하며, 폭이 서로 다른 제1 및 제2 수직 플러그들을 형성하는 단계; 상기 제1 및 제2 수직 플러그들 사이에 상기 희생막들 및 상기 층간 절연막들을 수직으로 관통하는 슬릿을 형성하는 단계; 상기 슬릿의 내부로 노출된 상기 희생막들을 제거하여 상기 층간 절연막들 사이에 리세스들을 형성하는 단계; 및 상기 리세스들의 내부에 도전물질을 채우는 단계를 포함한다.
본 기술은 3차원 반도체 장치의 전기적 특성을 개선할 수 있으며, 이로 인해 3차원 반도체 장치의 신뢰도를 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 반도체 장치를 설명하기 위한 도면이다.
도 3은 본 발명의 실시예에 따른 3차원 반도체 장치를 설명하기 위한 사시도이다.
도 4는 본 발명의 실시예에 따른 수직 플러그들을 설명하기 위한 도면이다.
도 5는 수직 플러그들의 구조를 설명하기 위한 단면도이다.
도 6 내지 도 9는 본 발명의 다양한 실시예들에 따른 수직 플러그들과 파이프 트랜지스터들의 배치를 설명하기 위한 레이아웃도이다.
도 10a 내지 도 10m은 본 발명의 실시예에 따른 3차원 반도체 장치의 제조방법을 설명하기 위한 단면도이다.
도 11은 본 발명의 실시예에 따른 반도체 장치를 포함하는 솔리드 스테이트 드라이브를 설명하기 위한 블록도이다.
도 12는 본 발명의 실시예에 따른 반도체 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 13은 본 발명의 실시 예에 따른 반도체 장치를 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시예에 따른 반도체 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 반도체 시스템(1000)은 데이터가 저장되는 반도체 장치(semiconductor device; 1100)와, 반도체 장치(1100)를 제어하는 컨트롤러(controller; 1200)를 포함할 수 있다.
반도체 장치(1100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 또는 플래쉬 메모리(FLASH Memory)를 포함할 수 있다. 이하 실시예에서는, 3차원 낸드 플래쉬(NAND FLASH) 메모리로 이루어진 반도체 장치(1100)를 예를 들어 설명하도록 한다.
컨트롤러(1200)는 반도체 장치(1100)의 동작을 전반적으로 제어하며, 호스트(미도시)로부터 수신받은 커맨드에 응답하여 메모리 장치(1100)를 제어하기 위한 커맨드(CMD) 및 어드레스(ADD)를 반도체 장치(1100)에 전송하고, 반도체 장치(1100)와 데이터(DATA)를 주고받을 수 있다.
호스트는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 반도체 시스템(1000)과 통신할 수 있다.
도 2는 도 1의 반도체 장치를 설명하기 위한 도면이다.
도 2를 참조하면, 반도체 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(1101)와, 메모리 셀 어레이(1101)의 프로그램, 리드 및 소거 동작을 수행하는 주변회로(1201)와, 주변회로(1201)를 제어하는 제어회로(1301)를 포함한다.
메모리 셀 어레이(1101)는 다수의 메모리 셀들이 포함된 메모리 블록들을 포함한다. 메모리 블록들은 서로 동일하게 구성되며, 3차원으로 구성된 다수의 메모리 셀들을 포함한다.
주변회로(1201)은 전압 생성 회로(21), 로우 디코더(22), 페이지 버퍼(23), 컬럼 디코더(24) 및 입출력 회로(25)를 포함한다.
전압 생성 회로(21)는 동작 신호(OP_CMD)에 응답하여 다양한 레벨의 동작전압들을 생성한다. 동작 신호(OP_CMD)는 프로그램 동작 신호, 리드 동작 신호 및 소거 동작 신호를 포함할 수 있다. 예를 들면, 전압 생성 회로(21)에 프로그램 동작 신호가 인가되면, 전압 생성 회로(21)는 프로그램 전압(Vpgm) 및 패스 전압(Vpass) 등의 프로그램 관련 동작 전압들을 생성하며, 리드 동작 신호가 인가되면, 전압 생성 회로(21)는 리드 전압(Vread) 및 패스 전압(Vpass) 등의 리드 관련 동작 전압들을 생성하며, 소거 동작 신호가 인가되면, 전압 생성 회로(21)는 소거 전압(Verase) 및 패스 전압(Vpass) 등의 소거 관련 동작 전압들을 생성한다.
로우 디코더(22)는 로우 어드레스(RADD)에 응답하여 메모리 셀 어레이(110)에 포함된 메모리 블록들 중 하나를 선택하고, 선택된 메모리 블록에 연결된 로컬 라인들에 동작 전압들을 전달한다. 예를 들면, 로컬 라인들은 워드라인들(WL), 드레인 셀렉트 라인들(DSL) 및 소오스 셀렉트 라인들(SSL)을 포함할 수 있다.
페이지 버퍼(23)는 비트라인들(BL)을 통해 메모리 블록들과 연결되며, 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 프로그램, 리드 또는 소거 동작시 선택된 메모리 블록과 데이터를 주고받으며, 데이터를 임시로 저장할 수 있다.
컬럼 디코더(24)는 컬럼 어드레스(CADD)에 응답하여 페이지 버퍼(23)와 데이터(DATA)를 주고받는다.
입출력 회로(25)는 외부로부터 전달받은 명령신호(CMD) 및 어드레스(ADD)를 제어회로(130)에 전달하고, 외부로부터 전달받은 데이터(DATA)를 컬럼 디코더(24)에 전송하고, 컬럼 디코더(24)로부터 전달받은 데이터(DATA)를 외부로 출력하거나 제어회로(1301)에 전달한다.
제어회로(1301)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 주변회로(1201)를 제어하기 위한 동작 신호(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 컬럼 어드레스(CADD)를 출력한다.
도 3은 본 발명의 실시예에 따른 3차원 반도체 장치를 설명하기 위한 사시도이다.
도 3을 참조하면, 본 발명의 실시예에 따른 3차원 반도체 장치의 메모리 블록은 'U'자 형태로 구성된 다수의 스트링들(ST)을 포함한다. 스트링들(ST) 각각은 제1 수직 플러그(VP1) 및 제2 수직 플러그(VP2)를 포함하며, 제1 수직 플러그(VP1)와 제2 수직 플러그(VP2)의 하부를 서로 연결하는 파이프 트랜지스터(Ptr)를 포함한다. 예를 들면, 제1 수직 플러그(VP1)는 파이프 트랜지스터(Ptr)의 드레인 영역에 형성될 수 있고, 제2 수직 플러그(VP2)는 파이프 트랜지스터(Ptr)의 소오스 영역에 형성될 수 있다. 따라서, 제1 수직 플러그(VP1)는 비트라인(BL)에 연결될 수 있고, 제2 수직 플러그(VP2)는 소오스 라인(SL)에 연결될 수 있다. 예를 들면, 제1 수직 플러그(VP1)의 상부에 드레인 콘택 패드(DP)가 형성되고, 드레인 콘택 패드(DP)의 상부에 콘택 플러그(CP)가 형성되고, 콘택 플러그(CP)의 상부에 비트라인(BL)이 형성될 수 있다. 제1 수직 플러그(VP1)와 비트라인(BL)이 전기적으로 서로 연결될 수 있도록, 드레인 콘택 패드(DP) 및 콘택 플러그(CP)는 도전물질로 형성된다. 제1 및 제2 수직 플러그들(VP1 및 VP2)은 각각 메모리 막을 포함한다. 메모리 막은 콘택 플러그(CP)의 상부에는 비트라인(BL)이 형성되고, 제2 수직 플러그(VP2)의 상부에는 소오스 라인(SL)이 형성된다.
상술한 3차원 구조를 갖는 메모리 블록을 보다 구체적으로 설명하면 다음과 같다.
제1 수직 플러그(VP1)의 상부에 형성되는 비트라인들(BL)은 x방향을 따라 연장되며 y방향을 따라 서로 평행하게 배열될 수 있다. 제2 수직 플러그(VP2)의 상부에 형성되는 소오스 라인(SL)은 비트라인들(BL)과 교차되도록 배열된다. 예를 들면, 소오스 라인(SL)은 y방향을 따라 연장되며 x방향을 따라 서로 평행하게 배열될 수 있다.
스트링(ST)은 파이프 트랜지스터(Ptr)와, 파이프 트랜지스터(Ptr)의 양단에 접속된 한 쌍의 메모리 셀 그룹(C1 및 C2)과, 메모리 셀 그룹(C1 및 C2) 각각에 접속된 드레인 셀렉트 트랜지스터들(DST) 및 소오스 셀렉트 트랜지스터들(SST)을 포함할 수 있다. 메모리 셀 그룹(C1 및 C2), 드레인 셀렉트 트랜지스터들(DST) 및 소오스 셀렉트 트랜지스터들(SST)은 제1 및 제2 수직 플러그들(VP1 및 VP2)의 내부에 포함될 수 있다.
파이프 트랜지스터(Ptr)는 파이프 게이트(PG)에 둘러싸인다. 예를 들면, 파이프 게이트(PG)는 기판(101) 상에 형성된 제1 파이프 게이트(PG1)와 제1 파이프 게이트의 상부에 형성된 제2 파이프 게이트(PG2)를 포함할 수 있다. 파이프 트랜지스터(Ptr)는 제1 파이프 게이트(PG1)의 내부에 형성되며, 제1 및 제2 수직 플러그들(VP1 및 VP2)은 제2 파이프 게이트(PG2)를 관통하여 파이프 트랜지스터(Ptr)에 연결된다.
한 쌍의 메모리 셀 그룹(C1, C2)은 제1 수직 플러그(VP1) 내에 형성된 제1 메모리 셀들(C1)과 제2 수직 플러그(VP2) 내에 형성된 제2 메모리 셀들(C2)을 포함할 수 있다. 예를 들면, 제1 및 제2 수직 플러그들(VP1 및 VP2)은 수직 채널막들과 메모리막들을 포함할 수 있다. 메모리막들은 터널 절연막들, 전하 트랩막들 및 블로킹막들을 포함할 수 있다. 예를 들면, 수직 채널막들은 제1 및 제2 수직 플러그들(VP1 및 VP2)의 내부에 수직으로 형성되고, 터널 절연막들은 수직 채널막들을 둘러싸도록 형성되고, 전하 트랩막들은 터널 절연막들을 둘러싸도록 형성되고, 블로킹막들은 전하 트랩막들을 둘러싸도록 형성될 수 있다. 즉, 제1 및 제2 수직 플러그들(VP1 및 VP2)의 최외각에는 블로킹막들이 형성될 수 있다. 또한, 수직 채널막들이 관 형태로 형성되는 경우, 수직 채널막들의 내부에는 수직 절연막들(VIS)이 더 형성될 수 있다. 드레인 및 소오스 셀렉트 트랜지스터들(DST 및 SST)의 전기적 특성을 개선하기 위하여, 드레인 및 소오스 셀렉트 트랜지스터들(DST 및 SST)이 형성된 영역의 수직 절연막들(VIS) 일부가 제거되고, 수직 절연막들(VIS) 일부가 제거된 영역에 도전막(127)이 채워질 수 있다.
워드라인들(WL)은 제2 파이프 게이트(PG2)의 상부에 서로 이격되어 적층되며, 드레인 셀렉트 라인들(DSL) 및 소오스 셀렉트 라인들(SSL)은 워드라인들(WL)의 상부에 적층된다. 워드라인들(WL), 드레인 셀렉트 라인들(DSL) 및 소오스 셀렉트 라인들(SSL)은 'U'자 형태를 갖는 스트링(ST)의 중앙에 형성된 슬릿(slit; SLT)에 의해 분리된다. 예를 들면, 워드라인들(WL)은 슬릿(SLT)에 의해 제1 수직 플러그(VP1)에 연결된 워드라인들과 제2 수직 플러그(VP2)에 연결된 워드라인들로 분리된다. 드레인 셀렉트 라인들(DSL) 및 소오스 셀렉트 라인들(SSL)은 슬릿(SLT)에 의해 각각 분리된다. 예를 들면, 드레인 셀렉트 라인들(DSL)은 제1 수직 플러그(VP1)에 연결되고, 소오스 셀렉트 라인들(SL)은 제2 수직 플러그(VP2)에 연결될 수 있다. 즉, 드레인 셀렉트 라인들(DSL) 및 소오스 셀렉트 라인들(SSL)은 서로 동일한 층에 형성되며, 슬릿(SLT)에 의해 서로 이격된다.
제1 수직 플러그(VP1)의 상부에는 패드(DP), 콘택 플러그(CP) 및 비트라인(BL)이 적층된다. 패드(DP)는 콘택 플러그(CP)와 제1 수직 플러그(VP1) 간의 미스얼라인(misalign)을 방지하기 위해 형성될 수 있다. 이를 위해, 패드(DP)는 제1 수직 플러그(VP1)와 콘택 플러그(CP)의 폭보다 넓은 폭을 갖도록 형성된다.
제2 수직 플러그(VP2)의 상부에는 소오스 라인(SL)이 형성된다. 소오스 라인(SL)은 y방향을 따라 연장된 라인(line) 형태로 형성될 수 있다.
상술한 바와 같이, 제1 수직 플러그(VP1)와 제2 수직 플러그(VP2)가 파이프 트랜지스터(Ptr)을 통해 'U'자 구조로 이루어지므로, 비트라인(BL)과 소오스 라인(SL) 간 길이가 증가할 수 있다. 이로 인해, 드레인 영역과 소오스 영역 간 전기적 특성에 차이가 발생할 수 있다. 이러한 전기적 특성 차이를 감소시키기 위하여, 제1 및 제2 수직 플러그들(VP1 및 VP2)의 폭(width)을 서로 다르게 형성할 수 있다. 제1 및 제2 수직 플러그들(VP1 및 VP2)의 폭을 구체적으로 설명하면 다음과 같다.
도 4는 본 발명의 실시예에 따른 수직 플러그들을 설명하기 위한 도면이다.
도 4를 참조하면, 파이프 트랜지스터(Ptr)의 상부에 제1 및 제2 수직 플러그들(VP1 및 VP2)이 형성된다. 제1 및 제2 수직 플러그들(VP1 및 VP2)은 서로 다른 폭(또는, 직경)을 갖는다. 예를 들면, 제1 및 제2 수직 플러그들(VP1 및 VP2)의 폭은 제1 및 제2 수직 플러그들(VP1 및 VP2)의 프로그램 디스터번스(disturbance) 차이, 프로그램 동작 또는 소거 동작 속도의 차이에 따라 조절될 수 있다. 보다 구체적으로 설명하면, 하나의 쌍을 이루는 제1 및 제2 수직 플러그들(VP1 및 VP2) 중에서, 프로그램 디스터번스가 취약하거나 프로그램 또는 소거 동작 속도가 느린 수직 플러그의 폭이 다른 수직 플러그의 폭보다 작도록 제1 및 제2 수직 플러그들(VP1 및 VP2)이 형성된다. 수직 플러그의 폭이 작으면, 메모리 셀과 워드라인(WL)이 서로 인접한 영역의 면적이 좁아지므로, 낮은 프로그램 전압을 사용하여 프로그램 동작이 수행될 수 있다. 예를 들어, 제1 수직 플러그(VP1)가 제1 폭(W1)을 갖고, 제2 수직 플러그(VP2)보다 낮은 프로그램 디스터번스가 발생한다고 가정하면, 제2 수직 플러그(VP2)는 제1 폭(W1)보다 넓은 제1 폭(W2)을 갖도록 형성된다. 제2 폭(W2)은 파이프 트랜지스터(Ptr)의 단축(y 방향)의 길이(Ly)보다 좁게 설정된다. 다시 말하면, 제2 폭(W2)은 제1 폭(W1)보다 넓고 파이프 트랜지스터(Ptr)의 단축 길이(Ly)보다 좁게 설정될 수 있다.
상술한 제1 및 제2 수직 플러그들(VP1 및 VP2)의 단면(x-y 방향)을 구체적으로 설명하면 다음과 같다.
도 5는 수직 플러그들의 구조를 설명하기 위한 단면도이다.
도 5를 참조하면, 제1 및 제2 수직 플러그들(VP1 및 VP2)은 메모리막들(MMR), 수직 채널막들(VCH) 및 수직 절연막들(VIS)을 포함할 수 있다. 예를 들면, 수직 절연막들(VIS)이 제1 및 제2 수직 플러그들(VP1 및 VP2) 각각의 중앙에 형성된 경우, 수직 채널막들(VCH)은 수직 절연막들(VIS)을 둘러싸도록 형성되고, 메모리막들(MMR)은 수직 채널막들(VCH)을 둘러싸도록 형성될 수 있다. 메모리막들(MMR)은 최외각에 형성된 순서대로 블로킹막(M1), 전하 트랩막(M2) 및 터널 절연막(M3)을 포함할 수 있다. 블로킹막(M1)과 터널 절연막(M3)은 산화막으로 형성될 수 있으며, 전하 트랩막(M2)은 질화막으로 형성될 수 있다. 수직 채널막들(VCH)은 도프트 폴리실리콘막(doped polysilicon layer)으로 형성될 수 있고, 수직 절연막들(VIS)은 산화막으로 형성될 수 있다. 제1 수직 플러그(VP1)가 제1 폭(W1)으로 형성되므로, 제1 수직 절연막(VP1) 내에 형성된 전하 저장막(M2)의 원주(circumference)는 제2 수직 절연막(V2) 내에 형성된 전하 저장막(M2)의 원주(circumference)보다 작다. 따라서, 제1 수직 플러그(VP1)에 포함된 메모리 셀들과 제2 수직 플러그(VP2)에 포함된 메모리 셀들을 서로 동일한 목표전압을 갖도록 프로그램하는 경우, 제1 수직 플러그(VP1)에 포함된 메모리 셀들은 제2 수직 플러그(VP2)에 포함된 메모리 셀들보다 더 낮은 프로그램 전압으로 프로그램될 수 있다.
제1 및 제2 수직 플러그들(VP1 및 VP2)의 프로그램 디스터번스, 프로그램 동작 속도 또는 소거 동작 속도는 테스트 동작시 판단될 수 있으므로, 테스트 결과에 따라 제1 및 제2 수직 플러그들(VP1 및 VP2)의 폭이 결정되고, 결정된 폭을 갖도록 제1 및 제2 수직 플러그들(VP1 및 VP2)이 형성될 수 있다. 제1 및 제2 수직 플러그들(VP1 및 VP2)과 파이프 트랜지스터(Ptr)의 다양한 구성을 설명하면 다음과 같다.
도 6 내지 도 9는 본 발명의 다양한 실시예들에 따른 수직 플러그들과 파이프 트랜지스터들의 배치를 설명하기 위한 레이아웃도이다.
도 6을 참조하여, 파이프 트랜지스터들(Ptr)과 제1 및 제2 수직 플러그들(VP1 및 VP2)의 일 실시예에 따른 레이아웃을 설명하면 다음과 같다.
파이프 트랜지스터들(Ptr)은 x 방향과 y 방향으로 매트릭스 형태로 배열될 수 있다. 예를 들면, 파이프 트랜지스터들(Ptr) 각각의 장축은 x 방향으로 연장되며, 워드라인들과 서로 평행한 방향으로 연장될 수 있다. 파이프 트랜지스터들(Ptr)의 드레인 영역들(DR)에는 제1 수직 플러그들(VP1)이 형성되고, 소오스 영역들(SR)에는 제2 수직 플러그들(VP2)이 배열될 수 있다. y 방향으로 서로 인접한 스트링들은 서로 동일하게 구성될 수 있고, x 방향으로 서로 인접한 스트링들은 서로 대칭으로 구성될 수 있다. 예를 들면, 파이프 트랜지스터들(Ptr)의 소오스 영역들(SR)이 서로 인접하도록 파이프 트랜지스터들(Ptr)과 제1 및 제2 수직 플러그들(VP1 및 VP2)이 배치될 수 있다. 도 6에 도시된 레이아웃에서는, 제1 수직 플러그들(VP1)이 제1 폭(W1)을 가지고, 제2 수직 플러그들(VP2)이 제1 폭(W1)보다 넓은 제2 폭(W2)을 갖도록 형성될 수 있다. 제2 폭(W2)은 파이프 트랜지스터들(Ptr)의 단축 길이(Ly)보다 좁게 설정될 수 있다.
도 7을 참조하여, 파이프 트랜지스터들(Ptr)과 제1 및 제2 수직 플러그들(VP1 및 VP2)의 다른 실시예에 따른 레이아웃을 설명하면 다음과 같다.
파이프 트랜지스터들(Ptr)은 x 방향과 y 방향으로 매트릭스 형태로 배열될 수 있다. 예를 들면, 파이프 트랜지스터들(Ptr) 각각의 장축은 x 방향으로 연장되며, 워드라인들과 평행한 방향으로 연장될 수 있다. 파이프 트랜지스터들(Ptr)의 드레인 영역들(DR)에는 제1 수직 플러그들(VP1)이 형성되고, 소오스 영역들(SR)에는 제2 수직 플러그들(VP2)이 배열될 수 있다. y 방향으로 서로 인접한 스트링들은 서로 동일하게 구성될 수 있고, x 방향으로 서로 인접한 스트링들은 서로 대칭으로 구성될 수 있다. 예를 들면, 파이프 트랜지스터들(Ptr)의 소오스 영역들(SR)이 서로 인접하도록 파이프 트랜지스터들(Ptr)과 제1 및 제2 수직 플러그들(VP1 및 VP2)이 배치될 수 있다. 도 7에 도시된 레이아웃에서는, 제2 수직 플러그들(VP2)이 제1 폭(W1)을 가지고, 제1 수직 플러그들(VP1)이 제1 폭(W1)보다 넓은 제2 폭(W2)을 갖도록 형성될 수 있다. 제2 폭(W2)은 파이프 트랜지스터들(Ptr)의 단축 길이(Ly)보다 좁게 설정될 수 있다.
도 8을 참조하여, 파이프 트랜지스터들(Ptr)과 제1 및 제2 수직 플러그들(VP1 및 VP2)의 다른 실시예에 따른 레이아웃을 설명하면 다음과 같다.
파이프 트랜지스터들(Ptr)은 x 방향과 y 방향으로 매트릭스 형태로 배열될 수 있으며, x 축으로부터 서로 동일한 각도로 기울어지도록 형성될 수 있다. 예를 들면, 파이프 트랜지스터들(Ptr) 각각의 장축은 x 방향으로 연장된 워드라인들과 서로 교차하는 방향으로 연장될 수 있다. 파이프 트랜지스터들(Ptr)의 드레인 영역들(DR)에는 제1 수직 플러그들(VP1)이 형성되고, 소오스 영역들(SR)에는 제2 수직 플러그들(VP2)이 배열될 수 있다. x 방향 및 y 방향 각각으로 서로 인접한 스트링들은 서로 동일하게 구성될 수 있다. 예를 들면, 파이프 트랜지스터들(Ptr)의 소오스 영역들(SR)이 서로 인접하도록 파이프 트랜지스터들(Ptr)과 제1 및 제2 수직 플러그들(VP1 및 VP2)이 배치될 수 있다. 도 8에 도시된 레이아웃에서는, 제1 수직 플러그들(VP1)이 제1 폭(W1)을 가지고, 제2 수직 플러그들(VP2)이 제1 폭(W1)보다 넓은 제2 폭(W2)을 갖도록 형성될 수 있다. 제2 폭(W2)은 파이프 트랜지스터들(Ptr)의 단축 길이(Ly)보다 좁게 설정될 수 있다.
도 9를 참조하여, 파이프 트랜지스터들(Ptr)과 제1 및 제2 수직 플러그들(VP1 및 VP2)의 다른 실시예에 따른 레이아웃을 설명하면 다음과 같다.
파이프 트랜지스터들(Ptr)은 x 방향과 y 방향으로 매트릭스 형태로 배열될 수 있으며, y 축을 기준으로 서로 대칭으로 형성될 수 있다. 예를 들면, 파이프 트랜지스터들(Ptr) 각각의 장축은 x 방향으로 연장된 워드라인들과 서로 교차하는 방향으로 연장될 수 있다. 파이프 트랜지스터들(Ptr)의 드레인 영역들(DR)에는 제1 수직 플러그들(VP1)이 형성될 수 있고, 소오스 영역들(SR)에는 제2 수직 플러그들(VP2)이 형성될 수 있다. y 방향으로 서로 인접한 스트링들은 서로 대칭이 되도록 구성될 수 있고, x 방향으로 서로 인접한 스트링들은 서로 동일하게 구성될 수 있다. 예를 들면, 파이프 트랜지스터들(Ptr)의 소오스 영역들(SR)이 서로 인접하도록 파이프 트랜지스터들(Ptr)과 제1 및 제2 수직 플러그들(VP1 및 VP2)이 배치될 수 있다. 도 8에 도시된 레이아웃에서는, 제1 수직 플러그들(VP1)이 제1 폭(W1)을 가지고, 제2 수직 플러그들(VP2)이 제1 폭(W1)보다 넓은 제2 폭(W2)을 갖도록 형성될 수 있다. 제2 폭(W2)은 파이프 트랜지스터들(Ptr)의 단축 길이(Ly)보다 좁게 설정될 수 있다.
도 6 내지 도 9에서 상술한 레이아웃 이외에도 다양한 방식으로 파이프 트랜지스터들(Ptr)과 제1 및 제2 수직 플러그들(VP1 및 VP2)이 배치될 수 있다.
도 10a 내지 도 10m은 본 발명의 실시예에 따른 3차원 반도체 장치의 제조방법을 설명하기 위한 단면도이다. 이하, 실시예에서는, 제2 수직 플러그의 폭이 제1 수직 플러그의 폭보다 넓게 형성되는 구조에 대하여 설명하도록 한다.
도 10a를 참조하면, 파이프 영역이 정의된 기판(101) 상에 제1 층간 절연막(103)이 형성된다. 이 후, 제1 층간 절연막(103) 상에 희생층(107)이 매립된 파이프 게이트(PG)를 형성한다. 제1 층간 절연막(103)은 파이프 게이트(PG)와 기판(101) 사이를 절연시키기 위해 형성되는 것으로 실리콘 산화막(SiO2)으로 형성될 수 있다. 파이프 게이트(PG)는 제1 파이프 게이트(PG1)용 제1 도전막(105) 및 제2 파이프 게이트(PG2)용 제2 도전막(109)을 포함할 수 있다. 보다 구체적으로 설명하면, 제1 도전막(105)은 제1 층간 절연막(103) 상부에 형성된다. 제1 도전막(105)이 형성된 후, 파이프 영역에 형성된 제1 도전막(105)의 일부가 식각되어 제1 도전막(105)의 내부에 다수의 트렌치들(T)이 형성된다. 이 후, 트렌치들(T)의 내부에 희생층(107)이 채워진다. 희생층(107)은 실리콘 산화막(SiO2)으로 형성될 수 있다. 이어서, 희생층(107)이 형성된 전체 구조 상부에 제2 도전막(109)이 형성된다. 제1 및 제2 도전막(105, 109)은 폴리 실리콘막으로 형성될 수 있다.
도 10b를 참조하면, 제2 도전막(109)이 형성된 전제 구조 상부에 다수의 제2 층간 절연막들(111a 내지 111j) 및 다수의 제2 희생막들(113a 내지 113j)을 교대로 적층하여 제1 적층 구조(ML1)를 형성한다. 다수의 제2 희생막들(113a 내지 113g)은 워드라인이 형성될 영역에 형성되며, 이 중 일부는 더미 워드라인이 형성될 영역에 형성될 수 있다. 나머지 다수의 제2 희생막들(113h 내지 113j)은 드레인 셀렉트 라인들 또는 소오스 셀렉트 라인들이 형성될 영역에 형성된다. 제2 희생막(113a)보다 제2 층간 절연막(111a)이 먼저 형성되고, 제1 적층 구조(ML1)의 최상층에 제3 층간 절연막(115)이 적층될 수 있다. 다수의 제2 층간 절연막들(111a 내지 111j) 및 제3 층간 절연막(115)은 실리콘 산화막으로 형성하고, 다수의 제2 희생막들(113a 내지 113j)은 폴리 실리콘막으로 형성할 수 있다. 제2 희생막들(113a 내지 113j)의 적층 수는 형성하고자 하는 메모리 셀들의 적층 수에 따라 조절될 수 있다.
이어서, 제1 적층 구조(ML1)의 상부에 하드 마스크막(117)을 형성한다. 하드 마스크막(117)은 다수의 제2 층간 절연막들(111a 내지 111j), 다수의 제2 희생막들(113a 내지 113j) 및 제3 층간 절연막(115)에 대한 식각 선택비를 가진 물질로 형성되는 것이 바람직하다. 예를 들면, 하드 마스크막(117)은 실리콘 질화막(SiN)으로 형성될 수 있다.
도 10c를 참조하면, 제3 층간 절연막(115)의 상부에, 제1 및 제2 수직 홀들(H1 및 H2)이 형성될 제1 적층 구조(ML1)의 일부를 노출시키는 하드 마스크 패턴(117)을 형성한다. 하드 마스크 패턴(117)의 개구부들에 따라 후속 형성될 제1 및 제2 수직 홀들(H1 및 H2)의 폭이 결정되는데, 제1 수직 홀들(H1)이 형성될 영역보다 제2 수직 홀들(H2)이 형성될 영역의 개구부들을 더 넓게 형성한다. 단, 제1 및 제2 수직 홀들(H1 및 H2)의 폭은 반도체 장치에 따라 다를 수 있다. 이어서, 하드 마스크 패턴(117)의 개구부들을 통해 노출된 제1 적층 구조(ML1) 및 제2 도전막(109)을 제거하기 위한 식각 공정을 수행한다. 식각 공정으로 인해 제1 적층 구조(ML1)와 제2 도전막(109)을 수직으로 관통하는 제1 및 제2 수직 홀들(H1 및 H2)이 형성된다. 예를 들면, 제1 수직 홀들(H1)은 제1 폭(W1)을 가지며, 제2 수직 홀들(H2)은 제1 폭(W1)보다 넓은 제2 폭(W2)을 가질 수 있다.
도 10d를 참조하면, 제1 및 제2 수직홀들(H1 및 H2)의 측벽을 따라 보호막(119)을 형성할 수 있다. 보호막(119)은 제1 희생막(107), 제2 층간 절연막들(111a 내지 111j) 및 제3 층간 절연막(115)에 대한 식각 선택비를 가진 물질로 형성되는 것이 바람직하며, 하드 마스크 패턴(117)과 동일하게 실리콘 질화막으로 형성될 수 있다. 이때, 보호막(119)은 보호막(119)을 제거하는 후속 공정에서 하드 마스크 패턴(117)이 완전히 제거되는 것을 방지하기 위해 하드 마스크 패턴(117)보다 얇은 두께로 형성된다.
도 10e를 참조하면, 제1 희생막(107)을 선택적으로 식각할 수 있는 식각 물질로 제1 희생막(107)을 제거하여 트렌치들(T)를 개구시킨다. 이때, 제2 및 제3 층간 절연막들(111a 내지 111j, 115)이 제1 희생막(107)과 동일한 물질로 형성되었더라도, 제2 및 제3 층간 절연막들(111a 내지 111j, 115)이 보호막(119)에 의해 보호될 수 있다. 한편, 제1 희생막(107)에 대한 식각 선택비를 가진 물질로 형성된 하드 마스크 패턴(117)은 제1 희생막(107)을 제거하는 과정에서 제거되지 않고 잔류될 수 있다. 한편, 제1 희생막(107)이 제2 및 제3 층간 절연막들(111a 내지 111j, 115)에 대한 식각 선택비를 가진 물질로 형성된 경우, 보호막(119) 형성 공정은 생략될 수 있다.
도 10f를 참조하면, 보호막(119)을 선택적으로 식각할 수 있는 식각 물질로 보호막(119)을 제거하여 제1 및 제2 수직 홀들(H1, H2)의 측벽을 노출한다. 이때, 보호막(119)과 동일한 물질로 형성된 하드 마스크 패턴(117)의 일부가 제거될 수 있으나, 하드 마스크 패턴(117)은 보호막(119)보다 두꺼운 두께로 형성되었으므로 완전히 제거되지 않고 잔류된다.
도 10g를 참조하면, 트렌치들(T)과 제1 및 제2 수직 홀들(H1 및 H2)의 내부 표면을 포함한 전체구조의 표면을 따라 메모리막들(121)을 형성한다. 메모리막들(MMR)은 블로킹막들(M1)/전하 트랩막들(M2)/터널 절연막들(M3)을 포함할 수 있다. 전하 트랩막들(M2)은 전하 트랩이 가능한 실리콘 질화막(SiN), 하프늄 산화막(HfO2), 또는 지르코늄 산화막(ZrO2)으로 형성할 수 있으며, 블로킹막들(M1) 및 터널 절연막들(M3)은 실리콘 산화막으로 형성할 수 있다.
이어서, 메모리막들(MMR)을 포함하는 전체 구조 표면을 따라 'U'자형 수직 채널막들(VCH)을 형성한다. 수직 채널막들(VCH)은 반도체 막으로서, 실리콘막으로 형성할 수 있다. 수직 채널막들(VCH)은 메모리막들(MMR)의 표면을 따라 형성되거나, 메모리막들(MMR)이 도포된 트렌치들(T)과, 제1 및 제2 수직 홀들(H1 및 H2)의 내부 표면을 따라 형성된다. 수직 채널막들(VCH) 중에서, 제1 수직 홀들(H1)의 내측면을 따라 형성된 수직 채널막들을 제1 수직 채널막들이라 할 수 있고, 제2 수직 홀들(H2)의 내측면을 따라 형성된 수직 채널막들을 제2 수직 채널막들이라 할 수 있고, 트렌치들(T)의 내부 표면을 따라 형성된 수직 채널막들을 파이프 채널막들이라 지칭할 수 있다. 'U'자형 수직 채널막들(VCH)이 메모리막들(MMR)의 표면을 따라 형성되면, 'U'자형 수직 채널막들(VCH)이 도포된 트렌치들(T)과 제1 및 제2 수직 홀들(H1 및 H2)의 내부를 수직 절연막들(VIS)으로 채운다. 수직 절연막들(VIS)은 제1 도전막(105) 내에 형성된 트렌치와, 제1 및 제2 수직 홀들(H1 및 H2)의 내부를 보이드(void)없이 채울 수 있도록 유동성이 높은 절연물질로 형성되는 것이 바람직하다. 예를 들어, 수직 절연막들(VIS)은 산화막 또는 PSZ(poly silazane)으로 형성할 수 있다. 이어서, 수직 채널막들(VCH)이 노출될 때 정지하는 평탄화 공정을 수행하여 수직 절연막들(VIS)의 상면을 평탄화한다. 평탄화 공정은 CMP(Chemical Mechanical Polishing) 방식으로 실시할 수 있다. 이로써, 메모리막들(MML)과 수직 절연막들(VIS)을 포함한 제1 및 제2 수직 플러그들(VP1 및 VP2)이 형성된다.
도 10h를 참조하면, 하드 마스크 패턴(117)을 제거하고 제1 및 제2 수직홀들(H1 및 H2)의 내부를 통해 노출된 수직 절연막들(VIS)을 일부 식각하여 수직 절연막들(VIS)의 높이를 제1 적층 구조(ML1)의 높이보다 낮추는 공정을 더 실시할 수 있다. 이 후, 수직 절연막들(VIS)이 제거된 영역을 도전막들(127)로 채운다. 도전막들(127)은 도프트 폴리 실리콘막으로 형성할 수 있다.
도전막들(127)은 수직 채널막들(VCH)의 상부 측벽에 접촉된다. 이러한 도전막들(127)은 스트링의 채널 저항을 개선하기 위하여 더 형성되는 것으로서, 도펀트의 종류 및 농도 등의 조건은 반도체 소자에 따라 다양하게 설정될 수 있다.
도 10i를 참조하면, 제1 및 제2 수직 플러그들(VP1 및 VP2) 사이의 제1 적층 구조(ML1) 일부를 식각하여 제1 적층 구조(ML1)를 수직으로 관통하는 슬릿들(slit; SLT)을 형성한다. 슬릿들(SLT)은 제2 도전막(109)이 노출되도록 형성된다.
도 10j를 참조하면, 제2 희생막들(113a 내지 113j)을 제거한다. 제2 희생막들(113a 내지 113j)은 슬릿들(SLT)의 내부를 통해 노출되어 있기 때문에, 제2 층간 절연막들(111a 내지 111j)보다 제2 희생막들(113a 내지 113j)의 식각 속도가 빠른 식각액을 사용한 습식 식각 공정을 수행하여 제거될 수 있다. 제2 희생막들(113a 내지 113j)이 제거되면, 제2 층간 절연막들(111a 내지 111j) 사이에는 리세스(RC)가 형성된다.
도 10k를 참조하면, 리세스(RC) 내부에 제3 도전막들(130a 내지 130k)을 채운다. 이로써, 제2 층간 절연막들(111a 내지 111j)과 제3 도전막들(130a 내지 130j)이 교대로 적층된 제2 적층 구조(ML2)가 형성된다. 이어서, 제3 도전막들(130a 내지 130k) 중 슬릿들(SLT)의 내부에 형성된 제3 도전막을 제거하고, 슬릿들(SLT)의 내부에 갭필 절연막(129)을 채운다. 갭필 절연막(129)은 종횡비가 큰 슬릿들(SLT)의 내부가 보이드(void) 없이 채워질 수 있도록 유동성이 높은 절연물로 형성하는 것이 바람직하다. 예를 들어, 갭필 절연막(129)은 PSZ(poly silazane)으로 형성될 수 있다.
도 10l을 참조하면, 전체구조 상에 제4 층간 절연막(131)을 형성한다. 제4 층간 절연막(131)은 실리콘 산화막으로 형성될 수 있다. 제4 층간 절연막(131)의 일부를 제거하여 제1 수직 플러그들(VP1) 및 제2 수직 플러그들(VP2)의 상면을 노출시키고, 노출된 영역에 도전물질을 채워, 드레인 패드(DP) 및 소오스 라인(SL)을 형성한다. 드레인 패드(DP) 및 소오스 라인(SL)용 도전물질은 폴리 실리콘막, 금속막 또는 폴리실리콘막과 금속막의 적층막으로 형성될 수 있다.
도 10m을 참조하면, 패드(DP)와 소오스 라인(SL)이 형성된 전체구조 상에 제5 층간 절연막(135)을 형성한다. 제5 층간 절연막(135)은 실리콘 산화막으로 형성할 수 있다. 제5 층간 절연막(135)의 일부를 식각하여 각각의 패드(DP)를 노출하는 콘택 홀들(H3)을 형성한다. 콘택 홀들(H3)의 폭은 패드(DP)의 폭보다 좁게 형성한다. 콘택 홀들(H3)의 내부에 도전물질을 채워 콘택 플러그(CP)를 형성한다. 콘택 플러그(CP)용 도전물질은 폴리실리콘막 또는 금속막으로 형성할 수 있다. 이어서, 콘택 플러그(CP)가 형성된 전체구조 상에 도전 패턴을 형성하여 비트라인(BL)을 형성한다.
도 11은 본 발명의 실시예에 따른 반도체 장치를 포함하는 솔리드 스테이트 드라이브를 설명하기 위한 블록도이다.
도 11을 참조하면, 솔리드 스테이트 드라이브 장치(Solid State Drive Device; 2000)는 호스트(Host; 2100)와 SSD(Solid State Drive; 2200)를 포함한다. SSD(2200)는 SSD 제어부(SSD Controller; 2210), 버퍼 메모리(Buffer Memory; 2220) 및 반도체 장치(1100)를 포함한다.
SSD 제어부(2210)는 호스트(2100)와 SSD(2200)와의 물리적 연결을 제공한다. 즉, SSD 제어부(2210)는 호스트(2100)의 버스 포맷(Bus Format)에 대응하여 SSD(2200)와의 인터페이싱을 제공한다. 특히, SSD 제어부(2210)는 호스트(2100)로부터 제공되는 명령어를 디코딩한다. 디코딩된 결과에 따라, SSD 제어부(2210)는 반도체 장치(1100)를 액세스한다. 호스트(2100)의 버스 포맷(Bus format)으로 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등이 포함될 수 있다.
버퍼 메모리(2220)에는 호스트(2100)로부터 제공되는 프로그램 데이터 또는 반도체 장치(1100)로부터 리드된 데이터가 임시적으로 저장된다. 호스트(2100)의 리드 요청시 반도체 장치(1100)에 존재하는 데이터가 캐시되어 있는 경우, 버퍼 메모리(2220)는 캐시된 데이터를 직접 호스트(2100)로 제공하는 캐시 기능을 지원한다. 일반적으로, 호스트(2100)의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 SSD(2200)의 메모리 채널의 전송 속도보다 빠르다. 즉, 호스트(2100)의 인터페이스 속도가 SSD(2200)의 메모리 채널의 전송 속도보다 빠른 경우, 대용량의 버퍼 메모리(2220)를 제공함으로써 속도 차이로 발생하는 퍼포먼스 저하를 최소화할 수 있다. 버퍼 메모리(2220)는 대용량의 보조 기억 장치로 사용되는 SSD(2200)에서 충분한 버퍼링을 제공하기 위해 동기식 DRAM(Synchronous DRAM)으로 제공될 수 있다.
반도체 장치(1100)는 SSD(2200)의 저장 매체로서 제공된다. 예를 들면, 반도체 장치(1100)는 도 1에서 상술한 바와 같이 대용량의 저장 능력을 가지는 불휘발성 메모리 장치로 제공될 수 있으며, 불휘발성 메모리 중에서도 낸드 플래시 메모리(NAND-type Flash memory)로 제공될 수 있다.
도 12는 본 발명의 실시예에 따른 반도체 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 12를 참조하면, 본 발명에 따른 메모리 시스템(3000)은 메모리 제어부(3100)와 반도체 장치(1100)를 포함할 수 있다.
반도체 장치(1100)는 도 2와 실질적으로 동일하게 구성될 수 있으므로, 반도체 장치(1100)에 대한 구체적인 설명은 생략한다.
메모리 제어부(3100)는 반도체 장치(1100)를 제어하도록 구성될 수 있다. SRAM(3110)은 CPU(3120)의 워킹 메모리로 사용될 수 있다. 호스트 인터페이스(3130; Host I/F)는 메모리 시스템(3000)과 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 제어부(3100)에 구비된 에러 정정 회로(3140; ECC)는 반도체 장치(1100)로부터 리드된 데이터에 포함되어 있는 에러를 검출 및 정정할 수 있다. 반도체 인터페이스(3150; Semiconductor I/F)는 반도체 장치(1100)와 인터페이싱 할 수 있다. CPU(3120)는 메모리 제어부(3100)의 데이터 교환을 위한 제어동작을 수행할 수 있다. 또한, 도 8에는 도시되지 않았지만, 메모리 시스템(3000)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있다.
본 발명에 따른 메모리 시스템(3000)은, 컴퓨터, 휴대용 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 장치들 중 하나에 적용될 수 있다.
도 13은 본 발명의 실시 예에 따른 반도체 장치를 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
도 13을 참조하면, 본 발명에 따른 컴퓨팅 시스템(4000)은 버스(4300)에 전기적으로 연결된 반도체 장치(1100), 메모리 제어부(4100), 모뎀(4200), 마이크로프로세서(4400) 및 사용자 인터페이스(4500)를 포함한다. 본 발명에 따른 컴퓨팅 시스템(4000)이 모바일 장치인 경우, 컴퓨팅 시스템(4000)의 동작 전압을 공급하기 위한 배터리(4600)가 추가적으로 제공될 수 있다. 도9에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(4000)에는 응용 칩셋(application chip set), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수 있다.
반도체 장치(1100)는 도 2와 실질적으로 동일하게 구성될 수 있으므로, 반도체 장치(1100)에 대한 구체적인 설명은 생략한다.
메모리 제어부(4100)와 반도체 장치(1100)는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
본 발명에 따른 반도체 장치 및 메모리 제어부는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 반도체 장치 및 메모리 제어부는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP) 및 Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장 될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
1000: 반도체 시스템 1100: 반도체 장치
1200: 제어장치 1101: 메모리 셀 어레이
1201: 주변회로 1301: 제어회로
21: 전압 생성 회로 22: 로우 디코더
23: 페이지 버퍼 24: 컬럼 디코더
25: 입출력 회로 Ptr: 파이프 트랜지스터
VP1: 제1 수직 플러그 VP2: 제2 수직 플러그

Claims (18)

  1. 파이프 트랜지스터가 형성된 기판 상에 서로 이격되어 적층된 다수의 워드라인들;
    상기 워드라인들을 수직으로 관통하여 상기 파이프 트랜지스터의 양 끝단에 연결되며, 서로 다른 폭을 갖는 제1 수직 플러그 및 제2 수직 플러그;
    상기 제1 수직 플러그의 상부에 연결된 비트라인; 및
    상기 제2 수직 플러그의 상부에 연결된 소오스 라인을 포함하는 3차원 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 및 제2 수직 플러그들은 수직 채널막들 및 메모리막들을 포함하는 3차원 반도체 장치.
  3. 제2항에 있어서,
    상기 수직 채널막은 상기 제1 및 제2 수직 플러그들의 중앙에 형성되고,
    상기 메모리막들은 상기 채널막들을 둘러싸도록 형성된 3차원 반도체 장치.
  4. 제3항에 있어서, 상기 메모리막들은,
    상기 채널막들을 둘러싸는 터널 절연막들;
    상기 터널 절연막들을 둘러싸는 전하 트랩막들; 및
    상기 전하 트랩막들을 둘러싸는 블로킹막들을 포함하는 3차원 반도체 장치.
  5. 제1항에 있어서,
    상기 제1 수직 플러그, 상기 파이프 트랜지스터 및 상기 제2 수직 플러그는 'U'자 형태의 스트링을 이루는 3차원 반도체 장치.
  6. 제1항에 있어서,
    상기 워드라인들은 상기 제1 수직 플러그와 상기 제2 수직 플러그 사이에서 서로 이격된 3차원 반도체 장치.
  7. 제6항에 있어서,
    상기 제1 수직 플러그를 따라 형성된 상기 워드라인들과 상기 비트라인들 사이에 형성된 드레인 셀렉트 라인들을 더 포함하는 3차원 반도체 장치.
  8. 제6항에 있어서,
    상기 제2 수직 플러그를 따라 형성된 상기 워드라인들과 상기 비트라인들 사이에 형성된 드레인 셀렉트 라인들을 더 포함하는 3차원 반도체 장치.
  9. 제1항에 있어서,
    상기 제2 수직 플러그보다 상기 제1 수직 플러그에서 프로그램 디스터번스(disturbance)가 더 취약하거나 프로그램 동작 또는 소거 동작 속도가 더 느리면, 상기 제1 수직 플러그의 폭이 상기 제2 수직 플러그의 폭보다 좁게 형성되고,
    상기 제1 수직 플러그보다 상기 제2 수직 플러그에서 상기 프로그램 디스터번스가 더 취약하거나 프로그램 동작 또는 소거 동작 속도가 더 느리면, 상기 제2 수직 플러그의 폭이 상기 제1 수직 플러그의 폭보다 좁게 형성되는 3차원 반도체 장치.
  10. 제9항에 있어서,
    상기 제1 및 제2 수직 플러그들 중에서 폭이 더 넓은 수직 플러그의 폭은 상기 파이프 트랜지스터의 단축의 길이보다 좁은 3차원 반도체 장치.
  11. 제10항에 있어서,
    상기 파이프 트랜지스터들 각각의 장축은 상기 워드라인들과 서로 평행한 방향으로 연장된 3차원 반도체 장치.
  12. 제10항에 있어서,
    상기 파이프 트랜지스터들 각각의 장축은 상기 워드라인들과 서로 교차하는 방향으로 연장된 3차원 반도체 장치.
  13. 파이프 영역이 정의된 기판 상에 다수의 희생막들 및 층간 절연막들을 교대로 적층하는 단계;
    상기 파이프 영역에 수직으로 연결되도록 상기 희생막들 및 층간 절연막들을 수직으로 관통하며, 폭이 서로 다른 제1 및 제2 수직 플러그들을 형성하는 단계;
    상기 제1 및 제2 수직 플러그들 사이에 상기 희생막들 및 상기 층간 절연막들을 수직으로 관통하는 슬릿을 형성하는 단계;
    상기 슬릿의 내부로 노출된 상기 희생막들을 제거하여 상기 층간 절연막들 사이에 리세스들을 형성하는 단계; 및
    상기 리세스들의 내부에 도전물질을 채우는 단계를 포함하는 3차원 반도체 장치의 제조방법.
  14. 제13항에 있어서,
    상기 제1 및 제2 수직 플러그들의 폭은 프로그램 디스터번스의 취약 정도, 프로그램 동작 또는 소거 동작 속도에 따라 결정되는 3차원 반도체 장치의 제조방법.
  15. 제14항에 있어서,
    상기 제1 및 제2 수직 플러그들 중, 상기 프로그램 디스터번스가 더 취약하거나 프로그램 동작 또는 소거 동작 속도가 더 느린 수직 플러그의 폭이 다른 수직 플러그보다 더 좁게 형성되는 3차원 반도체 장치의 제조방법.
  16. 제13항에 있어서,
    상기 폭이 서로 다른 제1 및 제2 수직 플러그들을 형성하는 단계는,
    상기 파이프 영역의 일부가 노출되도록 상기 희생막들 및 상기 층간 절연막들을 수직으로 관통하며, 폭이 서로 다른 제1 및 제2 수직 홀들을 형성하는 단계;
    상기 제1 및 제2 수직 홀들의 내 측면을 따라 메모리막들 및 수직 채널막들을 형성하여, 상기 메모리막들 및 상기 수직 채널막들을 포함하는 상기 제1 및 제2 수직 플러그들을 형성하는 단계를 포함하는 3차원 반도체 장치의 제조방법.
  17. 제16항에 있어서,
    상기 메모리막들은 블로킹막들, 전하 트랩막들, 터널 절연막들을 포함하는 3차원 반도체 장치의 제조방법.
  18. 제17항에 있어서,
    상기 블로킹막들은 상기 제1 및 제2 수직 홀들의 내 측면을 따라 형성되고,
    상기 전하 트랩막들은 상기 블로킹막들의 내 측면을 따라 형성되고,
    상기 터널 절연막들은 상기 전하 트랩막들의 내 측면을 따라 형성되고,
    상기 수직 채널막은 상기 터널 절연막의 내 측면을 따라 형성되는 3차원 반도체 장치의 제조방법.
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