JP2019165089A - 半導体装置 - Google Patents

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亮 田中
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秀明 原川
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Abstract

【課題】メモリの電流経路内における接触抵抗の増加を抑制する。【解決手段】実施形態の半導体装置は、第１絶縁層と第１導電膜２２とが交互に積層された第１積層体内をその積層方向に通過し、第１絶縁体２８、第１絶縁体の上面上及び外側面上に設けられた第１半導体の第１部分２７、２９、第１部分の外側面上に設けられた第２絶縁体２４、２５、２６、並びに第１積層体の上方に設けられて第１部分の上面上に接続され、第１部分の上面より大きい下面を有する第２部分３０を含む第１柱状体と、第２部分の側面上に設けられた酸化膜４５と、第２部分及び酸化膜の上方に設けられ、第２絶縁層及び第２導電膜２３ａ、２３ｂが積層された第２積層体内をその積層方向に通過し、第１半導体と電気的に接続された第２半導体３４、３５及び第２半導体の外側面上に設けられた第３絶縁体３１、３２、３３を含む第２柱状体と、を備える。【選択図】図４

Description

実施形態は、半導体装置に関する。
メモリセルが３次元に積層されたＮＡＮＤ型フラッシュメモリが知られている。
特開２００８−７２０５１号公報 特開２００９−１３５３２４号公報 米国特許出願公開第２０１７／０１３３３９７号明細書 米国特許第８３３０２１６号明細書 米国特許出願公開第２０１５／０２５５４８６号明細書 米国特許第８１９８６６７号明細書 特開２００９−１３５３２８号公報 特開２０１０−２１１９１号公報 米国特許第９４３１４１９号明細書 特開２０１２−２０４８３８号公報
メモリの電流経路内における接触抵抗の増加を抑制する。
実施形態の半導体装置は、基板と、上記基板の上方に設けられ、第１絶縁層と第１導電膜とが交互に積層された第１積層体と、上記第１積層体内を上記第１絶縁層と上記第１導電膜との積層方向に通過して設けられた第１柱状体であって、第１絶縁体と、上記第１絶縁体の上面上及び外側面上に設けられた第１半導体の第１部分と、上記第１半導体の上記第１部分の外側面上に設けられた第２絶縁体と、上記第１積層体の上方に設けられて上記第１半導体の上記第１部分の上面上に接続され、上記第１半導体の上記第１部分の上面よりも大きい下面を有する上記第１半導体の第２部分と、を含む第１柱状体と、上記第１半導体の上記第２部分の側面上に設けられた酸化膜と、上記第１半導体の上記第２部分及び上記酸化膜の上方に設けられ、第２絶縁層及び第２導電膜が積層された第２積層体と、上記第２積層体内を上記第２絶縁層と上記第２導電膜との積層方向に通過して設けられた第２柱状体であって、上記第１半導体と電気的に接続された第２半導体と、上記第２半導体の外側面上に設けられた第３絶縁体と、を含む第２柱状体と、を備える。
第１実施形態に係る半導体メモリの構成を説明するためのブロック図。 第１実施形態に係る半導体メモリのメモリセルアレイの構成を説明するための回路図。 第１実施形態に係る半導体メモリのメモリセルアレイの構造を説明するための平面図。 第１実施形態に係る半導体メモリのメモリセルアレイの構造を説明するための断面図。 第１実施形態に係る半導体メモリのメモリセルアレイの製造方法を説明するための断面図。 第１実施形態に係る半導体メモリのメモリセルアレイの製造方法を説明するための断面図。 第１実施形態に係る半導体メモリのメモリセルアレイの製造方法を説明するための断面図。 第１実施形態に係る半導体メモリのメモリセルアレイの製造方法を説明するための断面図。 第１実施形態に係る半導体メモリのメモリセルアレイの製造方法を説明するための平面図。 第１実施形態に係る半導体メモリのメモリセルアレイの製造方法を説明するための断面図。 第１実施形態に係る半導体メモリのメモリセルアレイの製造方法を説明するための断面図。 第１実施形態に係る半導体メモリのメモリセルアレイの製造方法を説明するための断面図。 第１実施形態に係る半導体メモリのメモリセルアレイの製造方法を説明するための断面図。 第１実施形態に係る半導体メモリのメモリセルアレイの製造方法を説明するための断面図。 第１実施形態に係る半導体メモリのメモリセルアレイの製造方法を説明するための断面図。 第１実施形態に係る半導体メモリのメモリセルアレイの製造方法を説明するための断面図。 第１実施形態に係る半導体メモリのメモリセルアレイの製造方法を説明するための断面図。 第１実施形態の変形例に係る半導体メモリのメモリセルアレイの構造を説明するための断面図。 第２実施形態に係る半導体メモリのメモリセルアレイの構造を説明するための断面図。 第２実施形態に係る半導体メモリのメモリセルアレイの製造方法を説明するための断面図。 第２実施形態に係る半導体メモリのメモリセルアレイの製造方法を説明するための断面図。 第２実施形態に係る半導体メモリのメモリセルアレイの製造方法を説明するための断面図。 第２実施形態に係る半導体メモリのメモリセルアレイの製造方法を説明するための断面図。 第２実施形態に係る半導体メモリのメモリセルアレイの製造方法を説明するための断面図。 第２実施形態に係る半導体メモリのメモリセルアレイの製造方法を説明するための断面図。 第２実施形態に係る半導体メモリのメモリセルアレイの製造方法を説明するための断面図。 第２実施形態に係る半導体メモリのメモリセルアレイの製造方法を説明するための断面図。 第２実施形態に係る半導体メモリのメモリセルアレイの製造方法を説明するための断面図。 第２実施形態に係る半導体メモリのメモリセルアレイの製造方法を説明するための断面図。 第３実施形態に係る半導体メモリのメモリセルアレイの構造を説明するための断面図。 第３実施形態に係る半導体メモリのメモリセルアレイの製造方法を説明するための断面図。 第３実施形態に係る半導体メモリのメモリセルアレイの製造方法を説明するための断面図。 第３実施形態に係る半導体メモリのメモリセルアレイの製造方法を説明するための断面図。 第３実施形態に係る半導体メモリのメモリセルアレイの製造方法を説明するための断面図。 第３実施形態に係る半導体メモリのメモリセルアレイの製造方法を説明するための断面図。 第３実施形態に係る半導体メモリのメモリセルアレイの製造方法を説明するための断面図。 第３実施形態に係る半導体メモリのメモリセルアレイの製造方法を説明するための断面図。 第３実施形態の変形例に係る半導体メモリのメモリセルアレイの構造を説明するための断面図。 第４実施形態に係る半導体メモリのメモリセルアレイの構造を説明するための断面図。 第４実施形態に係る半導体メモリのメモリセルアレイの製造方法を説明するための断面図。 第４実施形態に係る半導体メモリのメモリセルアレイの製造方法を説明するための断面図。 第４実施形態に係る半導体メモリのメモリセルアレイの製造方法を説明するための断面図。 第４実施形態に係る半導体メモリのメモリセルアレイの製造方法を説明するための断面図。 第４実施形態に係る半導体メモリのメモリセルアレイの製造方法を説明するための断面図。 第４実施形態に係る半導体メモリのメモリセルアレイの製造方法を説明するための断面図。 第４実施形態に係る半導体メモリのメモリセルアレイの製造方法を説明するための断面図。 第４実施形態に係る半導体メモリのメモリセルアレイの製造方法を説明するための断面図。 第４実施形態に係る半導体メモリのメモリセルアレイの製造方法を説明するための断面図。
以下に、実施形態について図面を参照して説明する。図面は模式的なものである。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示するものである。尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために用いられている。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素は同じ文字のみを含んだ参照符号により参照される。
１． 第１実施形態
以下に、第１実施形態に係る半導体メモリについて説明する。
１．１ 構成について
１．１．１ 半導体メモリの構成について
図１は、第１実施形態に係る半導体メモリの構成を説明するためのブロック図である。図１に示すように、半導体メモリ１は、例えば、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。半導体メモリ１は、例えば、メモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバ１４、ロウデコーダ１５、及びセンスアンプ１６を備えている。
メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、不揮発性メモリセルの集合であり、例えばデータの消去単位となる。メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられ、各メモリセルは、１本のビット線及び１本のワード線に関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
コマンドレジスタ１１は、半導体メモリ１が外部のメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作を実行させる命令や、書き込み動作を実行させる命令を含んでいる。
アドレスレジスタ１２は、半導体メモリ１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡ及びページアドレスＰＡを含んでいる。ブロックアドレスＢＡは、各種動作の対象となるメモリセルを含むブロックＢＬＫの選択に使用される。ページアドレスＰＡは、各種動作の対象となるメモリセルに関連付けられたワード線の選択に使用される。
シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいて、半導体メモリ１全体の動作を制御する。例えばシーケンサ１３は、ドライバ１４、ロウデコーダ１５、及びセンスアンプ１６を制御して、メモリコントローラ２から受信したデータＤＡＴの書き込み動作を実行する。
ドライバ１４は、シーケンサ１３の制御に基づいて、所望の電圧を生成する。そしてドライバ１４は、アドレスレジスタ１２に保持されたページアドレスＰＡに基づいて、例えば選択されたワード線に印加する電圧と、非選択のワード線に印加する電圧とを、対応する信号線にそれぞれ印加する。
ロウデコーダ１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡに基づいて、１つのブロックＢＬＫを選択する。そしてロウデコーダ１５は、ドライバ１４が各信号線に印加した電圧を、例えば選択ワード線及び非選択ワード線にそれぞれ印加する。
センスアンプ１６は、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプ１６は、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定した読み出しデータＤＡＴをメモリコントローラ２に送信する。
半導体メモリ１とメモリコントローラ２との間の通信は、例えばＮＡＮＤインタフェース規格をサポートしている。例えばメモリコントローラ２は、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎを送信し、レディビジー信号ＲＢｎを受信し、入出力信号Ｉ／Ｏを送受信する。信号ＣＬＥは、受信した信号Ｉ／ＯがコマンドＣＭＤであることを半導体メモリ１に通知する信号である。信号ＡＬＥは、受信した信号Ｉ／Ｏがアドレス情報ＡＤＤであることを半導体メモリ１に通知する信号である。信号ＷＥｎは、信号Ｉ／Ｏの入力を半導体メモリ１に命令する信号である。信号ＲＥｎは、信号Ｉ／Ｏの出力を半導体メモリ１に命令する信号である。信号ＲＢｎは、半導体メモリ１がメモリコントローラ２からの命令を受け付けるレディ状態であるか命令を受け付けないビジー状態であるかを、メモリコントローラ２に通知する信号である。信号Ｉ／Ｏは、例えば８ビットの信号であり、コマンドＣＭＤ、アドレス情報ＡＤＤ、書き込みデータＤＡＴ、読み出しデータ等を含み得る。
以上で説明した半導体メモリ１及びメモリコントローラ２は、それらの組み合わせにより一つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
１．１．２ メモリセルアレイの回路構成について
図２は、第１実施形態におけるメモリセルアレイ１０の回路構成の一例を示している。以下に、第１実施形態におけるメモリセルアレイ１０の回路構成について、１つのブロックＢＬＫに注目して説明する。
ブロックＢＬＫは、例えば図２に示すように４つのストリングユニットＳＵ０〜ＳＵ３を含んでいる。各ストリングユニットＳＵは、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。例えばＮＡＮＤストリングＮＳは、８個のメモリセルトランジスタＭＴ０〜ＭＴ７並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。
メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を備え、データを不揮発に保持する。各ＮＡＮＤストリングＮＳに含まれたメモリセルトランジスタＭＴ０〜ＭＴ７は、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。同一ブロックＢＬＫ内のメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続されている。各ストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの記憶する１ビットデータの集合は、“ページ”と呼ばれている。
選択トランジスタＳＴ１及びＳＴ２は、各種動作時におけるストリングユニットＳＵの選択に使用される。同一ブロックＢＬＫ内のストリングユニットＳＵ０〜ＳＵ３にそれぞれ含まれた選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に共通接続されている。各ブロックＢＬＫで同一列に対応する選択トランジスタＳＴ１のドレインは、それぞれ対応するビット線ＢＬに共通接続されている。同一ブロックＢＬＫ内の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続されている。各ブロックＢＬＫの選択トランジスタＳＴ２のソースは、複数のブロックＢＬＫ間でソース線ＳＬに共通接続されている。
なお、メモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数と、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数とは、任意の個数に設計することが出来る。ワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳの本数は、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数に基づいて変更される。
１．１．３ メモリセルアレイの構造について
図３は、第１実施形態に係る半導体メモリのメモリセルアレイの構造を説明するための平面図である。図３では、或るブロックＢＬＫ内のストリングユニットＳＵ０〜ＳＵ３の各々に含まれるＮＡＮＤストリングＮＳの一部が示される。より具体的には、図３では、ストリングユニットＳＵ０〜ＳＵ３内のそれぞれ４個、２個、２個、及び４個のＮＡＮＤストリングＮＳが一列に配置された場合が一例として示され、ストリングユニットＳＵ１及びＳＵ２については、一部省略して示されている。以下の説明では、半導体基板に平行な平面をＸＹ平面とし、ＸＹ平面に垂直な方向（積層方向）をＺ方向と言う。Ｘ方向及びＹ方向は、ＸＹ平面上で互いに交差する方向とする。
図３に示すように、ブロックＢＬＫは、例えば、Ｚ方向に沿って、ワード線ＷＬの上方に層間絶縁膜（図示せず）を介して選択ゲート線ＳＧＤ（ＳＧＤ０〜ＳＧＤ３）が積層された積層体を含む。当該積層体は、Ｙ方向に沿って延伸するスリットＳＬＴによって図示しない他のブロックＢＬＫと電気的に切断される。
ストリングユニットＳＵ０〜ＳＵ３は、例えば、Ｘ方向に沿ってこの順に並んで配置される。互いに隣り合う２つのストリングユニットＳＵは、例えば、Ｙ方向に沿って延伸するスリットＳＨＥを挟む。スリットＳＨＥは、ワード線ＷＬの上方に設けられ、Ｚ方向に沿って互いに隣り合う２つの選択ゲート線ＳＧＤを電気的に切断する。つまり、ストリングユニットＳＵ０〜ＳＵ３は、それぞれ互いに電気的に切断された選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続され、かつワード線ＷＬを共有する。
Ｘ方向に沿って並ぶ複数のＮＡＮＤストリングＮＳは、例えば、スリットＳＨＥの有無に依らず、略等間隔で配置される。より具体的には、ＮＡＮＤストリングＮＳは、メモリピラーＭＨと、メモリピラーＭＨの上方に形成された選択トランジスタ用ピラーＳＨと、を含む。メモリピラーＭＨは、例えば、メモリセルトランジスタＭＴに対応し、Ｚ方向に沿ってワード線ＷＬを通過する。選択トランジスタ用ピラーＳＨは、例えば、選択トランジスタＳＴ１に対応し、Ｚ方向に沿って選択ゲート線ＳＧＤを通過する。
複数のメモリピラーＭＨは、例えば、スリットＳＨＥの有無に依らず、Ｘ方向に沿って互いに等しい間隔ｄＭＨで配置される。一方、選択トランジスタ用ピラーＳＨは、例えば、スリットＳＬＴとスリットＳＨＥとの間、又は互いに隣り合う２つのスリットＳＨＥの間において、Ｘ方向に沿って互いに等しい間隔ｄＳＨで配置される。メモリピラーＭＨ及び選択トランジスタ用ピラーＳＨは、スリットＳＨＥの有無に応じてＸ方向に沿って配置可能な長さが異なる。このため、間隔ｄＳＨは、間隔ｄＭＨより小さくなる。
また、メモリピラーＭＨ及び選択トランジスタ用ピラーＳＨの径の中心位置は、偏心し得る。より具体的には、例えば、スリットＳＨＥ又はＳＬＴに隣り合うＮＡＮＤストリングＮＳにおける偏心ｅ１は、Ｘ方向に沿って他の２つのＮＡＮＤストリングＮＳの間に挟まれるＮＡＮＤストリングＮＳにおける偏心ｅ２よりも大きくなり得る（ｅ１＞ｅ２）。
なお、図３では、説明の便宜上、ストリングユニットＳＵ０〜ＳＵ３内の複数個のＮＡＮＤストリングＮＳをＸ方向に沿って一列に配置して示したが、ＮＡＮＤストリングＮＳの配置はこれに限定されない。例えば、各ストリングユニットＳＵ０〜ＳＵ３内の複数個のＮＡＮＤストリングＮＳについては、それぞれが互いに異なるビット線ＢＬに接続できるよう、選択トランジスタ用ピラーＳＨ同士をＹ方向に偏心させて形成することができる。また、メモリピラーＭＨについても同様に、各ストリングユニットＳＵ０〜ＳＵ３内で互いにＹ方向に偏心した位置に形成されても良い。
図４は、第１実施形態に係る半導体メモリのメモリセルアレイの構造を説明するための断面図である。図４は、図３において示されたＩＶ−ＩＶ線に沿った断面構造の一例である。より具体的には、図４では、同一のブロックＢＬＫ内における２つのストリングユニットＳＵ０及びＳＵ１の各々の一部（ストリングユニットＳＵ０内の２つのＮＡＮＤストリングＮＳ及びストリングユニットＳＵ１内の２つのＮＡＮＤストリングＮＳ）の断面構造の一例が示される。なお、図４では、層間絶縁膜のうち、ワード線ＷＬと選択ゲート線ＳＧＤとの間の層間絶縁膜を除く膜が適宜省略されて示される。
図４に示すように、半導体基板の上部には、Ｐ型ウェル領域２０が形成される。Ｐ型ウェル領域２０の上方には、例えば、４層の導電体２１、８層の導電体２２、及び４層の導電体２３（２３ａ及び２３ｂ）が層間絶縁膜を介して順に積層されている。
導電体２３ａ及び２３ｂはそれぞれ、ストリングユニットＳＵ０及びＳＵ１に対応する。なお、図４では、層間絶縁膜のうち、導電体２２と導電体２３との間に設けられた絶縁膜４４及び４６、並びに酸化膜４５が図示されている。導電体２１〜２３は、ＸＹ平面に沿って広がる板状に形成される。導電体２１〜２３はそれぞれ、選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、及び選択ゲート線ＳＧＤとして機能する。
メモリピラーＭＨは、導電体２２の上方からＰ型ウェル領域２０に達するように、導電体２２及び２１を通過して設けられる。メモリピラーＭＨは、例えば、少なくともブロック絶縁膜２４、絶縁膜２５、トンネル酸化膜２６、及び導電性の半導体膜２７を含む。メモリピラーＭＨが形成されるメモリホールの内壁にブロック絶縁膜２４が設けられ、ブロック絶縁膜２４の内壁に絶縁膜２５が設けられ、絶縁膜２５の内壁にトンネル酸化膜２６が設けられ、トンネル酸化膜２６の内壁に導電性の半導体膜２７が設けられる。ブロック絶縁膜２４及びトンネル酸化膜２６は、例えば酸化物を含む。絶縁膜２５は、例えば、窒化物を含む。
なお、半導体膜２７の内側は、更に異なる材料膜によって埋め込まれている。具体的には、半導体膜２７内のうち、少なくともメモリピラーＭＨと導電体２１及び２２とが交差する部分に対応する領域には、絶縁膜２８が設けられる。絶縁膜２８は、例えば酸化物（例えば、二酸化ケイ素（ＳｉＯ２））を含む。また、半導体膜２７内のうち、絶縁膜２８の上方には、導電性の半導体膜２９が設けられる。半導体膜２９は、例えば、Ｎ＋型の不純物がドープされた多結晶シリコン（ポリシリコン）を含み、メモリピラーＭＨの上面まで埋め込まれる。
上述のようなメモリピラーＭＨの構成において、絶縁膜２５がメモリセルトランジスタＭＴの電荷蓄積層として機能し、半導体膜２７内にチャネル領域が形成される。そして、メモリピラーＭＨと導電体２１とが交差する部分が選択トランジスタＳＴ２として機能し、メモリピラーＭＨと導電体２２とが交差する部分がメモリセルトランジスタＭＴ０〜ＭＴ７として機能する。
メモリピラーＭＨの上面上には、導電性の半導体膜３０が設けられる。半導体膜３０は、例えば、Ｎ＋型の不純物がドープされたポリシリコンを含み、メモリピラーＭＨとの界面において少なくとも半導体膜２７及び２９の上面と接続される。また、半導体膜３０は、隣り合う他の半導体膜３０と接触しない程度に、メモリピラーＭＨの上面に沿って、半導体膜２７の外側を覆う。つまり、半導体膜３０の下面の径（面積）は、メモリピラーＭＨの上面における半導体膜２７の径（面積）よりも大きい。なお、後述する通り、半導体膜３０は、半導体膜２７及び２９から選択成長して形成されるため、半導体膜２７及び２９の一部分ともみなし得る。半導体膜３０と同一の層には、メモリピラーＭＨ毎に形成された半導体膜３０の間を埋め込むように、酸化膜４５が設けられる。酸化膜４５は、例えば、酸化物（例えば、二酸化ケイ素（ＳｉＯ２））を含む。
また、メモリピラーＭＨの上方には、選択トランジスタ用ピラーＳＨ（ＳＨａ及びＳＨｂ）が設けられる。選択トランジスタ用ピラーＳＨは、例えば、導電体２３の上方から半導体膜３０に達するように、導電体２３を通過して設けられる。図４に示される例では、選択トランジスタ用ピラーＳＨの下面は、半導体膜３０の上面より下方に位置している。選択トランジスタ用ピラーＳＨは、例えば、ブロック絶縁膜３１、絶縁膜３２、トンネル酸化膜３３、並びに導電性の半導体膜３４及び３５を含む。
より具体的には、選択トランジスタ用ピラーＳＨが形成されるホールは、例えば、半導体膜３０に達する。図４に示される例では、選択トランジスタ用ピラーＳＨａは、メモリピラーＭＨの中心からの偏心が比較的大きい（偏心ｅ１となる）。このため、選択トランジスタ用ピラーＳＨａが形成されるホールの下端は、半導体膜２７及び２９の直上に加えて、ブロック絶縁膜２４、絶縁膜２５、及びトンネル酸化膜２６の直上にも位置する。一方、選択トランジスタ用ピラーＳＨｂは、メモリピラーＭＨの中心からの偏心が比較的小さい（偏心ｅ２となる）。このため、選択トランジスタ用ピラーＳＨａが形成されるホールの下端は、ブロック絶縁膜２４、絶縁膜２５、及びトンネル酸化膜２６の直上には位置せず、半導体膜２７及び２９の直上に位置する。
選択トランジスタ用ピラーＳＨが形成されるホールの内壁にはブロック絶縁膜３１が設けられ、ブロック絶縁膜３１の内壁に絶縁膜３２が設けられ、絶縁膜３２の内壁にトンネル酸化膜３３が設けられ、トンネル酸化膜３３の内壁に半導体膜３４が設けられる。ブロック絶縁膜３１及びトンネル酸化膜３３は、例えば酸化物を含む。絶縁膜３２は、例えば、窒化物を含む。なお、半導体膜３４の内側は、更に異なる材料膜によって埋め込まれていてもよい。図４に示される例では、半導体膜３４の内側は、例えば、アモルファスシリコンを含む半導体膜３５によって埋め込まれている。
半導体膜３４、トンネル酸化膜３３、絶縁膜３２、及びブロック絶縁膜３１がＺ方向に沿って積層された部分には、各種膜３４〜３１を通過して半導体膜３０に達するホールが形成され、当該ホール内に半導体膜３５が埋め込まれる。これにより、半導体膜３４及び３５は、半導体膜３０を介して半導体膜２７及び２９と電気的に接続される。すなわち、半導体膜３０は、メモリピラーＭＨと選択トランジスタ用ピラーＳＨとの間を電気的に接続するコンタクトとして機能する。
上述のような選択トランジスタ用ピラーＳＨの構成において、絶縁膜３２が選択トランジスタＳＴ１の電荷蓄積層として機能し、半導体膜３４内にチャネル領域が形成される。
そして、選択トランジスタ用ピラーＳＨと導電体２３とが交差する部分が選択トランジスタＳＴ１として機能する。このように、選択トランジスタＳＴ１についてもメモリセルトランジスタＭＴと同様に、電荷蓄積層に電荷をトラップさせることができる構造を形成することにより、選択トランジスタＳＴ１の閾値電圧を調整することができる。
なお、半導体膜３４の内側の一部には、半導体膜３５に代えて、絶縁膜が設けられていてもよい。この場合においても、各種膜３４〜３１を通過して半導体膜３０に達するホールの内壁には半導体膜３５が埋め込まれる。これにより、半導体膜３４及び３５は、半導体膜３０を介して半導体膜２７及び２９と電気的に接続される。
導電体２３ａ及び２３ｂは、ストリングユニットＳＵ０とＳＵ１との境界において、絶縁膜３６によって電気的に切断される。絶縁膜３６は、例えば、導電体２３の下方とメモリピラーＭＨの上方との間の層に達するように、導電体２３を通過して設けられる。このように、絶縁膜３６がメモリピラーＭＨの上方に設けられるため、複数のメモリピラーＭＨは、絶縁膜３６の配置に依らず、半導体基板の上方において等しい間隔ｄＭＨで設けられることができる。
なお、図４に示した構造はあくまで一例であり、その他の構造についても適宜適用可能である。例えば、図４に示した半導体基板と導電体２１との間には、ソース線ＳＬとして機能する導電体（図示せず）が更に設けられてもよい。また、当該導電体と半導体基板との間には、ロウデコーダ１５やセンスアンプ１６として機能する周辺回路が構成される積層構造体（図示せず）が更に設けられてもよい。
また、図４の例では、導電体２１〜２３がそれぞれ４層、８層、及び４層の場合が説明されたが、これに限らず、導電体２１〜２３は、任意の層数が適用可能である。加えて、導電体２１と２２との間、及び導電体２２と導電体２３との間には、ダミー電極として更なる導電体が積層されていてもよい。
１．２ メモリセルアレイの製造方法について
次に、第１実施形態に係る半導体メモリの製造方法について図５〜図１７を用いて説明する。図５〜図８、及び図１０〜図１７は、第１実施形態に係る半導体メモリの製造方法を説明するための断面図であり、メモリピラーＭＨ及び選択トランジスタ用ピラーＳＨが形成される工程が主に示される。また、図９は、図８に示される製造過程における半導体メモリを上方から見た平面図である。
まず、図５に示すように、Ｐ型ウェル領域２０の上方に置換材４１と絶縁膜４３とが交互に積層される。置換材４１及び絶縁膜４３の積層体の上方には、置換材４２と絶縁膜４３とが更に交互に積層される。置換材４２及び絶縁膜４３の積層体の上方には、絶縁膜４４が更に設けられる。置換材４１及び４２は、例えば、窒化ケイ素（ＳｉＮ）を含み、絶縁膜４３及び４４は、例えば、二酸化ケイ素（ＳｉＯ２）を含む。
置換材４１及び４２、並びに絶縁膜４３及び４４の積層体のうち、メモリピラーＭＨが形成される予定の領域には、例えば、異方性エッチングによって、当該積層体を通過してＰ型ウェル領域２０に達するホールＨ１が形成される。各ホールＨ１は、例えば、互いに等しい間隔ｄＭＨだけ離れるように形成され得る。ホールＨ１の内壁には、例えば、ＣＶＤ（Chemical vapor deposition）によって、ブロック絶縁膜２４、絶縁膜２５、トンネル酸化膜２６、及び半導体膜２７が順次形成される。
続いて、図６に示すように、全面にわたって、絶縁膜２８が形成される。ホールＨ１は、半導体膜２９が形成される予定の空間Ｈ２を残して、絶縁膜２８によって埋め込まれる。
より具体的には、まず、絶縁膜４４の上面を覆いつつ半導体膜２７の内側を埋めるように、全面にわたって絶縁膜２８が形成される。これに伴い、半導体膜２７の内側におけるホールＨ１と絶縁膜４４とが交差する部分には、例えば、ボイド（図示せず）が形成される。続いて、絶縁膜４４の上面上まで絶縁膜２８がエッチバックされる。これに伴い、ボイドは、絶縁膜２８の上方の空間と繋がる。その後、再び全面にわたって絶縁膜２８が形成されることにより、ボイドが形成されることなく、ホールＨ１内が絶縁膜２８で埋め込まれる。続いて、再び絶縁膜２８がエッチバックされ、半導体膜２９が形成される予定の空間Ｈ２が形成される。これにより、絶縁膜２８の上面上は、ボイドによる凹凸が生じることなく、平坦に形成される。
続いて、図７に示すように、全面にわたって、例えばＣＶＤによって半導体膜２９が形成される。これにより、絶縁膜４４の上面に半導体膜２９が形成されると共に、空間Ｈ２内が半導体膜２９で埋め込まれる。その後、半導体膜２９は、絶縁膜４４の上面上までエッチバックされる。これにより、メモリピラーＭＨが形成される。
続いて、図８に示すように、例えば、半導体膜２７及び２９を選択成長させることにより、メモリピラーＭＨの上面を覆うようにドーム状の半導体膜３０が形成される。半導体膜３０は、例えば、ポリシリコンを含む。これにより、半導体膜３０は、メモリピラーＭＨの上面上において、ＸＹ平面に沿って半導体膜２７よりも幅ｄｘｙ外側まで形成されると共に、Ｚ方向に沿って、メモリピラーＭＨの上面上から高さｄｚ上方まで形成される。なお、長さｄｘｙ及びｄｚは、例えば、隣り合うメモリピラーＭＨ上の他の半導体膜３０が接しない範囲内であり、２０ナノメートル（ｎｍ）以上であることが好ましい。
図８に示された製造過程における上方からの平面図が、図９に示される。すなわち、図９では、絶縁膜４４及びメモリピラーＭＨ上に形成された半導体膜３０を上方から見た形状が示される。また、図９では、二点鎖線で、半導体膜２７の外縁が示されている。
上述の通り、半導体膜３０は、半導体膜２７及び２９を選択成長させることによって形成される。このため、図９に示すように、半導体膜３０の下面における外縁は、半導体膜２７の外縁から等間隔な幅（長さｄｘｙだけ外側に離れた位置）に位置する。つまり、半導体膜３０は、半導体膜２７に対して、偏心することなく形成される。
続いて、図１０に示すように、ドーム状に形成された半導体膜３０上を覆うように酸化膜４５が形成される。このため、酸化膜４５の上面は、滑らかに***した形状となり得る。酸化膜４５は、酸化物を含み、例えば、二酸化ケイ素（ＳｉＯ２）を含む。
続いて、図１１に示すように、例えば、ＣＭＰ（Chemical mechanical polishing）及びエッチバックによって酸化膜４５及び半導体膜３０が平坦化される。このとき、平坦化された半導体膜３０の上面から酸化膜４５が除去される。これにより、メモリピラーＭＨ及び絶縁膜４４の上面には、メモリピラーＭＨ毎に形成された半導体膜３０の間に、酸化物の酸化膜４５が埋め込まれた層が形成される。
なお、半導体膜３０と酸化膜４５の層が形成された後、半導体膜３０及び２９には、イオン注入によってＮ＋型不純物がドープされる。これにより、選択トランジスタＳＴ１とメモリセルトランジスタＭＴとの間の接触抵抗が更に低減される。
続いて、図１２に示すように、酸化膜４５及び半導体膜３０上には、絶縁膜４６が設けられる。絶縁膜４６上には、置換材４７と絶縁膜４８とが交互に積層される。最上層の置換材４７の上方には、絶縁膜４９が更に設けられる。置換材４７は、例えば、窒化ケイ素（ＳｉＮ）を含み、絶縁膜４６、４８及び４９は、例えば、二酸化ケイ素（ＳｉＯ２）を含む。
続いて、図１３に示すように、置換材４７、並びに絶縁膜４６、絶縁膜４８及び絶縁膜４９の積層体のうち、選択トランジスタ用ピラーＳＨが形成される予定の領域には、例えば、異方性エッチングによって、当該積層体を通過して半導体膜３０に達するホールＨ３（Ｈ３ａ及びＨ３ｂ）が形成される。同一のストリングユニットＳＵ内に形成されたホールＨ３同士は、例えば、互いに等しい間隔ｄＳＨだけ離れるように形成され得る。ホールＨ３の中心からメモリピラーＭＨの中心までの偏心量は、ホールＨ３の位置に応じてそれぞれ異なり得る。
図１３に示される例では、ホールＨ３ａは、メモリピラーＭＨとの偏心量が比較的大きい（偏心ｅ１となる）。一方、ホールＨ３ｂは、メモリピラーＭＨとの偏心量が比較的小さい（偏心ｅ２となる）。ホールＨ３内には、ブロック絶縁膜３１、絶縁膜３２、トンネル酸化膜３３、及び半導体膜３４が順次形成される。
続いて、図１４に示すように、例えば、異方性エッチングによって、ホールＨ３の底に形成された半導体膜３４、トンネル酸化膜３３、絶縁膜３２、及びブロック絶縁膜３１を通過して半導体膜３０に達するホールＨ４が形成される。
続いて、図１５に示すように、ホールＨ３及びＨ４を埋め込むように、半導体膜３５が形成される。これにより、半導体膜３４及び３５は、半導体膜３０を介して、半導体膜２７及び２９と電気的に接続される。
続いて、図１６に示すように、置換材４１、４２、及び４７がそれぞれ導電体２１〜２３に置換される。上述のように、置換材４１、４２、及び４７は、いずれも窒化膜であるため、例えば、酸化膜に対して窒化膜の選択比を大きく取ることができるウェットエッチングにより、同時に除去することができる。その後、置換材４１、４２、及び４７が除去されたことにより生じた空間に、それぞれ導電体２１〜２３が成膜される。導電体２１及び２２はそれぞれ、選択ゲート線ＳＧＳ、及びワード線ＷＬ０〜ＷＬ７として機能する。
続いて、図１７に示すように、ストリングユニットＳＵ間で選択ゲート線ＳＧＤを電気的に切断するためのスリットＳＨＥが形成される。具体的には例えば、異方性エッチングによって、互いに隣り合うストリングユニットＳＵ（図１７の例では、ストリングユニットＳＵ０及びＳＵ１）の境界に相当する位置において、絶縁膜３６を形成するための溝（図示せず）が形成される。当該溝は、例えば、絶縁膜４８及び絶縁膜４９、並びに導電体２３を通過して、導電体２３の下方かつメモリピラーＭＨの上方の深さに達する。その後、当該溝内に絶縁膜３６が埋め込まれる。これにより、導電体２３は、互いに電気的に切断された導電体２３ａ及び２３ｂに分割される。導電体２３ａ及び２３ｂはそれぞれ、ストリングユニットＳＵ０の選択ゲート線ＳＧＤ０、及びストリングユニットＳＵ１の選択ゲート線ＳＧＤ１として機能する。
以上により、メモリピラーＭＨ及び選択トランジスタ用ピラーＳＨが形成される工程が終了する。
１．３ 本実施形態に係る効果について
第１実施形態によれば、メモリの電流経路内の接触抵抗の増加を抑制することができる。本効果について、以下に説明する。
メモリピラーＭＨの上面上には、半導体膜２９から選択成長させた半導体膜３０が形成される。半導体膜３０は、半導体膜２９及び２７の上面上を覆い、メモリピラーＭＨの上面上において、半導体膜２９及び２７の外側に沿って広がる。そして、メモリピラーＭＨ毎に形成された半導体膜３０の間を埋め込むように酸化膜４５が形成され、半導体膜３０の側面が酸化膜４５によって覆われる。選択トランジスタ用ピラーＳＨは、底が半導体膜３０に達するように形成され、当該底を通過するホールＨ４に半導体膜３５が埋め込まれる。これにより、選択トランジスタＳＴ１のチャネルとして機能する半導体膜３４と、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ２のチャネルとして機能する半導体膜２７とは、半導体膜２９、３０、及び３５を介して電気的に接続される。このため、ＮＡＮＤストリングＮＳ内の電流経路における接触抵抗の増加を抑制することができる。
補足すると、第１実施形態に係るＮＡＮＤストリングＮＳは、メモリセルトランジスタＭＴが形成されるメモリピラーＭＨと、選択トランジスタＳＴ１が形成される選択トランジスタ用ピラーＳＨとが個別に形成される。これにより、スリットＳＨＥは、メモリピラーＭＨの上方に形成することができる。このため、メモリピラーＭＨは、スリットＳＨＥの配置に依らず、半導体基板上に等間隔に（稠密に）配置することができる。しかしながら、メモリピラーＭＨが稠密に配置されることにより、選択トランジスタ用ピラーＳＨを形成する領域のマージンが低下する可能性がある。特に、スリットＳＨＥ又はＳＬＴに隣り合う選択トランジスタ用ピラーＳＨａは、対応するメモリピラーＭＨの半導体膜２７及び２９の直上に形成することが困難となり得る。この場合、メモリピラーＭＨ内に形成された半導体膜２７及び２９と、選択トランジスタ用ピラーＳＨに形成された半導体膜３５との接触面積が低下し、ひいては、ＮＡＮＤストリングＮＳの電流経路内の接触抵抗が増加する可能性がある。
第１実施形態によれば、メモリピラーＭＨと選択トランジスタ用ピラーＳＨとの間には、半導体膜３０及び酸化膜４５を含む層が形成される。半導体膜３０は、半導体膜２７及び２９からポリシリコンを選択成長させることにより、メモリピラーＭＨの上面において、ＸＹ平面に沿って、半導体膜２７よりも外側の領域を覆う。また、半導体膜３０は、メモリピラーＭＨの上面から上方に向かっても、所定の膜厚を有するように形成される。これにより、メモリピラーＭＨの中心から大きく偏心した位置に形成された選択トランジスタ用ピラーＳＨａのような場合においても、半導体膜３５と半導体膜３０との間の接触面積を確保することができ、ひいては、接触抵抗の増加を抑制することができる。
また、上述の通り、半導体膜３０は、半導体膜２７及び２９から選択成長させるため、半導体膜３０は、メモリピラーＭＨの中心に対して等方性を有しつつ形成される。これにより、リソグラフィを伴う形成工程のように下層との合わせずれが発生する懸念が無いため、半導体膜３０をメモリピラーＭＨから偏心させることなく、半導体膜２７の上面から外側に向かって同じ幅（長さｄｘｙ）で広がるように成長させることができる。このため、選択トランジスタ用ピラーＳＨがメモリピラーＭＨに対してどの方向に偏心しても、長さｄｘｙ分だけ接触面積を広げることができる。
また、半導体膜３０は、メモリピラーＭＨの形成後に上乗せして形成されるため、メモリピラーＭＨが形成されるホールＨ１の深さは、半導体膜３０の有無に依らない。このため、メモリピラーＭＨが形成されるホールＨ１の開口部の径を広げることによって半導体膜３０に相当する層を形成する場合に比べて、半導体膜３０の膜厚分だけホールＨ１の深さを浅くすることができる。したがって、上述の場合よりもホールＨ１上面の径を小さく形成することができ、ひいては、メモリピラーＭＨをより稠密に並べることができる。
また、半導体膜３０の側面上には、酸化物を含む酸化膜４５が形成される。酸化物は、窒化物に比べて誘電率が低い。このため、半導体膜３０の側面上に窒化物が形成される場合よりも、メモリピラーＭＨと選択トランジスタ用ピラーＳＨとの間の配線の寄生容量の増加を抑制することができる。
１．４ 変形例
第１実施形態に係る半導体メモリは、上述した例に限らず、種々の変形が可能である。例えば、第１実施形態に係るＮＡＮＤストリングＮＳは、半導体膜３０をドーム状に選択成長させた後、上面を平坦化させる場合について説明したが、これに限られない。以下では、第１実施形態と異なる構造について説明する。
図１８は、第１実施形態の変形例に係る半導体メモリのメモリセルアレイの構造を説明するための断面図である。図１８では、半導体膜３０がドーム状に形成されたまま、半導体膜３０の上方の積層構造が形成される場合の一例が示される。
図１８に示すように、半導体膜２９をシードとして半導体膜３０を選択成長させた後、当該半導体膜３０を平坦化する工程が省略される。このため、半導体膜３０は、例えば、メモリピラーＭＨの中心上が最も厚く形成され、径方向に沿って緩やかに薄くなっていくドーム形状を有する。
また、酸化膜４５は、ドーム形状の半導体膜３０上を覆うように形成される。このため、酸化膜４５の上面上は、半導体膜３０の上方が盛り上がるように波打つ形状となる。同様に、酸化膜４５上に形成される導電体２３、及び導電体２３間に形成される層間絶縁膜についても、半導体膜３０の上方が盛り上がるように波打つ形状となる。
第１変形例によれば、半導体膜３０がドーム形状のまま選択トランジスタＳＴ１に対応する層が形成される。これにより、半導体膜３０を平坦化する工程を省略することができる。なお、半導体膜３０がドーム形状であっても、第１実施形態と同様に、半導体膜３０は、隣り合う他の半導体膜３０と接触しない程度に、メモリピラーＭＨの上面に沿って、半導体膜２７の外側を覆う。これにより、選択トランジスタ用ピラーＳＨの中心がメモリピラーＭＨの中心から偏心するように形成された場合においても、半導体膜３５と半導体膜３０との接触面積を確保することができる。したがって、第１実施形態と同様に、メモリの電流経路内の接触抵抗の増加を抑制することができる。
２． 第２実施形態
次に、第２実施形態に係る半導体メモリについて説明する。第１実施形態では、メモリピラーＭＨの上面上に、半導体膜２７及び２９よりも外側に広がる半導体膜３０が選択成長によって形成された。そして、半導体膜３０に達するように選択トランジスタ用ピラーＳＨに対応するホールＨ３及びＨ４が形成されることにより、半導体膜３４と２７とが電気的に接続される場合について説明した。第２実施形態では、メモリピラーＭＨに達するように選択トランジスタ用ピラーＳＨに対応するホールが形成される点、及び当該ホールのうち少なくともメモリピラーＭＨ内に形成された部分を半導体膜２７及び２９からエピタキシャル成長させた半導体膜で埋め込む点において、第１実施形態と主に異なる。
以下の説明では、第１実施形態と異なる構成及び製造工程について主に説明し、同等の構成及び製造工程については、その説明を省略する。
２．１ メモリセルアレイの構造について
図１９は、第２実施形態に係る半導体メモリのメモリセルアレイの構造を説明するための断面図である。図１９は、第１実施形態において説明された図４に対応する。なお、図１９では、層間絶縁膜は、導電体２２と導電体２３との間の膜を除いて適宜省略されて示される。
図１９に示すように、Ｐ型ウェル領域２０の上方には、例えば、４層の導電体２１、８層の導電体２２、及び１層の導電体２３が層間絶縁膜を介して順に積層されている。また、図４と同様の構成を有するメモリピラーＭＨが導電体２２及び２１を通過して設けられる。なお、図１９では、層間絶縁膜のうち、導電体２２と導電体２３との間に設けられた絶縁膜４４及び５０が図示されている。絶縁膜５０は、絶縁膜４４及びメモリピラーＭＨの上面上に設けられ、メモリピラーＭＨと導電体２３との間を埋める。
メモリピラーＭＨ上には、半導体膜３７（３７ｃ及び３７ｄ）が設けられる。半導体膜３７は、対応するメモリピラーＭＨ上に形成されたホール内に設けられる。当該ホールの下端の形状は、選択トランジスタ用ピラーＳＨ（ＳＨｃ及びＳＨｄ）のメモリピラーＭＨからの偏心の大きさに応じて異なり得る。
図１９の例では、選択トランジスタ用ピラーＳＨｃは、メモリピラーＭＨの中心からの偏心が比較的大きい（偏心ｅ１となる）。このため、ホールは、半導体膜２７及び２９に加え、ブロック絶縁膜２４、絶縁膜２５、及びトンネル酸化膜２６がエッチングされて形成される。ホールの下端の位置は、ブロック絶縁膜２４、絶縁膜２５、及びトンネル酸化膜２６上の方が、半導体膜２７及び２９上よりも下方に位置するような段差を有する。半導体膜３７ｃは、少なくともホール下端における上述の段差を埋め込むように形成されるため、半導体膜２７の外側面の上端部の一部分から側方に***した部分３７ｃ１を含む。言い換えると、半導体膜３７ｃの部分３７ｃ１の外側面上及び下面上には、ブロック絶縁膜２４、絶縁膜２５、及びトンネル酸化膜２６が形成されている。
一方、選択トランジスタ用ピラーＳＨｄは、メモリピラーＭＨの中心からの偏心が比較的小さい（偏心ｅ２となる）。このため、半導体膜３７ｄは、半導体膜２７及び２９上に形成されたホールを埋め込む。
なお、図１９の例では、半導体膜３７は、ホールの下端の形状に依らず、メモリピラーＭＨの上面から導電体２３の下面までの間の所定の高さまで埋め込まれる。すなわち、半導体膜３７ｃは、半導体膜２７の外側面の上端部の一部分から側方に***した部分３７ｃ１と、当該部分３７ｃ１の上面上に接続された部分３７ｃ２と、を含む。なお、半導体膜３７は、半導体膜２７及び２９からエピタキシャル成長させて形成されるため、半導体膜２７及び２９の一部分ともみなし得る。半導体膜３７は、例えば、メモリピラーＭＨの上面から４０ナノメートル（ｎｍ）以上の高さを有することが好ましい。
半導体膜３７ｃ及び３７ｄ上にはそれぞれ、選択トランジスタ用ピラーＳＨｃ及びＳＨｄが設けられる。選択トランジスタ用ピラーＳＨは、例えば、導電体２３の上方から半導体膜３７に達するように、導電体２３を通過して設けられる。選択トランジスタ用ピラーＳＨは、例えば、ブロック絶縁膜３１、絶縁膜３２、トンネル酸化膜３３、並びに半導体膜３４及び３５を含む。
選択トランジスタ用ピラーＳＨが形成されるホールの内壁にはブロック絶縁膜３１が設けられ、ブロック絶縁膜３１の内壁には絶縁膜３２が設けられ、絶縁膜３２の内壁にはトンネル酸化膜３３が設けられ、トンネル酸化膜３３の内壁には半導体膜３４が設けられる。半導体膜３４の内側には、例えば、半導体膜３５が埋め込まれる。
具体的には、半導体膜３４、トンネル酸化膜３３、絶縁膜３２、及びブロック絶縁膜３１がＺ方向に沿って積層された部分には、各種膜３４〜３１を通過して半導体膜３７に達する更なるホールが設けられ、当該更なるホール内に半導体膜３５が埋め込まれる。これにより、半導体膜３４及び３５は、半導体膜３７を介して半導体膜２７及び２９と電気的に接続される。すなわち、半導体膜３７は、メモリピラーＭＨと選択トランジスタ用ピラーＳＨとの間を電気的に接続するコンタクトとして機能する。
２．２ メモリセルアレイの製造方法について
次に、第２実施形態に係る半導体メモリの製造方法について図２０〜図２９を用いて説明する。図２０〜図２９は、第２実施形態に係る半導体メモリの製造方法を説明するための断面図であり、メモリピラーＭＨ及び選択トランジスタ用ピラーＳＨが形成される工程が主に示される。なお、以下の説明では、ストリングユニットＳＵ０及びＳＵ１は、スリットＳＨＥを中心として、Ｘ方向にほぼ対称に形成されるものとして説明する。
まず、第１実施形態において説明された図５〜図７に対応する工程が実行される。すなわち、Ｐ型ウェル領域２０の上方に置換材４１及び４２並びに絶縁膜４３及び４４を含む積層体が形成されると共に、当該積層体を通過するメモリピラーＭＨが形成される。
続いて、図２０に示すように、絶縁膜４４及びメモリピラーＭＨの上面上には、絶縁膜５０が設けられる。絶縁膜５０上には、１層の導電体２３が設けられ、導電体２３上には、絶縁膜４９が更に設けられる。
続いて、図２１に示すように、選択トランジスタ用ピラーＳＨｃ及びＳＨｄが形成される予定の領域に対して異方性エッチングが実行される。これにより、絶縁膜４９、導電体２３、及び絶縁膜５０を通過してメモリピラーＭＨの内部に達するホールＨ５（Ｈ５ｃ及びＨ５ｄ）が形成される。ホールＨ５の中心からメモリピラーＭＨの中心までの偏心量は、ホールＨ５の位置に応じてそれぞれ異なり得る。
図２１に示される例では、偏心量が比較的大きい（偏心ｅ１となる）ホールＨ５ｃの下端では、半導体膜２７及び２９に加え、よりエッチングされ易いブロック絶縁膜２４、絶縁膜２５、及びトンネル酸化膜２６もエッチングガスに曝される。したがって、ホールＨ５ｃの下端では、半導体膜２７及び２９がエッチングされた面よりも、ブロック絶縁膜２４、絶縁膜２５、及びトンネル酸化膜２６がエッチングされた面の方が下方に位置する。つまり、ホール５ｃの下端のうちブロック絶縁膜２４、絶縁膜２５、及びトンネル酸化膜２６がエッチングされる部分には、ホールＨ５ｃ１が形成される。一方、偏心量が比較的小さい（偏心ｅ２となる）ホールＨ５ｄの下端では、ブロック絶縁膜２４、絶縁膜２５、及びトンネル酸化膜２６がエッチングされないため、平坦な面が形成される。
なお、半導体膜２７及び２９は、エッチングされることによってダメージを受ける。これにより、エッチングされた半導体膜２７及び２９の上面上には、酸化膜が形成される。より具体的には、ホールＨ５ｃの半導体膜２７及び２９上には、酸化膜５１ｃが形成され、ホールＨ５ｄの半導体膜２７及び２９上には、酸化膜５１ｄが形成される。このため、エッチングが終了した直後において、ホールＨ５ｄの下端では、半導体膜２７及び２９は露出しない可能性がある。一方、ホールＨ５ｃの下端では、半導体膜２７が、半導体膜２７及び２９のエッチング面とブロック絶縁膜２４、絶縁膜２５、及びトンネル酸化膜２６のエッチング面との段差部分（ホールＨ５ｃ１の側面）で露出し得る。
続いて、図２２に示すように、選択ＣＶＤ（Selective CVD）により、ホールＨ５ｃ１の側面から、半導体膜３７ｃの部分３７ｃ１を選択的にエピタキシャル成長させる。半導体膜３７ｃの部分３７ｃ１は、半導体膜２７の側面に垂直な方向（すなわち、ＸＹ平面に沿う横方向（lateral direction））に沿って成長する。このため、ホールＨ５ｃ１が半導体膜３７ｃの部分３７ｃ１によって埋め込まれる。
続いて、図２３に示すように、酸化膜５１ｃ及び５１ｄが除去される。
続いて、図２４に示すように、選択ＣＶＤにより、ホールＨ５ｃの下端上の半導体膜２７、２９、及び３７ｃの部分３７ｃ１から半導体膜３７ｃの部分３７ｃ２を、ホールＨ５ｄの下端上の半導体膜２７及び２９から半導体膜３７ｄを、それぞれエピタキシャル成長させる。これにより、ホールＨ５ｃ及びＨ５ｄにはそれぞれ、半導体膜３７ｃ及び３７ｄが、メモリピラーＭＨの上方かつ導電体２３の下方の位置まで埋め込まれる。
なお、半導体膜３７が形成された後、半導体膜３７及び２９は、例えば、イオン注入によってＮ＋型不純物がドープされる。これにより、選択トランジスタＳＴ１とメモリセルトランジスタＭＴとの間の接触抵抗が更に低減される。
続いて、図２５に示すように、ホールＨ５ｃ内の半導体膜３７ｃ上の空間、及びホールＨ５ｄ内の半導体膜３７ｄ上の空間には、例えば、ＣＶＤによって、ブロック絶縁膜３１、絶縁膜３２、トンネル酸化膜３３、及び半導体膜３４が順次形成される。
続いて、図２６に示すように、例えば、異方性エッチングによって、半導体膜３４、トンネル酸化膜３３、絶縁膜３２、及びブロック絶縁膜３１を通過して半導体膜３７に達するホールＨ６が形成される。
続いて、図２７に示すように、例えば、ＣＶＤによって、ホールＨ６及びＨ５を埋め込むように、半導体膜３５が形成される。これにより、半導体膜３４及び３５は、半導体膜３７を介して、半導体膜２７及び２９と電気的に接続される。
続いて、図２８に示すように、置換材４１及び４２がそれぞれ導電体２１及び２２に置換される。上述のように、置換材４１及び４２は、いずれも窒化物であるため、例えば、酸化物である絶縁膜４３、４４、４９、及び５０に対して窒化膜の選択比を大きく取ることができるウェットエッチングにより、同時に除去することができる。その後、置換材４１及び４２が除去されたことにより生じた空間に、それぞれ導電体２１及び２２が成膜される。導電体２１及び２２はそれぞれ、選択ゲート線ＳＧＳ、及びワード線ＷＬ０〜ＷＬ７として機能する。
続いて、図２９に示すように、ストリングユニットＳＵ間で選択ゲート線ＳＧＤを電気的に切断するためのスリットＳＨＥが形成される。具体的には例えば、異方性エッチングによって、互いに隣り合うストリングユニットＳＵ（図２９の例では、ストリングユニットＳＵ０及びＳＵ１）の境界に相当する位置において、絶縁膜３６を形成するための溝（図示せず）が形成される。当該溝は、例えば、絶縁膜４９、及び導電体２３を通過して、導電体２３の下方かつメモリピラーＭＨの上方の深さに達する。その後、当該溝内に絶縁膜３６が埋め込まれる。これにより、導電体２３は、互いに電気的に切断された導電体２３ａ及び２３ｂに分割される。導電体２３ａ及び２３ｂはそれぞれ、ストリングユニットＳＵ０の選択ゲート線ＳＧＤ０、及びストリングユニットＳＵ１の選択ゲート線ＳＧＤ１として機能する。
以上により、メモリピラーＭＨ及び選択トランジスタ用ピラーＳＨが形成される工程が終了する。
２．３ 本実施形態に係る効果について
第２実施形態によれば、選択トランジスタ用ピラーＳＨを形成するために、メモリピラーＭＨに達するホールＨ５が形成される。選択トランジスタ用ピラーＳＨがメモリピラーＭＨに対して大きく偏心する場合、ホールＨ５ｃ内には、ブロック絶縁膜２４、絶縁膜２５、及びトンネル酸化膜２６が半導体膜２７及び２９より深くエッチングされることにより、ホールＨ５ｃ１が更に形成される。ホールＨ５ｃ１は、ホールＨ５ｃ１の側面上の半導体膜２７からエピタキシャル成長させた半導体膜３７ｃの部分３７ｃ１によって埋め込まれる。これにより、選択トランジスタ用ピラーＳＨが偏心して形成されたことによって半導体膜３５が各種膜２４〜２６の直上に位置するような場合においても、半導体膜３５と半導体膜３７ｃとの間の接触面積を確保することができる。したがって、ＮＡＮＤストリングＮＳ内の接触抵抗の増加を抑制することができる。
また、半導体膜３７ｃは、ホールＨ５ｃ１を埋め込んだ状態から更にエピタキシャル成長させることによって、メモリピラーＭＨより上方、かつ導電体２３より下方の位置に達する。これにより、半導体膜３７を形成しない場合よりも、ホールＨ５の径に対する制約を緩和することができる。補足すると、接触抵抗の増加を抑制するためには、半導体膜３５が形成されるホールＨ６内に露出される半導体膜３７の表面積は、所定の大きさを有することが好ましい。一方、選択トランジスタＳＴ１の特性を向上させるためには、選択トランジスタ用ピラーＳＨに形成される各種膜３１〜３４は、所定の厚さを有することが好ましく、ホールＨ５の径が一定の条件下では各種膜３１〜３４の厚さを厚くするほど、ホールＨ６の底面に露出される半導体膜３７の面積は小さくなり得る。
第２実施形態によれば、各種膜３１〜３４は、メモリピラーＭＨより上方までエピタキシャル成長させた半導体膜３７上に形成される。これにより、ホールＨ５の径や各種膜３１〜３４の厚さには関係なく、半導体膜３７のＺ方向に沿う高さの分だけ、ホールＨ６内に露出される半導体膜３７の表面積をホールＨ６の側面で確保することができる。このため、ホールＨ６への半導体膜３７の露出面積を大きくしつつ、各種膜３１〜３４の膜厚をより厚く形成することができる。したがって、ＮＡＮＤストリングＮＳ内の接触抵抗の増加を抑制しつつ、各種膜３４〜３１の膜厚上限への制約を緩和することができる。
３． 第３実施形態
次に、第３実施形態に係る半導体メモリについて説明する。第２実施形態では、選択トランジスタ用ピラーＳＨが形成されるホールＨ５内に半導体膜３７を形成した後、各種膜３１〜３４を形成する場合について説明した。第３実施形態では、選択トランジスタ用ピラーＳＨが形成されるホール内に、まずブロック絶縁膜３１、及び絶縁膜３２を形成し、その下面を通過する更なるホールが形成される。そして、当該更なるホール内を埋め込む半導体膜３７を形成した後に、半導体膜３７上にトンネル酸化膜３３及び半導体膜３４が形成される点において、第２実施形態と異なる。
以下の説明では、第２実施形態と異なる構成及び製造工程について主に説明し、同等の構成及び製造工程については、その説明を省略する。
３．１ メモリセルアレイの構造について
図３０は、第３実施形態に係る半導体メモリのメモリセルアレイの構造を説明するための断面図である。図３０は、第２実施形態において説明された図１９に対応する。なお、図３０では、層間絶縁膜は、導電体２２と導電体２３との間の膜を除いて適宜省略されて示される。
図３０に示すように、Ｐ型ウェル領域２０の上方には、図１９と同様、例えば、４層の導電体２１、８層の導電体２２、及び１層の導電体２３が層間絶縁膜を介して順に積層されている。また、図１９と同様の構成を有するメモリピラーＭＨが導電体２２及び２１を通過して設けられる。なお、図３０では、層間絶縁膜のうち、導電体２２と導電体２３との間に設けられた絶縁膜４４及び５０が図示されている。絶縁膜５０は、絶縁膜４４及びメモリピラーＭＨの上面上に設けられ、メモリピラーＭＨと導電体２３との間を埋める。
メモリピラーＭＨ上には、半導体膜３７（３７ｆ及び３７ｇ）が設けられる。半導体膜３７は、対応するメモリピラーＭＨ上に形成されたホール内に設けられる。当該ホールの下端の形状は、選択トランジスタ用ピラーＳＨ（ＳＨｆ及びＳＨｇ）のメモリピラーＭＨからの偏心の大きさに応じて異なり得る。
図３０の例では、選択トランジスタ用ピラーＳＨｆは、メモリピラーＭＨの中心からの偏心が比較的大きい（偏心ｅ１となる）。このため、ホールは、半導体膜２７及び２９に加え、ブロック絶縁膜２４、絶縁膜２５、及びトンネル酸化膜２６がエッチングされて形成される。ホールの下端の位置は、ブロック絶縁膜２４、絶縁膜２５、及びトンネル酸化膜２６上の方が、半導体膜２７及び２９上よりも下方に位置するような段差を有する。半導体膜３７ｆは、少なくともホール下端における上述の段差を埋め込むように形成されるため、半導体膜２７の外側面の上端部の一部分から側方に***した部分３７ｆ１を含む。
一方、選択トランジスタ用ピラーＳＨｇは、メモリピラーＭＨの中心からの偏心が比較的小さい（偏心ｅ２となる）。このため、半導体膜３７ｇは、半導体膜２７及び２９上に形成されたホールを埋め込む。
なお、図３０の例では、半導体膜３７は、ホールの下端の形状に依らず、メモリピラーＭＨの上面から導電体２３の下面までの間の所定の高さまで埋め込まれる。すなわち、半導体膜３７ｆは、半導体膜２７の外側面の上端部の一部分から側方に***した部分３７ｆ１と、当該部分３７ｆ１の上面上に接続された部分３７ｆ２と、を含む。なお、後述する通り、半導体膜３７は、半導体膜２７及び２９からエピタキシャル成長して形成されるため、半導体膜２７及び２９の一部分ともみなし得る。半導体膜３７は、例えば、メモリピラーＭＨの上面から４０ナノメートル（ｎｍ）以上の高さを有することが好ましい。
また、ホールの内壁には、ブロック絶縁膜３１が設けられ、ブロック絶縁膜３１の内壁には絶縁膜３２が設けられる。そして、半導体膜３７は、ブロック絶縁膜３１及び絶縁膜３２が設けられたホール内に形成される。半導体膜３７が形成されたホールの内壁にはトンネル酸化膜３３が設けられ、トンネル酸化膜３３の内壁には半導体膜３４が設けられる。半導体膜３４の内側には、例えば、半導体膜３５が埋め込まれる。
具体的には、半導体膜３４及びトンネル酸化膜３３がＺ方向に沿って積層された部分には、半導体膜３４及びトンネル酸化膜３３を通過して半導体膜３７に達する更なるホールが設けられ、当該更なるホール内に半導体膜３５が埋め込まれる。これにより、半導体膜３４及び３５は、半導体膜３７を介して半導体膜２７及び２９と電気的に接続される。すなわち、半導体膜３７は、メモリピラーＭＨと選択トランジスタ用ピラーＳＨとの間を電気的に接続するコンタクトとして機能する。
３．２ メモリセルアレイの製造方法について
次に、第３実施形態に係る半導体メモリの製造方法について図３１〜図３７を用いて説明する。図３１〜図３７は、第３実施形態に係る半導体メモリの製造方法を説明するための断面図であり、メモリピラーＭＨ及び選択トランジスタ用ピラーＳＨが形成される工程が主に示される。なお、以下の説明では、ストリングユニットＳＵ０及びＳＵ１は、スリットＳＨＥを中心として、Ｘ方向にほぼ対称に形成されるものとして説明する。
まず、第２実施形態において説明された図２０に対応する工程までが実行される。すなわち、Ｐ型ウェル領域２０の上方に置換材４１及び４２並びに絶縁膜４３及び４４を含む積層体が形成されると共に、当該積層体を通過するメモリピラーＭＨが形成される。絶縁膜４４及びメモリピラーＭＨの上面上には、絶縁膜５０が設けられる。絶縁膜５０上には、１層の導電体２３が設けられ、導電体２３上には、絶縁膜４９が更に設けられる。
続いて、図３１に示すように、選択トランジスタ用ピラーＳＨｆ及びＳＨｇが形成される予定の領域に対して異方性エッチングが実行される。これにより、絶縁膜４９、導電体２３、及び絶縁膜５０を通過してメモリピラーＭＨ上に達するホールＨ７（Ｈ７ｆ及びＨ７ｇ）が形成される。ホールＨ７の中心からメモリピラーＭＨの中心までの偏心量は、ホールＨ７の位置に応じてそれぞれ異なり得る。
図３１に示される例では、ホールＨ７ｆは、メモリピラーＭＨとの偏心量が比較的大きい（偏心ｅ１となる）。一方、ホールＨ７ｇは、メモリピラーＭＨとの偏心量が比較的小さい（偏心ｅ２となる）。ホールＨ７ｆ及びＨ７ｇ内には、ブロック絶縁膜３１及び絶縁膜３２が順次形成される。
続いて、図３２に示すように、例えば、異方性エッチングによって、ホールＨ７ｆ及びＨ７ｇ内にはそれぞれ、メモリピラーＭＨの内部に達するホールＨ８（Ｈ８ｆ及びＨ８ｇ）が更に形成される。より具体的には、ホールＨ８は、ホールＨ７のうちのブロック絶縁膜３１及び絶縁膜３２がＺ方向に沿って積層された部分に、絶縁膜３２及びブロック絶縁膜３１を通過して形成される。
上述の通り、ホールＨ７ｆは、メモリピラーＭＨとの偏心量が比較的大きい。このため、ホールＨ７ｆの下面に更に形成されるホールＨ８ｆの下端では、半導体膜２７及び２９に加え、よりエッチングされ易いブロック絶縁膜２４、絶縁膜２５、及びトンネル酸化膜２６もエッチングガスに曝される。したがって、ホールＨ８ｆの下端では、半導体膜２７及び２９がエッチングされた面よりも、ブロック絶縁膜２４、絶縁膜２５、及びトンネル酸化膜２６がエッチングされた面の方が下方に位置する。つまり、ホールＨ８ｆの下端のうちブロック絶縁膜２４、絶縁膜２５、及びトンネル酸化膜２６がエッチングされる部分には、ホールＨ８ｆ１が形成される。また、上述の通り、ホールＨ７ｇは、メモリピラーＭＨとの偏心量が比較的小さい。このため、ホールＨ７ｇの下面に更に形成されるホールＨ８ｇの下端では、ブロック絶縁膜２４、絶縁膜２５、及びトンネル酸化膜２６がエッチングされないため、平坦な面が形成される。
なお、半導体膜２７及び２９は、エッチングされることによってダメージを受ける。これにより、エッチングされた半導体膜２７及び２９の上面上には、酸化膜が形成される。より具体的には、ホールＨ８ｆの半導体膜２７及び２９上には、酸化膜５１ｆが形成され、ホールＨ８ｇの半導体膜２７及び２９上には、酸化膜５１ｇが形成される。このため、エッチングが終了した直後において、ホールＨ８ｇの下端では、半導体膜２７及び２９は露出しない可能性がある。一方、ホールＨ８ｆの下端では、半導体膜２７が、半導体膜２７及び２９のエッチング面とブロック絶縁膜２４、絶縁膜２５、及びトンネル酸化膜２６のエッチング面との段差部分（ホールＨ８ｆ１の側面）で露出し得る。
続いて、図３３に示すように、選択ＣＶＤにより、ホールＨ８ｆ１の側面から、半導体膜３７ｆの部分３７ｆ１を選択的にエピタキシャル成長させる。半導体膜３７ｆの部分３７ｆ１は、半導体膜２７の側面に垂直な方向（すなわち、ＸＹ平面に沿う横方向））に沿って成長する。このため、ホールＨ８ｆ１が半導体膜３７ｆの部分３７ｆ１によって埋め込まれる。
続いて、図３４に示すように、酸化膜５１ｆ及び５１ｇが除去される。
続いて、図３５に示すように、選択ＣＶＤにより、ホールＨ８ｆの下端上の半導体膜２７、２９、及び３７ｆの部分３７ｆ１から半導体膜３７ｆの部分３７ｆ２を、ホールＨ８ｇの下端上の半導体膜２７及び２９から半導体膜３７ｇを、それぞれエピタキシャル成長させる。これにより、ホールＨ８ｆ及びＨ８ｇにはそれぞれ、半導体膜３７ｆ及び３７ｇが、メモリピラーＭＨの上方かつ導電体２３の下方の位置まで埋め込まれる。
なお、半導体膜３７が形成された後、半導体膜３７及び２９には、例えば、イオン注入によってＮ＋型不純物がドープされる。これにより、選択トランジスタＳＴ１とメモリセルトランジスタＭＴとの間の接触抵抗が更に低減される。
続いて、図３６に示すように、ホールＨ７ｆ内の半導体膜３７ｆ上の空間、及びホールＨ７ｇ内の半導体膜３７ｇ上の空間には、トンネル酸化膜３３及び半導体膜３４が順次形成される。その後、例えば、異方性エッチングによって、半導体膜３４、及びトンネル酸化膜３３を通過して半導体膜３７に達するホールＨ９が形成される。
続いて、図３７に示すように、ホールＨ９及びＨ７を埋め込むように、半導体膜３５が形成される。半導体膜３５は、例えば、エピタキシャル成長によって形成されても、ＣＶＤによって形成されてもよい。これにより、半導体膜３４及び３５は、半導体膜３７を介して、半導体膜２７及び２９と電気的に接続される。
その後、第２実施形態において説明された図２８と同様に、置換材４１及び４２がそれぞれ導電体２１及び２２に置換される。そして、第２実施形態において説明された図２９と同様に、互いに隣り合うストリングユニットＳＵの境界に相当する位置に、絶縁膜３６が形成される。
以上により、メモリピラーＭＨ及び選択トランジスタ用ピラーＳＨが形成される工程が終了する。
３．３ 本実施形態に係る効果について
第３実施形態によれば、選択トランジスタ用ピラーＳＨを形成するために、メモリピラーＭＨに達するホールＨ７及びＨ８が形成される。選択トランジスタ用ピラーＳＨがメモリピラーＭＨに対して大きく偏心する場合、ホールＨ８ｆ内には、ブロック絶縁膜２４、絶縁膜２５、及びトンネル酸化膜２６が半導体膜２７及び２９より深くエッチングされることにより、ホールＨ８ｆ１が更に形成される。ホールＨ８ｆ１は、ホールＨ８ｆ１の側面上の半導体膜２７からエピタキシャル成長させた半導体膜３７ｆの部分３７ｆ１によって埋め込まれる。これにより、選択トランジスタ用ピラーＳＨが偏心して形成されたことによって半導体膜３５が各種膜２４〜２６の直上に位置するような場合においても、半導体膜３５と半導体膜３７ｆとの間の接触面積を確保することができる。したがって、ＮＡＮＤストリングＮＳ内の接触抵抗の増加を抑制することができる。
また、半導体膜３７ｆは、ホールＨ８ｆ１を埋め込んだ状態から更にエピタキシャル成長させることによって、メモリピラーＭＨより上方、かつ導電体２３より下方の位置に達する。これにより、半導体膜３７を形成しない場合よりも、ホールＨ７の径に対する制約を緩和することができる。補足すると、接触抵抗の増加を抑制するためには、半導体膜３５が形成されるホールＨ９の径は、所定の大きさを有することが好ましい。一方、選択トランジスタＳＴ１の特性を向上させるためには、選択トランジスタ用ピラーＳＨに形成される各種膜３４〜３１は、所定の厚さを有することが好ましい。
より具体的には、例えば、ブロック絶縁膜３１は、酸化物（例えば、二酸化ケイ素（ＳｉＯ２））の膜に加えて、高誘電体（例えば、酸化アルミニウム（ＡｌＯ））の膜の積層構造を適用することが好ましい。この場合、高誘電体は、例えば、３ナノメートル（ｎｍ）程度の厚さを有することがより好ましい。
第３実施形態によれば、ホールＨ７の内壁にブロック絶縁膜３１及び絶縁膜３２が順次形成された後、ブロック絶縁膜３１及び絶縁膜３２を通過するホールＨ８が形成される。ホールＨ８と、ホールＨ７のうちのメモリピラーＭＨの上方かつ導電体２３の下方までの空間には、半導体膜３７がエピタキシャル成長によって形成される。すなわち、半導体膜３７は、ホールＨ７内において、ブロック絶縁膜３１及び絶縁膜３２の内側を埋め込むように形成される。そして、半導体膜３７上の空間の内壁にトンネル酸化膜３３及び半導体膜３４が順次形成される。このように、半導体膜３７上には、ブロック絶縁膜３１及び絶縁膜３２を形成する必要がなくなる。これにより、半導体膜３７のＺ方向に沿う高さの分に加えて、半導体膜３７上に形成しなくなったブロック絶縁膜３１及び絶縁膜３２の膜厚分だけ、ホールＨ９内に露出される半導体膜３７の表面積をホールＨ９の側面で確保することができる。このため、ホールＨ９への半導体膜３７の露出面積を大きくしつつ、ブロック絶縁膜３１が高誘電体を含む構成を適用し易くなる。したがって、ＮＡＮＤストリングＮＳ内の接触抵抗の増加を抑制しつつ、選択トランジスタＳＴ１の特性を向上させることができる。
また、上述の通り、半導体膜３７の形成に際して、ホールＨ７の内壁には、予めブロック絶縁膜３１及び絶縁膜３２が形成される。これにより、半導体膜３７をエピタキシャル成長させる際に、導電体２３がブロック絶縁膜３１及び絶縁膜３２により覆われる。このため、エピタキシャル成長の工程によって導電体２３が受ける影響を低減することができ、ひいては、ＮＡＮＤストリングＮＳへのコンタミ（Contamination）の混入を低減することができる。
３．４ 変形例
第３実施形態に係る半導体メモリは、上述した例に限らず、種々の変形が可能である。例えば、第３実施形態に係るＮＡＮＤストリングＮＳは、半導体膜３７がメモリピラーＭＨの上方かつ導電体２３の下方の位置まで形成される場合について説明したが、これに限られない。以下では、第３実施形態と異なる構造について説明する。
図３８は、第３実施形態の変形例に係る半導体メモリのメモリセルアレイの構造を説明するための断面図である。図３８では、半導体膜３７が導電体２３の内部に達する場合が示される。
図３８に示すように、半導体膜３７は、絶縁膜５０と交差する高さを通過して、導電体２３と交差する高さまで形成される。上述のように、選択トランジスタ用ピラーＳＨが形成されるホールには、半導体膜３７が形成される前に、ブロック絶縁膜３１及び絶縁膜３２が形成される。これにより、半導体膜３７を導電体２３と交差する高さまで形成させても、ブロック絶縁膜３１及び絶縁膜３２によって導電体２３と半導体膜３７とが電気的に切断される。このため、選択トランジスタＳＴ１としての機能を維持しつつ、半導体膜３７と接する半導体膜３５の表面積を更に大きくすることができる。
４． 第４実施形態
次に、第４実施形態に係る半導体メモリについて説明する。第１実施形態〜第３実施形態では、選択トランジスタ用ピラーＳＨが形成されるホールの内壁に形成される各種絶縁膜のうち、Ｚ方向に積層された部分を通過する半導体膜３５を介して、半導体膜３４と半導体膜２７とが電気的に接続される場合について説明した。第４実施形態では、選択トランジスタ用ピラーＳＨが形成されるホールの内壁に形成される各種絶縁膜のうち、側面に積層された部分を通過する半導体膜を介して、半導体膜３４と半導体膜２７とが電気的に接続される点において、第１実施形態〜第３実施形態と主に異なる。
以下の説明では、第１〜第３実施形態と異なる構成及び製造工程について主に説明し、同等の構成及び製造工程については、その説明を省略する。
４．１ メモリセルアレイの構造について
図３９は、第４実施形態に係る半導体メモリのメモリセルアレイの構造を説明するための断面図である。図３９は、例えば、第１実施形態において説明された図４に対応する。図３９では、層間絶縁膜は、導電体２２と導電体２３との間の膜を除いて適宜省略されて示される。
図３９に示すように、Ｐ型ウェル領域２０の上方には、例えば、４層の導電体２１、８層の導電体２２、及び１層の導電体２３が層間絶縁膜を介して順に積層されている。また、図４と同様の構成を有するメモリピラーＭＨが導電体２２及び２１を通過して設けられる。なお、図３９では、層間絶縁膜のうち、導電体２２と導電体２３との間に設けられた絶縁膜４４及び５２が図示されている。絶縁膜５２は、導電体２３の下面上に設けられる。絶縁膜４４と絶縁膜５２との間には、エアギャップＡＧが形成されている。
メモリピラーＭＨ上には、選択トランジスタ用ピラーＳＨ（ＳＨｈ及びＳＨｉ）が設けられる。選択トランジスタ用ピラーＳＨは、例えば、導電体２３の上方からメモリピラーＭＨに達するように、導電体２３、絶縁膜５２、及びエアギャップＡＧを通過して設けられる。すなわち、選択トランジスタ用ピラーＳＨの下部は、対応するメモリピラーＭＨ上に埋め込まれる。選択トランジスタ用ピラーＳＨは、例えば、ブロック絶縁膜３１、絶縁膜３２、トンネル酸化膜３３、半導体膜３４、及び絶縁膜３９を含む。
より具体的には、選択トランジスタ用ピラーＳＨｈ及びＳＨｉが形成されるホールは、例えば、メモリピラーＭＨに達する。図３９の例では、選択トランジスタ用ピラーＳＨｈは、メモリピラーＭＨの中心からの偏心が比較的大きい（偏心ｅ１となる）。このため、選択トランジスタ用ピラーＳＨｈが形成されるホールの下端は、半導体膜２７及び２９の直上に加えて、ブロック絶縁膜２４、絶縁膜２５、及びトンネル酸化膜２６の直上にも位置する。一方、選択トランジスタ用ピラーＳＨｉは、メモリピラーＭＨの中心からの偏心が比較的小さい（偏心ｅ２となる）。このため、選択トランジスタ用ピラーＳＨｉが形成されるホールの下端は、ブロック絶縁膜２４、絶縁膜２５、及びトンネル酸化膜２６の直上には位置せず、半導体膜２７及び２９の直上に位置する。
なお、選択トランジスタ用ピラーＳＨｈ及びＳＨｉが形成されるホールの下端はそれぞれ、第２実施形態における選択トランジスタ用ピラーＳＨｃ及びＳＨｄが形成されるホールの下端の形状にもなり得るが、第４実施形態では、説明の便宜上図示を省略している。
選択トランジスタ用ピラーＳＨｈ及びＳＨｉが形成されるホールの内壁にはブロック絶縁膜３１が設けられ、ブロック絶縁膜３１の内壁には絶縁膜３２が設けられ、絶縁膜３２の内壁にはトンネル酸化膜３３が設けられ、トンネル酸化膜３３の内壁には半導体膜３４が設けられる。半導体膜３４の内側には、絶縁膜３９が埋め込まれる。
なお、選択トランジスタ用ピラーＳＨのうち、絶縁膜４４と絶縁膜５２との間では、ブロック絶縁膜３１、絶縁膜３２、及びトンネル酸化膜３３が除去されている。そして、絶縁膜４４と絶縁膜５２との間において、選択トランジスタ用ピラーＳＨｈの半導体膜３４と、対応するメモリピラーＭＨの半導体膜２７とは、半導体膜３８ｈによって電気的に接続される。より具体的には、半導体膜３８ｈは、半導体膜２７及び２９の上面上に接続された部分３８ｈ１と、半導体膜３４の外側面上に接続された部分３８ｈ２とが接続されることにより、半導体膜３４及び２７を電気的に接続する。
同様に、絶縁膜４４と絶縁膜５２との間において、選択トランジスタ用ピラーＳＨｉの半導体膜３４と、対応するメモリピラーＭＨの半導体膜２７とは、半導体膜３８ｉによって電気的に接続される。より具体的には、半導体膜３８ｉは、半導体膜２７及び２９の上面上に接続された部分３８ｉ１と、半導体膜３４の外側面上に接続された部分３８ｉ２とが接続されることにより、半導体膜３４及び２７を電気的に接続する。
なお、半導体膜３８の部分３８ｈ１及び３８ｉ１は、後述する通り、半導体膜２７及び２９から選択成長して形成されるため、半導体膜２７及び２９の一部分ともみなし得る。また、半導体膜３８の部分３８ｈ２及び３８ｉ２は、後述する通り、半導体膜３４から選択成長して形成されるため、半導体膜３４の一部分ともみなし得る。
半導体膜３８は、Ｚ方向に平行な断面において、半導体膜３４と半導体膜２７とを接続するＬ字型形状の断面を含み得る。半導体膜３８は、例えば、Ｎ＋型不純物がドープされたポリシリコンを含む。なお、半導体膜３８は、例えば５〜１０ナノメートル（ｎｍ）の膜厚を有することが好ましい。これにより、半導体膜３４は、半導体膜３８を介して、半導体膜２７及び２９と電気的に接続される。すなわち、半導体膜３８は、メモリピラーＭＨと選択トランジスタ用ピラーＳＨとの間を電気的に接続するコンタクトとして機能する。
なお、絶縁膜４４と絶縁膜５２との間のうち、半導体膜３８の側方には、エアギャップＡＧが形成されている。絶縁膜５２より上方の積層体は、選択トランジスタ用ピラーＳＨ、及び絶縁膜３６によって支持される。
４．２ 半導体メモリの製造方法について
次に、第４実施形態に係る半導体メモリの製造方法について図４０〜図４８を用いて説明する。図４０〜図４８は、第４実施形態に係る半導体メモリの製造方法を説明するための断面図であり、メモリピラーＭＨ及び選択トランジスタ用ピラーＳＨが形成される工程が主に示される。なお、以下の説明では、ストリングユニットＳＵ０及びＳＵ１は、スリットＳＨＥを中心として、Ｘ方向にほぼ対称に形成されるものとして説明する。
まず、第１実施形態において説明された図５〜７に対応する工程が実行される。すなわち、Ｐ型ウェル領域２０の上方に置換材４１及び４２並びに絶縁膜４３及び４４を含む積層体が形成されると共に、当該積層体を通過するメモリピラーＭＨが形成される。
続いて、図４０に示すように、絶縁膜４４及びメモリピラーＭＨの上面上には、絶縁膜５３、半導体膜５４、及び絶縁膜５２がこの順に設けられる。絶縁膜５２及び５３は、例えば、酸化物（例えば、二酸化ケイ素（ＳｉＯ２））を含み、半導体膜５４は、例えば、アモルファスシリコンを含む。絶縁膜５２上には、１層の導電体２３が設けられ、導電体２３上には、絶縁膜４９が更に設けられる。
続いて、図４１に示すように、選択トランジスタ用ピラーＳＨｈ及びＳＨｉが形成される予定の領域に対して異方性エッチングが実行される。これにより、絶縁膜４９、導電体２３、絶縁膜５２、半導体膜５４、及び絶縁膜５３を通過してメモリピラーＭＨの内部に達するホールＨ１０（Ｈ１０ｈ及びＨ１０ｉ）が形成される。ホールＨ１０の中心からメモリピラーＭＨの中心までの偏心量は、ホールＨ１０の位置に応じてそれぞれ異なり得る。図４１に示される例では、ホールＨ１０ｈは、メモリピラーＭＨとの偏心量が比較的大きい（偏心ｅ１となる）。一方、ホールＨ１０ｉは、メモリピラーＭＨとの偏心量が比較的小さい（偏心ｅ２となる）。なお、上述の通り、半導体膜２７及び２９とブロック絶縁膜２４、絶縁膜２５、及びトンネル酸化膜２６とのエッチング深さの違いは、省略されて示される。
続いて、図４２に示すように、ホールＨ１０内には、ブロック絶縁膜３１、絶縁膜３２、トンネル酸化膜３３、及び半導体膜３４が順次形成される。また、半導体膜３４の内側には、絶縁膜３９が埋め込まれる。これにより、選択トランジスタ用ピラーＳＨが形成されるが、この時点では、選択トランジスタ用ピラーＳＨ及びメモリピラーＭＨは、電気的に接続されていない。
続いて、図４３に示すように、スリットＳＨＥが形成される予定の領域に対して異方性エッチングが実行される。これにより、例えば、絶縁膜４９、導電体２３、酸化膜５１、半導体膜５４、及び絶縁膜５２を通過して絶縁膜４４に達する溝Ｔ１が形成される。
続いて、図４４に示すように、溝Ｔ１を介して半導体膜５４が除去される。半導体膜５４は、例えば、シリコンを選択的に除去し得るウェットエッチングによって除去される。これにより、半導体膜５４が設けられていた層にエアギャップＡＧが形成される。なお、エアギャップＡＧの上方に設けられた各層は、エアギャップＡＧの下方に埋め込まれている選択トランジスタ用ピラーＳＨによって支持される。
続いて、図４５に示すように、溝Ｔ１を介して、酸化物を選択的に除去し得るウェットエッチングが実行される。これにより、選択トランジスタ用ピラーＳＨを形成するブロック絶縁膜３１、絶縁膜３２、及びトンネル酸化膜３３のうち、エアギャップＡＧが形成される層の部分が除去され、半導体膜３４が露出する。また、これに伴い、エアギャップＡＧの上面に接する絶縁膜５２の一部が除去されると共に、エアギャップＡＧの下面に接する絶縁膜５３が除去されて絶縁膜４４及びメモリピラーＭＨの上面が露出する。
なお、上述の通り、選択トランジスタ用ピラーＳＨｈは、メモリピラーＭＨとの偏心量が比較的大きい。このため、図４５の例では、選択トランジスタ用ピラーＳＨｈに対応するメモリピラーＭＨの上面では、選択トランジスタ用ピラーＳＨｈの片側において半導体膜２７（及び２９）が露出する。また、上述の通り、選択トランジスタ用ピラーＳＨｉは、メモリピラーＭＨとの偏心量が比較的小さい。このため、図４５の例では、選択トランジスタ用ピラーＳＨｉに対応するメモリピラーＭＨの上面では、選択トランジスタ用ピラーＳＨｉを挟む両側において半導体膜２７（及び２９）が露出する。
続いて、図４６に示すように、溝Ｔ１を介して、選択ＣＶＤによって、ポリシリコンが選択的に形成される。これにより、メモリピラーＭＨの上面上に露出する半導体膜２７及び２９、並びに選択トランジスタ用ピラーＳＨの側面上に露出する半導体膜３４上に自己整合させた位置関係で、半導体膜３８（３８ｈ及び３８ｉ）が形成される。より具体的には、半導体膜２７及び２９からＺ方向に沿って成長する半導体膜３８ｈの部分３８ｈ１と、半導体膜３４から横方向に沿って成長する半導体膜３８ｈの部分３８ｈ２とは、成長が進むことによって一体となり得る。同様に、半導体膜３８ｉの部分３８ｉ１と、半導体膜３８ｉの部分３８ｉ２とは、成長が進むことによって一体となり得る。これにより、半導体膜３８ｈ及び３８ｉはいずれも、Ｚ方向に沿う断面において、Ｌ字型の形状となる部分を含む。このため、半導体膜３４は、半導体膜３８及び２９を介して半導体膜２７と電気的に接続されることができる。
なお、半導体膜２９は、例えば、イオン注入によってＮ＋型不純物がドープされ、半導体膜３８は、例えば、Ｎ＋型不純物をドープしながら（Ｉｎ−ｓｉｔｕで）形成される。これにより、選択トランジスタＳＴ１とメモリセルトランジスタＭＴとの間の接触抵抗が更に低減される。
続いて、図４７に示すように、溝Ｔ１内に絶縁膜３６が埋め込まれる。なお、エアギャップＡＧは、溝Ｔ１と同時に埋め込まれることなく維持される。これにより、導電体２３は、互いに電気的に切断された導電体２３ａ及び２３ｂに分割される。導電体２３ａ及び２３ｂはそれぞれ、ストリングユニットＳＵ０の選択ゲート線ＳＧＤ０、及びストリングユニットＳＵ１の選択ゲート線ＳＧＤ１として機能する。
続いて、図４８に示すように、置換材４１及び４２がそれぞれ導電体２１及び２２に置換される。上述のように、置換材４１及び４２は、いずれも窒化膜であるため、例えば、酸化膜である絶縁膜４３、４４、４９、及び５２に対して窒化膜の選択比を大きく取ることができるウェットエッチングにより、同時に除去することができる。その後、置換材４１及び４２が除去されたことにより生じた空間に、それぞれ導電体２１及び２２が成膜される。導電体２１及び２２はそれぞれ、選択ゲート線ＳＧＳ、及びワード線ＷＬ０〜ＷＬ７として機能する。
以上により、メモリピラーＭＨ及び選択トランジスタ用ピラーＳＨが形成される工程が終了する。
４．３ 本実施形態に係る効果について
第４実施形態によれば、半導体膜３８は、メモリピラーＭＨの上方と導電体２３の下方との間において半導体膜３４と接し、メモリピラーＭＨの上面において半導体膜２７及び２９と接する。このため、半導体膜２７及び２９と、半導体膜３４とは、半導体膜３８を介して電気的に接続される。したがって、選択トランジスタ用ピラーＳＨの下面にホールを形成することなく、選択トランジスタ用ピラーＳＨとメモリピラーＭＨとの間の接触面積を確保することができ、ひいては、ＮＡＮＤストリングＮＳ内の接触抵抗の増加を抑制することができる。
なお、半導体膜３８は、半導体膜３４から選択トランジスタ用ピラーＳＨの側方に向けて成長し、半導体膜２７及び２９から上方に向けて成長する。これにより、半導体膜３４上に形成された半導体膜３８ｈの部分３８ｈ１と、半導体膜２７及び２９上に形成された半導体膜３８ｈの部分３８ｈ２とが一体化し、半導体基板の表面に垂直な方向に沿う断面の形状がＬ字型となる。
また、メモリピラーＭＨの上方かつ導電体２３の下方の領域のうち、半導体膜３８の側方には、エアギャップＡＧが形成される。これにより、メモリピラーＭＨと選択トランジスタ用ピラーＳＨとの間に誘電率の低い層を形成することができ、寄生容量を低下させることができる。
５． その他
その他、上述の第１実施形態〜第４実施形態は、例えば、以下のように変形可能である。
上述の第１実施形態では、導電体２３が４層で形成される場合について説明されたが、これに限られない。例えば、第１実施形態において導電体２３が１層で形成されてもよく、この場合、導電体２３は、図１２に示された絶縁膜４９までの積層工程において、成膜される。また、上述の第２実施形態〜第４実施形態では、導電体２３が１層で形成される場合について説明されたが、これに限られない。例えば、第２実施形態〜第４実施形態において導電体２３が多層で形成されてもよく、この場合、導電体２３は、導電体２１及び２２が置換材４１及び４２から置換される際に、同時に置換により形成され得る。なお、第３実施形態の変形例において導電体２３が多層で形成される場合には、最下層の導電体２３は、ダミー電極として機能してもよい。
また、上述の第２実施形態及び第３実施形態では、半導体膜２７及び２９に酸化膜５１が形成される場合について説明されたが、これに限られない。例えば、第２実施形態及び第３実施形態において、酸化膜５１が無視できる程度である場合、第２実施形態において説明された図２２及び図２３に関する工程、並びに第３実施形態において説明された図３３及び図３４に関する工程は、省略することができる。
なお、上記実施形態の一部又は全部は、以下の付記のようにも記載され得るが、以下には限られるものではない。
［付記１］
基板の上方に第１部材と第１絶縁層とが交互に積層された第１積層体を形成し、前記第１積層体内を前記第１部材と前記第１絶縁層との積層方向に通過する第１ホールを形成することと、
前記第１ホール内に、第１絶縁体と、前記第１絶縁体の上面上及び外側面上を覆う第１半導体の第１部分と、前記第１半導体の前記第１部分の外側面上を覆う第２絶縁体と、を含む第１柱状体を形成することと、
前記第１半導体の前記第１部分の上面上から前記第１半導体を選択成長させて、前記第１半導体の前記第１部分の上面よりも大きい下面を有する第１半導体の第２部分を形成することと、
前記第１半導体の前記第２部分の上方に、第２部材及び第２絶縁層が積層された第２積層体を形成し、前記第２積層体内を前記第２部材と前記第２絶縁層との積層方向に通過して前記第１半導体の前記第２部分に達する第２ホールを形成することと、
前記第２ホール内に、前記第１半導体と電気的に接続された第２半導体と、前記第２半導体の外側面上を覆う第３絶縁体と、を含む第２柱状体を形成することと、
を備える、半導体装置の製造方法。
［付記２］
基板の上方に第１部材と第１絶縁層とが交互に積層された第１積層体を形成し、前記第１積層体内を前記第１絶縁層と前記第１部材との積層方向に通過する第１ホールを形成することと、
前記第１ホール内に、第１絶縁体と、前記第１絶縁体の上面上及び側面上を覆う第１半導体の第１部分と、前記第１半導体の前記第１部分の外側面上を覆う第２絶縁体と、を含む第１柱状体を形成することと、
前記第１柱状体の上方に第２部材と第２絶縁層とが積層された第２積層体を形成し、前記第２積層体内を前記第２部材と前記第２絶縁層との積層方向に通過して前記第１柱状体に達する第２ホールであって、下端において前記第２絶縁体の上面が前記第１半導体の前記第１部分の上面より下方に位置する段差部分を含む第２ホールを形成することと、
前記段差部分における前記第１半導体の前記第１部分の側面上から前記第１半導体の第２部分を形成し、前記段差部分を埋め込むことと、
前記段差部分が埋め込まれた前記第２ホール内に、前記第１半導体と電気的に接続された第２半導体と、前記第２半導体の外側面上を覆う第３絶縁体と、を含む第２柱状体を形成することと、
を備える、半導体装置の製造方法。
［付記３］
基板の上方に第１部材と第１絶縁層とが交互に積層された第１積層体を形成し、前記第１積層体内を前記第１絶縁層と前記第１部材との積層方向に通過する第１ホールを形成することと、
前記第１ホール内に、第１絶縁体と、前記第１絶縁体の上面上及び外側面上に形成された第１半導体の第１部分と、前記第１半導体の前記第１部分の外側面上を覆う第２絶縁体と、を含む第１柱状体を形成することと、
前記第１積層体及び前記第１柱状体上に犠牲材を形成することと、
前記犠牲材の上方に、第２部材と第２絶縁層とが積層された第２積層体を形成し、前記第２積層体内及び前記犠牲材内を前記第２絶縁層と前記第２部材との積層方向に通過して前記第１柱状体に達する第２ホールを形成することと、
前記第２ホール内に、前記第２絶縁層と前記第２部材との積層方向に延びる第２半導体の第１部分と、前記第２半導体の前記第１部分の外側面上を覆う第３絶縁体と、を含む第２柱状体を形成することと、
前記犠牲材、及び前記第３絶縁体のうちの前記犠牲材と前記第２半導体の前記第１部分との間の部分を除去することと、
前記犠牲材が除去されて露出した前記第１半導体の前記第１部分上から前記第１半導体の第２部分を形成すると共に、前記第３絶縁体の部分が除去されて露出した前記第２半導体の前記第１部分上から前記第２半導体の第２部分を形成し、前記第１半導体の前記第２部分と前記第２半導体の前記第２部分とを接続することと、
を備える、半導体装置の製造方法。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体メモリ、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバ、１５…ロウデコーダ、１６…センスアンプ、２０…Ｐ型ウェル領域、２１、２２、２３…導電体、２４、３１…ブロック絶縁膜、２５、２８、３２、３６、３９、４３、４４、４６、４８、４９、５０、５２、５３…絶縁膜、２６、３３…トンネル酸化膜、２７、２９、３０、３４、３５、３７、３８、５４…半導体膜、４１、４２、４７…置換材、４５、５１…酸化膜。

Claims (5)

  1. 基板と、
    前記基板の上方に設けられ、第１絶縁層と第１導電膜とが交互に積層された第１積層体と、
    前記第１積層体内を前記第１絶縁層と前記第１導電膜との積層方向に通過して設けられた第１柱状体であって、第１絶縁体と、前記第１絶縁体の上面上及び外側面上に設けられた第１半導体の第１部分と、前記第１半導体の前記第１部分の外側面上に設けられた第２絶縁体と、前記第１積層体の上方に設けられて前記第１半導体の前記第１部分の上面上に接続され、前記第１半導体の前記第１部分の上面よりも大きい下面を有する前記第１半導体の第２部分と、を含む第１柱状体と、
    前記第１半導体の前記第２部分の側面上に設けられた酸化膜と、
    前記第１半導体の前記第２部分及び前記酸化膜の上方に設けられ、第２絶縁層及び第２導電膜が積層された第２積層体と、
    前記第２積層体内を前記第２絶縁層と前記第２導電膜との積層方向に通過して設けられた第２柱状体であって、前記第１半導体と電気的に接続された第２半導体と、前記第２半導体の外側面上に設けられた第３絶縁体と、を含む第２柱状体と、
    を備えた、半導体装置。
  2. 前記第１半導体の前記第２部分の下面の外縁は、前記第１半導体の前記第１部分の上面の外縁から略等間隔な幅に位置する、請求項１記載の半導体装置。
  3. 基板と、
    前記基板の上方に設けられ、第１絶縁層と第１導電膜とが交互に積層された第１積層体と、
    前記第１積層体の上方に設けられ、第２絶縁層及び第２導電膜が積層された第２積層体と、
    前記第１積層体内を前記第１絶縁層と前記第１導電膜との積層方向に通過して設けられた第１柱状体であって、第１絶縁体と、前記第１絶縁体の上面上及び外側面上に設けられた第１半導体の第１部分と、前記第１導電膜より上方で前記第１半導体の前記第１部分の外側面の上端部の一部分に接続され、前記第１半導体の前記第１部分から側方に***する前記第１半導体の第２部分と、前記第１半導体の前記第１部分の前記上端部の一部分を除いた外側面上に設けられた第２絶縁体と、を含む第１柱状体と、
    前記第２積層体内を前記第２絶縁層と前記第２導電膜との積層方向に通過して設けられた第２柱状体であって、前記第１半導体と電気的に接続された第２半導体と、前記第２半導体の外側面上に設けられた第３絶縁体と、を含む第２柱状体と、
    を備えた、半導体装置。
  4. 基板と、
    前記基板の上方に設けられ、第１絶縁層と第１導電膜とが交互に積層された第１積層体と、
    前記第１積層体の上方に設けられ、第２絶縁層及び第２導電膜が積層された第２積層体と、
    前記第１積層体内を前記第１絶縁層と前記第１導電膜との積層方向に通過して設けられた第１柱状体であって、第１絶縁体と、前記第１絶縁体の上面上及び外側面上に設けられた第１半導体の第１部分と、前記第１半導体の前記第１部分の外側面上に設けられた第２絶縁体と、前記第１積層体の上方に設けられ、前記第１半導体の前記第１部分の上面上に接続された前記第１半導体の第２部分と、を含む第１柱状体と、
    前記第２積層体内を前記第２絶縁層と前記第２導電膜との積層方向に通過して設けられ、前記第１柱状体に達する第２柱状体であって、前記第２絶縁層と前記第２導電膜との積層方向に延びる第２半導体の第１部分と、前記第２導電膜の下方で前記第２半導体の前記第１部分の外側面上に接続され、かつ前記第１半導体の前記第２部分と接続された前記第２半導体の第２部分と、前記第２半導体の前記第１部分と前記第２導電膜との間に設けられた第３絶縁体と、を含む第２柱状体と、
    を備えた半導体装置。
  5. 前記第１柱状体の上方と前記第２導電膜の下方との間で、前記第２柱状体の側方にエアギャップを有する、
    請求項４記載の半導体装置。
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