CN110326047A - 具有静态随机存取存储器的三维存储器件的数据缓冲操作 - Google Patents

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Abstract

三维(3D)存储器件的实施例包括：具有多页的3D NAND存储器阵列；以及耦合到同一芯片上的存储器阵列并且被配置为对主机和存储器阵列之间的多批程序数据进行缓冲的管芯上数据缓冲器。所述管芯上数据缓冲器可以包括SRAM单元。所述3D存储器件还包括耦合到同一芯片上的所述管芯上数据缓冲器的控制器。所述控制器可以被配置为接收用于执行页中的存储器单元上的第一遍程序和第二遍程序的控制指令。所述控制器还可以被配置为将来自主机的用于第一遍程序的第一程序数据和用于第二遍程序的第二程序数据缓冲到所述管芯上数据缓冲器中以及检索来自所述管芯上数据缓冲器的所述第一程序数据。

Description

具有静态随机存取存储器的三维存储器件的数据缓冲操作
背景技术
本公开的实施例涉及三维(3D)存储器件及其制造方法。
通过改善工艺技术、电路设计、编程算法和制造工艺，平面存储单元被缩放到更小尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高昂。结果，平面存储单元的存储密度接近上限。
3D存储器架构能够解决平面存储单元中的密度限制。3D存储器架构包括存储器阵列和用于控制去往和来自存储器阵列的信号的***器件。
发明内容
本文公开了具有静态随机存取存储器(SRAM)的3D存储器件及其操作方法的实施例。
在一个示例中，一种3D存储器件包括具有多页的3D NAND存储器阵列以及管芯上数据缓冲器，所述管芯上数据缓冲器耦合到同一芯片上的所述存储器阵列并且被配置为对主机和所述存储器阵列之间的多批程序数据进行缓冲。所述管芯上数据缓冲器可以包括SRAM单元。所述3D存储器件还包括被耦合到所述同一芯片上的所述管芯上数据缓冲器的控制器。所述控制器可以被配置为接收用于执行页中的存储器单元上的第一遍程序和第二遍程序的控制指令。所述控制器还可以被配置为将来自主机的用于第一遍程序的第一程序数据和用于第二遍程序的第二程序数据缓冲到所述管芯上数据缓冲器中以及检索来自所述管芯上数据缓冲器的所述第一程序数据。所述控制器还可以被配置为在通过第一字线和第二字线形成的存储器单元上使用所述第一程序数据顺序地执行所述第一遍程序以及检索来自所述管芯上数据缓冲器的所述第二程序数据。所述控制器还可以被配置为响应于完成了所述第一遍程序使用所述第二程序数据在通过所述第一字线形成的所述存储器单元上执行所述第二遍程序。
在另一个示例中，一种用于操作3D存储器件上的缓冲单元的***包括：主机；具有NAND存储单元的多页并且耦合到所述主机的储存单元；以及耦合到所述储存单元并且与所述储存单元在同一芯片上的所述缓冲单元。所述缓冲单元可以被配置为对所述主机和所述储存单元之间的程序数据进行缓冲。所述缓冲单元可以具有管芯上SRAM单元。所述***还可以包括耦合至所述缓冲单元和所述主机的控制单元。所述控制单元可以被配置为接收用于执行页中的存储器单元上的第一遍程序和第二遍程序的控制指令。所述控制单元还可以被配置为将来自主机的用于第一遍程序的第一程序数据和用于第二遍程序的第二程序数据缓冲到所述缓冲单元中以及检索来自所述缓冲单元的所述第一程序数据。所述控制单元还可以被配置为在通过第一字线和第二字线形成的存储器单元上使用所述第一程序数据顺序地执行所述第一遍程序，检索来自所述缓冲单元的所述第二程序数据，以及响应于完成了所述第一遍程序使用所述第二程序数据在通过所述第一字线形成的所述存储器单元上执行所述第二遍程序。
在又一个示例中，一种用于操作3D存储器件上的数据缓冲器的方法包括：接收用于执行页中的存储器单元上的第一遍程序和第二遍程序的控制指令；将来自主机的用于第一遍程序的第一程序数据和用于第二遍程序的第二程序数据缓冲到具有管芯上SRAM单元的数据缓冲器中。所述方法还包括检索来自所述数据缓冲器的所述第一程序数据；以及在通过第一字线和第二字线形成的存储器单元上使用所述第一程序数据顺序地执行所述第一遍程序。所述方法还包括检索来自所述数据缓冲器的所述第二程序数据；以及响应于完成了所述第一遍程序使用所述第二程序数据在通过所述第一字线形成的存储器单元上执行所述第二遍程序。
附图说明
被并入本文并形成说明书的一部分的附图示出了本公开的实施例并与说明书一起进一步用以解释本公开的原理，并使相关领域的技术人员能够做出和使用本公开。
图1A示出了根据一些实施例具有SRAM的示例性3D存储器件的截面的示意图。
图1B示出了根据一些实施例具有SRAM的另一示例性3D存储器件的截面的示意图。
图2示出了根据一些实施例具有***电路和SRAM的示例性半导体结构的示意性平面图。
图3示出了根据一些实施例具有SRAM的示例性3D存储器件的截面。
图4示出了根据一些实施例具有SRAM的另一示例性3D存储器件的截面。
图5A-5C示出了根据一些实施例用于形成具有***电路和SRAM的示例性半导体结构的制造过程。
图6A和图6B示出了根据一些实施例用于形成具有3D NAND存储器串的示例性半导体结构的制造过程。
图7A和图7B示出了根据一些实施例用于形成具有SRAM的示例性3D存储器件的制造过程。
图8示出了根据一些实施例具有带SRAM的3D存储器件的示例性***的示意性框图。
图9A示出了根据一些实施例具有使用SRAM作为管芯上高速缓存的3D存储器件的示例性***的示意性框图。
图9B示出了根据一些实施例具有使用SRAM作为管芯上数据缓冲器的3D存储器件的示例性***的示意性框图。
图10是根据一些实施例用于操作具有SRAM的3D存储器件的示例性方法的流程图。
图11是根据一些实施例用于操作具有SRAM的3D存储器件的另一示例性方法的流程图。
图12是根据一些实施例用于形成具有SRAM的3D存储器件的示例性方法的流程图。
将参考附图描述本公开的实施例。
具体实施方式
尽管对具体配置和布置进行了讨论，但应当理解，这只是出于例示性目的而进行的。相关领域中的技术人员将认识到，可以使用其它配置和布置而不脱离本公开的精神和范围。对相关领域的技术人员显而易见的是，本公开还可以用于多种其它应用中。
要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这种短语未必是指同一个实施例。另外，在结合实施例描述特定特征、结构或特性时，结合其它实施例(无论是否明确描述)实现这种特征、结构或特性应在相关领域技术人员的知识范围内。
通常，可以至少部分从上下文中的使用来理解术语。例如，至少部分取决于上下文，本文中使用的术语“一个或多个”可以用于描述单数意义的任何特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”、“一个”或“所述”的术语同样可以被理解为传达单数使用或传达复数使用。此外，可以将术语“基于”理解为未必旨在传达排他性的一组因素，并且相反可以允许存在未必明确描述的附加因素，其同样至少部分地取决于上下文。
应当容易理解，本公开中的“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示“在”某物“上方”或“之上”，而且还可以包括其“在”某物“上方”或“之上”且其间没有居间特征或层(即，直接在某物上)的含义。
此外，诸如“在…下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相对术语在本文中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的如图中所示的关系。空间相对术语旨在涵盖除了在附图中所描绘的取向之外的在设备使用或操作中的不同取向。设备可以以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相对描述词可以类似地被相应解释。
如本文中使用的，术语“衬底”是指向其上增加后续材料层的材料。衬底自身可以被图案化。增加在衬底顶部的材料可以被图案化或者可以保持不被图案化。此外，衬底可以包括宽范围的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料制成。
如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、竖直和/或沿倾斜表面延伸。衬底可以是层，在其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成互连线和/或过孔触点)和一个或多个电介质层。
如本文使用的，术语“标称/标称地”是指在产品或工艺的设计阶段期间设置的用于部件或工艺操作的特性或参数的期望或目标值，以及高于和/或低于期望值的值的范围。值的范围可能是由于制造工艺或容限中的轻微变化导致的。如本文使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)内变化。
如本文使用的，术语“3D存储器件”是指一种半导体器件，其在横向取向的衬底上具有竖直取向的存储单元晶体管串(在本文中被称为“存储器串”，例如NAND存储器串)，以使得所述存储器串相对于衬底在竖直方向上延伸。如本文使用的，术语“竖直/竖直地”表示标称地垂直于衬底的横向表面。
在常规3D存储器件中，形成于同一平面上的存储器阵列器件外部的***电路可能会占用器件芯片的很大面积，从而导致差的阵列效率、大的管芯尺寸和高成本。而且，与处理存储器阵列器件相关联的热预算限制了***电路性能需求，使得难以实现3D存储器件的高输入/输出(I/O)速度。此外，在存储器技术中，基于对程序数据进行高速缓存和/或缓冲的操作常常需要附加的存储器空间。常规3D存储器架构使得难以实施需要附加存储器空间的某些操作。
例如，在存储器件的固态驱动器中通常使用高速缓存程序操作来改善顺序编程的性能(例如，速度)。在高速缓存程序操作中，程序数据被顺序写入存储单元中，同时高速缓存/缓冲到高速缓存中以允许更快地编程。由于诸如容量和成本的考虑，常常不在诸如嵌入式多媒体卡(eMMC)或通用闪存储存器(UFS)的存储器封装中形成高速缓存空间。在这样的存储器封装中常常不启用高速缓存程序操作。结果，可能限制了这些存储器封装中的高速顺序编程。在另一个示例中，存储器件可以使用相当大量的资源(例如，数据缓冲器和数据总线)来缓冲和发送程序数据。这可能会减慢其它操作(例如，缓冲和/或发送用于其它操作的数据)。存储器件的总体性能可能受到限制。
根据本公开的各实施例提供了一种具有I/O速度、吞吐量和存储密度得到改进的片上静态随机存取存储器(SRAM)的3D存储器件。管芯上SRAM单元与3D存储器件的***电路形成于同一芯片上。SRAM单元可以位于***电路未占用的区域(例如，与***电路相邻的空闲空间)中，从而不需要形成额外的空间。管芯上SRAM能够在3D存储器件的存储单元上实现高速读取和写入操作。在实施例中，管芯上SRAM被用作用于高速缓存程序操作的高速缓存。在另一个实施例中，管芯上SRAM被用作数据缓冲器，其用于存储单元的粗略编程和精细编程、释放***的主缓冲器中的缓冲空间。管芯上SRAM因此能够在3D存储器件中实现高速顺序编程，并且允许在主缓冲器中释放更多空间以用于其它操作。
图1A示出了根据一些实施例具有SRAM的示例性3D存储器件100的截面的示意图。3D存储器件100代表非单片式3D存储器件的示例。术语“非单片式”表示3D存储器件100的部件(例如，***电路/SRAM和3D NAND存储器)可以独立形成于不同衬底上并随后被接合以形成3D存储器件。3D存储器件100可以包括第一半导体结构102，第一半导体结构102包括***电路和SRAM单元的阵列。***电路和SRAM单元阵列都可以利用高级逻辑工艺(例如，90nm、80nm、65nm、55nm、45nm、40nm、32nm、28nm、22nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm等的技术节点)来实施，以实现高速度。在一些实施例中，第一半导体结构102中的***电路和SRAM单元阵列使用互补金属氧化物半导体(CMOS)技术。
在一些实施例中，***电路包括任何适当的数字、模拟和/或混合信号***电路，其用于有助于3D存储器件100的操作。例如，***电路可以包括页缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器、电荷泵、电流或电压基准、或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一个或多个。SRAM被集成于逻辑电路(例如，***电路)的同一管芯上，以允许更宽的总线和更高的操作速度。SRAM的存储器控制器可以作为***电路的部分被嵌入。在一些实施例中，每个SRAM单元包括用于将数据位作为正或负电荷排成一串的多个晶体管、以及控制对数据位的存取的一个或多个晶体管。在一个示例中，每个SRAM单元具有六个晶体管(例如，金属氧化物半导体场效应晶体管(MOSFET))，例如，四个晶体管用于存储数据位，并且两个晶体管用于控制对数据的存取。
3D存储器件100还可以包括第二半导体结构104，第二半导体结构104包括3D NAND存储器串的阵列。亦即，第二半导体结构104可以是NAND闪速存储器件，其中以NAND存储器串的阵列的形式提供存储单元。在一些实施例中，取决于NAND技术(例如，存储器叠层中的层级/台阶的数量)，3D NAND存储器串典型由32到256个NAND存储单元组成。3D NAND存储器串可以被组织成页，然后页可以被组织成块，其中每个3D NAND存储器串被连接到称为位线(BL)的独立的线。可以通过控制栅极由字线(WL)连接在3D NAND存储器串中具有相同位置的所有单元。在一些实施例中，平面包含通过同一位线连接的特定数量的块。第二半导体结构104可以包括一个或多个平面，并且执行所有读取/写入/擦除操作所需的***电路可以被包括在第一半导体结构102中。
如图1A所示，3D存储器件100还包括垂直处于第一半导体结构102和第二半导体结构104之间的键合界面106。如下文详细所述，可以独立地(并且在一些实施例中并行地)制造第一半导体结构102和第二半导体结构104，使得制造第一半导体结构102和第二半导体结构104之一的热预算不会限制制造第一半导体结构102和第二半导体结构104中的另一者的工艺。此外，可以通过键合界面106形成大量互连(例如，经由混合键合的键合触点)以在第一半导体结构102和第二半导体结构104之间形成直接的短电连接，与电路板上的长距离芯片到芯片数据总线相反，由此消除芯片接口延迟并以减小的功耗实现高速I/O吞吐量。可以通过跨越键合界面106的互连(例如，经由混合键合的键合触点)执行第二半导体结构104中的3D NAND存储器串的阵列和第一半导体结构102中的SRAM单元的阵列之间的数据传输。此外，通过垂直集成第一半导体结构102和第二半导体结构104，可以减小芯片尺寸，并可以增大存储单元的密度。
要理解的是，堆叠的第一半导体结构102和第二半导体结构104的相对位置不受限制。图1B示出了根据一些实施例具有SRAM的另一示例性3D存储器件101的截面的示意图。在图1A中的3D存储器件100中，包括3D NAND存储器串的阵列的第二半导体结构104在包括***电路和SRAM单元的阵列的第一半导体结构102上方，与其不同的是，在图1B的3D存储器件100中，包括***电路和SRAM单元的阵列的第一半导体结构102在包括3D NAND存储器串的阵列的第二半导体结构104上方。然而，键合界面106垂直形成在3D存储器件101中的第一半导体结构102和第二半导体结构104之间，并且根据一些实施例，通过键合(例如，混合键合)接合第一半导体结构102和第二半导体结构104。可以通过跨越键合界面106的互连(例如，经由混合键合的键合触点)执行第二半导体结构104中的3D NAND存储器串的阵列和第一半导体结构102中的SRAM单元的阵列之间的数据传输。
图2示出了根据一些实施例具有***电路和SRAM的示例性半导体结构200的示意性平面图。半导体结构200可以是第一半导体结构102的一个示例。半导体结构200可以包括用于控制和感测3D NAND存储器的***电路，其包括字线驱动器202、页缓冲器204和任何其它适当电路。半导体结构200还可以包括SRAM 206，SRAM与***电路在同一管芯上并且是使用与***电路相同的逻辑工艺制造的。图2示出了***电路(例如，字线驱动器202、页缓冲器204)和SRAM 206的示例性布局，其中***电路(例如，字线驱动器202、页缓冲器204)和SRAM 206形成在同一平面上的不同区域中。例如，SRAM 206可以形成在***电路(例如，字线驱动器202、页缓冲器204)外部。要理解的是，半导体结构200的布局不限于图2中的示例性布局。在一些实施例中，***电路(例如，字线驱动器202和页缓冲器204)和SRAM 206形成在同一平面的不交叠区域中。在一些实施例中，在平面上，SRAM 206形成在未用于形成***电路的空间中。在一些实施例中，***电路(例如，字线驱动器202和页缓冲器204)和SRAM206(例如，SRAM单元的阵列)堆叠在彼此之上，即，在不同平面上。例如，SRAM 206(例如，SRAM单元的阵列)可以形成在***电路(例如，字线驱动器202、页缓冲器204)上方或下方以进一步减小芯片尺寸。
图3示出了根据一些实施例具有SRAM的示例性3D存储器件300的截面。作为上文结合图1A所述的3D存储器件100的一个示例，3D存储器件300是包括第一半导体结构302和堆叠于第一半导体结构302之上的第二半导体结构304的非单片式3D存储器件。第一半导体结构302和第二半导体结构304在其间的键合界面306处接合。如图3所示，第一半导体结构302可以包括衬底308，其可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)或任何其它适当材料。
3D存储器件300的第一半导体结构302可以包括衬底308上方的器件层310。要指出的是，在图3中添加了x轴和y轴，以进一步例示3D存储器件300中的部件的空间关系。衬底308包括在x方向(横向方向或宽度方向)上横向延伸的两个横向表面(例如，顶表面和底表面)。如本文所用，在半导体器件(例如，3D存储器件300)的衬底(例如，衬底308)在y方向(垂直方向或厚度方向)上被定位在半导体器件的最低平面中时，在y方向上相对于半导体器件的衬底确定半导体器件的一个部件(例如，层或器件)在另一个部件(例如，层或器件)“上”、“上方”还是“下方”。在整个本公开中应用相同的表示法来描述空间关系。
在一些实施例中，器件层310包括衬底308上的***电路312以及衬底308上和***电路312外部的SRAM单元314的阵列。在一些实施例中，***电路312包括多个***晶体管316，***晶体管316形成用于有助于3D存储器件300的操作的任何适当的数字、模拟和/或混合信号***电路，包括但不限于页缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器、电荷泵、电流或电压基准。***晶体管316可以形成于衬底308“上”，其中***晶体管316的整体或部分形成于衬底308中(例如，在衬底308的顶表面下方)和/或直接形成于衬底308上。也可以在衬底308中形成隔离区(例如，浅沟槽隔离(STI))和掺杂区(例如，***晶体管316的源极区和漏极区)。
在一些实施例中，每个SRAM单元314包括多个SRAM晶体管318(例如，MOSFET)。在一些实施例中，SRAM单元314是6T单元，其由用于存储1位数据的四个MOSFET和用于控制对数据的存取的两个MOSFET组成。要理解的是，SRAM单元314可以具有任何适合的配置，例如超过或少于六个晶体管(例如，每位更多或更少的晶体管)。在一些实施例中，SRAM晶体管318形成于衬底308“上”，其中SRAM晶体管318的整体或部分形成于衬底308中(例如，在衬底308的顶表面下方)和/或直接形成于衬底308上。也可以在衬底308中形成隔离区(例如，浅沟槽隔离(STI))和掺杂区(例如，SRAM晶体管318的源极区和漏极区)。如图3所示，SRAM晶体管318和***晶体管316可以形成于相同平面上(例如衬底308上)的不同区域中。亦即，可以在其中***电路312形成在衬底308上的区域的外部形成SRAM晶体管318。在一些实施例中，由字线控制两个存取MOSFET(例如，控制对数据的存取的MOSFET)，并且四个存储MOSFET(例如，存储数据位的MOSFET)被耦合到位线并由两个存取MOSFET控制。为了便于例示，图3仅示出了有限数量的SRAM晶体管318以及SRAM晶体管318到位线319的连接。电极触点320可以连接到MOSFET的电极和公共极板321，例如，公共接地。要理解的是，图3中的配置(例如，SRAM晶体管和SRAM晶体管318与位线319之间的连接的布局)并不反映实际布局以及SRAM晶体管与其它部件(例如，字线、位线和接地)之间的电连接。
在一些实施例中，3D存储器件300的第一半导体结构302还包括器件层310上方的互连层322，以向***电路312和SRAM单元314的阵列传输电信号以及传输来自***电路312和SRAM单元314的阵列的电信号。互连层322可以包括多个互连(本文也称为“触点”)，其包括横向互连线和垂直互连存取(过孔)触点。如本文所用，术语“互连”可以宽泛地包括任何适当类型的互连，例如中段制程(MEOL)互连和后段制程(BEOL)互连。互连层322还可以包括一个或多个层间电介质(ILD)层(也称为“金属间电介质(IMD)层”)，其中可以形成互连线和过孔触点。亦即，互连层322可以包括多个ILD层中的互连线和过孔触点。互连层322中的互连线和过孔触点可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或其任何组合。互连层322中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质或其任何组合。
如图3所示，3D存储器件300的第一半导体结构302还可以包括在键合界面306处且在互连层322和器件层310(包括***电路312和SRAM单元314的阵列)上方的键合层324。键合层324可以包括多个键合触点326以及电隔离键合触点326的电介质。键合触点326可以包括导电材料，其包括但不限于W、Co、Cu、Al、硅化物或其任何组合。可以利用电介质形成键合层324的剩余区域，所述电介质包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。键合层324中的键合触点326和周围电介质可以用于混合键合。
类似地，如图3所示，3D存储器件300的第二半导体结构304还可以包括在键合界面306处且在第一半导体结构302的键合层324上方的键合层328。键合层328可以包括多个键合触点330以及将键合触点330电隔离的电介质。键合触点330可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。可以利用电介质形成键合层328的剩余区域，所述电介质包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。键合层328中的键合触点330和周围电介质可以用于混合键合。
如上所述，可以在键合界面306处以面对面方式将第二半导体结构304键合在第一半导体结构302的顶部上。在一些实施例中，作为混合键合(也称为“金属/电介质混合键合”)(其为直接键合技术(例如，在不使用诸如焊料或粘合剂的居间层的情况下在表面之间形成键合))的结果，键合界面306设置在键合层324和328之间，并且能够同时获得金属-金属键合和电介质-电介质键合。在一些实施例中，键合界面306是键合层324和328交汇并键合的地方。在实践中，键合界面306可以是具有特定厚度的层，其包括第一半导体结构302的键合层324的顶表面和第二半导体结构304的键合层328的底表面。
在一些实施例中，3D存储器件300的第二半导体结构304还包括键合层328上方的互连层332以用于传输电信号。互连层332可以包括多个互连，例如MEOL互连和BEOL互连。互连层332还可以包括一个或多个ILD层，可以在ILD层中形成互连线和过孔触点。互连层332中的互连线和过孔触点可以包括导电材料，其包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层332中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
在一些实施例中，3D存储器件300的第二半导体结构304包括NAND闪速存储器件，其中在互连层332和键合层328上方以3D NAND存储器串338的阵列的形式提供存储单元。根据一些实施例，每个3D NAND存储器串338垂直延伸通过均包括导体层334和电介质层336的多个对。本文中还将堆叠且交错的导体层334和电介质层336称为存储器叠层333。根据一些实施例，存储器叠层333中的交错的导体层334和电介质层336在垂直方向上交替。换言之，除了存储器叠层333的顶部或底部的层之外，每个导体层334可以与两侧上的两个电介质层336邻接，并且每个电介质层336可以与两侧上的两个导体层334邻接。导体层334可以均具有相同的厚度或不同的厚度。类似地，电介质层336可以均具有相同的厚度或不同的厚度。导体层334可以包括导电材料，其包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。电介质层336可以包括电介质材料，其包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。
在一些实施例中，每个3D NAND存储器串338是“电荷捕获”型NAND存储器串，其包括半导体沟道342和存储器膜340。在一些实施例中，半导体沟道342包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，存储器膜340是包括隧穿层、存储层(也称为“电荷捕获/存储层”)和阻挡层的复合电介质层。每个3D NAND存储器串338可以具有圆柱形状(例如，柱形)。根据一些实施例，半导体沟道342、存储器膜340的隧穿层、存储层和阻挡层沿从柱的中心向外表面的方向按照该次序布置。隧穿层可以包括氧化硅、氧氮化硅或其任何组合。存储层可以包括氮化硅、氧氮化硅、硅或其任何组合。阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，阻挡层可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。在另一个示例中，阻挡层可以包括高k电介质层，例如氧化铝(Al2O3)层、氧化铪(HfO2)层、氧化钽(Ta2O5)层等。
在一些实施例中，3D NAND存储器串338还包括多个控制栅极(每者是字线的部分)。存储器叠层333中的每个导体层334可以充当3D NAND存储器串338中的每个存储单元的控制栅极。在一些实施例中，每个3DNAND存储器串338在垂直方向上在相应端部包括两个插塞344和346。插塞344可以包括从半导体层348外延生长的半导体材料，例如单晶硅。插塞344可以充当由3D NAND存储器串338的源极选择栅控制的沟道。插塞344可以在3D NAND存储器串338的上端并与半导体沟道342接触。如本文所用，在衬底308被定位在3D存储器件300的最下平面中时，部件(例如，3D NAND存储器串338)的“上端”是在y方向上更远离衬底308的端部，并且部件(例如，3D NAND存储器串338)的“下端”是在y方向上更接近衬底308的端部。另一个插塞346可以包括半导体材料(例如，多晶硅)或导体材料(例如，金属)。在一些实施例中，插塞346包括填充有钛/氮化钛(Ti/TiN，作为阻挡层)和钨(作为导体)的开口。通过在制造3D存储器件300期间覆盖3D NAND存储器串338的上端，插塞346可以充当蚀刻停止层，以防止3D NAND存储器串338中填充的诸如氧化硅和氮化硅的电介质被蚀刻。在一些实施例中，插塞346充当3D NAND存储器串338的漏极。
在一些实施例中，第二半导体结构304还包括设置于存储器叠层333和3D NAND存储器串338上方的半导体层348。半导体层348可以是减薄的衬底，在其上形成存储器叠层333和3D NAND存储器串338。在一些实施例中，半导体层348包括单晶硅，可以从单晶硅外延生长插塞344。在一些实施例中，半导体层348可以包括多晶硅、非晶硅、SiGe、GaAs、Ge或任何其它适当材料。半导体层348还可以包括隔离区和掺杂区(例如，充当3D NAND存储器串338的阵列公共源极，未示出)。隔离区(未示出)可以跨越半导体层348的整个厚度或部分厚度延伸以将掺杂区电隔离。在一些实施例中，包括氧化硅的焊盘氧化物层设置在存储器叠层333和半导体层348之间。
要理解的是，3D NAND存储器串338不限于“电荷捕获”型3D NAND存储器串，并且在其它实施例中可以是“浮栅”型3D NAND存储器串。半导体层348可以包括多晶硅作为“浮栅”型3D NAND存储器串的源极板。
如图3所示，3D存储器件300的第二半导体结构304还可以包括半导体层348上方的焊盘引出(pad-out)互连层350。焊盘引出互连层350包括一个或多个ILD层中的互连，例如接触焊盘352。焊盘引出互连层350和互连层332可以形成于半导体层348的相对侧。在一些实施例中，焊盘引出互连层350中的互连可以在3D存储器件300和外部电路之间传输电信号，以例如用于焊盘引出的目的。
在一些实施例中，第二半导体结构304还包括延伸通过半导体层348的一个或多个触点354，以将焊盘引出互连层350与互连层332和322电连接。结果，SRAM单元314的阵列可以通过互连层322和332以及键合触点326和330电连接到3D NAND存储器串338的阵列。此外，***电路312、SRAM单元314的阵列以及3D NAND存储器串338的阵列可以通过触点354和焊盘引出互连层350电连接到外部电路。
图4示出了根据一些实施例具有SRAM的另一示例性3D存储器件400的截面。类似于上文在图3中所述的3D存储器件300，3D存储器件400代表非单片式3D存储器件的示例，其中包括3D NAND存储器串的第一半导体结构402和包括***电路和SRAM单元的第二半导体结构404被独立形成并在键合界面406处以面对面方式键合。在图3中所述的3D存储器件300中，包括***电路和SRAM单元的第一半导体结构302在包括3DNAND存储器串的第二半导体结构304下方，与其不同的是，图4中的3D存储器件400包括设置于包括3D NAND存储器串的第一半导体结构402上方的包括***电路和SRAM单元的第二半导体结构404。要理解的是，下文可能不会重复3D存储器件300和400两者中的类似结构(例如，材料、制造过程、功能等)的细节。
3D存储器件400的第一半导体结构402可以包括衬底408和衬底408上方的存储器叠层410，存储器叠层410包括交错的导体层412和电介质层414。在一些实施例中，3D NAND存储器串416的阵列均垂直延伸通过衬底408上方的存储器叠层410中的交错的导体层412和电介质层414。每个3D NAND存储器串416可以包括半导体沟道420和存储器膜418。每个3DNAND存储器串416在其下端和上端还分别包括两个插塞422和424。3DNAND存储器串416可以是“电荷捕获”型3D NAND存储器串或“浮栅”型3D NAND存储器串。在一些实施例中，包括氧化硅的焊盘氧化物层设置在存储器叠层410和衬底408之间。
在一些实施例中，3D存储器件400的第一半导体结构402还包括存储器叠层410和3D NAND存储器串416上方的互连层426，以向3D NAND存储器串416传输电信号以及传输来自3D NAND存储器串416的电信号。互连层426可以包括多个互连，其包括互连线和过孔触点。在一些实施例中，互连层426中的互连还包括局部互连，例如位线触点和字线触点。在一些实施例中，3D存储器件400的第一半导体结构402还包括在键合界面406处且在互连层426和存储器叠层410上方的键合层428。键合层428可以包括多个键合触点430以及围绕并电隔离键合触点430的电介质。
如图4所示，3D存储器件400的第二半导体结构404包括在键合界面406处且在键合层428上方的另一键合层432。键合层432可以包括多个键合触点434以及围绕并电隔离键合触点434的电介质。在一些实施例中，3D存储器件400的第二半导体结构404还包括键合层432上方的互连层436以传输电信号。互连层436可以包括多个互连，其包括互连线和过孔触点。
3D存储器件400的第二半导体结构404还可以包括互连层436和键合层432上方的器件层438。在一些实施例中，器件层438包括互连层436和键合层432上方的***电路442以及在互连层436和键合层432上方且在***电路442外部的SRAM单元444的阵列。在一些实施例中，***电路442包括多个***晶体管446，***晶体管446形成用于有助于3D存储器件400的操作的任何适当的数字、模拟和/或混合信号***电路，包括但不限于页缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器、电荷泵、电流或电压基准。***晶体管446可以形成于半导体层440“上”，其中***晶体管446的整体或部分形成于半导体层440中和/或直接形成于半导体层440上。也可以在半导体层440中形成隔离区(例如，浅沟槽隔离(STI))和掺杂区(例如，***晶体管446的源极区和漏极区)。
在一些实施例中，每个SRAM单元444包括多个SRAM晶体管448(例如，MOSFET)。在一些实施例中，SRAM单元444是6T单元，其由用于存储1个数据位的四个MOSFET和用于控制对数据的存取的两个MOSFET组成。要理解的是，SRAM单元444可以具有任何适合的配置，例如超过或少于六个晶体管(例如，每位更多或更少的晶体管)。在一些实施例中，SRAM晶体管448形成于半导体层440“上”，其中SRAM晶体管448的整体或部分形成于半导体层440中和/或直接形成于半导体层440上。也可以在半导体层440中形成隔离区(例如，浅沟槽隔离(STI))和掺杂区(例如，SRAM晶体管448的源极区和漏极区)。如图4所示，SRAM晶体管448和***晶体管446可以形成于相同平面上(例如半导体层440上)的不同区域中。亦即，SRAM晶体管448可以形成在其中***电路442形成半导体层440上的区域的外部。在一些实施例中，由字线控制两个存取MOSFET(例如，控制对数据的存取的MOSFET)，并且四个存储MOSFET(例如，存储数据位的MOSFET)被耦合到位线并由两个存取MOSFET控制。为了便于例示，图4仅示出了有限数量的SRAM晶体管448以及SRAM晶体管448到位线449的连接。电极触点450可以连接到MOSFET的电极和公共极板451，例如，公共接地。要理解的是，图4中的配置，例如，SRAM晶体管和SRAM晶体管448与位线449之间的连接的布局并不反映实际布局和SRAM晶体管与其它部件(例如，字线、位线和地)之间的电连接。
在一些实施例中，第二半导体结构404还包括设置于器件层438上方的半导体层440。半导体层440可以是减薄的衬底，在其上形成***晶体管446和SRAM晶体管448。在一些实施例中，半导体层440包括单晶硅。在一些实施例中，半导体层440可以包括多晶硅、非晶硅、SiGe、GaAs、Ge或任何其它适当材料。半导体层440还可以包括隔离区和掺杂区。
如图4所示，3D存储器件400的第二半导体结构404还可以包括半导体层440上方的焊盘引出互连层452。焊盘引出互连层452包括一个或多个ILD层中的互连，例如接触焊盘454。在一些实施例中，焊盘引出互连层452中的互连可以在3D存储器件400和外部电路之间传输电信号，例如，以用于焊盘引出的目的。在一些实施例中，第二半导体结构404还包括延伸通过半导体层440的一个或多个触点456，以将焊盘引出互连层452与互连层436和426电连接。结果，SRAM单元444的阵列可以通过互连层426和436以及键合触点430和434电连接到3D NAND存储器串416的阵列。此外，***电路442、SRAM单元444的阵列和3D NAND存储器串416的阵列可以通过触点456和焊盘引出互连层452电连接到外部电路。
图5A-5C示出了根据一些实施例用于形成具有***电路和SRAM的示例性半导体结构的制造过程。图6A和图6B示出了根据一些实施例用于形成具有3D NAND存储器串的示例性半导体结构的制造过程。图7A和图7B示出了根据一些实施例用于形成具有SRAM的示例性3D存储器件的制造过程。图12是根据一些实施例用于形成具有SRAM的3D存储器件的示例性方法1200的流程图。图5-7和图12中所示的3D存储器件的示例包括图3中所示的3D存储器件300和图4中所示的3D存储器件400。将一起描述图5-7和图12。要理解的是，方法1200中所示的操作不是穷举性的，并且也可以在任何所例示的操作之前、之后或之间执行其它操作。此外，可以同时、或以与图12所示不同的次序执行所述操作中的一些。
如图5A-5C所示，形成包括***电路、SRAM单元的阵列的第一半导体结构以及包括多个第一键合触点的第一键合层。如图6A-6B所示，形成包括3D NAND存储器串的阵列的第二半导体结构以及包括多个第二键合触点的第二键合层。如图7A和图7B所示，以面对面的方式键合第一半导体结构和第二半导体结构，使得第一键合触点与第二键合触点在键合界面处接触。
参考图12，方法1200开始于操作1202，其中在第一衬底上形成***电路和SRAM单元的阵列。第一衬底可以是硅衬底。在一些实施例中，为了形成***电路和SRAM单元的阵列，在第一衬底上形成多个晶体管。如图5A所示，在硅衬底502上形成多个晶体管(例如，***晶体管504和SRAM晶体管506)。可以通过包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、化学机械抛光(CMP)和任何其它适当工艺的多种工艺来形成晶体管504和506。在一些实施例中，通过离子注入和/或热扩散在硅衬底502中形成掺杂区，该掺杂区充当例如晶体管504和506的源极区和/或漏极区。在一些实施例中，还通过湿法/干法蚀刻和薄膜沉积在硅衬底502中形成隔离区(例如，STI)。
如图5B所示，还形成位线507和公共极板509以用于连接SRAM晶体管506。由此形成包括***电路(具有***晶体管504)和SRAM单元的阵列(每个SRAM单元具有多个SRAM晶体管506)的器件层510。
方法1200进行到操作1204，如图12所示，其中，在***电路和SRAM单元的阵列上方形成第一互连层。第一互连层可以包括一个或多个ILD层中的第一多个互连。如图5C所示，可以在包括***电路(具有***晶体管504)和SRAM单元的阵列(每个SRAM单元具有SRAM晶体管506)的器件层510上方形成互连层512。互连层512可以包括多个ILD层中的MEOL和/或BEOL的互连，以与器件层510形成电连接。在一些实施例中，互连层512包括多个ILD层以及在多种工艺中形成于其中的互连。例如，互连层512中的互连可以包括通过一种或多种薄膜沉积工艺所沉积的导电材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、化学镀其任何组合。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其它适当工艺。ILD层可以包括通过一种或多种薄膜沉积工艺所沉积的电介质材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。图5C中所示的ILD层和互连可以被统称为互连层512。
方法1200进行到操作1206，如图12所示，其中，在第一互连层上方形成第一键合层。第一键合层可以包括多个第一键合触点。如图5C中所示，在互连层512上方形成键合层514。键合层514可以包括由电介质围绕的多个键合触点516。在一些实施例中，通过一种或多种薄膜沉积工艺在互连层512的顶表面上沉积电介质层，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。然后，通过首先使用图案化工艺(例如，对电介质层中的电介质材料的光刻和干法/湿法蚀刻)通过电介质层对接触孔进行图案化，键合触点516可以通过电介质层形成并且与互连层512中的互连接触。可以利用导体(例如，铜)填充接触孔。在一些实施例中，填充接触孔包括在沉积导体之前沉积阻挡层、粘合层和/或晶种层。
方法1200进行到操作1208，如图12所示，其中，在第二衬底上方形成存储器叠层。第二衬底可以是硅衬底。如图6A中所示，在硅衬底602上方形成交错的牺牲层(未示出)和电介质层608。交错的牺牲层和电介质层608可以形成电介质叠层(未示出)。在一些实施例中，每个牺牲层包括氮化硅层，并且每个电介质层608包括氧化硅层。可以通过一种或多种薄膜沉积工艺来形成交错的牺牲层和电介质层608，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。在一些实施例中，可以通过栅极替换工艺来形成存储器叠层604，例如，通过使用相对于电介质层608有选择性的牺牲层的湿法/干法蚀刻利用导体层606替换牺牲层并利用导体层606填充所得的凹陷来形成存储器叠层604。结果，存储器叠层604可以包括交错的导体层606和电介质层608。在一些实施例中，每个导体层606包括金属层，例如钨层。要理解的是，在其它实施例中，可以通过交替地沉积导体层(例如，掺杂多晶硅层)和电介质层(例如，氧化硅层)来形成存储器叠层604，而无需栅极替换工艺。在一些实施例中，在存储器叠层604和硅衬底602之间形成包括氧化硅的焊盘氧化物层。
方法1200进行到操作1210，如图12所示，其中，形成垂直延伸通过存储器叠层的3DNAND存储器串的阵列。如图6A所示，3D NAND存储器串610形成于硅衬底602上方，3D NAND存储器串610中的每者垂直延伸通过存储器叠层604的交错的导体层606和电介质层608。在一些实施例中，用于形成3D NAND存储器串610的制造过程包括使用干法蚀刻和/或湿法蚀刻(例如深度反应离子蚀刻(DRIE))形成穿过存储器叠层604并进入硅衬底602中的沟道孔，接着在沟道孔的下部中从硅衬底602外延生长插塞612。在一些实施例中，用于形成3D NAND存储器串610的制造过程还包括接下来使用诸如ALD、CVD、PVD或其任何组合的薄膜沉积工艺利用多个层填充沟道孔，所述多个层例如是存储器膜614(例如，隧穿层、存储层和阻挡层)和半导体层616。在一些实施例中，用于形成3D NAND存储器串610的制造过程还包括：通过在3D NAND存储器串610的上端处蚀刻凹陷、接着使用诸如ALD、CVD、PVD或其任何组合的薄膜沉积工艺利用半导体材料填充凹陷而在沟道孔的上部中形成另一插塞618。
方法1200进行到操作1212，如图12所示，其中，在3D NAND存储器串的阵列上方形成第二互连层。第二互连层可以包括一个或多个ILD层中的第二多个互连。如图6B所示，互连层620可以形成于存储器叠层604和3D NAND存储器串610的阵列上方。互连层620可以包括多个ILD层中的MEOL和/或BEOL的互连，以与3D NAND存储器串610形成电连接。在一些实施例中，互连层620包括多个ILD层以及在多种工艺中形成于其中的互连。例如，互连层620中的互连可以包括通过一种或多种薄膜沉积工艺所沉积的导电材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、化学镀其任何组合。用于形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻、或任何其它适当工艺。ILD层可以包括通过一种或多种薄膜沉积工艺所沉积的电介质材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。图6B中所示的ILD层和互连可以被统称为互连层620。
方法1200进行到操作1214，如图12所示，其中，在第二互连层上方形成第二键合层。第二键合层可以包括多个第二键合触点。如图6B中所示，在互连层620上方形成键合层622。键合层622可以包括由电介质围绕的多个键合触点624。在一些实施例中，通过一种或多种薄膜沉积工艺在互连层620的顶表面上沉积电介质层，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。然后，通过首先使用图案化工艺(例如，对电介质层中的电介质材料的光刻和干法/湿法蚀刻)通过电介质层对接触孔进行图案化，键合触点624然后可以通过电介质层形成并与互连层620中的互连接触。可以利用导体(例如，铜)填充接触孔。在一些实施例中，填充接触孔包括在沉积导体之前沉积阻挡层、粘合层和/或晶种层。
方法1200进行到操作1216，如图12中所示，其中以面对面的方式键合第一衬底和第二衬底，使得第一键合触点在键合界面处与第二键合触点接触。键合可以是混合键合。在一些实施例中，在键合之后，其上形成***电路和SRAM单元的第一衬底(例如，第一半导体结构)设置于其上形成3D NAND存储器串的第二衬底(例如，第二半导体结构)上方。在一些实施例中，在键合之后，其上形成3D NAND存储器串的第二衬底(例如，第二半导体结构)设置于其上形成***电路和SRAM单元的第一衬底(例如，第一半导体结构)上方。
如图7A所示，硅衬底602和形成于其上的部件(例如，3D NAND存储器串610)被上下翻转。将向下的键合层622与向上的键合层514键合，即，以面对面的方式，由此形成键合界面702(如图7B所示)。在一些实施例中，在键合之前，向键合表面施加处理工艺，例如等离子体处理、湿法处理和/或热处理。尽管图7A中未示出，但可以上下翻转硅衬底502和形成于其上的部件(例如，器件层510)，并可以将面向下的键合层514与面向上的键合层622键合，即，以面对面的方式，由此形成键合界面702。在键合之后，键合层622中的键合触点624和键合层514中的键合触点516对准并彼此接触，使得器件层510(例如，***电路和其中的SRAM单元)可以电连接到3D NAND存储器串610。要理解的是，在键合器件中，3DNAND存储器串610可以在器件层510(例如，***电路和其中的SRAM单元)上方或下方。然而，如图7B所示，在键合之后，可以在3D NAND存储器串610和器件层510(例如，***电路和其中的SRAM单元)之间形成键合界面702。
方法1200进行到操作1218，如图12所示，其中，减薄第一衬底或第二衬底以形成半导体层。在一些实施例中，在键合之后处于第二半导体结构的第二衬底上方的第一半导体结构的第一衬底被减薄以形成半导体层。在一些实施例中，在键合之后处于第一半导体结构的第一衬底上方的第二半导体结构的第二衬底被减薄以形成半导体层。
如图7B所示，减薄键合的3D存储器件(例如，图7A中所示的硅衬底402)的顶部的衬底，使得减薄的顶部衬底能够充当半导体层704，例如，单晶硅层。减薄衬底的厚度可以介于大约200nm和大约5μm之间，例如，介于200nm和5μm之间，或介于大约150nm和大约50μm之间，例如介于150nm和50μm之间。可以通过包括但不限于晶片研磨、干法蚀刻、湿法蚀刻、CMP、任何其它适当工艺或其任何组合的工艺来减薄硅衬底402。要理解的是，在硅衬底502是键合的3D存储器件的顶部的衬底时，可以通过减薄硅衬底502来形成另一半导体层。
方法1200进行到操作1220，如图12所示，其中，在半导体层上方形成焊盘引出互连层。如图7B所示，在半导体层704(减薄的顶部衬底)上方形成焊盘引出互连层706。焊盘引出互连层706可以包括一个或多个ILD层中形成的互连，例如焊盘触点708。焊盘触点708可以包括导电材料，包括，但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。ILD层可以包括电介质材料，包括，但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。在一些实施例中，在键合和减薄之后，例如，通过湿法/干法蚀刻，接着沉积导电材料，形成通过半导体层704垂直延伸的触点710。触点710可以与焊盘引出互连层706中的互连接触。
图8示出了根据一些实施例具有带管芯上SRAM的3D存储器件的示例性***850的示意框图。图9A示出了根据一些实施例具有带管芯上SRAM作为高速缓存的3D存储器件的***920的示意框图。图9B示出了根据一些实施例具有带管芯上SRAM作为数据缓冲器的3D存储器件的***930的示意框图。图10是根据一些实施例用于操作具有管芯上SRAM作为高速缓存的3D存储器件的示例性方法1000的流程图。图11是根据一些实施例用于操作具有管芯上SRAM作为数据缓冲器的3D存储器件的示例性方法1100的流程图。图9A和9B中所示的***示例分别与图10和11一起描述。要理解的是，方法1000和1100中所示的操作不是穷举性的，且也可以在例示的任何操作之前、之后或之间执行其它操作。此外，可以同时，或以与图10和11所示不同的次序执行操作中的一些。
图8示出了根据一些实施例具有被用作高速缓存或数据缓冲器的SRAM的***850。***850可以具有主机810、I/O 802、SRAM 804、页缓冲器806和3D NAND存储器808。在一些实施例中，如上文详细所述，SRAM 804与页缓冲器806和3D NAND存储器808形成于相同的芯片上。在一些实施例中，SRAM 804、页缓冲器806和3D NAND存储器808形成3D存储器件800。SRAM 804可以被称为管芯上SRAM或NAND上SRAM。数据，例如程序数据和控制指令，可以在主机810和I/O 802之间，在I/O 802和SRAM 804之间，在SRAM 804和页缓冲器806之间，以及在3D NAND存储器808和页缓冲器806之间被双向传输。根据SRAM 804的功能，可以启用或禁用主机810和页缓冲器806之间的数据传输812。例如，在SRAM804充当3D存储器件800中的高速缓存时，数据传输812可以是主机810和页缓冲器806之间的双向数据传输；在SRAM 804充当3D存储器件800中的数据缓冲器时，数据传输812可以被禁用。亦即，在SRAM 804充当高速缓存时，数据传输812允许3D存储器件800使用来自主机810的程序数据对3D NAND存储器808编程，并允许主机同时从页缓冲器806提取程序数据；在SRAM 804充当数据缓冲器时，3D存储器件800顺序地在SRAM804中缓存来自主机810的程序数据，并将缓冲的程序数据编程至3D NAND存储器808中。
主机810可以是产生数据的任何适当装置，例如一个或多个处理器。在一些实施例中，主机810包括中央处理单元(CPU)、图形处理器(例如，图形处理单元(GPU))、应用处理器(AP)、通用处理器(例如，APU，加速处理单元；GPGPU，GPU上的通用计算)或任何其它适当的处理器。输入/输出电路802可以是作为***电路的部分的高速高吞吐量输入/输出电路。在一些实施例中，主机810包括***控制器(例如，控制***850的各种操作的控制器)和/或存储器控制器(例如，控制3D存储器件800的各种操作的控制器)。通过I/O 802将主机810产生的任何适当类型的数据传输到3D存储器件800的SRAM 804。主机810和3D存储器件800可以是任何适当设备的部分，例如，虚拟现实(VR)/增强现实(AR)装置(例如，VR头戴式耳机等)、手持装置(例如，手机或智能电话、平板电脑等)、可穿戴装置(例如，眼镜、腕表等)、汽车控制台、游戏控制台、电视机、膝上型计算机、台式计算机、笔记本计算机、媒体中心、机顶盒、全球定位***(GPS)、打印机或任何其它适当的装置。
在一些实施例中，SRAM 804包括布置成阵列或任意图案的多个SRAM单元。可以在图3-5C的描述中得到SRAM单元的细节，因此在此不再重复。SRAM 804可以连接到页缓冲器806，页缓冲器806包括连接到3D NAND存储器808中的相应页的多个缓冲段。
SRAM 804可以被用作3D存储器件800的高速管芯上高速缓存以改善顺序编程。图9A示出了***920，其中SRAM 804充当高速管芯上高速缓存。为了容易描述，图9A中省略了I/O 802。在一些实施例中，数据被成页地编程到3D NAND存储器808中，并且SRAM 804被例示为多个高速缓存单元904(即，904-1……904-K)，每个高速缓存单元被配置为高速缓存程序数据，以用于对3D NAND存储器808中的页进行编程。3D NAND存储器808可以被绘示为多个平面908(即，908-1……908-M)，每个平面代表由字线和交叉的存储器串形成的存储单元。平面908可以包括存储单元的多个页。K和M均可以是正整数，并且彼此可以相同或不相同。在操作中，多个高速缓存单元904可以同时向页缓冲器806中高速缓存同一批的程序数据。高速缓存单元904还向页缓冲器806中输入高速缓存的程序数据，页缓冲器806然后向平面908中的相应页中输入高速缓存的程序数据。在一些实施例中，主机810向SRAM 804和/或页缓冲器806中顺序地(例如，一批紧接着另一批)传输成批的程序数据，例如第(N-3)、(N-2)、(N-1)、N、(N+1)和(N+2)批程序数据。
参考图10，方法1000开始于操作1002，其中3D存储器件800从主机810接收控制指令，以针对高速缓存程序操作调节3D存储器件800。在一些实施例中，3D存储器件800遵循控制指令以对SRAM 804的SRAM单元进行初始化，例如，擦除SRAM单元中的数据/清空SRAM单元，使得SRAM804准备好接收程序数据。
在操作1004，3D存储器件800将第(N-1)批程序数据编程到相应页中。同时，3D存储器件800向SRAM 804中的相应空间(例如，高速缓存单元)中高速缓存第N批程序数据，并检查第(N-2)批程序数据的状态。SRAM 804能够高速缓存多批程序数据。在一些实施例中，SRAM至多高速缓存三批程序数据，例如图9A中所示的第(N-2)批、第(N-1)批和第N批程序数据。每批程序数据(例如，第(N-2)批、第(N-1)批和第N批)可以包括用于相应平面中的一个或多个页的程序数据。例如，每批程序数据可以包括用于K页的程序数据，并且可以在相应高速缓存单元(例如，904-1……904-K)中高速缓存用于每页的程序数据。高速缓存的该批程序数据可以是相应程序数据的备份副本，并且在必要时，例如，在将相应程序数据编程到3D NAND存储器808中失败时，高速缓存的该批程序数据可以被编程到3D NAND存储器808中。下文描述了细节。
在一些实施例中，同时或在相同时间跨度上执行：检查第(N-2)批程序数据的状态，对第(N-1)批程序数据进行编程，以及高速缓存第N批程序数据。例如，这些操作可以大约同时开始和完成，或者可以具有交叠的操作时间。在一些实施例中，在3D存储器件800正在从页缓冲器806向3D存储器件808中编程第(N-1)批程序数据时，3D存储器件800正从主机810高速缓存第N批程序数据并且检查第(N-2)批程序数据的状态。3D存储器件800可以通过从页缓冲器806传送第(N-1)批程序数据的副本而对第(N-1)批程序数据进行编程。可以通过缓冲来自主机810的第(N-1)批程序数据(例如，在高速缓存第N批程序数据之前)或通过缓冲来自SRAM 804的第(N-1)批程序数据的备份副本来形成第(N-1)批程序数据的副本。在一些实施例中，在从主机810向SRAM 804中高速缓存第N批程序数据时，3D存储器件800通过从页缓冲器806向3D NAND存储器808中加载第(N-1)批程序数据的副本而对第(N-1)批程序数据进行编程。可以通过例如在编程开始之前从主机810通过数据传输812缓冲第(N-1)批程序数据来形成第(N-1)批程序数据的副本。在一些实施例中，在3D存储器件800正在检查第(N-3)批程序数据的状态时，在SRAM 804中高速缓存第(N-1)批程序数据的备份副本。在一些实施例中，在第(N-2)批程序数据正被编程到3D NAND存储器808中的相应页中时，从主机810向SRAM 804中高速缓存第(N-1)批程序数据以形成第(N-1)批程序数据的备份副本。
在一些实施例中，检查第(N-2)批程序数据的状态包括判断第(N-2)批程序数据的编程是否成功。在一些实施例中，如果第(N-2)批程序数据的编程失败，则3D存储器件800从SRAM 804检索第(N-2)批程序数据的备份副本，将第(N-2)批程序数据的备份副本缓冲到页缓冲器806中，并将第(N-2)批程序数据的备份副本编程到3D存储器件808中的相应页中。在一些实施例中，SRAM 804在检查第(N-2)批程序数据的编程状态时维持第(N-2)批程序数据的备份副本，并在第(N-2)批程序数据的编程成功时，去除第(N-2)批程序数据的备份副本。SRAM 804然后可以具有用于高速缓存另一批(例如，第(N+1)批程序数据)程序数据的空间。
在第(N-1)批程序数据正被编程到3D NAND存储器808中时，可以向SRAM 804中高速缓存第N批程序数据以形成第N批程序数据的备份副本。可以维持SRAM 804中的第N批程序数据的备份副本，直到确定将第N批程序数据编程到3D NAND存储器808中是成功的。在一些实施例中，例如，在从SRAM 804删除第N批程序数据之前，主机810从SRAM 804读出第N批程序数据，以用于进一步处理和/或存储。例如，主机810可以在另一个位置存储读出的第N批程序数据。在一些实施例中，在向SRAM804中高速缓存第N批程序数据之后，主机810从主机删除第N批程序数据的副本。在一些实施例中，在第N批程序数据正被编程到3D存储器件808中的相应页中时，3D存储器件800检查第(N-1)批程序数据的状态。同时，3D存储器件800可以在SRAM 804中的相应空间中高速缓存第(N+1)批程序数据。在一些实施例中，主机810从页缓冲器806读出程序数据以用于进一步处理。
在一些实施例中，3D存储器件800针对后续各批程序数据顺序地重复操作1004。在操作1006，3D存储器件800将第N批程序数据编程到相应页中。在该操作处，3D存储器件800也在SRAM 804中的相应空间中高速缓存第(N+1)批程序数据，并检查第(N-1)批程序数据的状态。在操作1008，3D存储器件800将第(N+1)批程序数据编程到相应页中。在该操作处，3D存储器件800也在SRAM 804中的相应空间中高速缓存第(N+2)批程序数据，并检查第N批程序数据的状态。
在一些实施例中，3D存储器件800可以顺序地高速缓存多批程序数据并将高速缓存的程序数据编程到3D NAND存储器808中。例如，3D存储器件800可以顺序地向SRAM 804中高速缓存第(N-2)批程序数据的备份副本、第(N-1)批程序数据的备份副本和第N批程序数据的备份副本。3D存储器件800然后可以通过页缓冲器806将第(N-2)批程序数据、第(N-1)批程序数据和第N批程序数据的备份副本顺序地编程到3D NAND存储器808的相应页中。在一些实施例中，在第(N-2)批程序数据已经被编程之后，3D存储器件800检查其状态。如果编程成功，3D存储器件800可以从SRAM 804删除第(N-2)批程序数据的备份副本；如果编程失败，3D存储器件800可以使用第(N-2)批程序数据的备份副本重新编程3D NAND存储器808(例如，如果必要，重复)，直到状态为成功。SRAM 804然后可以具有用于高速缓存下一批程序数据(例如，第(N+1)批程序数据)的空间。在一些实施例中，在第(N-2)批程序数据、第(N-1)批程序数据和第N批程序数据被高速缓存在SRAM 804中之后，主机810删除这些批的程序数据的副本。
3D NAND存储器808可以包括多级单元(MLC)NAND存储器件，其中多页的数量对应于存储单元中存储的位的数量。在一些实施例中，3DNAND存储器808包括无RAM应用环境(例如eMMC或UFS)中装填的三级单元(TLC)NAND存储器件。在示例中，为了高速缓存针对具有4个平面的TLC NAND存储器件的三批程序数据，SRAM 804具有至少648kB的存储空间。
SRAM 804还可以用作3D存储器件800的管芯上数据缓冲器。图9B示出了***930，其中SRAM 804充当管芯上数据缓冲器。为了容易描述，图9B中省略了I/O 802。在一些实施例中，程序数据被成页地编程到3DNAND存储器808中，并且SRAM 804被例示为多个数据缓冲器单元914(即，914-1……914-L)，每个数据缓冲器单元被配置为缓冲程序数据，以用于对3D NAND存储器808中的页进行编程。3D NAND存储器808可以被绘示为多个平面908(即，908-1……908-M)。M和L均可以是正整数，并且彼此可以相同或不相同。在操作中，多个数据缓冲器单元914可以提供存储空间以在程序数据被传送到页缓冲器806中之前缓冲程序数据。这样允许程序数据被存储在主机810中并被编程到3D NAND存储器808中，以存储于与3DNAND存储器800相同的芯片上，释放主机810中的主高速缓存/缓冲器，以用于存储该程序数据。SRAM 804还减小了用于在编程操作期间传送该程序数据的(例如，3D存储器件800和主机810之间的)数据总线中的带宽。相反，可以在3D存储器件800中执行数据传输和处理。主机810中的用于存储、处理和传送程序数据的资源可以用于其它目的/操作。如图9B所示，3D存储器件800从主机810接收对应于不同字线的程序数据。对应于字线的程序数据被绘示为WL0、…、WLP。在程序数据被缓冲到页缓冲器806中之前，可以顺序地、成组地或以任意模式从主机810向SRAM 804传送程序数据。在图9B中将程序数据WL0、……WLP绘示在每个数据缓冲器单元914中仅仅用于例示用于对页进行编程的程序数据，并非指示程序数据的顺序操作。
参考图11，方法1100开始于操作1102，其中3D存储器件800从主机810接收控制指令，以针对3D NAND存储器808中的页的存储单元上的第一遍程序和第二遍程序调节3D存储器件800。在一些实施例中，3D存储器件800遵循控制指令以对SRAM 804的SRAM单元进行初始化，例如，擦除SRAM单元中的数据/清空SRAM单元，使得SRAM 804准备好接收程序数据。
在操作1104，3D存储器件800将用于第一遍程序的第一程序数据和用于第二遍程序的第二程序数据缓冲到SRAM 804中。在一些实施例中，字线对应于其相应程序数据，该程序数据包括用于对由字线和相交的存储器串形成的存储单元进行编程的第一程序数据和第二程序数据。亦即，例如，WL0是指用于对由WL0(即，字线0和相交的存储单元)形成的存储单元进行编程的第一程序数据和第二程序数据。在一些实施例中，基于SRAM804的存储容量确定SRAM 804中缓冲的程序数据的量。于是，对应于WL0……WLP的程序数据可以代表要编程到3D NAND存储器808中的程序数据的一部分或整体。在一些实施例中，第一遍程序是粗略程序，并且第二遍程序是精细程序。
可以按照任何适当次序将用于对由一个或多个字线形成的存储单元进行编程的第一程序数据和第二程序数据缓冲到SRAM 804中，之后将第一程序数据和第二程序数据加载到页缓冲器806中以进行编程。例如，可以同时(例如，在使用第一程序数据执行第一遍程序之前)从主机810缓冲用于对由第一字线和第二字线形成的存储单元进行编程的第一和第二程序数据，或者可以独立地缓冲第一和第二程序数据(例如，可以在完成第一遍程序之后缓冲第二程序数据)。在本公开的各种实施例中，第一和第二程序数据均被缓冲在SRAM804中，之后被传送到页缓冲器806中。在一些实施例中，用于对3D NAND存储器808的所有平面中的存储单元进行编程的第一和第二程序数据被缓冲并存储在SRAM 804中，之后被加载到页缓冲器806中。
在操作1106，3D存储器件800使用由第一字线和第二字线形成的存储单元上的第一程序数据顺序地执行第一遍程序。3D存储器件800可以从SRAM 804检索缓冲的第一程序数据，并将其传送到页缓冲器806，然后将其编程到3D NAND存储器808中的相应存储单元。如本公开所述，由字线形成或对应于字线的存储单元是指由字线和与字线相交的存储器串形成的存储单元。在一些实施例中，按页对存储单元进行编程，例如，可以对由存储器串和第一字线形成的所有存储单元执行第一遍程序，之后对由存储器串和第二字线形成的存储单元执行第一遍程序。
被编程的存储单元可以是MLC。例如，被编程的每个存储单元可以是四级单元(QLC)，其具有用于存储数据的24位的四个阈值电压状态(例如，下页数据(LP)、中页数据(MP)、上页数据(UP)和额外页数据(XP))。用于对每个存储单元进行编程的第一程序数据和第二程序数据可以被配置为将存储单元编程到期望的阈值电压状态。表I示出了要编程的页中的QLC的示例性页图。表I示出了分别在第一遍程序和第二遍程序中的存储单元被编程的次序。在表I中，串0-串5是指与字线相交的六个存储器串，使用“WL#”表示字线。
表I
在一些实施例中，表I示出了执行一遍程序(例如，第一或第二遍程序)的次序。例如，3D存储器件800可以将四个阈值电压状态(即，LP、MP、UP和XP)顺序地编程到每个存储单元中，并顺序地对由存储器串0到存储器串5和字线(例如，字线0、1、2或3)形成的存储单元进行编程。在对由存储器串和一条字线形成的每页中的存储单元进行编程之后，3D存储器件800继续对由存储器串和下一字线形成的存储单元进行编程。在该操作中，根据表I中提供的次序，在由串0到串5与第一和第二字线(例如，WL0和WL1)形成的存储单元上顺序地执行第一遍程序。
在操作1108，3D存储器件800从SRAM 804检索第二程序数据，并在完成第一遍程序时，使用第二程序数据对由第一字线形成的存储单元执行第二遍程序。在一些实施例中，在对由第一和第二字线和所有存储器串(例如，串0到串5)形成的存储单元所执行的第一遍程序完成时，3D存储器件800开始自动执行第二遍程序，例如，而不从主机810接收许可。表II示出了利用第一遍程序(例如，粗略程序，在表II中被示为“第一”)和第二遍程序(例如，精细程序，在表II中被示为“第二”)对页中的示例性次序存储单元进行编程。
表II
如表II中所示，3D存储器件800可以对由串0到串5与第一和第二字线(例如，WL0和WL1，如在操作1106中所述)形成的存储单元执行第一遍程序，之后对由串0到串5与第一字线形成的存储单元顺序地执行第二遍程序。在一些实施例中，在3D存储器件800中传送用于执行第一和第二遍程序的数据(例如，程序数据和/或控制指令)而不占用主机810中以及主机810和3D存储器件800之间的数据总线。在一些实施例中，表II中所示的次序是在执行第一和第二遍程序之前预定的。3D存储器件800可以为由其它字线形成的存储单元(例如，对应于WL2和WL3的存储单元)重复上述操作，直到完成存储单元的编程。
3D NAND存储器808可以包括多级单元(MLC)NAND存储器件，其中多页的数量对应于存储单元中存储的位的数量。在示例中，为了缓冲用于由具有4个平面的QLC NAND存储器件中的两条字线形成的存储单元的第一和第二程序数据，SRAM 804具有至少3.4MB的存储空间。
在一些实施例中，一种3D存储器件包括具有多页的3D NAND存储器阵列以及管芯上数据缓冲器，所述管芯上数据缓冲器耦合到同一芯片上的所述存储器阵列并且被配置为对主机和所述存储器阵列之间的多批程序数据进行缓冲。所述管芯上数据缓冲器可以包括SRAM单元。所述3D存储器件还包括被耦合到所述同一芯片上的所述管芯上数据缓冲器的控制器。所述控制器可以被配置为接收用于执行页中的存储器单元上的第一遍程序和第二遍程序的控制指令。所述控制器还可以被配置为将来自主机的用于第一遍程序的第一程序数据和用于第二遍程序的第二程序数据缓冲到所述管芯上数据缓冲器中以及检索来自所述管芯上数据缓冲器的所述第一程序数据。所述控制器还可以被配置为在通过第一字线和第二字线形成的存储器单元上使用所述第一程序数据顺序地执行所述第一遍程序以及检索来自所述管芯上数据缓冲器的所述第二程序数据。所述控制器还可以被配置为响应于完成了所述第一遍程序使用所述第二程序数据在通过所述第一字线形成的所述存储器单元上执行所述第二遍程序。
在一些实施例中，为了执行所述第一遍程序和所述第二遍程序，所述控制器分别被配置为执行粗略程序和精细程序。
在一些实施例中，所述控制器被配置为在缓冲所述第一程序数据和所述第二程序数据之后在通过所述第一字线和所述第二字线形成的存储器单元上使用所述第一程序数据顺序地执行所述第一遍程序。
在一些实施例中，为了在通过所述第一字线和所述第二字线形成的存储器单元上使用所述第一程序数据顺序地执行所述第一遍程序，所述控制器还被配置为使用所述第一程序数据顺序地对通过与所述页中的所述第一字线相交的所有串形成的存储器单元进行编程；以及使用所述第一程序数据顺序地对通过与所述页中的所述第二字线相交的所有串形成的存储器单元进行编程。
在一些实施例中，所述控制器还被配置为在执行所述第一遍程序之前将用于所述页中的所有存储器单元的第一程序数据和第二程序数据缓冲到所述管芯上数据缓冲器中。
在一些实施例中，所述控制器被配置为在所述第一遍程序之后执行所述第二遍程序，而无需接收到来自所述主机的允许。
在一些实施例中，所述页中的所述存储器单元包括四级单元；并且所述第一程序数据和所述第二程序数据均包括用于所述页中的所述存储器单元中的每一个存储器单元的相应下页数据、中页数据、上页数据以及额外页数据。
在一些实施例中，所述3D存储器件被封装在eMMC或UFS中的至少一者中。
在一些实施例中，一种用于操作3D存储器件上的缓冲单元的***包括：主机；具有NAND存储单元的多页并且耦合到所述主机的储存单元；以及耦合到所述储存单元并且与所述储存单元在同一芯片上的所述缓冲单元。所述缓冲单元可以被配置为对所述主机和所述储存单元之间的程序数据进行缓冲。所述缓冲单元可以具有管芯上SRAM单元。所述***还可以包括耦合至所述缓冲单元和所述主机的控制单元。所述控制单元可以被配置为接收用于执行页中的存储器单元上的第一遍程序和第二遍程序的控制指令。所述控制单元还可以被配置为将来自主机的用于第一遍程序的第一程序数据和用于第二遍程序的第二程序数据缓冲到所述缓冲单元中以及检索来自所述缓冲单元的所述第一程序数据。所述控制单元还可以被配置为在通过第一字线和第二字线形成的存储器单元上使用所述第一程序数据顺序地执行所述第一遍程序，检索来自所述缓冲单元的所述第二程序数据，以及响应于完成了所述第一遍程序使用所述第二程序数据在通过所述第一字线形成的所述存储器单元上执行所述第二遍程序。
在一些实施例中，为了执行所述第一遍程序和所述第二遍程序，所述控制单元分别被配置为执行粗略程序和精细程序。
在一些实施例中，所述控制单元被配置为在缓冲所述第一程序数据和所述第二程序数据之后在通过所述第一字线和所述第二字线形成的存储器单元上使用所述第一程序数据顺序地执行所述第一遍程序。
在一些实施例中，为了在通过所述第一字线和所述第二字线形成的存储器单元上使用所述第一程序数据顺序地执行所述第一遍程序，所述控制单元还被配置为使用所述第一程序数据顺序地对通过与所述页中的所述第一字线相交的所有串形成的存储器单元进行编程；以及使用所述第一程序数据顺序地对通过与所述页中的所述第二字线相交的所有串形成的存储器单元进行编程。
在一些实施例中，所述控制单元还被配置为在执行所述第一遍程序之前将用于所述页中的所有存储器单元的第一程序数据和第二程序数据缓冲到所述缓冲单元中。
在一些实施例中，所述控制单元被配置为在所述第一遍程序之后执行所述第二遍程序，而无需接收到来自所述主机的允许。
在一些实施例中，所述页中的所述存储器单元包括四级单元；并且所述第一程序数据和所述第二程序数据均包括用于所述页中的所述存储器单元中的每一个存储器单元的相应下页数据、中页数据、上页数据以及额外页数据。
在一些实施例中，一种用于操作3D存储器件上的数据缓冲器的方法包括：接收用于执行页中的存储器单元上的第一遍程序和第二遍程序的控制指令；将来自主机的用于第一遍程序的第一程序数据和用于第二遍程序的第二程序数据缓冲到具有管芯上SRAM单元的数据缓冲器中。所述方法还包括检索来自所述数据缓冲器的所述第一程序数据；以及在通过第一字线和第二字线形成的存储器单元上使用所述第一程序数据顺序地执行所述第一遍程序。所述方法还包括检索来自所述数据缓冲器的所述第二程序数据；以及响应于完成了所述第一遍程序使用所述第二程序数据在通过所述第一字线形成的存储器单元上执行所述第二遍程序。
在一些实施例中，执行所述第一遍程序和所述第二遍程序分别包括执行粗略程序和精细程序。
在一些实施例中，在缓冲了所述第一程序数据和所述第二程序数据之后在通过所述第一字线和所述第二字线形成的存储器单元上使用所述第一程序数据顺序地执行所述第一遍程序。
在一些实施例中，在通过所述第一字线和所述第二字线形成的存储器单元上使用所述第一程序数据顺序地执行所述第一遍程序还包括：使用所述第一程序数据顺序地对通过与所述页中的所述第一字线相交的所有串形成的存储器单元进行编程；以及使用所述第一程序数据顺序地对通过与所述页中的所述第二字线相交的所有串形成的存储器单元进行编程。
在一些实施例中，所述方法还包括在执行所述第一遍程序之前将用于所述页中的所有存储器单元的所述第一程序数据和所述第二程序数据缓冲到所述数据缓冲器中。
在一些实施例中，在没有来自所述主机的允许的情况下执行所述第二遍程序。
在一些实施例中，所述页中的所述存储器单元包括四级单元；并且所述第一程序数据和所述第二程序数据均包括用于所述页中的所述存储器单元中的每一个存储器单元的相应下页数据、中页数据、上页数据以及额外页数据。
对特定实施例的上述说明因此将完全揭示本公开的一般性质，使得他人能够通过运用本领域技术范围内的知识容易地对这种特定实施例进行修改和/或调整以用于各种应用，而不需要过度实验，并且不脱离本公开的一般概念。因此，基于本文呈现的教导和指导，这种调整和修改旨在处于所公开的实施例的等同物的含义和范围内。应当理解，本文中的措辞或术语是用于说明的目的，而不是为了进行限制，从而本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。
上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意地限定了这些功能构建块的边界。可以限定替代的边界，只要适当执行指定的功能及其关系即可。
发明内容和摘要部分可以阐述发明人所设想的本公开的一个或多个示例性实施例，但未必是所有示例性实施例，并且因此，并非旨在通过任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据以下权利要求书及其等同物来进行限定。

Claims (22)

1.一种三维(3D)存储器件，包括：
具有多页的3D NAND存储器阵列；
管芯上数据缓冲器，所述管芯上数据缓冲器耦合到同一芯片上的所述存储器阵列并且被配置为对主机和所述存储器阵列之间的多批程序数据进行缓冲，所述管芯上数据缓冲器包括静态随机存取存储器(SRAM)单元；以及
控制器，所述控制器被耦合到所述同一芯片上的所述管芯上数据缓冲器并且被配置为：
接收用于执行页中的存储器单元上的第一遍程序和第二遍程序的控制指令；
将来自主机的用于第一遍程序的第一程序数据和用于第二遍程序的第二程序数据缓冲到所述管芯上数据缓冲器中；
检索来自所述管芯上数据缓冲器的所述第一程序数据；
在通过第一字线和第二字线形成的存储器单元上使用所述第一程序数据顺序地执行所述第一遍程序；
检索来自所述管芯上数据缓冲器的所述第二程序数据；以及
响应于完成了所述第一遍程序使用所述第二程序数据在通过所述第一字线形成的所述存储器单元上执行所述第二遍程序。
2.根据权利要求1所述的3D存储器件，其中，为了执行所述第一遍程序和所述第二遍程序，所述控制器分别被配置为执行粗略程序和精细程序。
3.根据权利要求2所述的3D存储器件，其中，所述控制器被配置为在缓冲所述第一程序数据和所述第二程序数据之后在通过所述第一字线和所述第二字线形成的存储器单元上使用所述第一程序数据顺序地执行所述第一遍程序。
4.根据权利要求3所述的3D存储器件，其中，为了在通过所述第一字线和所述第二字线形成的存储器单元上使用所述第一程序数据顺序地执行所述第一遍程序，所述控制器还被配置为：
使用所述第一程序数据顺序地对通过与所述页中的所述第一字线相交的所有串形成的存储器单元进行编程；以及
使用所述第一程序数据顺序地对通过与所述页中的所述第二字线相交的所有串形成的存储器单元进行编程。
5.根据权利要求1-4中任一项所述的3D存储器件，其中，所述控制器还被配置为在执行所述第一遍程序之前将用于所述页中的所有存储器单元的第一程序数据和第二程序数据缓冲到所述管芯上数据缓冲器中。
6.根据权利要求1-5中任一项所述的3D存储器件，其中，所述控制器被配置为在所述第一遍程序之后执行所述第二遍程序，而无需接收到来自所述主机的允许。
7.根据权利要求1-6中任一项所述的3D存储器件，其中：
所述页中的所述存储器单元包括四级单元；并且
所述第一程序数据和所述第二程序数据均包括用于所述页中的所述存储器单元中的每一个存储器单元的相应下页数据、中页数据、上页数据以及额外页数据。
8.根据权利要求1-7中任一项所述的3D存储器件，其中，所述3D存储器件被封装在嵌入式多媒体卡(eMMC)或通用闪存储存器(UFS)中的至少一者中。
9.一种用于操作三维(3D)存储器件上的缓冲单元的***，包括：
主机；
具有NAND存储单元的多页并且耦合到所述主机的储存单元；
耦合到所述储存单元并且与所述储存单元在同一芯片上的所述缓冲单元，所述缓冲单元被配置为对所述主机和所述储存单元之间的程序数据进行缓冲，所述缓冲单元具有管芯上静态随机存取存储器(SRAM)单元；以及
耦合至所述缓冲单元和所述主机的控制单元，所述控制单元被配置为：
接收用于执行页中的存储器单元上的第一遍程序和第二遍程序的控制指令；
将来自主机的用于第一遍程序的第一程序数据和用于第二遍程序的第二程序数据缓冲到所述缓冲单元中；
检索来自所述缓冲单元的所述第一程序数据；
在通过第一字线和第二字线形成的存储器单元上使用所述第一程序数据顺序地执行所述第一遍程序；
检索来自所述缓冲单元的所述第二程序数据；以及
响应于完成了所述第一遍程序使用所述第二程序数据在通过所述第一字线形成的所述存储器单元上执行所述第二遍程序。
10.根据权利要求9所述的***，其中，为了执行所述第一遍程序和所述第二遍程序，所述控制单元分别被配置为执行粗略程序和精细程序。
11.根据权利要求10所述的***，其中，所述控制单元被配置为在缓冲所述第一程序数据和所述第二程序数据之后在通过所述第一字线和所述第二字线形成的存储器单元上使用所述第一程序数据顺序地执行所述第一遍程序。
12.根据权利要求11所述的***，其中，为了在通过所述第一字线和所述第二字线形成的存储器单元上使用所述第一程序数据顺序地执行所述第一遍程序，所述控制单元还被配置为：
使用所述第一程序数据顺序地对通过与所述页中的所述第一字线相交的所有串形成的存储器单元进行编程；以及
使用所述第一程序数据顺序地对通过与所述页中的所述第二字线相交的所有串形成的存储器单元进行编程。
13.根据权利要求9-12中任一项所述的***，其中，所述控制单元还被配置为在执行所述第一遍程序之前将用于所述页中的所有存储器单元的第一程序数据和第二程序数据缓冲到所述缓冲单元中。
14.根据权利要求9-13中任一项所述的***，其中，所述控制单元被配置为在所述第一遍程序之后执行所述第二遍程序，而无需接收到来自所述主机的允许。
15.根据权利要求9-14中任一项所述的***，其中：
所述页中的所述存储器单元包括四级单元；并且
所述第一程序数据和所述第二程序数据均包括用于所述页中的所述存储器单元中的每一个存储器单元的相应下页数据、中页数据、上页数据以及额外页数据。
16.一种用于操作三维(3D)存储器件上的数据缓冲器的方法，包括：
接收用于执行页中的存储器单元上的第一遍程序和第二遍程序的控制指令；
将来自主机的用于第一遍程序的第一程序数据和用于第二遍程序的第二程序数据缓冲到具有管芯上静态随机存取存储器(SRAM)单元的数据缓冲器中；
检索来自所述数据缓冲器的所述第一程序数据；
在通过第一字线和第二字线形成的存储器单元上使用所述第一程序数据顺序地执行所述第一遍程序；
检索来自所述数据缓冲器的所述第二程序数据；以及
响应于完成了所述第一遍程序使用所述第二程序数据在通过所述第一字线形成的存储器单元上执行所述第二遍程序。
17.根据权利要求16所述的方法，其中，执行所述第一遍程序和所述第二遍程序分别包括执行粗略程序和精细程序。
18.根据权利要求17所述的方法，在缓冲了所述第一程序数据和所述第二程序数据之后在通过所述第一字线和所述第二字线形成的存储器单元上使用所述第一程序数据顺序地执行所述第一遍程序。
19.根据权利要求18所述的方法，其中，在通过所述第一字线和所述第二字线形成的存储器单元上使用所述第一程序数据顺序地执行所述第一遍程序还包括：
使用所述第一程序数据顺序地对通过与所述页中的所述第一字线相交的所有串形成的存储器单元进行编程；以及
使用所述第一程序数据顺序地对通过与所述页中的所述第二字线相交的所有串形成的存储器单元进行编程。
20.根据权利要求16-18中任一项所述的方法，还包括：
在执行所述第一遍程序之前将用于所述页中的所有存储器单元的所述第一程序数据和所述第二程序数据缓冲到所述数据缓冲器中。
21.根据权利要求16-20中任一项所述的方法，其中，在没有来自所述主机的允许的情况下执行所述第二遍程序。
22.根据权利要求16-21中任一项所述的方法，其中：
所述页中的所述存储器单元包括四级单元；并且
所述第一程序数据和所述第二程序数据均包括用于所述页中的所述存储器单元中的每一个存储器单元的相应下页数据、中页数据、上页数据以及额外页数据。
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