KR102237700B1 - 수직형 메모리 장치 및 그 제조 방법 - Google Patents

수직형 메모리 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR102237700B1
KR102237700B1 KR1020130145724A KR20130145724A KR102237700B1 KR 102237700 B1 KR102237700 B1 KR 102237700B1 KR 1020130145724 A KR1020130145724 A KR 1020130145724A KR 20130145724 A KR20130145724 A KR 20130145724A KR 102237700 B1 KR102237700 B1 KR 102237700B1
Authority
KR
South Korea
Prior art keywords
channels
channel
conductive patterns
bit lines
substrate
Prior art date
Application number
KR1020130145724A
Other languages
English (en)
Other versions
KR20150061500A (ko
Inventor
장병현
유동철
황기현
남필욱
안재영
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020130145724A priority Critical patent/KR102237700B1/ko
Priority to US14/517,025 priority patent/US9431414B2/en
Publication of KR20150061500A publication Critical patent/KR20150061500A/ko
Application granted granted Critical
Publication of KR102237700B1 publication Critical patent/KR102237700B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels

Abstract

상술한 본 발명의 일 목적을 달성하기 위한 수직형 메모리 장치는 복수의 채널 어레이들, 전하 저장막 구조물, 복수의 게이트 전극들을 포함한다. 상기 채널 어레이는 각각이 상기 제1 방향을 따라 연장되고, 상기 제1 방향 및 상기 제2 방향에 수직한 제3 방향에서 보았을 때 상기 기판의 제1 영역의 중앙부에 위치하며, 상기 제3 방향을 따라 복수 개로 형성된 제1 채널들을 포함하는 제1 채널 열(channel column), 상기 제3 방향에서 보았을 때 상기 제1 영역의 가장자리에 위치하며, 상기 제1 채널들로부터 상기 제3 방향과 예각을 이루는 제4 방향에 각각 배치되는 복수의 제2 채널들을 포함하는 제2 채널 열 및 상기 제3 방향에서 보았을 때 상기 제1 영역의 가장자리에 위치하며, 상기 제2 채널들로부터 상기 제2 방향으로 이격되어 배치되는 복수 개의 제3 채널들을 포함하는 제3 채널 열을 포함한다. 상기 전하 저장막 구조물은 상기 기판의 상면에 평행한 제2 방향을 따라 상기 각 채널들의 측벽 상에 순차적으로 적층된 터널 절연막 패턴, 전하 저장막 패턴 및 블로킹막 패턴을 포함한다.

Description

수직형 메모리 장치 및 그 제조 방법{VERTICAL MEMORY DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 수직형 메모리 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 수직 채널을 갖는 불휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
수직형 불휘발성 메모리 장치의 제조 방법에서, 기판 상에 절연막과 희생막을 교대로 반복적으로 적층하고, 상기 절연막들과 희생막들을 관통하는 홀들을 형성한 후, 상기 홀들을 채우는 ONO막 및 채널을 형성한다. 이후, 상기 절연막들과 희생막들을 관통하는 개구를 형성하고, 상기 개구에 의해 노출된 상기 희생막들을 제거하여 상기 채널을 노출시키는 갭을 형성한 후, 상기 갭을 채우도록 게이트 전극을 포함하는 게이트 구조물을 형성한다.
이때, 수직형 메모리 장치의 집적도를 향상시키기 위해서는 주어진 면적 내에 채널들을 보다 많이 배치해야 한다. 다만, 채널들이 좁은 간격으로 배치되는 경우, 게이트 전극막을 증착하는 과정에서 보이드(void)가 형성되는 문제 또는 채널들에 각기 연결되는 비트 라인들이 배치되는 공간이 부족해지는 문제가 발생할 수 있다.
본 발명의 일 목적은 향상된 집적도 및 신뢰성을 갖는 수직형 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 향상된 집적도 및 신뢰성을 갖는 수직형 메모리 장치를 제조하는 방법을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 예시적인 실시예에 따른 수직형 메모리 장치는 복수의 채널 어레이들, 전하 저장막 구조물, 복수의 게이트 전극들을 포함한다. 상기 복수의 채널 어레이들은 기판의 제1 영역 상에 배치되며, 각각이 기판 상면에 수직한 제1 방향을 따라 연장되는 복수 개의 채널들을 각기 구비한다. 상기 각각의 채널 어레이는 각각이 상기 제1 방향을 따라 연장되고, 상기 제1 방향 및 상기 제2 방향에 수직한 제3 방향에서 보았을 때 상기 기판의 제1 영역의 중앙부에 위치하며, 상기 제3 방향을 따라 복수 개로 형성된 제1 채널들을 포함하는 제1 채널 열(channel column), 상기 제3 방향에서 보았을 때 상기 제1 영역의 가장자리에 위치하며, 상기 제1 채널들로부터 상기 제3 방향과 예각을 이루는 제4 방향에 각각 배치되는 복수의 제2 채널들을 포함하는 제2 채널 열(channel column) 및 상기 제3 방향에서 보았을 때 상기 제1 영역의 가장자리에 위치하며, 상기 제2 채널들로부터 상기 제2 방향으로 이격되어 배치되는 복수 개의 제3 채널들을 포함하는 제3 채널 열(channel column)을 포함한다. 상기 전하 저장막 구조물은 상기 기판의 상면에 평행한 제2 방향을 따라 상기 각 채널들의 측벽 상에 순차적으로 적층된 터널 절연막 패턴, 전하 저장막 패턴 및 블로킹막 패턴을 포함한다. 상기 복수의 게이트 전극들은 상기 각 전하 저장막 구조물들의 측벽 상에 상기 제1 방향을 따라 서로 이격되도록 배치된다.
예시적인 실시예들에 있어서, 상기 제1 채널들, 상기 제2 채널들 및 상기 제3 채널들은 상기 제3 방향에서 보았을 때 지그재그 형태로 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 서로 다른 채널 어레이에 포함되는 상기 제2 채널 및 상기 제3 채널에 각기 전기적으로 연결된 제1 도전 패턴들 및 서로 다른 채널 어레이에 포함되는 상기 제2 채널 및 상기 제3 채널에 각기 전기적으로 연결되며, 상기 제1 도전 패턴과 절연되는 제2 도전 패턴들을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 채널 어레이들은 제1 채널 어레이, 상기 제1 채널 어레이로부터 상기 제2 방향의 반대 방향으로 이격된 제2 채널 어레이 및 상기 제2 채널 어레이로부터 상기 제2 방향으로 이격된 제3 채널 어레이를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 도전 패턴들은 상기 제1 채널 어레이의 상기 제2 채널 및 상기 제2 채널 어레이의 상기 제3 채널에 전기적으로 연결되며, 상기 제2 도전 패턴들은 상기 제1 채널 어레이의 상기 제3 채널 및 상기 제3 채널 어레이의 상기 제2 채널에 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 도전 패턴들은 상기 제3 방향을 따라 서로 이격되어 배치되며, 상기 제2 도전 패턴들은 상기 제3 방향을 따라 서로 이격되어 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 도전 패턴들의 중앙부는 상기 제3 방향으로 휘어지는 형상을 가지며, 상기 제2 도전 패턴들의 중앙부는 상기 제3 방향에 반대되는 방향으로 휘어지는 형상으로 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 도전 패턴들의 중앙부와 상기 제2 도전 패턴들의 중앙부는 상기 제2 방향에서 볼 때, 서로 중첩되지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 채널들에 각기 전기적으로 연결되는 제1 비트 라인들, 제2 비트 라인들 및 제3 비트 라인들을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 제9항에 있어서, 상기 제1 비트 라인들은 상기 제1 채널들에 각기 전기적으로 연결되며, 상기 제2 비트 라인들은 상기 제1 도전 패턴들을 통해서, 상기 제2 채널들 또는 상기 제3 채널들에 전기적으로 연결되고, 상기 제3 비트 라인들은 상기 제2 도전 패턴들을 통해서, 상기 제2 채널들 또는 상기 제3 채널들에 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 비트 라인들은 상기 제1 방향에서 볼 때, 상기 제1 채널들의 중심부와 중첩되며, 상기 제2 비트 라인들은 상기 제1 방향에서 볼 때, 상기 제1 도전 패턴들의 중심부와 중첩되고, 상기 제3 비트 라인들은 상기 제1 방향에서 볼 때, 상기 제2 도전 패턴들의 중심부와 중첩될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 비트 라인들, 상기 제2 비트 라인들 및 상기 제3 비트 라인들은 상기 제2 방향을 따라 연장되며, 상기 제3 방향을 따라 교대로 반복되어 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 비트 라인들, 상기 제2 비트 라인들 및 상기 제3 비트 라인들은 상기 제2 방향과 예각을 이루는 제4 방향을 따라 연장되며, 상기 제3 방향을 따라 교대로 반복되어 배치될 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 예시적인 실시예에 따른 수직형 메모리 장치의 제조 방법에 있어서, 기판 상에 절연막 및 희생막을 교대로 반복적으로 형성한다. 상기 절연막들 및 상기 희생막들을 부분적으로 제거하여, 상기 기판의 상면을 노출시키며 홀 어레이(hole array)를 구성하는 복수의 홀들을 형성한다. 상기 각 홀들의 측벽 상에, 블로킹막 패턴, 전하 저장막 패턴, 터널 절연막 패턴 및 채널을 순차적으로 형성한다. 상기 희생막들을 제거하여 상기 각 블로킹막 패턴들의 측벽을 노출시키는 복수 개의 갭들을 형성한다. 상기 각 갭들을 채우는 게이트 전극을 형성한다. 상기 홀 어레이는 각각이 상기 제1 방향을 따라 연장되고, 상기 제1 방향 및 상기 제2 방향에 수직한 제3 방향에서 보았을 때 상기 기판의 제1 영역의 중앙부에 위치하며, 상기 제3 방향을 따라 복수 개로 형성된 제1 홀들을 포함하는 제1 홀 열(hole column), 상기 제3 방향에서 보았을 때 상기 제1 영역의 가장자리에 위치하며, 상기 제1 홀들로부터 상기 제3 방향과 예각을 이루는 제4 방향에 각각 배치되는 복수의 제2 홀들을 포함하는 제2 홀 열 및 상기 제3 방향에서 보았을 때 상기 제1 영역의 가장자리에 위치하며, 상기 제2 홀들로부터 상기 제2 방향으로 이격되어 배치되는 복수 개의 제3 홀들을 포함하는 제3 홀 열을 포함한다.
예시적인 실시예들에 있어서, 서로 다른 홀 어레이에 포함되는 상기 제2 홀 및 상기 제3 홀에 각기 배치되는 채널들에 전기적으로 연결된 제1 도전 패턴들을 형성할 수 있다. 서로 다른 홀 어레이에 포함되는 상기 제2 홀 및 상기 제3 홀에 각기 배치되는 채널들에 전기적으로 연결되며, 상기 제1 도전 패턴과 절연되는 제2 도전 패턴들을 형성할 수 있다.
전술한 바와 같이 본 발명의 실시예들에 따르면, 상기 수직형 메모리 장치는 복수의 채널들을 포함하며, 상기 복수의 채널들은 3개의 채널 열을 포함하는 채널 어레이를 구성한다. 상기 채널들은 제1 도전 패턴 또는 제2 도전 패턴을 통해서 비트 라인들에 각기 전기적으로 연결될 수 있다. 제1 도전 패턴 및 제2 도전 패턴은 각기 서로 다른 방향으로 휘어지도록 배치될 수 있으며, 이에 따라 비트 라인들은 보다 좁은 간격으로 이격될 수 있다. 이에 따라 상기 수직형 메모리 장치의 집적도가 향상될 수 있다.
도 1 내지 도 3은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 수평 단면도들, 수직 단면도 및 확대된 사시도이다.
도 4 내지 도 17은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 수평 단면도들, 수직 단면도들 및 확대된 사시도이다.
도 18 및 도 19는 다른 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 수평 단면도 및 수직 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 수직형 메모리 장치 및 그 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 1 내지 도 3은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 수평 단면도들, 수직 단면도 및 확대된 사시도이다. 도 1A는 예시적인 실시예들에 따른 수직형 메모리 장치의 홀들 및 채널들의 배열을 설명하기 위한 수평 단면도이고, 도 1B는 예시적인 실시예들에 따른 수직형 메모리 장치의 도전 패턴들(252, 254)의 배치를 설명하기 위한 수평 단면도이고, 도 1C는 예시적인 실시예들에 따른 수직형 메모리 장치의 비트 라인들(272, 274, 276)의 배치를 설명하기 위한 수평 단면도이다. 또한, 도 2는 수평 단면도들의 III-III' 라인을 따란 자른 수직 단면도이고, 도 3은 예시적인 실시예들에 따른 수직형 메모리 장치의 셀들을 설명하기 위한 확대 사시도이다.
한편, 상기 도면들에서 기판 상면에 수직한 방향을 제1 방향, 상기 기판 상면에 평행하면서 서로 수직한 두 방향들을 각각 제2 및 제3 방향으로 정의한다. 전술한 방향에 대한 정의는 이후 모든 도면들에서 동일하다.
도 1 내지 도 3을 참조하면, 상기 수직형 메모리 장치는 기판(100) 상에 각각 상기 제1 방향을 따라 연장되는 복수 개의 채널들(170)과, 각 채널들(170)의 외측벽을 둘러싸도록 적층된 전하 저장막 구조물(160)과, 각 채널들(170)의 일부 외측벽을 둘러싸도록 각 전하 저장막 구조물들(160)의 외측벽 상에 적층된 게이트 전극들(222, 224, 226)을 포함한다. 한편, 상기 수직형 메모리 장치는 채널들(170)에 전기적으로 연결된 도전 패턴들(252, 254) 및 비트 라인(272, 274, 276)을 더 포함할 수 있다.
기판(100)은 예를 들어 실리콘, 게르마늄과 같은 반도체 물질을 포함할 수 있다. 기판(100)은 제1 영역(I) 및 제2 영역(II)으로 구분될 수 있다. 예시적인 실시예들에 있어서, 제1 영역(I)은 상기 채널들(170)이 배치되는 셀 영역일 수 있으며, 제2 영역(II)은 게이트 전극들(222, 224, 226)을 절연하기 위한 제3 절연막 패턴(228)이 배치되는 워드 라인 컷(word line cut) 영역일 수 있다. 제1 영역(I) 및 제2 영역(II)은 각기 상기 제3 방향을 따라 연장될 수 있으며, 상기 제2 방향을 따라서 서로 교대로 반복되어 배치될 수 있다.
각 채널들(170)은 기판(100)의 제1 영역(I) 상에서 상기 제1 방향을 따라 연장될 수 있다. 예시적인 실시예들에 있어서, 채널들(170)은 중앙부가 비어있는 컵 형상을 가질 수 있으며, 채널들(170)의 내벽에 의해 정의되는 공간은 제2 절연막 패턴(175)으로 채워질 수 있다. 다른 예시적인 실시예들에 있어서, 채널들(170)은 필러(pillar) 형상을 가질 수 있다. 예를 들어, 채널들(170)은 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있다.
예시적인 실시예들에 있어서, 채널들(170)은 상기 제2 및 제3 방향들을 따라 각각 복수 개로 형성될 수 있으며, 이에 따라 채널 어레이(array)(170A, 170B, 170C)가 정의될 수 있다. 채널 어레이(170A, 170B, 170C)는 각기 복수 개의 채널 열들(channel columns)을 포함할 수 있으며, 상기 채널 열들은 각기 상기 제3 방향을 따라 서로 이격되어 배치되는 복수 개의 채널들(172A, 172B, 174A, 174C, 176A, 176B, 176C)을 포함할 수 있다.
예를 들어, 제1 채널 어레이(170A)는 제1 채널 열(channel column), 제2 채널 열 및 제3 채널 열을 포함할 수 있다. 상기 제1 채널 열은 상기 제3 방향으로 이격되어 배치되는 복수의 제1 채널들(172A)을 포함할 수 있고, 상기 제2 채널 열은 상기 제3 방향으로 이격되어 배치되는 복수의 제2 채널들(174A)을 포함할 수 있으며, 상기 제3 채널 열은 상기 제3 방향으로 이격되어 배치되는 복수의 제3 채널들(176A)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 채널들(172A)은 상기 제3 방향에서 보았을 때, 기판(100)의 제1 영역(I)의 중앙부에 위치할 수 있으며, 제2 채널들(174A) 및 제3 채널들(176A)은 상기 제3 방향에서 보았을 때, 기판(100)의 제1 영역(I)의 가장자리에 위치할 수 있다. 또한, 제2 채널들(174A)은 각각의 제1 채널들(172A)로부터 기판(100)의 상면에 평행하며, 상기 제3 방향과 예각을 이루는 제4 방향으로 이격되어 배치될 수 있다. 각각의 제3 채널들(176A)은 각각의 제2 채널들(174A)로부터 상기 제2 방향으로 이격되어 배치될 수 있다. 결과적으로 제1 채널들(172A), 제2 채널들(174A) 및 제3 채널들(176A)은 상기 제2 방향을 기준으로 지그재그(zigzag) 형태로 배열될 수 있다.
한편, 하나의 채널 어레이는 하나의 제1 영역(I)에 각기 배치될 수 있다. 예시적인 실시예들에 있어서, 하나의 제1 영역(I) 내에는 각기 3개의 채널 열들이 배치될 수 있다. 채널 열들의 수를 3개로 한정함에 따라, 이후 설명하는 게이트 전극을 형성하기 위한 금속막 증착 공정에서 보이드(void)가 형성되는 문제를 방지할 수 있다.
한편, 각각의 채널(170)은 홀(130) 내에 배치될 수 있다. 복수의 채널들(170)이 채널 어레이(170A, 170B, 170C)를 구성함에 따라, 복수의 홀들(130)은 이에 대응하는 홀 어레이(130A, 130B, 130C)를 구성할 수 있다. 예시적인 실시예들에 있어서, 각각의 홀 어레이는 3개의 홀 열들(hole columns)을 포함할 수 있다. 예를 들어, 제1 홀 어레이(130A)는 제1 홀 열, 제2 홀 열 및 제3 홀 열을 포함할 수 있으며, 상기 홀 열들은 각기 복수의 홀들(132A, 134A, 136A)을 포함할 수 있다.
도 2 및 3을 참조하면, 각 채널들(170)의 외측벽에 위치하는 전하 저장막 구조물(160)은 순차적으로 적층된 터널 절연막 패턴(166), 전하 저장막 패턴(164) 및 제1 블로킹막 패턴(162)을 포함할 수 있다. 구체적으로, 터널 절연막 패턴들(166), 전하 저장막 패턴들(164) 및 제1 블로킹막 패턴들(162)은 각 채널들(170)의 외측벽 및 저면을 둘러쌀 수 있다. 예시적인 실시예들에 있어서, 전하 저장막 구조물들(160)도 각기 채널들(170)에 대응하여 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 터널 절연막 패턴들(166)은 실리콘 산화물과 같은 산화물을 포함할 수 있고, 전하 저장막 패턴들(164)은 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 제1 블로킹막 패턴들(162)은 실리콘 산화물과 같은 산화물을 포함할 수 있다.
한편, 각 채널들(170)의 하부에는 기판(100) 상면에 접촉하는 반도체 패턴(140)이 형성될 수 있다. 채널들(170)이 저면에 상기 돌출부를 가짐에 따라, 이에 대응하여 반도체 패턴(140)은 상면에 오목부를 가질 수 있다. 즉, 채널들(170)은 전하 저장막 구조물(160)을 관통하여 반도체 패턴(140)과 직접적으로 접촉할 수 있다. 예시적인 실시예들에 있어서, 반도체 패턴(140)은 불순물이 도핑되거나 또는 도핑되지않은 폴리실리콘, 단결정 실리콘, 폴리게르마늄 혹은 단결정 게르마늄을 포함할 수 있다.
또한, 각 채널들(170) 상부에는 패드(180)가 추가적으로 배치될 수 있다. 예시적인 실시예들에 있어서, 패드(180)는 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있다.
복수의 채널들(170)이 상기 채널 어레이를 구성함에 따라, 복수의 패드들(180)은 패드 어레이를 구성할 수 있다. 예시적인 실시예들에 있어서, 각각의 패드 어레이는 3개의 패드 열들(pad columns)을 포함할 수 있다. 예를 들어, 제1 패드 어레이(180A)는 제1 패드 열, 제2 패드 열 및 제3 패드 열을 포함할 수 있으며, 상기 패드 열들은 각기 복수의 패드들(182A, 184A, 186A)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 블로킹막 패턴들(162)의 측벽에 상기 제1 방향을 따라 복수 개로 형성되는 제1 절연막 패턴들(115)이 배치될 수 있다. 예를 들어, 제1 절연막 패턴들(115)은 실리콘 산화물을 포함할 수 있다. 또한, 복수 개의 제1 절연막 패턴들(115) 사이의 공간은 갭으로 정의할 수 있다.
또한, 인접하는 제1 절연막 패턴들(115) 사이의 최소 거리를 제1 거리(T1)로 정의할 수 있다. 예시적인 실시예들에 있어서, 제1 거리(T1)는 약 30nm 이하일 수 있다. 바람직하게, 제1 거리(T1)는 약 20nm 내지 약 25nm 사이일 수 있다. 제1 거리(T1)가 감소함에 따라, 상기 수직형 메모리 장치의 전체 높이가 감소할 수 있다. 이에 따라, 상기 수직형 메모리 장치에서 동일한 부피 내에 형성되는 메모리 셀들의 집적도가 향상될 수도 있다.
제2 블로킹막 패턴들(215)은 상기 갭에 의해 노출된 제1 블로킹막 패턴들(162)의 외측벽을 둘러쌀 수 있다. 이에 따라, 채널들(170)의 일부 외측벽도 제2 블로킹막 패턴(215)에 의해 둘러싸일 수 있다. 제2 블로킹막 패턴(215)은 또한 상기 갭의 내벽 상에도 형성될 수 있으며, 이에 따라 상단 및 하단이 상기 제2 및 제3 방향을 따라 연장될 수 있다. 제2 블로킹막 패턴(215)은 예를 들어, 알루미늄 산화물 또는 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
게이트 전극(222, 224, 226)은 상기 갭 내부를 채우도록 제2 블로킹막 패턴(215) 상에 형성될 수 있다. 예시적인 실시예들에 있어서, 게이트 전극(222, 224, 226)은 상기 제3 방향을 따라 연장될 수 있다.
게이트 전극(222, 224, 226)은 상기 제1 방향을 따라 순차적으로 형성된 그라운드 선택 라인(Ground Selection Line: GSL)(226), 워드 라인(222) 및 스트링 선택 라인(String Selection Line: SSL)(224)을 포함할 수 있다.
각 GSL(226), 워드 라인(222) 및 SSL(224)은 1개 혹은 복수 개의 층에 형성될 수 있다. 본 실시예에서, 각 GSL(226) 및 SSL(224)은 1개의 층에 형성되고, 워드 라인(222)은 GSL(226)과 SSL(224) 사이에 4개의 층으로 형성된다. 하지만, 예를 들어, 각 GSL(226) 및 SSL(224)은 2개의 층에 형성되고, 워드 라인(222)은 2개, 8개, 16개, 24개 또는 32개의 층에 형성될 수도 있다.
예시적인 실시예들에 따르면, 게이트 전극(222, 224, 226)은 금속을 포함할 수 있다. 예를 들어, 게이트 전극(222, 224, 226)은 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속을 포함할 수 있다.
한편, 게이트 전극들(222, 224, 226)은 상기 제2 방향을 따라 복수 개로 배치될 수 있다. 구체적으로, 게이트 전극들(222, 224, 226)은 상기 제3 방향으로 연장된 제3 절연막 패턴(228)에 의해서 분리될 수 있다.
이에 따라, 각 채널들(170), 각 전하 저장막 구조물들(160) 및 게이트 전극들(222, 224, 226)은 메모리 셀을 정의할 수 있다. 상기 메모리 셀들은 채널(170)의 측벽 상에 배치되며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다.
다시 도 1B 및 도 2를 참조하면, 상기 채널 어레이를 구성하는 채널들 중에서 일부는 도전 패턴들(252, 254)에 의해서 인접하는 채널 어레이를 구성하는 채널들에 전기적으로 연결될 수 있다.
구체적으로, 최상층의 제1 절연막 패턴(115) 및 패드들(180) 상에는 제4 절연막(230)이 배치될 수 있으며, 제4 절연막(230)을 관통하여 패드들(180)에 전기적으로 연결되는 콘택들(240)이 배치될 수 있다. 또한 콘택들(240)은 제1 및 제2 도전 패턴들(252, 254)에 의해서 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 콘택들(240)은 상기 제2 및 제3 방향들을 따라 각각 복수 개로 형성될 수 있으며, 이에 따라 콘택 어레이들(240A, 240B, 240C)이 정의될 수 있다. 콘택 어레이들(240A, 240B, 240C)은 복수 개의 콘택 열들(contact columns)을 포함할 수 있으며, 상기 콘택 열들은 각기 상기 제3 방향을 따라 서로 이격되어 배치되는 복수 개의 콘택들을 포함할 수 있다.
예를 들어, 제1 콘택 어레이(240A)는 제1 콘택들(242A)을 포함하는 제1 콘택 열, 제2 콘택들(244A)을 포함하는 제2 콘택 열 및 제3 콘택들(246A)을 포함하는 제3 콘택 열을 포함할 수 있다. 또한, 제1 내지 제3 콘택들(242A, 244A, 246A)은 각기 패드들(180)을 통해서 대응하는 제1 내지 제3 채널들(172A, 174A, 176A)에 전기적으로 연결될 수 있다.
제1 도전 패턴들(252) 및 제2 도전 패턴들(254)은 제4 절연막(230) 상에 배치되며, 제2 콘택들(244A, 244C) 및/또는 제3 콘택들(246A, 246B, 246C)에 전기적으로 연결되도록 배치될 수 있다. 예를 들어, 도 1에 도시되 바와 같이, 제1 도전 패턴들(252)은 각기 제1 콘택 어레이(240A)의 제2 콘택들(244A)과 제2 콘택 어레이(240B)의 제3 콘택들(246B)에 전기적으로 연결될 수 있으며, 제2 도전 패턴들(254)은 제1 콘택 어레이(240A)의 제3 콘택들(246A)과 제3 콘택 어레이(240C)의 제2 콘택들(244C)에 전기적으로 연결될 수 있다. 한편, 제1 콘택들(242A, 242B, 242C)은 제1 도전 패턴들(252) 또는 제2 도전 패턴들(254)에 전기적으로 연결되지 않는다.
예시적인 실시예들에 있어서, 제1 도전 패턴들(252) 및 제2 도전패턴들(254)은 각기 상기 제3 방향을 따라 서로 이격되어 배치될 수 있다. 제1 도전 패턴들(252) 및 제2 도전 패턴들(254)은 서로 반대되는 방향으로 휘어지도록 형성될 수 있다. 예를 들어, 제1 도전 패턴들(252)의 중앙부가 상기 제3 방향으로 휘어지도록 형성되는 경우, 제2 도전 패턴들(254)의 중앙부는 상기 제3 방향에 반대되는 방향으로 휘어지도록 형성될 수 있다. 이에 따라, 제1 도전 패턴들(252)의 중앙부와 제2 도전 패턴들(254)의 중앙부는 상기 제2 방향을 따라 서로 중첩되지 않도록 배치될 수 있다.
제1 도전 패턴들(252) 및 제2 도전 패턴들(254)은 금속, 금속 질화물, 도핑된 폴리실리콘 등을 포함할 수 있다.
다시 도 1C 및 도 2를 참조하면, 비트 라인들(272, 274, 276)은 비트 라인 콘택들(262, 264, 266)에 의해 채널들(170) 및 패드들(180)에 전기적으로 연결될 수 있다.
예시적인 실시예들에 따르면, 비트 라인들(272, 274, 276)은 상기 제2 방향으로 연장되며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 구체적으로, 제1 비트 라인(272), 제2 비트 라인(274) 및 제3 비트 라인(276)은 서로 교대로 반복하여 배치될 수 있다. 또한, 제1 내지 제3 비트 라인들(272, 274, 276)은 상기 제3 방향을 따라 서로 동일한 폭(W1, W2, W3)을 가질 수 있으며, 상기 제3 방향을 따라 서로 동일한 거리(D1)로 이격되어 배치될 수 있다.
비트 라인 콘택들(262, 264, 266)은 제5 절연막(260)을 관통할 수 있다. 비트 라인 콘택(262, 264, 266)은 금속, 금속 질화물, 도핑된 폴리실리콘 등을 포함할 수 있다.
예시적인 실시예들에 따르면, 제1 비트 라인 콘택들(262)은 각기 제1 콘택들(242A, 242B, 242C) 및 제1 비트 라인들(272)에 전기적으로 연결될 수 있다. 이에 따라, 제1 비트 라인(272)들은 각기 제1 채널들(172A, 172B, 172C)에 전기적으로 연결될 수 있다. 제2 비트 라인 콘택들(264)은 제1 도전 패턴(252) 및 제2 비트 라인들(274)에 전기적으로 연결될 수 있다. 이에 따라, 제2 비트 라인들(274)은 각기 제1 채널 어레이(170A)의 제2 채널들(174A) 및 제2 채널 어레이(170B)의 제3 채널들(176B)에 전기적으로 연결될 수 있다. 제3 비트 라인 콘택들(266)은 제2 도전 패턴(254) 및 제3 비트 라인들(276)에 전기적으로 연결될 수 있다. 이에 따라, 제3 비트 라인들(276)은 각기 제1 채널 어레이(170A)의 제3 채널들(176A) 및 제3 채널 어레이(170C)의 제2 채널들(174C)에 전기적으로 연결될 수 있다. 결과적으로, 하나의 채널 어레이를 구성하는 채널들은 서로 다른 비트 라인들에 전기적으로 연결될 수 있다.
또한, 제1 도전 패턴(252) 및 제2 도전 패턴(254)은 각기 상기 제3 방향 및 상기 제3 방향에 반대되는 방향으로 휘어지도록 배치되므로, 이들에 각기 전기적으로 연결되는 제2 비트 라인(274) 및 제3 비트 라인(276)과 도전 패턴들(252, 254)에 전기적으로 연결되지 않은 제1 비트 라인(272)은 서로 동일한 거리로 이격되어 배치될 수 있다. 결과적으로, 상기 수직형 메모리 장치는 상기 제3 방향으로 축소된 폭을 가질 수 있으며, 상기 수직형 메모리 장치에서 동일한 부피 내에 형성되는 메모리 셀들의 밀도가 향상될 수도 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 복수의 채널들을 포함하며, 상기 복수의 채널들은 3개의 채널 열을 포함하는 채널 어레이를 구성한다. 상기 채널들은 제1 도전 패턴(152) 또는 제2 도전 패턴(154)을 통해서 비트 라인들(172, 174, 176)에 각기 전기적으로 연결될 수 있다. 제1 도전 패턴(152) 및 제2 도전 패턴(154)은 각기 서로 다른 방향으로 휘어지도록 배치될 수 있으며, 이에 따라 비트 라인들(172, 174, 176)은 보다 좁은 간격으로 이격될 수 있다. 이에 따라 상기 수직형 메모리 장치의 집적도가 향상될 수 있다.
도 4 내지 도 17은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 수평 단면도들, 수직 단면도들 및 확대된 사시도이다. 상기 도면들은 예시적으로 도 1 내지 도 3에 도시된 수직형 메모리 장치를 제조하는 방법을 도시하지만, 반드시 이에 국한되는 것은 아니다.
도 4를 참조하면, 기판(100) 상에 제1 절연막(110) 및 희생막(120)을 교대로 반복적으로 적층한다. 이에 따라, 복수의 제1 절연막들(110) 및 복수의 희생막들(120)이 기판(100)의 상면에 수직한 제1 방향을 따라 교대로 적층될 수 있다.
기판(100)은 실리콘, 게르마늄 등과 같은 반도체 물질을 포함할 수 있다. 예를 들어, 기판(100)은 제1 영역(I) 및 제2 영역(II)으로 구분될 수 있으며, 교대로 반복하여 배치될 수 있다.
예시적인 실시예들에 따르면, 제1 절연막들(110) 및 희생막들(120)은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성할 수 있다. 특히, 기판(100) 상면에 직접 형성되는 최하층 제1 절연막(110)의 경우, 기판(100) 상면에 대한 열산화 공정에 의해 형성될 수도 있다.
예시적인 실시예들에 따르면, 제1 절연막들(110)은 실리콘 산화물을 사용하여 형성될 수 있으며, 희생막들(120)은 제1 절연막들(110)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물을 사용하여 형성될 수 있다.
제1 절연막들(110) 및 희생막들(120)이 적층되는 수는 이후 형성되는 그라운드 선택 라인(GSL)(226, 도 12 참조), 워드 라인(222, 도 12 참조) 및 스트링 선택 라인(SSL)(224, 도 12 참조)이 적층되는 수에 따라 달라질 수 있다.
한편, 희생막들(120)은 각기 제1 거리(T1)에 해당하는 두께를 가질 수 있다. 예시적인 실시예들에 있어서, 제1 거리(T1)는 약 30nm 이하일 수 있다. 바람직하게, 제1 거리(T1)는 약 20nm 내지 약 25nm 사이일 수 있다. 제1 거리(T1)가 감소함에 따라, 상기 수직형 메모리 장치의 전체 높이가 감소할 수 있다.
도 5 및 도 6를 참조하면, 제1 절연막들(110) 및 희생막들(120)을 관통하여 기판(100) 상면을 노출시키는 복수 개의 홀들(holes)(130)을 형성한다.
구체적으로, 홀들(130)은 최상층 제1 절연막(110) 상에 하드 마스크(도시되지 않음)를 형성하고, 상기 하드 마스크를 식각 마스크로 사용하는 건식 식각 공정을 통해 형성될 수 있다. 희생막들(120)이 제1 거리(T1)에 해당하는 두께를 가지므로, 상기 수직형 메모리 장치의 전체 높이가 감소할 수 있으며, 홀들(130)의 종횡비(aspect ratio)도 감소할 수 있다. 즉, 상기 홀들(130)을 형성하기 위한 식각 공정이 용이하게 수행될 수 있다.
예시적인 실시예들에 따르면, 홀들(130)은 기판의 상면에 평행한 제2 방향 및 제3 방향을 따라 복수 개로 형성될 수 있으며, 이에 따라 홀 어레이(array)(130A, 130B, 130C)가 정의될 수 있다. 예를 들어, 홀들(130)은 전체적으로 상기 제3 방향을 기준으로 지그재그(zigzag)로 배열될 수 있다.
홀 어레이들(130A, 130B, 130C)는 각기 복수 개의 홀 열들(hole columns)을 포함할 수 있으며, 상기 홀 열들은 각기 상기 제3 방향을 따라 서로 이격되어 배치되는 복수 개의 홀들(holes)을 포함할 수 있다. 예시적인 실시예들에 있어서, 홀 어레이들은 각기 3개의 홀 열들을 포함할 수 있다.
예를 들어, 제1 홀 어레이(130A)는 복수의 제1 홀들(132A)을 포함하는 제1 홀 열(channel column), 복수의 제2 홀들(134A)을 포함하는 제2 홀 열 및 복수의 제3 홀들(136A)을 포함하는 제3 홀 열을 포함할 수 있다. 도 5에 도시된 바와 같이, 제1 홀들(132A)은 상기 제3 방향에서 보았을 때, 기판(100)의 제1 영역(I)의 중앙부에 위치할 수 있으며, 제2 홀들(134A) 및 제3 홀들(136A)은 상기 제3 방향에서 보았을 때, 기판(100)의 제1 영역(I)의 가장자리에 위치할 수 있다. 또한, 제2 홀들(134A)은 각각의 제1 홀들(132A)로부터 기판(100)의 상면에 평행하며, 상기 제3 방향과 예각을 이루는 제4 방향으로 이격되어 배치될 수 있다. 각각의 제3 홀들(136A)은 각각의 제2 홀들(134A)로부터 상기 제2 방향으로 이격되어 배치될 수 있다.
도 7을 참조하면, 각 홀들(130)을 부분적으로 채우는 반도체 패턴(140)을 형성하고, 각 홀들(130)의 내벽 상에 예비 전하 저장막 구조물(158)한다.
구체적으로, 홀들(130)에 의해서 노출된 기판(100) 상면을 시드(seed)로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정을 수행하여 홀들(130)의 하부를 채우는 반도체 패턴(140)을 형성할 수 있다. 이에 따라, 반도체 패턴(140)은 기판(100)의 재질에 따라 단결정 실리콘 혹은 단결정 게르마늄을 포함하도록 형성될 수 있으며, 경우에 따라 불순물이 도핑될 수도 있다. 이와는 달리, 홀들(130)을 채우는 비정질 실리콘막을 형성한 후, 상기 비정질 실리콘막에 레이저 에피택시얼 성장(Laser Epitaxial Growth: LEG) 공정 혹은 고상 에피택시(Solid Phase Epitaxy: SPE) 공정을 수행하여 반도체 패턴(140)을 형성할 수도 있다. 예시적인 실시예들에 있어서, 반도체 패턴(140)은 이후 GSL(226)이 형성되는 층의 희생막(120)의 상면보다 높은 상면을 갖도록 형성될 수 있다.
이후, 홀들(130)의 내측벽, 반도체 패턴(140)의 상면 및 최상층 제1 절연막(110)의 상면에 블로킹막, 전하 저장막 및 터널 절연막을 순차적으로 형성할 수 있다. 상기 블로킹막, 상기 전하 저장막 및 상기 터널 절연막은 예비 전하 저장막 구조물(158)을 정의할 수 있다.
예시적인 실시예들에 있어서, 상기 블로킹막은 실리콘 산화물과 같은 산화물을 사용하여 형성할 수 있고, 상기 전하 저장막은 실리콘 질화물과 같은 질화물을 사용하여 형성할 수 있으며, 상기 터널 절연막은 실리콘 산화물과 같은 산화물을 사용하여 형성할 수 있다.
홀들(130)은 감소된 종횡비를 가질 수 있으므로, 상기 블로킹막, 상기 전하 저장막 및 상기 터널 절연막은 홀들(130)의 내벽 상에 균일한 두께를 가지도록 용이하게 형성될 수 있다.
도 8 및 도 9를 참조하면, 홀들(130)을 매립하는 채널들(170), 제2 절연막 패턴들(175) 및 패드들(180)을 형성할 수 있다.
구체적으로, 예비 전하 저장막 구조물(158)을 부분적으로 제거하여 반도체 패턴(140)의 상면을 노출하는 제1 리세스를 형성한 후, 상기 제1 리세스 및 상기 홀들(130)을 매립하는 채널막 및 제2 절연막을 순차적으로 형성한 후, 최상층 제1 절연막 패턴(115) 상에 배치되는 예비 전하 저장막 구조물(158), 상기 채널막 및 상기 제2 절연막을 부분적으로 제거하여, 전하 저장막 구조물(160), 채널들(170) 및 제2 절연막 패턴들(175)을 형성할 수 있다. 이에 따라, 전하 저장막 구조물(160)은 각기 제1 블로킹막 패턴(162), 전하 저장막 패턴(164) 및 터널 절연막 패턴(166)을 포함할 수 있다.
예시적인 실시예들에 있어서, 채널들(170)은 홀들(130)의 배치에 따라, 채널 어레이를 구성할 수 있다. 예를 들어, 제1 채널 어레이(170A)는 복수의 제1 채널들(172A)을 포함하는 제1 채널 열, 복수의 제2 채널들(174A)을 포함하는 제2 채널 열 및 복수의 제3 채널들(176A)을 포함하는 제3 채널 열을 포함할 수 있다.
한편, 에치 백 공정을 수행하여 제1 블로킹막 패턴들(162), 전하 저장막 패턴들(164), 터널 절연막 패턴들(166), 채널들(170) 및 제2 절연막 패턴들(172)의 상부를 제거하여 제2 리세스를 형성하고, 상기 제2 리세스를 채우는 패드(180)들을 형성할 수 있다. 예를 들어, 상기 패드막은 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘 혹은 비정질 실리콘을 사용하여 형성될 수 있다.
예시적인 실시예들에 있어서, 패드들(180)은 홀들(130)의 배치에 따라, 패드 어레이를 구성할 수 있다. 예를 들어, 제1 패드 어레이(180A)는 복수의 제1 패드들(182A)을 포함하는 제1 패드 열, 복수의 제2 패드들(184A)을 포함하는 제2 패드 열 및 복수의 제3 패드들(186A)을 포함하는 제3 패드 열을 포함할 수 있다.
도 10 및 도 11을 참조하면, 제1 절연막들(110) 및 희생막들(120)을 관통하는 제1 개구(190)를 형성하여 기판(100) 상면을 노출시킬 수 있고, 제1 개구(190)에 의해서 노출된 희생막들(120)을 제거하여 갭(200)을 형성할 수 있다.
예시적인 실시예들에 따르면, 제1 개구(190)는 최상층 제1 절연막(110) 상에 하드 마스크(도시되지 않음)를 형성하고, 상기 하드 마스크를 식각 마스크로 사용하는 건식 식각 공정을 통해 형성될 수 있다. 이에 따라, 제1 개구(190)는 상기 제1 방향 및 상기 제3 방향으로 연장되도록 형성될 수 있다.
이때, 제1 개구(190)는 상기 제2 방향으로 제2 거리(T2)에 해당하는 폭을 가질 수 있다. 예시적인 실시예들에 있어서, 제2 거리(T2)는 약 80nm 이하일 수 있다. 보다 바람직하게 제2 거리(T2)는 약 65nm 내지 약 75nm 사이일 수 있다. 즉, 제2 거리(T2)가 감소됨에 따라, 상기 수직형 메모리 장치의 집적도가 향상될 수 있다. 제2 거리(T2)가 감소될 수 있는 이유는 아래에서 도 12를 참조로 설명한다.
또한, 제1 절연막들(110)은 각각 제1 절연막 패턴들(115)로 변환될 수 있다. 이때, 각 층의 제1 절연막 패턴들(115)은 상기 제3 방향을 따라 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
이후, 희생막들(120)은 습식 식각 공정을 통해서 제거될 수 있다. 구체적으로, 인산 혹은 황산을 포함하는 식각액을 사용하는 습식 식각 공정을 통해 제1 개구(190)에 의해 노출된 희생막들(120)을 제거할 수 있다. 이에 따라, 갭(200)에 의해 제1 블로킹막 패턴(162)의 외측벽 일부가 노출될 수 있다. 갭(200)은 상기 제1 방향을 따라서 제1 거리(T1)에 해당하는 폭을 가질 수 있다.
도 12를 참조하면, 노출된 제1 블로킹막 패턴(162)의 외측벽, 갭(200)의 내벽, 제1 절연막 패턴(115)의 표면, 노출된 기판(100) 상면, 패드(180) 상에 제2 블로킹막(210) 및 게이트 전극막(220)을 형성할 수 있다.
제2 블로킹막(210)은, 예를 들어, 알루미늄 산화물 또는 실리콘 산화물과 같은 절연 물질을 사용하여 형성할 수 있다. 일 실시예에 있어서, 제2 블로킹막(210)은 순차 흐름 증착(Sequential Flow Deposition: SFD) 공정 혹은 ALD 공정을 통해 형성될 수 있다.
예시적인 실시예들에 있어서, 게이트 전극막(220)은 금속을 사용하여 형성될 수 있다. 예를 들어, 게이트 전극막(220)은 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속을 사용하여 형성될 수 있다. 예시적인 일 실시예에 있어서, 게이트 전극막(220)은 텅스텐을 사용하여 CVD 공정 또는 SFD 공정을 통해서 형성될 수 있다.
앞서 언급한 바와 같이, 하나의 제1 영역(I) 내에는 각기 3개의 채널 열들이 배치될 수 있다. 이에 따라, 하나의 제1 영역(I) 내에 4개 이상의 채널 열들이 배치되는 경우와 비교하여, 게이트 전극막(220)이 보다 용이하게 형성될 수 있다. 게이트 전극막(220)을 형성하는 증착 과정에서, 소스 가스들은 제1 개구(190)를 통과해서 제1 영역(I)으로 확산한다. 즉, 제1 영역(I) 내에 배치되는 채널 열들의 개수가 감소함에 따라, 상기 소스 가스들은 용이하게 확산할 수 있으며 이에 따라 게이트 전극막(220)을 형성하는 과정에서 보이드(void)가 형성되는 것을 방지할 수 있다. 또한, 게이트 전극막(220)이 균일한 두께로 형성될 수 있으므로, 제1 절연막 패턴들(115) 사이의 제1 거리(T1)을 감소시켜, 상기 수직형 메모리 장치의 집적도를 향상시킬 수 있다.
갭(200)은 약 30nm보다 작은 제1 거리(T1)만큼 이격되어 배치되므로, 갭(200)들을 충분히 매립하는 게이트 전극막(220)은 비교적 작은 두께를 가질 수 있다. 게이트 전극막(220)이 비교적 작은 두께를 가지므로, 제1 개구(190)가 약 65nm 내지 약 75nm 사이의 비교적 좁은 폭을 가지더라고, 제1 개구(190)의 입구가 게이트 전극막(220)에 의해서 막히지 않을 수 있다. 즉, 제1 개구(190)가 비교적 좁은 폭을 가지더라도, 게이트 전극막(220)은 균일한 두께로 형성될 수 있다.
도 13을 참조하면, 제2 블로킹막(210) 및 게이트 전극막(220)을 부분적으로 제거하여 제2 블로킹막 패턴(215) 및 게이트 전극(222, 224, 226)들을 형성하고, 제1 개구(190)를 채우는 제3 절연막 패턴(228)을 형성할 수 있다.
습식 식각 공정을 통해 상기 게이트 전극막은 부분적으로 제거될 수 있다. 예시적인 실시예들에 있어서, 게이트 전극(222, 224, 226)은 갭(200) 내부를 채우면서, 상기 제3 방향을 따라 연장될 수 있다.
게이트 전극(222, 224, 226)은 기판(100) 상면으로부터 상기 제1 방향을 따라 순차적으로 형성된 GSL(226), 워드 라인(222) 및 SSL(224)을 포함할 수 있다. 이때, 각 GSL(226), 워드 라인(222) 및 SSL(224)은 1개 혹은 수 개의 층에 형성될 수 있으며, 본 실시예에서 GSL(226) 및 SSL(224)은 1개의 층에 형성되고, 워드 라인(222)은 GSL(226) 및 SSL(224) 사이의 4개의 층으로 형성된다.
한편, 상기 게이트 전극막을 부분적으로 제거할 때, 제1 절연막 패턴(115)의 표면, 기판(100) 상면, 패드(180) 상면의 상기 제2 블로킹막 부분이 함께 제거될 수 있으며, 이에 따라 제2 블로킹막 패턴(215)이 형성될 수 있다.
이에 따라, 순차적으로 적층된 채널(170), 전하 저장막 구조물(160)(즉, 터널 절연막 패턴들(166), 전하 저장막 패턴들(164), 제1 블로킹막 패턴들(162)) 및 제2 블로킹막 패턴(215) 및 워드 라인(222)은 하나의 메모리 셀을 정의할 수 있다.
또한, 상기 게이트 전극막 및 상기 제2 블로킹막이 부분적으로 제거됨에 따라, 기판(100) 상부를 노출시키며 상기 제3 방향으로 연장되는 제1 개구(190)가 다시 형성되며, 상기 노출된 기판(100) 상부에 불순물을 주입하여 불순물 영역(105)을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 불순물은 인, 비소와 같은 n형 불순물을 포함할 수 있다. 불순물 영역(105)은 상기 제3 방향으로 연장되어 공통 소스 라인(Common Source Line: CSL)의 역할을 수행할 수 있다.
이후, 제1 개구(190)를 채우는 제3 절연막 패턴(228)을 형성할 수 있다. 예시적인 실시예들에 따르면, 제3 절연막 패턴(228)은 제1 개구(190)를 채우는 제3 절연막을 기판(100) 및 최상층 제1 절연막 패턴(115) 상에 형성한 후, 최상층 제1 절연막 패턴(115)의 상면이 노출될 때까지 상기 제3 절연막 상부를 평탄화함으로써, 형성할 수 있다.
다른 예시적인 실시예들에 있어서, 제1 개구(190)의 저면은 기판(100)의 상면보다 낮도록 형성될 수 있으며, 이를 매립하는 반도체 패턴을 SEG 공정 등을 통해서 형성할 수도 있다.
도 14 및 도 15를 참조하면, 제1 및 제3 절연막 패턴들(115, 228) 및 패드들(180) 상에 제4 절연막(230)을 형성하고, 제4 절연막(230)을 관통하는 콘택들(240)을 형성하며, 이에 전기적으로 연결되는 도전 패턴들(252, 254)을 형성할 수 있다. 설명의 편의를 위해서, 제4 절연막(230) 아래에 위치하는 패드들(182A, 184A, 186A)은 점선으로 표시하였다.
예시적인 실시예들에 있어서, 콘택들(240)은 상기 제2 및 제3 방향들을 따라 각각 복수 개로 형성될 수 있으며, 이에 따라 콘택 어레이들(240A, 240B, 240C)이 정의될 수 있다. 콘택 어레이들(240A, 240B, 240C)은 복수 개의 콘택 열들(contact columns)을 포함할 수 있으며, 상기 콘택 열들은 각기 상기 제3 방향을 따라 서로 이격되어 배치되는 복수 개의 콘택들을 포함할 수 있다. 상기 콘택들의 배치는 도 1B를 참조로 설명한 콘택들의 배치와 실질적으로 동일하거나 유사할 수 있다.
예를 들어, 제1 콘택 어레이(240A)는 제1 콘택들(242A)을 포함하는 제1 콘택 열, 제2 콘택들(244A)을 포함하는 제2 콘택 열 및 제3 콘택들(246A)을 포함하는 제3 콘택 열을 포함할 수 있다. 또한, 제1 내지 제3 콘택들(242A, 244A, 246A)은 각기 제1 내지 제3 패드들(182A, 184A, 186A)을 통해서 대응하는 제1 내지 제3 채널들(172A, 174A, 176A)에 전기적으로 연결될 수 있다.
이후, 제4 절연막(230) 및 상기 콘택들 상에 도전막을 형성한 후, 상기 도전막을 부분적으로 제거하여 도전 패턴들(252, 254)을 형성할 수 있다. 제1 도전 패턴들(252) 및 제2 도전 패턴들(254)은 제2 콘택들(244A, 244C) 및/또는 제3 콘택들(246A, 246B, 246C)에 전기적으로 연결되도록 배치될 수 있다. 예를 들어, 도 1에 도시되 바와 같이, 제1 도전 패턴들(252)은 제1 콘택 어레이(240A)의 제2 콘택들(244A) 및 제2 콘택 어레이(240B)의 제3 콘택들(246B)에 전기적으로 연결될 수 있으며, 제2 도전 패턴들(254)은 제1 콘택 어레이(240A)의 제3 콘택들(246A) 및 제3 콘택 어레이(240C)의 제2 콘택들(244C)에 전기적으로 연결될 수 있다. 한편, 제1 및 제2 도전 패턴들(252, 254)은 제1 콘택들(242A, 242B, 242C)에 전기적으로 연결되지 않을 수 있다.
예시적인 실시예들에 있어서, 제1 도전 패턴들(252) 및 제2 도전패턴들(254)은 각기 상기 제3 방향을 따라 서로 이격되어 배치될 수 있다. 제1 도전 패턴들(252) 및 제2 도전 패턴들(254)은 부분적으로 서로 반대되는 방향으로 휘어지도록 형성될 수 있다. 예를 들어, 제1 도전 패턴들(252)의 중앙부가 상기 제3 방향으로 휘어지도록 형성되는 경우, 제2 도전 패턴들(254)의 중앙부는 상기 제3 방향에 반대되는 방향으로 휘어지도록 형성될 수 있다. 이에 따라, 제1 도전 패턴들(252)의 중앙부와 제2 도전 패턴들(254)의 중앙부는 상기 제2 방향을 따라 서로 중첩되지 않도록 배치될 수 있다.
도 16 및 도 17을 참조하면, 제4 절연막(230) 상에 도전 패턴들(252, 254) 및 콘택들(242A)을 덮는 제5 절연막(260)을 형성하고, 제5 절연막(260)을 관통하는 비트 라인 콘택들(262, 264, 266)을 형성한 후, 이에 전기적으로 연결되는 비트 라인들(272, 274, 276)을 형성할 수 있다.
예시적인 실시예들에 있어서, 비트 라인 콘택들(262, 264, 266)은 상기 제2 방향 및 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 즉, 제1 비트 라인 콘택들(262)은 각기 제1 콘택들(242A, 242B, 242C)에 전기적으로 연결될 수 있으며, 제2 비트 라인 콘택들(264)은 제1 도전 패턴들(252)에 전기적으로 연결될 수 있고, 제3 비트 라인 콘택들(266)은 제2 도전 패턴들(254)에 전기적으로 연결될 수 있다. 이때, 제2 및 제3 비트 라인 콘택들(264, 266)은 각기 제1 및 제2 도전 패턴들(252, 254)의 휘어진 중앙부에 직접적으로 접촉할 수 있다.
이후, 제5 절연막(260) 상에 비트 라인막을 형성한 후, 상기 비트 라인막을 패터닝하여 비트 라인들(272, 274, 276)을 형성할 수 있다. 예시적인 실시예들에 따르면, 비트 라인들(272, 274, 276)은 상기 제2 방향으로 연장되며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 구체적으로, 제1 비트 라인(272), 제2 비트 라인(274) 및 제3 비트 라인(276)은 서로 교대로 반복하여 배치될 수 있다.
예시적인 실시예들에 있어서, 제1 내지 제3 비트 라인들(272, 274, 276)은 각기 제1 내지 제3 비트 라인 콘택들(262, 264, 266)에 전기적으로 연결될 수 있다. 이에 따라, 하나의 채널 어레이를 구성하는 채널들은 서로 다른 비트 라인들에 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 제1 내지 제3 비트 라인들(272, 274, 276)은 상기 제3 방향을 따라 서로 동일한 폭(W1, W2, W3)을 가질 수 있으며, 상기 제3 방향을 따라 서로 동일한 거리(D1)로 이격되어 배치될 수 있다. 즉, 제2 및 제3 비트 라인 콘택들(264, 266)은 각기 제1 및 제2 도전 패턴들(252, 254)의 휘어진 중앙부에 중첩되도록 배치되며, 제2 및 제3 비트 라인들(274, 276)이 각기 제2 및 제3 비트 라인 콘택들(264, 266)에 중첩되도록 배치될 수 있다. 이에 따라, 제1 내지 제3 비트 라인들(272, 274, 276)은 일정한 면적 내에서 높은 집적도를 가지도록 배치될 수 있다.
도 18 및 도 19는 다른 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 수평 단면도 및 수직 단면도이다. 도 18은 예시적인 실시예들에 따른 수직형 메모리 장치의 홀들 및 비트 라인들의 배열을 설명하기 위한 수평 단면도이고, 도 19는 도 18의 III-III' 라인을 따란 자른 수직 단면도이다. 도 18 및 도 19를 참조로 설명한 상기 수직형 메모리 장치는 홀들의 배열(즉, 채널들 및 패드들의 배열), 제1 및 제2 도전 패턴들 및 비트 라인들을 제외하면 도 1 내지 도 3을 참조로 설명하는 수직형 메모리 장치와 실질적으로 동일하거나 유사할 수 있다. 이에 따라, 반복되는 구성요소에 대한 설명은 생략할 수 있다.
도 18 및 도 19를 참조하면, 상기 수직형 메모리 장치는 기판(100) 상에 각각 상기 제1 방향을 따라 연장되는 복수 개의 채널들(170)과, 각 채널들(170)의 외측벽을 둘러싸도록 적층된 전하 저장막 구조물(160)과, 각 채널들(170)의 일부 외측벽을 둘러싸도록 각 전하 저장막 구조물들(160)의 외측벽 상에 적층된 게이트 전극들(222, 224, 226)을 포함한다. 한편, 상기 수직형 메모리 장치는 채널들(170)에 전기적으로 연결된 비트 라인(273, 275, 277)을 더 포함할 수 있다.
기판(100)은 채널들이 배치되는 제1 영역들(I)과 제1 영역들(I) 사이에 위치하는 제2 영역(II)로 구분될 수 있다.
채널들, 홀들 및 패드들은 제1 영역(I) 내에 배치되며, 도 1 내지 도 3에서 설명한 채널들, 홀들 및 패드들과 같이 채널 어레이, 홀 어레이 및 패드 어레이를 구성할 수 있다. 하나의 제1 영역(I) 내에는 하나의 채널 어레이가 배치될 수 있으며, 채널 어레이는 각기 3개의 채널 열들을 포함할 수 있다.
비트 라인들(273, 275, 277)은 제3 절연막(230)을 관통하는 비트 라인 콘택들(263, 265, 267)을 통해서 각기 채널들(170)에 전기적으로 연결될 수 있다.
예시적인 실시예들에 따르면, 비트 라인들(273, 275, 277)은 상기 제2 방향과 예각을 이루는 제5 방향으로 연장되며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 구체적으로, 제1 비트 라인(273), 제2 비트 라인(275) 및 제3 비트 라인(277)은 서로 교대로 반복하여 배치될 수 있다. 또한, 제1 내지 제3 비트 라인들(273, 275, 277)은 상기 제3 방향을 따라 서로 동일한 폭(W1, W2, W3)을 가질 수 있으며, 상기 제3 방향을 따라 서로 동일한 거리(D1)로 이격되어 배치될 수 있다.
비트 라인들(273, 275, 277)이 상기 제5 방향으로 연장됨에 따라, 각각의 비트 라인들(273, 275, 277)은 하나의 채널 어레이를 구성하는 서로 다른 채널들에 각기 전기적으로 연결될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 105: 불순물 영역
110: 제1 절연막 115: 제1 절연막 패턴
120: 희생막 125: 트렌치
130: 홀 130A: 제1 홀 어레이
130B: 제2 홀 어레이 130C: 제3 홀 어레이
132A, 132B, 132C: 제1 홀 열 134A, 134B, 134C: 제2 홀 열
136A, 136B, 136C: 제3 홀 열 135: 예비 반도체 패턴
140: 반도체 패턴 150, 152, 154: 제2 희생막 패턴
160: 전하 저장막 구조물 162: 제1 블로킹막 패턴
164: 전하 저장막 패턴 166: 터널 절연막 패턴
170: 채널 170A: 제1 채널 어레이
170B: 제2 채널 어레이 170C: 제3 채널 어레이
172A, 172B, 172C: 제1 채널 열 174A, 174B, 174C: 제2 채널 열
176A, 176B, 176C: 제3 채널 열 175: 제2 절연막 패턴
185: 패드 190: 제1 개구
200: 갭 215: 제2 블로킹막 패턴
222: 워드 라인 224: SSL
226: GSL 228: 제3 절연막 패턴
230: 제4 절연막 240: 콘택
252: 제1 도전 패턴 254: 제2 도전 패턴
260: 제5 절연막 272: 제1 비트 라인
274: 제2 비트 라인 276: 제3 비트 라인

Claims (10)

  1. 기판의 제1 영역 상에 배치되며, 각각이 기판 상면에 수직한 제1 방향을 따라 연장되는 복수 개의 채널들을 각기 구비하는 복수의 채널 어레이들;
    상기 기판의 상면에 평행한 제2 방향을 따라 상기 각 채널들의 측벽 상에 순차적으로 적층된 터널 절연막 패턴, 전하 저장막 패턴 및 블로킹막 패턴을 포함하는 전하 저장막 구조물; 및
    상기 각 전하 저장막 구조물들의 측벽 상에 상기 제1 방향을 따라 서로 이격되도록 배치된 복수 개의 게이트 전극들을 구비하고,
    상기 각각의 채널 어레이는,
    각각이 상기 제1 방향을 따라 연장되고, 상기 제1 방향 및 상기 제2 방향에 수직한 제3 방향에서 보았을 때 상기 기판의 제1 영역의 중앙부에 위치하며, 상기 제3 방향을 따라 복수 개로 형성된 제1 채널들을 포함하는 제1 채널 열(channel column);
    상기 제3 방향에서 보았을 때 상기 제1 영역의 가장자리에 위치하며, 상기 제1 채널들로부터 상기 제3 방향과 예각을 이루는 제4 방향에 각각 배치되는 복수의 제2 채널들을 포함하는 제2 채널 열(channel column); 및
    상기 제3 방향에서 보았을 때 상기 제1 영역의 가장자리에 위치하며, 상기 제2 채널들로부터 상기 제2 방향으로 이격되어 배치되는 복수 개의 제3 채널들을 포함하는 제3 채널 열(channel column)을 포함하며,
    서로 다른 채널 어레이에 포함되는 상기 제2 채널 및 상기 제3 채널에 각기 전기적으로 연결된 제1 도전 패턴들; 및
    서로 다른 채널 어레이에 포함되는 상기 제2 채널 및 상기 제3 채널에 각기 전기적으로 연결되며, 상기 제1 도전 패턴과 절연되는 제2 도전 패턴들을 더 포함하는 것을 특징으로 하는 수직형 메모리 장치.
  2. 삭제
  3. 제1항에 있어서, 상기 채널 어레이들은 제1 채널 어레이, 상기 제1 채널 어레이로부터 상기 제2 방향의 반대 방향으로 이격된 제2 채널 어레이 및 상기 제2 채널 어레이로부터 상기 제2 방향으로 이격된 제3 채널 어레이를 포함하는 것을 특징으로 하는 수직형 메모리 장치.
  4. 제1항에 있어서,
    상기 제1 도전 패턴들은 상기 제3 방향을 따라 서로 이격되어 배치되며,
    상기 제2 도전 패턴들은 상기 제3 방향을 따라 서로 이격되어 배치되는 것을 특징으로 하는 수직형 메모리 장치.
  5. 제4항에 있어서,
    상기 제1 도전 패턴들의 중앙부는 상기 제3 방향으로 휘어지는 형상을 가지며,
    상기 제2 도전 패턴들의 중앙부는 상기 제3 방향에 반대되는 방향으로 휘어지는 형상으로 가지는 것을 특징으로 하는 수직형 메모리 장치.
  6. 제1항에 있어서, 상기 채널들에 각기 전기적으로 연결되는 제1 비트 라인들, 제2 비트 라인들 및 제3 비트 라인들을 더 포함하는 것을 특징으로 하는 수직형 메모리 장치.
  7. 제6항에 있어서, 상기 제1 비트 라인들은 상기 제1 채널들에 각기 전기적으로 연결되며,
    상기 제2 비트 라인들은 상기 제1 도전 패턴들을 통해서, 상기 제2 채널들 또는 상기 제3 채널들에 전기적으로 연결되고,
    상기 제3 비트 라인들은 상기 제2 도전 패턴들을 통해서, 상기 제2 채널들 또는 상기 제3 채널들에 전기적으로 연결되는 것을 특징으로 하는 수직형 메모리 장치.
  8. 제7항에 있어서,
    상기 제1 비트 라인들은 상기 제1 방향에서 볼 때, 상기 제1 채널들의 중심부와 중첩되며,
    상기 제2 비트 라인들은 상기 제1 방향에서 볼 때, 상기 제1 도전 패턴들의 중심부와 중첩되고,
    상기 제3 비트 라인들은 상기 제1 방향에서 볼 때, 상기 제2 도전 패턴들의 중심부와 중첩되는 것을 특징으로 하는 수직형 메모리 장치.
  9. 제6항에 있어서, 상기 제1 비트 라인들, 상기 제2 비트 라인들 및 상기 제3 비트 라인들은 상기 제2 방향을 따라 연장되며, 상기 제3 방향을 따라 교대로 반복되어 배치되는 것을 특징으로 하는 수직형 메모리 장치.
  10. 기판 상에 절연막들 및 희생막들을 교대로 반복적으로 형성하는 단계;
    상기 절연막들 및 상기 희생막들을 부분적으로 제거하여, 상기 기판의 상면을 노출시키며 홀 어레이(hole array)를 구성하는 복수의 홀들을 형성하는 단계;
    상기 각 홀들의 측벽 상에, 블로킹막 패턴, 전하 저장막 패턴, 터널 절연막 패턴 및 채널을 상기 기판의 상면에 평행한 제2 방향을 따라 순차적으로 형성하는 단계;
    상기 희생막들을 제거하여 상기 각 블로킹막 패턴들의 측벽을 노출시키는 복수 개의 갭들을 형성하는 단계; 및
    상기 각 갭들을 채우는 게이트 전극을 형성하는 단계를 포함하는 수직형 메모리 장치의 제조 방법으로서,
    상기 홀 어레이는,
    각각이 상기 기판의 상면에 수직한 제1 방향을 따라 연장되고, 상기 제1 및 제2 방향들에 각각 수직한 제3 방향에서 보았을 때 상기 기판의 제1 영역의 중앙부에 위치하며, 상기 제3 방향을 따라 복수 개로 형성된 제1 홀들을 포함하는 제1 홀 열(hole column);
    상기 제3 방향에서 보았을 때 상기 제1 영역의 가장자리에 위치하며, 상기 제1 홀들로부터 상기 제3 방향과 예각을 이루는 제4 방향에 각각 배치되는 복수의 제2 홀들을 포함하는 제2 홀 열; 및
    상기 제3 방향에서 보았을 때 상기 제1 영역의 가장자리에 위치하며, 상기 제2 홀들로부터 상기 제2 방향으로 이격되어 배치되는 복수 개의 제3 홀들을 포함하는 제3 홀 열을 포함하며,
    상기 채널은 상기 제1, 제2 및 제3 채널 홀 열들 내에 각각 형성되는 제1, 제2 및 제3 채널들을 각각 포함하는 채널 어레이들을 형성하고,
    상기 수직형 메모리 장치는,
    서로 다른 채널 어레이에 포함되는 상기 제2 채널 및 상기 제3 채널에 각기 전기적으로 연결된 제1 도전 패턴들; 및
    서로 다른 채널 어레이에 포함되는 상기 제2 채널 및 상기 제3 채널에 각기 전기적으로 연결되며, 상기 제1 도전 패턴들과 절연되는 제2 도전 패턴들을 포함하는 것을 특징으로 하는 수직형 메모리 장치의 제조 방법.
KR1020130145724A 2013-11-27 2013-11-27 수직형 메모리 장치 및 그 제조 방법 KR102237700B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020130145724A KR102237700B1 (ko) 2013-11-27 2013-11-27 수직형 메모리 장치 및 그 제조 방법
US14/517,025 US9431414B2 (en) 2013-11-27 2014-10-17 Vertical memory devices and methods of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130145724A KR102237700B1 (ko) 2013-11-27 2013-11-27 수직형 메모리 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20150061500A KR20150061500A (ko) 2015-06-04
KR102237700B1 true KR102237700B1 (ko) 2021-04-08

Family

ID=53181910

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130145724A KR102237700B1 (ko) 2013-11-27 2013-11-27 수직형 메모리 장치 및 그 제조 방법

Country Status (2)

Country Link
US (1) US9431414B2 (ko)
KR (1) KR102237700B1 (ko)

Families Citing this family (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9132436B2 (en) 2012-09-21 2015-09-15 Applied Materials, Inc. Chemical control features in wafer process equipment
US10256079B2 (en) 2013-02-08 2019-04-09 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations
US9362130B2 (en) 2013-03-01 2016-06-07 Applied Materials, Inc. Enhanced etching processes using remote plasma sources
US9309598B2 (en) 2014-05-28 2016-04-12 Applied Materials, Inc. Oxide and metal removal
US9236395B1 (en) 2014-06-25 2016-01-12 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
US9355922B2 (en) 2014-10-14 2016-05-31 Applied Materials, Inc. Systems and methods for internal surface conditioning in plasma processing equipment
US9966240B2 (en) 2014-10-14 2018-05-08 Applied Materials, Inc. Systems and methods for internal surface conditioning assessment in plasma processing equipment
US11637002B2 (en) 2014-11-26 2023-04-25 Applied Materials, Inc. Methods and systems to enhance process uniformity
US10573496B2 (en) 2014-12-09 2020-02-25 Applied Materials, Inc. Direct outlet toroidal plasma source
US9728437B2 (en) 2015-02-03 2017-08-08 Applied Materials, Inc. High temperature chuck for plasma processing systems
US20160225652A1 (en) 2015-02-03 2016-08-04 Applied Materials, Inc. Low temperature chuck for plasma processing systems
US9691645B2 (en) 2015-08-06 2017-06-27 Applied Materials, Inc. Bolted wafer chuck thermal management systems and methods for wafer processing systems
US9741593B2 (en) 2015-08-06 2017-08-22 Applied Materials, Inc. Thermal management systems and methods for wafer processing systems
US9349605B1 (en) 2015-08-07 2016-05-24 Applied Materials, Inc. Oxide etch selectivity systems and methods
US10504700B2 (en) 2015-08-27 2019-12-10 Applied Materials, Inc. Plasma etching systems and methods with secondary plasma injection
KR102435524B1 (ko) 2015-10-21 2022-08-23 삼성전자주식회사 반도체 메모리 장치
KR20170053030A (ko) * 2015-11-05 2017-05-15 에스케이하이닉스 주식회사 3차원 반도체 장치 및 이의 제조방법
KR102532427B1 (ko) * 2015-12-31 2023-05-17 삼성전자주식회사 반도체 메모리 소자
KR102611438B1 (ko) 2016-01-07 2023-12-08 삼성전자주식회사 반도체 메모리 소자
KR102630180B1 (ko) 2016-02-22 2024-01-26 삼성전자주식회사 수직형 메모리 장치의 레이아웃 검증 방법
US10026748B2 (en) * 2016-03-09 2018-07-17 Toshiba Memory Corporation Stacked type semiconductor memory device and method for manufacturing same
US10522371B2 (en) 2016-05-19 2019-12-31 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US10504754B2 (en) 2016-05-19 2019-12-10 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US10629473B2 (en) 2016-09-09 2020-04-21 Applied Materials, Inc. Footing removal for nitride spacer
US10546729B2 (en) 2016-10-04 2020-01-28 Applied Materials, Inc. Dual-channel showerhead with improved profile
US9934942B1 (en) 2016-10-04 2018-04-03 Applied Materials, Inc. Chamber with flow-through source
US10163696B2 (en) 2016-11-11 2018-12-25 Applied Materials, Inc. Selective cobalt removal for bottom up gapfill
US10026621B2 (en) 2016-11-14 2018-07-17 Applied Materials, Inc. SiN spacer profile patterning
US10566206B2 (en) 2016-12-27 2020-02-18 Applied Materials, Inc. Systems and methods for anisotropic material breakthrough
US10431429B2 (en) 2017-02-03 2019-10-01 Applied Materials, Inc. Systems and methods for radial and azimuthal control of plasma uniformity
US10319739B2 (en) * 2017-02-08 2019-06-11 Applied Materials, Inc. Accommodating imperfectly aligned memory holes
US10943834B2 (en) 2017-03-13 2021-03-09 Applied Materials, Inc. Replacement contact process
KR102333439B1 (ko) * 2017-04-28 2021-12-03 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11276590B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Multi-zone semiconductor substrate supports
US11276559B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Semiconductor processing chamber for multiple precursor flow
US10497579B2 (en) 2017-05-31 2019-12-03 Applied Materials, Inc. Water-free etching methods
US10920320B2 (en) 2017-06-16 2021-02-16 Applied Materials, Inc. Plasma health determination in semiconductor substrate processing reactors
US10541246B2 (en) 2017-06-26 2020-01-21 Applied Materials, Inc. 3D flash memory cells which discourage cross-cell electrical tunneling
US10727080B2 (en) 2017-07-07 2020-07-28 Applied Materials, Inc. Tantalum-containing material removal
US10541184B2 (en) 2017-07-11 2020-01-21 Applied Materials, Inc. Optical emission spectroscopic techniques for monitoring etching
US10043674B1 (en) 2017-08-04 2018-08-07 Applied Materials, Inc. Germanium etching systems and methods
US10297458B2 (en) 2017-08-07 2019-05-21 Applied Materials, Inc. Process window widening using coated parts in plasma etch processes
US20190067246A1 (en) * 2017-08-23 2019-02-28 Macronix International Co., Ltd. Semiconductor structure and method for manufacturing the same
US10903054B2 (en) 2017-12-19 2021-01-26 Applied Materials, Inc. Multi-zone gas distribution systems and methods
US11328909B2 (en) 2017-12-22 2022-05-10 Applied Materials, Inc. Chamber conditioning and removal processes
US10854426B2 (en) 2018-01-08 2020-12-01 Applied Materials, Inc. Metal recess for semiconductor structures
US10679870B2 (en) 2018-02-15 2020-06-09 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus
US10964512B2 (en) 2018-02-15 2021-03-30 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus and methods
TWI766433B (zh) 2018-02-28 2022-06-01 美商應用材料股份有限公司 形成氣隙的系統及方法
US10593560B2 (en) 2018-03-01 2020-03-17 Applied Materials, Inc. Magnetic induction plasma source for semiconductor processes and equipment
US10319600B1 (en) 2018-03-12 2019-06-11 Applied Materials, Inc. Thermal silicon etch
US10497573B2 (en) 2018-03-13 2019-12-03 Applied Materials, Inc. Selective atomic layer etching of semiconductor materials
US10573527B2 (en) 2018-04-06 2020-02-25 Applied Materials, Inc. Gas-phase selective etching systems and methods
US10490406B2 (en) 2018-04-10 2019-11-26 Appled Materials, Inc. Systems and methods for material breakthrough
US10699879B2 (en) 2018-04-17 2020-06-30 Applied Materials, Inc. Two piece electrode assembly with gap for plasma control
US10886137B2 (en) 2018-04-30 2021-01-05 Applied Materials, Inc. Selective nitride removal
US10872778B2 (en) 2018-07-06 2020-12-22 Applied Materials, Inc. Systems and methods utilizing solid-phase etchants
US10755941B2 (en) 2018-07-06 2020-08-25 Applied Materials, Inc. Self-limiting selective etching systems and methods
US10672642B2 (en) 2018-07-24 2020-06-02 Applied Materials, Inc. Systems and methods for pedestal configuration
US10892198B2 (en) 2018-09-14 2021-01-12 Applied Materials, Inc. Systems and methods for improved performance in semiconductor processing
US11049755B2 (en) 2018-09-14 2021-06-29 Applied Materials, Inc. Semiconductor substrate supports with embedded RF shield
US11062887B2 (en) 2018-09-17 2021-07-13 Applied Materials, Inc. High temperature RF heater pedestals
US11417534B2 (en) 2018-09-21 2022-08-16 Applied Materials, Inc. Selective material removal
US11682560B2 (en) 2018-10-11 2023-06-20 Applied Materials, Inc. Systems and methods for hafnium-containing film removal
US11121002B2 (en) 2018-10-24 2021-09-14 Applied Materials, Inc. Systems and methods for etching metals and metal derivatives
US10566348B1 (en) * 2018-11-05 2020-02-18 Macronix International Co., Ltd. Tilted hemi-cylindrical 3D NAND array having bottom reference conductor
US11437242B2 (en) 2018-11-27 2022-09-06 Applied Materials, Inc. Selective removal of silicon-containing materials
KR102546653B1 (ko) * 2018-12-11 2023-06-22 삼성전자주식회사 콘택 플러그를 갖는 반도체 소자
US11721527B2 (en) 2019-01-07 2023-08-08 Applied Materials, Inc. Processing chamber mixing systems
US10920319B2 (en) 2019-01-11 2021-02-16 Applied Materials, Inc. Ceramic showerheads with conductive electrodes

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000031422A (ja) 1998-06-11 2000-01-28 Siemens Ag 半導体ディバイスおよびその製造方法
US20050101087A1 (en) 2002-12-05 2005-05-12 Sharp Kabushiki Kaisha Semiconductor memory device and its production process
US20130009229A1 (en) 2011-07-08 2013-01-10 SK Hynix Inc. Semiconductor device and method of manufacturing the same

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101589275B1 (ko) 2009-02-26 2016-01-27 삼성전자주식회사 비휘발성 메모리 장치의 제조 방법
US8644046B2 (en) 2009-02-10 2014-02-04 Samsung Electronics Co., Ltd. Non-volatile memory devices including vertical NAND channels and methods of forming the same
US8614917B2 (en) 2010-02-05 2013-12-24 Samsung Electronics Co., Ltd. Vertically-integrated nonvolatile memory devices having laterally-integrated ground select transistors
KR20110001527A (ko) 2009-06-30 2011-01-06 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 소자의 제조 방법
KR20110102738A (ko) * 2010-03-11 2011-09-19 삼성전자주식회사 수직 채널 트랜지스터 및 그의 제조방법
US8455940B2 (en) * 2010-05-24 2013-06-04 Samsung Electronics Co., Ltd. Nonvolatile memory device, method of manufacturing the nonvolatile memory device, and memory module and system including the nonvolatile memory device
US20120064682A1 (en) * 2010-09-14 2012-03-15 Jang Kyung-Tae Methods of Manufacturing Three-Dimensional Semiconductor Memory Devices
US8829589B2 (en) * 2010-09-17 2014-09-09 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device
KR20120035748A (ko) 2010-10-06 2012-04-16 삼성전자주식회사 인쇄옵션 표시방법 및 인쇄옵션 표시장치
KR101203270B1 (ko) 2010-12-14 2012-11-20 에스케이하이닉스 주식회사 반도체 소자
KR101736454B1 (ko) * 2010-12-30 2017-05-29 삼성전자주식회사 불휘발성 메모리 장치
KR20120080075A (ko) 2011-01-06 2012-07-16 삼성전자주식회사 가상 머신을 위한 계층적 스케줄러 및 가상 머신 스케줄 방법
KR101751950B1 (ko) * 2011-03-03 2017-06-30 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 읽기 방법
KR20120128438A (ko) 2011-05-17 2012-11-27 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자, 반도체 소자 및 시스템
KR20130006272A (ko) * 2011-07-08 2013-01-16 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20130045050A (ko) * 2011-10-25 2013-05-03 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자
KR101964263B1 (ko) * 2012-02-22 2019-04-01 삼성전자주식회사 불휘발성 메모리 장치 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000031422A (ja) 1998-06-11 2000-01-28 Siemens Ag 半導体ディバイスおよびその製造方法
US20050101087A1 (en) 2002-12-05 2005-05-12 Sharp Kabushiki Kaisha Semiconductor memory device and its production process
US20130009229A1 (en) 2011-07-08 2013-01-10 SK Hynix Inc. Semiconductor device and method of manufacturing the same

Also Published As

Publication number Publication date
US9431414B2 (en) 2016-08-30
KR20150061500A (ko) 2015-06-04
US20150145021A1 (en) 2015-05-28

Similar Documents

Publication Publication Date Title
KR102237700B1 (ko) 수직형 메모리 장치 및 그 제조 방법
KR102185547B1 (ko) 수직형 메모리 장치 및 그 제조 방법
US10453859B2 (en) Methods of manufacturing vertical memory devices
KR102505240B1 (ko) 3차원 반도체 메모리 장치
US9997537B2 (en) Semiconductor devices including gate insulation layers on channel materials and methods of forming the same
KR101933116B1 (ko) 수직형 메모리 장치 및 그 제조 방법
US9905664B2 (en) Semiconductor devices and methods of manufacturing the same
US10079203B2 (en) Vertical memory devices and methods of manufacturing the same
KR102044823B1 (ko) 수직형 메모리 장치 및 그 제조 방법
CN106972024B (zh) 三维半导体器件
KR101907069B1 (ko) 비휘발성 메모리 장치 및 그 제조 방법
KR102380820B1 (ko) 수직형 메모리 장치
KR20180047777A (ko) 반도체 소자 및 그 제조 방법
KR102411067B1 (ko) 3차원 반도체 장치의 제조 방법
CN107871749B (zh) 制造半导体器件的方法
CN111162084B (zh) 垂直型存储器件
KR102399462B1 (ko) 수직형 메모리 장치
US11411024B2 (en) Vertical type semiconductor devices and methods of manufacturing the same
KR102578789B1 (ko) 반도체 장치의 제조 방법
US10868034B2 (en) Vertical memory devices with three-dimensional channels
KR102276535B1 (ko) 수직형 메모리 장치 및 그 제조 방법
KR20210002137A (ko) 수직형 메모리 장치
KR20200141150A (ko) 수직형 메모리 장치
KR20200132493A (ko) 수직형 메모리 장치 및 그 제조 방법
KR20130076458A (ko) 비휘발성 메모리 장치의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right