KR20170052481A - 패턴 형성 방법 - Google Patents

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Abstract

패턴을 반전할 때의 편차가 적은 패턴 형성 방법을 제공한다. 피에칭막(11) 상에 메탈 패턴(12)이 형성되어 이루어지는 기판 상에, 산화 망간 함유막(13)을 ALD에 의해 형성하고, 산화 망간 함유막(13)의 표면에 수소 라디칼 처리를 실시하고, 계속해서, Ru막(15)을 CVD에 의해 형성하고, 계속해서, 메탈 패턴(12)을 에칭 제거하여, Ru/Mn 반전재(16)의 반전 패턴을 얻는다. 산화 망간 함유막(13)의 메탈 패턴(12)에 대응하는 부분은, 수소 라디칼 처리에 의해 산화물 상태의 제1 Mn 함유막(14a)이 되고, 산화 망간 함유막(13)의 피에칭막(11)에 대응하는 부분은, 수소 라디칼 처리에 의해 표면에 금속 Mn이 형성된 제2 Mn 함유막(14b)이 되고, Ru막(15)은 제2 Mn 함유막(14b) 상에 선택적으로 형성된다.

Description

패턴 형성 방법{PATTERN FORMING METHOD}
본 발명은 반도체 프로세스에 있어서 패턴을 형성하는 패턴 형성 방법에 관한 것이다.
장래적인 반도체 디바이스의 미세화에 대응한 차세대 노광 기술로서, 13.5nm로 매우 짧은 파장을 사용하는 EUV(extreme ultraviolet)이 검토되고 있다. 그러나, 광원의 조도 부족에 의해, 양산 적용에 이르지 못하고, 별도의 어프로치를 채용하는 것이 부득이하게 되었다.
그 때문에, 파장이 193nm인 ArF의 노광을 베이스로 한 멀티 패터닝 기술의 적용이 주류로 되어 왔는데, 그 중에서도 셀프 얼라인 더블 패터닝(Self Align Double Patterning; SADP)법이라고 불리는 패터닝 기술이 다용되고 있다. 도 9에 도시한 바와 같이, SADP법은, 최초로 피에칭층(101) 상에 포토리소그래피에 의해 피치 S의 패턴(102)을 형성하고(도 9의 (a)), 계속해서, 슬리밍에 의해 맨드럴(코어재)이라고 불리는 제1 패턴(103)을 형성하고(도 9의 (b)), 그 후, 제1 패턴(103)을 따라 스페이서(104)를 성막하고(도 9의 (c)), 계속해서, 스페이서(104)를 에치 백하고(도 9의 (d)), 그 후, 제1 패턴(맨드럴)(103)의 에칭을 행함으로써, 스페이서에 의한 제2 패턴(105)을 형성한다(도 9의 (e)). 그리고, 이 제2 패턴(105)을 마스크로 해서 피에칭층(101)을 에칭한다(도 9의 (f)). 이에 의해, 피치 S/2의 에칭 패턴(106)을 얻는다. 즉, 리소그래피 기술만으로 형성되는 피치 S의 절반의 피치 S/2의 패턴을 얻는 것이 가능하다(예를 들어 특허문헌 1). 나아가, 이 SADP 공정을 또 한번 반복해서, 피치를 1/4로 하는 것이 가능한 셀프 얼라인 쿼드러플 패터닝(Self Align Quadruple Patterning; SAQP)법도 검토되고 있다. 또한, 멀티 패터닝의 다른 방법으로서, 노광한 패턴을 기판의 하드 마스크에 에칭에 의해 전사하고, 절반 피치 어긋나게 한 위치에 2회째의 노광을 행하여, 하드 마스크를 가공하는 리소에치 리소에치(LELE)법 등, 리소에치를 복수회(x회) 반복하는 LEx법도 사용되고 있다.
이러한 기술의 경우, 공정수가 늘어남으로 인한 편차나 가공 정밀도의 제어성의 문제가 현저해지고 있는데, 예를 들어 SADP법의 경우, 그 성질상, 라인 앤 스페이스(L/S)의 스페이스부(S)에 대해서는, 2종류가 있고, 그 한쪽에 대해서는, 스페이서의 막 두께 편차, 에칭 편차 및 리소그래피의 CD의 편차가 영향을 미치기 때문에, 최종적인 스페이스부의 CD 편차가 커지는 경향이 있다. 한편, 라인부(L)는, 스페이서의 막 두께와 에칭 편차만이다. 구체적으로는, 도 10에 도시한 바와 같이, 라인부(L1)는, 모두 스페이서(104)의 폭에 대응하고, 그 편차는 스페이서(104)의 막 두께, 에칭에 의존할 뿐인 것에 반해, 스페이스부에 대해서는, 제1 패턴(103)에 대응하는 제1 스페이스부(S1)와 인접하는 스페이서(104)의 사이에 대응하는 제2 스페이스(S2)의 2종류가 있고, S1의 편차는 리소그래피의 CD 및 에칭에 의존할 뿐이지만, S2의 편차는, 리소그래피의 CD, 스페이서의 막 두께, 에칭에 의존한다.
현재, 반도체 디바이스의 배선 공정에서는, 다마신 구조를 사용한 Cu 배선이 주류인데, 그 경우, SADP법에 의해 형성된 스페이스부가 배선 부분이 된다. 즉, 이것은, 배선부의 편차가 커지는 것을 의미한다. 이러한 것은, SAQP법이나 LEx법에서도 발생한다.
그러나, 배선 공정에서는, 절연부의 편차보다 배선부의 편차가 더 문제가 되는 경우가 많다. 이 때문에, 반전 기술을 사용해서 라인부와 스페이스부를 반전시켜 배선 부분의 편차를 억제하는 것이 검토되고 있다.
일본 특허 공개 제2012-134378호 공보 미국 특허 출원 공개 제2009/0263965호 명세서(본 명세서 단락 0039에 기재) 국제 공개 제2012/060428호(본 명세서 단락 0040에 기재)
그런데, 통상의 반전 기술은, 패턴 상에의 반전재의 성막→ 반전재의 에치 백→원래의 패턴의 에칭 제거라는 공정을 거쳐 라인부와 스페이스부를 반전시키고 있는데, 이 기술 자체가, 공정수가 많아, 편차의 요인이 된다. 또한, 가공 제어성의 문제도 발생한다. 이 때문에, 이러한 반전 기술은 적극적으로 채용되지 못하는 것이 실정이다.
따라서, 본 발명은, 패턴을 반전할 때의 편차를 억제할 수 있는 패턴 형성 방법을 제공한다.
상기 과제를 해결하기 위해서, 본 발명의 제1 관점은, 피에칭막과, 그 위에 메탈 패턴으로 이루어지는 기판 상에, 반전재의 일부가 되는 금속 산화막을 형성하고, 상기 메탈 패턴 상에, 상기 피에칭막 상보다도 O의 결합이 강한 산화막이 형성되도록 하는 제1 공정과, 계속해서, 환원 처리를 행하여, 상기 메탈 패턴 상의 상기 금속 산화막을, 산화물 상태의 제1 금속 함유막으로 하고, 상기 피에칭막 상의 상기 금속 산화막을, 표면이 금속으로 환원된 제2 금속 함유막으로 하는 제2 공정과, 계속해서, 금속 상에는 형성되기 쉽고, 산화물 상에는 형성되기 어려운 성질을 갖는 금속막을, 반전재의 일부로서 상기 피에칭막 상의 상기 제2 금속 함유막 상에만 선택적으로 형성하는 제3 공정과, 계속해서, 상기 메탈 패턴을 에칭 제거하고, 상기 금속 산화막으로부터 얻어진 상기 제1 금속 함유막 및 상기 제2 금속 함유막과 상기 금속막으로 구성되는 반전재를 잔존시켜, 반전재로 이루어지는 반전 패턴을 얻는 제4 공정을 포함하는 패턴 형성 방법을 제공한다.
상기 제1 관점에서, 상기 금속 산화막을 형성하는 공정은, ALD에 의해 MnOx막을 형성하는 것으로 할 수 있다. 상기 메탈 패턴은, Ti 함유막으로 구성되고, 상기 메탈 패턴 상의 상기 산화 망간 함유막이, MnTiO3 또는 Mn2TiO4가 되는 구성으로 할 수 있다. 이 경우에, 상기 메탈 패턴은, TiN막으로 구성되는 것이 바람직하다.
상기 제1 관점에서, 상기 환원 처리는 수소 라디칼 처리이며, 이 수소 라디칼 처리에 의해, 상기 메탈 패턴 상의 산화 망간 함유막을, 산화물 상태의 제1 Mn 함유막으로 하고, 이 수소 라디칼 처리에 의해, 상기 피에칭막 상의 상기 산화 망간 함유막을, 표면이 금속으로 환원된 제2 Mn 함유막으로 할 수 있다. 또한, 상기 금속막으로서 Ru막을 사용할 수 있다.
본 발명의 제2 관점은, 피에칭막과 그 위에 형성된 메탈 패턴으로 이루어지는 기판 상에, 반전재의 일부가 되는 산화 망간 함유막을 ALD에 의해 형성하는 제1 공정과, 계속해서, 상기 산화 망간 함유막의 표면에 수소 라디칼 처리를 실시하는 제2 공정과, 계속해서, 반전재의 일부가 되는 Ru막을 CVD에 의해 형성하는 제3 공정과, 계속해서, 상기 메탈 패턴을 에칭 제거하고, 상기 산화 망간 함유막에 수소 라디칼 처리를 실시한 후의 물질 및 상기 Ru막으로 구성되는 반전재를 잔존시켜, 상기 피에칭막을 에칭하기 위한, 반전재로 이루어지는 반전 패턴을 얻는 제4 공정을 포함하고, 상기 메탈 패턴은, 상기 메탈 패턴 상의 상기 산화 망간 함유막은 상기 수소 라디칼 처리에서는 실질적으로 금속 Mn으로 환원되지 않는 재료로 이루어지고, 상기 메탈 패턴 상의 상기 산화 망간 함유막은, 상기 수소 라디칼 처리에 의해 산화물 상태의 제1 Mn 함유막이 되고, 상기 피에칭막 상의 상기 산화 망간 함유막은, 상기 수소 라디칼 처리에 의해 환원되어 표면에 금속 Mn이 형성된 제2 Mn 함유막이 되고, 상기 Ru막은, 상기 제1 Mn 함유막 상에는 실질적으로 형성되지 않고, 상기 제2 Mn 함유막 상에 선택적으로 형성되는 패턴 형성 방법을 제공한다.
상기 제2 관점에서, 상기 메탈 패턴은, Ti 함유막으로 구성되고, 상기 메탈 패턴 상의 상기 산화 망간 함유막이, MnTiO3 또는 Mn2TiO4가 되는 구성으로 할 수 있다. 이 경우에, 상기 메탈 패턴은, TiN막으로 구성되는 것이 바람직하다.
또한, 상기 제2 관점에서, 상기 산화 망간 함유막은, 기판을 배치한 처리 용기 내에, 망간 화합물 가스 및 산소 함유 가스를, 상기 처리 용기 내의 퍼지를 사이에 두고 교대로 공급함으로써 성막하고, 그때의 기판 온도를, 상기 망간 화합물의 열분해 온도보다도 낮은 온도로 하는 것이 바람직하다.
또한, 상기 수소 라디칼 처리는, 기판 온도를 200 내지 400℃로 해서 100sec 이상의 기간 동안 행하여지는 것이 바람직하다. 상기 수소 라디칼 처리는, 수소 가스를 포함하는 가스의 플라즈마에 의해 생성한 수소 라디칼을 상기 기판에 공급함으로써 행할 수 있다.
상기 Ru막을 형성할 때, 성막 원료로서 루테늄카르보닐을 사용하는 것이 바람직하다. 또한, 상기 제1 공정 내지 상기 제3 공정은, 진공을 파괴하지 않고 연속적으로 행하는 것이 바람직하다.
상기 제1 및 제2 관점에서, 상기 메탈 패턴으로서, SADP법, SAQP법 또는 LEx법에 의해 패터닝되어 형성된 것을 바람직하게 사용할 수 있다. 상기 피에칭막은, Si 함유막으로 구성할 수 있다.
본 발명에 따르면, 금속막을 피에칭막에 대응하는 부분에 선택적으로 형성할 수 있으므로, 반전재의 에치 백이 불필요하게 되어, 패턴을 반전할 때의 편차를 적게 할 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 패턴 형성 방법을 나타내는 흐름도이다.
도 2는 본 발명의 일 실시 형태에 따른 패턴 형성 방법의 각 공정을 설명하기 위한 공정 단면도이다.
도 3은 종래의 반전재를 사용한 반전 공정과 본 발명의 일 실시 형태를 개략적으로 비교해서 나타내는 공정도이다.
도 4는 본 발명의 일 실시 형태에 따른 패턴 형성 방법에서 얻어진 반전 패턴을 마스크로 해서 피에칭막을 에칭한 상태를 도시하는 도면이다.
도 5는 스텝 3 내지 5에 의해 Ru막이 피에칭막 상에 선택적으로 성막되는 메커니즘을 정리하여 도시하는 도면이다.
도 6은 본 발명의 일 실시 형태에 따른 패턴 형성 방법의 스텝 2 내지 5의 실시에 바람직한 처리 시스템을 도시하는 평면도이다.
도 7은 산화 망간 함유막 성막 장치에 바람직하게 사용할 수 있는 성막 장치의 일례를 도시하는 단면도이다.
도 8은 수소 라디칼 처리 장치의 일례를 도시하는 단면도이다.
도 9는 SADP법에 의해 패턴을 형성할 때의 수순을 설명하기 위한 도면이다.
도 10은 SADP법에 의해 패턴을 형성했을 때의 패턴 폭, 스페이스 폭을 설명하기 위한 도면이다.
이하, 첨부 도면을 참조하여, 본 발명의 실시 형태에 대해서 설명한다.
도 1은 본 발명의 일 실시 형태에 따른 패턴 형성 방법을 나타내는 흐름도이며, 도 2는 그 각 공정을 설명하기 위한 공정 단면도이다.
<패턴 형성 방법의 개략>
본 실시 형태에서는, 최초로, FEOL(Front End Of Line) 공정에 의해 얻어진 하부 구조(10)(상세한 구조는 생략) 상에 피에칭막(11)을 갖고, 그 위에 멀티 패터닝 기술, 예를 들어 상술한 SADP법, SAQP법 또는 LEx법에 의해 메탈 막이 패터닝되어 형성된 메탈 패턴으로서, TiN막이 패터닝되어 형성된 TiN 패턴(12)을 갖는 기판, 예를 들어 반도체 웨이퍼(이하, 간단히 웨이퍼라 기재함)(W)를 준비한다(스텝 1, 도 2의 (a)). 피에칭막(11)은 특별히 한정되지 않지만, 예를 들어 SiO2막(TEOS막 등), 저유전율(Low-k)막(SiCO, SiCOH 등), SiN막 등의 Si 함유 물질로 이루어지고, 예를 들어 층간 절연막으로서 형성된다.
계속해서, 웨이퍼(W)에 대하여, 전처리로서 디가스(Degas) 프로세스나 전 세정(Pre-Clean) 프로세스에 의해, 피에칭막(11) 표면의 수분을 제거하고(스텝 2, 도 2에서는 도시하지 않음), 그 후, 층간 절연막으로 대표되는 피에칭막(11) 및 메탈 패턴 막인 TiN 패턴(12) 상에 반전재의 일부가 되는 금속 산화막으로서 ALD에 의해 산화 망간 함유막(13)을 형성한다(스텝 3, 도 2의 (b)). 또한, 산화망간은 MnO, Mn3O4, Mn2O3, MnO2 등 복수의 형태를 취할 수 있기 때문에, 산화망간은 이들 모두를 총칭해서 MnOx로 나타낸다.
계속해서, ALD에 의한 산화 망간 함유막(13)에 대하여 수소 라디칼 처리를 실시한다(스텝 4, 도 2의 (c)). 이 처리는, 산화 망간 함유막(13)의 표면을 환원해서 금속 Mn으로 하고, 다음으로 형성되는 반전재의 일부가 되는 Ru막(15)을 Si 함유 피에칭막(11)에 대하여 성막하기 쉽게 하기 위한 처리이다. 단, 후술하는 바와 같이, 산화 망간 함유막(13)은, 수소 라디칼 처리에 의해서도 TiN 패턴(12)과 접촉하는 부분은 표면이 금속 Mn으로 환원되지 않고 산화물 상태의 제1 Mn 함유막(14a)이 되고, 피에칭막(11)에 접촉하는 부분에만 표면의 환원이 발생하여, 그 부분이 표면에 금속 Mn이 생성된 제2 Mn 함유막(14b)이 된다. 또한, 이 수소 라디칼 처리에 의해, 제2 Mn 함유막(14b)의 일부는, Si 함유 피에칭막(11)과의 반응에 의해 실리케이트화된다.
그 후, 산화 망간 함유막과 함께 반전재가 되는 금속막으로서 CVD에 의한 Ru막(15)을 형성한다(스텝 5, 도 2의 (d)). 이에 의해, Ru 및 Mn을 포함하는 Ru/Mn 반전재(16)가 형성된다. CVD에 의한 Ru막은, 금속 상에는 성막되지만 산화물 상에는 형성되지 않는 성질을 갖기 때문에, TiN 패턴(12) 상의 제1 Mn 함유막(14a)에는 Ru막(15)이 형성되지 않고, 피에칭막(11) 상의 제2 Mn 함유막(14b)에만 Ru막(15)이 형성된다. 즉, TiN 패턴(12)의 상부에 형성된 제1 Mn 함유막(14a) 상에는 Ru막(15)은 형성되지 않고, 스페이스 부분에만 Ru막(15)이 형성된다. 따라서, 반전재를 에치 백하는 공정이 불필요하게 된다.
그 후, 반전재(16)를 잔존시켜, TiN 패턴(12)(및 TiN 패턴(12) 상의 얇은 제1 Mn 함유막(14a))을 선택적으로 에칭해서 제거하여, 반전재(16)로 이루어지는 반전 패턴을 형성한다(스텝 6, 도 2의 (e)). 반전 패턴을 구성하는 반전재(16)는, 구체적으로는, Ru막(15)과, 그 측면의 제1 Mn 함유막(14a)과, Ru막(15) 아래의 저부에 존재하는 제2 Mn 함유막(14b)으로 이루어져 있다.
이와 같이, 본 실시 형태에서는, 종래의 반전재를 사용한 반전 공정에 필요했던 반전재의 에치 백이 불필요하다.
즉, 종래의 반전재를 사용한 반전 공정은, 개략적으로는 예를 들어 도 3의 (a)에 도시한 바와 같이, 예를 들어 SADP법에 의해 형성된 TiN 패턴(12)을 갖는 웨이퍼(W)를 준비하고(스텝 A1), 계속해서, 반전재(215)를 도포에 의해 성막한다(스텝 A2). 그렇게 하면, TiN 패턴(12)의 상면에도 반전재(215)가 비교적 두껍게 도포된다. 이 때문에, 반전재(215)를 에치 백하고(스텝 A3), 그 후, TiN 패턴(12)을 에칭하여, 반전재(215)로 이루어지는 반전 패턴을 형성한다(스텝 A4). 이에 반해, 본 실시 형태에서는, 개략적으로는 도 3의 (b)에 도시한 바와 같이, 상기 스텝 A1과 마찬가지로 TiN 패턴(12)을 갖는 웨이퍼(W)를 준비하고(스텝 B1), 계속해서, 상술한 바와 같이 Ru/Mn 반전재(16)를 형성한다(스텝 B2), 그 후, 반전재의 에치 백을 거치지 않고, 반전재(16)를 잔존시킨 상태에서, TiN 패턴(12)을 에칭 제거하여, 반전재(16)로 이루어지는 반전 패턴을 형성한다(스텝 B4).
이와 같이, 본 실시 형태에서는, 반전재의 에치 백을 생략할 수 있으므로, 종래의 반전재를 사용한 반전 공정에서, 에치 백 공정에 기인하는 편차나, 가공 제어성의 문제를 개선할 수 있다.
본 실시 형태에서는, 산화 망간 함유막 성막, 수소 라디칼 처리, Ru막 성막 처리, TiN 패턴의 선택 제거에 의해 반전 패턴을 형성하는데, 산화 망간 함유막 성막, 수소 라디칼 처리, Ru막 성막 처리의 공정은 에치 백 공정과 같이 편차를 초래하지 않고, 또한 가공 제어성의 문제가 발생하지 않으므로, 에치 백 공정을 생략함으로써, 패턴을 반전할 때의 편차를 적게 할 수 있다. 또한, 산화 망간 함유막 성막, 수소 라디칼 처리, Ru막 성막 처리는, 진공을 파괴하지 않고 연속해서 행하는 것이 바람직하다. 이에 의해, 이들 공정 중에서의 막의 산화를 방지할 수 있어, 보다 고정밀도로 반전 패턴을 형성할 수 있다.
그리고, 도 4에 도시한 바와 같이, 이러한 반전 패턴을 구성하는 반전재(16)를 마스크로 해서 피에칭막(11)을 에칭함으로써, 에칭 패턴(17)이 형성된다. 피에칭막(11)은, 예를 들어 층간 절연막이며, 에칭 패턴(17)의 오목부(18)에는, 예를 들어 Cu막이 매립되어 Cu 배선이 형성된다.
<주요 공정의 상세>
이어서, 이상의 공정 중, 주요 공정인 스텝 3 내지 5에 대해서 상세하게 설명한다.
(스텝 3)
먼저, 스텝 3의 산화 망간 함유막(13)을 형성하는 공정에 대해서 설명한다.
메탈 패턴막인 TiN막(12)상의 산화 망간 함유막(13)은,, 수소 라디칼 처리로는 금속으로 환원되지 않고, 산화물의 금속 성분이 산소와 결합이 강한 산화막으로서 형성된다.
산화 망간 함유막(13)은, 처리 용기 내의 압력을 0.133 내지 13.3Pa 정도의 감압 상태로 하고, 망간 화합물 가스와 H2O 등의 산소 함유 가스를, 처리 용기 내의 퍼지를 사이에 두고 교대로 공급하는 ALD에 의해 성막한다. 이때, 성막 시의 열 또는 그 후의 프로세스(수소 라디칼 처리나 어닐 처리 등)의 열에 의해, 적어도 피에칭막(11)과의 경계 부분에서 피에칭막(11) 중의 Si 및 O 성분과 반응해서 망간실리케이트(MnxSiOy(MnSiO3 또는 Mn2SiO4))가 형성된다.
또한, TiN 패턴(12) 상에서는, 산화 망간 함유막(13)의 형성 시에, TiN 패턴(12) 중의 Ti와, 산화 망간 함유막의 ALD 시에 공급되는 H2O 및 Mn이 반응해서 견고한 결합을 갖는 MnTiO3 또는 Mn2TiO4가 생성된다.
산화 망간 함유막(13)을 성막할 때에 사용하는 망간 화합물 가스로서는, 시클로펜타디에닐계 망간 화합물, 아미디네이트계 망간 화합물, 아미드아미노알칸계 망간 화합물이 바람직하다.
시클로펜타디에닐계 망간 화합물로서는, Cp2Mn[=Mn(C5H5)2], (MeCp)2Mn[=Mn(CH3C5H4)2], (EtCp)2Mn[=Mn(C2H5C5H4)2], (i-PrCp)2Mn[=Mn(C3H7C5H4)2], (t-BuCp)2Mn[=Mn(C4H9C5H4)2]과 같은 화학식 Mn(RC5H4)2로 표현되는 비스(알킬시클로펜타디에닐)망간을 들 수 있다.
아미디네이트계 망간 화합물로서는, 특허문헌 2(미국 특허 출원 공개 제2009/0263965호 명세서)에 개시되어 있는 화학식 Mn(R1N-CR3-NR2)2로 표현되는 비스(N,N'-디알킬아세트아미디네이트)망간을 들 수 있다.
아미드아미노알칸계 망간 화합물로서는, 특허문헌 3(국제 공개 제2012/060428호)에 개시되어 있는 화학식 Mn(R1N-Z-NR2 2)2로 표현되는 비스(N,N'-1-알킬아미드-2-디알킬아미노알칸)망간을 들 수 있다. 여기서, 상기 화학식 중의 "R, R1, R2, R3"은 -CnH2n +1(n은 0 이상의 정수)로 기술되는 관능기이며, "Z"는 -CnH2n-(n은 1 이상의 정수)으로 기술되는 관능기이다.
또한, 다른 망간 화합물로서, 카르보닐계 망간 화합물, 베타디케톤계 망간 화합물도 사용할 수 있다. 카르보닐계 망간 화합물로서는, 데카카르보닐2망간(Mn2(CO)10)이나 메틸시클로펜타디에닐트리카르보닐망간((CH3C5H4)Mn(CO)3)을 들 수 있다. 그 중에서는, 특히 Mn2(CO)10은 구조가 단순하기 때문에, 불순물이 적은 Mn막의 성막을 기대할 수 있다.
또한, 산소 함유 가스로서는, H2O(수증기), N2O, NO2, NO, O3, O2, H2O2, CO, CO2, 메틸알코올이나 에틸알코올 등의 알코올류를 사용할 수 있다.
또한, ALD로 산화 망간 함유막(13)을 성막할 때, CVD 모드로 되어 표면이 거칠어지는 것을 방지하는 관점에서, 성막 원료인 망간 화합물의 열분해 개시 온도보다도 낮은 온도로 하는 것이 바람직하다. 또한, 유기 Mn 화합물의 온도가 기화 개시 온도 이하에서는 가스로서 처리 용기에 공급할 수 없기 때문에, 기화 개시 온도가 사실상의 하한이 된다.
유기 Mn 화합물이 아미드아미노알칸계 망간 화합물(비스(N,N'-1-알킬아미드-2-디알킬아미노알칸)망간)이라면, 230℃ 부근에서부터 열분해가 시작되기 때문에, ALD 성막 온도는 230℃ 미만인 것이 바람직하다. 또한, 이 망간 화합물을 유효하게 기화시키기 위해서는 80℃ 이상으로 가열할 필요가 있다. ALD 성막 온도로서 바람직한 것은, 100 내지 180℃이고, CVD 모드가 되는 것을 최대한 방지함과 함께, 성막 속도를 높이기 위해서는, 130℃ 부근이 바람직하다. 또한, 다른 바람직한 Mn 화합물인 시클로펜타디에닐계 망간 화합물, 아미디네이트계 망간 화합물에 대해서도, 마찬가지의 온도 범위에서 마찬가지의 막 두께로 성막할 수 있다.
(스텝 4)
이어서, 스텝 4의 수소 라디칼 처리에 대해 설명한다.
수소 라디칼 처리는, 산화 망간 함유막(13)을 환원해서 표면을 금속 Mn으로 개질하는 처리이며, 이 처리에 의해 Ru막(15)이 성막되기 쉬워진다. 즉, Ru막은 하지가 산화막이면 Ru 핵 형성 밀도가 낮아져 퇴적되기 어렵지만, 하지가 금속이면 Ru 핵 형성 밀도가 높아져서 퇴적되기 쉬우므로, 수소 라디칼 처리에 의해 표면이 금속 Mn으로 개질된 부분에 Ru막(15)이 성막되기 쉬워지는 것이다.
한편, 산화 망간 함유막(13) 중 TiN 패턴(12)과 접촉하는 부분은, 상술한 바와 같이, MnTiO3 또는 Mn2TiO4로 되어 있고, 이들은 O의 결합이 강하기 때문에, 수소 라디칼 처리로는 금속까지 환원되지 않아, 그 부분은 산화물 상태의 제1 Mn 함유막(14a)이 된다. 이 때문에, 수소 라디칼 처리에 의해 산화 망간 함유막(13) 중 Si 함유 피에칭막(11)에 접촉하는 부분에만 표면의 환원이 발생하여, 그 부분이 표면에 금속 Mn이 생성된 제2 Mn 함유막(14b)이 된다.
수소 라디칼 처리는, 산화 망간 함유막(13)을 성막한 후, 대기 폭로하지 않고 행하여지는 것이 바람직하다. 산화 망간 함유막(13)을 성막한 후에 대기 폭로하는 경우에는, 수소 라디칼 처리를 행하는 처리 용기에 있어서 수소 라디칼 처리 전에 디가스 처리를 행하는 것이 바람직하다.
수소 라디칼 처리는, 수소 라디칼(원자 형상 수소)이 생성되면, 그 방법은 상관없다. 예를 들어, 리모트 플라즈마 처리, 플라즈마 처리, 가열 필라멘트에 수소 가스를 접촉시키는 처리를 들 수 있다.
리모트 플라즈마 처리는, 처리 용기 밖에서 유도 결합 플라즈마나 마이크로파 플라즈마 등으로 수소 플라즈마를 생성하고, 이것을 처리 용기 내에 공급하여, 그 중의 수소 라디칼에 의해 처리하는 것이다.
또한, 플라즈마 처리는, 처리 용기 내에 용량 결합 플라즈마 또는 유도 결합 플라즈마 등을 생성하고, 이에 의해 처리 용기 내에 생성된 수소 플라즈마 중의 수소 라디칼에 의해 처리하는 것이다.
또한, 가열 필라멘트에 수소 가스를 접촉시키는 처리는, 가열 필라멘트가 촉매로서 기능하여, 접촉 분해 반응에 의해 수소 라디칼을 발생시킨다.
수소 라디칼 처리의 처리 온도(웨이퍼 온도)는, 산화 망간 함유막(13)의 환원성을 결정하는 중요한 팩터이다. 충분한 환원성을 얻기 위해서는 200 내지 400℃가 바람직하고, 300 내지 400℃가 보다 바람직하다. 또한, 수소 라디칼 처리의 처리 시간이나 산화 망간 함유막(13)의 환원성을 결정하는 중요한 팩터이다. 충분한 환원성을 얻기 위해서는 처리 시간은 100sec 이상이 바람직하고, 300sec 부근이 보다 바람직하다.
수소 라디칼 처리 시에 공급되는 가스로서는, 수소 가스에 Ar 가스 등의 불활성 가스를 첨가한 것이 바람직하고, 이때의 수소 농도는 1 내지 50％가 바람직하다. 또한, 수소 라디칼 처리의 처리 압력은, 10 내지 500Pa이 바람직하고, 20 내지 100Pa이 보다 바람직하다.
(스텝 5)
이어서, 스텝 5의 Ru막(15)을 형성하는 공정에 대해서 설명한다.
Ru막(15)은, 루테늄카르보닐(Ru3(CO)12)을 성막 원료로서 사용해서 열 CVD에 의해 바람직하게 형성할 수 있다. 이에 의해, 고순도이고 얇은 Ru막을 고스텝 커버리지로 성막할 수 있다. 이 경우에, 성막 온도가 175 내지 230℃의 범위, 압력이 1.3 내지 133Pa의 범위인 것이 바람직하다.
또한, Ru막(15)은, 루테늄카르보닐 이외의 다른 성막 원료, 예를 들어 (시클로펜타디에닐)(2,4-디메틸펜타디에닐)루테늄, 비스(시클로펜타디에닐)(2,4-메틸펜타디에닐)루테늄, (2,4-디메틸펜타디에닐)(에틸시클로펜타디에닐)루테늄, 비스(2,4-메틸펜타디에닐)(에틸시클로펜타디에닐)루테늄과 같은 루테늄의 펜타디에닐 화합물을 사용한 CVD를 사용해서 성막할 수도 있다.
CVD에 의해 형성된 Ru막은, 상술한 바와 같이, 하지가 금속이면 퇴적되기 쉽지만, 하지가 산화막이면 Ru의 핵 형성 밀도가 낮아져, 퇴적되기 어려운 성질을 갖는다. 이 때문에, 상술한 수소 라디칼 처리를 행함으로써, 피에칭막(11) 상의 산화 망간 함유막(13)의 표면을 환원해서 금속 Mn을 생성시키고, 그 부분에 Ru막(15)을 퇴적할 수 있도록 한다. 단, TiN 패턴(12) 상에서는, O의 결합이 강한 MnTiO3 또는 Mn2TiO4가 생성되어 있어, 수소 라디칼 처리했을 때도 실질적으로 환원되지 않고, 산화물 상태의 제1 Mn 함유막(14a)으로 되어 있기 때문에, Ru막(15)은 거의 퇴적되지 않는다. 따라서, 상술한 바와 같이 TiN 패턴(12)의 사이의 스페이스 부분에만 선택적으로 Ru막(15)이 형성된다.
<스텝 3 내지 5에서의 선택 성막의 메커니즘의 정리>
이상과 같이, 스텝 3 내지 5에 의해 Ru막(15)이 피에칭막(11) 상에 선택적으로 성막되는 메커니즘을 정리하면, 도 5에 도시하는 바와 같이 된다. 즉, 도 5의 (a)에 도시한 바와 같이, 스텝 3에서 피에칭막(11)을 구성하는, 예를 들어 TEOS막 상 및 TiN 패턴(12)을 구성하는 TiN막 상에 ALD에 의해 산화 망간 함유막(13)을 성막하면, TEOS막에서는 산화 망간 함유막(13)의 표면은 산화 망간 함유인 상태 그대로이지만, TiN막 상에서는 산화 망간 함유막 내의 Mn과 TiN막 내의 Ti 및 H2O가 반응해서 O의 결합이 강한 MnTiO3 또는 Mn2TiO4가 생성된다.
이 상태에서 스텝 4의 수소 라디칼 처리를 행하면, 도 5의 (b)에 도시한 바와 같이, 피에칭막(11)을 구성하는 TEOS막 상에서는 산화 망간 함유막(13)이 환원되어 표면에 금속 Mn이 생성된 제2 Mn 함유막(14b)으로 되는 것에 반해, TiN 패턴(12)을 구성하는 TiN막 상에서는 산화 망간 함유막(13)이 MnTiO3 또는 Mn2TiO4로 되어 있고, 이들은 O의 결합이 강하기 때문에, 수소 라디칼 처리로는 MnTiO3 또는 Mn2TiO4의 표면은 금속Mn까지 환원되지 않고, 그 부분은 산화물 상태의 제1 Mn 함유막(14a)이 된다.
계속해서, 스텝 5의 CVD에 의한 Ru막(15)의 성막을 행하면, 도 5의 (c)에 도시한 바와 같이, 피에칭막(11)인 TEOS막 상에는, 표면에 금속 Mn이 생성된 제2 Mn 함유막(14b)이 형성되어 있으므로 Ru막(15)이 퇴적되는 것에 반해, TiN 패턴(12)을 구성하는 TiN막 상에서는 산화물 상태의 제1 Mn 함유막(14a)으로 되어 있으므로, Ru막(15)이 대부분 퇴적되지 않는다. 따라서, 피에칭막(11) 상에 선택적으로 Ru막(15)이 성막된다.
<스텝 2 내지 5에 바람직한 처리 시스템>
이어서, 상기 스텝 2 내지 5의 실시에 바람직한 처리 시스템에 대해서 설명한다.
도 6은 그러한 처리 시스템을 도시하는 평면도이다.
도 6에 도시한 바와 같이, 처리 시스템(20)은, 디가스 처리, ALD에 의한 산화 망간 함유막의 성막 및 수소 라디칼 처리를 행하기 위한 제1 처리 섹션(21)과, Ru막의 성막을 위한 제2 처리 섹션(22)과, 반출입 섹션(23)과, 제어부(24)를 갖고 있다.
제1 처리 섹션(21)은, 제1 진공 반송실(31)과, 이 제1 진공 반송실(31)의 벽부에 접속된, 4개의 산화 망간 함유막 성막 장치(32a, 32b, 32c, 32d), 디가스 실(33) 및 수소 라디칼 처리 장치(34)를 갖고 있다. 수소 라디칼 처리 장치(34)는, 웨이퍼(W)의 디가스 처리도 행할 수 있도록 되어 있다. 제1 진공 반송실(31)의 디가스 실(33)과 수소 라디칼 처리 장치(34)와의 사이의 벽부에는, 제1 진공 반송실(31)과 후술하는 제2 진공 반송실(41)과의 사이에서 웨이퍼(W)의 수수를 행하는 수수 실(35)이 접속되어 있다.
산화 망간 함유막 성막 장치(32a, 32b, 32c, 32d), 디가스 실(33), 수소 라디칼 처리 장치(34) 및 수수 실(35)은, 제1 진공 반송실(31)의 각 변에 게이트 밸브(G)를 통해서 접속되어 있다.
제1 진공 반송실(31) 내는 소정의 진공 분위기로 유지되도록 되어 있고, 그 안에는, 웨이퍼(W)를 반송하는 제1 반송 기구(36)가 설치되어 있다. 이 제1 반송 기구(36)는, 제1 진공 반송실(31)의 대략 중앙에 배치되어 있고, 회전 및 신축 가능한 회전·신축부(37)와, 그 선단에 설치된 웨이퍼(W)를 지지하는 2개의 지지 아암(38a, 38b)을 갖는다. 제1 반송 기구(36)는, 웨이퍼(W)를 산화 망간 함유막 성막 장치(32a, 32b, 32c, 32d), 디가스 실(33), 수소 라디칼 처리 장치(34) 및 수수 실(35)에 대하여 반출입한다.
제2 처리 섹션(22)은, 제2 진공 반송실(41)과, 이 제2 진공 반송실(41)의 대향하는 벽부에 접속된, 2개의 Ru막 성막 장치(42a 및 42b)를 갖고 있다.
제2 진공 반송실(41)의 제1 처리 섹션(21)측의 2개의 벽부에는, 각각 상기 디가스 실(33) 및 수소 라디칼 처리 장치(34)가 접속되고, 디가스 실(33)과 수소 라디칼 처리 장치(34)와의 사이의 벽부에는, 상기 수수 실(35)이 접속되어 있다. 즉, 디가스 실(33), 수소 라디칼 처리 장치(34) 및 수수 실(35)은, 모두 제1 진공 반송실(31)과 제2 진공 반송실(41)과의 사이에 설치되고, 수수 실(35)의 양측에 디가스 실(33) 및 수소 라디칼 처리 장치(34)가 배치되어 있다. 또한, 제2 진공 반송실(41)의 반출입 섹션(23)측의 2개의 벽부에는, 각각 대기 반송 및 진공 반송 가능한 로드 로크실(44a, 44b)이 접속되어 있다.
Ru막 성막 장치(42a 및 42b), 디가스 실(33), 수소 라디칼 처리 장치(34) 및 로드 로크실(44a, 44b)은, 제2 진공 반송실(41)의 각 벽부에 게이트 밸브(G)를 통해서 접속되어 있다. 또한, 수수 실(35)은, 게이트 밸브를 통하지 않고 제2 진공 반송실(41)에 접속되어 있다.
제2 진공 반송실(41) 내는, 소정의 진공 분위기로 유지되도록 되어 있고, 그 안에는, Ru막 성막 장치(42a 및 42b), 디가스 실(33), 수소 라디칼 처리 장치(34), 로드 로크실(44a 및 44b), 및 수수 실(35)에 대하여 웨이퍼(W)의 반출입을 행하는 제2 반송 기구(46)가 설치되어 있다. 이 제2 반송 기구(46)는, 제2 진공 반송실(41)의 대략 중앙에 배치되어 있고, 회전 및 신축 가능한 회전·신축부(47)를 갖고, 그 회전·신축부(47)의 선단에 웨이퍼(W)를 지지하는 2개의 지지 아암(48a, 48b)이 설치되어 있고, 이들 2개의 지지 아암(48a, 48b)은, 서로 반대 방향을 향하도록 회전·신축부(47)에 설치되어 있다.
반출입 섹션(23)은, 상기 로드 로크실(44a, 44b)을 사이에 두고 제2 처리 섹션(22)과 반대측에 설치되어 있고, 로드 로크실(44a, 44b)이 접속되는 대기 반송실(51)을 갖고 있다. 대기 반송실(51)의 상부에는 청정 공기의 다운 플로우를 형성하기 위한 필터(도시하지 않음)가 설치되어 있다. 로드 로크실(44a, 44b)과 대기 반송실(51)과의 사이의 벽부에는 게이트 밸브(G)가 설치되어 있다. 대기 반송실(51)의 로드 로크실(44a, 44b)이 접속된 벽부와 대향하는 벽부에는, 피처리 기판으로서의 웨이퍼(W)를 수용하는 캐리어(C)를 접속하는 2개의 접속 포트(52, 53)가 형성되어 있다. 또한, 대기 반송실(51)의 측면에는 웨이퍼(W)의 얼라인먼트를 행하는 얼라인먼트 실(54)이 설치되어 있다. 대기 반송실(51) 내에는, 캐리어(C)에 대한 웨이퍼(W)의 반출입 및 로드 로크실(44a, 44b)에 대한 웨이퍼(W)의 반출입을 행하는 대기 반송용 반송 기구(56)가 설치되어 있다. 이 대기 반송용 반송 기구(56)는, 2개의 다관절 아암을 갖고 있으며, 캐리어(C)의 배열 방향을 따라서 레일(58) 상을 주행 가능하도록 되어 있고, 각각의 선단의 핸드(57) 상에 웨이퍼(W)를 실어서 그 반송을 행하도록 되어 있다.
제어부(24)는, 처리 시스템(20)의 각 구성부의 제어를 실행하는 마이크로프로세서(컴퓨터)로 이루어지는 프로세스 컨트롤러(61)와, 오퍼레이터가 처리 시스템(20)을 관리하기 위해 커맨드의 입력 조작 등을 행하는 키보드나, 처리 시스템(20)의 가동 상황을 가시화해서 표시하는 디스플레이 등으로 이루어지는 유저 인터페이스(62)와, 처리 시스템(20)에서 실행되는 처리를 프로세스 컨트롤러(61)의 제어로 실현하기 위한 제어 프로그램이나, 각종 데이터 및 처리 조건에 따라서 각 구성부에 처리를 실행시키기 위한 프로그램, 즉 처리 레시피가 저장된 기억부(63)를 구비하고 있다. 또한, 유저 인터페이스(62) 및 기억부(63)는, 프로세스 컨트롤러(61)에 접속되어 있다.
상기 레시피는 기억부(63) 중의 기억 매체(63a)에 기억되어 있다. 기억 매체(63a)는, 하드 디스크이어도 되고, CDROM, DVD 등의 가반성 디스크나, 플래시 메모리 등의 반도체 메모리이어도 된다. 또한, 다른 장치로부터, 예를 들어 전용 회선을 통해서 레시피를 적절히 전송시키도록 해도 된다.
그리고, 필요에 따라, 유저 인터페이스(62)로부터의 지시 등으로 임의의 레시피를 기억부(63)의 기억 매체(63a)로부터 호출해서 프로세스 컨트롤러(61)에 실행시킴으로써, 프로세스 컨트롤러(61)의 제어 하에서, 처리 시스템(20)에서의 원하는 처리가 행하여진다. 이어서, 이러한 처리 시스템(20)의 동작에 대해 설명한다.
하부 구조 상에, 피에칭막(11)을 갖고, 그 위에, SADP법에 의해 TiN막이 패터닝되어 형성된 TiN 패턴을 갖는 웨이퍼를 수용한 캐리어(C)를 성막 시스템(20)에 반송하고, 접속 포트(52 또는 53)에 접속한다. 그리고, 캐리어(C)로부터 대기 반송용 반송 기구(56)에 의해 웨이퍼(W)를 취출하고, 얼라인먼트 실(54)에서 얼라인먼트를 행한 후, 로드 로크실(44a 또는 44b)에 반송한다. 그 로드 로크실을 제2 진공 반송실(41)과 동일 정도의 진공도로 감압한 후, 제2 반송 기구(46)에 의해 로드 로크실의 웨이퍼(W)를 취출하고, 제2 진공 반송실(41)을 통해서 디가스 실(33)에 반송하여, 웨이퍼(W)의 디가스 처리를 행한다. 그 후, 제1 반송 기구(36)에 의해 디가스 실(33)의 웨이퍼(W)를 취출하고, 제1 진공 반송실(31)을 통해서 산화 망간 함유막 성막 장치(32a, 32b, 32c, 32d) 중 어느 하나에 반입하여, 상술한 바와 같은 반전재의 일부가 되는 산화 망간 함유막을 ALD에 의해 성막한다.
산화 망간 함유막의 형성 후, 제1 반송 기구(36)에 의해 웨이퍼(W)를 취출하고, 수소 라디칼 처리 장치(34)에 반송하여, 산화 망간 함유막 표면의 수소 라디칼 처리를 행한다. 그 후, 제2 반송 기구(46)에 의해 수소 라디칼 처리 장치(34)로부터 웨이퍼(W)를 취출하고, 제2 진공 반송실(41)을 통해서 Ru막 성막 장치(42a, 42b) 중 어느 하나로 반송하여, 반전 패턴을 형성하기 위한 반전재의 일부가 되는 Ru막을 성막한다.
Ru막의 형성 후, 제2 반송 기구(46)에 의해 웨이퍼(W)를 로드 로크실(44a 또는 44b)에 반송하고, 그 로드 로크실을 대기압으로 복귀시킨 후, 대기 반송용 반송 기구(56)에 의해 Ru막의 성막까지 행하여진 웨이퍼(W)를 취출하여, 캐리어(C)로 되돌린다. 이러한 처리를 캐리어 내의 웨이퍼(W)의 수만큼 반복한다.
처리 시스템(20)에서는, 에칭 후의 웨이퍼에 대하여 대기 개방하지 않고 진공 중에서 디가스 처리, 산화 망간 함유막 성막 처리, 수소 라디칼 처리, Ru막 성막 처리를 행하므로, 이들 공정 중에서의 막의 산화를 방지할 수 있어, 보다 고정밀도로 반전 패턴을 형성할 수 있다.
[성막 장치]
이어서, 상기 처리 시스템(20)에 사용되는 ALD에 의해 산화 망간 함유막을 성막하는 산화 망간 함유막 성막 장치(32a, 32b, 32c, 32d)에 바람직하게 사용할 수 있는 성막 장치에 대해서 설명한다. 도 7은, 성막 장치의 일례를 도시하는 단면도이다. 또한, 이 성막 장치는, CVD에 의해 Ru막을 성막하는 Ru막 성막 장치(42a, 42b)에도 적용할 수 있다.
도 7에 도시한 바와 같이, 이 성막 장치는 처리 용기(110)를 갖는다. 처리 용기(110) 내에는 웨이퍼(W)를 수평하게 적재하기 위한 적재대(111)가 설치되어 있다. 적재대(111) 내에는 웨이퍼의 온도 조절 수단이 되는 히터(111a)가 설치되어 있다. 또한, 적재대(111)에는 승강 기구(111b)에 의해 승강 가능한 3개의 승강 핀(111c)(2개만 도시)이 설치되어 있고, 이 승강 핀(111c)을 통해서 웨이퍼 반송 수단(도시하지 않음)과 적재대(111)와의 사이에서 웨이퍼(W)의 수수가 행하여진다.
처리 용기(110)의 저부에는 배기관(112)의 일단측이 접속되고, 이 배기관(112)의 타단측에는 진공 펌프(113)가 접속되어 있다. 처리 용기(110)의 측벽에는, 게이트 밸브(G)에 의해 개폐되는 반송구(114)가 형성되어 있다.
처리 용기(110)의 천장부에는 적재대(111)에 대향하는 가스 샤워 헤드(115)가 설치되어 있다. 가스 샤워 헤드(115)는, 가스실(115a)을 구비하고, 가스실(115a)에 공급된 가스는, 복수 형성된 가스 토출 구멍(115b)으로부터 처리 용기(110) 내에 공급된다.
가스 샤워 헤드(115)에는, 망간 화합물 가스를 가스실(115a)에 도입하기 위한 망간 화합물 가스 공급 배관계(116)가 접속된다. 망간 화합물 가스 공급 배관계(116)는, 가스 공급로(116a)를 구비하고, 가스 공급로(116a)의 상류측에는, 밸브(116b), 망간 화합물 가스 공급원(117), 매스 플로우 컨트롤러(116c)가 접속되어 있다. 망간 화합물 가스 공급원(117)으로부터는, 망간 화합물 가스가 버블링법에 의해 공급된다. 버블링을 위한 캐리어 가스로서는 Ar 가스 등을 사용할 수 있다. 이 캐리어 가스는 퍼지 가스로서도 기능한다.
또한, 가스 샤워 헤드(115)에는, 산소 함유 가스를 가스실(115a)에 도입하기 위한 산소 함유 가스 공급 배관계(118)가 접속된다. 산소 함유 가스 공급 배관계(118)도 또한 가스 공급로(118a)를 구비하고 있고, 가스 공급로(118a)의 상류측에, 밸브(118b), 매스 플로우 컨트롤러(118c)를 통해서 산소 함유 가스 공급원(119)이 접속되어 있다. 산소 함유 가스 공급원(119)으로부터는, 산소 함유 가스로서, 예를 들어 H2O 가스, N2O 가스, NO2 가스, NO 가스, O2 가스, O3 가스 등이 공급된다. 또한, 산소 함유 가스 공급 배관계(118)는, Ar 가스 등을 퍼지 가스로서 공급 가능하게 되어 있다.
또한, 본 실시 형태에서는, 망간 화합물 가스와 산소 함유 가스가 가스 샤워 헤드(115)의 가스실(115a)을 공유하는 구성으로 되어 있고, 가스 토출 구멍(115b)으로부터 처리 용기(110) 내에 교대로 공급되도록 되어 있지만, 이에 한정하지 않고, 가스 샤워 헤드(115)에 있어서 망간 화합물 가스 전용의 가스실과 산소 함유 가스 전용의 가스실이 독립해서 설치되어, 망간 화합물 가스와 산소 함유 가스가 각각 별도로 처리 용기(110) 내에 공급되도록 되어 있어도 된다.
이렇게 구성되는 성막 장치에 있어서는, 반송구(114)로부터 웨이퍼(W)를 처리 용기(110) 내에 반송하여, 소정 온도로 온도 조절된 적재대(111)에 적재한다. 그리고, 처리 용기(110) 내를 소정의 압력으로 조정하면서, 망간 화합물 가스 공급 배관계(116)로부터의 망간 화합물 가스의 공급과, 산소 함유 가스 공급 배관계(118)로부터의 산소 함유 가스의 공급을, 처리 용기(110) 내의 퍼지를 사이에 두고 복수 회 반복하는 ALD법에 의해, 소정의 막 두께의 산화 망간 함유막을 성막한다. 성막 종료 후, 반송구(114)로부터 처리 후의 웨이퍼(W)를 반출한다.
[수소 라디칼 처리 장치]
이어서, 상기 처리 시스템(20)에 사용되는 수소 라디칼 처리 장치의 일례에 대해서 설명한다.
도 8은, 수소 라디칼 처리 장치의 일례를 도시하는 단면도이며, 리모트 플라즈마 처리에 의해 처리 용기 내에 수소 라디칼을 생성하는 것을 예로 들어 설명한다.
도 8에 도시한 바와 같이, 이 수소 라디칼 처리 장치는, 예를 들어 알루미늄 등에 의해 통체로 형성된 수소 라디칼 처리를 행하기 위한 처리 용기(141)와, 처리 용기(141)의 상방에 설치된 유전체로 이루어지는 원통 형상의 벨자(142)를 갖고 있다. 벨자(142)는, 처리 용기(141)보다도 소직경이며, 처리 용기(141)의 벽부와 벨자(142)의 벽부는 기밀하게 형성되어, 그들의 내부가 연통하고 있다.
처리 용기(141)의 내부에는, 웨이퍼(W)를 적재하는 예를 들어 AlN 등의 세라믹스로 이루어지는 적재대(143)가 배치되어 있고, 이 적재대(143) 내에는 히터(144)가 설치되어 있다. 이 히터(144)는, 히터 전원(도시하지 않음)으로부터 급전받음으로써 발열한다. 적재대(143)에는, 웨이퍼 반송용의 3개의 웨이퍼 지지 핀(도시하지 않음)이 적재대(143)의 표면에 대하여 돌몰 가능하게 설치되어 있다.
처리 용기(141)의 저부에는, 배기구(151)가 형성되어 있고, 이 배기구(151)에는 배기관(152)이 접속되어 있다. 배기관(152)에는 압력 조정을 행하는 스로틀 밸브(153) 및 진공 펌프(154)가 접속되어 있어, 처리 용기(141) 및 벨자(142) 내가 진공화 가능하게 되어 있다. 한편, 처리 용기(141)의 측벽에는, 웨이퍼 반출 입구(161)가 형성되어 있고, 웨이퍼 반출 입구(161)는, 게이트 밸브(G)에 의해 개폐 가능하게 되어 있다. 그리고, 게이트 밸브(G)를 개방한 상태에서 웨이퍼(W)의 반출입이 행하여진다.
벨자(142)의 천장벽 중앙에는, 가스 도입구(171)가 형성되어 있다. 가스 도입구(171)에는 가스 공급 배관(172)이 접속되어 있고, 가스 공급 배관(172)에는 수소 라디칼 처리를 위해서 사용되는 수소 가스나 불활성 가스 등을 공급하기 위한 가스 공급원(173)이 접속되어 있다. 또한, 가스 공급 배관(172)에는, 가스 유량 제어기, 밸브 등으로 이루어지는 가스 제어부(174)가 장착되어 있다.
벨자(142)의 주위에는, 안테나로서 코일(181)이 권회되어 있다. 코일(181)에는 고주파 전원(182)이 접속되어 있다. 그리고, 벨자(142) 내에 수소 가스 및 불활성 가스를 공급하면서 코일(181)에 고주파 전력이 공급됨으로써, 벨자(142) 내에 유도 결합 플라즈마가 생성되어, 처리 용기(141) 내에서 웨이퍼(W)의 산화 망간 함유막에 대하여 수소 플라즈마 처리가 실시된다.
이렇게 구성되는 수소 라디칼 처리 장치에 있어서는, 게이트 밸브(G)를 열고, 웨이퍼(W)를 적재대(143) 상에 적재한 후, 게이트 밸브(G)를 폐쇄하고, 처리 용기(141) 및 벨자(142) 내를 진공 펌프(154)에 의해 배기해서 스로틀 밸브(153)에 의해 처리 용기(141) 및 벨자(142) 내를 소정의 압력으로 조정함과 함께, 히터(144)에 의해 적재대(143) 상의 웨이퍼(W)를 소정 온도로 가열한다. 그리고, 가스 공급원(173)으로부터 가스 공급 배관(172) 및 가스 공급구(171)를 통해서 처리 용기(141) 내에 수소 라디칼 처리를 위해 사용되는 수소 가스나 불활성 가스 등을 공급함과 함께, 고주파 전원(182)으로부터 코일(181)에 고주파 전력을 공급함으로써, 벨자(142) 내에 수소 가스나 불활성 가스 등이 여기되어 유도 결합 플라즈마가 생성되고, 그 유도 결합 플라즈마가 처리 용기(141) 내에 도입된다. 그리고, 생성한 플라즈마 중의 수소 라디칼에 의해, 웨이퍼(W)의 산화 망간 함유막에 대하여 수소 플라즈마 처리가 실시된다.
<다른 적용>
이상, 본 발명의 실시 형태에 대해서 설명했지만, 본 발명은 상기 실시 형태에 한정되지 않고 다양하게 변형 가능하다. 예를 들어, 상기 실시 형태에서는, 메탈 패턴으로서 TiN 패턴을 사용했지만, 다른 Ti 함유막을 바람직하게 사용할 수도 있고, 또한 Ti 함유막에 한하지 않고, 금속 산화막 성막 시에 환원 처리로 실질적으로 환원되지 않는 견고한 결합을 가진 산화물이 형성되는 것이면 된다.
또한, 상기 실시 형태에서는, 반전재의 일부가 되는 금속 산화막으로서 산화 망간 함유막을 사용한 예를 나타냈지만, 이에 한정하지 않고, 메탈 패턴 상에, 상기 피에칭막 상보다도 O의 결합이 강한 산화막이 형성되는 금속 산화막이라면 적용 가능하다.
또한, 상기 실시 형태에서는, 환원 처리로서 수소 라디칼 처리를 사용한 예를 나타냈지만, 메탈 패턴 상의 금속 산화막을, 산화물 상태의 제1 금속 함유막으로 하고, 피에칭막 상의 금속 산화막을, 표면이 금속으로 환원된 제2 금속 함유막으로 할 수 있으면, 이것에 제한하지 않는다.
또한, 상기 실시 형태에서는, 반전재의 일부를 구성하는 금속막으로서 Ru막을 사용한 예를 나타냈지만, 이에 한정하지 않고, 금속 상에는 형성되기 쉽고, 산화물 상에는 형성되기 어려운 성질을 갖는 금속막이라면 적용 가능하다.
또한, 상기 실시 형태에서는, 피처리 기판으로서 반도체 웨이퍼를 예로 들어서 설명했지만, 반도체 웨이퍼에는 실리콘뿐만 아니라, GaAs, SiC, GaN 등의 화합물 반도체도 포함되고, 또한 반도체 웨이퍼에 한정되지 않고, 액정 표시 장치 등의 FPD(플랫 패널 디스플레이)에 사용하는 유리 기판이나, 세라믹 기판 등에도 본 발명을 적용할 수 있음은 물론이다.
11; 피에칭막 12; TiN 패턴
13; 산화 망간 함유막 14a; 제1 Mn 함유막
14b; 제2 Mn 함유막 15; Ru막
16; 반전재 17; 에칭 패턴
18; 오목부 W; 반도체 웨이퍼

Claims (16)

  1. 피에칭막과, 그 위에 형성된 메탈 패턴으로 이루어지는 기판 상에, 반전재의 일부가 되는 금속 산화막을 형성하고, 상기 메탈 패턴 상에, 상기 피에칭막 상보다도 O의 결합이 강한 산화막이 형성되도록 하는 제1 공정과,
    계속해서, 환원 처리를 행하여, 상기 메탈 패턴 상의 상기 금속 산화막을, 산화물 상태의 제1 금속 함유막으로 하고, 상기 피에칭막 상의 상기 금속 산화막을, 표면이 금속으로 환원된 제2 금속 함유막으로 하는 제2 공정과,
    계속해서, 금속 상에는 형성되기 쉽고, 산화물 상에는 형성되기 어려운 성질을 갖는 금속막을, 반전재의 일부로서 상기 피에칭막 상의 상기 제2 금속 함유막 상에만 선택적으로 형성하는 제3 공정과,
    계속해서, 상기 메탈 패턴을 에칭 제거하고, 상기 금속 산화막으로부터 얻어진 상기 제1 금속 함유막 및 상기 제2 금속 함유막과 상기 금속막으로 구성되는 반전재를 잔존시켜, 반전재로 이루어지는 반전 패턴을 얻는 제4 공정
    을 포함하는 패턴 형성 방법.
  2. 제1항에 있어서,
    상기 금속 산화막을 형성하는 공정은, ALD에 의해 산화 망간 함유막을 형성하는, 패턴 형성 방법.
  3. 제2항에 있어서,
    상기 메탈 패턴은, Ti 함유막으로 구성되고, 상기 메탈 패턴 상의 상기 산화 망간 함유막이, MnTiO3 또는 Mn2TiO4가 되는, 패턴 형성 방법.
  4. 제3항에 있어서,
    상기 메탈 패턴은, TiN막으로 구성되는, 패턴 형성 방법.
  5. 제2항에 있어서,
    상기 환원 처리는 수소 라디칼 처리이며, 이 수소 라디칼 처리에 의해, 상기 메탈 패턴 상의 산화 망간 함유막을, 산화물 상태의 제1 Mn 함유막으로 하고, 이 수소 라디칼 처리에 의해, 상기 피에칭막 상의 상기 산화 망간 함유막을, 표면이 금속으로 환원된 제2 Mn 함유막으로 하는, 패턴 형성 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 금속막은, Ru막인, 패턴 형성 방법.
  7. 피에칭막과 그 위에 형성된 메탈 패턴으로 이루어지는 기판 상에, 반전재의 일부가 되는 산화 망간 함유막을 ALD에 의해 형성하는 제1 공정과,
    계속해서, 상기 산화 망간 함유막의 표면에 수소 라디칼 처리를 실시하는 제2 공정과,
    계속해서, 반전재의 일부가 되는 Ru막을 CVD에 의해 형성하는 제3 공정과,
    계속해서, 상기 메탈 패턴을 에칭 제거하고, 상기 산화 망간 함유막에 수소 라디칼 처리를 실시한 후의 물질 및 상기 Ru막으로 구성되는 반전재를 잔존시켜, 상기 피에칭막을 에칭하기 위한, 반전재로 이루어지는 반전 패턴을 얻는 제4 공정
    을 포함하고,
    상기 메탈 패턴은, 상기 메탈 패턴 상의 상기 산화 망간 함유막은 상기 수소 라디칼 처리로는 실질적으로 금속 Mn으로 환원되지 않는 재료로 이루어지고,
    상기 메탈 패턴 상의 상기 산화 망간 함유막은, 상기 수소 라디칼 처리에 의해 산화물 상태의 제1 Mn 함유막이 되고,
    상기 피에칭막 상의 상기 산화 망간 함유막은, 상기 수소 라디칼 처리에 의해 환원되어 표면에 금속 Mn이 형성된 제2 Mn 함유막이 되고,
    상기 Ru막은, 상기 제1 Mn 함유막 상에는 실질적으로 형성되지 않고, 상기 제2 Mn 함유막 상에 선택적으로 형성되는 패턴 형성 방법.
  8. 제7항에 있어서,
    상기 메탈 패턴은, Ti 함유막으로 구성되고, 상기 메탈 패턴 상의 상기 산화 망간 함유막이, MnTiO3 또는 Mn2TiO4가 되는, 패턴 형성 방법.
  9. 제8항에 있어서,
    상기 메탈 패턴은, TiN막으로 구성되는, 패턴 형성 방법.
  10. 제7항 내지 제9항 중 어느 한 항에 있어서,
    상기 산화 망간 함유막은, 기판을 배치한 처리 용기 내에, 망간 화합물 가스 및 산소 함유 가스를, 상기 처리 용기 내의 퍼지를 사이에 두고 교대로 공급함으로써 성막하고, 그때의 기판 온도를, 상기 망간 화합물의 열분해 온도보다도 낮은 온도로 하는, 패턴 형성 방법.
  11. 제7항 내지 제9항 중 어느 한 항에 있어서,
    상기 수소 라디칼 처리는, 기판 온도를 200 내지 400℃로 하고 100sec 이상의 기간 동안 행하여지는, 패턴 형성 방법.
  12. 제11항에 있어서,
    상기 수소 라디칼 처리는, 수소를 포함하는 가스의 플라즈마에 의해 생성한 수소 라디칼을 상기 기판에 공급함으로써 행하여지는, 패턴 형성 방법.
  13. 제7항 내지 제9항 중 어느 한 항에 있어서,
    상기 Ru막을 형성할 때, 성막 원료로서 루테늄카르보닐을 사용하는, 패턴 형성 방법.
  14. 제7항 내지 제9항 중 어느 한 항에 있어서,
    상기 제1 공정 내지 상기 제3 공정은, 진공을 파괴하지 않고 연속적으로 행하는, 패턴 형성 방법.
  15. 제1항 내지 제5항 및 제7항 내지 제9항 중 어느 한 항에 있어서,
    상기 메탈 패턴은, SADP법, SAQP법 또는 LEx법에 의해 패터닝되어 형성된 것인, 패턴 형성 방법.
  16. 제1항 내지 제5항 및 제7항 내지 제9항 중 어느 한 항에 있어서,
    상기 피에칭막은, Si 함유막으로 구성되어 있는, 패턴 형성 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6602653B1 (en) 2000-08-25 2003-08-05 Micron Technology, Inc. Conductive material patterning methods
JP4363115B2 (ja) 2003-08-04 2009-11-11 凸版印刷株式会社 配線基板及びその製造方法
US7776740B2 (en) * 2008-01-22 2010-08-17 Tokyo Electron Limited Method for integrating selective low-temperature ruthenium deposition into copper metallization of a semiconductor device
CN102132398B (zh) 2008-03-21 2015-01-28 哈佛学院院长等 用于互连的自对准阻挡层
JP5422942B2 (ja) 2008-08-28 2014-02-19 株式会社村田製作所 金属酸化物膜の形成方法
US8138097B1 (en) * 2010-09-20 2012-03-20 Kabushiki Kaisha Toshiba Method for processing semiconductor structure and device based on the same
CN103313993A (zh) 2010-11-02 2013-09-18 宇部兴产株式会社 (酰胺氨基烷烃)金属化合物及使用所述金属化合物制备含金属的薄膜的方法
JP2012134378A (ja) 2010-12-22 2012-07-12 Elpida Memory Inc 半導体装置の製造方法
KR101659469B1 (ko) * 2011-06-16 2016-09-23 도쿄엘렉트론가부시키가이샤 반도체 장치의 제조 방법, 반도체 장치, 반도체 장치의 제조 장치 및 기억 매체
JPWO2014013941A1 (ja) * 2012-07-18 2016-06-30 東京エレクトロン株式会社 半導体装置の製造方法
JP2014072226A (ja) * 2012-09-27 2014-04-21 Tokyo Electron Ltd パターン形成方法
JP2014236192A (ja) * 2013-06-05 2014-12-15 東京エレクトロン株式会社 酸化マンガン膜の形成方法
JP2017050304A (ja) * 2015-08-31 2017-03-09 東京エレクトロン株式会社 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111748794A (zh) * 2019-03-26 2020-10-09 江苏迈纳德微纳技术有限公司 一种二氧化锰纳米复合薄膜材料及其制备方法

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