JP2012134378A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】メモリセル領域とメモリセル領域の外周に周辺回路領域を有する半導体装置の製造において、セルフアラインダブルパターニングを用いてメモリセル領域の半導体基板に溝を形成する際、メモリセル領域端部において正常に溝が形成されないという問題がある。
【解決手段】メモリセル領域の第1のマスクパターンを幅W1、ピッチW3(但し、W3>2×W1)のラインパターンに形成し、その上に犠牲膜をW1の幅のギャップが残るように形成した後、塗布法で第2のマスクパターンとなる膜を形成し、犠牲膜と第2のマスクパターンとなる膜をエッチバックして第1のマスクパターン表面を露出させる。その後、第1及び第2のマスクパターン間の犠牲膜を選択的に除去し、溝パターンを形成する。周辺回路領域では、メモリセル領域との境界部を残して第1のマスクパターンを形成せず、境界部に形成される第1のマスクパターンの幅W2をW1の1〜4倍とする。
【選択図】図3
【解決手段】メモリセル領域の第1のマスクパターンを幅W1、ピッチW3(但し、W3>2×W1)のラインパターンに形成し、その上に犠牲膜をW1の幅のギャップが残るように形成した後、塗布法で第2のマスクパターンとなる膜を形成し、犠牲膜と第2のマスクパターンとなる膜をエッチバックして第1のマスクパターン表面を露出させる。その後、第1及び第2のマスクパターン間の犠牲膜を選択的に除去し、溝パターンを形成する。周辺回路領域では、メモリセル領域との境界部を残して第1のマスクパターンを形成せず、境界部に形成される第1のマスクパターンの幅W2をW1の1〜4倍とする。
【選択図】図3
Description
本発明は半導体装置の製造方法に関し、詳しくはメモリセル領域と周辺回路領域を有する半導体装置において、メモリセル領域の半導体基板に微細な溝を形成する方法に関する。
半導体装置の微細化に伴い、微細なパターンをリソグラフィ技術によって形成することが困難になっている。このため、第1のマスクパターンの側壁にスペーサを形成し、そのスペーサ間に第2のマスクを形成してスペーサを除去することで、第1のマスクと第2のマスク間のピッチをリソグラフィ技術で形成可能な幅あるいはピッチより縮小することが可能であるセルフアラインダブルパターニング(SADP)技術がある(特許文献1)。
DRAMでは、矩形のメモリセル領域(セルマット領域)の4周囲に周辺回路領域を形成し、一つの半導体チップ内にこれらを複数配置してDRAMチップを構成している。メモリセル領域の半導体基板に、例えば、埋め込みゲート電極用の溝、あるいは素子分離のための溝を形成する場合に上記のSADP技術を適用して微細なピッチで微細な幅の溝パターンを形成することができる。この時、半導体基板表面に直接SADP技術によりマスクパターンを形成すると活性領域となる半導体基板表面にダメージが導入される場合があり、これを避けるために多層のハードマスク層を形成することが一般的である。つまり、半導体基板上のハードマスク層をSADP技術を適用してライン形状のハードマスクパターンに加工した後、このハードマスクパターンを用いて半導体基板のエッチングを行う。周辺回路領域には半導体基板に対してそのような微細な溝を形成する必要はないことから、ハードマスク層の加工を行わないのが一般的である。
また、微細な第1のマスクパターン間にサイドウォールとなる膜を形成し、さらに微細となったサイドウォール間に第2のマスクパターンとなる膜を形成する方法として塗布法が用いられている。
このような方法で、メモリセル領域の半導体基板に溝パターンを形成すると、メモリセル領域の端部で正常な溝パターンが形成されないという問題が発生していた。
本発明者が上記問題について検討したところ、第2のマスクパターンとなる膜を形成する際に問題が発生していることを突き止め、鋭意検討した結果、以下の本発明に到達したものである。
すなわち、本発明の一実施形態によれば
メモリセル領域とメモリセル領域の外周に配置される周辺回路領域とを有する半導体装置において、前記メモリセル領域の半導体基板に溝パターンの形成工程を含む半導体装置の製造方法であって、
半導体基板上に第1膜を形成する工程と、
前記第1膜上に第1のマスクパターンとなる層を形成する工程と、
前記第1のマスクパターンとなる層をパターニングして、メモリセル領域に幅W1のラインパターンをピッチW3(但し、W3>2×W1)で含む第1のマスクパターンを形成する工程と、
前記前記第1のマスクパターン上に、少なくとも前記幅W1のパターン間に前記W1のギャップを残して犠牲膜を形成する工程と、
前記犠牲膜上に第2のマスクパターンとなる層を形成する工程と、
前記第2のマスクパターンとなる層及び前記犠牲膜をエッチバックして前記第1のマスクパターンの表面を露出させると共に、前記第1のマスクパターン間に前記ギャップに埋設されたパターンを含む第2のマスクパターンを形成する工程と、
前記第1及び第2のマスクパターンをマスクに前記犠牲膜を選択的にエッチングして、前記第1膜表面を露出させる工程と、
前記第1及び第2のマスクパターンをマスクに前記メモリセル領域の前記第1膜の少なくとも一部をエッチングしてパターン転写する工程と、
パターン転写された前記第1膜をマスクに前記半導体基板をエッチングして前記メモリセル領域に溝を形成する工程と
を含み、
前記第2のマスクパターンとなる層は、塗布法により形成される層であり、
前記第1のマスクパターンは、前記メモリセル領域と周辺回路領域の境界部を除いて周辺回路領域には形成せず、
前記境界部の前記第1のマスクパターンの幅W2が、前記W1の1倍以上、4倍以下である半導体装置の製造方法が提供される。
メモリセル領域とメモリセル領域の外周に配置される周辺回路領域とを有する半導体装置において、前記メモリセル領域の半導体基板に溝パターンの形成工程を含む半導体装置の製造方法であって、
半導体基板上に第1膜を形成する工程と、
前記第1膜上に第1のマスクパターンとなる層を形成する工程と、
前記第1のマスクパターンとなる層をパターニングして、メモリセル領域に幅W1のラインパターンをピッチW3(但し、W3>2×W1)で含む第1のマスクパターンを形成する工程と、
前記前記第1のマスクパターン上に、少なくとも前記幅W1のパターン間に前記W1のギャップを残して犠牲膜を形成する工程と、
前記犠牲膜上に第2のマスクパターンとなる層を形成する工程と、
前記第2のマスクパターンとなる層及び前記犠牲膜をエッチバックして前記第1のマスクパターンの表面を露出させると共に、前記第1のマスクパターン間に前記ギャップに埋設されたパターンを含む第2のマスクパターンを形成する工程と、
前記第1及び第2のマスクパターンをマスクに前記犠牲膜を選択的にエッチングして、前記第1膜表面を露出させる工程と、
前記第1及び第2のマスクパターンをマスクに前記メモリセル領域の前記第1膜の少なくとも一部をエッチングしてパターン転写する工程と、
パターン転写された前記第1膜をマスクに前記半導体基板をエッチングして前記メモリセル領域に溝を形成する工程と
を含み、
前記第2のマスクパターンとなる層は、塗布法により形成される層であり、
前記第1のマスクパターンは、前記メモリセル領域と周辺回路領域の境界部を除いて周辺回路領域には形成せず、
前記境界部の前記第1のマスクパターンの幅W2が、前記W1の1倍以上、4倍以下である半導体装置の製造方法が提供される。
本発明によれば、メモリセル領域の半導体基板に等ピッチで等幅の溝をメモリセル領域の端部においても正常に形成することが可能となり、メモリセル領域の利用効率が向上する。
以下、本発明の一実施形態例について、具体例を挙げて説明するが、本発明はこれに限定されるものではない。
〔第1の実施形態例〕
本実施形態例では、メモリセル領域に幅40nmの埋め込みゲート電極用トレンチ形成工程を例に説明する。図1〜2,図4〜14は、本実施形態例に係る埋め込みゲート電極用トレンチ形成工程を説明する工程断面図である。
本実施形態例では、メモリセル領域に幅40nmの埋め込みゲート電極用トレンチ形成工程を例に説明する。図1〜2,図4〜14は、本実施形態例に係る埋め込みゲート電極用トレンチ形成工程を説明する工程断面図である。
まず、図1に示すように、半導体基板1としてシリコン基板上に、TEOS(テトラエトキシシラン)を原料として、低圧(LP)CVD法により酸化膜を形成する(LP−TEOS膜2と称す)。その上に、アモルファスカーボン膜(a−C膜)3、プラズマシリコン窒化膜(P−SiN膜)4,プラズマシリコン酸化膜(P−SiO膜)5を順次形成する。これらはハードマスク層(第1膜)となるものであり、その層構成は任意に設定することができる。さらに第1反射防止膜(第1BARC膜)6、Si含有有機塗布膜(Bottom Layer Resist:BLR膜)7、第1フォトレジスト膜8からなる多層レジスト(Multi Layer Resist:MLR膜)9を形成する。
メモリセル領域内の第1フォトレジスト膜8をライン形状にパターニングする。また、周辺回路領域では、第1フォトレジスト膜8をほぼ全て除去し、メモリセル領域と周辺回路領域との境界部に所定の幅で残す。なお、下地の第1のマスクパターンとなる層(BLR膜7、第1BARC膜6)のエッチングに際してスリミングすることを考慮して、レジストパターンはやや幅広に形成する。
次に、図2に示すように、残存する第1フォトレジスト膜8をマスクにBLR膜7、第1BARC膜6を順次エッチングして、BLR膜7と第1BARC膜6の積層からなるマスクパターン10を形成する。図3に一つのメモリセル領域とその周辺に形成される周辺回路領域への第1のマスクパターン10の形成状況を示す概略平面図を示す。第1のマスクパターン10は、メモリセル領域において幅W1を有するラインパターンに形成され、境界部では幅W2を有するリング状に形成される。ラインパターンはピッチW3に形成され、W3はW1の2倍より大きく(つまり、W3>2×W1)、ここでは4倍とされる。例えば、W1として40nm、W3として160nmに形成している。また、W2はW1の1倍以上であって、4倍以下となるように形成する。また、メモリセル領域に形成するラインパターンは、図示するような紙面上下のメモリセル領域端部と直交する方向に限定されず、最小となるマスクパターンの空隙部においてセルフアラインダブルパターニングが実施できる限り、さまざまな方向に形成することができる。境界部に形成するリング形状のマスクパターンは、周辺回路側の側面が図示するようなメモリセル領域側の側面に平行な直線状に限定されず、形成するラインパターンの幅以上であって、ラインピッチ以下の範囲であればどのような形状でも良く、境界部のリング状の第1のマスクパターンのそれぞれの辺は同一でも異なる形状でも良い。
次に、図4に示すように第1のマスクパターン10を覆うように、全面に犠牲膜として厚さ40nmのLT(低温(〜室温))形成酸化膜(LT−SiO膜)11を形成する。これにより、メモリセル領域の第1のマスクパターン10間には幅W5のギャップ(窪み)が形成される。幅W5は幅W1と同じ幅に形成し、ここでは40nmとなる。半導体基板に形成される溝の幅は犠牲膜として形成するLT−SiO膜11の膜厚で制御でき、ここでは、溝幅(犠牲膜の膜厚に対応)と溝間の幅(W1に対応)を等幅に形成する場合を説明したが、犠牲膜の膜厚を薄くすることで、フォトリソグラフィ技術の解像度限界以下の幅の溝を形成することもできる。犠牲膜の膜厚をW4とすると、ラインパターンのピッチW3は以下の式で表される。
W3=2×W1+2×W4
本実施形態例ではW1=W4としていることからW3はW1の4倍となる。
W3=2×W1+2×W4
本実施形態例ではW1=W4としていることからW3はW1の4倍となる。
次に図5に示すように、形成された窪みを埋設しつつ第2のマスクパターンとなる第2BARC膜12を塗布法により形成する。第2BARC膜12は、第1BARC膜6と同種の材料で形成する。ここで、本発明による方法と従来技術による方法について説明する。
従来技術による方法では、図15の概略平面図に示すように、第1のマスクパターン10は周辺回路領域全面に残るように形成される。このような第1のマスクパターン10上にLT−SiO膜11を同様に形成し、第2BARC膜12を塗布法により形成すると、メモリセル領域の端部、すなわち、メモリセル領域と周辺回路領域との境界部におけるメモリセル領域側において、半導体基板1に形成すべき溝が形成されないという問題が生じる。本発明者が詳細に検討した結果、第2BARC膜12が塗布法の性質上、図16に示すように、周辺回路領域上で盛り上がって形成されてしまい、その盛り上がりの影響がメモリセル領域の端部に現れ、メモリセル領域の中央部に比べて端部の第2BARC膜12の膜厚が厚く形成されてしまうことが明らかとなった。そのため、メモリセル領域中央部と同じ条件で下地膜にパターン転写していくと、メモリセル領域端部ではエッチング不足が生じ、正常なパターン転写ができずに、半導体基板への溝パターン形成ができなくなる。これに対して、本発明による方法では、境界部に所定の幅の第1のマスクパターンのみ残して周辺回路領域上の第1のマスクパターンを除去している。その結果、図5に示すように周辺回路領域上での第2BARC膜12の盛り上がりが生じず、その後のパターン転写が正常に実施できる。
次に、図6に示すように、第1のマスクパターン10の表面(BLR膜7)が露出するように、第2BARC膜12とLT−SiO膜11をエッチバックする。これにより、BLR膜7、LT−SiO膜11、第2BARC膜12の表面が同時に露出する。前記窪みに埋設された第2BARC膜12が第2のマスクパターンとなる。
ここで、第1のマスクパターンとなるBLR膜7と第1BARC膜6との合計膜厚は、犠牲膜であるLT−SiO膜11の膜厚W4よりも大きくする必要がある。これは、上述するように第2BARC膜12とLT−SiO膜11をエッチバックして第1のマスクパターン10の表面を露出させた際に、LT−SiO膜11の窪みに埋設されていた第2BARC12が第2のマスクパターンとして残存するようにするためである。通常は、残存する第2BARC膜12が第2のマスクパターンとして十分に機能する膜厚となるようにBLR膜7と第1BARC膜6との合計膜厚を設定すればよい。
図7に示すように、BLR膜7及び第2BARC膜12をマスクに、LT−SiO膜11を選択的にエッチングし、さらに、上面が露出したP−SiO膜5を連続してエッチングする。これらのエッチングによりBLR膜7は消失する。
図8に示すように、第1BARC膜6、第2BARC膜12を選択的に除去する。
次に、図9に示すように、メモリセル領域を露出させ、周辺回路領域を覆う第2フォトレジストパターン13を形成する。
図10に示すように、メモリセル領域において上面が露出しているP−SiN膜4をLT−SiO膜11、P−SiO膜5をマスクとしてエッチングする。このエッチングによりa−C膜3表面が確実に露出されるようにオーバーエッチングしておくことが好ましい。
続いて、図11に示すように、露出したa−C膜3を酸素プラズマを用いてエッチングする。この際、周辺回路領域の第2フォトレジストパターン13も同時に除去される。
次に、図12に示すように、a−C膜3下に位置するLP−TEOS膜2をエッチングする。a−C膜3上方に形成されていたP−SiN膜4、LT−SiO膜11、P−SiO膜5も同時に除去される。これにより半導体基板1表面を露出させる。確実に半導体基板1表面が露出するように、オーバーエッチングしておくことが好ましい。
次に、図13に示すように、LP−TEOS膜2下に位置する半導体基板1を、a−C膜3及びLP−TEOS膜2をマスクとしてエッチングする。これにより、図面において垂直方向に所定の深さを有する溝14が形成される。
最後に、マスクの一部として用いたa−C膜3を除去する。これにより、LP−TEOS膜2マスクを残したまま、メモリセル領域の半導体基板1にのみ、同じ幅で同ピッチの溝14を形成することができる(図14)。
その後、ゲート絶縁膜を露出した半導体基板表面に形成し、ゲート電極材料を埋め込むことで、幅40nmの埋め込みゲート電極(ワード線)が形成される。埋め込みゲート電極上に保護絶縁膜を形成し、さらに、基板中に基板と反対導電型の不純物を注入することで拡散層を形成し、トランジスタを形成する。さらに、半導体基板上に層間絶縁膜を形成し、拡散層に接続するコンタクトと、コンタクトに接続するキャパシタを形成することで、メモリセルが形成される。また、周辺回路領域には、周辺回路用のトランジスタと所望の配線層を形成する。その他、必要な配線、コンタクト等を形成した後、表面保護膜を形成することでDRAMが完成する。
また、半導体基板1に形成した溝は、絶縁膜を埋め込むことによりDRAMのメモリセル領域において活性領域を画定するSTI(浅溝素子分離)領域として利用することもできる。
1 半導体基板
2 LP−TEOS膜
3 アモルファスカーボン膜
4 プラズマシリコン窒化膜
5 プラズマシリコン酸化膜
6 第1反射防止膜(第1BARC膜)
7 Si含有有機塗布膜(BLR膜)
8 第1フォトレジスト膜
9 多層レジスト
10 第1のマスクパターン
11 LT−SiO膜
12 第2反射防止膜(第2BARC膜)
13 第2フォトレジスト膜
14 溝
2 LP−TEOS膜
3 アモルファスカーボン膜
4 プラズマシリコン窒化膜
5 プラズマシリコン酸化膜
6 第1反射防止膜(第1BARC膜)
7 Si含有有機塗布膜(BLR膜)
8 第1フォトレジスト膜
9 多層レジスト
10 第1のマスクパターン
11 LT−SiO膜
12 第2反射防止膜(第2BARC膜)
13 第2フォトレジスト膜
14 溝
Claims (12)
- メモリセル領域とメモリセル領域の外周に配置される周辺回路領域とを有する半導体装置において、前記メモリセル領域の半導体基板に溝パターンの形成工程を含む半導体装置の製造方法であって、
半導体基板上に第1膜を形成する工程と、
前記第1膜上に第1のマスクパターンとなる層を形成する工程と、
前記第1のマスクパターンとなる層をパターニングして、メモリセル領域に幅W1のラインパターンをピッチW3(但し、W3>2×W1)で含む第1のマスクパターンを形成する工程と、
前記前記第1のマスクパターン上に、少なくとも前記幅W1のパターン間に前記W1のギャップを残して犠牲膜を形成する工程と、
前記犠牲膜上に第2のマスクパターンとなる層を形成する工程と、
前記第2のマスクパターンとなる層及び前記犠牲膜をエッチバックして前記第1のマスクパターンの表面を露出させると共に、前記第1のマスクパターン間に前記ギャップに埋設されたパターンを含む第2のマスクパターンを形成する工程と、
前記第1及び第2のマスクパターンをマスクに前記犠牲膜を選択的にエッチングして、前記第1膜表面を露出させる工程と、
前記第1及び第2のマスクパターンをマスクに前記メモリセル領域の前記第1膜の少なくとも一部をエッチングしてパターン転写する工程と、
パターン転写された前記第1膜をマスクに前記半導体基板をエッチングして前記メモリセル領域に溝を形成する工程と
を含み、
前記第2のマスクパターンとなる層は、塗布法により形成される層であり、
前記第1のマスクパターンは、前記メモリセル領域と周辺回路領域の境界部を除いて周辺回路領域には形成せず、
前記境界部の前記第1のマスクパターンの幅W2が、前記W1の1倍以上、4倍以下である半導体装置の製造方法。 - 前記W3がW1の4倍であって、前記犠牲膜の膜厚がW1である請求項1に記載の半導体装置の製造方法。
- 前記第1のマスクパターンは、第1のマスクパターンとなる層上に形成したフォトレジストパターンをマスクにスリミングして、フォトレジストパターンよりも細いパターンに形成される請求項1又は2に記載の半導体装置の製造方法。
- 前記第1のマスクパターンとなる層は、第1反射防止膜とSi含有有機塗布膜の積層膜である請求項3に記載の半導体装置の製造方法。
- 前記第2のマスクパターンとなる層は、前記第1反射防止膜と同種の材料である請求項4に記載の半導体装置の製造方法。
- 前記第1膜は、絶縁膜間にアモルファスカーボン膜を介装した積層膜である請求項1乃至5のいずれか1項に記載の半導体装置の製造方法。
- 前記第1及び第2のマスクパターンをマスクに前記アモルファスカーボン膜上の絶縁膜をエッチングしてパターン転写した後、前記第1及び第2のマスクパターンを除去し、前記パターン転写された絶縁膜をマスクに前記アモルファスカーボン膜をパターニングする請求項6に記載の半導体装置の製造方法。
- 前記第1及び第2のマスクパターンを除去した後、周辺回路領域上を有機膜パターンでマスクし、前記アモルファスカーボン膜のパターニング時に前記周辺回路領域上の有機膜パターンも同時に除去する請求項7に記載の半導体装置の製造方法。
- 前記パターニングされたアモルファスカーボン膜をマスクに、前記アモルファスカーボン膜下の絶縁膜をエッチングすると共に、前記アモルファスカーボン膜上の残存する絶縁膜を除去する請求項7又は8に記載の半導体装置の製造方法。
- 前記パターニングされたアモルファスカーボン膜及び前記アモルファスカーボン膜下の絶縁膜をマスクに半導体基板をエッチングして溝を形成した後、残存するアモルファスカーボン膜を除去する工程をさらに有する請求項9に記載の半導体装置の製造方法。
- 前記半導体基板に形成される溝は、埋め込みゲート電極用の溝である請求項1乃至10のいずれか1項に記載の半導体装置の製造方法。
- 前記半導体基板に形成される溝は、素子分離用の溝である請求項1乃至10のいずれか1項に記載の半導体装置の製造方法。
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US9887099B2 (en) | 2015-11-04 | 2018-02-06 | Tokyo Electron Limited | Pattern forming method capable of minimizing deviation of an inversion pattern |
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