KR20160106741A - 측면 확산된 금속 산화 반도체 디바이스 및 그 제조 방법 - Google Patents
측면 확산된 금속 산화 반도체 디바이스 및 그 제조 방법 Download PDFInfo
- Publication number
- KR20160106741A KR20160106741A KR1020167021997A KR20167021997A KR20160106741A KR 20160106741 A KR20160106741 A KR 20160106741A KR 1020167021997 A KR1020167021997 A KR 1020167021997A KR 20167021997 A KR20167021997 A KR 20167021997A KR 20160106741 A KR20160106741 A KR 20160106741A
- Authority
- KR
- South Korea
- Prior art keywords
- region
- layer
- columns
- column
- doping type
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 229910044991 metal oxide Inorganic materials 0.000 title claims abstract description 18
- 150000004706 metal oxides Chemical class 0.000 title claims abstract description 18
- 238000004519 manufacturing process Methods 0.000 title description 8
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 238000000034 method Methods 0.000 claims description 20
- 238000005468 ion implantation Methods 0.000 claims description 6
- 239000012535 impurity Substances 0.000 claims description 4
- 230000015556 catabolic process Effects 0.000 description 11
- 239000007943 implant Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000002513 implantation Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Composite Materials (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
측면 확산된 금속 산화 반도체 디바이스는, 기판(10); 상기 기판에서 매입층(buried layer region)(32); 상기 매입층 영역 위에 웰 영역(34); 상기 웰 영역 위에 게이트 영역; 상기 게이트 영역의 양면에 위치된 제1 도핑 타입을 가지는 소스 영역(41) 및 드레인 영역(43); 및 초접합 구조(super junction structure)를 포함한다. 상기 소스 영역(41)은 상기 웰 영역(34)에 위치되어 있고; 상기 드레인 영역(34)는 상기 초접합 구조에 위치된 것이고; 상기 게이트 영역은 게이트 산화 층 및 상기 게이트 산화 층 위에 게이트 전극을 포함하고; 상기 초접합 구조는 다수의 N-컬럼 및 P-컬럼을 포함하고, N-컬럼 및 P-컬럼은 상기 소스 영역 및 상기 드레인 영역 사이의 연결 선의 방향에 대하여 수직이고, 수평인 방향으로 교대로 배열된 것이고, 각각의 N-컬럼은 수직으로 돌출된 상위층 N-영역(23) 및 바닥층 N-영역을 포함하고, 각각의 P-컬럼은 수직으로 돌출된 상위층 P-영역(24) 및 바닥층 P-영역을 포함한다.
Description
본 발명의 분야
본 발명은 반도체에 관한 것이고, 보다 특히 고전압 LDMOS 디바이스, 및 고전압 LDMOS 디바이스의 제조방법에 관한 것이다.
본 발명의 배경
측면 확산된 금속 산화 반도체(LDMOS) 디바이스(Laterally diffused metal oxide semiconductor device)는, 채널 영역 및 드레인 영역 사이의 상대적으로 약간 길게 도핑된 드리프트 영역(relatively long lightly doped drift region)이 있고, 상기 드리프트 영역은 상기 드레인과 동일한 도핑 타입을 가지고, 따라서 이는 항복 전압(breakdown voltage)의 균형을 유지하는 역할을 할 수 있음을 특징으로 한다.
초접합(super junction) LDMOS에서, 통상적인 LDMOS의 상기 약간 도핑된 드리프트 영역은, 교대로(alternatively) 배열된 N-컬럼 영역 및 P-컬럼 영역으로 대체된다. 이론적으로, P/N 컬럼 영역 사이의 전하 보상(charge compensation)으로 인하여, 상기 초접합 LDMOS의 보다 높은 항복 전압이 수득될 수 있고, N-컬럼 영역은 이의 보다 높은 도핑 농도로 인하여 보다 낮은 온-저항(lower on-resistance)을 수득할 수 있고, 이로 인하여 상기 초접합 LDMOS가 보다 높은 항복 전압 및 보다 낮은 온-저항 사이의 좋은 균형을 수득할 수 있다.
상기 초접합 LDMOS는 상기 드리프트 영역으로 PN 접합을 주입하는 것과 실질적으로 동등하다. 상기 디바이스가 상기 최대 항복 전압에서 작용한 경우에, 상기 드리프트 영역은 가능한 많이 완전하게 감소될 수 있다. 이에 따라, N-컬럼 영역이 상기 주요한 전압을 이겨내는 것 뿐만 아니라, PN 접합 인터페이스에서 공핍층(depletion layer)이 또한 전압의 일부를 이겨내고, 따라서, 상기 초접합 LDMOS는 상기 통상적인 LDMOS와 비교하여 보다 높은 항복 전압을 이길 수 있다.
상기 디바이스에 대한 보다 높은 항복 전압을 이겨내기 위해, P/N 컬럼 사이의 너비는 감소될 수 있고, P/N 컬럼의 깊이는 증가될 수 있다. 그러나, 너무 많은 깊이(too much depth)를 가지는 컬럼 영역은 예상한 대로, 상기 디바이스에 대한 내부 손상을 일으킬 수도 있는, 고-에너지 이온 주입에 의해 동반될 것이다. 게다가, 상기 고-에너지 이온 주입은 상기 컬럼 영역의 내부 불순물의 균일하지 않은 분배를 야기할 수도 있다.
본 발명의 요약
이에 따라서, 보다 높은 항복 전압을 이겨낼 수 있는 측면 확산된 금속 산화 반도체를 제공할 필요가 있다.
측면 확산된 금속 산화 반도체 디바이스는, 기판; 상기 기판에 형성된 제2 도핑 타입을 가지는 매입층 영역(buried layer region); 상기 매입층 영역 위에 형성된 상기 제2 도핑 타입을 가지는 웰 영역; 상기 웰 영역 위에 형성된 게이트 영역; 상기 게이트 영역의 양면에 위치된 제1 도핑 타입을 가지는 소스 영역 및 드레인 영역; 및 초접합 구조(super junction structure);를 포함하고, 상기 소스 영역은 웰 영역에 위치되어 있고, 상기 드레인 영역은 상기 초접합 구조에 위치되어 있고, 상기 게이트 영역은 게이트 산화 층 및 상기 게이트 산화 층 위에 형성된 게이트를 포함하고(the gate region includes a gate oxide layer and a gate formed on the gate oxide layer), 상기 제1 도핑 타입 및 상기 제2 도핑 타입은 정반대의 전도성 타입(opposite conductivity types)이고, 상기 초접합 구조는 다수의 N-컬럼 및 다수의 P-컬럼을 포함하고, 상기 다수의 N-컬럼 및 다수의 P-컬럼은 상기 소스 영역 및 상기 드레인 영역 사이의 연결 선에 대하여 수직이고, 수평인 방향을 따라 교대로 배열된 것이고(the plurality of N-columns and the plurality of P-columns are arranged alternately along a direction which is horizontal and is perpendicular to a connecting line between the source region and the drain region), 각각의 N-컬럼은 수직으로 돌출된 상위층 N-영역 및 바닥층 N-영역을 포함하고(each N-column includes a top-layer N-region and a bottom-layer N-region which are butted vertically); 각각의 P-컬럼은 수직으로 돌출된 상위층 P-영역 및 바닥층 P-영역을 포함한다.
또한, 측면 확산된 금속 산화 반도체 디바이스를 제조하는 방법을 제공할 필요가 있다.
측면 확산된 금속 산화 반도체 디바이스를 제조하는 방법은 하기의 단계를 포함한다: 기판을 제공하는 단계; 상기 기판에 제2 도핑 타입을 가지는 매입층 영역, 다수의 바닥층 N-영역 및 다수의 바닥층 P-영역을 형성하는 단계로서, 상기 바닥층 N-영역 및 상기 바닥층 P-영역은 차원 좌표계(dimensional coordinate system)에서 제1 차원 방향(first dimension direction)을 따라 교대로 배열된 것인, 단계; 에피택셜 성장 공정에 의해 상기 바닥층 N-영역, 상기 바닥층 P-영역, 및 상기 매입층 위에 에피택셜 층을 형성하는 단계(forming an epitaxial layer on the bottom-layer N-region, the bottom-layer P-region, and the buried layer by an epitaxial growth process); 상기 에피택셜 층 내로 불순물 이온 주입을 실행하고, 상위층 N-영역, 상위층 P-영역, 및 제2 도핑 타입을 가지는 웰 영역을 형성하도록 드라이브-인(drive-in)을 실행하는 단계; 여기서, 드라이브-인 후에, 각각의 상위층 N-영역은 N-컬럼을 형성하도록 수직으로 바닥층 N-영역에 인접해 있고, 각각의 상위층 P-영역은 P-컬럼을 형성하도록 수직으로 바닥층 P-영역에 인접해 있고, 상기 웰 영역은 수직으로 상기 매입층 영역에 인접해 있고; 상기 웰 영역 위에 게이트 산화 층 및 게이트를 형성하는 단계; 및 제1 도핑 타입을 가지는 소스 영역 및 드레인 영역, 및 제2 도핑 타입을 가지는 바디 리드-아웃 영역(body lead-out region)을 형성하는 단계로서, 상기 소스 영역 및 상기 드레인 영역은 상기 게이트 산화 층의 양면 위에 형성된 것이고, 상기 소스 영역 및 상기 드레인 영역 사이의 연결 선의 방향은 상기 차원 좌표계에서 제2 차원 방향(second dimension direction)인 것인, 단계.
상기 앞서 말한 LDMOS 디바이스에서, 상기 초접합 구조의 N-컬럼 및 P-컬럼은 2 회의 주입에 의해 별도로 형성되고, 즉, 바닥 N-영역/P-영역은 첫 번째 주입에 의해 형성되고, 에피택셜 공정 후에, 상위 N-영역/P-영역은 두 번째 주입에 의해 형성되고, 이로 인하여, 각각의 주입에 대한 필요로 하는 접합 깊이는 통상적인 공정에서의 깊이의 오직 절반이고, 이로 인하여 보다 깊은 P-컬럼 및 N-컬럼은 보다 낮은 주입 에너지를 사용하여 형성될 수 있고, 이에 따라 디바이스의 항복 전압을 증가시킨다. 동일한 이유로, 높은 온도 드라이브-인에 대한 시간은 보다 짧아지고, 따라서 제조 비용은 절약된다. 상기 드리프트 영역의 초접합은, 역 저항 동안에(during reverse withstanding), 상호간의 공핍(mutual depletion)을 유도하는, 상기 디바이스의 교대로 배열된 P-컬럼 및 N-컬럼의 구조를 가지고, 보다 높은 항복 전압은 순 전도 동안에(during forward conduction) 상기 드리프트 영역의 상위층 N-영역의 전도를 통해 달성된다.
선행기술에서 또는 본 발명의 실시형태에 따른 기술적 해결방안을 보다 명확하게 설명하기 위해, 선행기술 또는 실시형태를 기재하기 위한 수반하는 도면은, 하기에 간단하게 소개되어 있다. 명백하게, 하기의 설명에서의 수반하는 도면은 본 발명의 오직 몇몇의 실시형태이고, 본 분야의 통상의 기술자는 창조적인 노력 없이 수반하는 도면으로부터 다른 도면을 유도할 수 있다.
도 1은, 제1 실시형태에 따른 측면 확산된 금속 산화 반도체 디바이스의 도식적인 도면이다;
도 2는, 도 1의 상기 측면 확산된 금속 산화 반도체 디바이스를 제조하는 방법의 순서도이다;
도 3은, 제2 실시형태에 따른 측면 확산된 금속 산화 반도체 디바이스의 도식적인 도면이다;
도 4는, 도 3의 상기 측면 확산된 금속 산화 반도체 디바이스의 드리프트 영역의 횡단면도이다.
도 1은, 제1 실시형태에 따른 측면 확산된 금속 산화 반도체 디바이스의 도식적인 도면이다;
도 2는, 도 1의 상기 측면 확산된 금속 산화 반도체 디바이스를 제조하는 방법의 순서도이다;
도 3은, 제2 실시형태에 따른 측면 확산된 금속 산화 반도체 디바이스의 도식적인 도면이다;
도 4는, 도 3의 상기 측면 확산된 금속 산화 반도체 디바이스의 드리프트 영역의 횡단면도이다.
실시형태의 상세한 설명
본 발명의 상기 목적, 특징 및 장점은, 수반하는 도면에 대한 참조와 이의 상세한 실시형태를 기재함으로써 보다 명확해질 것이다.
제1 실시형태:
도 1에 나타낸 바와 같이, 제1 실시형태에 따른 측면 확산된 금속 산화 반도체 디바이스는, 기판(10), 상기 기판에 형성된 제2 도핑 타입을 가지는 매입층 영역(32), 상기 매입층 영역(32) 위에 형성된 상기 제2 도핑 타입을 가지는 웰 영역(34), 상기 웰 영역(34) 위에 형성된 게이트 영역(도 1에 나타내지 않음), 상기 게이트 영역의 양면에 위치된 제1 도핑 타입을 가지는 소스 영역(41) 및 드레인 영역(43), 및 초접합 구조를 가지는 드리프트 영역을 포함한다. 설명된 실시형태에서, 상기 제1 도핑 타입은 N-타입이고; 상기 제2 도핑 타입은 P-타입이고, 상기 기판(10)은 P-타입 기판이다. 상기 소스 영역(41)은 상기 웰 영역(43)에 위치되어 있고, 상기 드레인 영역(43)은 상기 초접합 구조에 위치되어 있다. 상기 게이트 영역은 게이트 산화 층(도 1에 나타내지 않음) 및 상기 게이트 산화 층 위에 형성된 게이트(도 1에 나타내지 않음)를 포함한다. 상기 초접합 구조는 다수의 N-컬럼 및 다수의 P-컬럼을 포함한다. 다수의 N-컬럼 및 다수의 P-컬럼은 상기 소스 영역(41) 및 상기 드레인 영역(43) 사이의 연결 선에 대하여 수직이고, 수평인 방향을 따라 교대로 배열된 것이고, 다시 말해서, 다수의 N-컬럼 및 다수의 P-컬럼은, 도 1의 2차원 좌표계의 X-축 방향을 따라 교대로 배열된 것이다(The plurality of N-columns and the plurality of P-columns are arranged alternately along a direction which is horizontal and is perpendicular to a connecting line between the source region 41 and the drain region 43, in other words, the plurality of N-columns and the plurality of P-columns are arranged alternately along an X-axis direction of a two-dimensional coordinate system XOY of FIG. 1). 각각의 N-컬럼은 수직으로 돌출된 상위층 N-영역(23) 및 바닥층 N-영역(21)을 포함하고(Each N-column includes a top-layer N-region 23 and a bottom-layer N-region 21 which are butted vertically); 각각의 P-컬럼은 수직으로 돌출된 상위층 P-영역(24) 및 바닥층 P-영역(도 1에 나타내지 않음)을 포함한다. 도 1에 설명된 상기 실시형태는 상기 웰 영역(34)에 위치된 P-타입 바디 리드-아웃 영역(44)(body lead-out region)을 더 포함하고, 상기 바디 리드-아웃 영역(44)은 상기 드레인 영역(43)에서 멀리 상기 소스 영역(41)의 한 면에 위치된 것이다(the body lead-out region 44 is located at a side of the source region 41 away from the drain region 43). 상기 바디 리드-아웃 영역(44)의 도핑 농도는 상기 웰 영역(34)의 농도보다 더 많고, 상기 드레인 영역(43)의 도핑 농도는 상위층 N-영역(23)의 농도보다 더 많다.
도 2는, 도 1의 상기 측면 확산된 금속 산화 반도체 디바이스를 제조하는 방법의 순서도이고, 상기 방법은 하기의 단계를 포함한다:
단계 S110에서, 기판이 제공된다.
상기 기판은 SOI 기판, 벌크 실리콘 기판 또는 사파이어 기판 등과 같은, 다양한 타입의 기판일 수 있다. 설명된 실시형태에서, 상기 기판(10)은 P-타입 기판이다.
단계 S120에서, 제2 도핑 타입을 가지는 매입층 영역, 다수의 바닥층 N-영역 및 다수의 바닥층 P-영역은 상기 기판에서 형성된다.
통상적인 이온 주입 또는 그 밖의 기술에 의해, P-타입 매입된 층 영역(32)은 매입된 층 P-웰로서 형성되고, 그동안에 다수의 바닥층 N-영역(21) 및 바닥층 P-영역은 상기 드리프트 영역에서 형성된다. 상기 바닥층 N-영역(21) 및 상기 바닥층 P-영역은 X-축 방향을 따라 교대로 배열된 것이다.
단계 S130에서, 에피택셜 층은, 에피택셜 성장 공정에 의해 바닥층 N-영역, 바닥층 P-영역, 및 매입층 위에 형성된 것이다.
설명된 실시형태에서, 상기 에피택셜 층은 상기 기판의 것과 동일한 도핑 타입을 가진다.
단계 S140에서, 불순물 이온 주입은 상기 에피택셜 층 내로 실행되고, 드라이브-인은 상위층 N-영역, 상위층 P-영역, 및 제2 도핑 타입을 가지는 웰 영역을 형성하기 위해 실행된다(drive-in is performed to form a top-layer N-region, a top-layer P-region, and a well region having a second doping type).
설명된 실시형태에서, 상기 상위층 N-영역(23)은 상기 바닥층 N-영역(21) 위에 형성되고, 상기 웰 영역(34)는 상기 매입층 영역(32)(매입된 층 P-웰) 위에 형성된다. 드라이브-인 후에, 각각의 상위층 N-영역(23)은 N-컬럼을 형성하도록 수직으로 바닥층 N-영역(21)에 인접해 있고, 각각의 상위층 P-영역(24)는 P-컬럼을 형성하도록 수직으로 바닥층 P-영역에 인접해 있고, 상기 웰 영역(34)는 수직으로 상기 매입층 영역에 인접해 있다.
단계 S150에서, 게이트 산화 층 및 게이트는 상기 웰 영역 위에 형성된 것이다.
상기 설명된 실시형태에서, 상기 게이트 산화 층은, 열의 산화 방법에 의해 상기 드리프트 영역(상위층 N-영역 23)에 인접한 상기 웰 영역(34)에서 형성된 것이고, 폴리실리콘은 그 다음에 증착된 것이고, 포토리소그래피 후에, 상기 게이트 산화 층과 함께 남아있는 폴리실리콘 게이트는 상기 게이트 영역을 형성한다.
단계 S160에서, 제1 도핑 타입을 가지는 소스 영역 및 드레인 영역, 및 제2 도핑 타입을 가지는 바디 리드-아웃 영역이 형성된다.
단계 S160 후에 제조된 디바이스는 도 1에 나타낸 것이고, 상기 N-타입 소스 영역(41)은 상기 웰 영역(34)에 형성된 것이고, 상기 N-타입 드레인 영역(43)은 초접합 구조에 형성된다. 상기 소스 영역(41) 및 상기 드레인 영역(43)의 연결 선 방향은 XOY 좌표계에서 Y-축 방향이다. 상기 바디 리드-아웃 영역(44)은 상기 드레인 영역(43)에서 멀리 상기 소스 영역(41)의 한 면에 위치된 것이다.
상기 앞서 말한 LDMOS 디바이스에서, 상기 초접합 구조의 N-컬럼 및 P-컬럼은 2 회의 주입에 의해 별도로 형성되고, 즉, 상기 바닥 N-영역/P-영역은 첫 번째 주입에 의해 형성되고, 에피택셜 공정 후에, 상기 상위 N-영역/P-영역은 두 번째 주입에 의해 형성되고, 각각의 주입에 대한 필요로 하는 접합 깊이는 통상적인 공정에서의 깊이의 오직 절반이고, 이로 인하여 보다 깊은 P-컬럼 및 N-컬럼은 보다 낮은 주입 에너지를 사용하여 형성될 수 있고, 따라서 상기 디바이스의 항복 전압을 증가시킨다. 동일한 이유로, 높은 온도 드라이브-인에 대한 시간은 보다 짧아지고, 따라서 제조 비용이 절약된다. 상기 드리프트 영역의 초접합은 역 저항(reverse withstanding) 동안에 상기 디바이스의 상호간의 공핍을 유도하는, 교대로 배열된 P-컬럼 및 N-컬럼의 구조를 가지고, 보다 높은 항복 전압은 순 전도 동안에(during forward conduction) 상기 드리프트 영역의 상위층 N-영역의 전도를 통해 달성된다.
제2 실시형태:
도 3은 제2 실시형태에 따른 측면 확산된 금속 산화 반도체 디바이스의 도식적인 도면이다; 도 4는 도 3의 상기 측면 확산된 금속 산화 반도체 디바이스의 드리프트 영역의 횡단면도이고, 이는 도 3 및 도 4의 투영 방향(projection directions)이 상이함을 주목해야한다. 설명된 실시형태에서, 상기 N-컬럼은 연장된 N-컬럼 및 엇갈리게 배열된 N-컬럼을 포함한다. 연장된 N-컬럼은 도 3에서 나타내는 윗 부분(top)에 노출된 상위층 N-영역(231)을 포함하고, 엇갈리게 배열된 N-컬럼은 도 3에서 나타낸 윗 부분에 노출된 상위층 N-영역(233)을 포함한다. 상기 연장된 N-컬럼은 소스 영역(41) 및 드레인 영역(43)의 연결 선 방향을 연장하고, 상기 연장된 N-컬럼은 X-축 방향을 따라 교대로 배열된 것이다. 상기 엇갈리게 배열된 N-컬럼 및 P-컬럼(상위층 P-영역(24) 및 바닥층 P-영역(22)를 포함함)은 인접한 두 개의 연장된 N-컬럼들 사이를 채운다. 상기 엇갈리게 배열된 N-컬럼 및 P-컬럼은, 소스 영역(41) 및 드레인 영역(43) 사이의 연결 선의 방향에 따라 교대로 배열된 것이다.
제2 실시형태의 초접합 구조에서, P-컬럼 및 N-컬럼 사이의 연결 선은 추가적으로 증가되고, 즉, 상기 드리프트 영역의 안으로 PN 접합의 공핍 영역(depletion region)의 구역(area)은 증가되고, 따라서 보다 높은 항복 전압이 수득될 수 있다.
상기 기재가 설명되어 있고, 특정한 실시형태에 관하여 본원에 기재되어 있을지라도, 상기 기재는 나타낸 세부사항을 한정하는 것을 의도하지 않는다. 변형은 청구범위의 범위 및 영역 등가물 내의 세부사항으로 제조될 수도 있다.
Claims (10)
- 하기를 포함하는, 측면 확산된 금속 산화 반도체 디바이스(laterally diffused metal oxide semiconductor device):
기판;
상기 기판에 형성된 제2 도핑 타입을 가지는 매입층 영역(buried layer region);
상기 매입층 영역 위에 형성된 상기 제2 도핑 타입을 가지는 웰 영역;
상기 웰 영역 위에 형성된 게이트 영역;
상기 게이트 영역의 양면에 위치된 제1 도핑 타입을 가지는 소스 영역 및 드레인 영역; 및
초접합 구조(super junction structure);
상기 소스 영역은 웰 영역에 위치되어 있고, 상기 드레인 영역은 상기 초접합 구조에 위치되어 있고, 상기 게이트 영역은 게이트 산화 층(gate oxide layer) 및 상기 게이트 산화 층 위에 형성된 게이트를 포함하고, 상기 제1 도핑 타입 및 상기 제2 도핑 타입은 정반대의 전도성 타입(opposite conductivity types)이고, 상기 초접합 구조는 다수의 N-컬럼 및 다수의 P-컬럼을 포함하고, 상기 다수의 N-컬럼 및 다수의 P-컬럼은 상기 소스 영역 및 상기 드레인 영역 사이의 연결 선에 대하여 수직이고, 수평인 방향을 따라 교대로 배열된 것이고(the plurality of N-columns and the plurality of P-columns are arranged alternately along a direction which is horizontal and is perpendicular to a connecting line between the source region and the drain region), 각각의 N-컬럼은 수직으로 돌출된(butted vertically) 상위층 N-영역 및 바닥층 N-영역을 포함하고; 각각의 P-컬럼은 수직으로 돌출된 상위층 P-영역 및 바닥층 P-영역을 포함하는 것인, 측면 확산된 금속 산화 반도체 디바이스.
- 제1항에 있어서,
상기 제1 도핑 타입은 N-타입이고; 및 상기 제2 도핑 타입은 P-타입인 것인, 측면 확산된 금속 산화 반도체 디바이스.
- 제2항에 있어서,
상기 웰 영역에 위치된 P-타입 바디 리드-아웃 영역(P-type body lead-out region)을 더 포함하고, 상기 바디 리드-아웃 영역은 상기 드레인 영역에서 멀리 상기 소스 영역의 한 면에 위치된 것인, 측면 확산된 금속 산화 반도체 디바이스.
- 제1항 내지 제3항 중 어느 한 항에 있어서,
상기 N-컬럼은 연장된 N-컬럼(elongated N-column) 및 엇갈리게 배열된 N-컬럼(staggered N-column)을 포함하고, 상기 연장된 N-컬럼은 상기 소스 영역 및 상기 드레인 영역 사이의 연결 선의 방향을 따라 연장하고, 상기 연장된 N-컬럼은 상기 소스 영역 및 상기 드레인 영역 사이의 연결 선에 대하여 수직이고, 수평인 방향을 따라 교대로 배열된 것이고; 상기 엇갈리게 배열된 N-컬럼 및 상기 P-컬럼은 인접한 두 개의 연장된 N-컬럼들 사이를 채우고; 상기 엇갈리게 배열된 N-컬럼 및 상기 P-컬럼은 상기 소스 영역 및 상기 드레인 영역 사이의 연결 선의 방향을 따라 교대로 배열된 것인, 측면 확산된 금속 산화 반도체 디바이스.
- 하기의 단계를 포함하는, 측면 확산된 금속 산화 반도체 디바이스를 제조하는 방법:
기판을 제공하는 단계;
상기 기판에 제2 도핑 타입을 가지는 매입층 영역, 다수의 바닥층 N-영역 및 다수의 바닥층 P-영역을 형성하는 단계로서, 상기 바닥층 N-영역 및 상기 바닥층 P-영역은 차원 좌표계(dimensional coordinate system)에서 제1 차원 방향(first dimension direction)을 따라 교대로 배열된 것인, 단계;
에피택셜 성장 공정에 의해 상기 바닥층 N-영역, 상기 바닥층 P-영역, 및 상기 매입층 위에 에피택셜 층을 형성하는 단계;
상기 에피택셜 층 내로 불순물 이온 주입을 실행하고, 상위층 N-영역, 상위층 P-영역, 및 제2 도핑 타입을 가지는 웰 영역을 형성하도록 드라이브-인(drive-in)을 실행하는 단계; 여기서, 드라이브-인 후에, 각각의 상위층 N-영역은 N-컬럼을 형성하도록 수직으로 바닥층 N-영역에 인접해 있고, 각각의 상위층 P-영역은 P-컬럼을 형성하도록 수직으로 바닥층 P-영역에 인접해 있고, 상기 웰 영역은 수직으로 상기 매입층 영역에 인접해 있고;
상기 웰 영역 위에 게이트 산화 층 및 게이트를 형성하는 단계; 및
제1 도핑 타입을 가지는 소스 영역 및 드레인 영역, 및 제2 도핑 타입을 가지는 바디 리드-아웃 영역을 형성하는 단계로서, 상기 소스 영역 및 상기 드레인 영역은 상기 게이트 산화 층의 양면 위에 형성된 것이고, 상기 소스 영역 및 상기 드레인 영역 사이의 연결 선의 방향은 상기 차원 좌표계에서 제2 차원 방향(second dimension direction)인 것인, 단계.
- 제5항에 있어서,
상기 제1 도핑 타입은 N-타입이고; 상기 제2 도핑 타입은 P-타입인 것인, 방법.
- 제5항에 있어서,
상기 N-컬럼은 연장된 N-컬럼 및 엇갈리게 배열된 N-컬럼을 포함하고, 상기 연장된 N-컬럼은 상기 제2 차원 방향을 따라 연장된 것이고, 상기 연장된 N-컬럼은 상기 제1 차원 방향을 따라 교대로 배열된 것이고; 상기 엇갈리게 배열된 N-컬럼 및 상기 P-컬럼은 인접한 두 개의 연장된 N-컬럼들 사이를 채우고; 상기 엇갈리게 배열된 N-컬럼 및 상기 P-컬럼은 상기 제2 차원 방향을 따라 교대로 배열된 것인, 방법.
- 제5항에 있어서,
상기 바디 리드-아웃 영역은 상기 드레인 영역에서 멀리 상기 소스 영역의 한 면에 위치된 것인, 방법.
- 제5항에 있어서,
상기 2 차원 좌표계는 직교 좌표계(Cartesian coordinate system)인 것인, 방법.
- 제5항에 있어서,
상기 에피택셜 성장 공정에 의해 상기 바닥층 N-영역, 상기 바닥층 P-영역, 및 상기 매입층 위에 에피택셜 층을 형성하는 동안에, 상기 에피택셜 층의 도핑 타입은 상기 기판의 도핑 타입과 일치하는 것인, 방법.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201410185331.7A CN105097914B (zh) | 2014-05-04 | 2014-05-04 | 横向扩散金属氧化物半导体器件及其制造方法 |
CN201410185331.7 | 2014-05-04 | ||
PCT/CN2015/078216 WO2015169196A1 (zh) | 2014-05-04 | 2015-05-04 | 横向扩散金属氧化物半导体器件及其制造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20160106741A true KR20160106741A (ko) | 2016-09-12 |
KR101929639B1 KR101929639B1 (ko) | 2018-12-14 |
Family
ID=54392138
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020167021997A KR101929639B1 (ko) | 2014-05-04 | 2015-05-04 | 측면 확산된 금속 산화 반도체 디바이스 및 그 제조 방법 |
Country Status (4)
Country | Link |
---|---|
US (1) | US9837532B2 (ko) |
KR (1) | KR101929639B1 (ko) |
CN (1) | CN105097914B (ko) |
WO (1) | WO2015169196A1 (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102016125426A1 (de) | 2016-08-23 | 2018-03-01 | Hyundai Motor Company | Verfahren zur Steuerung einer Kraftstoffeinspritzmenge mittels eines Lambdasensors und Fahrzeug, bei dem das Verfahren verwendet wird |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107359195B (zh) * | 2017-07-31 | 2020-12-29 | 电子科技大学 | 一种高耐压横向超结器件 |
CN107634100A (zh) * | 2017-09-11 | 2018-01-26 | 西安电子科技大学 | 一种具有横纵向电场同时优化宽带隙半导体横向超结双扩散晶体管 |
TWI634658B (zh) * | 2017-12-29 | 2018-09-01 | 新唐科技股份有限公司 | 半導體裝置 |
CN108336130B (zh) * | 2018-02-13 | 2021-08-24 | 天津中科先进技术研究院有限公司 | 一种半导体功率器件及其制作方法 |
CN108767013A (zh) * | 2018-06-05 | 2018-11-06 | 电子科技大学 | 一种具有部分埋层的sj-ldmos器件 |
CN111244157B (zh) * | 2020-01-20 | 2021-12-03 | 电子科技大学 | 一种横向半导体器件及其制造方法 |
CN112635504A (zh) * | 2020-12-08 | 2021-04-09 | 华虹半导体(无锡)有限公司 | Cis器件中超深光电二极管的制作方法、cis器件 |
CN114122113B (zh) * | 2022-01-27 | 2022-05-03 | 江苏游隼微电子有限公司 | 一种高可靠的mosfet功率半导体器件结构 |
CN116525655A (zh) * | 2023-06-30 | 2023-08-01 | 江苏应能微电子股份有限公司 | 一种三维超结ldmos结构及其制作方法 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100474625C (zh) * | 2002-03-27 | 2009-04-01 | 株式会社东芝 | 场效应晶体管及其应用器件 |
US7355224B2 (en) * | 2006-06-16 | 2008-04-08 | Fairchild Semiconductor Corporation | High voltage LDMOS |
CN101740614A (zh) * | 2008-11-13 | 2010-06-16 | 上海华虹Nec电子有限公司 | 利用多晶硅场极板保护沟道区的ldmos结构 |
CN101789435B (zh) * | 2009-12-24 | 2011-11-16 | 中国科学院上海微***与信息技术研究所 | 一种基于垂直栅soi cmos器件的超结结构及其制作方法 |
CN101819998B (zh) * | 2010-04-29 | 2011-11-16 | 哈尔滨工程大学 | 具有应变硅结构的高压低功耗soi ldmos 晶体管 |
CN101916728B (zh) * | 2010-07-20 | 2012-05-30 | 中国科学院上海微***与信息技术研究所 | 可完全消除衬底辅助耗尽效应的soi超结ldmos结构的制作工艺 |
CN101916780A (zh) * | 2010-07-22 | 2010-12-15 | 中国科学院上海微***与信息技术研究所 | 一种具有多层超结结构的ldmos器件 |
US8525261B2 (en) * | 2010-11-23 | 2013-09-03 | Macronix International Co., Ltd. | Semiconductor device having a split gate and a super-junction structure |
CN102130013B (zh) * | 2010-12-31 | 2012-07-11 | 中国科学院上海微***与信息技术研究所 | 一种具有缓冲层的soi超结ldmos器件制作方法 |
CN103165678B (zh) * | 2013-03-12 | 2015-04-15 | 电子科技大学 | 一种超结ldmos器件 |
CN103579351A (zh) * | 2013-11-22 | 2014-02-12 | 电子科技大学 | 一种具有超结埋层的横向扩散金属氧化物半导体器件 |
-
2014
- 2014-05-04 CN CN201410185331.7A patent/CN105097914B/zh active Active
-
2015
- 2015-05-04 KR KR1020167021997A patent/KR101929639B1/ko active IP Right Grant
- 2015-05-04 US US15/119,868 patent/US9837532B2/en active Active
- 2015-05-04 WO PCT/CN2015/078216 patent/WO2015169196A1/zh active Application Filing
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102016125426A1 (de) | 2016-08-23 | 2018-03-01 | Hyundai Motor Company | Verfahren zur Steuerung einer Kraftstoffeinspritzmenge mittels eines Lambdasensors und Fahrzeug, bei dem das Verfahren verwendet wird |
Also Published As
Publication number | Publication date |
---|---|
US20170054018A1 (en) | 2017-02-23 |
US9837532B2 (en) | 2017-12-05 |
KR101929639B1 (ko) | 2018-12-14 |
CN105097914B (zh) | 2018-02-06 |
WO2015169196A1 (zh) | 2015-11-12 |
CN105097914A (zh) | 2015-11-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101929639B1 (ko) | 측면 확산된 금속 산화 반도체 디바이스 및 그 제조 방법 | |
US7928505B2 (en) | Semiconductor device with vertical trench and lightly doped region | |
EP1803159B1 (en) | Mos-gated transistor with reduced miller capacitance | |
JP5491723B2 (ja) | 電力用半導体装置 | |
TWI478336B (zh) | 減少表面電場的結構及橫向雙擴散金氧半導體元件 | |
CN104637821B (zh) | 超级结器件的制造方法 | |
US8680608B2 (en) | Power semiconductor device with a low on resistence | |
JP2006269720A (ja) | 半導体素子及びその製造方法 | |
KR102115619B1 (ko) | 반도체 장치 및 그 제조방법 | |
JP6615348B2 (ja) | 横方向拡散金属酸化物半導体電界効果トランジスタ | |
KR20130073781A (ko) | 반도체 소자 및 그 제조 방법 | |
CN108242467B (zh) | Ldmos器件及其制作方法 | |
CN110212018B (zh) | 超结结构及超结器件 | |
US20160043199A1 (en) | Method of manufacturing semiconductor device | |
WO2016058277A1 (zh) | 一种浅沟槽半超结vdmos器件及其制造方法 | |
JP6237064B2 (ja) | 半導体装置 | |
JP7211516B2 (ja) | 半導体装置 | |
CN108074963B (zh) | 超结器件及其制造方法 | |
US20140284715A1 (en) | Method of manufacturing semiconductor device | |
KR101315699B1 (ko) | 초접합 트렌치 구조를 갖는 파워 모스펫 및 그 제조방법 | |
TWI595543B (zh) | 半導體裝置及其製造方法 | |
JP2007129086A (ja) | 半導体装置 | |
US10700172B2 (en) | Semiconductor device and method for fabricating a semiconductor device | |
KR102159418B1 (ko) | 슈퍼 정션 mosfet 및 그 제조 방법 | |
JP6062340B2 (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E90F | Notification of reason for final refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant |