JP2007129086A - 半導体装置 - Google Patents

Abstract

【課題】トレンチ絶縁膜を形成した半導体装置の耐圧を向上させる。
【課題手段】素子領域には、ｐ型半導体ピラー層１３とｎ型半導体ピラー層１４とを交互に形成してなるピラー層１５が形成される。この素子領域を囲う終端領域にトレンチ絶縁膜３１が形成され、このトレンチ絶縁膜３１の内側及び外側にも、ｐ型半導体ピラー層１３Ａ及びｎ型半導体ピラー層１４Ａが記載されている。トレンチ絶縁膜３１の第１辺３１Ａ、及び第２辺３１Ｂとは、ピラー層１３、１４の長手方向と略４５°で交わる。
【選択図】図１

Description

本発明は、半導体装置に関し、より詳しくは素子領域を囲う終端構造を有する半導体装置に関する。

パワーＭＯＳＦＥＴ等の半導体素子では、素子耐圧とオン抵抗との間にトレードオフの関係が存在し、このトレードオフを改善し、耐圧が高く低オン抵抗の半導体素子を提供することが重要な課題である。この課題を解決するＭＯＳＦＥＴの一例として、ドリフト層にスーパージャンクション構造と呼ばれる断面短冊状のｐ型ピラー層とｎ型ピラー層を横方向に交互に埋め込んだ構造が知られている（例えば、特許文献１参照）。スーパージャンクション構造はｐ型ピラー層とｎ型ピラー層に含まれるチャージ量（不純物量）を同じとすることで、擬似的にノンドープ層を作り出し、高耐圧を保持しつつ、高ドープされたｎ型ピラー層を通して電流を流すことで、材料限界を越えた低オン抵抗を実現するものである。

一方、このような半導体装置は、ＭＯＳＦＥＴのソース領域やゲート電極などが形成された素子領域と、これを囲む終端領域とから構成される。素子の耐圧を上げるため、様々な構造の終端領域の構造が提案されている。その１つに、終端領域に素子領域を囲う終端トレンチを形成し、この終端トレンチにトレンチ絶縁膜を埋め込んだ終端領域構造が知られている（例えば、特許文献２参照）。
特開２００１−１５７４４号公報 特開２００２−１７０９５５号公報

本発明は、終端領域にトレンチ絶縁膜を形成した半導体装置の耐圧を向上させた半導体装置を提供することを目的とする。

本発明の一態様に係る半導体装置は、第１導電型の第１半導体層と、第１導電型の第１半導体ピラー層と第２導電型の第２半導体ピラー層とを前記第１半導体層の表面に沿った第１の方向に交互にストライプ状に形成してなるピラー層と、前記ピラー層上に形成される半導体素子と、前記半導体素子が形成される素子領域と終端領域との境界に形成される終端トレンチと、前記終端トレンチに埋め込まれ前記素子領域と前記終端領域とを絶縁分離するトレンチ絶縁膜とを備え、前記終端トレンチは、少なくとも交差する第１辺と第２辺とを備え、前記第１の方向が前記第１辺及び第２辺と鋭角に交わるように形成されたことを特徴とする。

本発明によれば、終端領域にトレンチ絶縁膜を形成した半導体装置の耐圧を向上させた半導体装置を提供することことができる。

次に、本発明の実施の形態に係る半導体装置を、図面を参照して詳細に説明する。図１は、本実施の形態に係る半導体装置の平面図であり、図２は図１におけるＡ−Ａ’断面図を示している。なお、図１では、単純化のため、後述するゲート電極等は表記を省略している。

図１に示すように、本実施の形態の半導体装置の素子領域には、ｐ型半導体ピラー層１３、及びｎ型半導体ピラー層１４を交互にストライプ状に形成してなるスーパージャンクション構造としてのピラー層１５を有するＭＯＳＦＥＴが形成されている。そして、この素子領域を囲う終端領域には、トレンチ絶縁膜３１が例えば図１に示すように略正方形状に形成されている。またこのトレンチ絶縁膜３１の内側及び外側には、ｐ型半導体ピラー層１３、及びｎ型半導体ピラー層１４と同様のｐ型半導体ピラー層１３Ａ、ｎ型半導体ピラー層１４Ｂが、全周に亘り略均一の幅に形成されている。このように、トレンチ絶縁膜３１にピラー層１３Ａ及び１４Ａが隣接して形成されることは、素子耐圧を向上させる上で好ましい。そして、この隣接するピラー層１３Ａ、１４Ａは、素子領域を囲うトレンチ絶縁膜３１全周に亘り均一の幅に形成されていることが、素子耐圧を向上させる上で好ましい。

素子領域に形成されるｐ型半導体ピラー層１３、１４は、略正方形状に形成されたトレンチ絶縁膜３１の第１辺３１Ａ、第２辺３１Ｂ（第１辺に対し略直交）に対し、約４５度方向を長手方向として延びている。換言すれば、トレンチ絶縁膜３１の交差する２辺３１Ａ、１３Ｂに対し、同じ角度で交わるような方向に長手方向を有するように、各ピラー層１３、１４が形成されている。

図２のＡ−Ａ’断面図に示すように、ピラー層１５は、ｎ＋型ドレイン層１１の上に後述する工程により形成される。なお、ドレイン層１１の裏面には、ドレイン電極１０が形成される。このピラー層１５の上に、ｐ型ベース層１６が形成され、更にこのｐ型ベース層１６にＭＯＳＦＥＴのｎ＋型ソース層１７が形成される。そして、このｎ＋型ソース層１７とｎ型ピラー層１４とに挟まれるｐ型ベース層１６（チャネル）の上に、ゲート絶縁膜１８を介してゲート電極１９が形成されている。ｎ＋型ソース層１７とｐ型ベース層１６とは、ソース電極２０に電気的に接続される。なお、ソース電極２０は、ＭＯＳＦＥＴの非導通時に空乏層を横方向に伸ばして耐圧を向上させるため、終端領域まで延引されたフィールドプレート電極２１を備えている。なお、フィールドプレート電極２１とピラー層１５との間には、フィールドプレート絶縁膜３２が形成されている。このゲート電極１８に所定のゲート電圧が印加されると、ゲート電極１９直下のｐ型ベース層１７すなわちチャネルに反転層が形成され、ＭＯＳＦＥＴのドレイン−ソース間が導通する。これらのＭＯＳＦＥＴの形成工程は周知であるので、その詳細な説明は省略する。

このようなＭＯＳＦＥＴが形成される素子領域と終端領域との境界にトレンチＴ１が形成され、このトレンチＴ１に絶縁膜３０を介してトレンチ絶縁膜３１が形成されている。前述のように、素子領域のピラー層１３、１４の長手方向は、略正方形に形成されたトレンチ絶縁膜３１の第１辺３１Ａ、第２辺３１Ｂに対し、約４５度で鋭角に交わっている。換言すれば、トレンチ絶縁膜３１の交差する２辺３１Ａ、３１Ｂに対し、ほぼ同じ鋭角の角度をなす方向に長手方向を有するように、各ピラー層１３、１４が形成されている。この点、従来技術の半導体装置において、素子領域のピラー層の配列方向と、矩形のトレンチ絶縁膜の一辺の方向とが略同一方向とされていたのと異なっている。このような配置関係が取られていることにより、トレンチ絶縁膜３１に沿うピラー層１３Ａ、１４Ａを、素子領域に形成されるピラー層１３、１４と同時に、１つの工程で、しかも全周に亘ってほぼ均一の幅に形成することが可能になる。従来技術の構成の場合、素子領域のピラー層と平行な素子分離トレンチに対しては同様なピラー層が形成される一方、素子領域のピラー層と垂直な素子分離トレンチに対してはイオン注入が十分になされず、従ってピラー層が形成されない。このため、トレンチ絶縁膜の周囲に均一なｐｎピラー層を形成することができなかった。

次に、本実施の形態の半導体装置の製造工程を、図３〜８を参照して説明する。まず、図３に示すように、ｎ＋型ドレイン層１１となるｎ＋型基板上に、ｎ型エピタキシャル層１２を成長させる。次に図４に示すように、フォトリソグラフィ法を用いて、このｎ型エピタキシャル層１２に、トレンチ絶縁膜３１埋め込み用のトレンチＴ１、及び素子領域のピラー層１５を形成するためのトレンチＴ２を形成する。続いて図５に示すように、このトレンチＴ１、Ｔ２の側面に、砒素（Ａｓ）及びボロン（Ｂ）をイオン注入する。トレンチＴ２に対するイオン注入の角度は、例えば５°〜７°程度とする。トレンチＴ１に対しては、このトレンチＴ２に対する注入角度と異なる注入角度とはなるが、同様なイオン注入が同時になされる。

その後、１１５０℃、２４時間程度の熱処理を行うことにより、トレンチＴ１、Ｔ２で挟まれたメサ構造のｎ型エピタキシャル層１２の両側からＡｓ及びＢを同時に拡散させる。このとき、Ａｓの拡散係数よりもＢの拡散係数が１桁程度大きいことにより、図６に示すように、トレンチＴ１、Ｔ２で分断されたメサ構造のｎ型エピタキシャル層２の中央部には、拡散係数の大きいＢにより、短冊状のｐ型半導体ピラー層１３が形成され、メサ構造の表面側には、短冊状のｎ型半導体ピラー層１４が自己整合的に形成される。

一方、トレンチＴ１の側面に対しては、トレンチＴ２に対するのとは異なるイオン注入角度でイオン注入がなされるが、トレンチＴ１の直交する２辺に対しては同一の条件により注入がなされる。従って、トレンチＴ１の側面に形成されるピラー層１３Ａ、１４Ａも、全周に亘って均一の厚さとなる。

続いて、図７に示すように、トレンチＴ２に、メサ構造部分に形成されたｐ型半導体ピラー層１３と同一の不純物濃度を有するｐ型シリコンをエピタキシャル成長させてトレンチＴ２を埋める。これにより、素子領域のピラー層１５すなわちスーパージャンクション構造が完成する。更に、図８に示すように、トレンチＴ１の側面にスパッタリング等により絶縁膜３０を形成した後、シリカ粒子を含む溶液を塗布して、トレンチＴ１を充填する。その後、周知のフォトリソグラフィ法、イオン注入、ＣＶＤ法等の工程を用いることにより、ＭＯＳＦＥＴの構成要素を形成して、図１に示すようなＭＯＳＦＥＴが完成する。

以上説明した工程によれば、素子領域のスーパージャンクション構造を構成するピラー層１３、１４が形成されるのと同時に、トレンチ絶縁膜３１の周囲のピラー層１３Ａ、１４Ａが形成される。しかも、トレンチＴ１の方向が上記のような方向とされたことにより、ピラー層１３Ａ、１４ＡはトレンチＴ１全周に亘って略均一に形成され得る。

以上、発明の実施の形態を説明したが、本発明はこれに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、様々な置換、転用、追加、削除等が可能である。例えば、上記の実施の形態では、トレンチ絶縁膜３１の２辺に、ピラー層１３，１４の長手方向が同じ角度（例えば４５°）で交わるようにされていたが、２辺との交わる角が鋭角であれば、２つの角度が正確に同一である必要はない。また例えば、上記の実施の形態では、トレンチ絶縁膜３１を正方形状にしていたが、図９に示すように、一方の辺が長い長方形状にすることもできる。また、図１０に示すように、トレンチ絶縁膜３１を構成する辺が一部において鋭角（θ＜９０°）に交わるものとしてもよい。この場合、素子領域のピラー層１５の長手方向が、この２辺に略同一角度で交わるように、換言すれば、おおむね角度θの２等分線（θ／２）の方向にピラー層１５が配列されるようにすることにより、素子領域のピラー層１３，１４と、トレンチ絶縁膜３１の両側のピラー層１３Ａ、１４Ａとを同時にかつ均一の厚さに形成することが可能になる。また、上記の実施の形態は、素子領域にプレーナ型のＭＯＳＦＥＴを形成する例を示したが、これ以外にトレンチゲート型のＭＯＳＦＥＴやＩＧＢＴ等を形成する場合にも、本発明は適用可能である。

本発明の実施の形態に係る半導体装置の平面図である。 図１のＡ−Ａ’断面図である。 図１の半導体装置の製造工程を示す。 図１の半導体装置の製造工程を示す。 図１の半導体装置の製造工程を示す。 図１の半導体装置の製造工程を示す。 図１の半導体装置の製造工程を示す。 図１の半導体装置の製造工程を示す。 本発明の実施の形態の変形例を示す。 本発明の実施の形態の変形例を示す。

符号の説明

１０・・・ドレイン電極、 １１・・・ｎ＋型ドレイン層、 １２・・・ｎ型エピタキシャル層、 １３・・・ｐ型半導体ピラー層、 １４・・・ｎ型半導体ピラー層、 １５・・・ピラー層、 １６・・・ｐ型ベース層、 １７・・・ｎ＋型ソース層、１８・・・ゲート絶縁膜、 １９・・・ゲート電極、 ２０・・・フィールドプレート電極、 ３０・・・絶縁膜、 ３１・・・トレンチ絶縁膜、 ３２・・・絶縁膜。

Claims (5)

1. 第１導電型の第１半導体層と、
   第１導電型の第１半導体ピラー層と第２導電型の第２半導体ピラー層とを前記第１半導体層の表面に沿った第１の方向に交互にストライプ状に形成してなるピラー層と、
   前記ピラー層上に形成される半導体素子と、
   前記半導体素子が形成される素子領域と終端領域との境界に形成される終端トレンチと、
   前記終端トレンチに埋め込まれ前記素子領域と前記終端領域とを絶縁分離するトレンチ絶縁膜と
   を備え、
   前記終端トレンチは、少なくとも交差する第１辺と第２辺とを備え、前記第１の方向が前記第１辺及び第２辺の間で鋭角をなすように形成された
   ことを特徴とする半導体装置。
2. 前記第１の方向が前記第１辺となす角と、前記第１の方向が前記第２辺となす角とが略同一とされたことを特徴とする請求項１記載の半導体装置。
3. 前記第１辺と前記第２辺とは直交し、前記第１の方向は前記第１辺及び第２辺と４５°をなすことを特徴とする請求項１記載の半導体装置。
4. 前記ピラー層は、前記第１半導体層上にエピタキシャル層を形成し、このエピタキシャル層に所定間隔でトレンチを形成した後、このトレンチの壁面に対し第１導電型の不純物及び第２導電型の不純物をイオン注入法により所定の注入角度で注入した後熱拡散することにより形成され、
   前記終端トレンチは、前記イオン注入法によるイオン注入及び熱拡散を受けた後、絶縁膜を埋め込まれることにより形成される
   ことを特徴とする請求項１記載の半導体装置。
5. 前記終端トレンチは、その壁面に前記素子領域と同様のピラー層が形成されていることを特徴とする請求項１記載の半導体装置。

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