KR101929639B1 - 측면 확산된 금속 산화 반도체 디바이스 및 그 제조 방법 - Google Patents

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Abstract

측면 확산된 금속 산화 반도체 디바이스는, 기판(10); 상기 기판에서 매입층(buried layer region)(32); 상기 매입층 영역 위에 웰 영역(34); 상기 웰 영역 위에 게이트 영역; 상기 게이트 영역의 양면에 위치된 제1 도핑 타입을 가지는 소스 영역(41) 및 드레인 영역(43); 및 초접합 구조(super junction structure)를 포함한다. 상기 소스 영역(41)은 상기 웰 영역(34)에 위치되어 있고; 상기 드레인 영역(34)는 상기 초접합 구조에 위치된 것이고; 상기 게이트 영역은 게이트 산화 층 및 상기 게이트 산화 층 위에 게이트 전극을 포함하고; 상기 초접합 구조는 다수의 N-컬럼 및 P-컬럼을 포함하고, N-컬럼 및 P-컬럼은 상기 소스 영역 및 상기 드레인 영역 사이의 연결 선의 방향에 대하여 수직이고, 수평인 방향으로 교대로 배열된 것이고, 각각의 N-컬럼은 수직으로 돌출된 상위층 N-영역(23) 및 바닥층 N-영역을 포함하고, 각각의 P-컬럼은 수직으로 돌출된 상위층 P-영역(24) 및 바닥층 P-영역을 포함한다.

Description

측면 확산된 금속 산화 반도체 디바이스 및 그 제조 방법{LATERALLY DIFFUSED METAL OXIDE SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREFOR}
본 발명의 분야
본 발명은 반도체에 관한 것이고, 보다 특히 고전압 LDMOS 디바이스, 및 고전압 LDMOS 디바이스의 제조방법에 관한 것이다.
본 발명의 배경
측면 확산된 금속 산화 반도체(LDMOS) 디바이스(Laterally diffused metal oxide semiconductor device)는, 채널 영역 및 드레인 영역 사이의 상대적으로 약간 길게 도핑된 드리프트 영역(relatively long lightly doped drift region)이 있고, 상기 드리프트 영역은 상기 드레인과 동일한 도핑 타입을 가지고, 따라서 이는 항복 전압(breakdown voltage)의 균형을 유지하는 역할을 할 수 있음을 특징으로 한다.
초접합(super junction) LDMOS에서, 통상적인 LDMOS의 상기 약간 도핑된 드리프트 영역은, 교대로(alternatively) 배열된 N-컬럼 영역 및 P-컬럼 영역으로 대체된다. 이론적으로, P/N 컬럼 영역 사이의 전하 보상(charge compensation)으로 인하여, 상기 초접합 LDMOS의 보다 높은 항복 전압이 수득될 수 있고, N-컬럼 영역은 이의 보다 높은 도핑 농도로 인하여 보다 낮은 온-저항(lower on-resistance)을 수득할 수 있고, 이로 인하여 상기 초접합 LDMOS가 보다 높은 항복 전압 및 보다 낮은 온-저항 사이의 좋은 균형을 수득할 수 있다.
상기 초접합 LDMOS는 상기 드리프트 영역으로 PN 접합을 주입하는 것과 실질적으로 동등하다. 상기 디바이스가 상기 최대 항복 전압에서 작용한 경우에, 상기 드리프트 영역은 가능한 많이 완전하게 감소될 수 있다. 이에 따라, N-컬럼 영역이 상기 주요한 전압을 이겨내는 것 뿐만 아니라, PN 접합 인터페이스에서 공핍층(depletion layer)이 또한 전압의 일부를 이겨내고, 따라서, 상기 초접합 LDMOS는 상기 통상적인 LDMOS와 비교하여 보다 높은 항복 전압을 이길 수 있다.
상기 디바이스에 대한 보다 높은 항복 전압을 이겨내기 위해, P/N 컬럼 사이의 너비는 감소될 수 있고, P/N 컬럼의 깊이는 증가될 수 있다. 그러나, 너무 많은 깊이(too much depth)를 가지는 컬럼 영역은 예상한 대로, 상기 디바이스에 대한 내부 손상을 일으킬 수도 있는, 고-에너지 이온 주입에 의해 동반될 것이다. 게다가, 상기 고-에너지 이온 주입은 상기 컬럼 영역의 내부 불순물의 균일하지 않은 분배를 야기할 수도 있다.
본 발명의 요약
이에 따라서, 보다 높은 항복 전압을 이겨낼 수 있는 측면 확산된 금속 산화 반도체를 제공할 필요가 있다.
측면 확산된 금속 산화 반도체 디바이스는, 기판; 상기 기판에 형성된 제2 도핑 타입을 가지는 매입층 영역(buried layer region); 상기 매입층 영역 위에 형성된 상기 제2 도핑 타입을 가지는 웰 영역; 상기 웰 영역 위에 형성된 게이트 영역; 상기 게이트 영역의 양면에 위치된 제1 도핑 타입을 가지는 소스 영역 및 드레인 영역; 및 초접합 구조(super junction structure);를 포함하고, 상기 소스 영역은 웰 영역에 위치되어 있고, 상기 드레인 영역은 상기 초접합 구조에 위치되어 있고, 상기 게이트 영역은 게이트 산화 층 및 상기 게이트 산화 층 위에 형성된 게이트를 포함하고(the gate region includes a gate oxide layer and a gate formed on the gate oxide layer), 상기 제1 도핑 타입 및 상기 제2 도핑 타입은 정반대의 전도성 타입(opposite conductivity types)이고, 상기 초접합 구조는 다수의 N-컬럼 및 다수의 P-컬럼을 포함하고, 상기 다수의 N-컬럼 및 다수의 P-컬럼은 상기 소스 영역 및 상기 드레인 영역 사이의 연결 선에 대하여 수직이고, 수평인 방향을 따라 교대로 배열된 것이고(the plurality of N-columns and the plurality of P-columns are arranged alternately along a direction which is horizontal and is perpendicular to a connecting line between the source region and the drain region), 각각의 N-컬럼은 수직으로 돌출된 상위층 N-영역 및 바닥층 N-영역을 포함하고(each N-column includes a top-layer N-region and a bottom-layer N-region which are butted vertically); 각각의 P-컬럼은 수직으로 돌출된 상위층 P-영역 및 바닥층 P-영역을 포함한다.
또한, 측면 확산된 금속 산화 반도체 디바이스를 제조하는 방법을 제공할 필요가 있다.
측면 확산된 금속 산화 반도체 디바이스를 제조하는 방법은 하기의 단계를 포함한다: 기판을 제공하는 단계; 상기 기판에 제2 도핑 타입을 가지는 매입층 영역, 다수의 바닥층 N-영역 및 다수의 바닥층 P-영역을 형성하는 단계로서, 상기 바닥층 N-영역 및 상기 바닥층 P-영역은 차원 좌표계(dimensional coordinate system)에서 제1 차원 방향(first dimension direction)을 따라 교대로 배열된 것인, 단계; 에피택셜 성장 공정에 의해 상기 바닥층 N-영역, 상기 바닥층 P-영역, 및 상기 매입층 위에 에피택셜 층을 형성하는 단계(forming an epitaxial layer on the bottom-layer N-region, the bottom-layer P-region, and the buried layer by an epitaxial growth process); 상기 에피택셜 층 내로 불순물 이온 주입을 실행하고, 상위층 N-영역, 상위층 P-영역, 및 제2 도핑 타입을 가지는 웰 영역을 형성하도록 드라이브-인(drive-in)을 실행하는 단계; 여기서, 드라이브-인 후에, 각각의 상위층 N-영역은 N-컬럼을 형성하도록 수직으로 바닥층 N-영역에 인접해 있고, 각각의 상위층 P-영역은 P-컬럼을 형성하도록 수직으로 바닥층 P-영역에 인접해 있고, 상기 웰 영역은 수직으로 상기 매입층 영역에 인접해 있고; 상기 웰 영역 위에 게이트 산화 층 및 게이트를 형성하는 단계; 및 제1 도핑 타입을 가지는 소스 영역 및 드레인 영역, 및 제2 도핑 타입을 가지는 바디 리드-아웃 영역(body lead-out region)을 형성하는 단계로서, 상기 소스 영역 및 상기 드레인 영역은 상기 게이트 산화 층의 양면 위에 형성된 것이고, 상기 소스 영역 및 상기 드레인 영역 사이의 연결 선의 방향은 상기 차원 좌표계에서 제2 차원 방향(second dimension direction)인 것인, 단계.
상기 앞서 말한 LDMOS 디바이스에서, 상기 초접합 구조의 N-컬럼 및 P-컬럼은 2 회의 주입에 의해 별도로 형성되고, 즉, 바닥 N-영역/P-영역은 첫 번째 주입에 의해 형성되고, 에피택셜 공정 후에, 상위 N-영역/P-영역은 두 번째 주입에 의해 형성되고, 이로 인하여, 각각의 주입에 대한 필요로 하는 접합 깊이는 통상적인 공정에서의 깊이의 오직 절반이고, 이로 인하여 보다 깊은 P-컬럼 및 N-컬럼은 보다 낮은 주입 에너지를 사용하여 형성될 수 있고, 이에 따라 디바이스의 항복 전압을 증가시킨다. 동일한 이유로, 높은 온도 드라이브-인에 대한 시간은 보다 짧아지고, 따라서 제조 비용은 절약된다. 상기 드리프트 영역의 초접합은, 역 저항 동안에(during reverse withstanding), 상호간의 공핍(mutual depletion)을 유도하는, 상기 디바이스의 교대로 배열된 P-컬럼 및 N-컬럼의 구조를 가지고, 보다 높은 항복 전압은 순 전도 동안에(during forward conduction) 상기 드리프트 영역의 상위층 N-영역의 전도를 통해 달성된다.
선행기술에서 또는 본 발명의 실시형태에 따른 기술적 해결방안을 보다 명확하게 설명하기 위해, 선행기술 또는 실시형태를 기재하기 위한 수반하는 도면은, 하기에 간단하게 소개되어 있다. 명백하게, 하기의 설명에서의 수반하는 도면은 본 발명의 오직 몇몇의 실시형태이고, 본 분야의 통상의 기술자는 창조적인 노력 없이 수반하는 도면으로부터 다른 도면을 유도할 수 있다.
도 1은, 제1 실시형태에 따른 측면 확산된 금속 산화 반도체 디바이스의 도식적인 도면이다;
도 2는, 도 1의 상기 측면 확산된 금속 산화 반도체 디바이스를 제조하는 방법의 순서도이다;
도 3은, 제2 실시형태에 따른 측면 확산된 금속 산화 반도체 디바이스의 도식적인 도면이다;
도 4는, 도 3의 상기 측면 확산된 금속 산화 반도체 디바이스의 드리프트 영역의 횡단면도이다.
실시형태의 상세한 설명
본 발명의 상기 목적, 특징 및 장점은, 수반하는 도면에 대한 참조와 이의 상세한 실시형태를 기재함으로써 보다 명확해질 것이다.
제1 실시형태:
도 1에 나타낸 바와 같이, 제1 실시형태에 따른 측면 확산된 금속 산화 반도체 디바이스는, 기판(10), 상기 기판에 형성된 제2 도핑 타입을 가지는 매입층 영역(32), 상기 매입층 영역(32) 위에 형성된 상기 제2 도핑 타입을 가지는 웰 영역(34), 상기 웰 영역(34) 위에 형성된 게이트 영역(도 1에 나타내지 않음), 상기 게이트 영역의 양면에 위치된 제1 도핑 타입을 가지는 소스 영역(41) 및 드레인 영역(43), 및 초접합 구조를 가지는 드리프트 영역을 포함한다. 설명된 실시형태에서, 상기 제1 도핑 타입은 N-타입이고; 상기 제2 도핑 타입은 P-타입이고, 상기 기판(10)은 P-타입 기판이다. 상기 소스 영역(41)은 상기 웰 영역(43)에 위치되어 있고, 상기 드레인 영역(43)은 상기 초접합 구조에 위치되어 있다. 상기 게이트 영역은 게이트 산화 층(도 1에 나타내지 않음) 및 상기 게이트 산화 층 위에 형성된 게이트(도 1에 나타내지 않음)를 포함한다. 상기 초접합 구조는 다수의 N-컬럼 및 다수의 P-컬럼을 포함한다. 다수의 N-컬럼 및 다수의 P-컬럼은 상기 소스 영역(41) 및 상기 드레인 영역(43) 사이의 연결 선에 대하여 수직이고, 수평인 방향을 따라 교대로 배열된 것이고, 다시 말해서, 다수의 N-컬럼 및 다수의 P-컬럼은, 도 1의 2차원 좌표계의 X-축 방향을 따라 교대로 배열된 것이다(The plurality of N-columns and the plurality of P-columns are arranged alternately along a direction which is horizontal and is perpendicular to a connecting line between the source region 41 and the drain region 43, in other words, the plurality of N-columns and the plurality of P-columns are arranged alternately along an X-axis direction of a two-dimensional coordinate system XOY of FIG. 1). 각각의 N-컬럼은 수직으로 돌출된 상위층 N-영역(23) 및 바닥층 N-영역(21)을 포함하고(Each N-column includes a top-layer N-region 23 and a bottom-layer N-region 21 which are butted vertically); 각각의 P-컬럼은 수직으로 돌출된 상위층 P-영역(24) 및 바닥층 P-영역(도 1에 나타내지 않음)을 포함한다. 도 1에 설명된 상기 실시형태는 상기 웰 영역(34)에 위치된 P-타입 바디 리드-아웃 영역(44)(body lead-out region)을 더 포함하고, 상기 바디 리드-아웃 영역(44)은 상기 드레인 영역(43)에서 멀리 상기 소스 영역(41)의 한 면에 위치된 것이다(the body lead-out region 44 is located at a side of the source region 41 away from the drain region 43). 상기 바디 리드-아웃 영역(44)의 도핑 농도는 상기 웰 영역(34)의 농도보다 더 많고, 상기 드레인 영역(43)의 도핑 농도는 상위층 N-영역(23)의 농도보다 더 많다.
도 2는, 도 1의 상기 측면 확산된 금속 산화 반도체 디바이스를 제조하는 방법의 순서도이고, 상기 방법은 하기의 단계를 포함한다:
단계 S110에서, 기판이 제공된다.
상기 기판은 SOI 기판, 벌크 실리콘 기판 또는 사파이어 기판 등과 같은, 다양한 타입의 기판일 수 있다. 설명된 실시형태에서, 상기 기판(10)은 P-타입 기판이다.
단계 S120에서, 제2 도핑 타입을 가지는 매입층 영역, 다수의 바닥층 N-영역 및 다수의 바닥층 P-영역은 상기 기판에서 형성된다.
통상적인 이온 주입 또는 그 밖의 기술에 의해, P-타입 매입된 층 영역(32)은 매입된 층 P-웰로서 형성되고, 그동안에 다수의 바닥층 N-영역(21) 및 바닥층 P-영역은 상기 드리프트 영역에서 형성된다. 상기 바닥층 N-영역(21) 및 상기 바닥층 P-영역은 X-축 방향을 따라 교대로 배열된 것이다.
단계 S130에서, 에피택셜 층은, 에피택셜 성장 공정에 의해 바닥층 N-영역, 바닥층 P-영역, 및 매입층 위에 형성된 것이다.
설명된 실시형태에서, 상기 에피택셜 층은 상기 기판의 것과 동일한 도핑 타입을 가진다.
단계 S140에서, 불순물 이온 주입은 상기 에피택셜 층 내로 실행되고, 드라이브-인은 상위층 N-영역, 상위층 P-영역, 및 제2 도핑 타입을 가지는 웰 영역을 형성하기 위해 실행된다(drive-in is performed to form a top-layer N-region, a top-layer P-region, and a well region having a second doping type).
설명된 실시형태에서, 상기 상위층 N-영역(23)은 상기 바닥층 N-영역(21) 위에 형성되고, 상기 웰 영역(34)는 상기 매입층 영역(32)(매입된 층 P-웰) 위에 형성된다. 드라이브-인 후에, 각각의 상위층 N-영역(23)은 N-컬럼을 형성하도록 수직으로 바닥층 N-영역(21)에 인접해 있고, 각각의 상위층 P-영역(24)는 P-컬럼을 형성하도록 수직으로 바닥층 P-영역에 인접해 있고, 상기 웰 영역(34)는 수직으로 상기 매입층 영역에 인접해 있다.
단계 S150에서, 게이트 산화 층 및 게이트는 상기 웰 영역 위에 형성된 것이다.
상기 설명된 실시형태에서, 상기 게이트 산화 층은, 열의 산화 방법에 의해 상기 드리프트 영역(상위층 N-영역 23)에 인접한 상기 웰 영역(34)에서 형성된 것이고, 폴리실리콘은 그 다음에 증착된 것이고, 포토리소그래피 후에, 상기 게이트 산화 층과 함께 남아있는 폴리실리콘 게이트는 상기 게이트 영역을 형성한다.
단계 S160에서, 제1 도핑 타입을 가지는 소스 영역 및 드레인 영역, 및 제2 도핑 타입을 가지는 바디 리드-아웃 영역이 형성된다.
단계 S160 후에 제조된 디바이스는 도 1에 나타낸 것이고, 상기 N-타입 소스 영역(41)은 상기 웰 영역(34)에 형성된 것이고, 상기 N-타입 드레인 영역(43)은 초접합 구조에 형성된다. 상기 소스 영역(41) 및 상기 드레인 영역(43)의 연결 선 방향은 XOY 좌표계에서 Y-축 방향이다. 상기 바디 리드-아웃 영역(44)은 상기 드레인 영역(43)에서 멀리 상기 소스 영역(41)의 한 면에 위치된 것이다.
상기 앞서 말한 LDMOS 디바이스에서, 상기 초접합 구조의 N-컬럼 및 P-컬럼은 2 회의 주입에 의해 별도로 형성되고, 즉, 상기 바닥 N-영역/P-영역은 첫 번째 주입에 의해 형성되고, 에피택셜 공정 후에, 상기 상위 N-영역/P-영역은 두 번째 주입에 의해 형성되고, 각각의 주입에 대한 필요로 하는 접합 깊이는 통상적인 공정에서의 깊이의 오직 절반이고, 이로 인하여 보다 깊은 P-컬럼 및 N-컬럼은 보다 낮은 주입 에너지를 사용하여 형성될 수 있고, 따라서 상기 디바이스의 항복 전압을 증가시킨다. 동일한 이유로, 높은 온도 드라이브-인에 대한 시간은 보다 짧아지고, 따라서 제조 비용이 절약된다. 상기 드리프트 영역의 초접합은 역 저항(reverse withstanding) 동안에 상기 디바이스의 상호간의 공핍을 유도하는, 교대로 배열된 P-컬럼 및 N-컬럼의 구조를 가지고, 보다 높은 항복 전압은 순 전도 동안에(during forward conduction) 상기 드리프트 영역의 상위층 N-영역의 전도를 통해 달성된다.
제2 실시형태:
도 3은 제2 실시형태에 따른 측면 확산된 금속 산화 반도체 디바이스의 도식적인 도면이다; 도 4는 도 3의 상기 측면 확산된 금속 산화 반도체 디바이스의 드리프트 영역의 횡단면도이고, 이는 도 3 및 도 4의 투영 방향(projection directions)이 상이함을 주목해야한다. 설명된 실시형태에서, 상기 N-컬럼은 연장된 N-컬럼 및 엇갈리게 배열된 N-컬럼을 포함한다. 연장된 N-컬럼은 도 3에서 나타내는 윗 부분(top)에 노출된 상위층 N-영역(231)을 포함하고, 엇갈리게 배열된 N-컬럼은 도 3에서 나타낸 윗 부분에 노출된 상위층 N-영역(233)을 포함한다. 상기 연장된 N-컬럼은 소스 영역(41) 및 드레인 영역(43)의 연결 선 방향을 연장하고, 상기 연장된 N-컬럼은 X-축 방향을 따라 교대로 배열된 것이다. 상기 엇갈리게 배열된 N-컬럼 및 P-컬럼(상위층 P-영역(24) 및 바닥층 P-영역(22)를 포함함)은 인접한 두 개의 연장된 N-컬럼들 사이를 채운다. 상기 엇갈리게 배열된 N-컬럼 및 P-컬럼은, 소스 영역(41) 및 드레인 영역(43) 사이의 연결 선의 방향에 따라 교대로 배열된 것이다.
제2 실시형태의 초접합 구조에서, P-컬럼 및 N-컬럼 사이의 연결 선은 추가적으로 증가되고, 즉, 상기 드리프트 영역의 안으로 PN 접합의 공핍 영역(depletion region)의 구역(area)은 증가되고, 따라서 보다 높은 항복 전압이 수득될 수 있다.
상기 기재가 설명되어 있고, 특정한 실시형태에 관하여 본원에 기재되어 있을지라도, 상기 기재는 나타낸 세부사항을 한정하는 것을 의도하지 않는다. 변형은 청구범위의 범위 및 영역 등가물 내의 세부사항으로 제조될 수도 있다.

Claims (10)

  1. 기판;
    상기 기판에 형성된 제2 도핑 타입을 가지는 매입층 영역(buried layer region);
    상기 매입층 영역 위에 형성된 상기 제2 도핑 타입을 가지는 웰 영역;
    상기 웰 영역 위에 형성된 게이트 영역;
    상기 게이트 영역의 양면에 위치된 제1 도핑 타입을 가지는 소스 영역 및 드레인 영역; 및
    초접합 구조(super junction structure); 를 포함하고
    상기 소스 영역은 웰 영역에 위치되어 있고, 상기 드레인 영역은 상기 초접합 구조에 위치되어 있고, 상기 게이트 영역은 게이트 산화 층(gate oxide layer) 및 상기 게이트 산화 층 위에 형성된 게이트를 포함하고, 상기 제1 도핑 타입 및 상기 제2 도핑 타입은 정반대의 전도성 타입(opposite conductivity types)이고, 상기 초접합 구조는 다수의 N-컬럼 및 다수의 P-컬럼을 포함하고, 상기 다수의 N-컬럼 및 다수의 P-컬럼은 상기 소스 영역 및 상기 드레인 영역 사이의 연결 선에 대하여 수직이고, 수평인 방향을 따라 교대로 배열된 것이고(the plurality of N-columns and the plurality of P-columns are arranged alternately along a direction which is horizontal and is perpendicular to a connecting line between the source region and the drain region), 각각의 N-컬럼은 수직으로 돌출된(butted vertically) 상위층 N-영역 및 바닥층 N-영역을 포함하고; 각각의 P-컬럼은 수직으로 돌출된 상위층 P-영역 및 바닥층 P-영역을 포함하는 것이고,
    상기 N-컬럼은 연장된 N-컬럼(elongated N-column) 및 엇갈리게 배열된 N-컬럼(staggered N-column)을 포함하고, 상기 연장된 N-컬럼은 상기 소스 영역 및 상기 드레인 영역 사이의 연결 선의 방향을 따라 연장하고, 상기 연장된 N-컬럼은 상기 소스 영역 및 상기 드레인 영역 사이의 연결 선에 대하여 수직이고, 수평인 방향을 따라 교대로 배열된 것이고; 상기 엇갈리게 배열된 N-컬럼 및 상기 P-컬럼은 인접한 두 개의 연장된 N-컬럼들 사이를 채우고; 상기 엇갈리게 배열된 N-컬럼 및 상기 P-컬럼은 상기 소스 영역 및 상기 드레인 영역 사이의 연결 선의 방향을 따라 교대로 배열된 것인,
    측면 확산된 금속 산화 반도체 디바이스(laterally diffused metal oxide semiconductor device).
  2. 제1항에 있어서,
    상기 제1 도핑 타입은 N-타입이고; 및 상기 제2 도핑 타입은 P-타입인 것인, 측면 확산된 금속 산화 반도체 디바이스.
  3. 제2항에 있어서,
    상기 웰 영역에 위치된 P-타입 바디 리드-아웃 영역(P-type body lead-out region)을 더 포함하고, 상기 바디 리드-아웃 영역은 상기 드레인 영역에서 멀리 상기 소스 영역의 한 면에 위치된 것인, 측면 확산된 금속 산화 반도체 디바이스.
  4. 삭제
  5. 기판을 제공하는 단계;
    상기 기판에 제2 도핑 타입을 가지는 매입층 영역, 다수의 바닥층 N-영역 및 다수의 바닥층 P-영역을 형성하는 단계로서, 상기 바닥층 N-영역 및 상기 바닥층 P-영역은 2차원 좌표계(two dimensional coordinate system)에서 제1 차원 방향(first dimension direction)을 따라 교대로 배열된 것인, 단계;
    에피택셜 성장 공정에 의해 상기 바닥층 N-영역, 상기 바닥층 P-영역, 및 상기 매입층 위에 에피택셜 층을 형성하는 단계;
    상기 에피택셜 층 내로 불순물 이온 주입을 실행하고, 상위층 N-영역, 상위층 P-영역, 및 제2 도핑 타입을 가지는 웰 영역을 형성하도록 드라이브-인(drive-in)을 실행하는 단계, 여기서, 드라이브-인 후에, 각각의 상위층 N-영역은 N-컬럼을 형성하도록 수직으로 바닥층 N-영역에 인접해 있고, 각각의 상위층 P-영역은 P-컬럼을 형성하도록 수직으로 바닥층 P-영역에 인접해 있고, 상기 웰 영역은 수직으로 상기 매입층 영역에 인접해 있고;
    상기 웰 영역 위에 게이트 산화 층 및 게이트를 형성하는 단계; 및
    제1 도핑 타입을 가지는 소스 영역 및 드레인 영역, 및 제2 도핑 타입을 가지는 바디 리드-아웃 영역을 형성하는 단계로서, 상기 소스 영역 및 상기 드레인 영역은 상기 게이트 산화 층의 양면 위에 형성된 것이고, 상기 소스 영역 및 상기 드레인 영역 사이의 연결 선의 방향은 상기 2차원 좌표계에서 제2 차원 방향(second dimension direction)인 것인 단계;를 포함하고,
    상기 N-컬럼은 연장된 N-컬럼 및 엇갈리게 배열된 N-컬럼을 포함하고, 상기 연장된 N-컬럼은 상기 제2 차원 방향을 따라 연장된 것이고, 상기 연장된 N-컬럼은 상기 제1 차원 방향을 따라 교대로 배열된 것이고; 상기 엇갈리게 배열된 N-컬럼 및 상기 P-컬럼은 인접한 두 개의 연장된 N-컬럼들 사이를 채우고; 상기 엇갈리게 배열된 N-컬럼 및 상기 P-컬럼은 상기 제2 차원 방향을 따라 교대로 배열된 것인,
    측면 확산된 금속 산화 반도체 디바이스를 제조하는 방법.
  6. 제5항에 있어서,
    상기 제1 도핑 타입은 N-타입이고; 상기 제2 도핑 타입은 P-타입인 것인, 방법.
  7. 삭제
  8. 제5항에 있어서,
    상기 바디 리드-아웃 영역은 상기 드레인 영역에서 멀리 상기 소스 영역의 한 면에 위치된 것인, 방법.
  9. 제5항에 있어서,
    상기 2 차원 좌표계는 직교 좌표계(Cartesian coordinate system)인 것인, 방법.
  10. 제5항에 있어서,
    상기 에피택셜 성장 공정에 의해 상기 바닥층 N-영역, 상기 바닥층 P-영역, 및 상기 매입층 위에 에피택셜 층을 형성하는 동안에, 상기 에피택셜 층의 도핑 타입은 상기 기판의 도핑 타입과 일치하는 것인, 방법.
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