JP6062340B2 - 半導体装置およびその製造方法 - Google Patents

Description

本発明は、スーパージャンクション（以下、ＳＪという）構造を有する半導体装置およびその製造方法に関するものである。

従来より、縦型構造のＤＭＯＳ（Double-Diffused MOSFET）がセル領域に形成された半導体装置では、セル領域の外周を囲む外周領域の耐圧層が低不純物濃度のｎ^-型エピタキシャル層のみで形成されている。このため、ＤＭＯＳのリカバリ動作時に、注入電荷（注入キャリア）は、ｎ^-型エピタキシャル層からｐ型ボディ層におけるソース電極とのコンタクト部に向かって直線的に排出される。

一方、ＳＪ構造のＭＯＳＦＥＴがセル領域に形成された半導体装置では、ＭＯＳＦＥＴが形成されたセル領域と同様、外周領域の耐圧層もｐ型カラムとｎ型カラムが交互に繰り返されたＰＮカラムで形成されている（例えば、特許文献１参照）。このため、ＳＪ構造のＭＯＳＦＥＴのリカバリ動作時には、注入電荷は、ＰＮカラムを通じてｐ型ボディ層におけるソース電極とのコンタクト部に向かって排出される。

特開２００６−２７８８２６号公報

上記したように、ＤＭＯＳでは、リカバリ動作時に、注入電荷は、ｎ^-型エピタキシャル層からｐ型ボディ層におけるソース電極とのコンタクト部に向かって直線的に排出される。このため、注入電荷は比較的集中することなく排出されることになる。

しかしながら、ＳＪ構造のＭＯＳＦＥＴでは、リカバリ動作時に、注入電荷は、ＰＮカラムを通じてｐ型ボディ層におけるソース電極とのコンタクト部に向かって排出されることになるが、ｐ型半導体を好んでドリフトする。このため、図１６の矢印で記載したように、ｎ型カラムＪ１を跨ぐことなくｐ型カラムＪ２から基板表面側に注入電荷が抜け、外周領域のｐ型リサーフ層Ｊ３を介してｐ型ボディ層Ｊ４におけるソース電極Ｊ５とのコンタクト部から排出される。したがって、ＳＪ構造のＭＯＳＦＥＴは、ＤＭＯＳよりも注入電荷が集中しやすく、ｐ型ボディ層Ｊ４とソース電極Ｊ５との境界位置もしくはゲート配線Ｊ６の下方のゲート絶縁膜Ｊ７などが破壊されるという問題がある。特に、ソース電極Ｊ５のうちのｐ型ボディ層Ｊ４との接触部位における最も外周側の端部において発熱が大きくなり、破壊され易い。

なお、ここではＳＪ構造のＭＯＳＦＥＴを例に挙げて説明したが、縦型のＳＪ構造のダイオードについても同様の問題がある。

本発明は上記点に鑑みて、注入電荷の集中を緩和して、素子の破壊を抑制することができるＳＪ構造の縦型半導体素子を有する半導体装置およびその製造方法を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、半導体基板（３）の表面側に、不純物濃度が１×１０ ¹⁵ ｃｍ ^-3 〜１×１０ ¹⁶ ｃｍ ^-3 に設定された第１導電型カラム（４ｂ）および第２導電型カラム（４ａ）とが半導体基板の表面と平行に繰り返された繰り返し構造からなるＳＪ構造（４）を有する縦型半導体素子を備えた半導体装置において、空乏化しない１×１０ ¹⁷ ｃｍ ^-3 以上６×１０ ¹⁷ ｃｍ ^-3 以下のピーク不純物濃度で構成されるとともに、半導体層の表面から所定深さの位置から形成され、高不純物層と接すると共にＳＪ構造と接し、基板法線方向から見て、表面電極における高不純物層（１０）と接している部分のうち最も外周側となる第１端部（Ｐ１）と高不純物層における外周側の端部との間とオーバーラップして形成された第２導電型のディープ層（１８）を備えていることを特徴としている。

このように、高不純物層およびＳＪ構造に接触し、基板法線方向から見て第１端部から高不純物層の端部の間とオーバーラップさせられ、かつ、第２導電型不純物濃度がＳＪ構造よりも高いディープ層を備えている。このようなディープ層を備えることにより、リカバリ動作時における注入電荷の集中を緩和して素子の破壊を抑制することが可能となる。

請求項１３に記載の発明では、半導体基板の表面側に第１導電型カラムおよび第２導電型カラムとを有するＳＪ構造を形成する工程と、ディープ層の形成予定領域が開口するマスクを用いて第２導電型不純物をイオン注入することにより、ＳＪ構造の表層部に不純物注入層（２３）を形成する工程と、不純物注入層を形成したＳＪ構造の表面に第２導電型層をエピタキシャル成長させると共に、熱処理により不純物注入層内の不純物を熱拡散させてディープ層を形成する工程と、を含んでいることを特徴としている。

このように、ＳＪ構造の表層部に不純物注入層を形成するようにすれば、高加速イオン注入を行わなくても良いため、スループットを向上でき、製造工程の簡略化を図ることができる。

請求項１４に記載の発明では、半導体基板を用意する工程と、半導体基板の表面側に第１導電型カラムおよび第２導電型カラムとを有するＳＪ構造を形成する工程と、ＳＪ構造の表面に第２導電型の半導体層を形成する工程と、ディープ層の形成予定領域が開口するマスクを用いて第２導電型の半導体層の上から第２導電型不純物を高加速イオン注入することによりディープ層を形成する工程と、を含んでいることを特徴としている。

このように、第２導電型層の上から第２導電型不純物を高加速イオン注入することもできる。この場合、請求項１４のようにイオン注入によって結晶欠陥が生じた表面にエピタキシャル成長することがないため、より結晶性の良い半導体素子を得ることができる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。

本発明の第１実施形態にかかるＳＪ構造のＭＯＳＦＥＴを備えた半導体装置の上面レイアウト図である。 図１に示す半導体装置のII−II’断面図である。 図１に示す半導体装置のIII−III’断面図である。 図１に示す半導体装置のIV−IV’断面図である。 ｐ型ディープ層１８の加速電圧、中心深さ、ドーズ量およびピーク濃度とリカバリ耐量との関係を示した図である。 図２に示す断面において端部Ｐ１からの突き出し長Ｌ１を示した図である。 突き出し長Ｌ１に対する端部Ｐ１での発熱温度をシミュレーションにより解析した結果を示すグラフである。 図２に示す断面において端部Ｐ１からのオーバーラップ長Ｌ２を示した図である。 オーバーラップ長Ｌ２に対するリカバリ耐量［Ａ／μｓ］を実験により調べた結果を示すグラフである。 第１実施形態にかかる半導体装置の製造工程を示した断面図である。 本発明の第２実施形態にかかる半導体装置の製造工程を示した断面図である。 本発明の第３実施形態にかかる半導体装置の上面レイアウト図である。 本発明の第４実施形態にかかるＳＪ構造のダイオードを備えた半導体装置の断面図である。 本発明の第５実施形態にかかるＳＪ構造のＭＯＳＦＥＴを備えた半導体装置の上面レイアウト図である。 図１４に示す半導体装置のXV−XV’断面図である。 リカバリ動作時に注入電荷が移動する様子を示した半導体装置の断面図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
本発明の第１実施形態にかかる半導体装置について、図１〜図４を参照して説明する。図１〜図４に示す半導体装置は、四角形状のセル領域１に縦型半導体素子としてＳＪ構造の多数のＭＯＳＦＥＴが形成されると共に、セル領域１を囲むように外周領域２が配置された構造とされている。

図２〜図４に示すように、半導体装置は、例えばシリコンからなるｎ⁺型基板３の表面にｐ型カラム４ａおよびｎ型カラム４ｂを有するＳＪ構造４を備え、ＳＪ構造４の上にＭＯＳＦＥＴなどを構成する各部が形成されることで構成されている。ｐ型カラム４ａおよびｎ型カラム４ｂはｎ⁺型基板３の表面と平行な一方向に所定ピッチおよび所定幅で繰り返された繰り返し構造とされており、ｎ⁺型基板３の表面全面、つまりセル領域１に加えて外周領域２にも形成されている。これらｐ型カラム４ａおよびｎ型カラム４ｂについては、チャージバランスを考慮して不純物濃度や幅およびピッチを設定してあるが、同じ不純物濃度とされる場合には同幅および等ピッチで形成される。これらｐ型カラム４ａおよびｎ型カラム４ｂの不純物濃度は、例えば１×１０¹⁵〜１×１０¹⁶ｃｍ^-3に設定されている。

また、ＳＪ構造４の上にエピタキシャル成長により形成されたｐ型層５が設けられている。このｐ型層５は、セル領域１から外周領域２にわたって形成されており、外周領域２においてリサーフ層として機能する。例えば、ｐ型層５の不純物濃度は、１×１０¹⁵〜５×１０¹⁵ｃｍ^-3に設定され、本実施形態では３×１０¹⁵ｃｍ^-3に設定している。

セル領域１においては、ＳＪ構造４を有するＭＯＳＦＥＴの一例として、トレンチゲート型のＭＯＳＦＥＴを形成している。このトレンチゲート型のＭＯＳＦＥＴの各部は次のように構成されている。すなわち、図３に示すように、セル領域１におけるｐ型層５の表層部に、ｎ⁺型ソース領域６が形成されている。このｎ⁺型ソース領域６は、基板表面と平行な一方向を長手方向として延設されている。また、ｎ⁺型ソース領域６および後述するｐ型高不純物層１０を貫通してＳＪ構造４に達するように、ｎ⁺型ソース領域６と同方向を長手方向とするトレンチ７が形成されている。このトレンチ７の内壁面には、酸化膜やＯＮＯ膜などによってゲート絶縁膜８が形成されており、このゲート絶縁膜８の表面においてトレンチ７を埋め込むようにゲート電極９が形成されている。このような構造によってトレンチゲートが構成される。そして、ゲート電極９にゲート電圧が印加されたときには、ｐ型高不純物層１０のうちトレンチゲートを構成するトレンチ７の側面に接する部分であって、ｎ⁺型ソース領域６とｎ型カラム４ｂとの間に挟まれた部分にチャネルを形成するようになっている。

図１に示すようにトレンチ７は一方向を長手方向として複数本が等ピッチで平行に並べられた構成とされている。そして、図２〜図４から分かるように、本実施形態では、トレンチ７をＳＪ構造４におけるｐ型カラム４ａおよびｎ型カラム４ｂの長手方向と垂直に並べたレイアウトとしている。

また、セル領域１においては、ｐ型層５の表面から所定深さの位置まで、ｐ型層５に対してｐ型不純物がイオン注入されることで、ｐ型層５が高濃度化とされたｐ型高不純物層１０が形成されている。ｐ型高不純物層１０は、ＳＪ構造４を構成する各カラムよりも高不純物濃度とされている。例えば、ｐ型高不純物層１０の不純物濃度は、１×１０¹⁷〜１×１０¹⁸ｃｍ^-3に設定され、本実施形態では４×１０¹⁷ｃｍ^-3に設定している。

ｐ型高不純物層１０は、ｐ型ボディ層として機能すると共にＭＯＳＦＥＴのチャネルを形成するｐ型チャネル層としても機能している。ｐ型ボディ層とｐ型チャネル層とは同じイオン注入工程によって形成されていても良いが、別々のイオン注入工程によって形成されていても良い。つまり、閾値調整のために、ｐ型高不純物層１０のうちチャネルが形成されるｐ型チャネル層となる部分をｐ型ボディ層の部分と別のイオン注入工程で形成し、これらｐ型チャネル層とｐ型ボディ層のｐ型不純物濃度が異なる値とされていても良い。

このｐ型高不純物層１０は、各トレンチ７の間においてセル領域１から外周領域２に向けて設けられている。具体的には、ｐ型高不純物層１０は、トレンチ７やｎ⁺型ソース領域６の長手方向と同方向を長手方向として延設されていると共にｎ⁺型ソース領域６に沿って形成され、外周領域２で終端させられている。そして、本実施形態では、トレンチ７およびｐ型高不純物層１０については、長手方向の両先端位置が外周領域まで張り出すように形成し（図２参照）、ｎ⁺型ソース領域６についてはセル領域１内にのみ形成されるようにしてある（図３および図４参照）。このため、セル領域１内でのみＭＯＳＦＥＴが構成されるようにしてある。

また、ゲート電極９上には、当該ゲート電極９を覆うと共にｎ⁺型ソース領域６およびｐ型高不純物層１０の表面を露出させるコンタクトホールが設けられた層間絶縁膜１１が形成されている。そして、ソース電極に相当する表面電極１２がこの層間絶縁膜１１を覆うと共に、層間絶縁膜１１のコンタクトホールを介してｎ⁺型ソース領域６やｐ型高不純物層１０と接するように形成されている。表面電極１２は、セル領域１から外周領域２に入り込むように形成されており、図１に示すように略四角形状でレイアウトされ、四角形の一辺において部分的に凹まされた形状とされている。この表面電極１２の外縁部は、後述する保護膜１９によって覆われているが、外縁部よりも内側の領域は保護膜１９から露出させられており、その露出させられた領域が外部接続用のソースパッドとされる。

さらに、ｎ⁺型基板３の裏面側、つまりＳＪ構造４とは反対側の面には、ドレイン電極に相当する裏面電極１３が形成されている。このような構造により、セル領域１におけるＭＯＳＦＥＴが構成されている。このような構造のＭＯＳＦＥＴは、ゲート電極９に対して所定の電圧を印加すると、トレンチ７の側面に位置するｐ型層５にチャネルを形成し、ソース−ドレイン間に電流を流すという動作を行う。そして、ｐ型層５の下部をＳＪ構造４としているため、オン抵抗を低減しつつ、耐圧を得ることができる。

一方、外周領域２では、外周領域２のうちのセル領域１側の位置において絶縁膜１４を介してゲート配線層１５が形成されており、このゲート配線層１５がセル領域１に形成された各ＭＯＳＦＥＴのゲート電極９と電気的に接続されている。また、外周領域２における表面電極１２よりも外周側において、ｐ型層５の上にはＬＯＣＯＳ酸化膜などで構成された絶縁膜１６が形成されており、絶縁膜１４およびゲート配線層１５は、外周側では絶縁膜１６の上まで延設されている。

また、ゲート配線層１５は層間絶縁膜１１で覆われており、図２とは別断面において、層間絶縁膜１１に形成されたコンタクトホールを介して層間絶縁膜１１の上に形成されたゲートパッド１７（図１参照）に接続されている。このゲートパッド１７は、略四角形状で構成された表面電極１２の部分的に凹まされた部分に配置され、表面電極１２との間が所定距離離間するように配置されている。

そして、ゲートパッド１７の外縁部や層間絶縁膜１１を覆うように保護膜１９が形成されることで、半導体装置の表面保護が成されている。

このような構造により、外周領域２の基本構造が構成されている。そして、本実施形態では、このような基本構造に加えて、さらに電荷集中を緩和するためのｐ型ディープ層１８を備えている。ｐ型ディープ層１８は、図１に示すように、半導体装置の上方（基板法線方向）から見て、表面電極１２の外縁部を１周囲むように形成されている。より詳しくは、図２に示すように、ｐ型ディープ層１８は、ｐ型高不純物層１０とＳＪ構造４との間において、これらに接するように形成されている。ｐ型ディープ層１８のピーク濃度の深さがｐ型高不純物層１０のピーク濃度の深さよりも深いところが特徴である。また、ｐ型ディープ層１８は、ｐ型高不純物層１０とオーバーラップさせられている（図２参照）。

ｐ型ディープ層１８は、ｐ型不純物濃度が少なくともｐ型層５（より詳しくは、ｐ型層５のうちの外周領域２に位置するリサーフ層として機能する部分）よりも濃く設定されている。このため、ｐ型ディープ層１８は、ｐ型層５よりも内部抵抗が小さくなり、ＭＯＳＦＥＴのリカバリ動作時に、外周領域２におけるｐ型層５を通じて移動する注入電荷がｐ型高不純物層１０に移動して表面電極１２に排出される際の通過経路となる。また、従来ではｐ型層５の表面側に集中していた電荷をｐ型ディープ層１８の深さ方向の広範囲において取り込めるため、ｐ型層５の表面側への電荷の集中を抑制できる。ｐ型ディープ層１８がｐ型高不純物層１０を介さずに表面電極１２に接続している場合や、ｐ型ディープ層１８が表面から形成された場合は電荷を分散する効果は低減する。またｐ型ディープ層１８は空乏化しないことが望ましい。空乏化しないことにより、電荷を分散する効果が高まるだけでなく、ゲート絶縁膜８の電界が抑制される。したがって、ｐ型層５の表面側、特に表面電極１２におけるｐ型高不純物層１０との接触部位のうちの最も外周側の端部Ｐ１において発熱を抑制でき、ゲート絶縁膜８や表面電極１２とｐ型高不純物層１０との境界位置などの破壊を抑制できる。

また、ｐ型ディープ層１８は、ｐ型不純物濃度が少なくともｐ型カラム４ａおよびｎ型カラム４ｂで構成されるＳＪ構造４よりも高不純物濃度とされている。ｐ型ディープ層１８を低不純物濃度にすると、ｐ型ディープ層１８の不純物濃度よりも注入電荷密度が上回るようになり、注入電荷を分散する効果が低減され、リカバリ耐量を低減させることになる。このため、ｐ型ディープ層１８のｐ型不純物濃度をＳＪ構造４よりも高不純物濃度にしている。

さらに、ｐ型ディープ層１８を所定深さの位置から形成しているが、注入電荷を分散する効果は、ｐ型ディープ層１８の深さについても依存性を有している。すなわち、ｐ型ディープ層１８の深さが浅いと、注入電荷を深さ方向に分散する効果が低下し、リカバリ耐量を低下させる要因になる。このため、ｐ型ディープ層１８を所定深さ以上としている。

具体的に、加速電圧［ｋｅＶ］およびドーズ量［ｃｍ^-2］を変化させて、ｐ型ディープ層１８の中心深さおよびピーク濃度を調整してリカバリ耐量を調べたところ、図５に示す結果が得られた。

この図に示すように、ｐ型ディープ層１８の不純物濃度および中心深さに依存してリカバリ耐量が変化している。ｐ型ディープ層１８がない場合には、３０Ａ／μｓであるのに比べて、ｐ型ディープ層１８を形成することで、少なくとも２００Ａ／μｓまでリカバリ耐量を増加させられている。そして、例えばリカバリ耐量３００Ａ／μｓ以上を定格とする場合、ｐ型ディープ層１８の不純物濃度を１×１０¹⁷ｃｍ^-3以上に設定すれば、定格となるリカバリ耐量以上の耐量を得ることが可能となる。さらに、ｐ型ディープ層１８の不純物濃度を１×１０¹⁷ｃｍ^-3以上に設定しつつ、中心深さを２．０μｍ以上にすると１０００Ａ／μｓ以上のリカバリ耐量を見込むことができた。

したがって、本実施形態では、ｐ型ディープ層１８の不純物濃度を１×１０¹⁷ｃｍ^-3以上に設定しつつ、ｐ型ディープ層１８の中心深さを２．０μｍ以上に設定し、１０００Ａ／μｓ以上のリカバリ耐量が得られるようにしている。

また、ｐ型ディープ層１８は、ｐ型不純物濃度がｐ型高不純物層１０よりも薄く設定されていることが望ましい。このため、ｐ型ディープ層１８に取り込まれた電荷は、ｐ型層５よりも低抵抗かつｐ型高不純物層１０よりも高抵抗となるｐ型ディープ層１８内を高速ではなく比較的緩やかに移動してｐ型高不純物層１０に辿り着くようにできる。したがって、ｐ型高不純物層１０に高速で移動する場合と比較して、よりｐ型ディープ層１８とｐ型高不純物層１０との接続部位で電荷が集中することを緩和でき、当該部位での破壊を抑制できるようにしている。

このように、ｐ型ディープ層１８を備えることにより、リカバリ動作時における注入電荷の集中を緩和して素子の破壊を抑制することが可能となる。この効果は、ｐ型ディープ層１８を、ｐ型高不純物層１０およびＳＪ構造４に接触させつつ半導体装置の上方から見てｐ型高不純物層１０とオーバーラップさせ、ｐ型不純物濃度がｐ型層５よりも高く、ｐ型高不純物層１０よりも低くすれば得られる。ただし、ｐ型ディープ層１８の内外周それぞれの端部の位置に応じて上記効果の高さが変わってくる。このため、後述する実験結果に基づいてｐ型ディープ層１８の内外周それぞれの端部の位置を設定するのが好ましい。

まず、図６および図７を参照して、ｐ型ディープ層１８の外周側の端部の位置と発熱との関係について説明する。

リカバリ動作時に最も発熱が生じると考えられる場所は、注入電荷が最も集中すると考えられる端部Ｐ１である。このため、図６に示すように、端部Ｐ１からｐ型ディープ層１８の外周側の端部までの距離を突き出し長Ｌ１［μｍ］と定義し、ｐ型ディープ層１８のドーズ量（つまり不純物濃度）を変えて突き出し長Ｌ１と端部Ｐ１での発熱温度との関係をシミュレーションにて求めた。図７は、その結果を示したグラフである。この図に示すように、突き出し長Ｌ１に応じて端部Ｐ１での発熱温度が変化しており、突き出し長Ｌ１が大きくなるほど端部Ｐ１での発熱温度が低下している。ｐ型ディープ層１８のドーズ量を１×１０¹³ｃｍ^-2と１×１０¹⁴ｃｍ^-2とに変更した場合、ｐ型ディープ層１８のドーズ量が多い方が発熱温度が低くなったが、いずれのでも同様に、突き出し長Ｌ１が大きくなるほど発熱温度が低下するという傾向を示していた。

したがって、ｐ型ディープ層１８の外周側の端部については、端部Ｐ１からの突き出し長Ｌ１が長くなるほど発熱温度を低くでき、より端部Ｐ１およびその近傍での破壊を抑制することが可能になる。

ただし、半導体装置の上方から見て、ｐ型ディープ層１８の外周側の端部を表面電極１２やゲートパッド１７、ゲート配線層１５における外周側の端部、要はドレイン・ソース間降伏電圧（耐圧）を測定する際に接地電位となる最外部よりも外側にすると、逆に耐圧を低下させることになる。このため、表面電極１２やゲートパッド１７、ゲート配線層１５のうち最も外周側に位置している方における外周側の端部よりもｐ型ディープ層１８の外周側の端部が内側に配置されるようにすることが望ましい。

また、半導体装置の上方から見て、ｐ型ディープ層１８の外周側の端部がｐ型高不純物層１０の端部よりも内側に配置されると、ｐ型ディープ層１８ではなくｐ型高不純物層１０に注入電荷が引き込まれる。このため、ｐ型ディープ層１８の外周側の端部が少なくともｐ型高不純物層１０の端部よりも外側に配置されるようにしている。

次に、図８および図９を参照して、ｐ型ディープ層１８の内周側の端部の位置とリカバリ耐量との関係について説明する。

上記したように、ｐ型ディープ層１８は、電荷を深さ方向の広範囲で取り込んだのち、比較的緩やかにｐ型高不純物層１０に辿り着くようにしている。このため、所望の内部抵抗となるように、ある程度の濃度および幅であることが必要である。ｐ型ディープ層１８の濃度については、ｐ型層５よりも高く、かつ、ｐ型高不純物層１０よりも低く設定してあるが、ｐ型ディープ層１８の幅についても、リカバリ耐量を考慮して設定するのが好ましい。

そこで、ｐ型ディープ層１８の幅とリカバリ耐量との関係について調べた。具体的には、リカバリ耐量を得るためには、半導体装置の上方から見て、ｐ型ディープ層１８の内周側の端部が端部Ｐ１よりも内側にあることが必要である。このため、図８に示すように、ｐ型ディープ層１８の内周側の端部から端部Ｐ１までのｐ型ディープ層１８とｐ型高不純物層１０とのオーバーラップ量をオーバーラップ長Ｌ２と定義し、リカバリ耐量［Ａ／μｓ］との関係について実験により求めた。図９は、その結果を示したグラフである。

この図に示すように、オーバーラップ長Ｌ２に応じてリカバリ耐量が変化している。オーバーラップ長Ｌ２が小さいときにはリカバリ耐量が小さい。これはｐ型ディープ層１８がｐ型高不純物層１０との接続が小さくなり、表面電極１２の電位から浮いたフローティング状態となって電荷の拡散効果が弱まったためと考えられる。つまり、オーバーラップ長Ｌ２が小さく、表面電極１２の電位から浮いたフローティング状態になると、注入電荷がｐ型ディープ層１８に入らずに直接ｐ型高不純物層１０から排出され、リカバリ耐量が低下する。一方、オーバーラップ長Ｌ２が７〜１３μｍのときに最もリカバリ耐量が大きくなり、オーバーラップ長Ｌ２が更に増加すると抵抗成分が減少するため再びリカバリ耐量が低下していた。このようにオーバーラップ長Ｌ２には最適条件がある。この実験は、ｐ型ディープ層１８のドーズ量を１×１０¹⁴ｃｍ^-2として行ったが、他の濃度についてもオーバーラップ長Ｌ２とリカバリ耐量の変化の関係は上記と同様になる。そして、オーバーラップ長Ｌ２が所定範囲となるときに高いリカバリ耐量を得られることが分かる。例えば、リカバリ耐量が６００Ａ／μｓ以上を得るのであれば、オーバーラップ長Ｌ２を４〜１３μｍの範囲に設定すればよい。

このように、オーバーラップ長Ｌ２を所定範囲、例えば６〜１２μｍに設定することで、高いリカバリ耐量を得ることが可能となる。なお、図９に示した結果は、ｐ型ディープ層１８が表面電極１２に直接接触する構造であるとリカバリ耐量を低下させてしまうことを示唆している。このため、ｐ型ディープ層１８についてはｐ型高不純物層１０を介して表面電極１２に接続されるようにしてあり、これによりリカバリ耐量の低下を抑制している。

続いて、上記のように構成される本実施形態の半導体装置の製造方法について、図１０を参照して説明する。なお、本実施形態の半導体装置では、ｐ型カラム４ａやｎ型カラム４ｂの長手方向とトレンチゲートの長手方向とが垂直とされているが、ここでは製造方法を分かり易くするために、これらを平行にして図示してある。

まず、図１０（ａ）に示すように、表面および裏面を有するｎ⁺型基板３を用意したのち、ｎ⁺型基板３の表面にｎ型エピタキシャル層２０を形成する。続いて、図示しないｐ型カラム４ａの形成予定位置が開口するマスクを用いてｎ型エピタキシャル層２０をエッチングする。これにより、図１０（ｂ）に示すようにｎ型エピタキシャル層２０のうちのｎ型カラム４ｂの形成位置のみが残され、ｐ型カラム４ａの形成予定位置にトレンチ２１が形成される。このとき、トレンチ２１の深さがｎ型エピタキシャル層２０の厚み分となるようにエッチングしても良いが、ｎ型エピタキシャル層２０が所望厚さ残るようにトレンチ２１の深さを設定しても良い。

次に、図１０（ｃ）に示すように、トレンチ２１内を埋め込むようにｎ型エピタキシャル層２０の上にｐ型エピタキシャル層２２を形成する。そして、図１０（ｄ）に示すように、平坦化研磨を行うことで、ｎ型エピタキシャル層２０およびｐ型エピタキシャル層２２を所定量除去する。これにより、ｎ型エピタキシャル層２０によってｎ型カラム４ｂが構成され、ｐ型エピタキシャル層２２によってｐ型カラム４ａが構成されて、ＳＪ構造４が完成する。

さらに、フォト工程によってｐ型ディープ層１８の形成予定位置が開口する図示しないマスクを配置したのち、そのマスクを用いてｐ型不純物をイオン注入する。これにより、図１０（ｅ）に示すように、ｐ型カラム４ａおよびｎ型カラム４ｂの表面にｐ型ディープ層１８を形成する為の不純物注入層２３が形成される。そして、図１０（ｆ）に示すように、ｐ型層５をエピタキシャル成長させたのち、熱処理を行うことで不純物注入層２３内のｐ型不純物を熱拡散させ、ｐ型カラム４ａおよびｎ型カラム４ｂの表層部からｐ型層５内に至るｐ型ディープ層１８を形成する。

その後は、従来と同様のＭＯＳＦＥＴの製造工程を経て、図１０（ｇ）に示すようにＳＪ構造のトレンチゲート型のＭＯＳＦＥＴを備えた半導体装置が完成する。

以上説明したように、ｐ型高不純物層１０およびＳＪ構造４に接触し、半導体装置の上方から見て端部Ｐ１からｐ型高不純物層１０の端部の間とオーバーラップさせるようにｐ型ディープ層１８を設けている。また、ｐ型ディープ層１８のｐ型不純物濃度をｐ型層５よりも高く、かつ、ｐ型高不純物層１０よりも低くしている。このようなｐ型ディープ層１８を備えることにより、リカバリ動作時における注入電荷（注入キャリア）の集中を緩和して素子の破壊を抑制することが可能となる。

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して半導体装置の製造方法を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

本実施形態にかかる半導体装置の製造方法について、図１１を参照して説明する。まず、図１１（ａ）〜（ｄ）に示す工程において、第１実施形態で説明した図１０（ａ）〜（ｄ）と同様の工程を行う。そして、図１１（ｅ）に示す工程では、ｐ型ディープ層１８を形成するためのｐ型不純物のイオン注入の前に、ＳＪ構造４の上にｐ型層５をエピタキシャル成長させる。その後、フォト工程によってｐ型ディープ層１８の形成予定位置が開口する図示しないマスクを配置したのち、そのマスクを用いてｐ型層５の上からｐ型不純物を高加速イオン注入によって注入する。これにより、図１１（ｆ）に示すようにｐ型ディープ層１８が形成される。この後は、従来と同様のＭＯＳＦＥＴの製造工程を経て、図１１（ｇ）に示すようにＳＪ構造のトレンチゲート型のＭＯＳＦＥＴを備えた半導体装置が完成する。

以上説明したように、ｐ型ディープ層１８を形成するためのｐ型不純物のイオン注入の前に、ｐ型層５をエピタキシャル成長させ、その後、ｐ型ディープ層１８を高加速イオン注入によって形成することもできる。このような製造方法の場合、第１実施形態と比較して、高加速イオン注入が行える装置が必要になるため、第１実施形態のような高加速イオン注入が無いことによる製造工程の簡略化を図ることはできない。しかし、第１実施形態のようにインプラによって結晶欠陥が生じた表面にエピタキシャル成長することがないため、より結晶性の良いリサーフ層を得ることができる。

なお、この製造方法の場合、ｐ型ディープ層１８をｐ型層５の表面から形成することもできる。しかしながら、ｐ型ディープ層１８をｐ型層５の表面から形成すると、ｐ型層５の表面まで欠陥が形成されることから、欠陥修復のための熱処理が必要になる。このため、本実施形態の方法によれば、ｐ型ディープ層１８を形成する為の熱処理が必要なくなり、熱処理を行うとしてもその処理時間を短くすることが可能となる。

（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対してｐ型ディープ層１８の上面レイアウトを変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

本実施形態にかかる半導体装置の構成について、図１２を参照して説明する。この図に示すように、本実施形態では、ｐ型ディープ層１８を表面電極１２の外縁部を１周囲むように形成しているのに加えて、ゲートパッド１７のうち表面電極１２と対向していない辺の外縁部にも形成している。つまり、半導体装置の上方から見て、ゲートパッド１７の外縁部も囲うようにｐ型ディープ層１８を形成している。

ゲート絶縁膜８や表面電極１２とｐ型高不純物層１０との境界位置などの破壊を抑制するには、ｐ型ディープ層１８が表面電極１２の外縁部を１周囲むように形成されていれば良い。しかしながら、ゲートパッド１７の下方にもＳＪ構造４が構成されており、リカバリ動作時にはそのゲートパッド１７の下方に位置するｐ型カラム４ａからも注入電荷が移動してくる。したがって、ゲートパッド１７のうち表面電極１２と対向していない辺の外縁部にもｐ型ディープ層１８を形成することで、ゲートパッド１７の下方に存在する注入電荷を分散することで集中を抑制できリカバリ耐量を向上させることができる。

（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、セル領域１にＭＯＳＦＥＴではなくダイオードを形成する場合について説明する。なお、ダイオードを形成する場合であっても、半導体装置の基本構造は似ているため、第１実施形態に対して変更される部分についてのみ説明する。

本実施形態にかかる半導体装置の構成について、図１３を参照して説明する。図１３に示すように、本実施形態では、セル領域１におけるｐ型層５をアノード領域、ｐ型高不純物層１０をアノードコンタクトとし、ｎ型カラム４ｂおよびｎ⁺型基板３をカソード領域とするＰＮダイオードが構成されている。表面電極１２は、ｐ型高不純物層１０に接触させられたアノード電極として機能し、保護膜１９にて外縁部が覆われているが、それよりも内側は露出させられて外部接続用のアノードパッドとして機能する。また、裏面電極１３がカソード電極として機能する。その他、ＭＯＳＦＥＴに備えられていたゲート電極構造やゲート配線層、ｎ⁺型ソース領域などが無くなっている点が異なっているが、残りの部分は第１実施形態に示す半導体装置と同様である。このようにして、ＳＪ構造４のダイオードを備えた半導体装置が構成されている。

このような構成の半導体装置にも、ｐ型ディープ層１８を備えてある。このため、第１実施形態と同様、リカバリ動作時における注入電荷の集中を緩和して素子の破壊を抑制できるという効果が得られる。

なお、本実施形態の場合、ｐ型ディープ層１８を端部Ｐ１とｐ型高不純物層１０の端部との間とオーバーラップさせるようにすれば、上記効果を得られる。また、ｐ型ディープ層１８の突き出し長Ｌ１については、第１実施形態と同様、端部Ｐ１からｐ型ディープ層１８の外周側の端部までの距離で定義でき、突き出し長Ｌ１が長くなるほど端部Ｐ１での発熱温度を低下させられ、破壊抑制の効果を高められる。一方、オーバーラップ長Ｌ２については、ｐ型ディープ層１８の内周側の端部からｐ型高不純物層１０の外周側の端部までのｐ型ディープ層１８とｐ型高不純物層１０のオーバーラップ量で定義できる。そして、オーバーラップ長Ｌ２を所望範囲、例えば６〜１２μｍに設定することで、高いリカバリ耐量を得ることができる。

（第５実施形態）
本発明の第５実施形態について説明する。本実施形態は、セル領域１の中央部にゲートパッド１７を配置したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

本実施形態にかかる半導体装置の構成について、図１４および図１５を参照して説明する。図１４に示すように、本実施形態では、セル領域１における中央位置にゲートパッド１７を配置している。このような構造では、ゲートパッド１７が形成された位置や、ゲートパッド１７に繋がる引出配線部１７ａにおいて、図１４に示すように基板法線方向から見てｐ型高不純物層１０が分断された構造となる。つまり、セル領域１内において、部分的にｐ型高不純物層１０が切り欠かれた構造となる。このため、図１４および図１５に示すように、ｐ型高不純物層１０が分断された箇所にも、ｐ型ディープ層１８を形成するようにしている。

このように、ｐ型高不純物層１０が分断された構造となる場合に、その分断された箇所にもｐ型ディープ層１８を形成することで、リカバリ耐量の低下を抑制することが可能となる。

（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。

例えば、第１〜第３実施形態では、ＭＯＳＦＥＴとして、トレンチゲート型のものを例に挙げて説明したが、プレーナ型のものであっても良い。その場合、エピタキシャル成長でｐ型層５を全面に形成するのではなく、ｎ型層をエピタキシャル成長させ、必要な部位にｐ型不純物をイオン注入することでｐ型層５を形成すれば良い。具体的には、セル領域１ではチャネルが形成されるボディ領域、外周領域２ではリサーフ層となる領域にｐ型不純物をイオン注入してｐ型層５を形成すれば良い。

また、上記第１実施形態において、ソース電極となる表面電極１２やゲートパッド１７のレイアウトの一例を示したが、他のレイアウトであっても良い。例えば、ゲートパッド１７を表面電極１２の中央位置に配置し、表面電極１２の外周側からゲートパッド１７に向けて延設された引出配線が設けられる構造とされる場合がある。この場合、ゲートパッド１７からの引出配線の配置スペースを空けて表面電極１２がレイアウトされることになるが、このような場合でも、ゲートパッド１７や引出配線と表面電極１２との境界に沿ってｐ型ディープ層１８を形成すれば良い。

また、上記第１〜第３実施形態では、トレンチ７の長手方向とｐ型カラム４ａやｎ型カラム４ｂの長手方向を垂直にしたが、これらを平行にしても良い。つまり、ゲート電極９とｐ型カラム４ａやｎ型カラム４ｂの長手方向を同じにしても良い。この場合、ｎ型カラム４ｂ内にトレンチ７が形成されるようにすれば良い。勿論、プレーナ型のＭＯＳＦＥＴとする場合にも、ゲート電極９とｐ型カラム４ａやｎ型カラム４ｂの長手方向を同じにしても良い。

また、上記第１〜第３実施形態では、ＳＪ構造４をトレンチエピ方式で形成しているが、積層エピ方式で形成しても構わない。例えば、ｎ型エピタキシャル層２２の一部を形成したのち、ｐ型不純物をイオン注入してｐ型カラム４ａの一部を形成するという工程を繰り返すことで、ＰＮカラムを形成しても良い。

また、リサーフ層を構成するｐ型層５をエピタキシャル成長で形成しているが、イオン注入と拡散により形成してもよい。さらに、リサーフ層を構成するために、ＳＪ構造４の上に半導体層としてｐ型層５を形成したが、リサーフ層は必須ではないため、ｐ型層５ではなく、半導体層としてｎ型層を形成することもできる。

また、上記各実施形態において、ＰＮカラムは半導体基板３の表面と平行にｐ型カラム４ａとｎ型カラム４ｂとが繰り返された繰り返し構造であれば良く、ｐ型カラム４ａをｎ型カラム４ｂ中にドット状に形成してた構造としても良い。

また、上記実施形態では、ｐ型ディープ層１８を表面電極１２の外縁部を１周囲んで形成された構造としたが、必ずしも１周囲んでいる必要はない。

また、上記第１〜第３実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを備える半導体装置を例に挙げて説明した。しかしながら、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴを備える半導体装置に対しても本発明を適用することができる。

さらに、上記第５実施形態では、ｐ型高不純物層１０が分断された構造の一例としてゲートパッド１７をセル領域１の中央位置に配置する場合を例に挙げたが、他のｐ型高不純物層１０が分断された構造であっても良い。すなわち、基板法線方向から見てｐ型高不純物層１０が分断された構造において、分断された箇所にｐ型ディープ層１８を備えた構造とすることで、他の構造であってもリカバリ耐量の低下を抑制できる。例えば、単にＬＯＣＯＳ酸化膜などによってｐ型高不純物層１０が分断された構造などについて、ｐ型高不純物層１０が分断された箇所にｐ型ディープ層１８を備えた構造を適用できる。

１ セル領域
２ 外周領域
３ ｎ⁺型基板（半導体基板）
４ ＳＪ構造
５ ｐ型層
１０ ｐ型高不純物層
１２ 表面電極
１３ 裏面電極
１５ ゲート配線層
１８ ｐ型ディープ層

Claims (14)

1. 表面および裏面を有する第１導電型の半導体基板（３）と、
   前記半導体基板の表面側に、不純物濃度が１×１０ ¹⁵ ｃｍ ^-3 〜１×１０ ¹⁶ ｃｍ ^-3 に設定された第１導電型カラム（４ｂ）および第２導電型カラム（４ａ）とが前記半導体基板の表面と平行に繰り返された繰り返し構造からなるスーパージャンクション構造（４）と、
   前記半導体基板の外周側を外周領域（２）、該外周領域の内側を縦型半導体素子が形成されるセル領域（１）として、前記セル領域および前記外周領域において前記スーパージャンクション構造の上に形成された第２導電型の半導体層（５）と、
   前記セル領域において前記スーパージャンクション構造の上の前記半導体層に形成され、前記半導体層よりも高不純物濃度とされた第２導電型の高不純物層（１０）と、
   前記セル領域から前記外周領域に入り込んで形成され、前記高不純物層に接して形成された表面電極（１２）と、
   前記半導体基板の裏面側に電気的に接続された裏面電極（１３）と、
   空乏化しない１×１０ ¹⁷ ｃｍ ^-3 以上６×１０ ¹⁷ ｃｍ ^-3 以下のピーク不純物濃度で構成されるとともに、前記半導体層の表面から所定深さの位置から形成され、前記高不純物層と接すると共に前記スーパージャンクション構造と接し、基板法線方向から見て、前記表面電極における前記高不純物層と接している部分のうち最も外周側となる第１端部（Ｐ１）と前記高不純物層における外周側の端部との間とオーバーラップして形成された第２導電型のディープ層（１８）と、を有していることを特徴とする半導体装置。
2. 前記半導体層は、前記外周領域ではリサーフ層を構成している第２導電型層（５）であることを特徴とする請求項１に記載の半導体装置。
3. 前記ディープ層は、前記表面電極の外縁部を１周囲んで形成されていることを特徴とする請求項１または２に記載の半導体装置。
4. 前記ディープ層は、前記高不純物層よりも低不純物濃度であることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。
5. 前記ディープ層における前記半導体層の表面からの中心深さが２μｍ以上であることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
6. 前記縦型半導体素子は、前記表面電極をソース電極、前記裏面電極をドレイン電極とするＭＯＳＦＥＴであり、
   第１導電型カラムおよび第２導電型カラムとが前記半導体基板の表面と平行な一方向に繰り返された繰り返し構造からなるスーパージャンクション構造と、
   前記セル領域には、前記半導体基板の表面と平行な一方向を長手方向として延設されたゲート電極（９）が備えられていると共に、前記表面電極に接する第１導電型のソース領域（６）が前記ゲート電極と同方向を長手方向として形成され、
   前記外周領域には、前記第１端部よりも外周側において、前記高不純物層および前記スーパージャンクション構造の上に前記ゲート電極に接続されるゲート配線層（１５）が備えられていることを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置。
7. 前記ディープ層における外周側の端部は、前記表面電極のうち最も外周側の端部と前記ゲート配線層に接続されるゲートパッド（１７）のうち最も外周側の端部とのうち、いずれか最も外周側に位置している方の端部よりも内側に配置されていることを特徴とする請求項５に記載の半導体装置。
8. 前記表面電極と前記ゲートパッドとは所定間隔離間して配置されており、
   前記ディープ層は、前記基板法線方向から見て、前記表面電極と前記ゲートパッドの境界に沿って形成されていることを特徴とする請求項７に記載の半導体装置。
9. 前記ディープ層は、前記基板法線方向から見て、前記ゲートパッドの外縁部も囲んで形成されていることを特徴とする請求項７または８に記載の半導体装置。
10. 前記縦型半導体素子は、前記表面電極をアノード電極、前記裏面電極をカソード電極とするダイオードであり、
    前記セル領域には、前記高不純物層がアノードコンタクトとして形成されていることを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置。
11. 前記ディープ層における内周側の端部は、前記第１端部より４μ〜１３μｍ内周側であることを特徴とする請求項１ないし１０のいずれか１つに記載の半導体装置。
12. 前記高不純物層が前記半導体基板の平面方向において分断されており、この分断された箇所にも前記ディープ層が形成されていることを特徴とする請求項１ないし１１のいずれか１つに記載の半導体装置。
13. 請求項１ないし１１のいずれか１つに記載の半導体装置の製造方法であって、
    前記半導体基板を用意する工程と、
    前記半導体基板の表面側に前記第１導電型カラムおよび前記第２導電型カラムとを有するスーパージャンクション構造を形成する工程と、
    前記ディープ層の形成予定領域が開口するマスクを用いて第２導電型不純物をイオン注入することにより、前記スーパージャンクション構造の表層部に不純物注入層（２３）を形成する工程と、
    前記不純物注入層を形成した前記スーパージャンクション構造の表面に前記第２導電型層をエピタキシャル成長させると共に、熱処理により前記不純物注入層内の不純物を熱拡散させて前記ディープ層を形成する工程と、を含んでいることを特徴とする半導体装置の製造方法。
14. 請求項１ないし１１のいずれか１つに記載の半導体装置の製造方法であって、
    前記半導体基板を用意する工程と、
    前記半導体基板の表面側に前記第１導電型カラムおよび前記第２導電型カラムとを有するスーパージャンクション構造を形成する工程と、
    前記スーパージャンクション構造の表面に前記第２導電型の半導体層を形成する工程と、
    前記ディープ層の形成予定領域が開口するマスクを用いて前記第２導電型の半導体層の上から第２導電型不純物を高加速イオン注入することにより前記ディープ層を形成する工程と、を含んでいることを特徴とする半導体装置の製造方法。

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