KR20150000815A - 반도체 장치 - Google Patents

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겐타로 이케다
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Abstract

실시 형태의 반도체 장치는, 제1 금속 기판과, 제1 금속 기판과 분리된 제2 금속 기판과, 제1 금속 기판 상에 설치되는 실리콘 반도체의 노멀리 오프 트랜지스터와, 제2 금속 기판 상에 설치되는 질화물 반도체의 노멀리 온 트랜지스터를 구비한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
<관련 출원의 상호 참조>
본 출원은 2013년 6월 25일에 출원된 일본 특허 출원 제2013-133108호에 기초하고, 그 우선권의 이익을 주장하며, 그 전체 내용은 본 명세서에서 참조로 원용된다.
본원에 설명된 실시 형태는 일반적으로 반도체 장치에 관한 것이다.
차세대의 파워 반도체 디바이스용 재료로서 Ⅲ족 질화물, 예를 들면 GaN(질화갈륨)계의 질화물 반도체가 기대되고 있다. GaN계의 반도체 디바이스는 Si(실리콘)에 비해 넓은 밴드 갭을 구비하고, Si의 반도체 디바이스에 비해, 높은 내압 및 낮은 손실을 실현할 수 있다.
GaN계의 트랜지스터에서는, 일반적으로, 2차원 전자 가스(2DEG)를 캐리어로 하는 HEMT(High Electron Mobility Transistor) 구조가 적용된다. 통상의 HEMT에서는, 게이트에 전압을 인가하지 않아도 도통되는 노멀리 온 트랜지스터가 된다. 이 때문에, 게이트에 전압을 인가하지 않는 한 도통하지 않는 노멀리 오프 트랜지스터를 실현하는 것이 곤란하다는 문제가 있다.
수백V 내지 1천V라는 큰 전력을 다루는 전원 회로 등에서는, 안전면을 중시하여 노멀리 오프 동작이 요구된다. 따라서, 질화물 반도체의 노멀리 온 트랜지스터와 실리콘 반도체의 노멀리 오프 트랜지스터를 동일 기판 상에 캐스코드 접속하여, 노멀리 오프 동작을 실현하는 회로 구성이 제안되고 있다.
그러나, 이와 같은 회로 구성에 있어서는, 소비 전력이 큰 노멀리 온 트랜지스터에서의 발열이, 다른 소자의 동작에 영향을 주어, 특성이 변동될 우려가 있다.
도 1은 제1 실시 형태의 반도체 장치의 모식 단면도.
도 2는 제1 실시 형태의 반도체 장치에 있어서 몰드 수지를 제거한 모식 상면도.
도 3은 제1 실시 형태의 반도체 장치의 회로도.
도 4는 제2 실시 형태의 반도체 장치에 있어서 몰드 수지를 제거한 모식 상면도.
도 5는 제3 실시 형태의 반도체 장치에 있어서 몰드 수지를 제거한 모식 상면도.
도 6은 제3 실시 형태의 반도체 장치의 회로도.
도 7은 제4 실시 형태의 반도체 장치에 있어서 몰드 수지를 제거한 모식 상면도.
도 8은 제4 실시 형태의 반도체 장치의 회로도.
실시 형태의 반도체 장치는, 제1 금속 기판과, 제1 금속 기판과 분리된 제2 금속 기판과, 제1 금속 기판 상에 설치되는 실리콘 반도체의 노멀리 오프 트랜지스터와, 제2 금속 기판 상에 설치되는 질화물 반도체의 노멀리 온 트랜지스터를 구비한다.
이하, 도면을 참조하면서 본 발명의 실시 형태를 설명한다. 또한, 이하의 설명에서는, 동일한 부재 등에는 동일한 부호를 붙이고, 한번 설명한 부재 등에 대해서는 적절히 그 설명을 생략한다.
또한, 본 명세서에서, 반도체 장치란, 디스크리트(discrete) 반도체 등의 복수의 소자가 조합된 파워 모듈 또는 디스크리트 반도체 등의 복수의 소자에 이들 소자를 구동하는 구동 회로나 자기 보호 기능을 내장한 인텔리전트 파워 모듈, 혹은, 파워 모듈이나 인텔리전트 파워 모듈을 구비한 시스템 전체를 포함하는 개념이다.
또한, 본 명세서에서, 노멀리 온 트랜지스터란, 소스와 게이트가 동전위일 때, 채널이 온 상태로 되어, 소스와 드레인간에 전류가 흐르는 트랜지스터를 의미하는 것으로 한다. 또한, 본 실시 형태에 있어서, 노멀리 오프 트랜지스터란, 소스와 게이트가 동전위일 때, 채널이 오프 상태로 되어, 소스와 드레인간에 전류가 흐르지 않는 트랜지스터를 의미하는 것으로 한다.
또한, 본 명세서에서, 질화물 반도체란, Ⅲ-Ⅴ족 반도체에 있어서, Ⅴ족 원소로서 질소를 사용한 반도체이다. 예를 들면, GaN(질화갈륨), AlN(질화알루미늄), InN(질화인듐) 또는 그들의 중간의 조성을 구비하는 반도체이다. 또한, GaN계 반도체란, 질화물 반도체 중, Ⅲ족 원소로서 Ga(갈륨)를 포함하는 Ⅲ-Ⅴ족 반도체의 총칭이다.
(제1 실시 형태)
본 실시 형태의 반도체 장치는, 제1 금속 기판과, 제1 금속 기판과 분리된 제2 금속 기판과, 제1 금속 기판 상에 설치되는 실리콘 반도체의 노멀리 오프 트랜지스터와, 제2 금속 기판 상에 설치되는 질화물 반도체의 노멀리 온 트랜지스터를 구비한다.
도 1은 본 실시 형태의 반도체 장치의 모식 단면도이다. 도 2는 본 실시 형태의 반도체 장치에 있어서 몰드 수지를 제거한 모식 상면도이다. 도 1은 도 2의 A-A 단면도이다. 도 3은 본 실시 형태의 반도체 장치의 회로도이다.
본 실시 형태의 반도체 장치는, 실리콘 반도체의 노멀리 오프 트랜지스터(10)와, 질화물 반도체의 노멀리 온 트랜지스터(20)를 구비한다. 본 실시 형태의 반도체 장치는, 예를 들면 정격 전압이 600V나 1200V의 파워 모듈이다.
도 3에 도시한 바와 같이, 본 실시 형태의 반도체 장치는, 노멀리 오프 트랜지스터(10)와, 노멀리 온 트랜지스터(20)가 직렬로 접속되어 파워 모듈을 구성한다. 노멀리 오프 트랜지스터(10)는, 예를 들면 Si(실리콘)로 형성되는 종형 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)이다. 또한, 노멀리 온 트랜지스터(20)는, 예를 들면 횡형 GaN(질화갈륨)계 반도체로 형성되는 HEMT이다. 노멀리 온 트랜지스터(20)는 게이트 절연막을 구비한다.
노멀리 오프 트랜지스터(10)는 노멀리 온 트랜지스터(20)에 비해 소자 내압이 낮다. 노멀리 오프 트랜지스터(10)의 소자 내압은, 예를 들면 10 내지 30V이다. 또한, 노멀리 온 트랜지스터(20)의 소자 내압은, 예를 들면 600 내지 1200V이다.
반도체 장치는, 소스 단자(100)와, 드레인 단자(200)와, 게이트 단자(300)를 구비한다. 그리고, 노멀리 오프 트랜지스터(10)는, 소스 단자(100)에 접속되는 제1 소스(11)와, 제1 드레인(12), 게이트 단자(300)에 접속되는 제1 게이트(13)를 갖는다. 또한, 노멀리 온 트랜지스터(20)는, 제1 드레인(12)에 접속되는 제2 소스(21), 드레인 단자(200)에 접속되는 제2 드레인(22), 소스 단자(100)에 접속되는 제2 게이트(23)를 갖는다.
본 실시 형태의 반도체 장치는, 상기 구성에 의해, 소스 단자(100)와, 드레인 단자(200)와, 게이트 단자(300)를 구비하는 노멀리 오프 트랜지스터로서 기능한다.
도 1, 도 2에 도시한 바와 같이, 본 실시 형태의 반도체 장치는, 제1 금속 기판(95)과, 제1 금속 기판(95)과 물리적으로 분리된 제2 금속 기판(96)을 구비한다. 제1 금속 기판(95)과 제2 금속 기판(96)은, 제1 금속 기판(95)과 제2 금속 기판(96)보다 열전도율이 낮은 물질을 개재함으로써 물리적으로 분리된다. 제1 및 제2 금속 기판(95, 96)은, 예를 들면 구리 합금이다.
그리고, 제1 금속 기판(95) 상에 노멀리 오프 트랜지스터(10)가 설치되고, 제2 금속 기판(96) 상에 노멀리 온 트랜지스터(20)가 설치된다. 노멀리 오프 트랜지스터(10)는, 예를 들면 제1 금속 기판(95) 상에 은 페이스트 등의 도전성 접착재에 의해 접착된다. 또한, 노멀리 온 트랜지스터(20)는, 예를 들면 제2 금속 기판(96) 상에 은 페이스트 등의 도전성 접착재에 의해 접착된다.
노멀리 오프 트랜지스터(10)의 상면에는, 제1 소스(11)의 전극 패드(111)와 제1 게이트(13)의 전극 패드(113)가 설치된다. 노멀리 오프 트랜지스터(10)의 하면은, 제1 드레인(12)의 전극으로 되어 있다.
또한, 노멀리 온 트랜지스터(20)의 상면에는, 제2 소스(21)의 전극 패드(121), 제2 드레인(22)의 전극 패드(122), 제2 게이트(23)의 전극 패드(123)가 설치된다.
그리고, 소스의 리드(91), 드레인의 리드(92), 게이트의 리드(93)를 더 구비한다. 소스의 리드(91), 드레인의 리드(92) 및 게이트의 리드(93)는, 예를 들면 구리 합금이다.
그리고, 소스의 리드(91)와, 제1 소스(11)의 전극 패드(111)가 전기적으로 접속되고, 드레인의 리드(92)와, 제2 드레인(22)의 전극 패드(122)가 전기적으로 접속된다. 게이트의 리드(93)는 제1 게이트(13)의 전극 패드(113)에 전기적으로 접속된다.
그리고, 제1 소스(11)의 전극 패드(111)와, 제2 게이트(23)의 전극 패드(123)가 전기적으로 접속된다. 또한, 제1 금속 기판(95)과 제2 금속 기판(96)이 전기적으로 접속된다. 또한, 제2 금속 기판(96)이, 제2 소스(21)의 전극 패드(121)에 접속된다.
상기 접속은, 예를 들면 본딩 와이어(99)를 사용한 와이어 본딩에 의해 행해진다. 본딩 와이어(99)에는, 예를 들면 금(Au), 구리(Cu), 알루미늄(Al) 등의 재료가 사용된다.
또한, 노멀리 오프 트랜지스터(10)의 하면의 제1 드레인(12)의 전극은, 제1 금속 기판(95)과, 예를 들면 은 페이스트 등의 도전성 접착재에 의해 전기적으로 접속된다.
노멀리 오프 트랜지스터(10)와 노멀리 온 트랜지스터(20)는, 몰드 수지(98)에 의해 밀봉되어 일체화되어 있다. 몰드 수지(98)는, 제1 금속 기판(95)과 제2 금속 기판(96)보다 열전도율이 낮다. 몰드 수지(98)는, 예를 들면 에폭시 수지이다.
또한, 실시 형태에서는, 노멀리 오프 트랜지스터(10)와 노멀리 온 트랜지스터(20)가 몰드 수지(98)로 밀봉되는 경우를 예로 들어 설명하고 있지만, 노멀리 오프 트랜지스터(10)와 노멀리 온 트랜지스터(20)는, 반드시 몰드 수지(98)로 밀봉되어 있지 않아도 된다. 예를 들면, 동일한 세라믹 기판 상에, 제1 금속 기판(95)과 제2 금속 기판(96)이 설치되고, 노멀리 오프 트랜지스터(10)와 노멀리 온 트랜지스터(20) 사이가 공기로 되는 구성이어도 상관없다.
본 실시 형태의 파워 모듈의 동작 시에는, 소비 전력이 큰 질화물 반도체의 노멀리 온 트랜지스터(20)에서, 노멀리 오프 트랜지스터(10)보다 발열량이 현저하게 높아진다. 그리고, 실리콘 반도체의 노멀리 오프 트랜지스터(10)는, 열에 대한 내성이 질화물 반도체의 노멀리 온 트랜지스터(20)에 비해 낮다. 즉, 노멀리 오프 트랜지스터(10)는, 온도 상승에 의한 누설 전류의 증대, 임계값의 변동이 노멀리 온 트랜지스터(20)에 비해 크다. 또한, 소자 파괴에 이르는 온도도 노멀리 온 트랜지스터(20)에 비해 낮다.
본 실시 형태에서는, 노멀리 오프 트랜지스터(10)가 실장되는 제1 금속 기판(95)과, 노멀리 온 트랜지스터(20)가 실장되는 제2 금속 기판(96)을, 열전도율이 낮은 물질을 개재하여 물리적으로 분리한다. 이 구성에 의해, 노멀리 오프 트랜지스터(10)와 노멀리 온 트랜지스터(20)를 열적으로 분리하여, 노멀리 온 트랜지스터(20)에서의 발열에 의한 열적인 영향이 노멀리 오프 트랜지스터(10)에 미치는 것을 억제하고 있다. 따라서, 특성 변동이 적고 신뢰성이 높은 반도체 장치가 실현된다.
본 실시 형태에 있어서, 제2 금속 기판(96)의 열전도율이 제1 금속 기판(95)의 열전도율보다 작은 것이 바람직하다. 이 구성에 의해, 노멀리 온 트랜지스터(20)의 열의 제2 금속 기판(96) 내에서의 전도가 억제된다. 따라서, 노멀리 온 트랜지스터(20)에서의 발열에 의한 열적인 영향이 노멀리 오프 트랜지스터(10)에 도달하는 것을 더욱 억제하는 것이 가능해진다.
또한, 본 실시 형태에서는, 제1 금속 기판(95)이 제1 드레인(12)에 전기적으로 접속되고, 제2 금속 기판(96)이 제2 소스(21)에 전기적으로 접속된다. 즉, 제2 금속 기판(96)과 제2 소스(21)의 전위가 공통화되어 있다. 그리고, 제2 금속 기판(96)은 노멀리 온 트랜지스터(20)의 하면측에서, 제2 소스(21)로부터 제2 드레인(22)에 걸쳐 존재한다.
이 때문에, 제2 금속 기판(96)이 노멀리 온 트랜지스터(20)의 소스 필드 플레이트로서 기능한다. 소스 필드 플레이트는, 제2 소스(21)와 제2 드레인(22) 사이의 소스 영역 및 드레인 영역에서의 전계를 완화하여, 전류 붕괴(current collapse)를 억제한다.
이상과 같이, 본 실시 형태의 반도체 장치에 의하면, 열적으로 노멀리 오프 트랜지스터(10)와 노멀리 온 트랜지스터(20)를 분리함으로써, 특성 변동이 적고 신뢰성이 높은 반도체 장치가 실현된다. 또한, 본 실시 형태의 반도체 장치에 의하면, 제2 금속 기판(96)을 소스 필드 플레이트로서 기능시킴으로써, 전류 붕괴를 억제하여, 신뢰성이 높은 반도체 장치가 실현된다.
(제2 실시 형태)
본 실시 형태의 반도체 장치는, 제2 금속 기판이 제2 드레인에 전기적으로 접속되는 점에서, 제1 실시 형태와 상이하다. 제1 실시 형태와 중복되는 내용에 대해서는 기술을 생략한다.
도 4는 본 실시 형태의 반도체 장치에 있어서 몰드 수지를 제거한 모식 상면도이다. 본 실시 형태의 회로 구성은, 도 3에 도시한 제1 실시 형태의 회로 구성과 마찬가지이다.
본 실시 형태에서는, 소스의 리드(91)와, 제1 소스(11)의 전극 패드(111)가 전기적으로 접속되고, 드레인의 리드(92)와, 제2 금속 기판(96)이 전기적으로 접속된다. 게이트의 리드(93)는 제1 게이트(13)의 전극 패드(113)에 전기적으로 접속된다.
그리고, 제1 소스(11)의 전극 패드(111)와, 제2 게이트(23)의 전극 패드(123)가 전기적으로 접속된다. 또한, 제1 금속 기판(95)과, 제2 소스(21)의 전극 패드(121)가 전기적으로 접속된다. 또한, 제2 드레인(22)의 전극 패드(122)가 제2 금속 기판(96)에 전기적으로 접속된다.
또한, 노멀리 오프 트랜지스터(10)의 하면의 제1 드레인(12)의 전극은, 제1 금속 기판(95)과, 예를 들면 은 페이스트 등의 도전성 접착재에 의해 전기적으로 접속된다.
본 실시 형태에서는, 제1 실시 형태와 마찬가지로, 노멀리 오프 트랜지스터(10)와 노멀리 온 트랜지스터(20)를 열적으로 분리하여, 노멀리 온 트랜지스터(20)에서의 발열에 의한 열적인 영향이 노멀리 오프 트랜지스터(10)에 미치는 것을 억제하고 있다. 따라서, 특성 변동이 적고 신뢰성이 높은 반도체 장치가 실현된다.
또한, 본 실시 형태에서는, 제1 실시 형태와 달리, 제2 금속 기판(96)이 제1 드레인(12)에도 제2 소스(21)에도 직접적으로는 전기적으로 접속되지 않는다. 바꿔 말하면, 제2 금속 기판(96)은, 노멀리 오프 트랜지스터(10)와 노멀리 온 트랜지스터(20)의 접속부(이하, 간단히 접속부라고도 칭함)에는, 직접적으로는 전기적으로 접속되지 않는다.
제2 금속 기판(96)은, 반도체 장치의 동작 중에 반도체 장치에 기생하는 안테나로서 작용할 우려가 있다. 즉, 반도체 장치 외부의 노이즈를 끌어들여 반도체 장치의 동작을 불안정하게 할 우려가 있다. 또한, 반대로, 반도체 장치로부터 반도체 장치 외부로 노이즈를 방출하여, 반도체 장치 외부의 소자의 동작에 악영향을 줄 우려가 있다. 이 때문에, 특히, 제2 금속 기판(96)이, 전위가 고정되지 않는 접속부 등에 접속되어 있으면, 소자의 동작이 불안정해질 우려가 높아진다.
본 실시 형태에서는, 제2 금속 기판(96)은 드레인의 리드(92)에 접속됨으로써, 드레인 전압으로 고정된다. 이 때문에, 제2 금속 기판(96)이 안테나로서 작용하여, 반도체 장치 자신의 동작, 혹은, 반도체 장치 외부의 소자의 동작에 영향이 미치는 것을 억제한다.
일반적으로, 발열량이 큰 노멀리 온 트랜지스터(20)가 실장되는 제2 금속 기판(96)은, 제1 금속 기판(95)보다 대면적의 방열판 등에 접속된다. 이 때문에, 기생 안테나로서 작용하는 도체의 표면적이 커지기 쉽다. 따라서, 표면적이 큰 제2 금속 기판(96)의 전위를 드레인 전압으로 고정하는 것은 노이즈 억제에 유효하다.
또한, 본 실시 형태와 같이 제1 금속 기판(95)과 제2 금속 기판(96)을 상이한 전위로 하는 것은, 제1 금속 기판(95)과 제2 금속 기판(96)을 물리적으로 분리함으로써 가능하게 된다.
이상과 같이, 본 실시 형태의 반도체 장치에 의하면, 열적으로 노멀리 오프 트랜지스터(10)와 노멀리 온 트랜지스터(20)를 분리함으로써, 특성 변동이 적고 신뢰성이 높은 반도체 장치가 실현된다. 또한, 제2 금속 기판(96)을 드레인 전압으로 고정함으로써, 동작이 안정되고 주위의 소자에도 악영향을 주지 않는 반도체 장치가 실현된다.
(제3 실시 형태)
본 실시 형태의 반도체 장치는, 제1 금속 기판 상에 설치되는 다이오드를 더 구비하는 점에서, 제1 실시 형태와 상이하다. 제1 실시 형태와 중복되는 내용에 대해서는 기술을 생략한다.
본 실시 형태의 다이오드는 제너 다이오드이다.
도 5는 본 실시 형태의 반도체 장치에 있어서 몰드 수지를 제거한 모식 상면도이다. 도 6은 본 실시 형태의 반도체 장치의 회로도이다. 본 실시 형태의 반도체 장치는, 노멀리 오프 트랜지스터(10)에 대하여 병렬로, 예를 들면 실리콘 반도체의 제너 다이오드(30)가 설치된다.
도 6에 도시한 바와 같이, 제너 다이오드(30)는 제1 애노드(31)와 제1 캐소드(32)를 갖는다. 제1 애노드(31)는 제1 소스(11)에 접속된다. 또한, 제1 캐소드(32)는 제1 드레인(12) 및 제2 소스(21)에 접속된다.
여기서, 제너 다이오드(30)의 제너 전압이, 노멀리 오프 트랜지스터(10)의 애벌란시 항복 전압보다 낮아지도록 설정된다. 또한, 제너 전압은, 노멀리 온 트랜지스터(20)의 게이트 절연막의 내압보다 낮게 설정된다. 이에 의해, 노멀리 오프 트랜지스터(10)의 오프 시의 제1 소스(11)와 제1 드레인(12) 사이의 내압이, 노멀리 온 트랜지스터(20)의 제2 소스(21)와 제2 게이트(23) 사이의 내압보다 낮아진다.
도 5에 도시한 바와 같이, 제너 다이오드(30)의 상면에는 제1 애노드(31)의 전극 패드(131)가 설치된다. 그리고, 제1 소스(11)의 전극 패드(111)와, 제1 애노드(31)의 전극 패드(131)가, 예를 들면 본딩 와이어(99)에 의해 전기적으로 접속된다.
또한, 제너 다이오드(30)의 하면은, 제1 캐소드(32)의 전극으로 되어 있다. 그리고, 제1 금속 기판(95)과, 예를 들면 은 페이스트 등의 도전성 접착재에 의해 전기적으로 접속된다.
그리고, 제너 다이오드(30)와 노멀리 온 트랜지스터(20)의 거리가, 노멀리 오프 트랜지스터(10)와 노멀리 온 트랜지스터(20)의 거리보다 길다. 여기서 2개의 소자간의 거리란, 2개의 소자의 사이의 최단 거리를 의미하는 것으로 한다.
노멀리 오프 트랜지스터(10)와, 노멀리 온 트랜지스터(20)가 직렬로 접속된 회로 구성에서는, 노멀리 오프 트랜지스터(10)와 노멀리 온 트랜지스터(20)의 접속부에, 디바이스 동작 중에 과전압이 발생할 우려가 있다. 과전압은, 예를 들면 반도체 장치가 온 상태로부터 오프 상태로 이행할 때, 소스 단자(100)와 드레인 단자(200) 사이에 인가되어 있는 고전압이, 노멀리 오프 트랜지스터(10)와 노멀리 온 트랜지스터(20)의 기생 용량의 비로 분압됨으로써 발생할 수 있다. 혹은, 반도체 장치의 오프 시에, 노멀리 오프 트랜지스터(10)와 노멀리 온 트랜지스터(20) 각각의 누설 전류비로, 소스 단자(100)와 드레인 단자(200) 사이에 인가되어 있는 고전압이 분압됨으로써 발생할 수 있다.
과전압이 발생하면, 노멀리 온 트랜지스터(20)의 제2 소스(21)와, 제2 게이트(23) 사이에 고전압이 인가된다. 이 과전압이 게이트 절연막의 내압 이상으로 되면, 노멀리 온 트랜지스터(20)의 게이트 절연막의 누설 전류가 증대되거나, 혹은 파괴될 우려가 있다. 노멀리 온 트랜지스터(20)의 게이트 절연막의 누설 전류가 증대되거나, 혹은, 게이트 절연막이 파괴되면 반도체 장치가 동작 불량이 된다. 이 때문에, 반도체 장치의 신뢰성이 저하된다.
또한, 게이트 절연막에 문제가 발생하지 않는 경우라도, 노멀리 온 트랜지스터(20)의 제2 소스(21)와, 제2 게이트(23) 사이에 고전압이 인가됨으로써, 제2 소스(21)측에 전하가 포획된다. 이에 의해, 전류 붕괴가 발생할 우려가 있다. 전류 붕괴가 발생하면 온 전류가 저하되기 때문에 동작 불량이 된다. 따라서, 반도체 장치의 신뢰성이 역시 저하된다.
본 실시 형태의 반도체 장치에서는, 노멀리 오프 트랜지스터(10)와 노멀리 온 트랜지스터(20)의 접속부에 과전압이 발생한 경우, 과전압이 제너 전압에 도달한 시점에서, 전하가 제너 다이오드(30)로 방출되어, 소스 단자(100)로 빠져나간다. 따라서, 접속부의 전압 상승이 억제되어, 노멀리 온 트랜지스터(20)의 게이트 절연막의 누설 전류의 증대, 게이트 절연막의 파괴가 방지된다. 또한, 전류 붕괴도 방지된다. 따라서, 반도체 장치의 신뢰성이 향상된다.
또한, 노멀리 오프 트랜지스터(10)의 제1 드레인(12)에 노이즈 등의 예기하지 않은 고전압이 인가된 경우라도, 제너 다이오드(30)에 의해 전하를 방출할 수 있다. 이 때문에, 노멀리 오프 트랜지스터(10)의 보호에도 기여한다.
일반적으로, 제너 다이오드(30)는, 열에 대한 내성이 질화물 반도체의 노멀리 온 트랜지스터(20)에 비해 낮다. 즉, 제너 다이오드(30)는, 온도 상승에 의한 누설 전류의 증대, 제너 전압의 변화 등, 특성 변동이 크다. 또한, 소자 파괴에 이르는 온도도 노멀리 온 트랜지스터(20)에 비해 낮다.
본 실시 형태에서는, 제너 다이오드(30)가 실장되는 제1 금속 기판(95)과, 노멀리 온 트랜지스터(20)가 실장되는 제2 금속 기판(96)을, 열전도율이 낮은 물질을 개재하여 물리적으로 분리한다. 이 구성에 의해, 제너 다이오드(30)와 노멀리 온 트랜지스터(20)를 열적으로 분리하여, 노멀리 온 트랜지스터(20)에서의 발열에 의한 열적인 영향이 제너 다이오드(30)에 미치는 것을 억제하고 있다. 따라서, 특성 변동이 적고 신뢰성이 높은 반도체 장치가 실현된다.
또한, 일반적으로, 제너 다이오드(30)는, 열에 대한 내성이 실리콘 반도체의 노멀리 오프 트랜지스터(10)에 비해 낮다. 즉, 제너 다이오드(30)는, 온도 상승에 의한 누설 전류의 증대, 제너 전압의 변화 등, 특성 변동이 노멀리 오프 트랜지스터(10)에 비해 크다. 또한, 소자 파괴에 이르는 온도도 노멀리 오프 트랜지스터(10)에 비해 낮다.
본 실시 형태에서는, 제너 다이오드(30)와 노멀리 온 트랜지스터(20)의 거리가, 노멀리 오프 트랜지스터(10)와 노멀리 온 트랜지스터(20)의 거리보다 길다. 이 구성에 의해, 제너 다이오드(30)의 온도 상승을, 노멀리 오프 트랜지스터(10)의 온도 상승보다 낮게 억제한다. 따라서, 노멀리 온 트랜지스터(20)에서의 발열에 의한 열적인 영향이 제너 다이오드(30)에 미치는 것을 더욱 억제하고 있다. 따라서, 특성 변동이 적고 보다 신뢰성이 높은 반도체 장치가 실현된다.
이상과 같이, 본 실시 형태의 반도체 장치에 의하면, 제1 실시 형태의 효과 외에, 접속부에 과전압이 발생하였을 때의 내성이 향상되는 효과가 얻어진다. 또한, 전류 붕괴를 억제하는 효과도 얻어진다. 그리고, 제너 다이오드(30)가 노멀리 온 트랜지스터(20)와 열적으로 분리되기 때문에 발열에 의한 특성 변동도 억제된다. 따라서, 특성 변동이 적고, 또한 신뢰성이 높은 반도체 장치가 실현된다.
(제4 실시 형태)
본 실시 형태의 반도체 장치는, 제1 금속 기판 상에, 쇼트키 배리어 다이오드를 더 구비하는 점에서, 제3 실시 형태와 상이하다. 제1 및 제3 실시 형태와 중복되는 내용에 대해서는 기술을 생략한다.
도 7은 본 실시 형태의 반도체 장치에 있어서 몰드 수지를 제거한 모식 상면도이다. 도 8은 본 실시 형태의 반도체 장치의 회로도이다.
본 실시 형태의 반도체 장치는, 노멀리 오프 트랜지스터(10)에 대하여 병렬로 제너 다이오드(30)와, 쇼트키 배리어 다이오드(60)가 설치된다.
도 8에 도시한 바와 같이, 제너 다이오드(30)는 제1 애노드(31)와 제1 캐소드(32)를 갖는다. 제1 애노드(31)는 제1 소스에 접속된다. 또한, 제1 캐소드(32)는 제1 드레인(12) 및 제2 소스(21)에 접속된다.
또한, 쇼트키 배리어 다이오드(60)는 제2 애노드(61)와 제2 캐소드(62)를 구비한다. 그리고, 제2 애노드(61)는 제1 소스(11)에 접속된다. 또한, 제2 캐소드(62)는 제1 드레인(12) 및 제2 소스(21)에 접속된다.
쇼트키 배리어 다이오드(60)의 순방향 강하 전압(Vf)은, 노멀리 오프 트랜지스터의 기생 보디 다이오드(도시 생략)의 순방향 강하 전압(Vf)보다 낮다. 그리고, 쇼트키 배리어 다이오드(60)는, 제1 드레인(12) 및 제2 소스(21)와, 제1 소스(11) 사이에, 제너 다이오드(30)와 병렬로 설치된다.
도 7에 도시한 바와 같이, 쇼트키 배리어 다이오드(60)의 상면에는, 제2 애노드(61)의 전극 패드(161)가 설치된다. 그리고, 소스의 리드(91)와, 제2 애노드(61)의 전극 패드(161)가, 예를 들면 본딩 와이어(99)에 의해 전기적으로 접속된다.
또한, 쇼트키 배리어 다이오드(60)의 하면은, 제2 캐소드(62)의 전극으로 되어 있다. 그리고, 제1 금속 기판(95)과, 예를 들면 은 페이스트 등의 도전성 접착재에 의해 전기적으로 접속된다.
그리고, 제너 다이오드(30) 및 쇼트키 배리어 다이오드(60)와 노멀리 온 트랜지스터(20)의 거리가, 노멀리 오프 트랜지스터(10)와 노멀리 온 트랜지스터(20)의 거리보다 길다.
쇼트키 배리어 다이오드(60)를 설치하지 않는 경우에는, 소스 단자(100)가 드레인 단자(200)에 대하여 플러스 전압으로 되는 환류 모드 시에, 전류는 노멀리 오프 트랜지스터(10)의 기생 보디 다이오드를 흐른다. 본 실시 형태에서는, 노멀리 오프 트랜지스터(10)의 기생 보디 다이오드의 순방향 강하 전압(Vf)보다 낮은 순방향 강하 전압(Vf)을 갖는 쇼트키 배리어 다이오드(60)를 설치한다. 이에 의해, 환류 모드 시에 전류는 쇼트키 배리어 다이오드(60)를 흐른다.
쇼트키 배리어 다이오드는, PIN 다이오드와 달리 다수 캐리어만을 사용하여 동작한다. 따라서, PIN 다이오드에 비해 리커버리 특성이 우수하다. 따라서, 환류 모드 시의 리커버리 특성을 향상시키는 것이 가능하게 된다. 따라서, 신뢰성 및 리커버리 특성이 우수한 반도체 장치를 실현할 수 있다. 내압의 대부분은 노멀리 온 트랜지스터(20)가 담당하기 때문에 쇼트키 배리어 다이오드(60)는 저내압의 제품을 선택할 수 있다. 이에 의해, 저내압 제품과 마찬가지의 Vf 특성ㆍ리커버리 특성을 구비하면서 고내압의 보디 다이오드 동작을 달성할 수 있다.
또한, 순방향 강하 전압(Vf)이 작기 때문에, 환류 모드 시의 도통 손실이나 스위칭 손실도 저감하는 것이 가능하다. 또한, 쇼트키 배리어 다이오드(60)의 기생 용량에 의해, 접속부에서의 과전압의 인가가 억제된다. 또한, 쇼트키 배리어 다이오드(60)의 누설 전류에 의해, 접속부로부터 전하를 방출할 수 있기 때문에, 접속부의 과전압의 인가가 억제된다. 따라서, 신뢰성이 더욱 향상된 반도체 장치가 실현된다.
또한, 쇼트키 배리어 다이오드(60)는, 애벌란시 항복에 대해 보장되지 않으므로, 쇼트키 배리어 다이오드(60)의 내압은, 노멀리 오프 트랜지스터(10)의 애벌란시 항복 전압보다 높은 것이 바람직하다.
일반적으로, 쇼트키 배리어 다이오드(60)는, 열에 대한 내성이 질화물 반도체의 노멀리 온 트랜지스터(20)에 비해 낮다. 즉, 쇼트키 배리어 다이오드(60)는, 온도 상승에 의한 누설 전류의 증대, 제너 전압의 변화 등, 특성 변동이 크다. 또한, 소자 파괴에 이르는 온도도 노멀리 온 트랜지스터(20)에 비해 낮다.
본 실시 형태에서는, 쇼트키 배리어 다이오드(60)가 실장되는 제1 금속 기판(95)과, 노멀리 온 트랜지스터(20)가 실장되는 제2 금속 기판(96)을, 열전도율이 낮은 물질을 개재하여 물리적으로 분리한다. 이 구성에 의해, 쇼트키 배리어 다이오드(60)와 노멀리 온 트랜지스터(20)를 열적으로 분리하여, 노멀리 온 트랜지스터(20)에서의 발열에 의한 열적인 영향이 제너 다이오드(30)에 도달하는 것을 억제하고 있다.
또한, 일반적으로, 쇼트키 배리어 다이오드(60)는, 열에 대한 내성이 제너 다이오드(30)에 비해 낮다. 즉, 쇼트키 배리어 다이오드(60)는, 제너 다이오드(30)에 비해, 온도 상승에 의한 누설 전류의 증대 등, 특성 변동이 크다.
본 실시 형태에서는, 쇼트키 배리어 다이오드(60)와 주된 발열원으로 되는 노멀리 온 트랜지스터(20)의 거리가, 제너 다이오드(30)와 노멀리 온 트랜지스터(20)의 거리보다 길다. 따라서, 쇼트키 배리어 다이오드(60)에 대한 온도 상승의 영향을 저감하는 것이 가능하게 된다. 따라서, 특성 변동이 적고 신뢰성이 높은 반도체 장치가 실현된다.
이상과 같이, 본 실시 형태의 반도체 장치에 의하면, 제1 및 제3 실시 형태의 효과 외에, 접속부에 과전압이 발생하였을 때의 내성이 향상되는 효과가 얻어진다. 또한, 전류 붕괴를 억제하는 효과도 얻어진다. 또한, 환류 모드 시의 리커버리 특성을 향상시키는 것이 가능하게 된다. 또한, 제너 다이오드(30)와 쇼트키 배리어 다이오드(60)가 노멀리 온 트랜지스터(20)와 열적으로 분리되기 때문에 발열에 의한 특성 변동도 억제된다. 따라서, 특성 변동이 적고, 또한 신뢰성이 높은 반도체 장치가 실현된다.
또한, 실시 형태에 있어서는, 실리콘 반도체의 노멀리 오프 트랜지스터와 질화물 반도체의 노멀리 온 트랜지스터가 직렬 접속되는 회로 구성을 예로 들어 설명하였지만, 실리콘 반도체의 노멀리 오프 트랜지스터와 질화물 반도체의 노멀리 온 트랜지스터가 상이한 금속 기판 상에 실장되는 것이면, 반드시 실시 형태의 회로 구성에 한정되는 것은 아니다.
본 발명의 몇 가지의 실시 형태를 예시하였지만, 이들 실시 형태는 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하고 있지 않다. 또한, 본원에서 기술한 반도체 장치는, 그 밖의 다양한 형태로 실시되는 것이 가능하고, 발명의 요지를 일탈하지 않는 범위에서, 다양한 생략, 치환, 변경 등을 행할 수 있다. 이들 실시 형태나 그 변형예는, 발명의 범위나 요지에 포함됨과 함께, 특허 청구 범위에 기재된 발명과 그 균등의 범위에 포함된다.

Claims (12)

  1. 제1 금속 기판과,
    상기 제1 금속 기판과 분리된 제2 금속 기판과,
    상기 제1 금속 기판 상에 설치되는 실리콘 반도체의 노멀리 오프 트랜지스터와,
    상기 제2 금속 기판 상에 설치되는 질화물 반도체의 노멀리 온 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 금속 기판 상에 설치되는 다이오드를 더 구비하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 다이오드와 상기 노멀리 온 트랜지스터의 거리는, 상기 노멀리 오프 트랜지스터와 상기 노멀리 온 트랜지스터의 거리보다 긴 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서,
    상기 다이오드는 제너 다이오드인 것을 특징으로 하는 반도체 장치.
  5. 제2항에 있어서,
    상기 다이오드는 쇼트키 배리어 다이오드인 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 노멀리 오프 트랜지스터는, 소스 단자에 접속되는 제1 소스, 제1 드레인, 게이트 단자에 접속되는 제1 게이트를 갖고,
    상기 노멀리 온 트랜지스터는, 상기 제1 드레인에 접속되는 제2 소스, 드레인 단자에 접속되는 제2 드레인, 상기 소스 단자에 접속되는 제2 게이트를 갖는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 제1 금속 기판은 상기 제1 드레인에 전기적으로 접속되고, 상기 제2 금속 기판은 상기 제2 소스에 전기적으로 접속되는 것을 특징으로 하는 반도체 장치.
  8. 제6항에 있어서,
    상기 제1 금속 기판은 상기 제1 드레인에 전기적으로 접속되고, 상기 제2 금속 기판은 상기 제2 드레인에 전기적으로 접속되는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서,
    상기 노멀리 온 트랜지스터는 GaN계의 HEMT인 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서,
    상기 노멀리 오프 트랜지스터는 종형 MOSFET인 것을 특징으로 하는 반도체 장치.
  11. 제1항에 있어서,
    상기 제1 금속 기판과 상기 제2 금속 기판 사이에, 상기 제1 금속 기판 및 상기 제2 금속 기판의 양쪽보다 열전도율이 작은 물질이 설치되는 것을 특징으로 하는 반도체 장치.
  12. 제1항에 있어서,
    상기 제2 금속 기판의 열전도율은 상기 제1 금속 기판의 열전도율보다 작은 것을 특징으로 하는 반도체 장치.
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