WO2016167015A1 - 半導体装置および複合型半導体装置 - Google Patents

半導体装置および複合型半導体装置 Download PDF

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誠一郎 木原
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    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors

Definitions

  • the present invention includes a semiconductor device including a plurality of normally-off field effect transistors or a plurality of normally-on field effect transistors, and a normally-on field effect transistor and a plurality of normally-off field effect transistors.
  • the present invention relates to a composite semiconductor device.
  • Si (silicon) -based field effect transistors mainly used in current semiconductor devices are normally-off type.
  • the normally-off type field effect transistor conducts when a positive voltage is applied between the gate electrode (G) and the source electrode (S), and is positive between the gate electrode (G) and the source electrode (S). It is a transistor that becomes non-conductive when no voltage is applied.
  • As one method for realizing this normally-off type field effect transistor there is a lateral double-diffused MOS field effect transistor (LDMOSFET: The Lateral Double-Diffused MOS field effect transistor).
  • LDMOSFET The Lateral Double-Diffused MOS field effect transistor.
  • This laterally double diffusion MOS field effect transistor has a feature that the source electrode (S) and the drain electrode (D) are formed on the same surface of the semiconductor substrate, and further penetrates the semiconductor from the source electrode (S). The trench is characterized in that it can be connected to an electrode on the back surface of the semiconductor.
  • III-N field effect transistors such as GaN, which have been studied for practical use due to their characteristics such as high breakdown voltage, low loss, high-speed switching, and high-temperature operation, are normally-on type.
  • a normally-on field effect transistor has a negative threshold voltage and becomes non-conductive when the voltage between the gate electrode (G) and the source electrode (S) is lower than the threshold voltage, Conduction occurs when the voltage between the gate electrode (G) and the source electrode (S) is higher than the threshold voltage.
  • various problems such as the inability to use a conventional gate drive circuit occur.
  • Patent Document 1 proposes that a normally-off type compound semiconductor device is configured by connecting a normally-on type field-effect transistor and a normally-off type field-effect transistor in series.
  • Patent Document 2 proposes that the voltage between the drain electrode (D) and the source electrode (S) of a normally-off type field effect transistor is increased and the normally-off type field effect transistor is destroyed.
  • a Zener diode is connected between the drain electrode (D) and the source electrode (S) of the normally-off field effect transistor, and the voltage between the drain electrode (D) and the source electrode (S) is There has been proposed a method of limiting to the withstand voltage or less of normally-off type field effect transistors.
  • Japanese Patent Publication Japanese Patent Laid-Open No. 2006-158185 (published on June 15, 2006)” Japanese Patent Publication “Japanese Patent Laid-Open No. 2006-324839 (published on November 30, 2006)”
  • normally-off type field effect transistors semiconductor devices
  • semiconductor devices provided in the above-described conventional normally-off type composite semiconductor devices are often composed of a collection of small field-effect transistors called fingers.
  • the gate electrode (G) of each finger is connected by metal wiring from the gate terminal of the normally-off type field effect transistor. Therefore, compared with the gate signal transmitted to the gate electrode of the finger arranged near the gate terminal of the normally-off type field effect transistor, it is opposite to the side where the gate terminal of the normally-off type field effect transistor is located.
  • the gate signal transmitted to the gate electrode of the finger arranged on the side is greatly delayed. As a result, the response performance of the composite semiconductor device has been degraded.
  • a normally-on type field effect transistor may be composed of a collection of small field effect transistors called fingers, and in this case, the above-described problems may occur.
  • normally-on field effect transistors such as III-N and SiC such as GaN have higher withstand voltage and lower on-resistance and operate at higher speed than Si-based normally-off field effect transistors.
  • the response performance of a normally-on type field effect transistor is inferior, the high-speed response performance is limited.
  • An object of the present invention is to provide a semiconductor device with improved response performance.
  • a semiconductor device of the present invention is a semiconductor device including a plurality of normally-off or normally-on type field effect transistors, and having a gate terminal, a drain terminal, and a source terminal.
  • the gate electrode is connected to the gate terminal
  • the drain electrode is connected to the drain terminal
  • the source electrode is connected to the source terminal
  • the anode electrode is connected to the source terminal
  • the cathode electrode is connected to the drain terminal.
  • Each of the field effect transistors is arranged so as to be sequentially away from the gate terminal to form a block, and the block is arranged closer to the gate terminal than the Zener diode. It is characterized by.
  • the plurality of field effect transistors that are more affected by the wiring resistance than the Zener diode are arranged near the gate terminal. Therefore, a transmission delay of the signal supplied from the gate terminal to each gate electrode of the field effect transistor can be suppressed, and a semiconductor device with improved response performance can be realized.
  • a semiconductor device with improved response performance can be realized.
  • FIG. 1 is a circuit diagram illustrating a schematic configuration of a normally-off lateral field effect transistor according to an embodiment of the present invention.
  • FIG. 2 is a circuit diagram showing a schematic configuration of an evaluation circuit for evaluating the operation of the lateral field effect transistor shown in FIG. 1.
  • FIG. 2 is a diagram illustrating operation timings of the lateral field effect transistor illustrated in FIG. 1. It is the figure which looked at the horizontal type field effect transistor shown in FIG. 1 from the surface direction in which the gate terminal is formed. It is a circuit diagram which shows schematic structure of the normally on type
  • FIG. 6 is a diagram illustrating operation timings of the lateral field effect transistor illustrated in FIG. 5.
  • FIG. 5 is a diagram illustrating operation timings of the lateral field effect transistor illustrated in FIG. 5.
  • FIG. 3 is a circuit diagram showing a schematic configuration of a composite semiconductor device according to still another embodiment of the present invention including the normally-off lateral field effect transistor shown in FIG. 1 and a normally-on field effect transistor. is there. It is a figure which shows schematic structure of the composite type semiconductor device which package-processed the composite type semiconductor device shown in FIG.
  • FIGS. 1 to 8 Embodiments of the present invention will be described with reference to FIGS. 1 to 8 as follows.
  • FIG. 1 is a circuit diagram showing a schematic configuration of a normally-off lateral field effect transistor 20.
  • the normally-off lateral field effect transistor 20 (semiconductor device) includes n (n is an integer of 2 or more) small field effect transistors, the first to nth fingers 1. 2... 4, Zener diode 5, drain terminal 6, gate terminal 7, source terminal 8, wiring resistance (first wiring resistance 9, second wiring resistance 10, third wiring resistance 11 ... n-th wiring resistance 12).
  • Each of the first to nth fingers 1, 2, 3,... 4 is a normally-off type small field-effect transistor because the lateral field-effect transistor 20 is normally-off type, and the gate electrode (G ), A drain electrode (D), and a source electrode (S).
  • the horizontal field effect transistor 20 includes an assembly (block) of small field effect transistors called fingers. Note that the number n of fingers is several thousand to several tens of thousands depending on the current capacity, and it is common to form an aggregate (block) of several thousand to several tens of thousands of fingers.
  • the source electrodes (S) of the first to nth fingers 1, 2, 3,... 4 need to be connected to the source terminal 8 arranged on the back surface as described later. Therefore, the first to nth fingers 1, 2, 3,... 4 preferably have a laterally double diffused MOS field effect transistor structure.
  • a laterally double diffused MOS field effect transistor is characterized in that the source electrode and the drain electrode are formed on the same surface of the semiconductor substrate, but is further connected to the electrode on the back surface of the semiconductor by a trench penetrating the semiconductor from the source electrode. It is because it is possible to make it.
  • the gate terminal 7 of the normally-off lateral field effect transistor 20 is connected to the gate electrodes (G) of the 1st to nth fingers 1, 2, 3,.
  • a first wiring resistance 9 exists in the wiring between the gate terminal 7 and the gate electrode (G) of the first finger 1, and the wiring between the gate terminal 7 and the gate electrode (G) of the second finger 2 has a first wiring resistance 9.
  • a first wiring resistor 9 and a second wiring resistor 10 exist in series, and the wiring between the gate terminal 7 and the gate electrode (G) of the third finger 3 includes a first wiring resistor 9, a second wiring resistor 10, and a second wiring resistor 10.
  • n first to n-th wiring resistors (first wiring resistors 9 and 2) are connected to the gate terminal 7 and the gate electrode (G) of the n-th finger 4.
  • the drain electrodes (D) of the first to nth fingers 1, 2, 3,... 4 are connected to the drain terminal 6 of the normally-off lateral field effect transistor 20.
  • the source electrodes (S) of the first to nth fingers 1, 2, 3,... 4 are connected to the source terminal 8 of the normally-off lateral field effect transistor 20.
  • the normally-off lateral field effect transistor 20 may be applied with a voltage higher than its breakdown voltage.
  • the normally-off lateral field effect transistor 20 is a Zener diode. 5 is provided.
  • the anode electrode (A) of the Zener diode 5 is connected to the source terminal 8, and the cathode electrode (C) is connected to the drain terminal 6.
  • the Zener diode 5 is arranged farther from the gate terminal 7 than the first to nth fingers 1, 2, 3,. That is, the 1st to nth fingers 1, 2, 3... 4 than the Zener diode 5 are arranged near the gate terminal 7.
  • FIG. 2 is a circuit diagram showing a schematic configuration of an evaluation circuit for evaluating the operation of the normally-off lateral field effect transistor 20 shown in FIG.
  • the evaluation circuit includes a lateral field effect transistor 20, a pulse generator 13, a termination resistor 14, a load resistor 15, and a power supply 16.
  • One end of the pulse generator 13 is grounded, the other end of the pulse generator 13 is connected to the other end of the termination resistor 14 whose one end is grounded, and the lateral field effect transistor 20 gate terminal 7. It is connected to the.
  • the drain terminal 6 of the lateral field effect transistor 20 is connected to one end of the load resistor 15, and the other end of the load resistor 15 is connected to the + terminal of the power supply 16 whose ground is negative.
  • the source terminal 8 of the lateral field effect transistor 20 is grounded. (Operation of normally-off lateral field effect transistors)
  • FIG. 3 is a diagram showing the operation timing of the lateral field effect transistor 20 shown in FIG.
  • Each voltage shown in FIG. 3 shows a voltage change of each part of the lateral field effect transistor 20 shown in FIG.
  • V (gate terminal) is the voltage at the gate terminal 7 of the lateral field effect transistor 20
  • V (point A) is the voltage at point A in FIG. 1
  • V (point B) is the voltage at point B in FIG.
  • V (point C) is the voltage at point C in FIG. 1
  • V (point D) is the voltage at point D in FIG. 1
  • V (drain terminal) is the voltage at the drain terminal 6 of the lateral field effect transistor 20.
  • V (gate terminal) is the voltage at the gate terminal 7 of the lateral field effect transistor 20
  • V (point A) is the voltage at point A in FIG. 1
  • V (point B) is the voltage at point B in FIG.
  • V (point C) is the voltage at point C in FIG. 1
  • V (point D) is the voltage at point D in FIG. 1
  • V (drain terminal) is the voltage at the drain terminal 6 of the lateral field effect
  • V gate terminal
  • V (gate terminal) when a voltage (high level) equal to or higher than the gate voltage at which the lateral field effect transistor 20 is turned on is input to the gate terminal 7, first, the voltage is shown at V (point A).
  • the gate electrode (G) of the finger 1 has a voltage (high level) equal to or higher than the gate voltage at which the first finger 1 closest to the gate terminal 7 is turned on, delayed by the influence of the first wiring resistance 9. Will be input.
  • V drain terminal
  • V (drain terminal) is at a high level at the timing when the first finger 1 is turned on. Changes from low to low.
  • V (point B) a voltage (high level) equal to or higher than the gate voltage at which the second finger 2 is turned on with a delay due to the addition of the second wiring resistance 10 is second. Is input to the gate electrode (G) of the finger 2.
  • G gate electrode
  • V (point C) a voltage (a voltage equal to or higher than the gate voltage at which the third finger 3 is turned on after a further delay due to the addition of the second wiring resistor 10 and the third wiring resistor 11 ( High level) is input to the gate electrode (G) of the third finger 3.
  • a voltage a voltage equal to or higher than the gate voltage at which the third finger 3 is turned on after a further delay due to the addition of the second wiring resistor 10 and the third wiring resistor 11 ( High level) is input to the gate electrode (G) of the third finger 3.
  • the third finger 3 is turned on, a current flows through the lateral field effect transistor 20, but since the V (drain terminal) has already changed from the high level to the low level, the third finger 3 is turned on. At the timing to become, no voltage change appears at V (drain terminal), and the low level is maintained.
  • the n-th finger 4 is turned on with a further delay due to the addition of the second to n-th wiring resistances (10, 11,..., 12).
  • a voltage higher than the gate voltage (high level) is input to the gate electrode (G) of the nth finger 4.
  • the nth finger 4 is turned on, a current flows through the lateral field effect transistor 20, but since the V (drain terminal) has already changed from the high level to the low level, the nth finger 4 is turned on. At the timing to become, no voltage change appears at V (drain terminal), and the low level is maintained.
  • V gate terminal
  • a voltage (high level) equal to or higher than the gate voltage at which the lateral field effect transistor 20 is turned on is input to the gate terminal 7 for a certain period and then returns to the low level
  • the first finger 1 is turned off due to the influence of the first wiring resistance 9, but the current change is still other fingers 2, 3... Does not appear at V (drain terminal) because is turned on.
  • the second finger 2 and the third finger 3 are sequentially turned off with the influence of the wiring resistance as time passes, but V (drain terminal) remains at a low level until the nth finger 4 is turned off. And at the timing when the nth finger 4 is turned off, V (drain terminal) becomes high level.
  • the delay time of OFF (the time from the timing when V (gate terminal) becomes low level to the timing when V (drain terminal) becomes high level) tends to be longer than the time period of time.
  • FIG. 4 is a view of the lateral field effect transistor 20 shown in FIG. 1 as seen from the plane direction on which the gate terminal 7 is formed.
  • the lateral field effect transistor 20 includes an assembly of the first to nth fingers 1, 2, 3,..., That is, the first to nth fingers 1, 2, 3,.
  • a block 17 in which 4 is arranged, a Zener diode 5, a drain terminal 6, a gate terminal 7, and a source terminal (not shown) arranged on the back surface are provided.
  • the first to nth fingers 1, 2, 3... 4 are arranged so as to be sequentially away from the gate terminal 7.
  • the zener diode 5 is arranged farthest from the gate terminal 7 because the influence of the wiring resistance is small. With this arrangement, the first to nth fingers 1, 2, 3,... 4 that are greatly affected by the wiring resistance can be arranged as close to the gate terminal 7 as possible. It is possible to reduce the delay time.
  • the lateral field effect transistor 20 of the present embodiment is normally-off type, it often follows the pin arrangement of a general Si field effect transistor package.
  • the terminals are arranged in the order of the gate terminal, the drain terminal, and the source terminal, and the gate terminal on the lateral field-effect transistor chip is also wired at the end of the short side of the chip. Often done. Also in this case, it is possible to reduce the OFF delay time by disposing a Zener diode at the end opposite to the short side of the chip having the gate terminal (see FIG. 8 described later).
  • the present invention can be applied not only to the lateral field effect transistor but also to all field effect transistors.
  • a field effect transistor which is a power device has a finger structure for both a normally-off type and a normally-on type. Therefore, the present invention is not only a normally-off type but also a normally-on type.
  • the present invention can also be applied to horizontal field effect transistors.
  • Embodiment 2 Next, a second embodiment of the present invention will be described with reference to FIGS.
  • the present embodiment is different from the first embodiment in that the lateral field effect transistor 30 is a normally-on type, and the others are as described in the first embodiment.
  • members having the same functions as those shown in the drawings of Embodiment 1 are given the same reference numerals, and descriptions thereof are omitted.
  • FIG. 5 is a circuit diagram showing a schematic configuration of a normally-on lateral field effect transistor 30.
  • the normally-on lateral field effect transistor 30 (semiconductor device) includes n (n is an integer of 2 or more) small field effect transistors, the first to nth fingers 21. 22, 23... 24, Zener diode 5, drain terminal 6, gate terminal 7, source terminal 8, wiring resistance (first wiring resistance 9, second wiring resistance 10, third wiring resistance 11. .. nth wiring resistance 12).
  • n is an integer of 2 or more
  • Zener diode 5 drain terminal 6, gate terminal 7, source terminal 8
  • wiring resistance first wiring resistance 9, second wiring resistance 10, third wiring resistance 11. .. nth wiring resistance 12.
  • Each of the first to n-th fingers 21, 22, 23,... 24 is a normally-on type small field effect transistor because the lateral field-effect transistor 30 is normally-on type, and the gate electrode (G ), A drain electrode (D), and a source electrode (S).
  • the gate terminal 7 of the normally-on lateral field effect transistor 30 is connected to the gate electrodes (G) of the first to nth fingers 21, 22, 23.
  • the first wiring resistance 9 exists in the wiring between the gate terminal 7 and the gate electrode (G) of the first finger 21, and the wiring between the gate terminal 7 and the gate electrode (G) of the second finger 22 has the first wiring resistance 9.
  • the first wiring resistance 9 and the second wiring resistance 10 exist in series, and the wiring between the gate terminal 7 and the gate electrode (G) of the third finger 23 includes the first wiring resistance 9, the second wiring resistance 10, and the second wiring resistance 10.
  • FIG. 6 is a diagram showing the operation timing of the lateral field effect transistor 30 shown in FIG.
  • Each voltage shown in FIG. 6 shows a voltage change of each part of the lateral field effect transistor 30 shown in FIG.
  • V (gate terminal) is the voltage at the gate terminal 7 of the lateral field effect transistor 30
  • V (point E) is the voltage at point E in FIG. 5
  • V (point F) is the voltage at point F in FIG.
  • V (point G) is the voltage at point G in FIG. 5
  • V (point H) is the voltage at point H in FIG. 5
  • V (drain terminal) is the voltage at the drain terminal 6 of the lateral field effect transistor 30.
  • V (gate terminal) is the voltage at the gate terminal 7 of the lateral field effect transistor 30
  • V (point E) is the voltage at point E in FIG. 5
  • V (point F) is the voltage at point F in FIG.
  • V (point G) is the voltage at point G in FIG. 5
  • V (point H) is the voltage at point H in FIG. 5
  • V (drain terminal) is the voltage at the drain terminal 6 of the lateral field effect
  • the lateral field effect transistor 30 Since the lateral field effect transistor 30 is normally on, the lateral field effect transistor 30 is turned on even when V (gate terminal) is at the ground potential (0 V), and V (gate terminal) is set to turn off. It needs to be a negative potential (negative voltage).
  • V gate terminal
  • V (gate terminal) when a voltage (ground potential) equal to or higher than the gate voltage at which the lateral field effect transistor 30 is turned on is input to the gate terminal 7, first, the voltage is shown at V (point E). As shown, the voltage (ground potential) equal to or higher than the gate voltage at which the first finger 21 closest to the gate terminal 7 is turned on is delayed by the influence of the first wiring resistance 9, and the gate electrode (G) of the finger 21. Will be input.
  • the first finger 21 is turned on, a current flows through the lateral field effect transistor 30 and thus appears at V (drain terminal). At the timing when the first finger 21 is turned on, V (drain terminal) is at a high level. Changes from low to low.
  • V point F
  • a voltage (ground potential) equal to or higher than the gate voltage at which the second finger 22 is turned on with a delay due to the addition of the second wiring resistance 10 is second.
  • G gate electrode
  • V (point G) a voltage (a voltage equal to or higher than the gate voltage at which the third finger 23 is turned on with a delay due to the addition of the second wiring resistance 10 and the third wiring resistance 11 ( Ground potential) is input to the gate electrode (G) of the third finger 23.
  • G gate electrode
  • the n-th finger 24 is turned on with a further delay due to the addition of the second to n-th wiring resistances (10, 11,..., 12).
  • a voltage (ground potential) equal to or higher than the gate voltage is input to the gate electrode (G) of the nth finger 24.
  • V (gate terminal) As shown in V (gate terminal), after a voltage (ground potential) equal to or higher than the gate voltage at which the lateral field effect transistor 30 is turned on is input to the gate terminal 7 for a certain period, a negative potential (low level) ( Returning to the negative voltage), as shown in V (point E), the first finger 21 is turned off due to the influence of the first wiring resistance 9, but the current change is still other than Since the fingers 22, 23,... 24 are on, they do not appear at V (drain terminal). The second finger 22 and the third finger 23 are sequentially turned off with the influence of the wiring resistance over time, but V (drain terminal) remains at a low level until the nth finger 24 is turned off. And at the timing when the nth finger 24 is turned off, V (drain terminal) becomes high level.
  • the OFF delay time is longer than the ON delay time due to the influence of the wiring resistance. Tend to be larger.
  • the lateral field effect transistor 30 of the present embodiment uses a configuration in which the first to nth fingers 21, 22, 23... 24 are arranged near the gate terminal 7 than the Zener diode 5. According to the above configuration, an increase in the wiring resistance existing in series with the wiring between the gate terminal 7 and the gate electrode (G) of the nth finger 24 farthest from the gate terminal 7 can be suppressed, and the first to nth Because of the arrangement of the second fingers 21, 22, 23,... 24, fingers having a remarkably high wiring resistance are not generated. Therefore, in the lateral field effect transistor 30, it is possible to reduce the OFF delay time as compared with the conventional case, and it is difficult for a specific finger to be broken.
  • the composite semiconductor device 40 differs from the first embodiment in that it includes a normally-off lateral field effect transistor 20 and a normally-on field effect transistor 31. Is as described in the first embodiment.
  • members having the same functions as those shown in the drawings of Embodiment 1 are given the same reference numerals, and descriptions thereof are omitted.
  • FIG. 7 is a circuit diagram showing a schematic configuration of the composite semiconductor device 40.
  • the composite semiconductor device 40 includes a normally-off lateral field effect transistor 20, a normally-on field effect transistor 31, a drain terminal 32, a gate terminal 33, and a source terminal 34. It has.
  • the drain electrode (D) of the normally-on field effect transistor 31 is connected to the drain terminal 32 of the composite semiconductor device 40, and the gate electrode (G) of the normally-on field effect transistor 31 is the source terminal 34 of the composite semiconductor device 40.
  • the source electrode (S) of the normally-on field effect transistor 31 is connected to the drain terminal 6 of the lateral field effect transistor 20.
  • the gate terminal 7 of the lateral field effect transistor 20 is connected to the gate terminal 33 of the composite semiconductor device 40, and the source terminal 8 of the lateral field effect transistor 20 is connected to the source terminal 34 of the composite semiconductor device 40.
  • the withstand voltage control is performed by the normally-on type field effect transistor 31, and the current control is performed by the normally-off type field effect transistor, specifically, the normally-off type lateral field effect transistor 20. Therefore, the OFF delay time of the lateral field effect transistor 20 is the largest factor that determines the OFF delay time in the composite semiconductor device 40.
  • the lateral field effect transistor 20 uses a configuration in which the first to nth fingers 1, 2, 3,... 4 are arranged closer to the gate terminal 7 than the Zener diode 5. An increase in wiring resistance existing in series with the wiring with the gate electrode (G) of the nth finger 4 farthest from the gate terminal 7 can be suppressed. Therefore, since the lateral field effect transistor 20 capable of reducing the OFF delay time is used as compared with the conventional case, the OFF delay time of the composite semiconductor device 40 can be reduced.
  • FIG. 4 a fourth embodiment of the present invention will be described based on FIG.
  • the present embodiment is different from the third embodiment in that the composite semiconductor device 50 is a packaged composite semiconductor device, and the others are as described in the third embodiment.
  • members having the same functions as those shown in the drawings of Embodiment 3 are given the same reference numerals, and descriptions thereof are omitted.
  • FIG. 8 is a diagram showing a schematic configuration of the composite semiconductor device 50.
  • a normally-off lateral field effect transistor 20 formed on a Si-based substrate and a III-N-based material such as GaN are formed on a die pad 41 provided in the composite semiconductor device 50.
  • a normally-on field effect transistor 31 formed on the substrate is die-bonded.
  • the gate electrode (G) of the normally-on type field effect transistor 31 and one end of the gate electrode (G) are connected to the die pad 41 which is the source terminal 34 of the composite semiconductor device 50 by the first wire 45, and the gate terminal 7 of the lateral type field effect transistor 20.
  • the gate terminal 33 of the composite semiconductor device 50 are connected by a second wire 46, and the drain terminal 6 of the lateral field effect transistor 20 and the source electrode (S) of the normally on field effect transistor 31 are connected by a third wire 47.
  • the drain electrode (D) of the normally-on field effect transistor 31 and the drain terminal 32 of the composite semiconductor device 50 are connected by a fourth wire 48, and the source terminal of the lateral field effect transistor 20 (not shown). 6 is a die pad 4 connected to the electrode on the back surface of the chip by a trench. And it is connected to the.
  • the composite semiconductor device 50 is configured by sealing a part of three terminals of the drain terminal 32, the gate terminal 33 and the source terminal 34 with a package 49.
  • the die pad 41 is fixed with a conductive material, but may be fixed with the die pad 41 with an insulator.
  • the normally-on field effect transistor 31 formed on a III-N substrate such as GaN has a larger area per area than the normally-off lateral field effect transistor 20 formed on a Si substrate. Therefore, when the two field effect transistors have the same size, it is possible to pass a larger current than that of the normally-off lateral field effect transistor 20.
  • Both the normally-on type field effect transistor 31 and the normally-off type lateral field effect transistor 20 are die-bonded to the die pad 41, and a normally-off field formed on the Si-based substrate while securing a wire forming space.
  • a normally-off field formed on the Si-based substrate while securing a wire forming space.
  • the composite semiconductor device 50 includes the rectangular-shaped normally-on field effect transistor 31 and the normally-off lateral field effect transistor 20, a large current flows through the normally-off lateral field effect transistor 20. And an area-efficient arrangement can be realized. Further, since the composite semiconductor device 50 has the Zener diode 5 built in the normally-off lateral field effect transistor 20, a voltage higher than the withstand voltage is applied to the normally-off lateral field effect transistor 20. In some cases, breakdown can be prevented. Further, in the lateral field effect transistor 20, the Zener diode 5 is arranged farthest from the gate terminal 7 because the influence of the wiring resistance is small. With such an arrangement, the first to nth fingers 1, 2, 3,... 4 that are greatly affected by the wiring resistance can be arranged as close to the gate terminal 7 as possible. Since the composite semiconductor device 50 includes such a lateral field effect transistor 20, it is possible to reduce the OFF delay time.
  • the gate electrode (G), the drain electrode (D), and the source electrode (S) of the normally-on type field effect transistor 31 are formed on the same plane.
  • the present invention is not limited to this.
  • the gate electrode (G) and the drain electrode (D) of the normally-on field effect transistor 31 are formed on the same surface (upper surface), and the normally-on field effect transistor
  • the 31 source electrodes (S) may be formed on the back surface (lower surface) of the same surface.
  • the gate terminal 7 and the source terminal 8 of the normally-off lateral field effect transistor 20 are formed on the same surface (upper surface), and the drain terminal 6 is formed on the back surface (lower surface) of the same surface. It is preferable.
  • the normally-on field effect transistor 31 provided in the composite semiconductor device 40 requires a high breakdown voltage and a low on-resistance.
  • the size of the field effect transistor 31 tends to increase.
  • the normally-off lateral field effect transistor 20 requires a drain electrode (D) having a large area for connection with the source electrode (S) of the normally-on field effect transistor 31, and prevents malfunction. Therefore, a high threshold voltage and a low on-resistance are required.
  • the semiconductor device is a semiconductor device including a plurality of normally-off or normally-on type field effect transistors and including a gate terminal, a drain terminal, and a source terminal.
  • a zener diode having a gate electrode connected to the gate terminal, a drain electrode connected to the drain terminal, a source electrode connected to the source terminal, an anode electrode connected to the source terminal, and a cathode electrode connected to the drain terminal.
  • Each of the field effect transistors is arranged so as to be sequentially away from the gate terminal to form a block, and the block is arranged closer to the gate terminal than the Zener diode.
  • the plurality of field effect transistors that are more affected by the wiring resistance than the Zener diode are arranged near the gate terminal. Therefore, a transmission delay of the signal supplied from the gate terminal to each gate electrode of the field effect transistor can be suppressed, and a semiconductor device with improved response performance can be realized.
  • the Zener diode is provided at one end, and the gate terminal is provided at the other end opposite to the one end.
  • the length in the first direction between the diode and the gate terminal is preferably longer than the length in the second direction orthogonal to the first direction.
  • a horizontal semiconductor device in which the first direction is longer than the second direction that is, a rectangular semiconductor device can be realized, and a large current can be passed through the semiconductor device.
  • each of the field effect transistors is a normally-off field effect transistor, and the gate terminal and any one of the drain terminal and the source terminal are first identical.
  • the other of the drain terminal and the source terminal is formed on the back surface of the first same surface.
  • the drain terminal and the source terminal are formed on the back surface of the surface on which the gate terminal is formed, the drain terminal (drain electrode) and the source terminal (source electrode) Either one can be easily combined with a field effect transistor provided on the back side.
  • a composite semiconductor device is the semiconductor device according to aspect 3 above, a normally-on field effect transistor having a gate electrode, a drain electrode, and a source electrode, a second gate terminal, and a second drain terminal. And a second source terminal, wherein the second drain terminal is a drain electrode of the normally-on type field effect transistor, and the second source terminal is a gate electrode of the normally-on type field effect transistor and the above-mentioned
  • the source terminal of the semiconductor device, the second gate terminal is connected to the gate terminal of the semiconductor device, and the source electrode of the normally-on field effect transistor is connected to the drain terminal of the semiconductor device.
  • the semiconductor device capable of reducing the OFF delay time is used as compared with the conventional case, the OFF delay time of the composite semiconductor device can be reduced.
  • the normally-on field effect transistor may include a semiconductor layer made of GaN or SiC.
  • a normally-on type field effect transistor having a low on-resistance per area can be realized, so that a larger current can flow.
  • the gate electrode, the drain electrode, and the source electrode of the normally-on field effect transistor may be formed on the second same surface.
  • the back surface of the second same surface of the normally-on field effect transistor can be used for fixing.
  • the gate electrode and the drain electrode of the normally-on field effect transistor are formed on the second same surface, and the source electrode of the normally-on field effect transistor is The gate terminal and the source terminal of the semiconductor device are formed on the first same surface, and the drain terminal of the semiconductor device is the back surface of the first same surface.
  • the first identical surface and the second identical surface are upper surfaces, and the back surface of the first identical surface and the rear surface of the second identical surface are lower surfaces.
  • the normally-on field effect transistor having the source electrode formed on the lower surface and the semiconductor device having the drain terminal formed on the lower surface can be easily combined.
  • the normally-on field effect transistor is preferably rectangular.
  • a part other than the part of the second gate terminal, the part of the second drain terminal, and the part of the second source terminal is sealed. Is preferred.
  • a sealed composite semiconductor device can be realized.
  • the present invention can be suitably used for a semiconductor device or a composite semiconductor device.

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Abstract

応答性能を改善した横型電界効果トランジスタを提供する。横型電界効果トランジスタ（２０）においては、ツェナーダイオード（５）よりもブロック（１７）がゲート端子（７）の近くに配置されている。

Description

半導体装置および複合型半導体装置
　本発明は、複数のノーマリーオフ型電界効果トランジスタまたは複数のノーマリーオン型電界効果トランジスタを備えた半導体装置と、ノーマリーオン型電界効果トランジスタおよび複数のノーマリーオフ型電界効果トランジスタを備えた複合型半導体装置に関する。
　現在の半導体装置において主に使用されているＳｉ（シリコン）系の電界効果トランジスタはノーマリーオフ型である。ノーマリーオフ型電界効果トランジスタは、ゲート電極（Ｇ）とソース電極（Ｓ）との間に正電圧を印加した場合に導通し、ゲート電極（Ｇ）とソース電極（Ｓ）との間に正電圧が印加されていない場合に非導通になるトランジスタである。このノーマリーオフ型電界効果トランジスタの実現方法の一つとして、横方向２重拡散ＭＯＳ電界効果トランジスタ（LDMOSFET：The Lateral Double-Diffused MOS field effect transistor）がある。この横方向２重拡散ＭＯＳ電界効果トランジスタは、ソース電極（Ｓ）とドレイン電極（Ｄ）が半導体基板の同じ面に形成される特徴と、さらに、ソース電極（Ｓ）から半導体の中を貫通するトレンチによって半導体裏面にある電極に接続させることが可能であるという特徴がある。
　一方、高耐圧、低損失、高速スイッチングおよび高温動作などの特徴を有するために実用化の研究が進められているＧａＮなどのＩＩＩ－Ｎ系の電界効果トランジスタは、ノーマリーオン型である。ノーマリーオン型電界効果トランジスタは、負のしきい値電圧を有し、ゲート電極（Ｇ）とソース電極（Ｓ）との間の電圧がしきい値電圧よりも低い場合に非導通になり、ゲート電極（Ｇ）とソース電極（Ｓ）との間の電圧がしきい値電圧よりも高い場合に導通する。このようなノーマリーオン型の電界効果トランジスタを半導体装置において使用すると、従来のゲート駆動回路を使用できないことなどの様々な問題が発生する。
　そこで、下記特許文献１には、ノーマリーオン型の電界効果トランジスタとノーマリーオフ型の電界効果トランジスタを直列接続して、ノーマリーオフ型の複合型半導体装置を構成することが提案されている。また、下記特許文献２には、ノーマリーオフ型の電界効果トランジスタのドレイン電極（Ｄ）とソース電極（Ｓ）間の電圧が高くなって上記ノーマリーオフ型の電界効果トランジスタが破壊されるのを防止するため、上記ノーマリーオフ型の電界効果トランジスタのドレイン電極（Ｄ）とソース電極（Ｓ）間にツェナーダイオードを接続し、ドレイン電極（Ｄ）とソース電極（Ｓ）間の電圧を上記ノーマリーオフ型の電界効果トランジスタの耐圧以下に制限する方法が提案されている。
日本国公開特許公報「特開２００６－１５８１８５号公報（２００６年６月１５日公開）」 日本国公開特許公報「特開２００６－３２４８３９号公報（２００６年１１月３０日公開）」
　しかしながら、上述した従来のノーマリーオフ型の複合型半導体装置に備えられたノーマリーオフ型の電界効果トランジスタ（半導体装置）は、フィンガーと呼ばれる小さな電界効果トランジスタの集合体で構成される場合が多い。この各々のフィンガーのゲート電極（Ｇ）は、上記ノーマリーオフ型の電界効果トランジスタのゲート端子からメタル配線で接続される。したがって、上記ノーマリーオフ型の電界効果トランジスタのゲート端子の近くに配置されたフィンガーのゲート電極に伝達されるゲート信号に比べ、上記ノーマリーオフ型の電界効果トランジスタのゲート端子のある辺と反対側に配置されたフィンガーのゲート電極に伝達されるゲート信号は大きく遅れることとなる。これが原因で複合型半導体装置の応答性能の低下が生じていた。
　一方で、ノーマリーオン型の電界効果トランジスタ（半導体装置）が、フィンガーと呼ばれる小さな電界効果トランジスタの集合体で構成されている場合も考えられ、この場合においても上述した問題が生じ得る。特に、ＧａＮなどのＩＩＩ－Ｎ系やＳｉＣなどのノーマリーオン型の電界効果トランジスタは、Ｓｉ系のノーマリーオフ型の電界効果トランジスタに比べて高耐圧であり低オン抵抗であるとともに高速に動作する性質があり、ノーマリーオン型の電界効果トランジスタの応答性能が劣る場合、その高速応答性能に制限を加えるものとなっていた。
　本発明の目的は、応答性能を改善した半導体装置を提供することにある。
　本発明の半導体装置は、上記課題を解決するために、ノーマリーオフまたは、ノーマリーオン型電界効果トランジスタを複数含み、ゲート端子、ドレイン端子およびソース端子を備えた半導体装置であって、上記電界効果トランジスタの各々における、ゲート電極は上記ゲート端子に、ドレイン電極は上記ドレイン端子に、ソース電極は上記ソース端子にそれぞれ接続され、アノード電極が上記ソース端子に、カソード電極が上記ドレイン端子にそれぞれ接続されたツェナーダイオードを備え、上記電界効果トランジスタの各々は、上記ゲート端子から順に遠くなるように配置されブロックを形成し、上記ツェナーダイオードよりも上記ブロックが上記ゲート端子の近くに配置されていることを特徴としている。
　上記構成によれば、上記ツェナーダイオードよりも配線抵抗の影響が大きい複数の電界効果トランジスタが上記ゲート端子の近くに配置されている。したがって、上記ゲート端子から供給される信号の上記電界効果トランジスタの各々のゲート電極への伝達遅延を抑制することができ、応答性能を改善した半導体装置を実現できる。
　本発明の一態様によれば、応答性能を改善した半導体装置を実現できる。
本発明の一実施形態に係るノーマリーオフ型の横型電界効果トランジスタの概略構成を示す回路図である。 図１に図示した横型電界効果トランジスタの動作を評価する評価回路の概略構成を示す回路図である。 図１に図示した横型電界効果トランジスタの動作タイミングを示す図である。 図１に図示した横型電界効果トランジスタをゲート端子が形成されている面方向から見た図である。 本発明の他の一実施形態に係るノーマリーオン型横型電界効果トランジスタの概略構成を示す回路図である。 図５に図示した横型電界効果トランジスタの動作タイミングを示す図である。 図１に図示したノーマリーオフ型の横型電界効果トランジスタと、ノーマリーオン型電界効果トランジスタとを備えた本発明のさらに他の一実施形態に係る複合型半導体装置の概略構成を示す回路図である。 図７に図示した複合型半導体装置をパッケージ処理した複合型半導体装置の概略構成を示す図である。
　以下、図面に基づいて本発明の実施の形態について詳しく説明する。ただし、この実施の形態に記載されている構成の寸法、材質、形状、相対配置、加工法などはあくまで一実施形態に過ぎず、これらによってこの発明の範囲が限定解釈されるべきではない。さらに図面は模式的なものであり、寸法の比率、形状は現実のものとは異なる。
　本発明の実施の形態を図１～図８に基づいて説明すれば以下のとおりである。
　〔実施の形態１〕
　以下、本発明の一実施形態について、図１～図４に基づいて説明する。
　図１は、ノーマリーオフ型横型電界効果トランジスタ２０の概略構成を示す回路図である。
　図示されているように、ノーマリーオフ型の横型電界効果トランジスタ２０（半導体装置）は、ｎ個（ｎは２以上の整数である）の小さな電界効果トランジスタである１番目～ｎ番目のフィンガー１・２・３・・・４と、ツェナーダイオード５と、ドレイン端子６と、ゲート端子７と、ソース端子８と、配線抵抗（第１配線抵抗９・第２配線抵抗１０・第３配線抵抗１１・・・第ｎ配線抵抗１２）と、を含む。
（フィンガー）
　１番目～ｎ番目のフィンガー１・２・３・・・４の各々は、横型電界効果トランジスタ２０がノーマリーオフ型であるため、ノーマリーオフ型の小さな電界効果トランジスタであり、ゲート電極（Ｇ）と、ドレイン電極（Ｄ）と、ソース電極（Ｓ）とを備えている。横型電界効果トランジスタ２０は、このフィンガーと呼ばれる小さな電界効果トランジスタの集合体（ブロック）を備えている。なお、フィンガーの個数ｎは、電流容量によって数千～数万であり、数千～数万個のフィンガーの集合体（ブロック）を構成するのが一般的である。
　なお、１番目～ｎ番目のフィンガー１・２・３・・・４のソース電極（Ｓ）は、後述するように裏面に配されたソース端子８と接続する必要がある。したがって、１番目～ｎ番目のフィンガー１・２・３・・・４は横方向２重拡散ＭＯＳ電界効果トランジスタの構造を有することが好ましい。横方向２重拡散ＭＯＳ電界効果トランジスタは、ソース電極とドレイン電極が半導体基板の同じ面に形成される特徴があるが、さらにソース電極から半導体の中を貫通するトレンチによって半導体裏面にある電極に接続させることが可能であるからである。
（ノーマリーオフ型の横型電界効果トランジスタのゲート端子）
　ノーマリーオフ型の横型電界効果トランジスタ２０のゲート端子７は、１番目～ｎ番目のフィンガー１・２・３・・・４のゲート電極（Ｇ）に接続される。ゲート端子７と１番目のフィンガー１のゲート電極（Ｇ）との配線には第１配線抵抗９が存在し、ゲート端子７と２番目のフィンガー２のゲート電極（Ｇ）との配線には第１配線抵抗９と第２配線抵抗１０とが直列に存在し、ゲート端子７と３番目のフィンガー３のゲート電極（Ｇ）との配線には第１配線抵抗９と第２配線抵抗１０と第３配線抵抗１１とが直列に存在し、ゲート端子７とｎ番目のフィンガー４のゲート電極（Ｇ）との配線にはｎ個の第１～第ｎ配線抵抗（第１配線抵抗９・第２配線抵抗１０・第３配線抵抗１１・・・第ｎ配線抵抗１２）が直列に存在する。
（ノーマリーオフ型の横型電界効果トランジスタのドレイン端子およびソース端子）
　１番目～ｎ番目のフィンガー１・２・３・・・４のドレイン電極（Ｄ）は、ノーマリーオフ型の横型電界効果トランジスタ２０のドレイン端子６に接続される。一方、１番目～ｎ番目のフィンガー１・２・３・・・４のソース電極（Ｓ）は、ノーマリーオフ型の横型電界効果トランジスタ２０のソース端子８に接続される。
（ツェナーダイオード）
　ノーマリーオフ型の横型電界効果トランジスタ２０には、その耐圧以上の電圧が印加される場合があり、このような場合においてブレイクダウンを防ぐために、ノーマリーオフ型の横型電界効果トランジスタ２０はツェナーダイオード５を備えている。ツェナーダイオード５のアノード電極（Ａ）はソース端子８に接続されており、カソード電極（Ｃ）はドレイン端子６に接続されている。ツェナーダイオード５は、上述した配線抵抗の影響が小さいため、ゲート端子７から１番目～ｎ番目のフィンガー１・２・３・・・４よりも遠くに配置されている。すなわち、ツェナーダイオード５よりも１番目～ｎ番目のフィンガー１・２・３・・・４がゲート端子７の近くに配置されている。
　以下、図２および図３に基づいて、ノーマリーオフ型の横型電界効果トランジスタ２０の動作について説明する。
（評価回路）
　図２は、図１に図示したノーマリーオフ型の横型電界効果トランジスタ２０の動作を評価する評価回路の概略構成を示す回路図である。
　図示されているように、評価回路は、横型電界効果トランジスタ２０と、パルスジェネレータ１３と、終端抵抗１４と、負荷抵抗１５と、電源１６とを含む。パルスジェネレータ１３の一方の端は接地されており、パルスジェネレータ１３の他方の端は、一端が接地された終端抵抗１４のもう一方の端に接続されているとともに、横型電界効果トランジスタ２０ゲート端子７に接続されている。横型電界効果トランジスタ２０のドレイン端子６は、負荷抵抗１５の一端に接続され、負荷抵抗１５のもう一方の端は－端子が接地された電源１６の＋端子に接続されている。横型電界効果トランジスタ２０のソース端子８は、接地されている。
（ノーマリーオフ型の横型電界効果トランジスタの動作について）
　図３は、図１に図示した横型電界効果トランジスタ２０の動作タイミングを示す図である。
　図３に図示されている各電圧は、図１に図示した横型電界効果トランジスタ２０の各部分の電圧変化を示したものである。Ｖ（ゲート端子）は横型電界効果トランジスタ２０のゲート端子７の電圧を、Ｖ（点Ａ）は図１中の点Ａの電圧を、Ｖ（点Ｂ）は図１中の点Ｂの電圧を、Ｖ（点Ｃ）は図１中の点Ｃの電圧を、Ｖ（点Ｄ）は図１中の点Ｄの電圧を、Ｖ（ドレイン端子）は横型電界効果トランジスタ２０のドレイン端子６の電圧を、それぞれ示している。
　Ｖ（ゲート端子）に図示されているように、ゲート端子７に横型電界効果トランジスタ２０がオンとなるゲート電圧以上の電圧（ハイレベル）が入力されると、先ず、Ｖ（点Ａ）に図示されているように、第１配線抵抗９の影響で遅れて、ゲート端子７にもっとも近い１番目のフィンガー１がオンとなるゲート電圧以上の電圧（ハイレベル）がフィンガー１のゲート電極（Ｇ）に入力されることとなる。１番目のフィンガー１がオンになると、横型電界効果トランジスタ２０に電流が流れるため、それがＶ（ドレイン端子）に現れ、１番目のフィンガー１がオンになるタイミングでＶ（ドレイン端子）はハイレベルからローレベルに変化する。そして、Ｖ（点Ｂ）に図示されているように、第２配線抵抗１０が足される影響でさらに遅れて２番目のフィンガー２がオンとなるゲート電圧以上の電圧（ハイレベル）が２番目のフィンガー２のゲート電極（Ｇ）に入力されることとなる。２番目のフィンガー２がオンになると、横型電界効果トランジスタ２０に電流が流れることとなるが、Ｖ（ドレイン端子）は既にハイレベルからローレベルに変化しているため、２番目のフィンガー２がオンになるタイミングにおいては、Ｖ（ドレイン端子）には電圧の変化は現れず、ローレベルが維持される。それから、Ｖ（点Ｃ）に図示されているように、第２配線抵抗１０と第３配線抵抗１１が足される影響でさらに遅れて３番目のフィンガー３がオンとなるゲート電圧以上の電圧（ハイレベル）が３番目のフィンガー３のゲート電極（Ｇ）に入力されることとなる。３番目のフィンガー３がオンになると、横型電界効果トランジスタ２０に電流が流れることとなるが、Ｖ（ドレイン端子）は既にハイレベルからローレベルに変化しているため、３番目のフィンガー３がオンになるタイミングにおいては、Ｖ（ドレイン端子）には電圧の変化は現れず、ローレベルが維持される。最後に、Ｖ（点Ｄ）に図示されているように、第２～第ｎ配線抵抗（１０・１１・・・１２）が足される影響でさらに遅れてｎ番目のフィンガー４がオンとなるゲート電圧以上の電圧（ハイレベル）がｎ番目のフィンガー４のゲート電極（Ｇ）に入力されることとなる。ｎ番目のフィンガー４がオンになると、横型電界効果トランジスタ２０に電流が流れることとなるが、Ｖ（ドレイン端子）は既にハイレベルからローレベルに変化しているため、ｎ番目のフィンガー４がオンになるタイミングにおいては、Ｖ（ドレイン端子）には電圧の変化は現れず、ローレベルが維持される。
　Ｖ（ゲート端子）に図示されているように、ゲート端子７に横型電界効果トランジスタ２０がオンとなるゲート電圧以上の電圧（ハイレベル）が一定期間入力された後、ローレベルに戻ると、Ｖ（点Ａ）に図示されているように、第１配線抵抗９の影響で遅れて、１番目のフィンガー１はオフとなるが、その電流の変化はまだ他のフィンガー２・３・・・４がオンしているためＶ（ドレイン端子）には現れない。時間の経過とともに同じく配線抵抗の影響で遅れて２番目のフィンガー２および３番目のフィンガー３が順にオフとなっていくが、ｎ番目のフィンガー４がオフとなるまでＶ（ドレイン端子）はローレベルを維持し、ｎ番目のフィンガー４がオフとなるタイミングでＶ（ドレイン端子）はハイレベルとなる。
　図示されているように、横型電界効果トランジスタ２０においては、配線抵抗の影響によりオンの遅延時間（Ｖ（ゲート端子）がハイレベルになったタイミングからＶ（ドレイン端子）がローレベルになるタイミングまでの時間）に比べて、オフの遅延時間（Ｖ（ゲート端子）がローレベルになったタイミングからＶ（ドレイン端子）がハイレベルになるタイミングまでの時間）がより大きくなる傾向にある。
　フィンガーが数千～数万で構成される一般的な横型電界効果トランジスタでは配線抵抗の低減がオフの遅延時間の低減のためには必要であり、格段に配線抵抗の高い特定のフィンガーへの電流集中により、特定のフィンガーが破壊しないような対策が必要である。
　そこで、本実施の形態の横型電界効果トランジスタ２０においては、ツェナーダイオード５よりも１番目～ｎ番目のフィンガー１・２・３・・・４がゲート端子７の近くに配置された構成を用いている。上記構成によれば、ゲート端子７とゲート端子７から最も遠くにあるｎ番目のフィンガー４のゲート電極（Ｇ）との配線に直列に存在する配線抵抗の増加を抑制できるとともに、１番目～ｎ番目のフィンガー１・２・３・・・４の配置上、格段に配線抵抗の高いフィンガーは生成されない。したがって、横型電界効果トランジスタ２０においては、従来に比べ、オフの遅延時間を低減できるとともに、特定のフィンガーの破壊が生じ難くなっている。
（横型電界効果トランジスタの配置）
　図４は、図１に図示した横型電界効果トランジスタ２０をゲート端子７が形成されている面方向から見た図である。
　図示されているように、横型電界効果トランジスタ２０は、１番目～ｎ番目のフィンガー１・２・３・・・４の集合体、すなわち、１番目～ｎ番目のフィンガー１・２・３・・・４が配置されたブロック１７と、ツェナーダイオード５と、ドレイン端子６と、ゲート端子７と、裏面に配されている図示していないソース端子とを備えている。
　ブロック１７においては、１番目～ｎ番目のフィンガー１・２・３・・・４の各々は、ゲート端子７から順に遠くなるように配置されている。
　ツェナーダイオード５は配線抵抗の影響が小さいため、ゲート端子７から一番遠くに配置されている。このような配置とすることで、配線抵抗の影響の影響が大きい１番目～ｎ番目のフィンガー１・２・３・・・４を出来るだけゲート端子７に近い方に配置することができ、オフの遅延時間を低減することが可能となる。
　本実施の形態の横型電界効果トランジスタ２０はノーマリーオフ型であるため、一般的なＳｉ系の電界効果トランジスタのパッケージのピン配置に従う場合が多い。このようなパッケージ化された半導体装置においては、ゲート端子、ドレイン端子、ソース端子の順に端子が並んでおり、横型電界効果トランジスタのチップ上のゲート端子もチップの短辺のー端にワイヤー配線がされることが多い。この場合もゲート端子のあるチップの短辺の反対側の端にツェナーダイオードを配置することによってオフの遅延時間を低減することが可能となる（後述する図８参照）。
　なお、本実施の形態においては、横型電界効果トランジスタを例に挙げて説明を行ったが、本発明は横型電界効果トランジスタのみならず電界効果トランジスタ全般に適用可能である。また、パワーデバイス（耐圧が高く、電流が大きい）である電界効果トランジスタは、ノーマリーオフ型およびノーマリーオン型共にフィンガー構造を有するので、本発明はノーマリーオフ型のみならずノーマリーオン型の横型電界効果トランジスタにも適用可能である。
　〔実施の形態２〕
　次に、図５および図６に基づいて、本発明の実施の形態２について説明する。本実施の形態においては、横型電界効果トランジスタ３０がノーマリーオン型である点において実施の形態１とは異なり、その他については実施の形態１において説明したとおりである。説明の便宜上、実施の形態１の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。
　図５は、ノーマリーオン型横型電界効果トランジスタ３０の概略構成を示す回路図である。
　図示されているように、ノーマリーオン型横型電界効果トランジスタ３０（半導体装置）は、ｎ個（ｎは２以上の整数である）の小さな電界効果トランジスタである１番目～ｎ番目のフィンガー２１・２２・２３・・・２４と、ツェナーダイオード５と、ドレイン端子６と、ゲート端子７と、ソース端子８と、配線抵抗（第１配線抵抗９・第２配線抵抗１０・第３配線抵抗１１・・・第ｎ配線抵抗１２）と、を含む。
（フィンガー）
　１番目～ｎ番目のフィンガー２１・２２・２３・・・２４の各々は、横型電界効果トランジスタ３０がノーマリーオン型であるため、ノーマリーオン型の小さな電界効果トランジスタであり、ゲート電極（Ｇ）と、ドレイン電極（Ｄ）と、ソース電極（Ｓ）とを備えている。
（ノーマリーオン型の横型電界効果トランジスタのゲート端子）
　ノーマリーオン型の横型電界効果トランジスタ３０のゲート端子７は、１番目～ｎ番目のフィンガー２１・２２・２３・・・２４のゲート電極（Ｇ）に接続される。ゲート端子７と１番目のフィンガー２１のゲート電極（Ｇ）との配線には第１配線抵抗９が存在し、ゲート端子７と２番目のフィンガー２２のゲート電極（Ｇ）との配線には第１配線抵抗９と第２配線抵抗１０とが直列に存在し、ゲート端子７と３番目のフィンガー２３のゲート電極（Ｇ）との配線には第１配線抵抗９と第２配線抵抗１０と第３配線抵抗１１とが直列に存在し、ゲート端子７とｎ番目のフィンガー２４のゲート電極（Ｇ）との配線にはｎ個の第１～第ｎ配線抵抗（第１配線抵抗９・第２配線抵抗１０・第３配線抵抗１１・・・第ｎ配線抵抗１２）が直列に存在する。
（ノーマリーオン型の横型電界効果トランジスタのドレイン端子およびソース端子）
　１番目～ｎ番目のフィンガー２１・２２・２３・・・２４のドレイン電極（Ｄ）は、ノーマリーオン型の横型電界効果トランジスタ３０のドレイン端子６に接続される。一方、１番目～ｎ番目のフィンガー２１・２２・２３・・・２４のソース電極（Ｓ）は、ノーマリーオン型の横型電界効果トランジスタ３０のソース端子８に接続される。
（ノーマリーオン型の横型電界効果トランジスタの動作について）
　図６は、図５に図示した横型電界効果トランジスタ３０の動作タイミングを示す図である。
　図６に図示されている各電圧は、図５に図示した横型電界効果トランジスタ３０の各部分の電圧変化を示したものである。Ｖ（ゲート端子）は横型電界効果トランジスタ３０のゲート端子７の電圧を、Ｖ（点Ｅ）は図５中の点Ｅの電圧を、Ｖ（点Ｆ）は図５中の点Ｆの電圧を、Ｖ（点Ｇ）は図５中の点Ｇの電圧を、Ｖ（点Ｈ）は図５中の点Ｈの電圧を、Ｖ（ドレイン端子）は横型電界効果トランジスタ３０のドレイン端子６の電圧を、それぞれ示している。
　なお、横型電界効果トランジスタ３０はノーマリーオン型であるため、横型電界効果トランジスタ３０はＶ（ゲート端子）が接地電位（０Ｖ）でもオンとなり、オフにするためには、Ｖ（ゲート端子）が負電位（負電圧）となる必要がある。
　Ｖ（ゲート端子）に図示されているように、ゲート端子７に横型電界効果トランジスタ３０がオンとなるゲート電圧以上の電圧（接地電位）が入力されると、先ず、Ｖ（点Ｅ）に図示されているように、第１配線抵抗９の影響で遅れて、ゲート端子７にもっとも近い１番目のフィンガー２１がオンとなるゲート電圧以上の電圧（接地電位）がフィンガー２１のゲート電極（Ｇ）に入力されることとなる。１番目のフィンガー２１がオンになると、横型電界効果トランジスタ３０に電流が流れるため、それがＶ（ドレイン端子）に現れ、１番目のフィンガー２１がオンになるタイミングでＶ（ドレイン端子）はハイレベルからローレベルに変化する。そして、Ｖ（点Ｆ）に図示されているように、第２配線抵抗１０が足される影響でさらに遅れて２番目のフィンガー２２がオンとなるゲート電圧以上の電圧（接地電位）が２番目のフィンガー２２のゲート電極（Ｇ）に入力されることとなる。２番目のフィンガー２２がオンになると、横型電界効果トランジスタ３０に電流が流れることとなるが、Ｖ（ドレイン端子）は既にハイレベルからローレベルに変化しているため、２番目のフィンガー２２がオンになるタイミングにおいては、Ｖ（ドレイン端子）には電圧の変化は現れず、ローレベルが維持される。それから、Ｖ（点Ｇ）に図示されているように、第２配線抵抗１０と第３配線抵抗１１が足される影響でさらに遅れて３番目のフィンガー２３がオンとなるゲート電圧以上の電圧（接地電位）が３番目のフィンガー２３のゲート電極（Ｇ）に入力されることとなる。３番目のフィンガー２３がオンになると、横型電界効果トランジスタ３０に電流が流れることとなるが、Ｖ（ドレイン端子）は既にハイレベルからローレベルに変化しているため、３番目のフィンガー２３がオンになるタイミングにおいては、Ｖ（ドレイン端子）には電圧の変化は現れず、ローレベルが維持される。最後に、Ｖ（点Ｈ）に図示されているように、第２～第ｎ配線抵抗（１０・１１・・・１２）が足される影響でさらに遅れてｎ番目のフィンガー２４がオンとなるゲート電圧以上の電圧（接地電位）がｎ番目のフィンガー２４のゲート電極（Ｇ）に入力されることとなる。ｎ番目のフィンガー２４がオンになると、横型電界効果トランジスタ３０に電流が流れることとなるが、Ｖ（ドレイン端子）は既にハイレベルからローレベルに変化しているため、ｎ番目のフィンガー２４がオンになるタイミングにおいては、Ｖ（ドレイン端子）には電圧の変化は現れず、ローレベルが維持される。
　Ｖ（ゲート端子）に図示されているように、ゲート端子７に横型電界効果トランジスタ３０がオンとなるゲート電圧以上の電圧（接地電位）が一定期間入力された後、ローレベルである負電位（負電圧）に戻ると、Ｖ（点Ｅ）に図示されているように、第１配線抵抗９の影響で遅れて、１番目のフィンガー２１はオフとなるが、その電流の変化はまだ他のフィンガー２２・２３・・・２４がオンしているためＶ（ドレイン端子）には現れない。時間の経過とともに同じく配線抵抗の影響で遅れて２番目のフィンガー２２および３番目のフィンガー２３が順にオフとなっていくが、ｎ番目のフィンガー２４がオフとなるまでＶ（ドレイン端子）はローレベルを維持し、ｎ番目のフィンガー２４がオフとなるタイミングでＶ（ドレイン端子）はハイレベルとなる。
　図示されているように、ノーマリーオン型の横型電界効果トランジスタ３０においては、ノーマリーオフ型の横型電界効果トランジスタ２０同様に、配線抵抗の影響によりオンの遅延時間に比べて、オフの遅延時間がより大きくなる傾向にある。
　本実施の形態の横型電界効果トランジスタ３０においては、ツェナーダイオード５よりも１番目～ｎ番目のフィンガー２１・２２・２３・・・２４がゲート端子７の近くに配置された構成を用いている。上記構成によれば、ゲート端子７とゲート端子７から最も遠くにあるｎ番目のフィンガー２４のゲート電極（Ｇ）との配線に直列に存在する配線抵抗の増加を抑制できるとともに、１番目～ｎ番目のフィンガー２１・２２・２３・・・２４の配置上、格段に配線抵抗の高いフィンガーは生成されない。したがって、横型電界効果トランジスタ３０においては、従来に比べ、オフの遅延時間を低減できるとともに、特定のフィンガーの破壊が生じ難くなっている。
　〔実施の形態３〕
　次に、図７に基づいて、本発明の実施の形態３について説明する。本実施の形態においては、複合型半導体装置４０は、ノーマリーオフ型の横型電界効果トランジスタ２０と、ノーマリーオン型電界効果トランジスタ３１とを備えている点において実施の形態１とは異なり、その他については実施の形態１において説明したとおりである。説明の便宜上、実施の形態１の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。
　図７は、複合型半導体装置４０の概略構成を示す回路図である。
　図示されているように、複合型半導体装置４０は、ノーマリーオフ型の横型電界効果トランジスタ２０と、ノーマリーオン型電界効果トランジスタ３１と、ドレイン端子３２と、ゲート端子３３と、ソース端子３４とを備えている。
　ノーマリーオン型電界効果トランジスタ３１のドレイン電極（Ｄ）は複合型半導体装置４０のドレイン端子３２に、ノーマリーオン型電界効果トランジスタ３１のゲート電極（Ｇ）は複合型半導体装置４０のソース端子３４に、ノーマリーオン型電界効果トランジスタ３１のソース電極（Ｓ）は、横型電界効果トランジスタ２０のドレイン端子６に、それぞれ接続されている。
　そして、横型電界効果トランジスタ２０のゲート端子７は複合型半導体装置４０のゲート端子３３に、横型電界効果トランジスタ２０のソース端子８は複合型半導体装置４０のソース端子３４に、それぞれ接続されている。
　複合型半導体装置４０では、耐圧制御はノーマリーオン型電界効果トランジスタ３１で行い、電流制御はノーマリーオフ型の電界効果トランジスタ、具体的には、ノーマリーオフ型の横型電界効果トランジスタ２０で行うため、横型電界効果トランジスタ２０のオフの遅延時間は、複合型半導体装置４０でのオフの遅延時間を決定する最大の要因となる。
　横型電界効果トランジスタ２０においては、ツェナーダイオード５よりも１番目～ｎ番目のフィンガー１・２・３・・・４がゲート端子７の近くに配置された構成を用いているので、ゲート端子７とゲート端子７から最も遠くにあるｎ番目のフィンガー４のゲート電極（Ｇ）との配線に直列に存在する配線抵抗の増加を抑制できる。したがって、従来に比べ、オフの遅延時間を低減できる横型電界効果トランジスタ２０を用いているので、複合型半導体装置４０のオフの遅延時間を低減することが可能となる。
　〔実施の形態４〕
　次に、図８に基づいて、本発明の実施の形態４について説明する。本実施の形態においては、複合型半導体装置５０がパッケージ化された複合型半導体装置である点において実施の形態３とは異なり、その他については実施の形態３において説明したとおりである。説明の便宜上、実施の形態３の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。
　図８は、複合型半導体装置５０の概略構成を示す図である。
　図示されているように、複合型半導体装置５０に備えられたダイパッド４１上には、Ｓｉ系の基板上に形成されたノーマリーオフ型の横型電界効果トランジスタ２０と、ＧａＮなどのＩＩＩ－Ｎ系の基板上に形成されたノーマリーオン型電界効果トランジスタ３１とが、ダイボンドされている。
　ノーマリーオン型電界効果トランジスタ３１のゲート電極（Ｇ）とその一端が複合型半導体装置５０のソース端子３４であるダイパッド４１とは第１ワイヤー４５で接続され、横型電界効果トランジスタ２０のゲート端子７と複合型半導体装置５０のゲート端子３３とは第２ワイヤー４６で接続され、横型電界効果トランジスタ２０のドレイン端子６とノーマリーオン型電界効果トランジスタ３１のソース電極（Ｓ）とは第３ワイヤー４７で接続され、ノーマリーオン型電界効果トランジスタ３１のドレイン電極（Ｄ）と複合型半導体装置５０のドレイン端子３２とは第４ワイヤー４８で接続され、図示されてない横型電界効果トランジスタ２０のソース端子６はチップ裏面の電極にトレンチによって接続されることによってダイパッド４１と接続されている。
　ドレイン端子３２、ゲート端子３３およびソース端子３４の３端子の一部をパッケージ４９で封止して複合型半導体装置５０は構成される。
　なお、ノーマリーオン型電界効果トランジスタ３１に流れる電流は、第３ワイヤー４７と第４ワイヤー４８とを流れるため、ノーマリーオン型電界効果トランジスタ３１の裏面は主にチップを固定するために使用され、ダイパッド４１と導電性の材料で固定されるが、ダイパッド４１と絶縁物で固定されてもよい。
　また、ＧａＮなどのＩＩＩ－Ｎ系の基板上に形成されたノーマリーオン型電界効果トランジスタ３１は、Ｓｉ系の基板上に形成されたノーマリーオフ型の横型電界効果トランジスタ２０に比べて面積当たりのオン抵抗が低いので、２つの電界効果トランジスタが同じサイズである場合、ノーマリーオフ型の横型電界効果トランジスタ２０に比べてより大きな電流を流すことが可能である。
　ノーマリーオン型電界効果トランジスタ３１とノーマリーオフ型の横型電界効果トランジスタ２０の両チップをダイパッド４１にダイボンドするとともにワイヤーの形成スペースを確保しながら、Ｓｉ系の基板上に形成されたノーマリーオフ型の横型電界効果トランジスタ２０に大きな電流を流すことを可能にするためには、図８に図示されているように、両チップともに長方形の形状にするのが面積的に最も効率が良い。
　複合型半導体装置５０は、長方形形状のノーマリーオン型電界効果トランジスタ３１およびノーマリーオフ型の横型電界効果トランジスタ２０を備えているので、ノーマリーオフ型の横型電界効果トランジスタ２０に大きな電流を流すことを可能であるとともに、面積的に効率の良い配置を実現できる。また、複合型半導体装置５０は、ノーマリーオフ型の横型電界効果トランジスタ２０にツェナーダイオード５を内蔵しているので、ノーマリーオフ型の横型電界効果トランジスタ２０にその耐圧以上の電圧が印加される場合においてブレイクダウンを防ぐことができる。さらに、横型電界効果トランジスタ２０においては、ツェナーダイオード５は配線抵抗の影響が小さいため、ゲート端子７から一番遠くに配置されている。このような配置とすることで、配線抵抗の影響の影響が大きい１番目～ｎ番目のフィンガー１・２・３・・・４を出来るだけゲート端子７に近い方に配置することができる。複合型半導体装置５０はこのような横型電界効果トランジスタ２０を備えているので、オフの遅延時間も低減することが可能となる。
　本実施の形態においては、ノーマリーオン型電界効果トランジスタ３１のゲート電極（Ｇ）とドレイン電極（Ｄ）とソース電極（Ｓ）とが同一面に形成されている場合を一例に挙げて説明したが、これに限定されることはなく、例えば、ノーマリーオン型電界効果トランジスタ３１のゲート電極（Ｇ）およびドレイン電極（Ｄ）が同一面（上面）に形成され、ノーマリーオン型電界効果トランジスタ３１のソース電極（Ｓ）は上記同一面の裏面（下面）に形成されてもよい。この場合においては、ノーマリーオフ型の横型電界効果トランジスタ２０のゲート端子７およびソース端子８は、同一面(上面)に形成され、ドレイン端子６は、上記同一面の裏面（下面）に形成されることが好ましい。
　なお、複合型半導体装置４０に高い耐圧を求める場合、複合型半導体装置４０に備えられたノーマリーオン型電界効果トランジスタ３１には、高い耐圧と低オン抵抗が必要となるため、ノーマリーオン型電界効果トランジスタ３１のサイズが大きくなる傾向にある。
　また、ノーマリーオフ型の横型電界効果トランジスタ２０には、ノーマリーオン型電界効果トランジスタ３１のソース電極（Ｓ）と接続するため大きな面積のドレイン電極（Ｄ）が必要であるとともに、誤動作を防ぐために高スレッシュホールド電圧と低オン抵抗が必要となる。
　〔まとめ〕
　本発明の態様１における半導体装置は、ノーマリーオフまたは、ノーマリーオン型電界効果トランジスタを複数含み、ゲート端子、ドレイン端子およびソース端子を備えた半導体装置であって、上記電界効果トランジスタの各々における、ゲート電極は上記ゲート端子に、ドレイン電極は上記ドレイン端子に、ソース電極は上記ソース端子にそれぞれ接続され、アノード電極が上記ソース端子に、カソード電極が上記ドレイン端子にそれぞれ接続されたツェナーダイオードを備え、上記電界効果トランジスタの各々は、上記ゲート端子から順に遠くなるように配置されブロックを形成し、上記ツェナーダイオードよりも上記ブロックが上記ゲート端子の近くに配置されていることを特徴としている。
　上記構成によれば、上記ツェナーダイオードよりも配線抵抗の影響が大きい複数の電界効果トランジスタが上記ゲート端子の近くに配置されている。したがって、上記ゲート端子から供給される信号の上記電界効果トランジスタの各々のゲート電極への伝達遅延を抑制することができ、応答性能を改善した半導体装置を実現できる。
　本発明の態様２における半導体装置においては、上記ツェナーダイオードは一方の端部に備えられており、上記ゲート端子は、上記一方の端部と反対側の他方の端部に備えられており上記ツェナーダイオードと上記ゲート端子との間の第１方向の長さが、上記第１方向と直交する第２方向の長さよりも長いことが好ましい。
　上記構成によれば、上記第１方向が上記第２方向よりも長い横型半導体装置、すなわち、長方形形状の半導体装置を実現でき、半導体装置に大きな電流を流すことを可能となる。
　本発明の態様３における半導体装置においては、上記電界効果トランジスタの各々はノーマリーオフ型電界効果トランジスタであり、上記ゲート端子と、上記ドレイン端子および上記ソース端子の何れか一方とは、第１同一面に形成されており、上記ドレイン端子および上記ソース端子の他方は、上記第１同一面の裏面に形成されていることが好ましい。
　上記構成によれば、上記ドレイン端子および上記ソース端子の何れか一方は、上記ゲート端子が形成されている面の裏面に形成されるので、ドレイン端子（ドレイン電極）およびソース端子（ソース電極）の何れか一方が裏側に備えられた電界効果トランジスタと容易に組み合わせることができる。
　本発明の態様４における複合型半導体装置は、上記態様３に記載の半導体装置と、ゲート電極、ドレイン電極およびソース電極を有するノーマリーオン型電界効果トランジスタと、第２ゲート端子、第２ドレイン端子および第２ソース端子と、を備えており、上記第２ドレイン端子は上記ノーマリーオン型電界効果トランジスタのドレイン電極に、上記第２ソース端子は上記ノーマリーオン型電界効果トランジスタのゲート電極および上記半導体装置のソース端子に、上記第２ゲート端子は上記半導体装置のゲート端子に、上記ノーマリーオン型電界効果トランジスタのソース電極は上記半導体装置のドレイン端子に、それぞれ接続されていることが好ましい。
　上記構成によれば、従来に比べ、オフの遅延時間を低減できる半導体装置を用いているので、複合型半導体装置のオフの遅延時間を低減することが可能となる。
　本発明の態様５における複合型半導体装置においては、上記ノーマリーオン型電界効果トランジスタは、ＧａＮまたはＳｉＣからなる半導体層を備えていてもよい。
　上記構成によれば、面積当たりのオン抵抗が低いノーマリーオン型電界効果トランジスタを実現できるので、より大きな電流を流すことが可能である。
　本発明の態様６における複合型半導体装置においては、上記ノーマリーオン型電界効果トランジスタのゲート電極、ドレイン電極およびソース電極は第２同一面に形成されていてもよい。
　上記構成によれば、上記ノーマリーオン型電界効果トランジスタの上記第２同一面の裏面は、固定用度に用いることができる。
　本発明の態様７における複合型半導体装置においては、上記ノーマリーオン型電界効果トランジスタのゲート電極およびドレイン電極は第２同一面に形成されており、上記ノーマリーオン型電界効果トランジスタのソース電極は上記第２同一面の裏面に形成されており、上記半導体装置のゲート端子およびソース端子は、上記第１同一面に形成されており、上記半導体装置のドレイン端子は、上記第１同一面の裏面に形成されており、上記第１同一面と上記第２同一面とは上面であり、上記第１同一面の裏面と上記第２同一面の裏面とは下面であることが好ましい。
　上記構成によれば、ソース電極が下面に形成されたノーマリーオン型電界効果トランジスタと、ドレイン端子が下面に形成された半導体装置とを容易に組み合わせることができる。
　本発明の態様８における複合型半導体装置においては、上記ノーマリーオン型電界効果トランジスタは、長方形形状であることが好ましい。
　上記構成によれば、面積的に効率の良い配置を実現できる。
　本発明の態様９における複合型半導体装置においては、上記第２ゲート端子の一部と上記第２ドレイン端子の一部と上記第２ソース端子の一部との以外は、封止されていることが好ましい。
　上記構成によれば、封止された複合型半導体装置を実現できる。
　尚、本発明は、上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
　本発明は、半導体装置や複合型半導体装置に好適に用いることができる。
　１　　　　　　　　１番目のフィンガー（電界効果トランジスタ）
　２　　　　　　　　２番目のフィンガー（電界効果トランジスタ）
　３　　　　　　　　３番目のフィンガー（電界効果トランジスタ）
　４　　　　　　　　ｎ番目のフィンガー（電界効果トランジスタ）
　５　　　　　　　　ツェナーダイオード
　６　　　　　　　　ドレイン端子
　７　　　　　　　　ゲート端子
　８　　　　　　　　ソース端子
　９　　　　　　　　第１配線抵抗
　１０　　　　　　　第２配線抵抗
　１１　　　　　　　第３配線抵抗
　１２　　　　　　　第ｎ配線抵抗
　１３　　　　　　　パルスジェネレータ
　１４　　　　　　　終端抵抗
　１５　　　　　　　負荷抵抗
　１６　　　　　　　電源
　１７　　　　　　　ブロック
　２０　　　　　　　横型電界効果トランジスタ（半導体装置）
　２１　　　　　　　１番目のフィンガー（電界効果トランジスタ）
　２２　　　　　　　２番目のフィンガー（電界効果トランジスタ）
　２３　　　　　　　３番目のフィンガー（電界効果トランジスタ）
　２４　　　　　　　ｎ番目のフィンガー（電界効果トランジスタ）
　３０　　　　　　　横型電界効果トランジスタ（半導体装置）
　３１　　　　　　　ノーマリーオン型電界効果トランジスタ
　３２　　　　　　　ドレイン端子
　３３　　　　　　　ゲート端子
　３４　　　　　　　ソース端子
　４０　　　　　　　複合型半導体装置
　４１　　　　　　　ダイパッド
　４５　　　　　　　第１ワイヤー
　４６　　　　　　　第２ワイヤー
　４７　　　　　　　第３ワイヤー
　４８　　　　　　　第４ワイヤー
　４９　　　　　　　パッケージ
　５０　　　　　　　複合型半導体装置
　Ａ　　　　　　　　アノード電極
　Ｃ　　　　　　　　カソード電極

Claims (5)

  1. 　ノーマリーオフまたは、ノーマリーオン型電界効果トランジスタを複数含み、ゲート端子、ドレイン端子およびソース端子を備えた半導体装置であって、
    　上記電界効果トランジスタの各々における、ゲート電極は上記ゲート端子に、ドレイン電極は上記ドレイン端子に、ソース電極は上記ソース端子にそれぞれ接続され、
    　アノード電極が上記ソース端子に、カソード電極が上記ドレイン端子にそれぞれ接続されたツェナーダイオードを備え、
    　上記電界効果トランジスタの各々は、上記ゲート端子から順に遠くなるように配置されブロックを形成し、
    　上記ツェナーダイオードよりも上記ブロックが上記ゲート端子の近くに配置されていることを特徴とする半導体装置。
  2. 　上記ツェナーダイオードは一方の端部に備えられており、
    　上記ゲート端子は、上記一方の端部と反対側の他方の端部に備えられており
    　上記ツェナーダイオードと上記ゲート端子との間の第１方向の長さが、上記第１方向と直交する第２方向の長さよりも長いことを特徴とする請求項１に記載の半導体装置。
  3. 　上記電界効果トランジスタの各々はノーマリーオフ型電界効果トランジスタであり、
    　上記ゲート端子と、上記ドレイン端子および上記ソース端子の何れか一方とは、第１同一面に形成されており、
    　上記ドレイン端子および上記ソース端子の他方は、上記第１同一面の裏面に形成されていることを特徴とする請求項１または２に記載の半導体装置。
  4. 　請求項３に記載の半導体装置と、
    　ゲート電極、ドレイン電極およびソース電極を有するノーマリーオン型電界効果トランジスタと、
    　第２ゲート端子、第２ドレイン端子および第２ソース端子と、を備えており、
    　上記第２ドレイン端子は上記ノーマリーオン型電界効果トランジスタのドレイン電極に、上記第２ソース端子は上記ノーマリーオン型電界効果トランジスタのゲート電極および上記半導体装置のソース端子に、上記第２ゲート端子は上記半導体装置のゲート端子に、上記ノーマリーオン型電界効果トランジスタのソース電極は上記半導体装置のドレイン端子に、それぞれ接続されていることを特徴とする複合型半導体装置。
  5. 　上記ノーマリーオン型電界効果トランジスタは、ＧａＮまたはＳｉＣからなる半導体層を備えていることを特徴とする請求項４に記載の複合型半導体装置。
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