JP6626267B2

JP6626267B2 - 半導体装置

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Description

この発明は、カスコード回路を備えた半導体装置に関し、特に窒化物半導体装置に関する。

近年、サーバーやパソコン等のＩＴ機器、エアコンを始めとする白物家電、太陽光発電システムで利用するパワー・コンディショナー、ハイブリッド車等の電動車両、電車や送電システム等の分野において、パワー半導体が重要な役割を果たしている。

中でもＧaＮ(窒化ガリウム)を用いたデバイスは、上記ＧaＮの材料物性の優位性から、現行材料のＳiデバイスと比較して、大幅な高耐圧化や低抵抗化や高周波化が期待されている。

ＧaＮトランジスタの特徴の一つとして、高周波化が挙げられる。スイッチング周波数の向上が可能になる一因は、キャリアとなる電子の移動度が高いことである。一般的に、ＧaＮトランジスタは、ＡlＧaＮ層とＧaＮ層とを接合させた「ＨＥＭＴ（High Electron Mobility Transistor)構造」を採用し、上記両層の界面付近には「２次元電子ガス」が発生する。この「２次元電子ガス」内では電子が高速で移動できるため、スイッチング速度の高速化が可能となる。

そのために、上記ＧaＮトランジスタとしては、スイッチング電源装置等への用途が急拡大している。しかしながら、ＧaＮトランジスタは主にノーマリーオン型のスイッチング素子であるため、スイッチング電源装置等に一般的に用いられるノーマリーオフ型のスイッチング素子を駆動するゲート駆動回路(ノーマリーオフ動作用のゲート駆動回路)を適用することはできない。

そこで、上記ノーマリーオン型のスイッチング素子をノーマリーオフ動作させる場合には、ノーマリーオン型のスイッチング素子のソースにノーマリーオフ型のスイッチング素子のドレインを接続して、カスコード回路を構成することが考えられる。このようなカスコード回路を構成した場合、ノーマリーオン型のスイッチング素子は、ノーマリーオフ動作用のゲート駆動回路でターンオフ動作させると、ノーマリーオフ型のスイッチング素子と同様にオフ状態となるため、ノーマリーオフ動作用のゲート駆動回路をそのまま適用することが可能となる。

ところで、上記パワー半導体がインバータ回路等で使用される場合、使用環境によっては、負荷や電源の異常変動によってトランジスタ素子が短絡状態となることがある。そこで、上記パワー半導体には、短絡状態となった場合に、保護回路が働くまでの時間(短絡時間)は、短絡状態であってもトランジスタが壊れないことが求められている。

ところが、上記短絡時においては、トランジスタには高電圧が印加された状態で大電流が流れるため、電圧×電流のエネルギーが掛かることになり、トランジスタ素子が一気に発熱して、上記トランジスタ素子の劣化や破壊を起こしてしまうという問題がある。

特に、上記ＧaＮトランジスタは、上述したように、その材料物性の優位性からＳiデバイスと比較して大幅な高耐圧／低抵抗化が可能であり、そのチップ面積縮小に伴って、短絡時間の増大が大きな課題となっている。そのために、短絡時における発熱抑制が重要となってきている。

上記短絡時における発熱を抑制できる回路として、米国特許出願公開第２０１４／００５５１９２号明細書(特許文献１)に開示されたパワートランジスタの飽和電流制限回路および米国特許第８６２４６６２号明細書(特許文献２)に開示された半導体の電子構成および回路がある。

図５は、上記特許文献１に開示された回路構成を示す回路図である。当該回路は、飽和電流に制限を与えるパワートランジスタ１の具体的な回路の一部を例示している。

このパワートランジスタ１は、第１ドレインＤ1と第１ソースＳ1と第１ゲートＧ1とを有するノーマリーオン型のＧaＮトランジスタＭ1を含んでいる。また、パワートランジスタ１は、第２ドレインＤ2と第２ソースＳ2と第２ゲートＧ2とを有するノーマリーオフ型のＭＯＳトランジスタＭ2を含んでいる。そして、ノーマリーオントランジスタＭ1の第１ソースＳ1とノーマリーオフトランジスタＭ2の第２ドレインＤ2とが接続されて、ノーマリーオントランジスタＭ1とノーマリーオフトランジスタＭ2とは直列に接続されている。

上記第１ゲートＧ1に接続された第１端子Ｔ1と第２ソースＳ2に接続された第２端子Ｔ2との間には、電流制限回路２が接続されている。この電流制限回路２は、抵抗のような少なくとも一つの受動回路素子および／または最大の安定状態電圧Ｖ_GS(ゲート‐ソース間電圧)が０Ｖより低い少なくとも一つの能動回路素子で構成されており、一例としてダイオード３で成る。このように、ノーマリーオントランジスタＭ1とノーマリーオフトランジスタＭ2とが、カスコード接続されている。

また、図６は、上記特許文献２に示される回路構成を示す回路図である。当該回路は、負荷５を駆動する回路構成であり、上記特許文献１に示された回路構成と同様に、互いに直列に接続された高電圧のデプレッションモードのＧaＮトランジスタ(ノーマリーオントランジスタ)７と低電圧のエンハンスメントモードのＭＯＳトランジスタ(ノーマリーオフトランジスタ)８とを含んでいる。そして、デプレッションモードトランジスタ７のゲートと、エンハンスメントモードトランジスタ８のソースとが、負バイアスの電源９を介して接続されている。このように、ノーマリーオントランジスタ７とノーマリーオフトランジスタ８とがカスコード接続されており、ノーマリーオントランジスタ７のゲートとノーマリーオフトランジスタ８のソースとの間に負バイアスの電源９を接続することにより、飽和電流を制限するようにしている。

一般的に、図７に示すように、カスコード回路１１においては、外部端子として、例えば、外部ドレイン端子Ｄc,外部ソース端子Ｓcおよび外部ゲート端子Ｇcを有している。なお、カスコード回路１１は、ノーマリーオン型の第１トランジスタＱ11と、ノーマリーオフ型の第２トランジスタＱ12とがカスコード接続されており、第２トランジスタＱ12のゲートＧ12と外部ゲート端子Ｇcとをゲート抵抗Ｒgを介して接続している。また、第１トランジスタＱ11のゲートＧ11と外部ソース端子Ｓcとを抵抗Ｒ11を介して接続している。

ここで、上記外部ドレイン端子Ｄcには電源と負荷とが接続され、外部ソース端子ＳcはＧＮＤ電位に固定されている。そして、外部ゲート端子Ｇcにオンの入力信号が入力された場合に、トランジスタＱ11およびトランジスタＱ12に流れる電流をＩＤとすると、ＧaＮトランジスタＱ11のゲート‐ソース間電圧をＶgsとし、閾値電圧をＶthとし、飽和領域のトランスコンダクタンスをｇmとすると、実験的に電流ＩＤを次式で表わすことができる。
ＩＤ ≒ ｇm×(Ｖgs−Ｖth)

先ず、上記ゲート‐ソース間電圧をＶgsについて考察する。ＧaＮトランジスタＱ11のゲートＧ11の電位は０Ｖであり、ＭＯＳトランジスタＱ12のオン抵抗が十分に低い場合には、ＧaＮトランジスタＱ11のソースＳ11の電位は略０Ｖとなり、Ｖgs≒０Ｖとなる。

したがって、上記電流ＩＤは、
ＩＤ ≒ ｇm×(−Ｖth)
で表され、ノーマリーオン型のＧaＮトランジスタＱ11の閾値電圧を例えば−６Ｖとすると、電流ＩＤは、
ＩＤ ≒ ６×ｇm
で算出される。

一方、例えば，図５に示す上記特許文献１に開示された回路構成では、電流制限回路２によってノーマリーオントランジスタＭ1のゲート‐ソース間電圧Ｖ_GSが負バイアスとなる。同様に、図６に示す上記特許文献２に開示された回路構成では、電源９によってノーマリーオントランジスタ７のゲート‐ソース間電圧Ｖ_GSが負バイアスとなる。

ここで、上記特許文献１および上記特許文献２に開示された回路構成におけるゲート‐ソース間電圧Ｖgsを、例えば−２Ｖとする。そうすると、上記特許文献１におけるノーマリーオントランジスタＭ1およびノーマリーオフトランジスタＭ2に流れる飽和電流、および、上記特許文献２におけるノーマリーオントランジスタ７およびノーマリーオフトランジスタ８に流れる飽和電流Ｉdsatは、
Ｉdsat ≒ ｇm×(Ｖgs−Ｖth) ＝ｇm×(−２＋６) ＝４×ｇm
により算出される。

すなわち、図７に示す一般的なカスコード回路と比較して、上記特許文献１および上記特許文献２に開示された回路構成においては、飽和電流を３割程度低減できることが分かる。

したがって、上記特許文献１および上記特許文献２における回路構成のカスコード回路においては、ノーマリーオン型のＧaＮトランジスタにおけるゲート‐ソース間電圧Ｖgsとして負バイアスに印加することによって、飽和電流を低減できるのである。

米国特許出願公開第２０１４／００５５１９２号明細書米国特許第８６２４６６２号明細書

しかしながら、上記特許文献１および特許文献２に開示された従来の回路構成においては、以下のような問題がある。

すなわち、上記特許文献１および上記特許文献２に開示されたカスコード回路においては、スイッチング動作中、常にノーマリーオン型のＧaＮトランジスタにおけるゲート‐ソース間電圧Ｖgsとして、負バイアスが印加されている。そのために、常にＧaＮトランジスタのオン抵抗が大きくなるという問題がある。

一般的にノーマリーオン型のＧaＮトランジスタとノーマリーオフ型のＭＯＳトランジスタをカスコード接続する場合に、ＧaＮトランジスタのオン抵抗をＲon(ＧaＮ)とし、ＭＯＳトランジスタのオン抵抗をＲon(ＭＯＳ)として、
Ｒon(ＧaＮ) ＞＞Ｒon(ＭＯＳ)
となるように設計されている(例えば、Ｒon(ＧaＮ)はＲon(ＭＯＳ)の３倍〜１０倍程度)。

したがって、カスコード回路を形成した場合、ＧaＮトランジスタとＭＯＳトランジスタとにおけるカスコード接続全体のオン抵抗に占める割合は、その大半がＧaＮトランジスタであり、ＭＯＳトランジスタの割合は小さい。その理由は、以下のとおりである。

すなわち、上記ＧaＮトランジスタは、高電圧が印加されるためにドリフト長を長く設計して高耐圧化を図る必要がある。ところが、横型デバイスであるＧaＮトランジスタにとっては、ドリフト長の増大がそのままオン抵抗の増大およびチップの増大に反映されることになる。一方、上記ＭＯＳトランジスタは、高電圧が印加されないためにドリフト長を短く設計することができ、さらに縦型構造にすること等によってチップ面積を縮小することができる。結果的に、
Ｒon(ＧaＮ) ＞＞Ｒon(ＭＯＳ)
となるのである。

上記特許文献１および上記特許文献２の回路構成においては、飽和電流を低減することは可能である。ところが、上述したように、カスコード接続全体のオン抵抗に占める割合の高いＧaＮトランジスタのオン抵抗が、スイッチング動作中に常に大きくなり、結果的には、カスコード接続全体のオン抵抗が、スイッチング動作中に常に大きくなるという問題がある。

そこで、この発明の課題は、オン抵抗の増大を最小限に抑制しつつ、飽和電流を低減して短絡時間の発熱量を抑制し、短絡時間長の大幅な増大を図ることができる半導体装置を提供することにある。

上記課題を解決するため、この発明の半導体装置は、
ソースとドレインとゲートとを有するノーマリーオン型の第１スイッチング素子と、
ソースとドレインとゲートとを有すると共に、上記ドレインが上記第１スイッチング素子の上記ソースに電気的に接続されて、上記第１スイッチング素子と共にカスコード回路を構成しているノーマリーオフ型の第２スイッチング素子と、
上記第２スイッチング素子と並列に接続されると共に、上記カスコード回路を流れる過電流を検出する過電流検出回路と
を備え、
上記過電流検出回路は、上記カスコード回路を流れる電流の値が予め設定された所定の過電流値以上となったときに、上記カスコード回路を流れる電流を制限するようになっていることを特徴とする。

また、一実施の形態の半導体装置では、
上記過電流検出回路は、
上記第２スイッチング素子と並列に接続されると共に、ソースとドレインとゲートとを有するノーマリーオフ型の第３スイッチング素子と、
上記第３スイッチング素子の上記ソースと上記第２スイッチング素子の上記ソースとの間に接続された過電流検出用抵抗と、
ソースとドレインとゲートとを有するノーマリーオフ型の第４スイッチング素子と
を備え、
上記第４スイッチング素子の上記ドレインが上記第３スイッチング素子の上記ゲートおよび上記第２スイッチング素子の上記ゲートと共通に接続され、
上記第４スイッチング素子の上記ゲートが上記第３スイッチング素子の上記ソースおよび上記過電流検出用抵抗の一端と共通に接続され、
上記第４スイッチング素子の上記ソースが上記過電流検出用抵抗の他端および上記第２スイッチング素子の上記ソースと共通に接続され、
上記第３スイッチング素子のゲート幅Ｗ3は、上記第２スイッチング素子のゲート幅Ｗ2の１／ｎ(ｎ＞１)倍になるように設定されている。

また、一実施の形態の半導体装置では、
上記第３スイッチング素子の上記ゲートと上記第２スイッチング素子の上記ゲートと上記第４スイッチング素子の上記ドレインとに共通に接続された外部ゲート端子を備え、
上記過電流検出回路は、
上記外部ゲート端子と上記第４スイッチング素子の上記ドレインとの間に接続されたゲート抵抗を有する。

また、一実施の形態の半導体装置では、
上記第２スイッチング素子と、上記第３スイッチング素子と、上記第４スイッチング素子とは、同一チップに形成されている。

また、一実施の形態の半導体装置では、
上記第１スイッチング素子と、上記第２スイッチング素子と、上記第３スイッチング素子と、上記第４スイッチング素子とは、同一パッケージに内蔵されている。

以上より明らかなように、この発明の半導体装置は、上記過電流検出回路によって、上記カスコード回路を流れる電流値が予め設定された所定の過電流値以上になったことが検知された場合には、上記カスコード回路のオン抵抗が増大されて、流れる電流が制限される。したがって、短絡時間における発熱量を大幅に抑制することができる。

その場合、上記過電流検出回路は、上記カスコード回路を流れる電流値が上記過電流値以上となった場合のみ、上記カスコード回路のオン抵抗を増大させて、流れる電流を制限するようにしている。したがって、通常動作時に上記カスコード回路のオン抵抗が増大することはない。

すなわち、この発明の半導体装置によれば、オン抵抗の増大を最小限に抑制しつつ、飽和電流を低減して短絡時間の発熱量を抑制し、短絡時間長の大幅な増大を図ることができる。

図１はこの発明の第１実施形態の半導体装置としての窒化物半導体装置の回路図である。図２はこの発明の第２実施形態の半導体装置としての窒化物半導体装置の回路図である。図３はこの発明の第３実施形態の半導体装置としての窒化物半導体装置の回路図である。図４は図２および図３の窒化物半導体装置に流れる電流の計時変化を示す図である。図５は従来のパワートランジスタの飽和電流制限回路部の回路図である。図６は従来の半導体の電子回路の回路図である。図７は一般的なカスコード回路の回路図である。

以下、この発明を図示の実施の形態により詳細に説明する。

〔第１実施形態〕
図１は、この第１実施形態の半導体装置としての窒化物半導体装置２１の回路図である。

この窒化物半導体装置２１は、外部端子として、例えば、外部ドレイン端子Ｄc,外部ソース端子Ｓcおよび外部ゲート端子Ｇcを有している。

また、上記窒化物半導体装置２１は、ノーマリーオン型の第１トランジスタＱ1と、ノーマリーオフ型の第２トランジスタＱ2と、過電流検出回路２２とから概略構成される。ノーマリーオン型の第１トランジスタＱ1は、例えばＧaＮトランジスタである。そして、ノーマリーオフ型の第２トランジスタＱ2は、例えばＭＯＳトランジスタである。尚、第１トランジスタＱ1および第２トランジスタＱ2は、上記第１スイッチング素子および上記第２スイッチング素子の一例である。

上記第１トランジスタＱ1のドレインＤ1には、外部ドレイン端子Ｄcが接続されている。また、第２トランジスタＱ2のドレインＤ2には、第１トランジスタＱ1のソースＳ1が接続され、第２トランジスタＱ2のソースＳ2には外部ソース端子Ｓcが接続されている。また、第１トランジスタＱ1のゲートＧ1と第２トランジスタＱ2のソースＳ2との間に抵抗Ｒ1を接続している。こうして、直列に接続された第１トランジスタＱ1と第２トランジスタＱ2とでカスコード回路を構成している。また、過電流検出回路２２は、第２トランジスタＱ2と並列に接続されている。

さらに、上記第２トランジスタＱ2のゲートＧ2は、過電流検出回路２２を介して外部ゲート端子Ｇcに接続されている。

以下、上記構成の窒化物半導体装置２１に過電流が流れる際に、流れる電流が制限される動作の一例について説明する。ここで、外部ドレイン端子Ｄcには電源(図示せず)と負荷(図示せず)とが接続され、外部ソース端子ＳcはＧＮＤ電位に固定されているとする。また、外部ゲート端子Ｇcにオンの入力信号が入力された際に、第１,第２トランジスタＱ1,Ｑ2で構成されたカスコード回路に流れる電流をＩＤとする。

上記過電流検出回路２２は、第２トランジスタＱ2のドレインＤ2とソースＳ2とに接続されており、第２トランジスタＱ2に流れる電流ＩＤを検出可能になっている。そして、過電流検出回路２２は、検出した電流ＩＤの電流値が予め設定された過電流値以上となったときに、外部ゲート端子Ｇcからのオン信号の電位を低下させて、第２トランジスタＱ2のゲートＧ2に供給する。

こうして、上記過電流検出回路２２によって、上記カスコード回路を流れる電流ＩＤの電流値が予め設定された所定の過電流値以上となったときに、第２トランジスタＱ2のゲートＧ2の電位が低下するように制御される。その結果、第２トランジスタＱ2のオン抵抗が増大し、第１トランジスタＱ1のソースＳ1の電位が増大する。その場合、第１トランジスタＱ1のゲートＧ1の電位は０Ｖであるため、ソースＳ1の電位が増大することは、ノーマリーオン型の第１トランジスタＱ1のゲートオーバードライブ電圧が低下することを意味する。そのために、第１トランジスタＱ1の飽和電流値は低下することになる。

一方、上記過電流検出回路２２は、上記カスコード回路を流れる電流ＩＤの電流値が予め設定された所定の過電流値よりも小さい通常動作時の場合には、上記制御動作を行わないために、第２トランジスタＱ2のオン抵抗が増大することがない。そのために、カスコード接続全体のオン抵抗が増大することはない。

以上のごとく、上記第１実施形態においては、ノーマリーオン型のＧaＮ第１トランジスタＱ1とノーマリーオフ型のＭＯＳ第２トランジスタＱ2とを直列に接続した上記カスコード回路を有する窒化物半導体装置２１において、第２トランジスタＱ2に流れる電流ＩＤを検出する過電流検出回路２２を第２トランジスタＱ2と並列に接続している。

そして、上記過電流検出回路２２によって、窒化物半導体装置２１を流れる電流ＩＤの電流値が予め設定された過電流値以上となったときに、第２トランジスタＱ2のゲートＧ2の電位を低下するように制御している。したがって、第２トランジスタＱ2のオン抵抗が増大して第１トランジスタＱ1のソースＳ1の電位が増大し、ノーマリーオン型の第１トランジスタＱ1のゲートオーバードライブ電圧が低下する。そのため、第１トランジスタＱ1の飽和電流値を低下させることができる。

したがって、この第１実施形態の窒化物半導体装置２１によれば、短絡時間における発熱量を大幅に改善することができる。

その場合、上記過電流検出回路２２によって上記所定の過電流を検出した場合のみ、飽和電流が制限される。したがって、通常動作時にカスコード接続全体のオン抵抗が増大することはない。

すなわち、上記第１実施形態の窒化物半導体装置２１によれば、オン抵抗の増大を最小限に抑制しつつ、飽和電流を低減して短絡時間の発熱量を抑制し、短絡時間長の大幅な増大を図ることができるのである。

〔第２実施形態〕
図２は、この発明の第２実施形態の半導体装置としての窒化物半導体装置３１の回路構成図である。

この第２実施形態の窒化物半導体装置３１は、上記第１実施形態における過電流検出回路２２の具体的構成に関する。したがって、上記第１実施形態において図１に示す部材と同じ部材には、上記第１実施形態の場合と同じ番号を付して、詳細な説明は省略する。

この窒化物半導体装置３１における過電流検出回路３２は、ノーマリーオフ型の第３トランジスタＱ3と第４トランジスタＱ4とを含んでいる。この第３,第４トランジスタＱ3,Ｑ4は、例えばＭＯＳトランジスタである。ここで、第３トランジスタＱ3および第４トランジスタＱ4は、上記第３スイッチング素子および上記第４スイッチング素子の一例である。

上記第３トランジスタＱ3は、第２トランジスタＱ2と過電流検出用抵抗Ｒgs4を介して並列に接続されており、第３トランジスタＱ3のドレインＤ3は第２トランジスタＱ2のドレインＤ2と共通に接続されている。さらに、第３トランジスタＱ3のゲートＧ3と第２トランジスタＱ2のゲートＧ2とが外部ゲート端子Ｇcに共通に接続されている。ここで、第３トランジスタＱ3のゲート幅Ｗ3は、第２トランジスタＱ2のゲート幅Ｗ2の１／ｎ(ｎ＞＞１)となっている。

上記第４トランジスタＱ4のドレインＤ4は、第３トランジスタＱ3のゲートＧ3および第２トランジスタＱ2のゲートＧ2と共通に接続されている。上記第４トランジスタＱ4のドレインＤ4と第３トランジスタＱ3のゲートＧ3および第２トランジスタＱ2のゲートＧ2は、外部ゲート端子Ｇcに接続されている。さらに、第３トランジスタＱ3のソースＳ3と第４トランジスタＱ4のゲートＧ4が接続されている。

また、上記過電流検出用抵抗Ｒgs4の一端が第３トランジスタＱ3のソースＳ3および第４トランジスタＱ4のゲートＧ4に接続される一方、過電流検出用抵抗Ｒgs4の他端が第４トランジスタＱ4のソースＳ4および第２トランジスタＱ2のソースＳ2に接続されている。こうして、過電流検出用抵抗Ｒgs4の上記他端と、第４トランジスタＱ4のソースＳ4と、第２トランジスタＱ2のソースＳ2とが、外部ソース端子Ｓcに接続されている。

以下、上記構成の窒化物半導体装置３１に過電流が流れる際に、電流が制限される動作について説明する。ここで、外部ドレイン端子Ｄcには電源(図示せず)と負荷(図示せず)とが接続され、外部ソース端子ＳcはＧＮＤ電位に固定されているとする。また、外部ゲート端子Ｇcにオンの入力信号が入力された際に、第１,第２トランジスタＱ1,Ｑ2で構成されたカスコード回路に流れる電流をＩＤとし、第３トランジスタＱ3を流れる電流をＩＤ3とし、第４トランジスタＱ4を流れる電流をＩＤ4とする。

例えば、上記第３トランジスタＱ3のゲート幅Ｗ3に対する第２トランジスタＱ2のゲート幅Ｗ2の倍率ｎを、ｎ＝１０００とした場合、第３トランジスタＱ3のゲート幅Ｗ3は、第２トランジスタＱ2のゲート幅Ｗ2の１／１０００となる。したがって、第３トランジスタＱ3を流れる電流ＩＤ3は、
ＩＤ3 ≒ ＩＤ／ｎ＝ＩＤ／１０００
となる。

その場合、上記第３トランジスタＱ3のソースＳ3の電位は、過電流検出用抵抗Ｒgs4によって吊上げられて、
ＩＤ3×Ｒgs4
となる。したがって、第４トランジスタＱ4のゲート‐ソース間電圧は、
ＩＤ3×Ｒgs4
となり、この電圧が第４トランジスタＱ4の閾値電圧に達すると、第４トランジスタＱ4がオンする。その際に、第４トランジスタＱ4のドレインＤ4の電圧Ｖgは、第４トランジスタＱ4のオン抵抗Ｒon4と電流ＩＤ4との積により制限され、第２トランジスタＱ2のゲート電位が、
Ｒon4×ＩＤ4
に制限されることになる。

その結果、第２トランジスタＱ2のオン抵抗が増大して、第１トランジスタＱ1のソースＳ1の電位が増大する。その場合、第１トランジスタＱ1のゲートＧ1の電位は０Ｖであるため、ソースＳ1の電位が増大することは、ノーマリーオン型の第１トランジスタＱ1のゲートオーバードライブ電圧が低下することを意味する。そのため、第１トランジスタＱ1の飽和電流値は低下することになる。

つまり、図４に示すように、この実施の形態に示す過電流検出回路３２がある場合には、上記カスコード回路を流れる電流ＩＤの電流値が、短絡時等において、予め設定された過電流値ＩＤ(max)以上になった場合に、第２トランジスタＱ2のゲート電圧が制限され、窒化物半導体装置３１の電流ＩＤが制限されることになる。

尚、上記過電流検出用抵抗Ｒgs4の値は、第２トランジスタＱ2のゲート幅Ｗ2に対する第３トランジスタＱ3のゲート幅Ｗ3の比を(１／ｎ)とした場合に、第４トランジスタＱ4の閾値電圧Ｖth4が、
Ｖth4 ＝ (ＩＤ(max)／ｎ)×Ｒgs4
となるように設計すれば良い。

一方、上記カスコード回路を流れる電流ＩＤの電流値が、予め設定された所定の過電流値よりも小さい通常動作時の場合には、過電流検出回路３２は上記制御動作を行わないために、第２トランジスタＱ2のオン抵抗が増大することがない。そのために、カスコード接続全体のオン抵抗が増大することはない。

以上のごとく、上記第２実施形態においては、上記第１実施形態における過電流検出回路３２を、第２トランジスタＱ2と過電流検出用抵抗Ｒgs4を介して並列に接続されたノーマリーオフ型の第３トランジスタＱ3、および、この第３トランジスタＱ3のゲートＧ3と第２トランジスタＱ2のソースＳ2との間に接続された第４トランジスタＱ4を含んで構成している。

そして、上記第４トランジスタＱ4のゲートＧ4を第３トランジスタＱ3のソースＳ3に接続している。さらに、第４トランジスタＱ4のドレインＤ4と第３トランジスタＱ3のゲートＧ3および第２トランジスタＱ2のゲートＧ2を外部ゲート端子Ｇcに接続している。また、第３トランジスタＱ3のゲート幅Ｗ3を、第２トランジスタＱ2のゲート幅Ｗ2の１／ｎ(ｎ＞＞１)にしている。

そうすると、上記第３トランジスタＱ3を流れる電流ＩＤ3が、
ＩＤ3 ≒ ＩＤ／ｎ
であり、ソースＳ3の電位が、
ＩＤ3×Ｒgs4
となる。したがって、第４トランジスタＱ4のゲート‐ソース間電圧は、
ＩＤ3×Ｒgs4
となり、この電圧が第４トランジスタＱ4の閾値電圧Ｖth4に達すると、第４トランジスタＱ4がオンする。つまり、
ＩＤ3×Ｒgs4 ＝ (ＩＤ／ｎ)×Ｒgs4 ≧ Ｖth4
であるから、この式を整理して、
ＩＤ ≧ (Ｖth4×ｎ)／Ｒgs4
となると、第４トランジスタＱ4がオンする。

したがって、上記カスコード回路を流れる電流ＩＤが、過電流値ＩＤ(max)＝(Ｖth4×ｎ)／Ｒgs4以上になると、第２トランジスタＱ2のゲートＧ2の電位が、
Ｒon4×ＩＤ4
に制限される。

その結果、上記第２トランジスタＱ2のゲートＧ2の電位が低下してオン抵抗Ｒon2が増大する。そして、第１トランジスタＱ1のソースＳ1の電位が増大し、ノーマリーオン型の第１トランジスタＱ1のゲートオーバードライブ電圧が低下する。そのため、第１トランジスタＱ1の飽和電流値を低下させることができる。

したがって、この第２実施形態の窒化物半導体装置３１によれば、短絡時間における発熱量を大幅に改善することができる。

その場合、上記過電流検出回路３２は、電流ＩＤが上記過電流値ＩＤ(max)以上になった場合のみ、飽和電流を制限するようにしている。したがって、通常動作時にカスコード接続全体のオン抵抗が増大することはない。

すなわち、オン抵抗の増大を最小限に抑制しつつ、飽和電流を低減して短絡時間の発熱量を抑制し、短絡時間長の大幅な増大を図ることができるのである。

〔第３実施形態〕
図３は、この発明の第３実施形態の半導体装置としての窒化物半導体装置４１における回路構成図である。

この第３実施形態の窒化物半導体装置４１は、上記第２実施形態の過電流検出回路３２とは異なる具体的構成に関する。したがって、上記第２実施形態の図２に示す部材と同じ部材には、上記第２実施形態の場合と同じ番号を付して、詳細な説明は省略する。

この窒化物半導体装置４１における過電流検出回路４２は、上記第２実施形態の場合と同様に、ノーマリーオフ型の第３トランジスタＱ3および第４トランジスタＱ4を含んで構成されている。この第３,第４トランジスタＱ3,Ｑ4は、例えばＭＯＳトランジスタである。そして、第３トランジスタＱ3のソースＳ3と第２トランジスタＱ2のソースＳ2との間に過電流検出用抵抗Ｒgs4を接続している。

この第３実施形態の窒化物半導体装置４１における過電流検出回路４２では、外部ゲート端子Ｇcと第４トランジスタＱ4のドレインＤ3との間にゲート抵抗Ｒgを有する点で、上記第２実施形態における過電流検出回路３２とは異なる。

以下、上記構成の窒化物半導体装置４１に過電流が流れる際に、電流が制限される動作について説明する。ここで、上記外部ドレイン端子Ｄcには電源(図示せず)と負荷(図示せず)とが接続され、上記外部ソース端子ＳcはＧＮＤ電位に固定されているとする。また、上記外部ゲート端子Ｇcにオンの入力信号が入力された際に、第１,第２トランジスタＱ1,Ｑ2で構成されたカスコード回路に流れる電流をＩＤとし、第３トランジスタＱ3を流れる電流をＩＤ3とし、第４トランジスタＱ4を流れる電流をＩＤ4とする。

その場合、上記第３トランジスタＱ3のソースＳ3の電位は、過電流検出用抵抗Ｒgs4によって吊上げられて、
ＩＤ3×Ｒgs4
となる。したがって、第４トランジスタＱ4のゲート‐ソース間電圧は、
ＩＤ3×Ｒgs4
となり、この電圧が第４トランジスタＱ4の閾値電圧に達すると、第４トランジスタＱ4がオンする。その際に、第４トランジスタＱ4のドレインＤ4の電圧Ｖgは、上記外部ゲート端子Ｇcの電圧をＶＧとすると、ゲート抵抗Ｒgと第４トランジスタＱ4のオン抵抗Ｒon4との分圧になるので、次式(１)で表される。
Ｖg ＝ {Ｒon4／(Ｒg＋Ｒon4)}×ＶＧ ………（１)

したがって、上記第４トランジスタＱ4のドレインＤ4の電圧Ｖgは、上記式(１)によって制限され、第２トランジスタＱ2のゲート電位が、
{Ｒon4／(Ｒg＋Ｒon4)}×ＶＧ
に制限されることになる。

その結果、第２トランジスタＱ2のオン抵抗が増大して、第１トランジスタＱ1のソースＳ1の電位が増大する。その場合、第１トランジスタＱ1のゲートＧ1の電位は０Ｖであるため、ソースＳ1の電位が増大することは、ノーマリーオン型の第１トランジスタＱ1のゲートオーバードライブ電圧が低下することを意味する。そのために、第１トランジスタＱ1の飽和電流値は低下することになる。

つまり、図４に示すように、この実施の形態に示す過電流検出回路４２がある場合には、上記カスコード回路を流れる電流ＩＤの電流値が、短絡時等において、予め設定された過電流値ＩＤ(max)以上になった場合に、第２トランジスタＱ2のゲート電圧が制限され、窒化物半導体装置４１の電流ＩＤが制限されることになる。

尚、上記過電流検出用抵抗Ｒgs4の値は、第２トランジスタＱ2のゲート幅Ｗ2に対する第３トランジスタＱ3のゲート幅Ｗ3の比を(１／ｎ)とした場合に、第４トランジスタＱ4の閾値電圧Ｖth4が、
Ｖth4 ＝ (ＩＤ(max)／ｎ)×Ｒgs4
となるように設計すれば良い。また、ゲート抵抗Ｒgは上記式(１)に従って、適切な電流ＩＤとなるような電圧Ｖgに調整すれば良い。

一方、上記カスコード回路を流れる電流ＩＤの電流値が、予め設定された所定の過電流値よりも小さい通常動作時の場合には、過電流検出回路４２は上記制御動作を行わないために、第２トランジスタＱ2のオン抵抗が増大することがない。そのために、カスコード接続全体のオン抵抗が増大することはない。

以上のごとく、上記第３実施形態においては、上記過電流検出回路４２を、上記第２実施形態における過電流検出回路３２と同様に、第２トランジスタＱ2と過電流検出用抵抗Ｒgs4を介して並列に接続されたノーマリーオフ型の第３トランジスタＱ3と、この第３トランジスタＱ3のゲートＧ3と第２トランジスタＱ2のソースＳ2との間に介設された第４トランジスタＱ4を含んで構成している。

さらに、上記外部ゲート端子Ｇcと第４トランジスタＱ4のドレインＤ3との間に、ゲート抵抗Ｒgを介設している。

したがって、上記カスコード回路を流れる電流ＩＤが、過電流値ＩＤ(max)＝ (Ｖth4×ｎ)／Ｒgs4以上になった場合に、第２トランジスタＱ2のゲートＧ2の電位が、
{Ｒon4／(Ｒg＋Ｒon4)}×ＶＧ
に制限される。

したがって、この第３実施形態の窒化物半導体装置４１によれば、短絡時間における発熱量を大幅に改善することができる。

その場合、上記過電流検出回路４２は、電流ＩＤが上記過電流値ＩＤ(max)以上になった場合のみ、飽和電流を制限するようにしている。したがって、通常動作時にカスコード接続全体のオン抵抗が増大することはない。

また、上述したように、上記電流ＩＤが過電流値ＩＤ(max)以上になった場合における第２トランジスタＱ2のゲートＧ2の電位を、
{Ｒon4／(Ｒg＋Ｒon4)}×ＶＧ
に制限している。したがって、ゲート抵抗Ｒgがない(Ｒg＝０)上記第２実施形態の場合に比して、ゲート抵抗Ｒgへの分圧分だけ第２トランジスタＱ2のゲートＧ2の電位を下げることができる。したがって、第１トランジスタＱ1の飽和電流値を上記第２実施形態の場合よりもさらに低下させることができる。

ここで、上記第１〜第３実施形態における上記第２,第３,第４トランジスタＱ2,Ｑ3,Ｑ4は、同一チップに形成されることが望ましい。こうすることによって、ノーマリーオフ型である第２,第３,第４トランジスタＱ2,Ｑ3,Ｑ4を、同一工程においてＭＯＳトランジスタで形成することが容易に可能になる。

さらに、上記第１トランジスタＱ1〜第４トランジスタＱ4は、同一パッケージに内蔵されることが望ましい。こうすることによって、第１トランジスタＱ1〜第４トランジスタＱ4を同一パッケージに内蔵して、短絡時間における発熱量が大幅に減少された小型の半導体装置を得ることができる。

また、上記第１〜第３実施形態において、上記第２トランジスタＱ2におけるオン／オフの繰り返しによるドレイン電流の発振対策として、位相補償回路による位相補償をかけて安定動作をさせても構わない。

また、上記第１〜第３実施形態においては、上記第１トランジスタＱ1をＧaＮトランジスタで構成しているが、ＧaＮトランジスタ等の窒化物半導体装置に限定されるものではない。しかしながら、ＧaＮトランジスタである場合には、オン抵抗の減少により大きな効果を得ることができる。

この発明の具体的な実施の形態について説明したが、この発明は上記第１〜第３実施形態に限定されるものではなく、この発明の範囲内で種々変更して実施することができる。例えば、上記第１〜第３実施形態で記載した内容を適宜組み合わせたものを、この発明の一実施形態としてもよい。

以上を纏めると、この発明の半導体装置２１,３１,４１は、
ソースＳ1とドレインＤ1とゲートＧ1とを有するノーマリーオン型の第１スイッチング素子Ｑ1と、
ソースＳ2とドレインＤ2とゲートＧ2とを有すると共に、上記ドレインＤ2が上記第１スイッチング素子Ｑ1の上記ソースＳ1に電気的に接続されて、上記第１スイッチング素子と共にカスコード回路を構成しているノーマリーオフ型の第２スイッチング素子Ｑ2と、
上記第２スイッチング素子Ｑ2と並列に接続されると共に、上記カスコード回路を流れる過電流を検出する過電流検出回路２２,３２,４２と
を備え、
上記過電流検出回路２２,３２,４２は、上記カスコード回路を流れる電流の値が予め設定された所定の過電流値以上となったときに、上記カスコード回路を流れる電流を制限するようになっていることを特徴としている。

上記構成によれば、上記過電流検出回路２２,３２,４２によって、上記カスコード回路を流れる電流が予め設定された所定の過電流値以上になったことが検知された場合には、上記第２スイッチング素子Ｑ2のオン抵抗が増大されて、流れる電流が制限される。したがって、短絡時間における発熱量を大幅に抑制することができる。

その場合、上記過電流検出回路２２,３２,４２は、上記カスコード回路を流れる電流値が上記過電流値以上となった場合のみ、第２スイッチング素子Ｑ2のオン抵抗を増大させて、流れる電流を制限するようにしている。したがって、通常動作時に上記カスコード回路のオン抵抗が増大することはない。

すなわち、上記オン抵抗の増大を最小限に抑制しつつ、飽和電流を低減して短絡時間の発熱量を抑制し、短絡時間長の大幅な増大を図ることができる。

また、一実施の形態の半導体装置３１では、
上記過電流検出回路３２は、
上記第２スイッチング素子Ｑ2と並列に接続されると共に、ソースＳ3とドレインＤ3とゲートＧ3とを有するノーマリーオフ型の第３スイッチング素子Ｑ3と、
上記第３スイッチング素子Ｑ3の上記ソースＳ3と上記第２スイッチング素子Ｑ2の上記ソースＳ2との間に接続された過電流検出用抵抗Ｒgs4と、
ソースＳ4とドレインＤ4とゲートＧ4とを有するノーマリーオフ型の第４スイッチング素子Ｑ4と
を有し、
上記第４スイッチング素子Ｑ4の上記ドレインＤ4が上記第３スイッチング素子Ｑ3の上記ゲートＧ3および上記第２スイッチング素子Ｑ2の上記ゲートＧ2と共通に接続され、
上記第４スイッチング素子Ｑ4の上記ゲートＧ4が上記第３スイッチング素子Ｑ3の上記ソースＳ3および上記過電流検出用抵抗Ｒgs4の一端と共通に接続され、
上記第４スイッチング素子Ｑ4の上記ソースＳ4が上記過電流検出用抵抗Ｒgs4の他端および上記第２スイッチング素子Ｑ2の上記ソースＳ2と共通に接続され、
上記第３スイッチング素子Ｑ3のゲート幅Ｗ3は、上記第２スイッチング素子Ｑ2のゲート幅Ｗ2の１／ｎ(ｎ＞１)倍になるように設定されている。

この実施の形態によれば、上記カスコード回路を流れる電流をＩＤとし、上記過電流検出用抵抗をＲgs4とすると、上記第３スイッチング素子Ｑ3を流れる電流ＩＤ3は、
ＩＤ3≒ＩＤ／ｎ
であり、上記第３スイッチング素子Ｑ3のソースＳ3の電位が、上記第２スイッチング素子Ｑ2のソースＳ2の電位を基準として、
ＩＤ3×Ｒgs4
となる。したがって、上記第４スイッチング素子Ｑ4のゲート‐ソース間電圧は、
ＩＤ3×Ｒgs4
となり、この電圧が第４スイッチング素子Ｑ4の閾値電圧Ｖth4に達すると、第４スイッチング素子Ｑ4がオンする。つまり、ＩＤ≧(Ｖth4×ｎ)／Ｒgs4になると、上記第４スイッチング素子Ｑ4がオンする。

したがって、上記カスコード回路を流れる電流ＩＤが過電流値ＩＤ(max)＝(Ｖth4×ｎ)／Ｒgs4以上になった場合に、上記第２スイッチング素子Ｑ2のゲートＧ2の電位が、
Ｒon4×ＩＤ4
に制限される。

その結果、上記第２スイッチング素子Ｑ2の上記ゲートＧ2の電位が低下して、オン抵抗Ｒon2が増大する。そして、上記第１スイッチング素子Ｑ1の上記ソースＳ1の電位が増大し、ノーマリーオン型の上記第１スイッチング素子Ｑ1のゲートオーバードライブ電圧が低下する。そのため、上記第１スイッチング素子Ｑ1を流れる電流値を低下させて、上記カスコード回路を流れる電流を制限することができる。

また、一実施の形態の半導体装置４１では、
上記第３スイッチング素子Ｑ3の上記ゲートＧ3と上記第２スイッチング素子Ｑ2の上記ゲートＧ2と上記第４スイッチング素子Ｑ4の上記ドレインＤ4とに共通に接続された外部ゲート端子Ｇcを備え、
上記過電流検出回路４２は、
上記外部ゲート端子Ｇcと上記第４スイッチング素子Ｑ4の上記ドレインＤ4との間に接続されたゲート抵抗Ｒgを有する。

この実施の形態によれば、上記第２スイッチング素子Ｑ2のソースＳ2の電位を基準として、上記カスコード回路を流れる電流をＩＤとし、上記過電流検出用抵抗をＲgs4とし、上記外部ゲート端子Ｇcの電圧をＶＧとし、上記第４スイッチング素子Ｑ4の上記オン抵抗をＲon4とすると、上述した実施の形態の場合と同様に、ＩＤ≧(Ｖth4×ｎ)／Ｒgs4になると上記第４スイッチング素子Ｑ4がオンする。

その際に、上記第４スイッチング素子Ｑ4の上記ドレインＤ4の電圧Ｖgは、ゲート抵抗Ｒgと上記第４スイッチング素子Ｑ4のオン抵抗Ｒon4との分圧になるので、
{Ｒon4／(Ｒg＋Ｒon4)}×ＶＧ
となる。

したがって、上記カスコード回路を流れる電流ＩＤが過電流値ＩＤ(max)＝(Ｖth4×ｎ)／Ｒgs4以上になった場合に、上記第２スイッチング素子Ｑ2のゲートＧ2の電位が、
{Ｒon4／(Ｒg＋Ｒon4)}×ＶＧ
に制限される。

その結果、上述した実施の形態の場合と同様に、上記第１スイッチング素子Ｑ1を流れる電流値を低下させて、上記カスコード回路を流れる電流ＩＤを制限することができる。

さらに、上述したように、上記電流ＩＤが過電流値ＩＤ(max)以上になった場合における上記第２スイッチング素子Ｑ2のゲートＧ2の電位を、
{Ｒon4／(Ｒg＋Ｒon4)}×ＶＧ
に制限している。したがって、上記ゲート抵抗Ｒgがない(Ｒg＝０)上述した実施の形態の場合に比して、ゲート抵抗Ｒgへの分圧分だけ下げることができる。すなわち、上記カスコード回路を流れる電流を、上述した実施の形態の場合よりもさらに制限することができる。

また、一実施の形態の半導体装置２１,３１,４１では、
上記第２スイッチング素子Ｑ2と、上記第３スイッチング素子Ｑ3と、上記第４スイッチング素子Ｑ4とは、同一チップに形成されている。

この実施の形態によれば、上記第２スイッチング素子Ｑ2と上記第３スイッチング素子Ｑ3と上記第４スイッチング素子Ｑ4とを、同一チップに形成している。したがって、ノーマリーオフ型である上記第２スイッチング素子Ｑ2〜上記第４スイッチング素子Ｑ4を、同一工程においてＭＯＳトランジスタで形成することが容易に可能になる。

また、一実施の形態の半導体装置２１,３１,４１では、
上記第１スイッチング素子Ｑ1と、上記第２スイッチング素子Ｑ2と、上記第３スイッチング素子Ｑ3と、上記第４スイッチング素子Ｑ4とは、同一パッケージに内蔵されている。

この実施の形態によれば、上記第１スイッチング素子Ｑ1〜上記第４スイッチング素子Ｑ4を同一パッケージに内蔵して、短絡時間における発熱量が大幅に減少された小型の半導体装置を得ることができる。

２１,３１,４１…窒化物半導体装置
２２,３２,４２…過電流検出回路
Ｄc…外部ドレイン端子(外部端子)
Ｓc…外部ソース端子(外部端子)
Ｇc…外部ゲート端子(外部端子)
Ｑ1…ノーマリーオン型の第１トランジスタ
Ｓ1…第１トランジスタのソース
Ｄ1…第１トランジスタのドレイン
Ｇ1…第１トランジスタのゲート
Ｑ2…ノーマリーオフ型の第２トランジスタ
Ｓ2…第２トランジスタのソース
Ｄ2…第２トランジスタのドレイン
Ｇ2…第２トランジスタのゲート
Ｑ3…ノーマリーオフ型の第３トランジスタ
Ｓ3…第３トランジスタのソース
Ｄ3…第３トランジスタのドレイン
Ｇ3…第３トランジスタのゲート
Ｑ4…ノーマリーオフ型の第４トランジスタ
Ｓ4…第４トランジスタのソース
Ｄ4…第４トランジスタのドレイン
Ｇ4…第４トランジスタのゲート
Ｒ１…抵抗
Ｒgs4…過電流検出用抵抗
Ｒg…ゲート抵抗

Claims

ソースとドレインとゲートとを有するノーマリーオン型の第１スイッチング素子と、
ソースとドレインとゲートとを有すると共に、上記ドレインが上記第１スイッチング素子の上記ソースに電気的に接続され、上記第１スイッチング素子と共にカスコード回路を構成しているノーマリーオフ型の第２スイッチング素子と、
上記第２スイッチング素子と並列に接続されると共に、上記カスコード回路を流れる過電流を検出する過電流検出回路と、
上記第２スイッチング素子の上記ゲートに接続された外部ゲート端子と
を備え、
上記過電流検出回路は、
上記カスコード回路を流れる電流の値が予め設定された所定の過電流値以上となったときに、上記外部ゲート端子から上記第２スイッチング素子の上記ゲートに供給されるオン信号の電位を低下させることによって、上記第２スイッチング素子のオン抵抗を増大させて、上記カスコード回路に電流が流れている状態で上記第１スイッチング素子の発熱量を抑制するように構成されていることを特徴とする半導体装置。
請求項１に記載の半導体装置において、
上記過電流検出回路は、
上記第２スイッチング素子と並列に接続されると共に、ソースとドレインとゲートとを有するノーマリーオフ型の第３スイッチング素子と、
上記第３スイッチング素子の上記ソースと上記第２スイッチング素子の上記ソースとの間に接続された過電流検出用抵抗と、
ソースとドレインとゲートとを有するノーマリーオフ型の第４スイッチング素子とを有し、
上記第４スイッチング素子の上記ドレインが上記第３スイッチング素子の上記ゲートおよび上記第２スイッチング素子の上記ゲートと共通に接続され、
上記第４スイッチング素子の上記ゲートが上記第３スイッチング素子の上記ソースおよび上記過電流検出用抵抗の一端と共通に接続され、
上記第４スイッチング素子の上記ソースが上記過電流検出用抵抗の他端および上記第２スイッチング素子の上記ソースと共通に接続され、
上記第３スイッチング素子のゲート幅Ｗ3は、上記第２スイッチング素子のゲート幅Ｗ2の１／ｎ(ｎ＞１)倍になるように設定されていることを特徴とする半導体装置。
請求項２に記載の半導体装置において、
上記外部ゲート端子は、
上記第３スイッチング素子の上記ゲートと上記第２スイッチング素子の上記ゲートと上記第４スイッチング素子の上記ドレインとに共通に接続され、
上記過電流検出回路は、
上記外部ゲート端子と上記第４スイッチング素子の上記ドレインとの間に接続されたゲート抵抗を有することを特徴とする半導体装置。
請求項２または請求項３に記載の半導体装置において、
上記第２スイッチング素子と、上記第３スイッチング素子と、上記第４スイッチング素子とは、同一チップに形成されていることを特徴とする半導体装置。
請求項２から請求項４までの何れか一つに記載の半導体装置において、
上記第１スイッチング素子と、上記第２スイッチング素子と、上記第３スイッチング素子と、上記第４スイッチング素子とは、同一パッケージに内蔵されていることを特徴とする半導体装置。