JP5358882B2 - 整流素子を含む複合半導体装置 - Google Patents

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Description

本発明は、等価的にダイオードとして機能し、且つ改善されたリカバリ特性、耐圧特性及び順方向電圧を有する複合半導体装置に関する。
インバータ回路（DC−AC変換回路）やスイッチング電源回路等においてはスイッチング素子が高い周波数でオン・オフ動作する。またスイッチング素子に比較的高い電圧が印加される。このため、これ等の回路でスイッチング素子と共に使用するダイオードに対して、短い逆回復時間（リカバリ時間）と高い耐圧が要求される。ファーストリカバリーダイオード（FRD）と呼ばれているpinシリコンダイオードは比較的高速且つ高耐圧特性を有するので上記要求にある程度応えることができる。しかし、FRDであってもリカバリ時間をゼロにすることができないばかりか、例えば、耐圧６００VのシリコンFRDは図４（Ａ）の特性線Cに示すように比較的大きい順方向電圧Vfを有する。
少数キャリアの蓄積に起因する逆回復時間が無いダイオードとしてショットキーバリアダイオード（以下、SBDと言う。）が知られている。低耐圧のシリコンSBDは図４（Ａ）の特性線Bに示すように順方向電圧Vfが比較的低いが、所望の耐圧を得ることができない。
６００V程度の高耐圧のSBDとしてGaN（窒化ガリウム）SBD及びSiC(シリコンカーバイド)SBDが例えば特許文献１で知られている。しかし、これ等のSBDは図４（Ａ）の特性線Dで示すように比較的順方向電圧Vfが高い。なお、順方向電圧Vf が低くなるようにSBDを設計すると、逆方向電圧が印加された時のリーク電流が大きくなり、高耐圧化することができない。
特開２００４−２２６３９号公報
そこで、本発明の目的は、整流特性を有し、且つ改善された順方向電圧、耐圧及び逆回復時間を有する複合半導体装置を提供することである。
上記課題を解決し、上記目的を達成するための本発明は、
第１の電極と第２の電極とを有する半導体整流素子と、
第１の主電極と第２の主電極とゲート電極とを有するユニポーラ型電界効果トランジスタであって、前記第１の主電極が前記半導体整流素子の前記第２の電極に接続され、前記ゲート電極が前記半導体整流素子の前記第１の電極に接続され、前記半導体整流素子の前記第１の電極と前記電界効果トランジスタの前記第２の主電極との間に前記半導体整流素子を順バイアスする向きの電圧が印加された時にオン状態になる特性を有している電界効果トランジスタと
を備え、
前記半導体整流素子は、ＧａＮから成るダイオードよりも耐圧が低いシリコンショットキーバリアダイオード又はシリコンpin接合ダイオード又はシリコンｐｎ接合ダイオードであり、
前記電界効果トランジスタは、化合物半導体から成り、
全体として等価ダイオードを構成していることを特徴とする複合半導体装置
に係わるものである。
なお、請求項２に示すように複合半導体装置を構成することができる。
また、請求項３に示すように、前記電界効果トランジスタは、ノーマリオン型のHEMT又はMESFET又は絶縁ゲート型FET又は接合型FET又はSITであることが望ましい。
また、請求項４に示すように、前記電界効果トランジスタは、窒化物半導体又はSiＣ又はシリコンよりもバンドギャップが広い化合物半導体で形成されていることが望ましい。
また、請求項５に示すように、前記電界効果トランジスタの前記第１の主電極はソース電極であり、前記第２の主電極はドレイン電極であることことが望ましい。
また、請求項６に示すように、前記電界効果トランジスタの閾値電圧の絶対値は、前記半導体整流素子の耐圧（最大尖頭逆方向電圧）よりも小さいことが望ましい。
また、請求項７、８に示すように、複合半導体装置を構成する時に、半導体整流素子をシリコン基板に形成し、電界効果トランジスタを前記シリコン基板上に配置された化合物半導体領域（好ましくは窒化物半導体領域）に形成することができる。
また、請求項９，１０に示すように、複合半導体装置を構成する時に、電界効果トランジスタを構成するための第１の半導体基板の上に絶縁層を介して半導体整流素子を構成するための第２の半導体基板を配置することができる。
また、請求項１１に示すように、請求項９又は１０の複合半導体装置において、更に、前記第１の半導体基板の上に絶縁層を介して配置された別のトランジスタを有し、該別のトランジスタはドレイン又はコレクタ電極及びソース又はエミッタ電極を有し、このドレイン又はコレクタ電極は前記第２の電極に接続され、前記ソース又はエミッタ電極は前記第１の電極に接続されていることが望ましい。
また、請求項１２に示すように、更に、別のトランジスタを設け、該別のトランジスタのソース又はエミッタ電極を前記半導体整流素子の前記第１の電極に接続し、該別のトランジスタのドレイン又はコレクタ電極を前記半導体整流素子の前記第２の電極に接続することができる。
本発明は、次の効果を有する。
（１）本発明に従ってシリコンから成る半導体整流素子に対して直列に接続された化合物半導体から成るユニポーラ型電界効果トランジスタは、半導体整流素子が順方向バイアスされている時にオン状態となる。半導体整流素子が順方向バイアスされ且つ電界効果トランジスタがオン状態の時において、ゲート電極と第２の主電極（例えばドレイン電極）との間に流れる電流は前記半導体整流素子の第１及び第２の電極間を流れる電流（順方向電流）よりも小さいので、半導体整流素子の第１の電極と電界効果トランジスタの第２の主電極（例えばドレイン電極）との間を流れる電流の全部又は大部分は半導体整流素子を通って流れ、ゲート電極を通って実質的に流れない。ユニポーラ型電界効果トランジスタの電流は、電子と正孔との２種類のキャリアではなく、電子又は正孔のいずれか一方のみに基づいて流れる。従って、ユニポーラ型電界効果トランジスタにおいては、少数キャリアが存在せず、少数キャリアの蓄積に基づくターンオフの遅れの問題が生じない。半導体整流素子を逆方向バイアスする向きの電圧が第２の主電極（例えばドレイン電極）と半導体整流素子の第１の電極（例えばアノード）との間に印加されると、ユニポーラ型電界効果トランジスタがオフ状態になるまでは半導体整流素子に逆方向バイアスが印加される。しかし、半導体整流素子がシリコンショットキーバリアダイオードの場合には、電流が多数キャリアであるので、逆回復時間が無く、ターンオフの応答遅れを無視できる。また、半導体整流素子がｐｎ接合ダイオードの場合には逆回復時間によるターンオフの応答遅れがあるが、ｐｎ接合ダイオードの耐圧をユニポーラ型電界効果トランジスタのゲート電極と第２の主電極（例えばドレイン電極）との間の耐圧よりも低く設定することにより、ｐｎ接合ダイオードの逆回復時間が短くなり、ターンオフの応答遅れが短くなる。周知のようにｐｎ接合ダイオードが低耐圧の場合には、半導体領域の不純物濃度が高くなり、少数キャリアのライフタイムが短くなり、逆回復時間が短くなる。これにより、本発明の複合半導体装置は等価的に高速ダイオードとして機能する。
（２）ユニポーラ型電界効果トランジスタのオフ時には、複合半導体装置に印加される電圧の全部がユニポーラ型電界効果トランジスタの第２の主電極（例えばドレイン電極）とゲート電極との間に印加される。従って、複合半導体装置の耐圧は、第２の主電極（例えばドレイン電極）とゲート電極との間の耐圧で決定される。このため、半導体整流素子を高耐圧化することが不要になり、半導体整流素子の低耐圧化が可能になる。半導体整流素子が低耐圧化されると、半導体整流素子の順方向電圧が低くなり、半導体整流素子の電力損失が小さくなり、半導体整流素子を小型化することができる。これにより、複合半導体装置全体としての順方向電圧は、バンドギャップがシリコンよりも広く且つ順方向電圧が高い従来の高耐圧GaN―SBDやSiC―ＳBDよりも低くなる。この結果、本発明によれば、順方向電圧が小さく、耐圧が高く、且つ高速動作が可能な複合半導体装置（等価ダイオード）を提供することができる。
（３）ユニポーラ型電界効果トランジスタがオン状態の時においてゲート電極と第２の主電極（例えばドレイン電極）との間を流れる電流が半導体整流素子の第１及び第２の電極間を流れる電流（順方向電流）よりも小さくなるように半導体整流素子及びユニポーラ型電界効果トランジスタが形成されているので、複合半導体装置（等価ダイオード）の順方向電流は半導体整流素子を通って流れ、ユニポーラ型電界効果トランジスタのゲート電極を通って殆ど流れない。従って、ユニポーラ型電界効果トランジスタのゲート電極の電流容量を小さくできる。
次に、図面を参照して本発明の実施形態を説明する。
図１に示す実施例１の整流特性を有する複合半導体装置１は、半導体整流素子としてのSi（シリコン）−SBD2と、ユニポーラ型電界効果トランジスタとしてのHEMT(High Electron Mobility Transistor)３と、共通の支持基板４から成る。
Si−SBD２は、シリコン基板５と第１の電極又はアノード電極としてのショットキー電極６と第２の電極としてのカソード電極７とから成る。シリコン基板５は第１の半導体層としてのｎ型半導体層８とここに隣接する第２の半導体層としてのｎ+型半導体層９とを有する。ショットキー電極６は、例えばW(タングステン)、Pｄ(パラジウム)、Mo(モリブデン)等の金属電極であってｎ型半導体層８にショットキー接触している。カソード電極７はｎ+型半導体層９にオーミック（低抵抗）接触し、且つ図示が省略されている導電性接合材によって例えばCu（銅）から成る放熱性及び導電性を有する金属製支持基板４に固着されている。
HEMT３は、半導体基板１０と、第１の主電極としてのソース電極１１と、第２の主電極としてのドレイン電極１２と、ゲート電極１３と、背面電極１４とから成る。なお、HEMT３は構造上、ドレイン電極１２からソース電極１１の方向に電流を流すように使用することが可能であるのみでなく、これとは逆にソース電極１１からドレイン電極１２の方向に電流を流すように使用することも可能であるので、ドレイン電極１２を第１の主電極と呼び、ソース電極１１を第２の主電極と呼ぶこともできる。半導体基板１０は、Si(シリコン)製の支持基板１５と、この支持基板１５上に配置されたバッファ層１6と、このバッファ層１6の上に配置されたGaN（窒化ガリウム）から成る電子走行層１７と、この電子走行層１７の上に配置されたAｌGaN(窒化ガリウムアルミニウム)から成る電子供給層１８とから成る。ソース電極１１及びドレイン電極１２は半導体基板１０の一方の主面側において電子供給層１８にオーミック（低抵抗）接触している。ゲート電極１３は、半導体基板１０の一方の主面側のソース電極１１とドレイン電極１２との間に配置され、電子供給層１８にショットキー接触している。GaNから成る電子走行層１７とAlGaNから成る電子供給層１８とはヘテロ接合を形成しているので、周知のピエゾ分極に基づいて電子走行層１７と電子供給層１８との界面近傍に２次元電子ガス層（２次元キャリアガス層）から成る電流通路が生じる。２次元電子ガス層は、ゲート電極１３にバイアス電圧を印加しない状態で生じるので、本実施例のHEMT３はノーマリオン型の特性を有する。即ち、ゲート電極１３にバイアス電圧を印加しない状態であってもソース電極１１とドレイン電極１２との間に電圧が印加されると、これらの間がオン状態になる。Siから成る支持基板１５の下面に設けられた背面電極１４は図示が省略されている導電性接合材によって共通の金属支持基板４に固定されている。ソース電極１１と金属支持基板４との間が第１の接続導体１９によって電気的に接続されている。従って、Si−SBD２のカソード電極７は、金属支持基板４と第１の接続導体１９とを介してソース電極１１に接続されている。ゲート電極１３は第２の接続導体２０を介してショットキー電極６に接続されている。
複合半導体装置1は、ショットキー電極６に接続された第１の端子（アノード端子）２１と、ドレイン電極１２に接続された第２の端子（カソード端子）２２とを有し、全体として整流ダイオードとして機能する。
即ち、図２（A）に示すように複合半導体装置１は半導体整流素子としてのSi−SBD２とノーマリオン特性を有する電界効果トランジスタとしてのHEMT３との直列回路から成り、HEMT３のゲート電極Gは第１の端子２１に接続されている。ノーマリオン特性を有するHEMT３のゲート・ソース間電圧Ｖｇｓとソース電流Ｉｓとの関係は図４（Ｂ）に示す通りであるので、HEMT３はゲート電極Gとソース電極Sとの間の電圧（ゲート・ソース間電圧Ｖｇｓ）が所定の閾値電圧Vthよりも高い時にオン状態になり、ゲート電極Gとソース電極Sとの間の電圧が閾値電圧Vthよりも低い時にオフ状態になる。第１の端子２１の電位が第２の端子２２の電位よりも高い時にはSi−SBD2が順バイアス状態になり、Si−SBD2の順方向電圧Ｖｆがゲート電極Gとソース電極Sとの間に印加され、HEMT３はオン状態になり、Si−SBD2の順方向電圧Ｖｆに対応するソース電流Ｉｓが流れる。この時の電流経路は、第１の端子２１、Si−SBD２、HEMT3及び第２の端子２２である。Si−SBD2が順方向バイアスされている時の第１の端子２１と第２の端子２２との間を、図２（B）に示すように理想ダイオードＤ１と等価抵抗R1とで示すことができる。なお、図２(B)のダイオードＤ１が理想ダイオードではなく内部抵抗を伴っていると仮定すれば、図２(B)の等価抵抗R1はHEMT３のソース電極Ｓとドレイン電位Dとの間の抵抗値を示す。
図３（A）にSi−SBD2を設けない場合のHEMT3のドレイン・ソース間電圧Vdsとソース電流Isとの関係が示されている。この図３（A）から明らかなようにもし本発明に従うSi−SBD2を設けない場合には、HEMTのソース電流及びドレイン電流は、ドレイン電極Dの電位がソース電極Sの電位よりも高い順方向駆動時に流れると共に、ドレイン電極Dの電位がソース電極Sの電位よりも低い逆方向駆動時においても流れる。本発明ではSi−SBD2がHEMT3のソース電極Sと第１の端子２１との間に接続されているので、HEMT3のドレイン電極Dの電位がソース電極Sの電位よりも高い時にはHEMT3がオフ状態となり、ドレイン電極Dの電位がソース電極Sの電位よりも低い時逆方向駆動時にオン状態になる。
更に、詳しく説明すると、第２の端子２２の電位が第１の端子２１の電位よりも高くなった時には、Si−SBD2が逆バイアス状態になる。これによりHEMT３のゲート電極Gとソース電極Sとの間にSi−SBD2の逆方向電圧Ｖｒがゲート・ソース間電圧Ｖｇｓとして印加される。また、HEMT3のドレイン・ソース間には第２の端子２２と第１の端子２１との間の電位差からSi−SBD2の逆方向電圧Vrの絶対値を差し引いた電圧が印加される。HEMT３の閾値電圧ＶthはSi−SBD2の耐圧即ち最大尖頭逆方向電圧よりも低く設定されているので、Si−SBD2がブレークダウンする前にHEMT３はオフ状態になる。
図３（B） に示すようにHEMT3 は、ゲート・ソース間電圧Vgsが同一であっても、ドレイン・ソース間電圧を変えるとソース電流Is が変化する特性を有する。図３（B）にはドレイン・ソース間電圧VdsをVds１、Vds2、Vds3、Vds4の４段階に変えた場合のゲート・ソース間電圧Vgsとソース電流Is との関係が示され、また、Si−SBD2のリーク電流Ir が点線で示されている。図１及び図２（A）において、第２の端子２２の電位を第１の端子２１よりも徐々に高くすると、Si−SBD2が逆バイアスされ、この逆方向電流Ir が 図３（B）で点線で示すように流れる。また、HEMT3のソース電流Isはドレイン・ソース間電圧Vdsの増大に応じて増大する。従って、Si−SBD2 の逆方向電圧Vrは、図３（B）に示すようにHEMT3 のドレイン・ソース間電圧Vdsの増大に応じて高くなる。Si−SBD2 の逆方向電圧Vr はHEMT３のゲート電極Gとソース電極Sとの間に印加されているので、Si−SBD2の逆方向電圧VrがHEMT３の閾値電圧Vth に達すると、HEMT3はオフ状態になる。
第２の端子２２と第１の端子２１の間の電圧を増加させ、HEMT３をオフ状態移行させても、Si−SBD2にはHEMT3の閾値電圧Vth以上 の電圧は加わらない。もともと最初から第１及び第２の端子２１、２２間の電圧の全部がHEMT3のドレイン電極Dとゲート電極Gとの間に印加されているので、複合半導体装置１の耐圧は、HEMT3のドレイン電極Dとゲート電極Gとの間の耐圧で決定される。HEMT3 のドレイン電極Dとゲート電極Gとの間の耐圧は、HEMT3が窒化物半導体で形成されているので、HEMT3のオン抵抗を低く保ちながらSi−SBD2の耐圧よりは高い例えば６００Vにできる。
図４（Ａ）に示す特性線Aは、図１及び図２に示す本実施例に従う耐圧６００Vの複合半導体装置１の順方向電圧Vfと順方向電流Ifとの関係を示す。特性線Aと従来の低耐圧Si−ＳＢＤに従う特性線Bとの比較から明らかなように本実施例の複合半導体装置１の立上り時の順方向電圧Vfは従来の低耐圧Si−ＳＢＤ の立上り時の順方向電圧Vfとほぼ等しいが、立上った後の所定電流値（例えば５A）における順方向電圧Vfの値は従来の低耐圧Si−SBDのVfよりは大きい。しかし、本実施例に従う特性線Aの立上り時の順方向電圧Vf及び立上った後の所定電流値（例えば５A）における順方向電圧Vfの値は、特性線Cに示す従来のSi−FRD及び特性線Dに示す従来のＧaN−SBD又は従来のSiC−SBDのよりも小さい。従って、本実施例によれば耐圧が高いにも拘わらず順方向電圧Vfが低い複合半導体装置１を提供することができる。
上述から明らかなように図１及び図２に示す複合半導体装置１におけるSi−SBD2に次の電気的特性が要求される。
（１） Si−SBD2の順方向電流は、HEMT3 がオン時にゲート電極Gとドレイン電極Dとの間の電流よりも大きいこと。
（２） Si−SBD2の順方向電圧Vfは、Ｓｉよりもバンドギャップが大きい半導体で形成された従来のGaN−SBD及び従来のSiC−SBDのそれよりも低いこと。
（３）Si−SBD2の耐圧はHEMT3の閾値電圧Ｖｔｈよりも大きいこと。
図２のHEMT3には、次の電気的特性が要求される。
（１） ノーマリオン型であるか、又はSi−SBD2の順方向電圧でターンオフせずにオン状態を維持すること。
（２） HEMT3のオン時におけるゲート電極Gとドレイン電極Dとの間の電圧は、Si−SBD2の順方向電圧Vfよりも高いこと。
（３） ゲート電極Gとドレイン電極Dとの間の耐圧は、Si−SBD2 の耐圧よりも大きいこと。
（４）HEMT3の閾値電圧ＶｔｈはSi−SBD2の耐圧よりも小さいこと。
図５は、図１及び図２（A）に示した複合半導体装置１を使用したインバータ回路を示す。このインバータ回路は第１及び第２の直流端子３１、３２間に接続された第１及び第２のスイッチQ1、Q2の直列回路と第３及び第４のスイッチQ3、Q4の直列回路から成る。第１の交流端子３３は第１及び第２のスイッチQ1、Q2の相互接続点に接続され、第２の交流端子３４は第３及び第４のスイッチQ3、Q4の相互接続点に接続されている。第１〜第４のスイッチQ1〜Q4は比較的高い周波数（例えば２０〜１００kHz）を有するPWM（パルス幅変調）信号でオン・オフで制御される。本実施例に係わる複合半導体装置１は、IGBTで示されている第１〜第４のスイッチQ1〜Q4にそれぞれ並列接続され、帰還ダイオード又は回生ダイオードとして機能する。即ち、第１及び第２の交流端子３３、３４に電動機等のインダクタンスを含む負荷が接続されている時には、複合半導体装置１のSi−SBD2を順バイアスする向きの電圧が第１及び第２の交流端子３３、３４間に発生し、これによって、Si−SBD2 がオン状態になり、且つノーマリオン型のHEMT3 もオン状態になり、複合半導体装置１のSi−SBD2とＨＥＭＴ３とを介して回生電流又は帰還電流を流すことができる。本実施例に係わる複合半導体装置１は、インバータ回路のみでなく、DC−DC変換回路等のあらゆる回路における整流素子として使用することができる。
複合半導体装置１に図１及び図２（A）で点線で示す第３の端子２３を設けることができる。第3の端子２３は支持基板４を介してSi−SBD２のカソード電極７及びHEMT3のソース電極５に接続されている。第３の端子２３を有する複合半導体装置１は図６に示すように第２の電界効果トランジスタとしてのシリコン絶縁ゲート型電界効果トランジスタ（以下、Si−ＭＯＳFET又はＩＧFETという。）２４と組合せて使用することができる。図６に示すSi−ＭＯＳFET２４のドレインDは第３の端子２３に接続され、ソースSは第１の端子２１に接続されている。このｎチャネル型Si−ＭＯＳFET２４のゲートGはPWM（パルス幅変調）信号でオン・オフ制御される。なお、ｎチャネル型Si−ＭＯＳFET２４は周知の寄生ダイオード（ｐｎ接合ダイオード）を含むので、この寄生ダイオードをSi−SBD２の代りに使用することもできる。また、ｎチャネル型Si−MOSFET24 を周知のトランジスタで置き換えることができる。この場合、トランジスタのコレクタを第３の端子２３に接続し、エミッタを第１の端子２１に接続する。
図６の回路におけるSi−SBD2及びHEMT3の特性は図２（A）の場合と同様に決定される。但し、Si−ＭＯＳFET２４のオン時にこのSi−ＭＯＳFET２４のドレイン・ソース間電圧VｄｓがHEMT3のゲート・ソース間に印加されるので、Si−MOSFET24のドレイン・ソース間電圧VｄｓがHEMT3 の閾値電圧を超えないことが要求される。Si−MOSFET24として低耐圧及び低抵抗のMOSFETを使用することができる。
図６の回路においてSi−ＭＯＳFET２４がオン制御され且つ第２の端子２２の電位が第１の端子２１の電位よりも高い時には、第２の端子２２、HEMT3、第３の端子２３、Si−ＭＯＳFET２４、及び第１の端子２１の経路で電流が流れる。第２の端子２２の電位が第１の端子２１の電位よりも高い期間においてSi−ＭＯＳFET２４がオフの時には、図６の複合半導体装置１の部分は図２（A）の複合半導体装置１と同様に動作する。既に説明したようにHEMT3のドレイン電極Dとゲート電極Gとの間の耐圧はSi−SBD2の耐圧よりも高いので、高耐圧化が達成されている。
図６の第１の端子２１の電位が第２の端子２２の電位よりも高く且つSi−ＭＯＳFET２４がオフの時には、図２の場合と同様に、第１の端子２１、Si−SBD２、HEMT3及び第２の端子２２からなる比較的抵抗値の小さい経路で回生電流又は帰還電流が流れる。従って、図６の複合半導体装置１によって図５で同一符号で示す複合半導体装置と同様な効果を得ることができる。
次に、図７に示す実施例２の変形された複合半導体装置１aを説明する。但し、図７において図１と実質的に同一の部分には同一の参照符号を付してその説明を省略する。
図７の複合半導体装置１aは、図１のSi−SBD2の代わりにシリコンｐｎ接合ダイオード２aを設け、この他は図１と同一に形成したものである。シリコンｐｎ接合ダイオード２aは、シリコン基板５aと第１の電極としてのアノード電極６aと第２の電極としてのカソード電極７aとを有する。シリコン基板５aは第１の半導体層としてのｐ+型半導体層３１と第２の半導体層としてのｎ型半導体層３２と第３の半導体層としてのｎ+型半導体層３３とを有する。ｎ型半導体層３２のｎ型不純物濃度はｎ+型半導体層３３のｎ型不純物濃度よりも低い。なお、ｎ型半導体層３２の代りに不純物濃度を添加しない真性半導体層（ｉ層）を設けてｐｉｎ接合ダイオードを構成することもできる。アノード電極６aはｐ+型半導体層３１にオーミック接触し、且つ第１の端子２１に接続されている。カソード電極７aはｎ+型半導体層３３にオーミック接触し且つ支持基板４に電気的及び機械的に結合されている。第２の接続導体２０の一端はアノード電極６aに接続され、この他端はHEMT3のゲート電極１３に接続されている。
図７の複合半導体装置１aの電気的回路は、図２（A）のSi−SBD２をシリコンｐｎ接合ダイオード２aに置き換えたものに相当する。低耐圧のシリコンｐｎ接合ダイオード２aは、低耐圧のSi−SBD2と同様に従来のGaN−SBD、SiC−SBD及びSi−FRDよりも低い順方向電圧Vfを有する。従って、図７の実施例２の複合半導体装置１aによっても図１の実施例１の複合半導体装置１と同様な効果を得ることができる。なお、シリコンpn接合ダイオード２aはｐｎ接合を含むので少数キャリアの蓄積が生じ、ターンオフ時に逆方向リカバリ電流が流れ、これに基ずく応答遅れが生じる。しかし、シリコンｐｎ接合ダイオード２ａの耐圧は、HEMT3のゲート電極とドレン電極との間の耐圧よりも低く設定されている。低耐圧のシリコンｐｎ接合ダイオード２ａは、不純物濃度が高い半導体領域を有するので、従来の高耐圧のＳｉ−ＦＲＤよりも短い逆回復時間を有する。周知のように半導体領域の不純物濃度が高くなると、少数キャリアのライフタイムが短くなり、逆回復時間が短くなる。従って、実施例２の複合半導体装置１ａ全体の逆回復時間は、シリコンpn接合ダイオード２aを使用しているにも拘わらず従来の高耐圧のＳｉ−ＦＲＤよりも短い。
次に、図８及び図９に示す実施例３の複合半導体装置１ｂを説明する。但し、図８及び図９において図１及び図２（A）と実質的に同一の部分には同一の参照符号を付してその説明を省略する。
図８及び図９に示す複合半導体装置１bは、図１及び図２（A）のノーマリオン型のHEMT３の代わりにノーマリオン型即ちデプレッション型の金属絶縁半導体型電界効果トランジスタＭIＳFET3aを設け、この他は図１及び図２（A）と同一に形成したものである。なお、ＭIＳFET3aを絶縁ゲート型電界効果トランジスタ即ちIＧFETと呼ぶこともできる。
ＭIＳFET3aは、例えばＧａＮ半導体基板１０aとソース電極１１とドレイン電極１２とゲート電極１３aと補助電極１４とを有している。ＧａＮ半導体基板１０aは、ｐ型半導体層３４と、ソース領域としての第１のｎ+型半導体層３５と、ドレイン領域としての第２のｎ+型半導体層３６とから成る。ソース電極１１は半導体基板１０aの一方の主面において第１のｎ+型半導体層３５にオーミック接触し、ドレイン電極１２は半導体基板１０aの一方の主面において第２のｎ+型半導体層３６にオーミック接触している。ゲート電極１３aは、第１及び第２にｎ+型半導体層３５、３６間において半導体基板１０a、の一方の主面に露出しているｐ型半導体層３４にゲート絶縁膜３７を介して対向するように配置されている。このゲート電極１３aは第２の接続導体２０を介してSｉ−SBD2のアノード電極６に接続されている。
図８の複合半導体装置１bの電気回路が図９に示されている。第１の端子２１の電位が第２の端子２２の電位よりも高い時には、Si−SBD2が順バイアスとなり、ＭIＳEFT３aがオンになり、第１の端子２１、Si−SBD２、MISFET３a及び第２の端子２２の経路に電流が流れる。MISFET３aはノーマリオン型（デプレッション型）であり、ゲート電極１３aに正の電圧が印加されない状態でｐ型半導体層３４の表面にｎチャネル層（反転層）が形成されるが、第１の端子２１を介してゲート電極Gに正電圧が印加されると、ｎチャネル層は更に広くなり、ドレイン・ソース間電圧が更に低くなる。第２の端子２２の電位が第１の端子２１の電位よりも高い時には、Si−SBD２は逆バイアス状態となってオフになる。また、MISFET３aのゲート電極Gに負の電圧が印加されるので、MISFET３aもオフになる。オフ時の複合半導体装置１bの耐圧はMISFET３aのドレイン・ゲート間の耐圧で決定される。
図８及び図９の実施例３の複合半導体装置１bは、図１及び図２の実施例１の複合半導体装置１と同様な効果を有する他に、MISFET３aが絶縁ゲート型であるので、オフ時のドレイン・ゲート間のリーク電流が実施例１よりも小さくなる効果を有する。
図８のMISFET３aの半導体基板１０aの材料をGaN以外の、GaAs等の化合物半導体、又はＳｉとすることができる。また、図８のSi−SBD２の代わりに図７のシリコン接合ダイオード２a又はシリコンpin接合ダイオードを使用することができる。
図１０に示す変形された複合半導体装置１ｃには、ノーマリオン型FETとして変形されたＨＥＭＴ型MISFET３bを設け、この他は図１と同一に形成したものである。従って、図１０において図１と実質的に同一の部分には同一の参照符号を付してその説明を省略する。
図１０のＨＥＭＴ型MISFET３ｂは、図１のHEMT３にゲート絶縁膜３７を付加し、この他は図１と同一に形成したものである。従って、図１０のMISFET３bをHEMT型MISFET又はMIS型HEMTと呼ぶこともできる。図１０のゲート電極１３は、ゲート絶縁膜３７を介して電子供給層１８に対向している。電子走行層１７と電子供給層１８とのヘテロ接合に基づいて２次元電子ガス層が電子走行層１７と電子供給層１８との界面近傍に形成されるので、図１０のMISFET３bは図１のHEMT3と同様にノーマリオン型として動作する。
第１の端子２１の電位が第２の端子２２の電位よりも低い時には、ゲート電極１３の電位がソース電極１１の電位よりも低くなり、空乏層が２次元電子ガス層を遮断するように形成され、MISFET３bはオフ状態になる。図１０のMISFET３bの電気回路は、図９と同様に示すことができるので、Si−SBD２及びMISFET3ｂのオフの時の複合半導体装置１ｃの耐圧はMISFET3ｂのドレイン・ゲート間で決定される。従って、図１０の実施例４によっても図１の実施例１及び図８の実施例３と同様な効果を得ることができる。
なお、図１０のSi−SBD２を図７のシリコンｐｎ接合ダイオード２a又はpin接合ダイオード等に置き換えることができる。また、半導体基板１０の材料をGaAs等の別の化合物半導体とすることができる。
図１１に示す変形された複合半導体装置１dは、ノーマリオン型FETとして変形されたMESFET（Metal Semiconductor Field Effect Transistor）３cを設け、この他は図１と同一に形成したものである。従って、図１１において図１と実質的に同一の部分には同一の参照符号を付してその説明を省略する。
図１１のMESFET３cの半導体基板１０bは、図１のHEMT３の半導体基板１０の電子走行層１７と電子供給層１８の代わりにｎ型GaNから成る半導体層１７aを設け、この他は図１と同一に形成したものである。シリコン基板１５上のバッファ層１６は半絶縁層であるので、ドレイン電極１２とソース電極１１との間の電流はバッファ層１６上に形成された半導体層１７aを流れる。ドレイン電極１２及びソース電極１１は半導体層１７aにオーミック接触している。このオーミック接触を助けるためにドレイン電極１２及びソース電極１１の下にｎ+型半導体層を設けることもできる。ゲート電極１３は半導体層１７aにショットキー接触している。ゲート電極１３と半導体層１７aとの接合に逆方向バイアス電圧が印加されると、半導体層１７aに空乏層が形成され、ドレイン電極１２とソース電極１１との間に電流通路が遮断され、MESFET3ｃはオフになる。
周知のように図１１のMESFET3ｃは、図１のHEMT3と同様な機能を有するので、図１１のMESFET3ｃの電気回路は図２のHEMT2の電気回路と同様に示すことができる。従って、図１１の実施例５によっても図１の実施例１と同様な効果を得ることができる。
なお、図１１のSi−SBD２の代わりに図７のシリコンｐｎ接合ダイオード２a又はｐin接合ダイオード等を使用することができる。また、図１１の半導体基板１０bをGaAs等のシリコンよりもバンドギャプが広い別の化合物半導体で形成することができる。
図１２に示す変形された複合半導体装置１eは、ノーマリオン型FETとして変形されたMISFET３dを設け、この他は図１及び図１１と同一に形成したものである。従って、図１２において図１及び図１１と実質的に同一の部分には同一の参照符号を付してその説明を省略する。
図１２のMISFET3ｄは、図１１のMESFＥT3ｃにゲート絶縁膜３７を付加し、この他は図１１と同一に形成したものである。従って、図１２のMISFET３dをMESFET型ＭISFET又はMIS型MESFETと呼ぶこともできる。図１２のゲート電極１３は、ゲート絶縁膜３７を介して半導体層１７aに対向している。ゲート電極１３に電圧が印加されていない時又は正電圧が印加されている時には、半導体層１７aが電流通路として機能する。従って、図１２のMISFET3ｄは図１のHEMT3及び図１１のMESFET3ｃと同様にノーマリオン型として動作する。
図１２の第１の端子２１の電位が第２の端子２２の電位よりも低い時には、ゲート電極１３の電位がソース電極１１の電位よりも低くなり、空乏層が半導体層１７aに形成され、半導体層１７aの電気通路が遮断され、MISFET３dはオフ状態になる。図１２のMISFET３ｄの電気回路は図９と同様に示すことができるので、Si−SBD２及びMISFET３dのオフの時の複合半導体装置１eの耐圧はMISFET３dのドレイン・ゲート間で決定される。従って、図１２の実施例６によっても図１の実施例１及び図８の実施例３及び図１１の実施例５と同様な効果を得ることができる。
なお、図１２のSi−SBD２を図７のシリコンｐｎ接合ダイオード２a又はｐin接合ダイオード等に置き換えることができる。また、半導体基板１０の材料をGaAs等の別の化合物半導体とすることができる。
図１３に示す変形された複合半導体装置１ｆは、ノーマリオン型FETとして変形された接合型電界効果トランジスタ即ちJFET3eを設け、この他は、図１同一に形成したものである。従って、図１３において図１と実質的に同一の部分には同一の参照符号を付してその説明を省略する。
図１３のJFET3eのためのＧａＮから成る半導体基板１０cは、ｐ+型基板４０と、電流通路４０として機能するｎ型半導体層４１と、このｎ型半導体層４１に隣接するｎ+型ソース層４２及びｎ+型ドレイン層４３と、第１及び第２のｐ+型半導体層４４，４５とから成る。なお、半導体基板１０cは、オン抵抗を低減するためにSi−SBD２の半導体基板５よりも大きなチップ面積を有してもよい。ゲート電極１３は第１のｐ+型半導体層４４にオーミック接触している。ゲート電極１３に電圧が印加されない時又はゲート電極１３に正の電圧が印加されている時には、第１及び第２のｐ+型半導体層４４、４５とｎ型半導体層４１とのｐｎ接合に基づく空乏層が形成されず、ｎ型半導体層４１は電流通路として機能する。従って、図１３のJFET３eはノーマリオン型として動作する。第１の端子２１の電位が第２の端子２２の電位よりも低い時には、Si−SBD２が逆バイアスになると共に、ゲート電極１３に負の電圧が印加されるので、ｎ型半導体層４１に空乏層が生じ、電流通路が遮断され、JFET３eはオフ状態になる。
図１３の複合半導体装置１ｆの電気回路は、図２と実質的に同一であるので、図１３の実施例７によっても図１の実施例１と同様な効果を得ることができる。
なお、図１３のSi−SBD２を図７のシリコンｐｎ接合ダイオード２a又はpin接合ダイオード等に置き換えることができる。また、半導体基板１０cの材料をGaN以外のGaAs等の別の化合物半導体又はシリコンすることができる。
次に、図１４を参照して実施例８の変形された複合半導体装置１ｇを説明する。但し、図１４において図１と実質的に同一の部分には同一の符号を付してその説明を省略する。
図１４に示す変形された複合半導体装置１gは、図１及び図２のSi−SBD２及びHEMT３と同一機能を有するSi−SBD２ｂとHEMT3ｆとを含む。しかし、図１４ではSi−SBD２bとHEMT3ｆとが個別のチップとして形成されておらず、共通の半導体基板５０で構成されている。
半導体基板５０は、大別してシリコン半導体領域５１と窒化物半導体領域５２とから成る。Si−SBD２bを得るためにシリコン半導体領域５１は、第１の半導体層としてのｎ型シリコン半導体層５３と第２の半導体層としてのｎ+型シリコン半導体層５４とを有する。半導体基板５０の一方の主面５５側に配置されたｎ型シリコン半導体層５３には、アノード電極として機能するショットキー電極６bがショットキー接触している。ｎ+型シリコン半導体層５４はｎ型シリコン半導体層５３に隣接し、Si−SBD２ｂの等価的にカソード電極として機能している。シリコン半導体領域５１は、Si−SBD２bのための半導体層５３、５４を提供すると共に、窒化物半導体領域５２のエピタキシャル成長のための基板としても機能する。
窒化物半導体領域５２には、HEMT３fを構成するために図1と同様にバッファ層１６とGaNから成る電子走行層１７とAlGaNから成る電子供給層18とが設けられている。半導体基板５０の他方の主面５６に露出している電子供給層１８上に図1と同様にソース電極１１、ドレイン電極１２及びショットキー接触しているゲート電極１３が設けられている。ゲート電極１３は図1と同様に第1の端子２１に接続され、ドレイン電極１２は第2の端子２２に接続されている。
HEMT3ｆのソース電極１１とSi−SBD２bのカソード電極として機能するｎ+型シリコン半導体５４とを電気的に接続するために半導体基板５０の他方の主面５６からｎ+型シリコン半導体層５４に向って溝５７が形成され、この溝５７の中に導体５８が充填されている。充填導体５８の窒化物半導体領域５２に接している部分１９aは図１の第１の接続導体１９と同様に機能し、ｎ+型シリコン半導体層５４に接している部分７bは図１のカソード電極７と同様に機能する。従って、部分１９aを第１の接続導体、部分７bをカソード電極と呼ぶこともできる。第２の接続導体２０は、Si−SBD２bのショットキー電極６bとHEMT３ｆのゲート電極１３とを電気的に接続している。
図１４の複合半導体装置１ｇの電気回路は図２と同一である。従って、図１４の実施例８は図１の実施例１と同一の効果を有し、更に、同一の半導体基板５０を使用してSi−SBD２bとHEMT３fとを構成したので複合半導体装置１gの低コスト化及び小型化の効果も有する。
図１４におけるHEMT３fの代わりに、図８に示すMISFET3a、又は図１０に示すMISFET3ｂ、又は図１１に示すMＥSFET3ｃ、又は図１２に示すMISFET3ｄ、又は図１３に示すJFET3eを設けることができる。また、窒化物半導体領域５２の材料をシリコンよりもバンドギャップが広い別の化合物半導体とすることもできる。
図１５に示す実施例９の複合半導体装置１hは、図１４の実施例８の複合半導体装置１gのSi−SBD２bをシリコンｐｎ接合ダイオード２cに変形し、この他は図１４と同一に形成したものである。従って、図１５において図１４の部分と実施的に同一の部分には同一の符号を付してその説明を省略する。
図１５の半導体基板５０aのシリコン半導体領域５１aはｐｎ接合ダイオード２cを構成するために図１４のシリコン半導体領域５１に第１の半導体層としてのｐ+型シリコン半導体層５９を付加し、この他は図１４と同一に形成したものである。ｐ+型シリコン半導体層５９はｎ型半導体層５３に接触し且つ半導体基板５０aの一方の主面５５に露出している。アノード電極６cはｐ+型シリコン半導体層５９にオーミック接触している。従って、半導体基板５０aの溝５７の中に充填された導体５８のn+型シリコン半導体層５４に接触しているカソード電極として機能する部分７bと、ｎ+型シリコン半導体層５４と、ｎ型シリコン半導体層５３と、ｐ+型シリコン半導体層５９と、アノード電極６cとによってシリコンｐｎ接合ダイオード２cが構成されている。なお、ｎ型シリコン半導体層５３はｎ+型シリコン半導体層５４よりも低いｎ型不純物濃度を有する。このｎ型シリコン半導体層５３の代りに導電型決定不純物を含まない真性半導体層（ｉ層）を設け，ｐｉｎ接合ダイオードを構成することができる。
アノード電極６cは第２の接続導体２０によってHEMT３fのゲート電極１３に接続されているので、図１５の複合半導体装置１hの電気回路は図２と同様に示すことができる。従って、図１５の複合半導体装置１hは、図１の実施例１及び図１４の実施例８と同様な効果を得ることができる。
図１６に示す実施例１０の複合半導体装置１iは、図１の実施例１の複合半導体装置１のSi−SBD２をHEMT3 の上に例えばポリイミド樹脂から成る絶縁層６０を介して配置し、更にHEMT３の上にMOSFET２４を配置し、この他は図１と同一に形成したものである。従って、図１６において図１と実質的に同一の部分には同一の符号を付してその説明を省略する。
図１６において絶縁層６０は、HEMT３の半導体基板１０の上のソース電極１１、ドレイン電極１２及びゲート電極１３を覆うように配置されている。絶縁層６０の上に例えば銅メッキ層から成る第１の接続導体１９が配置されている。Si−SBD２のカソード電極７は第１の接続導体１９に半田等の導電性接合材１９aによって電気的及び機械的に結合されている。第１の接続導体１９は絶縁層６０の貫通孔６１を介してHEMT3 のソース電極１１に接続されている。第２の接続導体２０は、概略的に示すようにSi−SBD２のアノード電極６とHEMT３のゲート電極１３とを電気的に接続している。HEMT3 のドレイン電極１２は第２の端子２２に接続されている。
MOSFET２４は縦型に形成されており、シリコン半導体基板６２の一方の主面にソース電極６３を有し、他方の主面にドレイン電極６４を有する、ゲート電極６５は半導体基板６２の一方の主面上にゲート絶縁膜６６を介して対向配置されている。
シリコン半導体基板６２はこの一方の主面に露出しているｎ+型ソース領域６７と、このソース領域６７を囲んでいるｐ型チャネル領域（ボデイ領域）６８と、このｐ型チャネル領域６８に隣接しているｎ型ドレイン領域６９と、他方の主面に露出しているｎ+型ドレイン領域７０とを有する。
ＭＯＳＦＥＴ２４のソース電極６３はソース領域６７にオーミック接触していると共にチャネル領域６８の一部にもオーミック接触している。このソース電極６３は第３の接続導体７１によってSi−SBD２のアノード電極６に接続されている。ＭＯＳＦＥＴ２４のドレイン電極６４はｎ+型ドレイン領域７０にオーミック接触し且つ導電性接合材１９ｂによって第１の接続導体１９に電気的及び機械的に結合されている。
図１６のＭＯＳＦＥＴ２４は、図６で同一符号で示すものと同様にSi−SBD２及びＨＥＭＴ３に接続されている。従って、図１６の複合半導体装置は１ｉの電気回路は図６と同一である。
図１６の実施例１０の複合半導体装置１ｉは、図１と同様にSi−SBD２及びＨＥＭＴ３を含むので、図１の実施例１と同一の効果を有する他に、次の効果も有する。
（１） Si−SBD２がＨＥＭＴ３の上に配置されているので、図１０の支持基板４に相当するものが不要になり、小型化及び低コスト化が達成される。
（２） ＨＥＭＴ３の上にＭＯＳＦＥＴ２４が配置されているので、図６の回路を小型にすることができる。
（３）補助電極１４は複合半導体装置１iの電気的接続に無関係であるので、ＨＥＭＴの動作の安定化等のために補助電極１４又はこれに結合される支持基板の電位を任意に設定できる。
図１６のSi−SBD２を図７のシリコンｐｎ接合ダイオード２ａに置き換えることができる。また、図１６のＨＥＭＴ３を、図８のＭＩＳＦＥＴ、図１０のＨＥＭＴ型ＭＩＳＦＥＴ、図１１のＭＥＳＦＥＴ、図１２のＭＥＳＦＥＴ型ＭＩＳＦＥＴ、図１３のＪＦＥＴに置き換えることができる。
図１７に示す変形された複合半導体装置１ｊは、図１６のＨＥＭＴ３の代わりにノーマリオン型ＦＥＴとして接合型電界効果トランジスタ即ちＪＦＥＴ又はＳＩＴ（静電誘導型トランジスタ）３ｇを設け、この他は、図１６と同一に形成したものである。従って、図１７において図１６と実質的に同一の部分には同一には同一の符号を付してその説明を省略する。
図１７のＪＦＥＴ３ｇは図１３の横型のＪＦＥＴ３ｅを縦型に変形したものである、従って、図１７のＧａＮから成る半導体基板１０ｄは、この厚み方向にｎ+型ソース層４2ａ、ボデイとしてのｎ型半導体層４１ａと、ｎ+型ドレイン層４３ａとを順次に有している。ｐｎ接合を形成するためにｐ+型半導体領域４４ａが形成されている。このｐ+型半導体領域４４ａは半導体基板１０ｄの一方主面のからｎ型半導体領域４１ａの中間まで延びている。ソース電極１１は半導体基板１０ｄの一方の主面においてｎ+型ソース層４２ａにオーミック接触し、ドレイン電極１２は半導体基板１０ｄの他方の主面においてｎ+型ドレイン層４３ａにオーミック接触している。ゲート電極１３はｐ型半導体領域４４ａにオーミック接触している。
ゲート電極１３に電圧が印加されない時又はゲート電極１３に正の電圧が印加されている時には、ｐ+型半導体領域４４ａとｎ型半導体層４１ａとの間のｐｎ接合に基づく空乏層が形成されず、ｎ型半導体層４１ａは電流通路として機能し、ドレイン電極１２、ｎ+型ドレイン層４３ａ、ｎ型半導体層４１ａ、ｎ+型ソース層４２ａ及びソース電極１１の経路で電流が流れる。従って、図１７のＪＦＥＴ３ｇはノーマリオン型として動作する。第１の端子２１の電位が第２の端子２２の電位よりも低い時には、Si−SBD２がオフになると共に、ゲート電極１３に負の電圧が印加されるので、ｎ型半導体層４１ａに空乏層が生じ、電流通路が遮断され、ＪＦＥＴ３ｇはオフ状態になる。
図１７の複合半導体装置１ｊの電気回路は、図６と実質的に同一であるので、図１７の実施例１１によっても図１６の実施例１０と同様な効果を得ることができる。
なお、図１７のSi−SBD２を図７のシリコンｐｎ接合ダイオード２ａ又はｐｉｎ接合ダイオード等に置き換えることができる。また、半導体基板１０ｃの材料をＧａＮ以外のＧａＡｓ等の別の化合物半導体又はシリコン等とすることができる。
次に、図１８に示す実施例１２の複合半導体装置１ｋを説明する。但し、図１８において図１と実質的に同一の部分には同一の参照符号を付してその説明を省略する。図１８に示す実施例１２の複合半導体装置１ｋは、図１の支持基板４を第１の支持基板４ａと第２の支持基板４ｂとに分割し、この他は図１と実質的に同一に構成したものである。Ｓｉ−ＳＢＤ２は、導電性を有する第１の支持基板４ａの上に電気的及び機械的に結合され、ＨＥＭＴ３は導電性を有する第２の支持基板４ｂの上に電気的及び機械的に結合されている。Ｓｉ−ＳＢＤ２のアノード電極６は接続導体２０ａを介して第２の支持基板４ｂに接続され、ＨＥＭＴ３のゲート電極１３は接続導体２０ｂを介して第２の支持基板４ｂに接続されている。ＨＥＭＴ３のソース電極１１は接続導体１９を介して第１の支持基板４ａに接続されている。図１８の複合半導体装置１ｋの等価回路は図２と同一であるので、図１８に示す実施例１２の複合半導体装置１ｋによっても図１に示す実施例１の複合半導体装置１と同一の効果を得ることができる。また、図１８に示す実施例１２の複合半導体装置１ｋはＳｉ−ＳＢＤ２とＨＥＭＴ３との配置の自由度が図１よりも大きくなる。また、第２の支持基板４bが第１の支持基板４aから分離しているので、回路安定性及び放熱性に都合がよいように第２の支持基板４bを形成することができる。
次に、図１９に示す実施例１３の複合半導体装置１ｍを説明する。但し、図１９において図１と実質的に同一の部分には同一の参照符号を付してその説明を省略する。図１９に示す実施例１２の複合半導体装置１ｍは、図１８の実施例１２と同様に図１の支持基板４を第１の支持基板４ａと第２の支持基板４ｂとに分割し、且つ第１の端子２１を第２の支持基板４ｂに設け、この他は図１と実質的に同一に構成したものである。Ｓｉ−ＳＢＤ２は、導電性を有する第１の支持基板４ａの上に電気的及び機械的に結合され、ＨＥＭＴ３は導電性を有する第２の支持基板４ｂの上に電気的及び機械的に結合されている。Ｓｉ−ＳＢＤ２のアノード電極６は接続導体２０ａを介して第２の支持基板４ｂに接続され、ＨＥＭＴ３のゲート電極１３は接続導体２０ｂを介して第２の支持基板４ｂに接続されている。ＨＥＭＴ３のソース電極１１は接続導体１９を介して第１の支持基板４ａに接続されている。第１の支持基板４ａはこれよりも面積の大きい第２の支持基板４ｂの上に図示されていない絶縁層を介して配置することができる。図１９の複合半導体装置１ｍの等価回路は図２と同一であるので、図１９に示す実施例１３の複合半導体装置１ｍによっても図１に示す実施例１の複合半導体装置１と同一の効果を得ることができる。また、図１９に示す実施例１３の複合半導体装置１ｍは図１及び図１８の複合半導体装置１，１ｋよりも放熱性がよい。
なお、図１８及び図１９のSi−SBD２を図７のシリコンｐｎ接合ダイオード２a又はpin接合ダイオード等に置き換えることができる。また、図１８及び図１９のHEMT３の代わりに、図８に示すMISFET3a、又は図１０に示すMISFET3ｂ、又は図１１に示すMＥSFET3ｃ、又は図１２に示すMISFET3ｄ、又は図１３に示すJFET3e等に置き換えることができる。
本発明は上述の実施例１〜１３に限定されるものでなく、例えば、次の変形が可能なものである。
（１） ノーマリオン型ＦＥＴとしてＨＥＭＴ３、ＭＩＳＦＥＴ３ａ、３ｆ、ＨＥＭＴ型ＭＩＳＦＥＴ３ｂ、ＭＥＳＦＥＴ３ｃ、ＭＥＳＦＥＴ型ＭＩＳＦＥＴ３ｄ、ＪＦＥＴ３ｅ、３ｇの代わりに静電誘導型トランジスタ（ＳＩＴ）等の別のＦＥＴを使用することができる。但し、低オン抵抗を得るためにＡｌＧａＮ／ＧａＮヘテロ構造の高濃度２次元電子ガスガス層をチャネル（電流通路）として使用するＨＥＭＴ系デバイスであることが好ましい。
（２） ＨＥＭＴ３等ノーマリオン型ＦＥＴをＧａＮ系ではなく、ＳｉＣ等のシリコンよりもバンドギャプの広い別の材料を使用して形成することができる。なた、チップサイズが大きく成ることが許される場合には、ノーマリオン型ＦＥＴとしてのＨＥＭＴ３等の代わりにシリコンでＦＥＴを構成することができる。
（３） ＨＥＭＴ３等のソース電極ＳとSi−SBD２等のカソード電極７との間に抵抗を介在させることができる。
（４） 図１、図７〜図１３の支持基板４の上に図６に示すＭＯＳＦＥＴ２４を配置することができる。
（５） ｎチャネル型ＨＥＭＴ３等のノーマリオン型ＦＥＴの代わりに、ｐチャネル型ＨＥＭＴ等のノーマリオン型ｐチャネルＦＥＴを設け、Si−SBD２等の低Ｖｆダイオードの方向を図２と逆にすることができる。この場合には、ｐチャネルＦＥＴのソース電極をSi−SBD２等のダイオードのアノード電極に接続し、ｐチャネルＦＥＴのゲート電極をSi−SBD２等のダイオードのカソード電極に接続する。
（６） 図１４及び図１５の半導体基板５０、５０ａの上に図６、図１６、図１７に示すＭＯＳＦＥＴ２４を配置し、小型化を図ることができる。
実施例１の複合半導体装置を示す断面図である。 （A）は図１の複合半導体装置の電気回路図、（B）は等価回路図である。 （A）は図１のHEMTのドレイン・ソース間電圧Vdsとソース電流Isとの関係を示す特性図、（B）はドレイン・ソース間電圧Vdsを変化させた時のゲート・ソース間電圧Vgsとソース電流Is との関係を示す特性図である。 （A）は図１の複合半導体装置及び比較例のＳｉ−ＳＢＤ、Ｓｉ−ＦＲＤ、ＧａＮ−ＳＢＤ又はＳｉＣ―ＳＢＤの順方向電圧Vfと順方向電流Ifとの関係を示す特性図、（B）はHEMTのゲート・ソース間電圧Vgsとソース電流Isとの関係を示す特性図である。 図１及び図２の複合半導体装置を使用したインバータを示す回路図である。 図１及び図２の複合半導体装置のインバータのスイッチの変形を示す電気回路図である。 実施例２の複合半導体装置を示す断面図である。 実施例３の複合半導体装置を示す断面図である。 図８の複合半導体装置の電気回路図である。 実施例４の複合半導体装置を示す断面図である。 実施例５の複合半導体装置を示す断面図である。 実施例６の複合半導体装置を示す断面図である。 実施例７の複合半導体装置を示す断面図である。 実施例８の複合半導体装置を示す断面図である。 実施例９の複合半導体装置を示す断面図である。 実施例１０の複合半導体装置を示す断面図である。 実施例１１の複合半導体装置を示す断面図である。 実施例１２の複合半導体装置を示す断面図である。 実施例１３の複合半導体装置を示す断面図である。
符号の説明
１、１ａ〜１ｊ 複合半導体装置
２ Ｓｉ−ＳＢＤ
２ａ ｐｎ接合ダイオード
３ ＨＥＭＴ
３ａ ＭＩＳＦＥＴ
３ｂ ＨＥＭＴ型ＭＩＳＦＥＴ
３ｃ ＭＥＳＦＥＴ
３ｄ ＭＥＳＦＥＴ型ＭＩＳＦＥＴ
３ｅ ＪＦＥＴ

Claims (12)

  1. 第１の電極と第２の電極とを有する半導体整流素子と、
    第１の主電極と第２の主電極とゲート電極とを有するユニポーラ型電界効果トランジスタであって、前記第１の主電極が前記半導体整流素子の前記第２の電極に接続され、前記ゲート電極が前記半導体整流素子の前記第１の電極に接続され、前記半導体整流素子の前記第１の電極と前記電界効果トランジスタの前記第２の主電極との間に前記半導体整流素子を順バイアスする向きの電圧が印加された時にオン状態になる特性を有している電界効果トランジスタと
    を備え、
    前記半導体整流素子は、ＧａＮから成るダイオードよりも耐圧が低いシリコンショットキーバリアダイオード又はシリコンpin接合ダイオード又はシリコンｐｎ接合ダイオードであり、
    前記電界効果トランジスタは、化合物半導体から成り、
    全体として等価ダイオードを構成していることを特徴とする複合半導体装置。
  2. アノードとして機能する第１の電極とカソードとして機能する第２の電極とを有するシリコンショットキーバリアダイオード又はシリコンpin接合ダイオード又はシリコンｐｎ接合ダイオードから成る半導体整流素子と、
    第１の主電極と第２の主電極とゲート電極とを有し、前記第１の主電極が前記半導体整流素子の前記第２の電極に接続され、前記ゲート電極が前記半導体整流素子の前記第１の電極に接続され、化合物半導体で形成され且つノーマリオン特性を有している電界効果トランジスタと
    を備え、全体として等価ダイオードを構成していることを特徴とする複合半導体装置。
  3. 前記電界効果トランジスタは、ノーマリオン型のHEMT又はMESFET又は絶縁ゲート型FET又は接合型FET又はSITであることを特徴とする請求項１又は２記載の複合半導体装置。
  4. 前記電界効果トランジスタは、窒化物半導体又はSiＣ又はシリコンよりもバンドギャップが広い化合物半導体で形成されていることを特徴とする請求項１又は２又は３記載の複合半導体装置。
  5. 前記電界効果トランジスタの前記第１の主電極はソース電極であり、前記第２の主電極はドレイン電極であることを特徴とする請求項１又は２又は３又は４記載の複合半導体装置。
  6. 前記電界効果トランジスタの閾値電圧の絶対値は、前記半導体整流素子の耐圧よりも小さいことを特徴とする請求項１乃至５のいずれか１つに記載の複合半導体装置。
  7. ショットキーバリアダイオードとユニポーラ型電界効果トランジスタとを含む複合半導体装置であって、
    第１の濃度で第１導電型不純物を含む第１のシリコン半導体領域と、
    前記第１のシリコン半導体領域に隣接配置され且つ前記第１の濃度よりも大きい第２の濃度で第１導電型不純物を含む第２のシリコン半導体領域と、
    前記第２のシリコン半導体領域の上に配置され且つユニポーラ型電界効果トランジスタを形成するための複数の半導体層を有している化合物半導体領域と、
    ショットキーバリアダイオードを形成するために前記第１のシリコン半導体領域に接触しているショットキー電極と、
    前記化合物半導体領域の表面上に配置された電界効果トランジスタを構成するためのソース電極、ドレイン電極及びゲート電極と、
    前記ソース電極を前記第２のシリコン半導体領域に接続している第１の接続導体と、
    前記ゲート電極を前記ショットキー電極に接続している第２の接続導体と、
    を具備し、前記電界効果トランジスタは、前記ショットキー電極と前記第１のシリコン半導体領域とで構成されるショットキーバリアを順バイアスする向きの電圧が前記ショットキー電極と前記ドレイン電極との間に印加された時に前記ソース電極と前記ドレイン電極との間がオン状態になる特性を有し、且つ前記電界効果トランジスタがオン状態の時において前記ゲート電極と前記ドレイン電極との間を流れる電流が前記ショットキー電極と前記第１の接続導体との間を流れる電流よりも小さく、且つ前記ショットキー電極と前記電界効果トランジスタの前記ドレイン電極との間に前記ショットキーバリアダイオードを逆バイアスする向きの電圧が印加された時における前記電界効果トランジスタの前記ドレイン電極と前記ゲート電極との間の耐圧が前記ショットキーバリアダイオードの耐圧よりも高い特性を有し、全体として等価ダイオードを構成していることを特徴とする複合半導体装置。
  8. pｎ接合又はpin接合を有する接合型ダイオードとユニポーラ型電界効果トランジスタとを含む複合半導体装置であって、
    第１の濃度で第１導電型不純物を含む第１のシリコン半導体領域と、
    前記第１のシリコン半導体領域に隣接配置され且つ前記第１の濃度よりも小さい第２の濃度で第１導電型不純物又は第２導電型不純物を含む又は導電型決定不純物を含まない第２のシリコン半導体領域と、
    前記第２のシリコン半導体領域に隣接配置され且つ前記第２の濃度よりも大きい第３の濃度で第２導電型不純物を含む第３のシリコン半導体領域と、
    前記第３のシリコン半導体領域の上に配置され且つユニポーラ型電界効果トランジスタを形成するための複数の半導体層を有している化合物半導体領域と、
    前記接合型ダイオードを形成するために前記第１のシリコン半導体領域にオーミック接触している第１の電極と、
    前記接合型ダイオードを形成するために前記第３のシリコン半導体領域にオーミック接触している第２の電極と、
    前記化合物半導体領域の表面上に配置された電界効果トランジスタを構成するためのソース電極、ドレイン電極及びゲート電極と、
    前記ソース電極を前記第２の電極に接続している第１の接続導体と、
    前記ゲート電極を前記第１の電極に接続している第２の接続導体と、
    を具備し、前記電界効果トランジスタは、前記接合型ダイオードを順バイアスする向きの電圧が前記第１の電極と前記ドレイン電極との間に印加された時に前記ソース電極と前記ドレイン電極との間がオン状態となる特性を有し、且つ前記電界効果トランジスタがオン状態の時において前記ゲート電極と前記ドレイン電極との間を流れる電流が前記接合型ダイオードの前記第１及び第２の電極間を流れる電流よりも小さく、且つ前記第１の電極と前記電界効果トランジスタの前記ドレイン電極との間に前記接合型ダイオードを逆バイアスする向きの電圧が印加された時における前記電界効果トランジスタの前記ドレイン電極と前記ゲート電極との間の耐圧が前記接合型ダイオードの耐圧よりも高い特性を有し、全体として等価ダイオードを構成していることを特徴とする複合半導体装置。
  9. 半導体整流素子とユニポーラ型電界効果トランジスタとを含む複合半導体装置であって、
    前記電界効果トランジスタを構成するための複数の化合物半導体層を有する第１の半導体基板と、
    前記第１の半導体基板の一方の主面上に配置されたソース電極、ドレイン電極、及びゲート電極と、
    前記第１の半導体基板の上に絶縁層を介して配置され且つ前記半導体整流素子を構成するための複数のシリコン半導体層を有している第２の半導体基板と、
    前記半導体整流素子を構成するために前記第２の半導体基板の一方の主面に形成された第１の電極と、
    前記半導体整流素子を構成するために前記第２の半導体基板の他方の主面に形成された第２の電極と、
    前記第２の電極を前記ソース電極に接続している第１の接続導体と、
    前記ゲート電極を前記第１の電極に接続している第２の接続導体と、
    を具備し、前記電界効果トランジスタは、前記半導体整流素子を順バイアスする向きの電圧が前記第１の電極と前記ドレイン電極との間に印加された時に前記ソース電極と前記ドレイン電極との間がオン状態となる特性を有し、且つ前記電界効果トランジスタがオン状態の時において前記ゲート電極と前記ドレイン電極との間を流れる電流が前記半導体整流素子の前記第１の電極と前記第２の電極との間を流れる電流よりも小さく、且つ前記半導体整流素子の前記第１の電極と前記電界効果トランジスタの前記ドレイン電極との間に前記半導体整流素子を逆バイアスする向きの電圧が印加された時における前記電界効果トランジスタの前記ドレイン電極と前記ゲート電極との間の耐圧が前記半導体整流素子の耐圧よりも高い特性を有し、全体として等価ダイオードを構成してことを特徴とする複合半導体装置。
  10. 半導体整流素子とユニポーラ型電界効果トランジスタとを含む複合半導体装置であって、
    前記電界効果トランジスタを構成するための化合物半導体層を有する第１の半導体基板と、
    前記第１の半導体基板の一方の主面上に配置されたソース電極及びゲート電極と、
    前記第１の半導体基板の他方の主面上に配置されたドレイン電極と、
    前記第１の半導体基板の前記一方の主面上に絶縁層を介して配置され且つ前記半導体整流素子を構成するための複数のシリコン半導体層を有している第２の半導体基板と、
    前記半導体整流素子を構成するために前記第２の半導体基板の一方の主面に形成されて第１の電極と、
    前記半導体整流素子を構成するために前記第２の半導体基板の他方の主面に形成された第２の電極と、
    前記第２の電極を前記ソース電極に接続している第１の接続導体と、
    前記ゲート電極を前記第１の電極に接続している第２の接続導体と、
    を具備し、前記電界効果トランジスタは、前記半導体整流素子を順バイアスする向きの電圧が前記第１の電極と前記ドレイン電極との間に印加された時に前記ソース電極と前記ドレイン電極との間がオン状態となる特性を有し、且つ前記電界効果トランジスタがオン状態の時において前記ゲート電極と前記ドレイン電極との間を流れる電流の電圧が前記半導体整流素子の前記第１の電極と前記第２の電極との間を流れる電流よりも小さく、且つ前記半導体整流素子の前記第１の電極と前記電界効果トランジスタの前記ドレイン電極との間に前記半導体整流素子を逆バイアスする向きの電圧が印加された時における前記電界効果トランジスタの前記ドレイン電極と前記ゲート電極との間の耐圧が前記半導体整流素子の耐圧よりも高い特性を有し、全体として等価ダイオードを構成していることを特徴とする複合半導体装置。
  11. 更に、前記第１の半導体基板の上に絶縁層を介して配置された別のトランジスタを有し、該別のトランジスタはドレイン又はコレクタ電極及びソース又はエミッタ電極を有し、このドレイン又はコレクタ電極は前記第２の電極に接続され、前記ソース又はエミッタ電極は前記第１の電極に接続されていることを特徴とする請求項９又は１０記載の複合半導体装置。
  12. 更に、別のトランジスタを有し、該別のトランジスタのソース又はエミッタ電極が前記半導体整流素子の前記第１の電極に接続され、該別のトランジスタのドレイン又はコレクタ電極が前記半導体整流素子の前記第２の電極に接続されていることを特徴とする請求項１記載の複合半導体装置。
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