KR20140097260A - 반도체 장치 제조 방법 및 반도체 장치 - Google Patents

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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
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    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1705—Shape
    • H01L2224/17051—Bump connectors having different shapes
    • H01L2224/17055—Bump connectors having different shapes of their bonding interfaces
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81053—Bonding environment
    • H01L2224/81054—Composition of the atmosphere
    • H01L2224/81065—Composition of the atmosphere being reducing
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81053—Bonding environment
    • H01L2224/8109—Vacuum
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/8121—Applying energy for connecting using a reflow oven
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81385—Shape, e.g. interlocking features
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
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Abstract

반도체 칩(1)의 복수의 돌기형 전극(4)이, 반도체 기판(11)에 형성되어 있는 복수의 전극(13)에, 복수의 땜납부를 개재하여 맞닿은 상태로, 복수의 땜납부가 용융하여, 반도체 칩(1)의 복수의 돌기형 전극(4)과 반도체 기판(11)의 복수의 전극(13)에 접합하는 복수의 땜납 접합부(7)가 형성된다. 다음에, 반도체 칩(1)의 일부분과 반도체 기판(11) 사이의 간격(A)이, 반도체 칩(1)의 다른 부분과 반도체 기판(11) 사이의 간격(B)보다 커져, 복수의 땜납 접합부(7) 중 적어도 일부의 땜납 접합부가 길게 늘어난다. 이에 의해, 복수의 땜납 접합부(7)의 높이에, 편차가 발생한다. 다음에, 복수의 땜납 접합부(7) 중, 적어도, 높이가 최대가 되는 땜납 접합부(7a) 내에, 공공(8)이 형성된다. 그 후, 복수의 땜납 접합부(7)가 응고한다.

Description

반도체 장치 제조 방법 및 반도체 장치{SEMICONDUCTOR DEVICE MANUFACTURING METHOD AND SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치 제조 방법 및 그 제조 방법에 의해 제조되는 반도체 장치에 관한 것이다.
근년, 반도체 칩의 고밀도화와 반도체 칩의 전극 단자의 다핀화의 양립을 진행시키기 위해, 반도체 칩의 전극 단자의 면적 축소화와, 반도체 칩 내에서 인접하는 전극 단자들의 중심간 거리의 협소화(전극 단자의 협피치화)가 도모되고 있다.
통상, 플립 칩 실장에 있어서는, LSI 등의 반도체 칩이 페이스다운으로 실장 기판에 실장된다. 구체적으로는, 반도체 칩의 전극 단자상에, 땜납 범프 등의 돌기 전극이 형성된 후, 그 돌기 전극이 가열되어, 실장 기판의 전극 단자에 대해 압접된다. 이에 의해, 범프 접속이 형성된다.
또, 일반적으로는, 반도체 칩의 외주부에 전극 단자가 배치된다. 그러나, 인접하는 전극 단자들의 중심간 거리의 협소화의 진전은 현저하기 때문에, 반도체 칩의 외주부에만 전극 단자가 배치된 경우, 예를 들어, 전극 단자 사이에서 단락이 발생하거나, 반도체 칩과 실장 기판의 열팽창 계수의 차에 의해 접속 불량이 발생하는 경우가 있다.
그래서, 반도체 칩의 전극면의 전역에 걸쳐서 전극 단자를 배치하는 설계(에리어 배치)가 채용되도록 되어 왔다. 이 전극 단자의 배치에 의하면, 인접하는 전극 단자들의 중심간 거리(전극 단자의 피치)를 넓히는 것이 가능해진다. 그러나, 근래에는, 반도체 칩의 전극면의 전역에 걸쳐서 전극 단자를 배치하는 설계에 있어서도, 인접하는 전극 단자들의 중심간 거리의 협소화의 진전이 현저하다.
땜납 범프는, 일반적으로는 다음의 공법에 의해 형성된다. 우선, 스크린 인쇄, 디스펜서, 또는 전해 도금에 의해, 땜납이 전극 단자상에 공급된다. 그 후, 그 공급된 땜납이 리플로우로에서 땜납 융점 이상으로 가열된다. 이에 의해, 전극 단자상에 돌기형의 땜납 범프가 형성된다.
그러나, 근년, 인접하는 땜납 접합부들의 중심간 거리(땜납 접합부의 피치)가 더 좁아지고 있으며, 게다가 반도체 칩과 실장 기판 사이의 간극도 좁아지고 있다. 이로 인해, 「땜납 브리지 불량」 등의 문제가 일어나는 경우가 있다. 「땜납 브리지 불량」은, 플립 칩 실장의 가열 공정에 있어서, 용융한 땜납이 변형하여, 땜납의 표면 장력에 의해 땜납 범프들이 연결됨으로써 발생한다. 이 「땜납 브리지 불량」의 문제를 해결하기 위해, 땜납의 양을 줄이는 것이 가능한 2층 구조의 범프가 제안되어 있다. 예를 들어 특허 문헌 1에는, 금 또는 구리로 이루어지는 돌기 전극의 표면을 덮도록, 금속 입자를 함유한 절연성 피막이 형성되어 이루어지는 2층 구조의 범프가 제안되어 있다. 이 제안된 범프에 의하면, 플립 칩 실장시에 절연성 피막 및 돌기 전극이 용융하지 않으므로, 「땜납 브리지 불량」의 발생을 막는 것이 가능해진다. 따라서, 인접하는 전극 단자들의 중심간 거리의 협소화에 대응하는 것이 가능해진다. 특허 문헌 1에 개시되어 있는 범프는, 반도체 칩과 실장 기판 사이에 주입된 봉지 수지가 경화 수축할 때에, 그 봉지 수지가 압축되는 방향으로 발생하는 힘에 의해, 실장 기판의 전극 단자에 전기적으로 접속된다.
그러나, 인접하는 전극 단자들의 중심간 거리는, 근년, 더욱 협소화가 요구되고 있다. 그로 인해, 전극 단자의 면적 축소화가 진전되고 있다. 특허 문헌 1에 개시되어 있는 범프가 반도체 칩에 사용된 경우, 절연성 피막 내의 금속 입자는, 반도체 칩의 돌기 전극(금속 전극)과 확산 접합하지 않고, 실장 기판의 전극 단자(금속 전극)와도 확산 접합하지 않는다. 반도체 칩의 돌기 전극과 실장 기판의 전극 단자 사이의 전기적 접속은, 절연성 피막 내의 금속 입자가, 반도체 칩의 돌기 전극(금속 전극)과 실장 기판의 전극 단자(금속 전극)에 접촉하는 것 만에 의해 확보된다. 이로 인해, 전극 면적이 작아지면, 반도체 칩의 돌기 전극과 실장 기판의 전극 단자 사이에 개재하는 도전 입자의 수가 적어지고, 접속 저항이 높아져, 신호의 전송 손실이 증대한다고 하는 문제가 일어난다.
그래서, 고융점 금속으로 이루어지는 하층 금속상에 땜납으로 이루어지는 상층 금속이 설치되어 이루어지는 2층 구조의 범프가 채용되도록 되어 왔다(예를 들어, 특허 문헌 2를 참조). 이 2층 구조의 범프에 의하면, 땜납만으로 이루어지는 1층의 범프보다 땜납의 양을 줄이는 것이 가능해진다. 따라서, 플립 칩 실장시에 평면 방향으로 돌출하는 땜납의 양이 줄어들기에, 땜납 브리지의 발생을 막는 것이 가능해진다. 또한, 상층 금속의 땜납이, 반도체 칩에 설치된 하층 금속(돌기 전극)과 실장 기판의 전극 단자에 확산 접합하므로, 접속 저항이 낮아져, 신호의 전송 손실이 증대할 일도 없다.
일본국 특허 공개 2003-282617호 공보 일본국 특허 공개평 9-97791호 공보
그러나, 근년 요구되고 있는 배선 룰의 한층 더 미세화와 신호 처리의 한층 더 고속화(고속 신호 처리)에 대응하기 위해, 반도체 칩의 층간 절연막에 저유전율막(이른바 Low-k막이나 ULK(Ultra Low-k)막 등)이 이용되도록 되어 왔다. 저유전율막은, 유전율을 저하시키기 위해, 다수의 공공(空孔)을 가지는 포러스형상(다공질)으로 되어 있다. 각 공공의 직경(최대폭)은, 수nm이다.
도 5는 특허 문헌 2에 개시된 반도체 장치의 제조 공정을 도시한다.
우선, 회로 기판(110)에 반도체 칩(101)이 플립 칩 실장되기 전에, 도 5의 상측 도에 도시하는 바와 같이, 반도체 칩(101)의 옆에, 하층(103a)과 상층(103b)의 2층으로 이루어지는 범프(120)가 형성된다. 상층(103b)은 땜납으로 이루어지고, 하층(103a)은, 땜납보다 융점이 높은 고융점 금속으로 이루어진다. 다음에, 그 범프(120)가, 가열된 상태로 회로 기판(110)의 전극(111)에 맞닿는다. 이에 의해, 하층(103a)보다 낮은 용융 온도를 가지는 상층(땜납)(103b)이 용융하여, 도 5의 가운데 도에 도시하는 바와 같이, 반도체 칩(101)에 설치된 하층 금속(103a)과 상층(103b)의 땜납이 확산 접합하고, 회로 기판(110)의 전극(111)과 상층(103b)의 땜납이 확산 접합한다.
일반적으로, 직사각형 형상의 외형을 가지는 반도체 칩이 실장 기판에 플립 칩 실장되는 경우, 땜납 범프가 용융한 후의 냉각 과정에서, 반도체 칩의 인접하는 변들이 교차하는 4개의 코너 각각의 근방에 배치된 범프에, 반도체 칩과 실장 기판의 탄성률 및 선팽창 계수의 차에 기인하는 열응력이 집중하는 경우가 많다.
상기한 특허 문헌 2에 개시되어 있는 반도체 장치의 제조 방법에서는, 상층(103b)의 땜납에 집중한 열응력은, 하층 금속(103a)의 바로 아래에 직접 전해진다. 이로 인해, 하층 금속(103a)이 설치된 전극 단자(도시하지 않음)의 바로 아래에 있어서, 취약한 저유전율막(102)의 박리가 발생하거나, 취약한 저유전율막(102)에 균열이 발생하는 경우가 있다. 예를 들어, 상층(103b)의 땜납이 용융한 후의 냉각 과정에서, 직사각형 형상의 반도체 칩(101)의 외형의 인접하는 변들이 교차하는 4개의 코너 각각의 근방에 배치된 상층(103b)의 땜납에, 반도체 칩(101)과 회로 기판(110)의 탄성률 및 선팽창 계수의 차에 기인하는 열응력이 집중한 경우, 그 집중된 열응력은, 반도체 칩(101)의 4개의 코너 각각의 근방에 배치된 하층 금속(103a)의 바로 아래에 직접 전해진다. 따라서, 반도체 칩(101)의 4개의 코너의 근방에 배치된 도시하지 않은 전극 단자의 바로 아래에 있어서, 취약한 저유전율막(102)의 박리가 발생하거나, 취약한 저유전율막(102)에 균열이 발생하는 경우가 있다. 예를 들어, 취약한 저유전율막(102)의 박리가, 주요부를 확대하여 도시하는 도 5의 하측 도와 같이 발생한다.
또, 특허 문헌 2에 개시되어 있는 반도체 장치의 제조 방법에 의해 제조된 반도체 장치의 사용 환경이, 급격한 온도차가 발생하는 환경인 경우, 그러한 사용 환경 아래에 있어도, 동일한 열응력의 집중이 발생하여, 반도체 칩(1)의 전극 단자의 바로 아래에 있어서, 취약한 저유전율막(102)의 박리가 발생하거나, 취약한 저유전율막(102)에 균열이 발생하는 경우가 있다.
본 발명은, 반도체 칩이 취약한 막을 가지는 경우에서도, 높은 접속 신뢰성을 확보하는 것이 가능한 반도체 장치를 제조하는 반도체 장치 제조 방법 및 그 제조 방법에 의해 제조되는 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명의 반도체 장치 제조 방법은, 복수의 돌기형 전극을 가진 반도체 칩이 반도체 기판에 실장되어 이루어지는 반도체 장치를 제조하는 반도체 장치 제조 방법에 있어서, 상기 반도체 칩의 상기 복수의 돌기형 전극이, 상기 반도체 기판에 형성되어 있는 복수의 전극에, 복수의 땜납부를 개재하여 맞닿은 상태로, 상기 복수의 땜납부를 용융시켜, 상기 반도체 칩의 상기 복수의 돌기형 전극과 상기 반도체 기판의 상기 복수의 전극에 접합하는 복수의 땜납 접합부를 형성하는 제1 공정과, 상기 반도체 칩의 일부분과 상기 반도체 기판 사이의 간격을, 상기 반도체 칩의 다른 부분과 상기 반도체 기판 사이의 간격보다 크게 하여, 상기 복수의 땜납 접합부 중 적어도 일부의 땜납 접합부를 길게 늘여, 상기 복수의 땜납 접합부의 높이에 편차를 발생시키는 제2 공정과, 상기 복수의 땜납 접합부 중, 적어도, 높이가 최대가 되는 땜납 접합부 내에, 공공을 형성하는 제3 공정과, 상기 복수의 땜납 접합부를 응고시켜, 상기 반도체 칩의 상기 복수의 돌기형 전극을 상기 반도체 기판의 상기 복수의 전극에 전기적으로 접속시키는 제4 공정을 가지는 것을 특징으로 한다.
또, 본 발명의 반도체 장치는, 복수의 돌기형 전극을 가진 반도체 칩이 반도체 기판에 실장되어 이루어지는 반도체 장치에 있어서, 상기 반도체 칩의 상기 복수의 돌기형 전극을 상기 반도체 기판에 형성되어 있는 복수의 전극에 전기적으로 접속시키는 복수의 땜납 접합부를 구비하고, 상기 복수의 땜납 접합부의 높이에 편차가 있으며, 적어도, 높이가 최대인 땜납 접합부 내에, 공공이 형성되어 있는 것을 특징으로 한다.
본 발명에 의하면, 플립 칩 실장 공정에 있어서의 땜납 용융 후의 냉각 과정에서 열응력이 집중하는 땜납 접합부를, 공공을 포함하는 땜납 접합부로 하는 것이 가능해진다. 반도체 칩의 외형이 직사각형 형상인 경우, 그 외형의 인접하는 변들이 교차하는 4개의 코너 각각의 근방에 배치된 돌기형 전극에 확산 접합하는 땜납 접합부에, 열응력이 집중하는 경우가 많다. 공공을 포함하는 땜납 접합부는, 부드럽게 늘어나기 쉬우므로, 그 공공이 형성된 땜납 접합부가 접속하는 돌기형 전극의 바로 아래에 전해지는 열응력은 저감된다. 따라서, 반도체 칩의 전극 바로 아래에 형성되어 있는 취약한 저유전율막이 받는 열응력을 저감시키는 것이 가능해지고, 취약한 저유전율막의 박리 및 균열을 막는 것이 가능해진다. 따라서, 높은 접속 신뢰성을 확보하는 것이 가능해진다.
도 1은 본 발명의 실시 형태 1에 있어서의 반도체 장치의 주요부를 개념적으로 도시하는 단면도이다.
도 2A는 본 발명의 실시 형태 1에 있어서의 반도체 장치의 제조 공정의 일부를 도시하는 단면도이다.
도 2B는 본 발명의 실시 형태 1에 있어서의 반도체 장치의 제조 공정의 일부를 도시하는 단면도이다.
도 2C는 본 발명의 실시 형태 1에 있어서의 반도체 장치의 제조 공정의 일부를 도시하는 단면도이다.
도 2D는 본 발명의 실시 형태 1에 있어서의 반도체 장치의 제조 공정의 일부를 도시하는 단면도이다.
도 3A는 본 발명의 실시 형태 2에 있어서의 반도체 장치의 제조 공정의 일부를 도시하는 단면도이다.
도 3B는 본 발명의 실시 형태 2에 있어서의 반도체 장치의 제조 공정의 일부를 도시하는 단면도이다.
도 3C는 본 발명의 실시 형태 2에 있어서의 반도체 장치의 제조 공정의 일부를 도시하는 단면도이다.
도 3D는 본 발명의 실시 형태 2에 있어서의 반도체 장치의 제조 공정의 일부를 도시하는 단면도이다.
도 4A는 본 발명의 실시 형태 3에 있어서의 반도체 장치의 제조 공정의 일부를 도시하는 단면도이다.
도 4B는 본 발명의 실시 형태 3에 있어서의 반도체 장치의 제조 공정의 일부를 도시하는 단면도이다.
도 4C는 본 발명의 실시 형태 3에 있어서의 반도체 장치의 제조 공정의 일부를 도시하는 단면도이다.
도 4D는 본 발명의 실시 형태 3에 있어서의 반도체 장치의 제조 공정의 일부를 도시하는 단면도이다.
도 4E는 본 발명의 실시 형태 3에 있어서의 반도체 장치의 제조 공정의 일부를 도시하는 단면도이다.
도 5는 종래의 반도체 장치의 제조 공정을 도시하는 단면도이다.
(실시 형태 1)
도 1과 도 2A~도 2D는 실시 형태 1을 도시한다.
도 1은 실시 형태 1에 있어서의 반도체 장치의 확대 단면도를 도시한다. 도 1에 도시하는 바와 같이, 복수의 돌기형 전극(4)을 가진 반도체 칩(1)이, 반도체 기판(11)에 실장되어 있다. 도 2A~도 2D는 실시 형태 1에 있어서의 반도체 장치의 제조 공정을 도시하고 있다. 반도체 칩(1)은, 예를 들어, 반도체 기판(11)의 측면(전극면)에 다수의 전극 단자(3)가 좁은 피치로 배치된 LSI 칩이다. 전극 단자(3)의 피치란, 인접하는 전극 단자(3)들의 중심간 거리이다.
반도체 칩(1)에 있어서, 전극 단자(3)가 배치되는 전극면의 내측에는, 예를 들어 Cu 또는 Al 등으로 이루어지는 미세 배선층과 취약한 저유전율 절연막(예를 들어, Low-k층 또는 Ultra Low-k층 등)을 포함하는 다층 배선층(2)이 설치되어 있다. 그 다층 배선층(2)의 최표면에, 복수의 전극 단자(3)가, 반도체 칩(1)의 전극면의 전역에 걸쳐서 설치되어 있다.
전극 단자(3)는, 예를 들어 Al 또는 Cu 등으로 이루어진다. 전극 단자(3)의 표면에 Ti/Cu, 또는 Ti/W/Cu 등으로 이루어지는 시드층이 설치되어 있다. 그 시드층의 표면에, 땜납이 젖은 금속으로 이루어지는 돌기형 전극(4)이 설치되어 있다. 돌기형 전극(4)은, Cu, Ni/Au, 또는 Au 등으로 이루어진다.
반도체 기판(11)은, 예를 들어 실리콘으로 이루어진다. 반도체 기판(11)에는, 반도체 칩(1)의 돌기형 전극(4)에 대향하는 배치로, 전극 단자(12)가 설치되어 있다. 전극 단자(12)는, 예를 들어, 전해 Ni/Au 또는 전해 Ni/Pd/Au 등으로 이루어진다. 그 전극 단자(12)의 표면에 시드층이 설치되고, 그 시드층의 표면에 돌기형 전극(13)이 설치되어 있다.
반도체 칩(1)의 돌기형 전극(4)은, 반도체 기판(11)의 돌기형 전극(13)에, 땜납 접합부(7)에 의해 전기적 및 기계적으로 접속되어 있다. 땜납 접합부(7)와 돌기형 전극(4) 사이, 및 땜납 접합부(7)와 돌기형 전극(13) 사이는, 고액 확산 반응에 의해 강고하게 접합되어 있다.
복수의 땜납 접합부(7)는, 높이에 편차가 있다. 실시 형태 1에서는, 반도체 칩(1)의 최외곽에 있어서, 반도체 칩(1)과 반도체 기판(11) 사이의 간격이 최대(도 1 중의 A)가 되는 경우에 대해 설명한다. 이 경우, 반도체 칩(1)의 최외곽의 근방에 배치되어 있는 돌기형 전극(4)에 접합하는 땜납 접합부(7a)가, 최대 높이를 가진다. 또한, 반도체 칩(1)의 중앙에 있어서, 반도체 칩(1)과 반도체 기판(11) 사이의 간격이 최대여도 된다. 그 경우, 반도체 칩(1)의 중앙 또는 그 중앙의 근방에 배치된 돌기형 전극(4)에 접합하는 땜납 접합부(7)가, 최대 높이를 가진다. 이는, 후술하는 실시 형태 2 및 3에 있어서도 마찬가지이다.
최대 높이를 가지는 땜납 접합부(7a)에는, 수직 방향의 중앙에, 단면적이 작아지는 잘록부(16)가 형성되어 있다. 또한, 실시 형태 1에 있어서는, 반도체 칩(1)의 중앙부 근방에 위치하는 땜납 접합부(7)의 형상은, 술통 형상이 된다.
최대 높이를 가지는 땜납 접합부(7a)는, 공공(8)의 함유율이 가장 크다. 이는, 최대 높이를 가지는 땜납 접합부(7a)에, 단면적이 작아지는 잘록부(16)가 형성되어 있기 때문이다.
높이가 최대인 땜납 접합부(7a)는, 플립 칩 실장 공정에 있어서의 땜납 용융 후의 냉각 과정에서 열응력이 가장 집중하는 위치에 배치된다. 실시 형태 1에서는, 직사각형 형상의 반도체 칩(1)의 외형의 인접하는 변들이 교차하는 4개의 코너 각각의 근방에 위치하는 땜납 접합부(7)에 열응력이 집중하는 경우에 대해 설명한다. 반도체 칩(1)의 코너 근방에 위치하는 땜납 접합부(7)는, 반도체 칩(1)의 최외곽 근방에 위치하는 땜납 접합부(7a)이기도 하다. 따라서, 반도체 칩(1)의 최외곽 근방에 위치하는 높이가 최대인 땜납 접합부(7a)에, 열응력이 가장 집중한다. 이와 같이 반도체 칩(1)과 반도체 기판(11) 사이의 간격이 최대인 반도체 칩(1)의 최외곽 근방에 위치하는 땜납 접합부(7a)가, 가장 큰 열응력을 받는다. 한편, 그 가장 큰 열응력을 받는 땜납 접합부(7a)는, 단면적이 작아지는 잘록부(16)를 가짐으로써, 공공(8)의 함유율이 최대이기 때문에, 땜납의 비율이 적다. 이로 인해, 높이가 최대인 땜납 접합부(7a)가, 인장 응력을 받으면, 땜납 부분으로의 응력 집중이 늘어나, 응력 집중점이 취약한 막의 다층 배선층(2)으로부터 땜납 접합부(7a)로 이동한다. 그러나, 상기 서술한 바와 같이 땜납 접합부(7a)는 공공(8)의 함유율이 커, 따라서 땜납 접합부(7a)의 신장률은 크다. 또, 땜납 접합부(7a)는, 돌기형 전극(4) 및 돌기형 전극(13)에 강고하게 접합되어 있다. 따라서, 큰 열응력을 받아도, 땜납 접합부(7a)는 파손하는 일 없이 늘어난다. 이상으로부터, 가장 큰 열응력을 받는 땜납 접합부가, 높은 공공 함유율을 가짐으로써, 다층 배선층(2)의 취약한 저유전율막의 박리 및 균열을 막는 것이 가능해진다.
땜납의 조성은, 예를 들어, SnAg, SnAgCu, SnZn, SnZnBi, SnPb, SnBi, SnAgBiIn, SnIn, In, Sn 등 중에서 선택하는 것이 가능하다. 땜납의 조성은, 최대 간격 A의 크기에 맞추어, 땜납의 신장률을 고려하여 선택하는 것이 적절하다.
예를 들어, 반도체 칩(1)의 전극 단자(3)들의 중심간 거리(전극 단자(3)의 피치)가 0.05mm인 경우에서는, 돌기형 전극(4)의 직경은 0.020mm~0.035mm, 돌기형 전극(4)의 높이는 0.005mm~0.030mm, 반도체 기판(11)의 돌기형 전극(13)의 직경은 0.015mm~0.035mm, 돌기형 전극(13)의 높이는 0.002mm~0.010mm, 땜납 접합부(7)의 직경은 0.02mm~0.035mm이다.
반도체 칩(1)과 반도체 기판(11) 사이에는, 봉지 수지(15)가 충전되어 있어도 상관없다. 봉지 수지(15)가 충전됨으로써, 신뢰성이 보다 향상한다.
이 반도체 장치는, 도 2A~도 2D에 도시하는 공정으로 제조하는 것이 가능하다.
반도체 칩(1)에 돌기형 전극(4)이 형성될 때에는, 우선, 웨이퍼 내의 복수의 반도체 칩(1)의 각 전극면의 전체면에, 스패터링법 또는 증착에 의해 시드층이 형성된 후, 감광 레지스터층이 형성된다. 다음에, 돌기형 전극(4)이 형성될 예정의 개소가 노광된 후, 감광 레지스터층의 세정이 행해진다. 이 노광 및 세정에 의해, 전극 단자(3) 위의 돌기형 전극(4)이 형성될 예정인 부분에 감광 레지스터층의 개구부가 형성된다. 다음에, 웨이퍼 형태의 복수의 반도체 칩(1)은, 전해 도금욕에 침지된다. 이에 의해, 전극 단자(3) 위에 돌기형 전극(4)이 형성된다.
다음에, 돌기형 전극(4) 위에, 땜납부의 일례인 땜납막(6)이 형성된 후, 웨이퍼 형태의 복수의 반도체 칩(1)의 각 전극면의 전체면에 플럭스가 도포된다. 다음에, 웨이퍼 형태의 복수의 반도체 칩(1)은, 리플로우로에서 가열된다. 이에 의해 땜납막(6)이 용융하여, 돔 형상이 된다. 이 땜납막(6)의 용융 공정에 있어서, 땜납막(6)과 돌기형 전극(4)이 확산 접합하여, 땜납막(6)과 돌기형 전극(4) 사이에 합금층(5)이 형성된다.
다음에, 감광 레지스터층이 박리되어, 전극 단자(3) 위에, 땜납막(6)으로 덮인 돌기형 전극(4)이 형성된다(도 2A를 참조). 예를 들어, 시드층의 재료에는 Ti/Cu가 이용되고, 돌기형 전극(4)의 재료에는 Cu가 이용되며, 땜납막(6)의 재료에는 SnAg가 이용된다. 이 경우, 합금층(5)은, Cu3Sn 및 Cu6Sn5로 이루어진다. 단, 시드층, 돌기형 전극(4) 및 땜납막(6)의 재료는, 이들에 한정되지 않는다.
다음에, 브레이드 다이싱 또는 레이저 다이싱 등의 수단에 의해, 반도체 칩(1)이 개편화되어, 도 2A에 도시하는 상태의 반도체 칩(1)이 얻어진다.
한편, 반도체 기판(11)의 전극 단자(12) 위에는, 반도체 칩(1)과 마찬가지로, 전해 도금에 의해 돌기형 전극(13)이 형성된다. 돌기형 전극(13)의 재료에는, 예를 들어 Ni－P/Au가 이용된다. 단, 돌기형 전극(13)의 재료는, 이들에 한정되지 않는다.
다음에, 반도체 칩(1)의 돌기형 전극(4)과 반도체 기판(11)의 돌기형 전극(13)이 도 2A에 도시하는 바와 같이 위치 맞춤되어, 땜납막(6)을 개재하여 돌기형 전극(4)이 돌기형 전극(13)에 맞닿는다.
다음에, 반도체 칩(1) 및 반도체 기판(11)이 가열되어, 도 2B와 같이, 반도체 칩(1)이 반도체 기판(11)상에 탑재된다. 예를 들어, 가열 온도：220~240℃, 가압 시간：0.1초~60초의 조건으로, 반도체 칩(1)을 반도체 기판(11)을 향해 가압하는 것이 적절하다. 이 공정에 있어서, 용융한 땜납막(6)의 선단과 돌기형 전극(13)이 확산 접합하여, 합금층(14)을 가지는 땜납 접합부(7)가 형성된다. 가압 시간이 0.1초 미만인 경우, 땜납막(6)의 선단과 돌기형 전극(13)이 확산 접합하는 면적이 미소하게 되어, 후술의 인상 공정(도 2C)에서, 용융한 땜납이 떼어지는 문제가 발생한다. 한편, 가압 시간이 60초를 넘는 경우, 땜납 접합부(7) 중의 합금층의 비율이 많아져, 남겨진 땜납이 적어지기 때문에, 후술의 인상 공정(도 2C)에서의 땜납의 신장량이 적어진다. 이로 인해, 후술하는 잘록부(16)를 형성하는 것이 어려워진다.
다음에, 도 2C에 도시하는 인상 공정에서는, 반도체 칩(1)이 땜납의 융점 이상의 온도로 가열되어, 반도체 칩(1)의 일부분이 인상되거나, 또는, 반도체 칩(1)의 일부분이, 반도체 칩(1)의 다른 부분보다 크게 인상된다. 이에 의해, 반도체 칩(1)의 일부분과 반도체 기판(11) 사이의 간격이, 반도체 칩(1)의 다른 부분과 반도체 기판(11) 사이의 간격보다 커져, 복수의 땜납 접합부(7) 중 적어도 일부의 땜납 접합부(7)가, 용융한 상태로, 반도체 기판(11)의 전극 단자(12)에 대해 수직 방향으로 길게 늘어나, 복수의 땜납 접합부(7)의 높이에, 편차가 발생한다. 실시 형태 1에서는, 반도체 칩(1)의 외주부가 인상되거나, 또는, 반도체 칩(1)의 외주부가, 반도체 칩(1)의 중앙부보다 크게 인상된다. 이에 의해, 반도체 칩(1)의 외주부와 반도체 기판(11) 사이의 간격이, 반도체 칩(1)의 중앙부와 반도체 기판(11) 사이의 간격보다 커져, 적어도 반도체 칩(1)의 외주부에 설치되어 있는 돌기형 전극(4)에 접합하는 땜납 접합부(7)가, 용융한 상태로, 반도체 기판(11)의 전극 단자(12)에 대해 수직 방향으로 길게 늘어난다. 이 후, 냉각에 의해 땜납 접합부(7)는 응고한다.
도 2C에 도시하는 인상 공정을 실현하려면, 내부 배선층의 선팽창 계수의 차이에 의해 큰 휘어짐(열시(熱時) 휘어짐)이 발생하는 반도체 칩(1)을 이용하여, 땜납이 용융한 상태로 반도체 칩(1)을 해방함으로써, 반도체 칩(1)에 휘어짐(열시 휘어짐)을 발생시키고, 그 휘어짐을 구동력으로 하면 된다.
인상의 구동력으로서 반도체 칩(1)의 휘어짐이 이용되는 경우, 반도체 칩(1)에 경사진 부분이 형성된다. 실시 형태 1에서는, 반도체 칩(1)의 최외곽이 반도체 기판(11)으로부터 가장 멀어지도록, 반도체 칩(1)의 중앙부의 근방으로부터 반도체 칩(1)의 최외곽에 걸치는 부분이 경사진다. 그 경사진 부분에 설치되어 있는 돌기형 전극(4)에 접합하는 땜납 접합부(7)가, 용융한 상태로, 반도체 기판(11)의 전극 단자(12)에 대해 수직 방향으로 길게 늘어난다. 반도체 칩(1)의 최외곽의 근방에 배치된 돌기형 전극(4)에 접합하는 땜납 접합부(7a)가, 가장 길게 늘어나, 가장 높아진다.
반도체 칩(1)은, 기판상에 내부 배선층이 형성된 구조를 가진다. 이로 인해, 반도체 칩(1)이 가열되면, 내부 배선층과 기판의 탄성률 및 열팽창 계수의 차에 의해 열응력이 발생한다. 반도체 칩(1)이 얇을 수록 기재의 강성이 저하하기 때문에, 반도체 칩(1)은 휘어지기 쉬워지거나, 상기한 구동력이 발휘되기 쉬워진다. 예를 들어, 4mm×4mm인 반도체 칩(1)의 휘어짐량을 공집점 현미경으로 측정한 결과, 반도체 칩(1)의 두께가 0.020mm, 0.060mm, 0.150mm인 경우의 휘어짐량은, 각각 0.026mm, 0.018mm, 0.007mm였다. 따라서, 반도체 칩(1)의 휘어짐에 의한 구동력을 충분히 발휘하기 위해서는, 반도체 칩(1)의 두께는 0.060mm 이하로 하는 것이 바람직하다. 그러나, 반도체 칩(1)의 두께가 0.020mm 이하에서는, 취약한 막의 다층 배선층(2)에 응력이 작용하여, 반도체 칩(1)이 파손되는 경우가 있다. 그러므로 반도체 칩(1)의 두께 t는,
0.020mm＜ t ≤ 0.060mm의 범위 내가 적절하다.
도 2C에 도시하는 인상 공정에 의해, 반도체 칩(1)의 최외곽의 근방에 위치하는 땜납 접합부(7a)에 잘록부(16)가 형성된다. 한편, 반도체 칩(1)의 중앙부 근방은 휘어짐이 작다. 휘어짐이 작은 부분에 위치하는 땜납 접합부(7)의 형상은, 술통 형상이 된다.
또한, 조건에 따라서는, 인상 공정시에, 길게 늘어난 땜납 접합부(7) 내에 공공이 형성되는 경우가 있다. 특히, 가장 길게 늘어나, 가장 높아진 땜납 접합부(7) 내에, 공공은 형성되기 쉽다.
다음에, 반도체 칩(1)이 실장된 반도체 기판(11)이 리플로우로 등의 가열 수단에 의해 가열되어, 땜납이 재용융되고, 합금층이 성장한다. 이 공정으로, 합금층(5)의 Cu6Sn5가 기둥 형상으로 크게 성장하여, 돌기형 전극(13)상의 합금층(14)에까지 닿아, (Cu, Ni)6Sn5로 이루어지는 합금층이 형성된다. 이때, 단면적이 전극 면적보다 작은 땜납 접합부(7)의 내부에, 조직의 변태에 수반하는 체적 수축에 의해 도 2D에 도시하는 바와 같이 공공(8)이 발생한다. 가장 길게 늘어난 땜납 접합부(7a)는, 잘록부(16)가 가장 커지기 때문에, 단면적이 가장 작아진다. 따라서, 가장 길게 연장된 땜납 접합부(7a)는, 공공 함유율이 가장 커짐과 동시에, 땜납의 비율이 적어진다. 이로 인해, 가장 길게 늘어난 땜납 접합부(7a)는, 인장 탄성률(영률)이 감소하여, 늘어나기 쉬워진다. 실시 형태 1에서는, 반도체 칩(1)의 최외곽의 근방에 위치하는 땜납 접합부(7a)의 공공 함유율이 가장 커진다.
합금층을 성장시키는 가열은, 진공하 혹은 환원 가스하에서 행해도 상관없다. 진공하 혹은 환원 가스하에서 땜납이 용융함으로써, 땜납이 용융하고 있는 동안에 생성되는 산화막의 양이 줄어든다. 따라서, 합금층의 성장을 저해하는 산화막의 양이 줄어들기에, 보다 용이하게 합금층의 성장을 촉진하는 것이 가능해진다. 환원 가스에는, 예를 들어 포름산, 구연산 등의 카르본산을 이용하는 것이 가능하다.
도시하지 않으나, 이 후, 디스펜서 등에 의해 반도체 칩(1)과 반도체 기판(11) 사이에 봉지 수지가 주입되고, 그 주입된 봉지 수지가 경화되어도 된다. 봉지 수지가 상기 공공(8) 내에 침투함으로써, 땜납 접합부(7)의 인장 강도의 향상과 땜납 접합부(7)의 저탄성률화의 양립이 가능해지므로, 보다 취약한 반도체 칩(1)을 사용하는 것이 가능해진다. 또한, 봉지 수지가 요철을 구비한 땜납 접합부(7)와 접착되게 되므로, 엥커 효과에 의해 봉지 수지와 땜납 접합부(7) 사이의 계면 접착 강도가 향상하여, 보다 가혹한 사용 환경 아래에 있어도, 반도체 장치의 높은 신뢰성을 확보하는 것이 가능해진다.
이 실시 형태 1의 반도체 장치를, 단면 연마에 의해 단면 해석한 결과, 반도체 칩(1)의 최외곽의 근방에 배치되어 있는 땜납 접합부(7)가, 복수개의 공공(8)을 구비하고 있는 것을 확인할 수 있었다. 또, 반도체 칩(1)의 외주부에 배치되어 있는 땜납 접합부(7)의 공공 함유율이, 그 외주부보다 내측의 반도체 칩(1)의 내주부에 배치되어 있는 땜납 접합부(7)의 공공 함유율보다 큰 것을 확인할 수 있었다. 또, 반도체 칩(1)의 최외곽에 있어서, 취약한 저유전율막의 박리 및 균열이 발생되어 있지 않은 것을 확인할 수 있었다. 또한, 이 실시 형태 1의 반도체 장치를 온도 사이클 시험(1사이클：－40℃, 85℃, 각 30분)에 투입한 결과, 1000사이클 후에도 안정된 접속 저항이 확보되는 것을 확인할 수 있었다.
이와 같이, 반도체 칩(1)과 반도체 기판(11) 사이의 간격이 가장 멀어져 있는 위치 또는 그 위치의 근방에 배치되는 땜납 접합부(7a)가 공공(8)을 구비함으로써, 취약한 저유전율막(ULK막)이 받는 응력이 저감되어, 높은 접속 신뢰성을 확보하는 것이 가능해진다.
또한, 조건에 따라서는, 반도체 칩(1)의 중앙부에 위치하는 땜납 접합부가, 플립 칩 실장 공정에 있어서의 땜납 용융 후의 냉각 과정에서, 가장 큰 열응력을 받는 경우가 있다. 이 경우는, 반도체 칩의 중앙이 반도체 기판으로부터 가장 멀어지도록 볼록형상으로 휘어지는 반도체 칩을 이용하면 된다. 이는, 후술하는 실시 형태 2 및 3에 있어서도 마찬가지이다.
(실시 형태 2)
도 3A~도 3D는 각각, 실시 형태 2에 있어서의 반도체 장치의 제조 방법을 개념적으로 도시하는 단면도이다.
실시 형태 2에서는, 실시 형태 1과 상이하게, 반도체 칩(1)의 전극이, 반도체 기판(11)의 전극에, 땜납부의 일례인 땜납막(6)을 개재하여 맞닿기 전에, 반도체 기판(11)의 전극의, 땜납막(6)이 맞닿는 면(접촉면)에, 오목부(17a)가 형성된다. 그 이외는 실시 형태 1과 같기에, 그 설명은 생략한다.
반도체 기판(11)에 돌기형 전극(13)이 형성되기 전에, 중앙부가 개구된 절연막에 의해 전극 단자(12)(시드층)가 덮인다. 그 후, 전해 도금에 의해 돌기형 전극(13)이 형성된다. 절연막의 개구 직경을 작게 하면, 도 3A에 도시하는 바와 같이, 절연막의 두께에 의해 돌기형 전극(13)에 오목부(17a)가 형성된다. 예를 들어, 전극 단자(12)가 직경 0.025mm인 경우, 절연막의 개구 직경은 0.015mm, 절연막의 두께는 0.001mm~0.002mm로 하는 것이 적절하다.
다음에 도 3B에 도시하는 바와 같이, 반도체 칩(1) 및 반도체 기판(11)이 가열되어, 반도체 칩(1)이 반도체 기판(11)상에 탑재된다. 이때, 용융한 땜납막(6)의 선단과 돌기형 전극(13)이 확산 접합되어, 합금층(14)을 가지는 땜납 접합부(7)가 형성된다.
다음에, 도 3C에 도시하는 바와 같이, 반도체 칩(1)이 땜납 접합부(7)의 융점 이상의 온도로 가열되어, 반도체 칩(1)의 최외곽이 인상된다. 실시 형태 2에서는, 실시 형태 1과 마찬가지로, 반도체 칩(1)의 최외곽이 반도체 기판(11)으로부터 가장 멀어지도록, 반도체 칩(1)의 중앙부의 근방으로부터 반도체 칩(1)의 최외곽에 걸치는 부분이 경사하는 경우를 예시한다.
도 3C에 도시하는 인상 공정에서는, 돌기형 전극(13)의 오목부(17a)에 젖어 있던 땜납이 인상된다. 그 인상된 땜납은, 땜납의 표면 장력에 의해, 오목부(17a) 주위의 볼록부(17b)상의 땜납에 모인다. 그 결과, 길게 늘어난 땜납 접합부(7)에서는, 오목부(17a)는 땜납으로 젖지 않고, 오목부(17a) 주위의 볼록부(17b)가 땜납으로 젖는다. 이로 인해, 인상 공정에 있어서, 반도체 칩(1)의 최외곽 근방에 위치하는 땜납 접합부(7a) 내부에 공공(8)이 형성된다. 땜납 부분의 단면적이 실시 형태 1보다 작아진다.
다음에, 반도체 칩(1)이 실장된 반도체 기판(11)이 리플로우로 등의 가열 수단에 의해 가열되어, 땜납이 재용융된다. 이에 의해, 도 3D에 도시하는 바와 같이, 실시 형태 1보다 공공(8)을 많이 구비한 땜납 접합부(7)가 형성된다.
보다 많은 공공(8)을 구비한 땜납 접합부에 의해, 사용 환경 아래에서의 열응력이 완화되어, 취약막의 파괴를 억제하는 것이 가능해진다.
이 실시 형태 2의 반도체 장치를, 단면 연마에 의해 단면 해석한 결과, 반도체 칩(1)과 반도체 기판(11) 사이의 간격이, 반도체 칩(1)의 최외곽에서 가장 커지고, 하나의 단면에 있어서, 반도체 칩(1)의 최외곽 근방에 위치하는 땜납 접합부(7a)가 8개의 공공을 가지는 것을 확인할 수 있었다. 또, 취약한 저유전율막이 ELK(Extreme Low-k)막이어도, 박리 및 균열이 발생되어 있지 않은 것이 확인되었다. 또한, 이 실시 형태 2의 반도체 장치를 온도 사이클 시험(1사이클：－45℃, 85℃, 각 5분)에 투입한 결과, 1000사이클 후에도 안정된 접속 저항이 확보되는 것을 확인할 수 있었다.
이와 같이, 반도체 기판(11)의 돌기형 전극(13)에 오목부(17a)가 형성됨으로써, 보다 많은 공공(8)을 땜납 접합부(7) 내에 형성하는 것이 가능해져, 취약한 저유전율막이 받는 응력이 저감되어, 높은 접속 신뢰성을 확보할 수 있다.
(실시 형태 3)
도 4A~도 4E는 각각, 실시 형태 3에 있어서의 반도체 장치의 제조 방법을 개념적으로 도시하는 단면도이다.
실시 형태 1과 실시 형태 2에서는, 반도체 칩(1)의 최외곽 근방에 위치하는 땜납 접합부(7a)의 길이를, 반도체 칩(1)에 휘어짐을 발생시켜 컨트롤함과 더불어, 그 땜납 접합부(7a)의 최소 단면적을, 그 땜납 접합부(7a)에 잘록부(16)를 형성하여 컨트롤함으로써, 땜납 접합부(7a)를 저탄성화하는 경우에 대해 설명했다. 그러나, 반도체 칩(1)의 최외곽 근방에 위치하는 땜납 접합부(7a)의 길이를 컨트롤하는 것만으로도, 그 땜납 접합부(7a)를 저탄성화하는 것이 가능하다.
이 실시 형태 3에서는, 실시 형태 1과 상이하게, 반도체 기판(11)의 전극 단자(12) 위에, 원호형의 각부를 가지는 돌기형 전극(13)이 형성된다. 따라서, 반도체 칩(1)의 돌기형 전극(4)이 땜납막(6)을 개재하여 맞닿는 반도체 기판(11)의 돌기형 전극(13)의 각부가, 원호형(18)으로 되어 있다. 그 외는 실시 형태 1과 같기에, 그 설명은 생략한다.
돌기형 전극(13)은 무전해 도금에 의해 형성된다. 예를 들어, 돌기형 전극(13)의 직경은 0.035mm, 돌기형 전극(13)의 두께는 0.010mm이다. 무전해 도금은 등방적으로 성장하기 때문에, 도 4A에 도시하는 바와 같이, 돌기형 전극(13)은, 각이 둥그스름한 원호형(18)의 형상이 된다.
다음에, 도 4B에 도시하는 바와 같이, 땜납막(6)이 용융한 상태로 반도체 칩(1)이 반도체 기판(11)상에 탑재되어, 돌기형 전극(13)상에 합금층(14)이 형성된다. 이때, 도 4B에 도시하는 바와 같이, 돌기형 전극(13)의 둥그스름한 원호형(18)의 형상을 따라 땜납이 확산된다.
다음에, 도 4C에 도시하는 바와 같이, 땜납 접합부(7)가 용융한 상태로 반도체 칩(1)의 최외곽이 인상된 후, 땜납의 응고점까지 냉각되어 땜납 접합부(7)는 응고한다. 실시 형태 3에서는, 실시 형태 1과 마찬가지로, 반도체 칩(1)의 최외곽이 반도체 기판(11)으로부터 가장 멀어지도록, 반도체 칩(1)의 중앙부의 근방으로부터 반도체 칩(1)의 최외곽에 걸치는 부분이 경사지는 경우를 예시한다.
도 4C에 도시하는 인상 공정에서는, 길게 늘어난 땜납 접합부(7a) 내에 공공(8)이 형성된다. 이는, 돌기형 전극(13)의 둥그스름한 원호형(18)의 형상을 따라 확산되어 있는 만큼, 상하의 돌기형 전극(4, 13)의 꼭대기면들 사이에 존재하는 땜납의 양이, 실시 형태 1, 2보다 줄어들어 있기 때문이다.
다음에, 반도체 칩(1)과 반도체 기판(11)으로 이루어지는 실장체가 리플로우로에 투입되어, 땜납 접합부(7)가 재용융된다. 이에 의해, 도 4D에 도시하는 바와 같이 돌기형 전극(13)의 둥그스름한 원호형(18)의 형상을 따라 더욱 확산된다. 이와 같이 돌기형 전극(13)의 외면의 둥그스름한 형상에 땜납이 확산되기 때문에, 땜납의 재용융시에, 상하의 돌기형 전극(4, 13)의 꼭대기면들의 사이에 존재하는 땜납의 체적이, 실시 형태 1, 2의 경우보다 줄어든다. 이로 인해, 시간이 경과하면, 도 4E에 도시하는 바와 같이, 반도체 칩(1)의 최외곽 근방에 위치하는 땜납 접합부(7a)에는, 실시 형태 1, 2보다, 더 많은 공공(8)이 형성된다. 그 결과, 높이가 최대인 땜납 접합부(7a)는, 저탄성이 된다. 따라서, 기존의 범프에서는 열응력이 커져 취약 유전막의 적용이 어려운 대형의 반도체 칩에 대해서도, 열응력의 완화가 가능해져, 취약 유전막을 적용하는 것이 가능해진다.
또한, 실시 형태 3에 실시 형태 2를 조합하는 것이 가능하다.
상기의 각 실시 형태 1~3에서는, 반도체 칩(1)이 반도체 기판(11)에 실장되는 경우를 예시하여 설명했다. 그러나, 본 발명은, 그 예에 한정되지 않는다. 콘덴서, 코일, 저항 등의 수동 부품이 실장된 전극 단자의 피치가 좁은 전기 부품에 본 발명을 적용해도, 상기의 각 실시 형태 1~3과 같은 효과가 얻어진다. 또, 상기의 각 실시 형태 1~3에서는, 웨이퍼 형태의 반도체 칩을 예시하여 설명했다. 그러나, 본 발명은, 그 예에 한정되지 않는다. 반도체 칩이 프린트 배선 기판에 실장되어 이루어지는 패키지를 이용했다고 해도, 혹은, 장방형 또는 정방형의 외형이 되도록 개편화된 반도체 칩을 처음부터 이용했다고 해도, 상기의 각 실시 형태 1~3과 같은 효과가 얻어진다. 또, 반도체 기판(11)의 표면 또는 내부에, 전자 회로나 반도체 회로가 구성되어 있어도 된다. 따라서, 반도체 기판(11)은, 반도체 칩이어도 된다.
산업상의 이용 가능성
본 발명은, 협피치화가 진전되는 반도체 칩이나, 저유전율 재료 등으로 이루어지는 층간 절연막을 가지는 반도체 칩 등을 실장하는 실장 분야에 있어서 특히 유용하다.

Claims (13)

  1. 복수의 돌기형 전극을 가진 반도체 칩이 반도체 기판에 실장되어 이루어지는 반도체 장치를 제조하는 반도체 장치 제조 방법에 있어서,
    상기 반도체 칩의 상기 복수의 돌기형 전극이, 상기 반도체 기판에 형성되어 있는 복수의 전극에, 복수의 땜납부를 개재하여 맞닿은 상태로, 상기 복수의 땜납부를 용융시켜, 상기 반도체 칩의 상기 복수의 돌기형 전극과 상기 반도체 기판의 상기 복수의 전극에 접합하는 복수의 땜납 접합부를 형성하는 제1 공정과,
    상기 반도체 칩의 일부분과 상기 반도체 기판 사이의 간격을, 상기 반도체 칩의 다른 부분과 상기 반도체 기판 사이 간격보다 크게 하여, 상기 복수의 땜납 접합부 중 적어도 일부의 땜납 접합부를 길게 늘여, 상기 복수의 땜납 접합부의 높이에 편차를 발생시키는 제2 공정과,
    상기 복수의 땜납 접합부 중, 적어도, 높이가 최대가 되는 땜납 접합부 내에, 공공(空孔)을 형성하는 제3 공정과,
    상기 복수의 땜납 접합부를 응고시켜, 상기 반도체 칩의 상기 복수의 돌기형 전극을 상기 반도체 기판의 상기 복수의 전극에 전기적으로 접속시키는 제4 공정을 가지는 것을 특징으로 하는 반도체 장치 제조 방법.
  2. 청구항 1에 있어서,
    상기 제2 공정시에, 적어도, 높이가 최대가 되는 땜납 접합부에, 단면적이 작아진 잘록부를 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
  3. 청구항 2에 있어서,
    상기 제2 공정시에, 상기 반도체 기판에 대해 경사진 부분을 상기 반도체 칩에 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
  4. 청구항 3에 있어서,
    상기 제3 공정시에, 상기 복수의 땜납 접합부를 재용융시켜, 상기 공공을 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
  5. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
    상기 제1 공정 전에, 상기 반도체 기판의 상기 복수의 전극에 오목부를 각각 형성하고,
    상기 제2 공정시에, 적어도, 높이가 최대가 되는 땜납 접합부 내에, 공공을 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
  6. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
    상기 제1 공정 전에, 상기 반도체 기판에 형성되어 있는 복수의 전극 단자상에, 원호형의 각(角)부를 가지는 돌기형 전극을 각각 형성하여, 상기 반도체 기판의 상기 복수의 전극을 형성하며,
    상기 제2 공정시에, 적어도, 높이가 최대가 되는 땜납 접합부 내에, 공공을 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
  7. 복수의 돌기형 전극을 가진 반도체 칩이 반도체 기판에 실장되어 이루어지는 반도체 장치에 있어서,
    상기 반도체 칩의 상기 복수의 돌기형 전극을 상기 반도체 기판에 형성되어 있는 복수의 전극에 전기적으로 접속시키는 복수의 땜납 접합부를 구비하고, 상기 복수의 땜납 접합부의 높이에 편차가 있으며, 적어도, 높이가 최대인 땜납 접합부 내에, 공공이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  8. 청구항 7에 있어서,
    상기 복수의 땜납 접합부가 공공의 비율이 서로 상이한 적어도 2개의 땜납 접합부를 포함하는 것을 특징으로 하는 반도체 장치.
  9. 청구항 8에 있어서,
    적어도, 높이가 최대인 땜납 접합부가, 단면적이 작아진 잘록부를 가지는 것을 특징으로 하는 반도체 장치.
  10. 청구항 9에 있어서,
    상기 반도체 칩이 상기 반도체 기판에 대해 경사진 부분을 가지는 것을 특징으로 하는 반도체 장치.
  11. 청구항 7 내지 청구항 10 중 어느 한 항에 있어서,
    상기 반도체 기판의 상기 복수의 전극에 오목부가 각각 형성되어 있는 것을 특징으로 하는 반도체 장치.
  12. 청구항 7 내지 청구항 10 중 어느 한 항에 있어서,
    상기 반도체 기판의 상기 복수의 전극이, 원호형의 각부를 가지는 돌기형 전극을 각각 포함하는 것을 특징으로 하는 반도체 장치.
  13. 청구항 7 내지 청구항 10 중 어느 한 항에 있어서,
    상기 반도체 칩의 외주부에 설치된 땜납 접합부 내의 공공의 비율이, 상기 외주부보다 내측의 상기 반도체 칩의 내주부에 설치된 땜납 접합부 내의 공공의 비율보다 큰 것을 특징으로 하는 반도체 장치.
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