KR20140070423A - 표시 장치 - Google Patents

표시 장치 Download PDF

Info

Publication number
KR20140070423A
KR20140070423A KR1020130145420A KR20130145420A KR20140070423A KR 20140070423 A KR20140070423 A KR 20140070423A KR 1020130145420 A KR1020130145420 A KR 1020130145420A KR 20130145420 A KR20130145420 A KR 20130145420A KR 20140070423 A KR20140070423 A KR 20140070423A
Authority
KR
South Korea
Prior art keywords
signal
image signal
transistor
oxide semiconductor
potential
Prior art date
Application number
KR1020130145420A
Other languages
English (en)
Inventor
준 고야마
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20140070423A publication Critical patent/KR20140070423A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3614—Control of polarity reversal in general
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/0412—Digitisers structurally integrated in a display
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/044—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means by capacitive means
    • G06F3/0443—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means by capacitive means using a single layer of sensing electrodes
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/044—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means by capacitive means
    • G06F3/0446—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means by capacitive means using a grid-like structure of electrodes in at least two directions, e.g. using row and column electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/13338—Input devices, e.g. touch panels
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/13606—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit having means for reducing parasitic capacitance
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2203/00—Indexing scheme relating to G06F3/00 - G06F3/048
    • G06F2203/041—Indexing scheme relating to G06F3/041 - G06F3/045
    • G06F2203/04103—Manufacturing, i.e. details related to manufacturing processes specially suited for touch sensitive devices
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0219—Reducing feedthrough effects in active matrix panels, i.e. voltage changes on the scan electrode influencing the pixel voltage due to capacitive coupling
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0247—Flicker reduction other than flicker reduction circuits used for single beam cathode-ray tubes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/10—Special adaptations of display systems for operation with variable images
    • G09G2320/103—Detection of image changes, e.g. determination of an index representative of the image change
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Human Computer Interaction (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal (AREA)

Abstract

본 발명은 신뢰성이 높은 신규 표시 장치를 제공한다. 또는, 플리커가 저감된 신규 표시 장치를 제공한다. 또는, 눈에 편한 정지 화상을 표시하는 표시 장치를 제공한다.
상기 표시 장치는 1차 화상 신호를 보정하는 피드스루 보정 회로를 구비하고, 이 피드스루 보정 회로는 발생이 예상되는 피드스루의 값을 상쇄하도록 1차 화상 신호를 보정한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 물건, 방법, 제조 방법, 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 특히 본 발명은, 예를 들어 반도체 장치, 표시 장치, 발광 장치, 이들의 구동 방법, 또는 이들의 제조 방법에 관한 것이다. 특히 본 발명은, 예를 들어 표시 장치에 관한 것이다. 그 중에서도, 예를 들어 액정 소자를 갖는 표시 장치에 관한 것이다. 또는 본 발명은, 예를 들어 정보 처리 장치 또는 전자 기기에 관한 것이다.
정지 화상을 표시부에 표시할 때의 리프레시 레이트를 작게 하여 소비 전력을 저감하는 기술이 알려져 있다.
일본 특개2011-186449호 공보
표시 장치는 화상 정보를 포함하는 신호가 입력되고, 이 신호에 기초한 화상을 표시하는 표시부를 구비한다. 표시부는 복수의 화소가 배치된 화소 영역을 구비하고, 각 화소는 표시 소자를 포함한다.
각 화소에서는 상기 표시 장치의 사용자가 인지하기 어려운 빈도(예를 들어 60Hz)로 화상이 재기록(리프레시라고도 함)된다. 이로써, 각 화소는 동영상을 연속적으로 끊김 없이 표시할 수 있고, 정지 화상을 마치 정지되어 있는 것처럼 보이도록 표시한다.
그러나, 화소에 화상을 재기록할 때 생기는 변화를 표시 장치의 사용자가 플리커(flicker)로서 인식할 경우가 있다.
본 발명의 일 형태는 이와 같은 기술적 배경하에서 이루어진 것이며, 신규 표시 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 노이즈의 영향이 적은 표시 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 피드스루의 영향이 적은 표시 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 플리커가 적은 표시 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 신뢰성이 높은 표시 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 선명한 표시가 가능한 표시 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 눈에 편한 표시가 가능한 표시 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 눈의 피로에 대한 영향이 적은 표시가 가능한 표시 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 소비 전력이 적은 표시가 가능한 표시 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 누설 전류가 적은 표시 장치를 제공하는 것을 과제 중 하나로 한다. 다만, 이들 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 이들 과제 전부를 해결할 필요는 없다. 또한, 이들 이외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명확해지는 것이며, 명세서, 도면, 청구항 등의 기재에 따라 상술한 것 이외의 과제를 만들어 낼 수도 있다.
본 발명의 일 형태는 표시광에 420nm보다 짧은 파장의 광을 포함하지 않고 150ppi 이상의 해상도로 제공된 복수의 화소, 복수의 화소에 열마다 제 1 구동 신호(S신호라고도 함)를 공급하기 위한 복수의 신호선 및 복수의 화소에 행마다 제 2 구동 신호(G신호라고도 함)를 공급하기 위한 복수의 주사선을 구비한 화소부가 제공된 표시부와, 표시부에 2차 화상 신호를 출력하는 제어부를 구비하는, 눈에 편한 표시 장치이다.
그리고, 화소는 G신호가 입력되는 게이트 전극과 S신호가 입력되는 제 1 전극을 구비한 트랜지스터와, 트랜지스터의 제 2 전극에 전기적으로 접속되는 제 1 전극과 공통 전위가 공급되는 제 2 전극을 구비한 표시 소자를 구비한다.
또한, 제어부는 2차 화상 신호의 극성을 결정하는 극성 결정 회로와, 피드스루 보정 회로를 구비한다.
또한, 피드스루 보정 회로는 트랜지스터에 발생하는 피드스루를 상쇄하도록 보정된 1차 화상 신호와 기준 전위의 차이를 진폭으로 하는 2차 화상 신호를 출력하는 기능을 갖는다.
또한, 본 발명의 일 형태는 표시광에 420nm보다 짧은 파장의 광을 포함하지 않고 150ppi 이상의 해상도로 제공된 복수의 화소, 복수의 화소에 열마다 제 1 구동 신호(S신호라고도 함)를 공급하기 위한 복수의 신호선 및 복수의 화소에 행마다 제 2 구동 신호(G신호라고도 함)를 공급하기 위한 복수의 주사선을 구비한 화소부가 제공된 표시부와, 표시부에 2차 화상 신호를 출력하는 제어부를 구비하는, 눈에 편한 표시 장치이다.
그리고, 화소는 G신호가 입력되는 게이트 전극과 S신호가 입력되는 제 1 전극을 구비한 트랜지스터와, 트랜지스터의 제 2 전극에 전기적으로 접속되는 제 1 전극과 공통 전위가 공급되는 제 2 전극을 구비한 표시 소자를 구비한다.
또한, 제어부는 2차 화상 신호의 극성을 결정하는 극성 결정 회로와, 피드스루 보정 회로를 구비한다.
또한, 피드스루 보정 회로는 극성이 음인 경우에 있어서, 극성이 양인 경우에 비해 진폭이 작아지도록 보정된 1차 화상 신호와 기준 전위의 차이를 진폭으로 하는 2차 화상 신호를 출력하는 기능을 갖는다.
또한, 본 발명의 일 형태는 표시광에 420nm보다 짧은 파장의 광을 포함하지 않고 150ppi 이상의 해상도로 제공된 복수의 화소, 복수의 화소에 열마다 S신호를 공급하기 위한 복수의 신호선 및 복수의 화소에 행마다 G신호를 공급하기 위한 복수의 주사선을 구비한 화소부와, G신호를 공급할 수 있는 G구동 회로가 제공된 표시부와, 표시부에 2차 화상 신호를 출력하고 G구동 회로에 주사 시작 신호를 출력하는 제어부를 구비하는, 눈에 편한 표시 장치이다.
그리고, 화소는 G신호가 입력되는 게이트 전극과 S신호가 입력되는 제 1 전극을 구비한 트랜지스터와, 트랜지스터의 제 2 전극에 전기적으로 접속되는 제 1 전극과 공통 전위가 공급되는 제 2 전극을 구비한 표시 소자를 구비한다.
또한, 제어부는 2차 화상 신호의 극성을 결정하는 극성 결정 회로와, 피드스루 보정 회로를 구비한다.
또한, 피드스루 보정 회로는 극성이 음인 경우에 있어서, 극성이 양인 경우에 비해 진폭이 작아지도록 보정된 1차 화상 신호와 기준 전위의 차이를 진폭으로 하는 2차 화상 신호를 출력하는 기능을 갖는다.
또한, 본 발명의 일 형태는 피드스루 보정 회로가, 극성 결정 회로가 2차 화상 신호의 극성을 양으로 결정하는 경우에, 다음 수학식 (1)로 나타내어지는 함수로부터 산출된 피드스루 ΔV1을 1차 화상 신호의 전위에 가산함으로써, 또한 극성 결정 회로가 2차 화상 신호의 극성을 음으로 결정하는 경우에, 다음 수학식 (2)로 나타내어지는 함수로부터 산출된 피드스루 ΔV2를 1차 화상 신호의 전위에 가산함으로써, 2차 화상 신호를 생성하는 기능을 갖는, 상기 눈에 편한 표시 장치이다.
Figure pat00001
수학식 (1)
Figure pat00002
수학식 (2)
또한, 수학식 (1) 및 수학식 (2)에 있어서, VgH는 G신호의 HIGH 전위를, Vsc는 1차 화상 신호의 기준 전위를, Vth는 트랜지스터의 문턱 전압을 각각 뜻한다.
상기 본 발명의 일 형태에 따른 표시 장치에 의해, 피드스루의 크기를 예측하고 미리 보정된 1차 화상 신호로부터 생성된 2차 화상 신호를 공급할 수 있다. 이로써, 피드스루가 발생한 후의 전압을 사용하여 표시 소자의 표시를 소정의 표시로 할 수 있다. 따라서, 신뢰성이 높은 신규 표시 장치를 제공할 수 있다. 또는, 플리커가 저감된 신규 표시 장치를 제공할 수 있다. 또는, 눈에 편한 정지 화상을 표시하는 표시 장치를 제공할 수 있다.
또한, 본 발명의 일 형태는 표시 소자가 액정 소자인, 상기 눈에 편한 표시 장치이다.
상기 본 발명의 일 형태에 따른 표시 장치는 화소 회로에 액정 소자를 포함하여 구성된다. 이로써, 교류 전압을 사용하여 액정 소자를 구동할 수 있어 액정 소자의 열화를 방지할 수 있다. 따라서, 신뢰성이 높은 신규 표시 장치를 제공할 수 있다. 또는, 플리커가 저감된 신규 표시 장치를 제공할 수 있다. 또는, 눈에 편한 정지 화상을 표시하는 표시 장치를 제공할 수 있다.
또한, 본 발명의 일 형태는 트랜지스터가 산화물 반도체층을 포함하는, 상기 눈에 편한 표시 장치이다.
상기 본 발명의 일 형태에 따른 표시 장치는 화소 회로에 산화물 반도체층을 포함하는 트랜지스터를 포함하여 구성된다. 이로써, 누설 전류를 매우 작게 억제할 수 있다. 또한, 리프레시 레이트를 매우 낮게 할 수 있고, 리프레시 동작 시의 화상 변화를 인식하기 어렵게 할 수 있다. 따라서, 신뢰성이 높은 신규 표시 장치를 제공할 수 있다. 또는, 플리커가 저감된 신규 표시 장치를 제공할 수 있다. 또는, 눈에 편한 정지 화상을 표시하는 표시 장치를 제공할 수 있다.
또한, 본 명세서에 있어서, 표시 패널에 커넥터, 예를 들어 FPC(Flexible Printed Circuit) 또는 TCP(Tape Carrier Package)가 장착된 모듈, TCP 끝에 프린트 배선판이 설치된 모듈, 또는 표시 소자가 형성된 기판에 COG(Chip On Glass) 방식에 의해 IC(집적 회로)가 직접 실장된 모듈도 모두 표시 장치에 포함된다.
또한, 본 명세서에 있어서, 트랜지스터의 제 1 전극 및 제 2 전극 중 하나가 소스 전극, 다른 하나가 드레인 전극을 뜻한다.
본 발명의 일 형태에 의해, 신규 표시 장치를 제공할 수 있다.
도 1은 실시형태에 따른 표시 장치의 구성을 설명하기 위한 블록도 및 신호의 모식도.
도 2는 실시형태에 따른 표시 장치의 표시부의 구성을 설명하기 위한 도면.
도 3은 실시형태에 따른 표시 장치가 구비하는 제어부의 동작을 설명하는 타이밍 차트 및 모식도.
도 4는 다양한 진폭의 S신호와, 상기 S신호에 발생하는 피드스루의 크기의 관계를 설명하기 위한 모식도.
도 5는 눈의 신경계 피로를 설명하기 위한 도면.
도 6은 눈의 근육계 피로를 설명하기 위한 도면.
도 7은 실시형태에 따른 표시 기능을 갖는 정보 처리 장치의 구성을 설명하기 위한 블록도.
도 8은 실시형태에 따른 표시부의 구성의 변형예를 설명하기 위한 블록도.
도 9는 실시형태에 따른 표시부를 설명하기 위한 회로도.
도 10은 실시형태에 따른 트랜지스터의 구성예를 설명하기 위한 도면.
도 11은 실시형태에 따른 트랜지스터의 제작 방법 예를 설명하기 위한 도면.
도 12는 실시형태에 따른 트랜지스터의 구성예를 설명하기 위한 도면.
도 13은 실시형태에 따른 트랜지스터의 구성예를 설명하기 위한 도면.
도 14는 실시형태에 따른 터치 패널의 사시 개략도.
도 15는 실시형태에 따른 터치 패널의 단면도.
도 16은 실시형태에 따른 전자 기기.
도 17은 실시형태에 따른 정보 처리 방법을 적용할 수 있는 정보 처리 장치의 구성을 설명하기 위한 블록도 및 화상 데이터를 설명하기 위한 모식도.
도 18은 표시부의 블록도, 표시부의 화소가 구비하는 화소 회로의 등가 회로도, 및 액정 소자를 투과하는 편광의 투과율-전압 특성의 모식도.
도 19는 표시 장치의 화소부가 구비하는 화소 회로의 동작을 설명하기 위한 타이밍 차트 및 모식도.
<본 발명의 일 형태가 해결할 수 있는 과제의 예>
본 발명의 일 형태가 해결할 수 있는 과제에 대해서 도 18 및 도 19를 참조하여 설명한다. 구체적으로는, 액정 소자의 열화를 방지하기 위해 교류 전압을 사용하여 액정 소자를 구동하면, 피드스루에 의해 플리커가 발생하여 표시 장치의 사용자가 눈의 피로를 느낀다는 문제에 대해서 설명한다.
《표시부 및 화소의 구성》
표시 장치가 구비하는 표시부의 블록도, 표시부의 화소가 구비하는 화소 회로의 등가 회로도, 및 액정 소자를 투과하는 편광의 투과율-전압 특성의 모식도를 도 18에 도시하였다.
도 19는 표시 장치의 화소부가 구비하는 화소 회로의 동작을 설명하기 위한 타이밍 차트 및 모식도이다.
《표시 장치에 대해서》
표시부(930)는 표시 장치의 일부이다. 표시부(930)는 화소부(931)를 갖는다(도 18의 (A) 참조).
화소부(931)는 복수의 화소(931p), 화소(931p)에 열마다 제 1 구동 신호(S신호라고도 함)를 공급하기 위한 복수의 신호선 S(S1 내지 Sx) 및 화소(931p)에 행마다 제 2 구동 신호(G신호라고도 함)를 공급하기 위한 복수의 주사선 G(G1 내지 Gy)을 갖는다.
각 화소(931p)는 주사선 G 중 적어도 하나 및 신호선 S 중 적어도 하나에 접속된다.
또한, 화소(931p)를 행마다 선택하는 신호를 G신호로서 사용하여도 좋고, G신호에 따라 선택된 화소(931p)에 화상의 계조 정보 등을 포함하는 S신호를 공급하여도 좋다.
G구동 회로(932)는 주사선 G에 대한 G신호의 입력을 제어할 수 있다. S구동 회로(933)는 신호선 S에 대한 S신호의 입력을 제어할 수 있다.
여기서 예시하는 화소(931p)는 액정 소자(935LC) 및 상기 액정 소자(935LC)를 포함하는 화소 회로(934)를 갖는다(도 18의 (B) 참조).
화소 회로(934)는 액정 소자(935LC)에 대한 S신호의 공급을 제어할 수 있는 트랜지스터(934t)를 갖는다.
트랜지스터(934t)의 게이트는 주사선 G 중 어느 하나에 전기적으로 접속된다. 트랜지스터(934t)의 제 1 전극(소스 및 드레인 중 하나)은 신호선 S 중 어느 하나에 전기적으로 접속된다. 트랜지스터(934t)의 제 2 전극(소스 및 드레인 중 다른 하나)은 액정 소자(935LC)의 제 1 전극에 전기적으로 접속된다. 액정 소자(935LC)의 제 2 전극은 공통선 C와 전기적으로 접속된다.
또한, 트랜지스터(934t)는 기생 용량(934tc)을 갖는다. 기생 용량(934tc)은 게이트 전극과 소스 또는 드레인 간에 생기는 용량 및 게이트 전극과 채널 간에 생기는 용량을 포함한다.
또한, 화소 회로(934)는 액정 소자(935LC)의 제 1 전극과 제 2 전극 간의 전압을 유지할 수 있는 용량 소자(934c)를 가져도 좋다.
트랜지스터(934t)는 게이트 전극에 G신호가 입력되고, 하나의 스위칭 소자로서 기능하여 액정 소자(935LC)에 대한 S신호의 입력을 제어할 수 있다.
액정 소자(935LC)는 제 1 전극, 제 2 전극, 및 제 1 전극과 제 2 전극 간의 전압이 인가되는 액정 재료를 포함하는 액정층을 갖는다.
액정 소자(935LC)를 투과하는 편광의 투과율은 액정층에 포함되는 액정 분자의 배향 상태에 의존한다. 액정층의 배향 상태는 액정 소자(935LC)의 제 1 전극과 제 2 전극 간에 인가하는 전압에 의해 제어할 수 있다. 따라서, 화상의 계조 정보를 포함한 S신호에 대응하는 전압을 액정 소자(935LC)의 제 1 전극과 제 2 전극 간에 인가하면, 액정 소자(935LC)를 투과하는 편광의 투과율을 계조 정보에 따른 것으로 할 수 있다.
《액정 소자의 특성에 대해서》
노멀리 화이트형 액정 소자를 투과하는 편광의 투과율과, 상기 액정 소자에 인가하는 전압의 관계를 도 18의 (C)에 모식적으로 도시하였다. 세로축은 편광의 투과율에 대응하고, 가로축은 제 2 전극에 대한 제 1 전극의 전위에 대응한다.
노멀리 화이트형 액정 소자를 투과하는 편광의 투과율은 제 1 전극과 제 2 전극 간의 전압이 0일 때 높고, 이 전압을 크게 하면 투과율이 저하된다. 이와 같은 액정 소자를 투과형 액정 표시 장치에 사용한 경우, S신호의 전압이 0에 가까울 때 백색을, 전압이 클 때는 흑색을 표시할 수 있다.
또한, 액정 소자의 액정층에 직류 전압을 오랫동안 계속 인가하면 액정 소자가 열화되는 것이 알려져 있다. 이를 피하기 위해서, 액정 소자는 교류 전압을 사용하여 구동할 필요가 있다.
액정 소자를 투과하는 편광의 투과율을 투과율 Ta로 유지하기 위해서는 제 2 전극에 대한 제 1 전극의 극성을 양(전위 +Va) 또는 음(전위 -Va)으로 바꿔서 구동하면 좋다. 바꿔 말하면, 진폭이 일정하게 유지된 교류 전압을 사용하여 액정 소자를 구동하면 좋다.
《액정 소자의 구동 방법에 대해서》
교류 전압을 사용하여 화소 회로(934)의 액정 소자(935LC)를 구동하는 방법에 대해서 설명한다.
화소 회로(934)의 트랜지스터(934t)의 게이트 전극에 입력되는 G신호의 전위 Vg 및 제 1 전극에 입력되는 S신호의 전위 Vsa의 타이밍 차트를 도 19의 (A)에 도시하였다. 또한, 제 2 전극으로부터 출력되는 전위 Vs의 타이밍 차트를 도 19의 (B)에 도시하였다. 또한, 전위 Vs는 액정 소자(935LC)의 제 1 전극에 입력되는 전위이기도 하다.
S구동 회로(933)는 2차 화상 신호가 입력되고 S신호를 출력한다. S신호는 2차 화상 신호와 같은 진폭을 가져도 좋다. 또한, 2차 화상 신호는 1차 화상 신호로부터 생성되고, 1차 화상 신호의 전위와 기준 전위 Vsc의 차이를 2차 화상 신호의 진폭으로 할 수 있다. 또한, 2차 화상 신호는 프레임마다 극성이 반전되는 신호이다.
화소부(931)에 제공된 주사선 G 중 하나가 선택된 후, 다시 선택되기까지의 기간을 1프레임으로 한다. 따라서, G신호는 프레임마다 트랜지스터(934t)의 게이트 전극에 입력된다(도 19의 (A) 참조). G신호가 HIGH일 때 전위 Vg는 VgH이고, G신호가 LOW일 때 전위 Vg는 VgL이다.
《피드스루의 발생》
트랜지스터(934t)의 제 2 전극의 전위 Vs는 게이트 전극의 전위 Vg의 영향을 받는다. 이로써, 트랜지스터(934t)의 제 1 전극에 입력되는 S신호의 전위 Vsa(2차 화상 신호의 전위와 같음)와는 다른 전위가 된다. 이하에서, 기준 전위 Vsc보다 전위가 Vsa1만큼 높은 기간과 전위가 Vsa2만큼 낮은 기간을 갖는 2차 화상 신호가 S구동 회로에 입력되고, S구동 회로가 2차 화상 신호와 같은 전위의 S신호를 생성하는 경우를 예로 들어 설명한다.
제 1 프레임 F1에 있어서, 게이트 전극의 전위 Vg와 S신호의 전위 Vsa의 차이가 트랜지스터(934t)의 문턱 전압 Vth를 초과하면, 트랜지스터(934t)는 온 상태가 되어 전위 Vs는 전위 Vsa까지 상승한다.
이 후, 게이트 전극의 전위 Vg와 S신호의 전위 Vsa의 차이가 문턱 전압 Vth 미만이 되면, 트랜지스터(934t)는 오프 상태가 되어 트랜지스터(934t)의 제 2 전극의 전위 Vs는 S신호의 전위 Vsa보다 ΔV1만큼 하강된 값이 된다. 트랜지스터(934t)의 제 2 전극의 전위 Vs가 S신호의 전위 Vsa로부터 하강되는 하강량을 제 1 피드스루 ΔV1로 한다.
제 2 프레임 F2에 있어서, 극성이 반전된 2차 화상 신호가 S구동 회로(933)에 입력된다. 전위 Vg와 S신호의 전위 Vsa의 차이가 트랜지스터(934t)의 문턱 전압 Vth를 초과하면, 트랜지스터(934t)는 온 상태가 되어 트랜지스터(934t)의 제 2 전극의 전위 Vs는 S신호의 전위 Vsa까지 하강된다.
이 후, 게이트 전극의 전위 Vg와 S신호의 전위 Vsa의 차이가 문턱 전압 Vth 미만이 되면, 트랜지스터(934t)는 오프 상태가 되어 트랜지스터(934t)의 제 2 전극의 전위 Vs는 전위 Vsa보다 ΔV2만큼 하강된다. 트랜지스터(934t)의 제 2 전극의 전위 Vs가 전위 Vsa로부터 하강되는 하강량을 제 2 피드스루 ΔV2로 한다.
《피드스루의 크기에 대해서》
피드스루는 트랜지스터(934t)의 기생 용량(934tc)에 의한 용량 결합에 기인하여 발생한다(도 19의 (B) 참조). 피드스루의 크기 ΔV는 다음 수학식 (3)을 사용하여 예측할 수 있다. 또한, 수학식 중에서 VgLH는 게이트 전극의 전위의 진폭(VgH와 VgL의 차이), CL은 액정 소자(935LC)의 용량, Cs는 용량 소자(934c)의 용량, Cdg는 트랜지스터(934t)의 기생 용량(934tc)을 뜻한다.
[수학식]
Figure pat00003
수학식 (3)
《피드스루의 크기의 비대칭성에 대해서》
트랜지스터(934t)의 게이트 전극에 입력되는 G신호는 완전한 구형파가 아니다. 예를 들어, G신호가 밑변에 비해 윗변이 짧은 사다리꼴 형상의 신호인 경우, 입력되는 S신호의 전위 Vs가 높을 때보다 낮을 때 트랜지스터(934t)가 온 상태인 시간이 길어진다. 이로써, Cdg의 값이 채널 용량 등의 영향으로 변화되기 때문에, 제 2 피드스루 ΔV2는 제 1 피드스루 ΔV1보다 커지며 제 1 피드스루 ΔV1과 제 2 피드스루 ΔV2의 크기는 비대칭이 된다.
또한, G신호의 파형을 일정하게 유지함으로써, 제 1 피드스루 ΔV1과 제 2 피드스루 ΔV2의 크기가 비대칭이 되는 경우이어도 피드스루의 값은 입력되는 S신호의 전위마다 예측할 수 있다.
《피드스루가 액정 소자를 투과하는 편광의 투과율에 미치는 영향에 대해서》
진폭이 일정하게 유지된 교류 전압을 사용하여 액정 소자를 구동하면, 액정 소자를 투과하는 편광의 투과율이 일정하게 유지된다.
그러나, 화소 회로에서 피드스루가 발생하면, 액정 소자를 투과하는 편광의 투과율은 일정하게 유지되지 않는다.
제 1 피드스루 ΔV1은 트랜지스터(934t)의 제 2 전극의 전위 Vs와 기준 전위 Vsc의 차이 |Vs-Vsc|를 감소시키도록 작용한다. 또한, 제 2 피드스루 ΔV2는 트랜지스터(934t)의 제 2 전극의 전위 Vs와 기준 전위 Vsc의 차이 |Vs-Vsc|를 증가시키도록 작용한다(도 19의 (C) 참조).
이로써, 액정 소자(935LC)가 노멀리 화이트형인 경우에, 액정 소자(935LC)를 투과하는 편광의 투과율은 제 1 프레임 F1에서 투과율 Ta보다 ΔT1만큼 증가된 값이 되고, 제 2 프레임 F2에서 투과율 Ta보다 ΔT2만큼 하강된 값이 된다(도 19의 (D) 참조). 공통 전위 Vcom은 액정 소자(935LC)의 제 2 전극에 입력되는 공통 전위이며 기준 전위 Vsc와 같은 값이다.
이로써, 표시 장치의 표시부의 액정 소자(935LC)를 투과하는 편광의 투과율이 변화(구체적으로는 ΔT1과 ΔT2의 합에 상당하는 변화)하여 플리커가 관찰된다.
《눈의 피로에 대해서》
눈의 피로에는 신경계 피로가 있다.
신경계 피로는 표시부가 발하는 광이나 점멸 화면을 오랫동안 계속 보는 것에 의해, 그 밝기가 눈의 망막, 신경, 또는 뇌를 자극하여 피곤하게 하는 것이다. 형광등이나 종래의 표시 장치의 표시부가 깜박거리며 명멸하는 현상을 플리커라고 하지만, 이와 같은 플리커는 신경계 피로를 유발한다.
상술한 바와 같이, 액정 소자의 열화를 방지하기 위한 교류 전압을 액정 소자에 인가하면, 피드스루로 인한 플리커가 발생하여 표시 장치의 사용자가 눈의 피로를 느낀다는 문제가 있다.
<본 발명의 일 형태>
그래서, 상기 과제를 해결하기 위해서, 본 발명의 일 형태는 표시 소자를 교류 전압으로 구동할 때 발생하는 피드스루와 S신호의 관계에 착안하였다.
예를 들어, 화소 회로(934)에 있어서, 피드스루는 S신호의 극성에 상관없이 G신호의 전위 Vg가 HIGH로부터 LOW로 변화될 때, 액정 소자(935LC)의 제 1 전극의 전위 Vs가 LOW 전위에 가까워지는 현상이다. 액정 소자(935LC)의 제 1 전극의 전위 Vs는 피드스루의 발생으로 인해 제 2 전극의 전위 Vcom에 가까워질 때와 멀어질 때가 있으며, 각각 액정 소자(935LC)의 편광의 투과율에 미치는 영향이 다르다.
또한, 트랜지스터(934t)의 게이트 전극을 제어하는 G신호는 완전한 구형파로 하기 어렵다. 그러므로, 피드스루는 S신호의 극성이 양인 경우와 음인 경우에 있어서 비대칭이 되지만, G신호의 파형을 일정하게 유지하면서, 입력되는 S신호의 전위를 결정하면, 피드스루의 값을 예측할 수 있다.
이하에서 제시하는 실시형태에는, 입력되는 S신호에 의존하는 피드스루의 값에 착안하여 창작된 본 발명의 일 형태가 포함된다.
본 발명의 일 형태에 따른 표시 장치는 1차 화상 신호를 보정하는 피드스루 보정 회로를 구비하며, 이 피드스루 보정 회로는 발생이 예상되는 피드스루의 값을 상쇄하도록 1차 화상 신호를 보정한다.
상기 본 발명의 일 형태에 따른 표시 장치에 의해, 피드스루의 크기를 예측하고 미리 보정된 1차 화상 신호로부터 생성된 2차 화상 신호를 공급할 수 있다. 이로써, 액정 소자를 투과하는 편광의 투과율을 피드스루가 발생한 후의 S신호의 전위를 이용하여 소정의 값으로 할 수 있다. 따라서, 신뢰성이 높은 신규 표시 장치를 제공할 수 있다. 또는, 플리커가 저감된 신규 표시 장치를 제공할 수 있다. 또는, 눈에 편한 정지 화상을 표시하는 표시 장치를 제공할 수 있다.
실시형태에 대해서, 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않으며, 본 발명의 취지 및 그 범위를 벗어남이 없이 그 형태 및 상세한 내용을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에서 제시하는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에서 설명하는 발명의 구성에 있어서, 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 다른 도면 간에서 공통적으로 사용하고, 그 반복 설명은 생략한다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태에 따른 화상 신호를 보정하는 피드스루 보정 회로, 상기 피드스루 보정 회로를 구비하는 표시 장치의 구성에 대해서 도 1 및 도 2를 참조하여 설명한다.
구체적으로는 발생이 예상되는 피드스루의 값을 상쇄하도록 1차 화상 신호를 보정하는 피드스루 보정 회로와, 상기 보정 회로를 구비하는 표시 장치, 및 상기 표시 장치를 구비하는 정보 처리 장치에 대해서 설명한다.
도 1은 본 발명의 일 형태에 따른 표시 장치를 설명하기 위한 블록도 및 신호의 모식도이다.
도 2는 본 발명의 일 형태에 따른 표시 장치가 구비하는 표시부의 구성을 설명하기 위한 도면이다.
<1. 표시 장치(640)의 구성>
표시 장치(640)는 표시부(630) 및 제어부(610)를 구비한다(도 1의 (A) 참조).
《표시부의 구성》
표시부(630)는 화소부(631)와 G구동 회로(632)를 구비한다(도 2의 (A) 참조).
화소부(631)는 표시광에 420nm보다 짧은 파장의 광을 포함하지 않고 150ppi 이상의 해상도로 제공된 복수의 화소(631p), 복수의 화소(631p)에 행마다 G신호를 공급할 수 있는 복수의 주사선 G(G1 내지 Gy) 및 복수의 화소에 열마다 S신호를 공급할 수 있는 복수의 신호선 S(S1 내지 Sx)를 구비한다.
G구동 회로(632)는 G신호(632_G)를 공급할 수 있다(도 1의 (A) 참조).
화소(631p)는 표시 소자(635)와 상기 표시 소자(635)를 포함하는 화소 회로(634)를 구비한다.
본 실시형태에서는 도 2의 (B)를 사용하여 화소 회로(634)의 일례로서, 액정 소자(635LC)를 표시 소자(635)에 적용하는 구성을 설명한다.
화소 회로(634)는 G신호가 입력되는 게이트 전극과, S신호가 입력되는 제 1 전극을 구비하는 트랜지스터(634t)와, 트랜지스터(634t)의 제 2 전극에 전기적으로 접속되는 제 1 전극과, 공통 전위가 공급되는 제 2 전극을 구비하는 액정 소자(635LC)를 구비한다.
《제어부의 구성》
제어부(610)는 표시부(630)에 2차 화상 신호(615_V)를 출력하는 기능을 갖는다. 또한, 제어부(610)는 G구동 회로(632)에 주사 시작 신호를 포함하는 2차 제어 신호(615_C)를 출력하는 기능을 갖는다.
제어부(610)는 2차 화상 신호(615_V)의 극성을 결정하는 극성 결정 회로(612)와, 피드스루 보정 회로(611)를 구비한다.
피드스루 보정 회로(611)는 발생되는 피드스루가 상쇄되도록 계조 정보를 하나 포함하는 1차 화상 신호(625_V)의 진폭을 보정하여 2차 화상 신호(615_V)로서 출력하는 기능을 갖는다.
본 실시형태에서 예시하는 표시 장치(640)는 피드스루의 크기를 예측하여, 미리 보정된 1차 화상 신호로부터 생성된 2차 화상 신호를 공급할 수 있다. 이로써, 표시 소자의 표시를 피드스루 발생 후의 S신호의 전위를 이용하여 소정의 표시로 할 수 있다. 따라서, 플리커가 저감된 신규 표시 장치를 제공할 수 있다. 또는, 눈에 편한 정지 화상을 표시하는 표시 장치를 제공할 수 있다.
이하에서, 본 발명의 일 형태에 따른 표시 장치를 구성하는 각 요소에 대해서 자세히 설명한다.
<2. 표시 장치(640)에 사용할 수 있는 신호>
표시 장치(640)에는 1차 제어 신호(625_C) 및 1차 화상 신호(625_V)를 외부로부터 입력할 수 있다.
1차 제어 신호(625_C)는 표시 장치(640)의 주사 동작 타이밍 등을 제어하기 위한 신호 등을 포함한다.
1차 화상 신호(625_V)는 화상의 계조 정보(휘도 정보라고도 할 수 있음) 및 색도 정보 등을 포함한다.
2차 화상 신호(615_V)는 화상의 계조 정보 등을 포함한다. 2차 화상 신호(615_V)는 1차 화상 신호(625_V)로부터 생성된다. 예를 들어, 1차 화상 신호(625_V)와 기준 전위 Vsc의 차이를 진폭으로 하고 프레임마다 극성이 반전된 신호를 2차 화상 신호(615_V)로서 사용할 수 있다. 2차 화상 신호(615_V)는 표시부(630)에 입력되어 S구동 회로(633)에 공급된다.
2차 제어 신호(615_C)는 S구동 회로(633)의 동작을 제어하는 S구동 회로용 스타트 펄스 신호 SP, S구동 회로용 클럭 신호 CK, 래치 신호 LP나, G구동 회로(632)의 동작을 제어하는 G구동 회로용 스타트 펄스 신호 SP, G구동 회로용 클럭 신호 CK, 펄스폭 제어 신호 PWC 등을 포함한다. 또한, 2차 제어 신호(615_C)는 전원 전위 등과 함께 S구동 회로(633) 및 G구동 회로(632)에 공급된다.
G신호는 G구동 회로(632)에 의해 2차 제어 신호(615_C)로부터 생성된다. G신호가 화소(631p)에 행마다 출력됨으로써 화소(631p)가 행마다 선택된다.
S신호는 화상의 계조 정보 등을 포함한다. S신호는 2차 화상 신호(615_V)로부터 S구동 회로(633)에 의해 생성된다. S신호는 G신호에 따라 선택된 화소(631p)에 출력된다.
<3. 표시부의 구성의 자세한 내용>
화소부(631)에 제공되는 배선의 종류 및 그 개수는 화소(631p)의 구성, 개수 및 배치에 따라 결정할 수 있다. 예를 들어, 도 2의 (A)에 도시한 화소부(631)에서는 x열×y행의 화소(631p)가 매트릭스 형태로 배치되고, 신호선 S1 내지 신호선 Sx, 주사선 G1 내지 주사선 Gy가 화소부(631) 내에 배치되어 있다.
G구동 회로(632)는 주사선 G에 대한 G신호의 입력을 행마다 제어할 수 있다.
표시부(630)는 S구동 회로(633)를 가져도 좋다. S구동 회로(633)는 신호선 S에 대한 S신호의 입력을 제어할 수 있다.
《3-1. 화소 회로》
화소 회로(634)의 구성은 표시 소자(635)의 종류 또는 구동 방법에 따라 선택할 수 있다.
화소 회로(634)는 표시 소자(635)에 대한 S신호(633_S)의 공급을 제어하는 트랜지스터(634t)를 구비한다.
트랜지스터(634t)의 게이트는 주사선 G1 내지 주사선 Gy 중 어느 하나에 접속되어 있다. 트랜지스터(634t)의 소스 및 드레인 중 하나는 신호선 S1 내지 신호선 Sx 중 어느 하나에 접속되고, 트랜지스터(634t)의 소스 및 드레인 중 다른 하나는 표시 소자(635)의 제 1 전극에 접속되어 있다.
화소(631p)에 있어서는, 화소(631p)에 대한 S신호(633_S)의 입력을 제어하는 스위칭 소자로서 트랜지스터(634t)를 사용한다. 또한, 화소(631p)에 있어서 복수의 트랜지스터를 하나의 스위칭 소자로서 사용하여도 좋다. 상기 복수의 트랜지스터를 병렬로 접속하여 하나의 스위칭 소자로서 사용하여도 좋고, 직렬 접속, 직렬과 병렬이 조합된 접속을 사용하여도 좋다.
화소(631p)는 필요에 따라, 액정 소자(635LC)의 제 1 전극과 제 2 전극 간의 전압을 유지하기 위한 용량 소자(634c) 외에, 트랜지스터, 다이오드, 저항 소자, 용량 소자, 인덕터 등 다른 회로 소자를 구비하여도 좋다.
용량 소자(634c)의 용량은 적절히 조정하면 좋다. 예를 들어, 제 2 모드(나중에 설명함)에서 S신호(633_S)를 비교적 긴 기간(구체적으로는 1/60sec 이상) 유지하는 경우에는, 용량 소자(634c)를 제공한다. 또한, 용량 소자(634c) 이외의 구성을 사용하여 화소 회로(634)의 용량을 조절하여도 좋다. 예를 들어, 액정 소자(635LC)의 제 1 전극과 제 2 전극을 중첩시켜 제공하는 구성에 의해, 실질적으로 용량 소자를 형성하여도 좋다.
《3-2. 트랜지스터》
트랜지스터(634t)는 표시 소자(635)의 제 1 전극에 신호선 S의 전위를 공급할지 여부를 제어한다. 표시 소자(635)의 제 2 전극에는 소정의 공통 전위 Vcom이 공급된다.
또한, 본 발명의 일 형태에 따른 표시 장치에 적합한 트랜지스터로서, 산화물 반도체가 사용된 트랜지스터를 적용할 수 있다. 산화물 반도체가 사용된 트랜지스터의 자세한 내용에 대해서는 실시형태 6에서의 기재를 참작할 수 있다.
《3-3. 표시 소자》
표시 소자(635)는 액정 소자(635LC)에 한정되지 않으며, 예를 들어 전압을 인가함으로써 일렉트로루미네센스(Electroluminescence)가 발생되는 OLED 소자나 전기 영동을 사용하는 전자 잉크 등 다양한 표시 소자를 적용할 수 있다.
예를 들어, 액정 소자(635LC)의 편광의 투과율은 S신호(633_S)의 전위에 의해 제어할 수 있으며, 이로써 계조를 표시할 수 있다.
《3-4. 광 공급부》
광 공급부(650)는 광원을 갖는다. 제어부(610)는 광 공급부(650)가 갖는 광원의 구동을 제어한다.
광 공급부(650)의 광원으로서는, 냉음극 형광 램프, 발광 다이오드(LED), OLED 소자 등을 사용할 수 있다.
특히, 광원이 발하는 청색 광의 강도가 다른 색의 광의 강도보다 약해진 구성이 바람직하다. 광원이 발하는 광에 포함되는 청색을 나타내는 광은 눈의 각막이나 수정체로 흡수되지 않고 망막까지 도달되기 때문에, 광원이 발하는 청색 광의 강도가 다른 색의 광의 강도보다 약해진 구성으로 함으로써, 망막에 대한 장기적인 영향(예를 들어, 연령관련 황반변성 등)이나 밤중까지 청색 광에 노출되었을 때의 24시간 리듬(서카디안 리듬: Circadian rhythm)에 대한 악영향을 저감할 수 있다. 구체적으로는, 400nm, 바람직하게는 420nm, 더 바람직하게는 440nm 이하의 파장을 갖는 광(UVA라고도 함)을 포함하지 않는 광원이 바람직하다.
<4. 제어부(610)의 자세한 설명>
제어부(610)가 갖는 기능에 대해서 도 1 및 도 3을 참조하여 설명한다. 제어부(610)는 1차 화상 신호로부터 2차 화상 신호를 생성한다.
도 1의 (B-1)은 본 발명의 일 형태에 따른 표시 장치(640)에 입력되는 1차 화상 신호(625_V)의 전위 Vex를 모식적으로 도시한 도면이다. 또한, Vsc는 기준 전위이다.
도 1의 (B-2)는 제어부(610)가 출력하는 2차 화상 신호(615_V)의 전위 Vsb를 모식적으로 도시한 도면이다. 또한, 전위 Vsa는 1차 화상 신호(625_V)의 극성이 프레임마다 반전된 신호이다. 또한, 2차 화상 신호(615_V)는 1차 화상 신호(625_V)의 극성이 프레임마다 반전된 신호를 피드스루가 상쇄되도록 보정한 신호이다.
《1차 화상 신호로부터 S 신호를 생성하는 방법》
도 3은 본 발명의 일 형태에 따른 표시부(630)가 구비하는 제어부(610)의 동작을 설명하기 위한 타이밍 차트 및 모식도이다. 도 3의 (A)는 화소 회로(634)의 트랜지스터(634t)의 게이트 전극에 입력되는 G신호의 전위 Vg 및 제 1 전극에 입력되는 S신호의 전위 Vsa의 타이밍 차트이다. 또한, G신호가 HIGH일 때 전위 Vg는 VgH이고, G신호가 LOW일 때 전위 Vg는 VgL이다. 또한, 제 1 프레임 F1과, 제 1 프레임 F1 다음의 제 2 프레임 F2가 도시되어 있다.
《2차 화상 신호의 극성을 결정하는 단계》
2차 화상 신호(615_V)의 극성은 1프레임마다 반전된다. 2차 화상 신호(615_V)의 극성은 극성 결정 회로(612)에 의해 결정된다. 예를 들어, 제 1 프레임 F1에서 기준 전위 Vsc를 기준으로 하여 양의 전위가 되도록 결정되고, 제 2 프레임 F2에서 음의 전위가 되도록 결정된다.
기준 전위 Vsc와 1차 화상 신호(625_V)의 차분을 진폭으로 하고 프레임마다 극성이 반전된 신호의 전위 Vsa를 도 3의 (A)에 도시하였다. 이 신호는 기준 전위 Vsc를 중심으로 양의 극성 측에 전압 Vsa1의 진폭, 음의 극성 측에 전압 Vsa2의 진폭을 갖는다.
《피드스루를 상쇄하기 위한 보정을 수행하는 단계》
피드스루 보정 회로(611)가 1차 화상 신호(625_V)의 기준 전위 Vsc로부터의 진폭을 보정하여 2차 화상 신호(615_V)의 진폭을 결정한다. 또한, 피드스루 보정 회로(611)는 하나의 계조 정보를 포함하는 1차 화상 신호(625_V)의 진폭을 극성이 양인 기간에만, 또는 극성이 음인 기간에만 보정하여도 좋고, 양쪽 기간에 보정하여도 좋다.
액정 소자(635LC)의 편광의 투과율을 2 이상의 프레임에서 일정하게 유지하는 방법을 설명한다. 이 보정은 예를 들어, 정지 화상을 표시하는 경우에 적용할 수 있다.
또한, 본 실시형태에서는 2차 화상 신호의 극성이 음인 경우에 있어서, 극성이 양인 경우에 발생하는 피드스루에 비해 큰 피드스루(바꿔 말하면, 전압 하강이 큼)가 발생하는 경우에 대해서 설명한다.
피드스루 보정 회로(611)는 2차 화상 신호의 극성이 음인 경우에 있어서, 극성이 양인 경우에 비해 진폭을 작게 하는 보정을 수행한다. 피드스루 보정 회로(611)는 극성이 양인 기간(예를 들어, 제 1 프레임 F1)에 1차 화상 신호(625_V)의 기준 전위 Vsc로부터의 진폭(전압 Vsa1)을 증폭하고, 극성이 음인 기간(예를 들어, 제 2 프레임 F2)에 극성이 반전된 1차 화상 신호(625_V)의 기준 전위 Vsc로부터의 진폭(전압 Vsa2)을 감쇠(減衰)한다. 구체적으로는, 전압 Vsa1을 전압 Vsb1로 증폭하고, 전압 Vsa2를 전압 Vsb2로 감쇠한다(도 3의 (A) 참조).
《피드스루의 값의 예측 방법》
피드스루는 트랜지스터(634t)의 기생 용량에 기인하여 발생한다. 따라서, 피드스루의 값은 연산에 의해 예측할 수 있다. 또한, 피드스루의 값을 1차 화상 신호(625_V)에 포함되는 계조 정보에 기초하여 경험적으로 산출할 수도 있다. 또한, 예측 또는 산출한 피드스루의 값에 대응하는 보정값을 룩업 테이블 등에 기록하고 계조 정보에 따른 보정값을 호출하는 구성으로 할 수도 있다.
극성 결정 회로가 결정하는 극성이 양인 경우에는 진폭이 진폭 VS1인 S신호에 발생하는 제 1 피드스루 ΔV1을, G신호의 HIGH 전위 VgH, S신호의 기준 전위 Vsc, 트랜지스터(634t)의 문턱 전압 Vth, 및 상술한 수학식 (1)로 나타내어진 함수를 사용하여 산출할 수 있다.
극성 결정 회로가 결정하는 극성이 음인 경우에는 진폭이 진폭 VS2인 S신호에 발생하는 제 2 피드스루 ΔV2를, G신호의 HIGH 전위 VgH, S신호의 기준 전위 Vsc, 트랜지스터(634t)의 문턱 전압 Vth, 및 상술한 수학식 (2)로 나타내어지는 함수를 사용하여 산출할 수 있다.
또한, 다양한 진폭을 갖는 S신호와, 상기 S신호에 발생하는 피드스루의 크기의 관계를 설명하기 위한 모식도를 도 4에 도시하였다. 도 4의 (A), (B), (C) 각각은 발생되는 피드스루가 상쇄되도록 보정된 1차 화상 신호(625_V)로부터 생성된 2차 화상 신호(615_V)의 전위 Vsb와, 이 2차 화상 신호(615_V)가 입력된 트랜지스터(934t)의 제 2 전극의 전위 Vs의 관계를 나타낸 타이밍 차트이다. 2차 화상 신호(615_V)의 양의 진폭(전압 Vsb1)은 도 4의 (A)보다 (B)가 작고, (B)보다 (C)가 작다. 또한, 발생되는 제 1 피드스루 ΔV1 및 제 2 피드스루 ΔV2도 이와 마찬가지이다. 따라서, 피드스루를 상쇄하기 위한 보정은 도 4의 (A)가 가장 크고 (C)가 가장 작다. 이로써, 상술한 모든 타이밍 차트에서, 피드스루 발생 후의 트랜지스터(934t)의 제 2 전극의 전위 Vs의 진폭은 기준 전위 Vsc를 기준으로 한다.
극성이 양인 S신호에 발생되는 제 1 피드스루 ΔV1에 비해, 극성이 음인 S신호에 발생되는 제 2 피드스루 ΔV2가 큰 경우가 있다. 또한, 극성이 같은 S신호에 발생되는 피드스루를 비교하면, 진폭이 큰 S신호에 발생되는 피드스루는 진폭이 작은 S신호에 발생되는 피드스루보다 큰 경우가 있다.
전위 Vs는 트랜지스터(634t)의 제 2 전극의 전위이고, 액정 소자(635LC)의 제 1 전극에 입력되는 전위이다.
공통 전위 Vcom은 액정 소자(635LC)의 제 2 전극에 입력되는 공통 전위이다. 또한, 공통 전위 Vcom의 전위는 일정하여도 좋고, 변화하여도 좋다. 예를 들어, 공통 전위 Vcom을 프레임마다 교대로 변화시키는, 소위 반전 구동을 수행하여도 좋다.
액정 소자(635LC)는 교류 전압을 사용하여 구동한다. 이로써, 액정 소자(635LC)의 액정층의 열화를 방지할 수 있다.
《표시부가 표시하는 2차 화상 신호에 따른 화상》
S구동 회로(633)는 2차 화상 신호(615_V)로부터 S신호(633_S)를 생성한다. 본 실시형태에서 예시하는 S구동 회로(633)가 생성하는 S신호(633_S)의 전위는 2차 화상 신호(615_V)의 전위 Vsb와 같은 전위이다.
S신호(633_S)는 G신호(632_G)에 따라 선택된 화소(631p)에 공급되고, 트랜지스터(634t)에서 피드스루가 발생한다(도 3의 (B) 참조).
2차 화상 신호(615_V)는 극성이 양인 경우에 그 진폭이 커지도록 1차 화상 신호가 보정됨으로써 얻어진다. 한편, 제 1 피드스루 ΔV1은 진폭을 작게 하도록 작용한다. 이로써, 2차 화상 신호(615_V)가 제 1 피드스루 ΔV1에 겹침으로써, 제 1 피드스루 ΔV1을 상쇄할 수 있다.
또한, 2차 화상 신호(615_V)의 극성이 음인 경우에는 그 진폭이 작아지도록 1차 화상 신호가 보정됨으로써 얻어진다. 한편, 제 2 피드스루 ΔV2는 진폭을 크게 하도록 작용한다. 이로써, 2차 화상 신호(615_V)가 제 2 피드스루 ΔV2에 겹침으로써, 제 2 피드스루 ΔV2를 상쇄할 수 있다.
이로써, 2차 화상 신호(615_V)의 극성에 상관없이, 기준 전위 Vsc와 트랜지스터(634t)의 제 2 전극의 전위 Vs의 차이의 절대값 |Vs-Vsc|를 거의 일정하게 할 수 있다(도 3의 (C) 참조).
액정 소자(635LC)를 구동하는 전위와, 액정 소자(635LC)를 투과하는 편광의 투과율의 관계의 모식도를 도 3의 (D)에 도시하였다. 또한, 도 3의 (D)에는 2차 화상 신호(615_V)의 극성이 양일 때의 전위 Vsb1과, 극성이 음일 때의 전위 Vsb2가 모식적으로 도시되어 있다. 마찬가지로, 전위 Vsb1로부터 제 1 피드스루 ΔV1만큼 하강된 값의 전위와, 전위 Vsb2로부터 제 2 피드스루 ΔV2만큼 하강된 값의 전위도 모식적으로 도시되어 있다.
이와 같이 극성 결정 회로(612)가 결정하는 극성에 맞추어 피드스루 보정 회로(611)가 1차 화상 신호(625_V)를 보정함으로써, 액정 소자(635LC)의 편광의 투과율을 일정하게 유지할 수 있다.
또한, 본 실시형태에서는 발생이 예상되는 피드스루의 값을 상쇄하도록 1차 화상 신호를 보정하는 경우에 대해서 설명하였지만, 본 발명의 실시형태의 일 형태는 이것에 한정되지 않는다. 경우 또는 상황에 따라, 피드스루의 값을 상쇄하기 위한 1차 화상 신호의 보정을 수행하지 않아도 좋다.
또한, 본 실시형태는 본 명세서에서 제시하는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 2)
본 실시형태에서는 본 발명의 일 형태에 따른 정보 처리 장치의 구성에 대해서 도 5 내지 도 7을 참조하여 설명한다.
구체적으로는, 화소를 선택하는 G신호를 30Hz(1초에 30번) 이상의 빈도, 바람직하게는 60Hz(1초에 60번) 이상 960Hz(1초에 960번) 미만의 빈도로 출력하는 제 1 모드와, 11.6μHz(하루에 한 번) 이상 0.1Hz(1초에 0.1번) 미만의 빈도, 바람직하게는 0.28mHz(1시간에 한 번) 이상 1Hz(1초에 한 번) 미만의 빈도로 출력하는 제 2 모드를 갖는 정보 처리 장치에 대해서 설명한다.
이 정보 처리 장치를 사용하여 정지 화상을 표시하면, 리프레시 레이트를 1Hz 미만, 바람직하게는 0.2Hz 이하로 할 수 있으며, 사용자의 눈에 편한 표시, 사용자의 눈의 피로를 경감하는 표시, 사용자의 눈에 부담을 주지 않는 표시로 할 수 있다. 또한, 표시부에 표시하는 화상의 성질에 따라, 최적의 빈도로 표시 화상을 리프레시할 수 있다. 구체적으로는, 동영상을 끊김 없이 표시하는 경우에 비해 낮은 빈도로 리프레시함으로써, 플리커가 적은 정지 화상을 표시할 수 있다. 이에 더하여, 소비 전력을 저감하는 효과도 발휘할 수 있다.
도 5는 눈의 신경계 피로를 설명하기 위한 도면이다.
도 6은 눈의 근육계 피로를 설명하기 위한 도면이다.
도 7은 본 발명의 일 형태에 따른 표시 기능을 갖는 정보 처리 장치의 구성을 설명하기 위한 블록도이다.
<눈의 피로에 대해서>
여기서 눈의 피로에 대해서 설명한다. 눈의 피로에는 신경계 피로와 근육계 피로 2종류가 있다.
신경계 피로는 표시부가 발하는 광이나 점멸 화면을 오랫동안 계속 보는 것에 의해, 그 밝기가 눈의 망막, 신경, 또는 뇌를 자극하여 피곤하게 하는 피로이다. 형광등이나 종래의 표시 장치의 표시부가 깜박거리며 명멸하는 현상을 플리커라고 하지만, 이와 같은 플리커는 신경계 피로를 유발한다.
근육계 피로는 초점을 조절할 때 사용하는 모양체(ciliary body) 근육의 혹사에 의한 피로이다.
도 5의 (A)는 종래의 표시부의 표시를 나타낸 모식도이다. 종래의 표시부의 표시에서는 1초에 60번 화상이 재기록된다. 이러한 화면을 오랫동안 계속 보는 것은 사용자의 눈의 망막, 신경, 또는 뇌를 자극하여 눈의 피로를 유발할 우려가 있다.
도 5의 (B)는 본 실시형태에서 설명하는 정보 처리 장치의 표시를 나타낸 모식도이다. 본 실시형태에서 설명하는 정보 처리 장치는 화소를 선택하는 G신호를 출력하는 빈도를 변경할 수 있다. 특히 오프 전류가 매우 작은 트랜지스터를 표시부의 화소부에 사용함으로써, 플리커의 발생을 억제하면서 프레임 주파수를 낮출 수 있다. 예를 들어, 5초에 한 번 화상을 재기록할 수 있기 때문에, 사용자가 같은 화상을 가능한 한 긴 시간 동안 볼 수 있게 되어, 시인(視認)하는 화면의 플리커가 저감된다. 이로써, 사용자의 눈의 망막, 신경, 또는 뇌에 대한 자극이 저감되어, 신경계 피로가 경감된다.
또한, 오프 전류가 매우 작은 트랜지스터로서는, 예를 들어 산화물 반도체가 사용된 트랜지스터, 특히 CAAC-OS가 사용된 트랜지스터가 적합하다.
또한, 도 6의 (A)에 도시한 바와 같이, 한 화소의 크기가 큰 경우(예를 들어, 해상도가 150ppi 미만인 경우), 표시부에 표시된 글자는 희미해진다. 표시부에 표시된 흐릿한 글자를 오랫동안 계속 보면, 모양체의 근육이 끊임없이 초점을 맞추려고 움직이는 데도 불구하고, 초점을 맞추기 어려운 상태가 계속되어 눈에 부담을 줄 우려가 있다.
한편, 도 6의 (B)에 도시한 바와 같이, 본 발명의 일 형태에 따른 정보 처리 장치에서는 한 화소의 크기가 작으며 해상도가 150ppi, 바람직하게는 200ppi 이상의 고해상도 표시가 가능하기 때문에, 치밀하고 끊김 없는 표시로 할 수 있다. 이로써, 모양체 근육이 초점을 맞추기 쉬워져 사용자의 근육계 피로가 경감된다. 또한, 해상도는 화소 밀도(ppi: pixel per inch)를 사용하여 표현할 수 있다. 화소 밀도는 1인치당 화소수이다. 또한, 화소는 화상을 구성하는 단위이다.
또한, 눈의 피로를 정량적으로 측정하는 방법이 검토되고 있다. 예를 들어, 신경계 피로의 평가 지표로서는, 임계 융합 주파수(CFF: Critical Flicker(Fusion) Frequency) 등이 알려져 있다. 또한, 근육계 피로의 평가 지표로서는 조절 시간이나 조절 근점 거리 등이 알려져 있다.
눈의 피로를 평가하는 다른 방법으로서, 뇌파 측정, 서모그래피법, 눈을 깜빡이는 횟수의 측정, 눈물량의 평가, 동공의 수축 반응 속도의 평가나, 자각 증상을 조사하기 위한 설문 조사 등이 있다.
<1. 정보 처리 장치의 구성>
본 실시형태에서 설명하는 표시 기능을 갖는 정보 처리 장치(600)는 표시부(630), 제어부(610), 연산 장치(620), 및 입력 수단(500)을 구비한다(도 7 참조).
표시부(630)는 화소부(631), 제 1 구동 회로(S구동 회로라고도 함)(633), 및 제 2 구동 회로(G구동 회로라고도 함)(632)를 갖는다. 표시부(630)에는 실시형태 1에서 설명한 구성을 적용할 수 있다. 여기서는 중복되는 부분에 관한 설명은 실시형태 1에 기재된 내용을 참조할 수 있다.
S구동 회로는 제 1 구동 신호(S신호라고도 함)(633_S)를 화소 회로(634)에 출력한다. G구동 회로는 화소 회로(634)를 선택하는 제 2 구동 신호(G신호라고도 함)(632_G)를 화소 회로(634)에 출력한다.
G구동 회로(632)는 각 주사선을 선택하는 G신호(632_G)를 각 주사선에 30Hz(1초에 30번) 이상의 빈도, 바람직하게는 60Hz(1초에 60번) 이상 960Hz(1초에 960번) 미만의 빈도로 출력하는 제 1 모드와, 11.6μHz(하루에 한 번) 이상 0.1Hz(1초에 0.1번) 미만의 빈도, 바람직하게는 0.28mHz(1시간에 한 번) 이상 1Hz(1초에 한 번) 미만의 빈도로 출력하는 제 2 모드를 갖는다.
또한, G구동 회로(632)는 입력되는 모드 전환 신호에 따라 제 1 모드와 제 2 모드를 전환한다.
화소부(631)는 복수의 화소(631p)를 구비한다. 화소(631p)는 화소 회로(634)를 구비한다. 화소 회로(634)는 입력되는 S신호(633_S)를 유지하고 S신호(633_S)에 따라 화소부(631)에 화상을 표시하는 표시 소자(635)를 포함한다.
연산 장치(620)는 1차 제어 신호(625_C)와 1차 화상 신호(625_V)를 출력한다.
제어부(610)는 S구동 회로(633)와 G구동 회로(632)를 제어한다.
액정 소자를 표시 소자(635)에 적용하는 경우, 광 공급부(650)를 표시부(630)에 제공한다. 광 공급부(650)는 액정 소자가 제공된 화소부(631)에 광을 공급하는 백라이트로서 기능한다.
표시 기능을 갖는 정보 처리 장치(600)는 화소부(631)에 제공된 복수의 화소 회로(634) 중에서 하나를 선택하는 빈도를, G구동 회로(632)가 출력하는 G신호(632_G)를 사용하여 변경할 수 있다. 이로써, 정보 처리 장치(600)를 사용하는 사람에 줄 수 있는 눈의 피로가 저감되는 표시 기능을 갖는 정보 처리 장치를 제공할 수 있다.
본 명세서에 첨부된 도면에서는 구성 요소를 기능마다 분류하고, 서로 독립한 블록으로서 블록도를 도시하였지만, 실제의 구성 요소는 기능마다 완전히 분리하기 어렵고 하나의 구성 요소가 복수의 기능에 관련될 수도 있다.
본 명세서에 있어서, 트랜지스터가 갖는 소스와 드레인은 트랜지스터의 극성 및 각 단자에 공급되는 전위의 고저에 따라, 그 호칭이 서로 바뀐다. 일반적으로, n채널형 트랜지스터에서는 낮은 전위가 공급되는 단자가 소스라고 불리고, 높은 전위가 공급되는 단자가 드레인이라고 불린다. 한편, p채널형 트랜지스터에서는 낮은 전위가 공급되는 단자가 드레인이라고 불리고, 높은 전위가 인가되는 단자가 소스라고 불린다. 본 명세서에서는, 편의상 소스와 드레인이 고정되어 있는 것으로 가정하고 트랜지스터의 접속 관계를 설명하는 경우가 있지만, 실제로는 상기 전위의 관계에 따라 소스와 드레인의 호칭이 바뀐다.
본 명세서에서 트랜지스터의 소스란, 활성층으로서 기능하는 반도체막의 일부인 소스 영역, 또는 이 반도체막에 접속된 소스 전극을 뜻한다. 마찬가지로, 트랜지스터의 드레인이란, 이 반도체막의 일부인 드레인 영역, 또는 이 반도체막에 접속된 드레인 전극을 뜻한다. 또한, 게이트는 게이트 전극을 뜻한다.
본 명세서에서 ‘트랜지스터가 직렬로 접속된 상태’란, 예를 들어 제 1 트랜지스터의 소스 및 드레인 중 하나만이 제 2 트랜지스터의 소스 및 드레인 중 하나에만 접속된 상태를 뜻한다. 또한, ‘트랜지스터가 병렬로 접속된 상태’란, 제 1 트랜지스터의 소스 및 드레인 중 하나가 제 2 트랜지스터의 소스 및 드레인 중 하나에 접속되고, 제 1 트랜지스터의 소스 및 드레인 중 다른 하나가 제 2 트랜지스터의 소스 및 드레인 중 다른 하나에 접속된 상태를 뜻한다.
본 명세서에서 접속이란, 전기적인 접속을 뜻하며 전류, 전압, 또는 전위가 공급 또는 전송될 수 있는 상태를 말한다. 따라서, 접속된 상태란, 반드시 직접 접속된 상태를 가리키는 것이 아니라, 전류, 전압, 또는 전위가 공급 또는 전송될 수 있도록, 배선, 저항, 다이오드, 트랜지스터 등의 회로 소자를 통하여 간접적으로 접속된 상태도 그 범주에 포함한다.
본 명세서에서 회로도상은 독립된 구성 요소들이 접속되어 있는 경우에도, 실제로는 예를 들어 배선의 일부가 전극으로서 기능하는 경우 등, 하나의 도전막이 복수의 구성 요소의 기능을 겸비하는 경우도 있다. 본 명세서에서 접속이란, 이와 같은 하나의 도전막이 복수의 구성 요소의 기능을 겸비하는 경우도 그 범주에 포함한다.
이하에서는 본 발명의 일 형태에 따른 표시 기능을 갖는 정보 처리 장치를 구성하는 각 요소에 대해서 설명한다.
<2. 연산 장치>
연산 장치(620)는 1차 화상 신호(625_V), 및 모드 전환 신호를 포함하는 1차 제어 신호(625_C)를 생성한다.
예를 들어, 입력 수단(500)으로부터 입력되는 화상 전환 신호(500_C)에 따라 연산 장치(620)가 모드 전환 신호를 포함하는 1차 제어 신호(625_C)를 출력하도록 구성하여도 좋다.
모드 전환 신호를 포함하는 1차 제어 신호(625_C)가 제 2 모드의 G구동 회로(632)에 입력되면, G구동 회로(632)는 제 2 모드로부터 제 1 모드로 전환된다. 그리고, G신호를 한 번 이상 출력하고 나서 제 2 모드로 전환된다.
예를 들어, 입력 수단(500)이 페이지 넘김 동작을 검지하였을 때, 화상 전환 신호(500_C)를 연산 장치(620)에 출력하도록 구성하여도 좋다.
연산 장치(620)는 페이지 넘김 동작을 포함하는 1차 화상 신호(625_V)를 생성하고, 이 1차 화상 신호(625_V)와 함께, 모드 전환 신호를 포함하는 1차 제어 신호(625_C)를 출력한다.
제어부(610)는 모드 전환 신호를 포함하는 2차 제어 신호(615_C)를 G구동 회로(632)에 출력하고, 페이지 넘김 동작을 포함하는 2차 화상 신호(615_V)를 S구동 회로(633)에 출력한다.
G구동 회로(632)는 제 2 모드로부터 제 1 모드로 전환되고, 사용자가 신호의 재기록 동작에 따른 화상 변화를 식별하지 못할 정도의 높은 빈도로 G신호(632_G)를 출력하여, 화상을 재기록한다.
한편, S구동 회로(633)는 이 2차 화상 신호(615_V)로부터 생성한 S신호(633_S)를 화소 회로(634)에 출력한다.
이로써, 화소(631p)는 페이지 넘김 동작을 포함한 다수의 프레임 화상을 높은 빈도로 재기록하기 때문에, 페이지 넘김 동작을 포함한 2차 화상 신호(615_V)에 따른 화상을 끊김 없이 표시할 수 있다.
또한, 연산 장치(620)는 표시부(630)에 출력하는 1차 화상 신호(625_V)가 동영상인지 정지 화상인지를 판별한다. 예를 들어, 1차 화상 신호(625_V)가 동영상인 경우에는 이 연산 장치(620)가 제 1 모드를 선택하는 전환 신호를 출력하고, 정지 화상인 경우에는 이 연산 장치(620)가 제 2 모드를 선택하는 전환 신호를 출력하는 구성으로 하여도 좋다.
또한, 동영상인지 정지 화상인지를 판별하는 방법으로서는, 1차 화상 신호(625_V)에 포함되는 하나의 프레임과 그 전후의 프레임의 신호의 차분이, 미리 정해진 차분보다 클 때는 동영상, 그 이하일 때는 정지 화상이라고 판별하면 좋다.
제어부(610)가 G구동 회로(632)의 동작 모드를 하나의 모드로부터 다른 모드로 전환할 때(예를 들어 제 2 모드로부터 제 1 모드로 전환할 때), G구동 회로(632)는 G신호(632_G)를 한 번 이상의 소정의 횟수 출력한 후, 다른 모드로 전환되는 구성으로 하여도 좋다.
<3. 제어부>
제어부(610)는 1차 화상 신호(625_V)로부터 2차 화상 신호(615_V)를 생성하고 이 2차 화상 신호(615_V)를 출력한다(도 7 참조).
제어부(610)는 수직 동기 신호, 수평 동기 신호 등 동기 신호를 포함하는 1차 제어 신호(625_C)를 사용하여 2차 제어 신호(615_C)를 생성한다. 2차 제어 신호(615_C)는 예를 들어, 스타트 펄스 신호 SP, 래치 신호 LP, 펄스폭 제어 신호 PWC, 클럭 신호 CK 등을 포함한다.
제어부(610)는 극성 결정 회로(612)를 구비한다. 극성 결정 회로(612)는 2차 화상 신호(615_V)의 극성을 반전하는 타이밍을 통지하고, 이 타이밍에 따라 제어부(610)가 2차 화상 신호(615_V)의 극성을 반전하는 기능을 갖는 구성으로 하여도 좋다. 또한, 2차 화상 신호(615_V)의 극성을 제어부(610) 내에서 반전하여도 좋고, 제어부(610)로부터의 명령에 따라 표시부(630) 내에서 반전하여도 좋다.
극성 결정 회로(612)는 동기 신호를 사용하여 2차 화상 신호(615_V)의 극성을 반전시키는 타이밍을 정하는 기능을 갖는다. 본 실시형태에 예시되는 극성 결정 회로(612)는 카운터와 신호 생성 회로를 구비한다.
카운터는 수평 동기 신호의 펄스를 사용하여 프레임 수를 세는 기능을 갖는다.
신호 생성 회로는 카운터에서 얻어진 프레임 수의 정보를 사용하여, 연속된 복수의 프레임마다 2차 화상 신호(615_V)의 극성을 반전시키도록 2차 화상 신호(615_V)의 극성을 반전시키는 타이밍을 제어부(610)에 통지하는 기능을 가져도 좋다.
<4. 입력 수단>
입력 수단(500)으로서는 터치 패널, 터치 패드, 마우스, 조이스틱, 트랙 볼, 데이터 글러브, 촬상 장치 등을 사용할 수 있다. 연산 장치(620)는 입력 수단(500)으로부터 입력되는 전기 신호와 표시부의 좌표를 관련시킬 수 있다. 이로써, 표시부에 표시되는 정보를 처리하기 위한 명령을 사용자가 입력할 수 있다.
사용자가 입력 수단(500)으로부터 입력하는 정보로서는, 예를 들어 표시부에 표시되는 화상의 표시 위치를 변경하기 위해 드래그하는 명령, 표시되어 있는 화상을 다음 화상으로 바꾸기 위해 스와이프하는 명령, 띠 형상의 화상을 순차적으로 보내기 위해 스크롤하는 명령, 특정 화상을 선택하는 명령, 화상을 표시하는 크기를 변화시키기 위해서 핀치인 또는 핀치아웃하는 명령 외에, 필기 입력하는 명령 등을 들 수 있다.
또한, 본 실시형태는 본 명세서에 기재된 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 3)
본 실시형태에서는 실시형태 1에서 설명한 표시부를 구동하는 방법의 일례에 대해서 도 8 및 도 9를 참조하면서 설명한다.
구체적으로는, 화소를 선택하는 G신호를 30Hz(1초에 30번) 이상의 빈도, 바람직하게는 60Hz(1초에 60번) 이상 960Hz(1초에 960번) 미만의 빈도로 출력하는 제 1 모드와, 11.6μHz(하루에 한 번) 이상 0.1Hz(1초에 0.1번) 미만의 빈도, 바람직하게는 0.28mHz(1시간에 한 번) 이상 1Hz(1초에 한 번) 미만의 빈도로 출력하는 제 2 모드를 갖는 정보 처리 장치의 구동 방법에 대해서 설명한다.
도 8은 본 발명의 일 형태에 따른 표시부의 구성의 변형예를 설명하기 위한 블록도이다.
도 9는 본 발명의 일 형태에 따른 표시부를 설명하기 위한 회로도이다.
본 실시형태에서는 실시형태 1에서 예시한 표시 장치에 1Hz 이하의 빈도로 화상을 표시하는 방법을 설명한다.
<1. 화소부에 대한 S신호의 기록 방법>
도 2의 (A) 또는 도 8에 예시한 화소부(631)에 S신호(633_S)를 기록하는 방법의 일례를 설명한다. 구체적으로는, S신호(633_S)를 화소부(631)의 도 2의 (B)에 예시된 화소 회로를 구비한 화소(631p) 각각에 기록하는 방법을 설명한다.
<화소부에 대한 신호의 기록>
제 1 프레임에 있어서, 펄스를 갖는 G신호(632_G)가 주사선 G1에 입력됨으로써, 주사선 G1이 선택된다. 선택된 주사선 G1에 접속된 복수의 각 화소(631p)에서는 트랜지스터(634t)가 도통 상태가 된다.
트랜지스터(634t)가 도통 상태일 때(1라인 기간), 2차 화상 신호(615_V)로부터 생성된 S신호(633_S)의 전위가 신호선 S1 내지 신호선 Sx에 공급된다. 그리고, 도통 상태의 트랜지스터(634t)를 통하여 S신호(633_S)의 전위에 따른 전하가 용량 소자(634c)에 축적되고 S신호(633_S)의 전위가 액정 소자(635LC)의 제 1 전극에 공급된다.
제 1 프레임 중 주사선 G1이 선택되어 있는 기간에 있어서, 양의 극성을 갖는 S신호(633_S)가 신호선 S1 내지 신호선 Sx 모두에 순차적으로 입력된다. 주사선 G1과 신호선 S1 내지 신호선 Sx에 각각 접속된 화소(631p) 내의 제 1 전극(G1S1) 내지 제 1 전극(G1Sx)에는 양의 극성을 갖는 S신호(633_S)가 공급된다. 이로써, 액정 소자(635LC)의 투과율이 S신호(633_S)의 전위에 따라 제어되어 각 화소가 계조를 표시한다.
마찬가지로, 주사선 G2 내지 주사선 Gy가 순차적으로 선택되어, 주사선 G1이 선택된 기간과 같은 동작이 주사선 G2 내지 주사선 Gy 각각에 접속된 화소(631p)에서 순차적으로 수행된다. 이 동작에 의하여 화소부(631)에서 제 1 프레임의 화상을 표시할 수 있다.
또한, 본 발명의 일 형태에서는 반드시 주사선 G1 내지 주사선 Gy를 순차적으로 선택할 필요는 없다.
또한, S구동 회로(633)로부터 신호선 S1 내지 신호선 Sx에 S신호(633_S)를 순차적으로 입력하는 점순차 구동도 사용할 수 있고, S신호(633_S)를 일제히 입력하는 선순차 구동을 사용할 수도 있다. 또는, 복수의 신호선 S마다 순차적으로 S신호(633_S)를 입력하는 구동 방법을 사용하여도 좋다.
또한, 주사선 G의 선택 방법은 프로그레시브 방식에 한정되지 않고 인터레이스 방식을 채용하여도 좋다.
또한, 임의의 1프레임에서, 모든 신호선에 입력되는 S신호(633_S)의 극성이 동일하여도 좋고 화소에 입력되는 S신호(633_S)의 극성이 하나의 신호선마다 반전되어도 좋다.
<복수의 영역으로 분할된 화소부에 대한 신호의 기록>
또한, 도 8은 표시부(630)의 구성의 변형예를 도시한 것이다.
도 8에 도시한 표시부(630)에는 복수의 영역으로 분할된 화소부(631)(구체적으로는, 제 1 영역(631a), 제 2 영역(631b), 제 3 영역(631c))에 복수의 화소(631p)와, 화소(631p)를 행마다 선택하기 위한 복수의 주사선 G와, 선택된 화소(631p)에 S신호(633_S)를 공급하기 위한 복수의 신호선 S가 제공되어 있다.
각 영역에 제공된 주사선 G에 대한 G신호(632_G)의 입력은 각 G구동 회로(632)에 의해 제어된다. 신호선 S에 대한 S신호(633_S)의 입력은 S구동 회로(633)에 의해 제어된다. 복수의 화소(631p)는 주사선 G 중 적어도 하나와 신호선 S 중 적어도 하나에 각각 접속된다.
이와 같은 구성으로 함으로써 화소부(631)를 나누어 구동시킬 수 있다.
예를 들어, 입력 수단(500)으로서 터치 패널로부터 정보를 입력할 때, 이 정보가 입력되는 영역을 특정하는 좌표를 취득하고, 이 좌표에 대응하는 영역을 구동하는 G구동 회로(632)만을 제 1 모드로 하고, 다른 영역을 제 2 모드로 하여도 좋다. 이 동작에 의해, 터치 패널로부터 정보가 입력되지 않은 영역, 즉 표시 화상을 재기록할 필요가 없는 영역의 G구동 회로의 동작을 정지할 수 있다.
<2. 제 1 모드와 제 2 모드에서의 G구동 회로의 동작>
G구동 회로(632)가 출력하는 G신호(632_G)가 입력된 화소 회로(634)에 S신호(633_S)가 입력된다. G신호(632_G)가 입력되지 않는 기간 동안 화소 회로(634)는 S신호(633_S)의 전위를 유지한다. 바꿔 말하면, 화소 회로(634)는 S신호(633_S)의 전위가 기록된 상태를 유지한다.
표시 데이터가 기록된 화소 회로(634)는 S신호(633_S)에 따른 표시 상태를 유지한다. 또한, 표시 상태를 유지한다는 것은, 표시 상태의 변화가 일정한 범위를 벗어나지 않도록 유지하는 것을 뜻한다. 상기 일정한 범위는 적절히 설정될 수 있고, 예를 들어, 사용자가 표시 화상을 열람할 때 같은 표시 화상으로 인식할 수 있는 표시 상태의 범위로 설정하는 것이 바람직하다.
G구동 회로(632)는 제 1 모드와 제 2 모드를 갖는다.
<2-1. 제 1 모드>
G구동 회로(632)의 제 1 모드는 1초에 30번 이상, 바람직하게는 1초에 60번 이상 960번 미만의 빈도로 각 화소에 G신호(632_G)를 출력한다.
제 1 모드의 G구동 회로(632)는 사용자가 신호의 재기록 동작에 따른 화상 변화를 식별하지 못할 정도의 속도로 신호를 재기록한다. 이로써, 동영상을 끊김 없이 표시할 수 있다.
<2-2. 제 2 모드>
G구동 회로(632)의 제 2 모드는 하루에 한 번 이상 1초에 0.1번 미만, 바람직하게는 1시간에 한 번 이상 1초에 한 번 미만의 빈도로 각 화소에 G신호(632_G)를 출력한다.
G신호(632_G)가 입력되지 않는 기간 동안 화소 회로(634)는 S신호(633_S)를 유지하고 그 전위에 따른 표시 상태를 계속 유지한다.
이로써, 제 2 모드에서는 화소의 표시의 재기록에 따른 깜박거림(플리커라고도 함)이 없는 표시가 가능하다.
이 결과로서, 상기 표시 기능을 갖는 정보 처리 장치의 사용자의 눈의 피로를 저감시킬 수 있다.
제 2 모드에서는 제 1 모드에 비해 소비 전력을 저감할 수 있다. 제 2 모드에는 G구동 회로(632)가 동작하지 않는 기간이 존재하기 때문이다.
또한, 제 2 모드를 갖는 G구동 회로(632)를 사용하여 구동하는 화소 회로는 S신호(633_S)를 오랫동안 유지하는 구성을 갖는 것이 바람직하다. 예를 들어, 트랜지스터(634t)의 오프 상태에서의 누설 전류가 작을수록 바람직하다.
오프 상태에서의 누설 전류가 작은 트랜지스터(634t)의 구성의 일례에 대해서는 실시형태 5에서의 기재를 참작할 수 있다.
또한, 본 실시형태는 본 명세서에 기재된 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 4)
본 실시형태에서는 본 발명의 일 형태에 따른 정보 처리 장치의 정보 처리 방법에 대해서 도 17을 참조하여 설명한다.
구체적으로는, 본 발명의 일 형태에 따른 정보 처리 장치의 표시부에서 표시 가능한 화상의 생성 방법에 대해서 설명한다. 특히 제 1 정지 화상이 표시된 표시 화상으로부터, 다음 표시 화상으로서 상기 표시 화상에 연속되는 제 2 정지 화상으로 전환하는 표시를 수행할 때, 사용자의 눈에 편한 화상의 전환 방법, 사용자의 눈의 피로를 경감하는 화상 전환 방법, 사용자의 눈에 부담을 주지 않는 화상 전환 방법에 대해서 설명한다.
도 17은 본 발명의 일 형태에 따른 정보 처리 방법을 적용할 수 있는 정보 처리 장치의 구성을 설명하는 블록도 및 화상 데이터를 설명하기 위한 모식도이다.
<정보 처리 방법>
본 발명의 일 형태는 제 1 정지 화상이 표시된 표시 화상으로부터, 이 표시 화상에 연속되는 제 2 정지 화상으로 서서히 전환하는, 정보 처리 방법이다.
상기 본 발명의 일 형태에 따른 정보 처리 방법에 의해, 연산 장치가 처리한, 하나의 화면에 표시할 수 없는 정보를 복수의 정지 화상으로 나누고, 이 복수의 정지 화상을 표시 화상으로서 화면 또는 윈도(window)에 순차적으로 표시한다. 특히 본 실시형태에서는 표시 화상을 서서히 전환한다. 이로써, 정보 처리 장치의 사용자는 이동하는 표시를 눈으로 따라가, 상기 이동하는 표시 중에서 목적하는 정보를 찾아낼 필요가 없어져, 사용자의 눈에 대한 부담이 경감된다. 또한, 표시가 전환될 때, 사용자의 눈의 부담이 경감된다. 이 결과로서, 연산 장치가 처리한 정보를 포함하는 화상을 눈에 편한 방법으로 표시할 수 있는 신규 정보 처리 방법을 제공할 수 있다.
화상을 재빨리 전환하여 표시하면 사용자의 안정(眼精) 피로를 유발하는 경우가 있다. 예를 들어, 매우 다른 장면이 전환되는 동영상이나, 다른 정지 화상을 전환하는 경우 등이 포함된다.
다른 화상으로 표시를 전환할 때는 순간적으로 표시를 전환하지 않고 서서히(완만하게), 자연스럽게 화상을 전환하여 표시하는 것이 바람직하다.
예를 들어, 제 1 정지 화상으로부터 제 2 정지 화상으로 표시를 전환하는 경우, 제 1 정지 화상과 제 2 정지 화상 사이에 제 1 정지 화상이 페이드아웃하여 표시되는 동영상 또는/및 제 2 정지 화상이 페이드인하는 동영상을 삽입하면 바람직하다. 또한, 제 1 정지 화상이 페이드아웃함과 동시에 제 2 정지 화상이 페이드인(크로스페이드라고도 함)하도록 2개의 화상을 겹친 동영상을 삽입하여도 좋고, 제 1 정지 화상이 제 2 정지 화상으로 점차 변화되는 모양(모핑(morphing)이라고도 함)을 표시하는 동영상을 삽입하여도 좋다.
또한, 제 1 정지 화상 데이터를 낮은 리프레시 레이트로 표시하고, 이어서 화상을 전환하기 위한 화상을 높은 리프레시 레이트로 표시한 후, 제 2 정지 화상 데이터를 낮은 리프레시 레이트로 표시하여도 좋다.
<페이드인, 페이드아웃>
이하에서, 서로 다른 화상 A와 화상 B를 전환하는 방법의 일례에 대해서 설명한다.
도 17의 (A)는 화상 전환 동작을 수행할 수 있는 표시부의 구성을 도시한 블록도이다. 도 17의 (A)에 도시한 표시부는 연산 장치(701), 기억 장치(702), 그래픽 유닛(703), 및 표시 수단(704)을 구비한다.
제 1 단계에 있어서, 연산 장치(701)는 외부 기억 장치 등으로부터 화상 A 및 화상 B의 각 데이터를 기억 장치(702)에 저장한다.
제 2 단계에 있어서, 연산 장치(701)는 미리 설정된 분할 수에 따라 화상 A와 화상 B의 각 화상 데이터를 기초로 하여 새로운 화상 데이터를 순차적으로 생성한다.
제 3 단계에 있어서, 생성한 화상 데이터를 그래픽 유닛(703)에 출력한다. 그래픽 유닛(703)은 입력된 화상 데이터를 표시 수단(704)에 표시시킨다.
도 17의 (B)는 화상 A로부터 화상 B로 단계적으로 화상을 전환할 때에 사용되는 화상 데이터를 설명하기 위한 모식도이다.
예를 들어 화상 A로부터 화상 B로의 화상 전환을 수행할 때, N(N은 자연수)개의 화상 데이터를 생성하고, 화상 데이터를 각각 하나당 f(f는 자연수) 프레임 표시하여도 좋다. 구체적으로는, f가 1인 경우, 화상 A로부터 화상 B로 전환될 때까지의 기간은 f×N 프레임이 된다(도 17의 (B) 참조).
여기서, 상술한 N 및 f 등의 파라미터는 사용자가 자유롭게 설정할 수 있는 것이 바람직하다. 연산 장치(701)는 이들 파라미터를 미리 취득하고 상기 파라미터에 따라 화상 데이터를 생성한다.
i번째로 생성되는 화상 데이터(i는 1 이상 N 이하의 정수)는 화상 A의 화상 데이터와 화상 B의 화상 데이터를, 순차적으로 변화되는 계수를 이용하여 가중 평균함으로써 생성할 수 있다. 예를 들어, 어느 화소에 있어서, 화상 A 표시 시의 휘도(계조)를 a, 화상 B 표시 시의 휘도(계조)를 b로 하면, i번째로 생성되는 화상 데이터 표시 시의 상기 화소의 휘도(계조) c는 수학식 (4)로 나타내는 값이 된다. 또한, 계조란, 표시부가 표시하는 농담의 단계를 뜻한다. 백색과 흑색 2단계만을 갖는 화상은 2계조를 갖는 화상이라고 할 수 있다. 예를 들어, 종래의 퍼스널 컴퓨터의 표시부는 적색, 녹색, 청색을 표시하는 서브화소를 갖는다. 각 서브화소에는 256단계의 농담을 표시하기 위한 신호가 입력된다.
Figure pat00004
수학식 (4)
이와 같은 방법에 의해 생성된 화상 데이터를 사용하여 화상 A로부터 화상 B로 전환함으로써, 비연속적인 화상을 서서히(완만하게) 자연스럽게 전환할 수 있다.
또한, 수학식 (4)에 있어서, 모든 화소에서 a=0인 경우(화상 A가 흑색 화상인 경우)가, 흑색 화상으로부터 화상 B로 서서히 전환되는, 페이드인에 상당한다. 또한, 모든 화소에서 b=0인 경우(화상 B가 흑색 화상인 경우)가, 화상 A로부터 흑색 화상으로 서서히 전환되는, 페이드아웃에 상당한다.
상술한 방법에서는, 2개의 화상을 일시적으로 오버랩시켜 화상을 전환하는 방법에 대해서 기재하였지만, 오버랩시키지 않는 방법으로 하여도 좋다.
2개의 화상을 오버랩시키지 않는 경우, 화상 A로부터 화상 B로 전환할 때 흑색 화상을 사이에 삽입하여도 좋다. 여기서, 화상 A로부터 흑색 화상으로 전환할 때, 또는 흑색 화상으로부터 화상 B로 전환할 때, 또는 이 양쪽의 경우에 상술한 화상 전환 방법을 사용하여도 좋다. 또한, 화상 A와 화상 B 사이에 삽입하는 화상은 흑색 화상뿐만 아니라 백색 화상 등 단일색의 화상을 사용하여도 좋고, 화상 A나 화상 B와는 다른 다색 화상을 사용하여도 좋다.
화상 A와 화상 B 사이에 다른 화상, 특히 흑색 화상 등 단일색 화상을 삽입함으로써, 사용자가 화상 전환의 타이밍을 더 자연스럽게 느낄 수 있으며, 스트레스를 느끼지 않는 화상 전환이 가능하다.
또한, 본 실시형태는 본 명세서에 기재된 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 5)
트랜지스터의 채널이 형성되는 영역에 적합하게 사용할 수 있는 반도체 및 반도체막의 일례에 대해서 이하에서 설명한다.
산화물 반도체는 에너지 갭이 3.0eV 이상으로 크고, 산화물 반도체를 적절한 조건으로 가공하고, 그 캐리어 밀도를 충분히 저감시켜 얻어진 산화물 반도체막이 사용된 트랜지스터에서는 오프 상태 시의 소스와 드레인간의 누설 전류(오프 전류)를 실리콘이 사용된 종래의 트랜지스터에 비해 매우 낮게 할 수 있다.
본 실시형태에서 설명되는 반도체막을 구비하는 오프 전류가 저감된 트랜지스터는 실시형태 1에서 설명하는 표시 장치의 표시부에 적용할 수 있다. 특히 화소부가 구비하는 화소 회로의 스위칭 소자에 적용하면, 종래의 트랜지스터(예를 들어, 반도체막에 비정질 실리콘이 사용된 트랜지스터)에 비해 표시 소자의 표시 상태를 오랫동안 유지할 수 있다. 이로써, 실시형태 3에서 설명한 바와 같이, 정보 처리 장치의 표시부의 화소를 선택하는 G신호의 빈도를 비약적으로 저감할 수 있다.
산화물 반도체막을 트랜지스터에 사용하는 경우, 산화물 반도체막의 막 두께를 2nm 이상 40nm 이하로 하는 것이 바람직하다.
사용할 수 있는 산화물 반도체에는 적어도 인듐(In) 또는 아연(Zn)을 함유하는 것이 바람직하다. 특히 In과 Zn을 함유하는 것이 바람직하다. 또한, 상기 산화물 반도체가 사용된 트랜지스터의 전기적 특성의 편차를 저감시키기 위한 스테빌라이저로서, 이들에 추가적으로 갈륨(Ga), 주석(Sn), 하프늄(Hf), 지르코늄(Zr), 티타늄(Ti), 스칸듐(Sc), 이트륨(Y), 란타노이드(예를 들어 세륨(Ce), 네오디뮴(Nd), 가돌리늄(Gd)) 중에서 선택된 1종류 또는 복수 종류가 함유되는 것이 바람직하다.
예를 들어, 산화물 반도체로서 산화 인듐, 산화 주석, 산화 아연, In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-Zr-Zn계 산화물, In-Ti-Zn계 산화물, In-Sc-Zn계 산화물, In-Y-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
여기서 In-Ga-Zn계 산화물이란, In, Ga, 및 Zn을 주성분으로서 함유한 산화물을 뜻하며, In, Ga, 및 Zn의 비율은 불문한다. 또한, In과 Ga와 Zn 이외의 금속 원소가 함유되어 있어도 좋다.
또한, 산화물 반도체로서, InMO3(ZnO)m(m>0, 및 m은 정수가 아님)로 표기되는 재료를 사용하여도 좋다. 또한, M은 Ga, Fe, Mn, 및 Co 중에서 선택된 하나의 금속 원소 또는 복수의 금속 원소, 또는 상기 스테빌라이저로서의 원소를 뜻한다. 또한, 산화물 반도체로서 In2SnO5(ZnO)n(n>0, 및 n은 정수)으로 표기되는 재료를 사용하여도 좋다.
예를 들어, 원자수비가 In:Ga:Zn=1:1:1, In:Ga:Zn=1:3:2, In:Ga:Zn=3:1:2, 또는 In:Ga:Zn=2:1:3인 In-Ga-Zn계 산화물이나 이 근방의 조성을 갖는 산화물을 사용하면 좋다.
산화물 반도체막에 수소가 다량으로 포함되면 산화물 반도체와 결합함으로써 수소의 일부가 도너가 되어, 캐리어인 전자가 발생된다. 이로써, 트랜지스터의 문턱 전압이 음 방향으로 변동된다. 그러므로, 산화물 반도체막을 형성한 후에 탈수화 처리(탈수소화 처리)를 수행하여 산화물 반도체막으로부터 수소 또는 수분을 제거함으로써 불순물이 가능한 한 포함되지 않도록 고순도화시키는 것이 바람직하다.
또한, 산화물 반도체막을 탈수화 처리(탈수소화 처리)함으로써 산화물 반도체막으로부터 산소가 동시에 감소되는 경우가 있다. 따라서, 산화물 반도체막의 탈수화 처리(탈수소화 처리)에 의해 증가된 산소 결손을 보전하기 위해서 산화물 반도체막에 산소를 첨가하는 처리를 수행하는 것이 바람직하다. 또한, 본 명세서에서, 산화물 반도체막에 산소를 공급하는 것을 가산소화 처리라고 기재하는 경우가 있다. 또는 산화물 반도체막에 포함되는 산소를 화학양론적 조성보다 많게 하는 것을 과산소화 처리라고 기재하는 경우가 있다.
상술한 바와 같이, 산화물 반도체막은 탈수화 처리(탈수소화 처리)에 의해 수소 또는 수분이 제거되고 가산소화 처리에 의해 산소 결손이 보전됨으로써, i형(진성)화되거나 또는 i형에 한없이 가깝고 실질적으로 i형(진성)인 산화물 반도체막이 될 수 있다. 또한, ‘실질적으로 진성’이란, 산화물 반도체막 내에 도너에서 유래하는 캐리어가 매우 적고(0에 가까움) 캐리어 밀도가 1×1017/cm3 이하, 1×1016/cm3 이하, 1×1015/cm3 이하, 1×1014/cm3 이하, 1×1013/cm3 이하임을 뜻한다.
또한, 이와 같이 i형 또는 실질적으로 i형인 산화물 반도체막을 구비한 트랜지스터는 매우 우수한 오프 전류 특성을 실현할 수 있다. 예를 들어, 산화물 반도체막이 사용된 트랜지스터의 오프 상태에서의 드레인 전류를 실온(25℃ 정도)에서 1×10-18A 이하, 바람직하게는 1×10-21A 이하, 더 바람직하게는 1×10-24A 이하, 또는 85℃에서 1×10-15A 이하, 바람직하게는 1×10-18A 이하, 더 바람직하게는 1×10-21A 이하로 할 수 있다. 또한, ‘트랜지스터가 오프 상태’란, n채널형 트랜지스터의 경우 게이트 전압이 문턱 전압보다 충분히 작은 상태를 뜻한다. 구체적으로는 게이트 전압이 문턱 전압보다 1V 이상, 2V 이상, 또는 3V 이상 작으면 트랜지스터는 오프 상태이다.
산화물 반도체막은 단결정이든 비단결정이든 어느 쪽이라도 좋다. 비단결정의 경우, 비정질이든 다결정이든 어느 쪽이라도 좋다. 또한, 비정질 내에 결정성을 갖는 부분을 포함하는 구조이든 비정질이 아니든 어느 쪽이라도 좋다.
바람직하게는, 산화물 반도체막은 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막으로 한다.
CAAC-OS막은 완전한 단결정이 아니고 완전한 비정질도 아니다. 또한, CAAC-OS막에 포함되는 결정부는 한 변이 100nm 미만인 입방체 내에 들어가는 크기인 경우가 많다. 또한, 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의한 관찰상에서는 CAAC-OS막에 포함되는 결정부들 간의 경계는 명확하지 않다. 또한, TEM 관찰에서 CAAC-OS막에는 입계(그레인 바운더리라고도 함)는 확인되지 않는다. 그래서, CAAC-OS막은 입계에 기인하는 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는 c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되고, a-b면에 수직인 방향으로부터 보아 삼각형 또는 육각형의 원자 배열을 갖고, c축에 수직인 방향으로부터 보아 금속 원자가 층상으로 배열되거나 또는 금속 원자와 산소 원자가 층상으로 배열되어 있다. 또한, 다른 결정부간에서 a축 및 b축의 방향이 각각 달라도 좋다. 본 명세서에서 단지 ‘수직’이라고 기재된 경우에는 85° 이상 95° 이하의 범위도 그 범주에 포함되는 것으로 한다. 또한, 단지 ‘평행’이라고 기재된 경우에는 -5° 이상 5° 이하의 범위도 그 범주에 포함되는 것으로 한다.
또한, CAAC-OS막에서 결정부의 분포가 균일하지 않아도 좋다. 예를 들어, CAAC-OS막의 형성 과정에 있어서 산화물 반도체막의 표면 측으로부터 결정 성장시키는 경우, 표면 근방에서는 피형성면 근방보다 결정부가 차지하는 비율이 높을 수 있다. 또한, CAAC-OS막에 불순물을 첨가함으로써, 이 불순물이 첨가된 영역에서 결정부의 결정성이 저하될 수도 있다.
CAAC-OS막에 포함되는 결정부의 c축은 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되므로, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 각각 다른 방향을 향하는 경우가 있다. 또한, 결정부의 c축 방향은 CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 된다. 결정부는 막을 형성함으로써, 또는 막 형성 후에 열처리 등의 결정화 처리를 수행함으로써 형성된다.
CAAC-OS막이 사용된 트랜지스터는 가시광이나 자외광의 조사로 인한 전기적 특성의 변동이 작다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
CAAC-OS막은 예를 들어, 다결정의 산화물 반도체 스퍼터링용 타깃을 사용하여 스퍼터링법으로 형성할 수 있다. 상기 스퍼터링용 타깃에 이온이 충돌되면, 스퍼터링용 타깃에 포함되는 결정 영역이 a-b면으로부터 벽개(劈開)하고, a-b면에 평행한 면을 갖는 평판 형상 또는 펠릿(pellet) 형상의 스퍼터링 입자로서 박리되는 경우가 있다. 이 경우, 상기 평판 형상 또는 펠릿 형상의 스퍼터링 입자가 결정 상태를 유지한 채 피형성면에 도달됨으로써 CAAC-OS막을 형성할 수 있다.
평판 형상의 스퍼터링 입자는 예를 들어, a-b면에 평행한 면의 원상당 직경이 3nm 이상 10nm 이하, 두께(a-b면에 수직인 방향의 길이)가 0.7nm 이상 1nm 미만이다. 또한, 평판 형상의 스퍼터링 입자는 a-b면에 평행한 면이 정삼각형 또는 정육각형이어도 좋다. 여기서 면의 원상당 직경이란, 면의 면적과 같은 정원의 직경을 뜻한다.
또한, CAAC-OS막을 형성하기 위해서 이하의 조건을 적용하는 것이 바람직하다.
막 형성 시의 기판 온도를 높게 함으로써, 기판에 도달된 평판 형상의 스퍼터링 입자의 마이그레이션이 일어나 스퍼터링 입자의 평평한 면이 기판에 부착된다. 이 때, 스퍼터링 입자가 양으로 대전됨으로써 스퍼터링 입자들이 서로 반발하면서 기판에 부착되므로, 스퍼터링 입자가 치우쳐 불균일하게 겹치는 일이 없고 두께가 균일한 CAAC-OS막을 형성할 수 있다. 구체적으로는, 기판 온도를 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하로 하여 형성하는 것이 바람직하다.
또한, 막 형성 시의 불순물 혼입을 저감시킴으로써 불순물로 인하여 결정 상태가 흐트러지는 것을 억제할 수 있다. 예를 들어, 성막실 내에 존재하는 불순물 농도(수소, 물, 이산화탄소, 및 질소 등)를 저감시키면 좋다. 또한, 성막 가스 내의 불순물 농도를 저감시키면 좋다. 구체적으로는, 이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 성막 가스를 사용한다.
또한, 성막 가스 내의 산소 비율을 높이고 전력을 최적화시킴으로써 막 형성 시의 플라즈마로 인한 손상을 경감시키면 바람직하다. 성막 가스 내의 산소 비율은 30vol% 이상, 바람직하게는 100vol%로 한다.
CAAC-OS막을 형성한 후에 열처리하여도 좋다. 열처리는 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하의 온도로 수행한다. 또한, 열처리 시간은 1분 이상 24시간 이하, 바람직하게는 6분 이상 4시간 이하로 한다. 또한, 열처리는 불활성 분위기 또는 산화성 분위기하에서 수행하면 좋다. 바람직하게는, 불활성 분위기하에서 열처리한 후에 산화성 분위기하에서 열처리한다. 불활성 분위기하에서 열처리함으로써, CAAC-OS막의 불순물 농도를 짧은 시간에 저감시킬 수 있다. 한편, 불활성 분위기하에서 열처리하는 것으로 인하여 CAAC-OS막에 산소 결손이 생성될 수 있다. 이 경우에는 산화성 분위기하에서 열처리함으로써 상기 산소 결손을 저감시킬 수 있다. 또한, 열처리함으로써 CAAC-OS막의 결정성을 더 높일 수 있다. 또한, 열처리는 1000Pa 이하, 100Pa 이하, 10Pa 이하, 또는 1Pa 이하의 감압하에서 수행하여도 좋다. 감압하에서는 더 짧은 시간에 CAAC-OS막의 불순물 농도를 저감시킬 수 있다.
스퍼터링용 타깃의 일례로서, In-Ga-Zn-O 화합물 타깃에 대해서 이하에서 기재한다.
InOX 분말, GaOY 분말 및 ZnOZ 분말을 소정의 mol수비로 혼합하고, 가압 처리 후, 1000℃ 이상 1500℃ 이하의 온도로 열처리함으로써 다결정인 In-Ga-Zn-O 화합물 타깃을 형성한다. 또한, X, Y 및 Z는 임의의 양수이다. 여기서, 소정의 mol수비는 예를 들어, InOX 분말, GaOY 분말 및 ZnOZ 분말을 1:1:1, 1:1:2, 1:3:2, 1:9:6, 2:1:3, 2:2:1, 3:1:1, 3:1:2, 3:1:4, 4:2:3, 8:4:3, 또는 이들 근방의 값으로 할 수 있다. 또한, 분말의 종류, 및 이들을 혼합하는 mol수비는 제작하는 스퍼터링용 타깃에 따라 적절히 변경하면 좋다.
또는, CAAC-OS막은 이하의 방법으로 형성하여도 좋다.
우선, 1nm 이상 10nm 미만의 두께의 제 1 산화물 반도체막을 형성한다. 제 1 산화물 반도체막은 스퍼터링법에 의해 형성한다. 구체적으로는, 기판 온도를 100℃ 이상 500℃ 이하, 바람직하게는 150℃ 이상 450℃ 이하로 하고, 성막 가스 중의 산소 비율을 30vol% 이상, 바람직하게는 100vol%로 하여 제 1 산화물 반도체막을 형성한다.
다음에, 열처리하여 제 1 산화물 반도체막을 결정성이 높은 제 1 CAAC-OS막으로 한다. 열처리는 350℃ 이상 740℃ 이하, 바람직하게는 450℃ 이상 650℃ 이하의 온도로 수행한다. 또한, 열처리 시간은 1분 이상 24시간 이하, 바람직하게는 6분 이상 4시간 이하로 한다. 또한, 열처리는 불활성 분위기하 또는 산화성 분위기하에서 수행하면 좋다. 바람직하게는, 불활성 분위기하에서 열처리한 후에 산화성 분위기하에서 열처리한다. 불활성 분위기하에서 열처리함으로써, 제 1 산화물 반도체막의 불순물 농도를 짧은 시간에 저감시킬 수 있다. 한편, 불활성 분위기하에서 열처리하는 것으로 인하여 제 1 산화물 반도체막에 산소 결손이 생성될 수 있다. 이 경우에는 산화성 분위기하에서 열처리함으로써 상기 산소 결손을 저감시킬 수 있다. 또한, 열처리는 1000Pa 이하, 100Pa 이하, 10Pa 이하, 또는 1Pa 이하의 감압하에서 수행하여도 좋다. 감압하에서는 더 짧은 시간에 제 1 산화물 반도체막의 불순물 농도를 저감시킬 수 있다.
제 1 산화물 반도체막은 두께를 1nm 이상 10nm 미만으로 함으로써, 두께가 10nm 이상인 경우에 비해, 열처리에 의한 결정화가 용이해진다.
다음에, 제 1 산화물 반도체막과 같은 조성을 갖는 제 2 산화물 반도체막을 두께 10nm 이상 50nm 이하로 형성한다. 제 2 산화물 반도체막은 스퍼터링법에 의해 형성한다. 구체적으로는, 기판 온도를 100℃ 이상 500℃ 이하, 바람직하게는 150℃ 이상 450℃ 이하로 하고, 성막 가스 중의 산소 비율을 30vol% 이상, 바람직하게는 100vol%로 하여 제 2 산화물 반도체막을 형성한다.
다음에, 열처리하여 제 2 산화물 반도체막을 제 1 CAAC-OS막으로부터 고상 성장시킴으로써, 결정성이 높은 제 2 CAAC-OS막으로 한다. 열처리는 350℃ 이상 740℃ 이하, 바람직하게는 450℃ 이상 650℃ 이하의 온도로 수행한다. 또한, 열처리 시간은 1분 이상 24시간 이하, 바람직하게는 6분 이상 4시간 이하로 한다. 또한, 열처리는 불활성 분위기하 또는 산화성 분위기하에서 수행하면 좋다. 바람직하게는, 불활성 분위기하에서 열처리한 후에 산화성 분위기하에서 열처리한다. 불활성 분위기하에서 열처리함으로써, 제 2 산화물 반도체막의 불순물 농도를 짧은 시간에 저감시킬 수 있다. 한편, 불활성 분위기하에서 열처리하는 것으로 인하여 제 2 산화물 반도체막에 산소 결손이 생성될 수 있다. 이 경우에는 산화성 분위기하에서 열처리함으로써 상기 산소 결손을 저감시킬 수 있다. 또한, 열처리는 1000Pa 이하, 100Pa 이하, 10Pa 이하, 또는 1Pa 이하의 감압하에서 수행하여도 좋다. 감압하에서는 더 짧은 시간에 제 2 산화물 반도체막의 불순물 농도를 저감시킬 수 있다.
상술한 바와 같이 하여 총 두께가 10nm 이상인 CAAC-OS막을 형성할 수 있다.
또한, 산화물 반도체막은 복수의 산화물 반도체막이 적층된 구조이어도 좋다.
예를 들어, 산화물 반도체막은 산화물 반도체막(편의상 제 1 층이라고 부름)과 게이트 절연막 사이에, 제 1 층을 구성하는 원소로 이루어지며 제 1 층보다 전자 친화력이 0.2eV 이상 작은 제 2 층이 제공된 구조를 가져도 좋다. 이 때, 게이트 전극으로부터 전계가 인가되면, 제 1 층에 채널이 형성되고 제 2 층에는 채널이 형성되지 않는다. 제 1 층과 제 2 층은 구성 원소가 같기 때문에, 제 1 층과 제 2 층 사이의 계면에서 계면 산란이 거의 일어나지 않는다. 따라서, 제 1 층과 게이트 절연막 사이에 제 2 층을 제공함으로써, 트랜지스터의 전계 효과 이동도를 높일 수 있다.
또한, 게이트 절연막에 산화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 또는 질화 실리콘막을 사용하는 경우, 게이트 절연막에 포함되는 실리콘이 산화물 반도체막에 혼입될 수 있다. 산화물 반도체막에 실리콘이 포함되면, 산화물 반도체막의 결정성의 저하, 캐리어 이동도의 저하 등이 일어난다. 따라서, 채널이 형성되는 제 1 층의 실리콘 농도를 저감하기 위해서, 제 1 층과 게이트 절연막 사이에 제 2 층을 제공하는 것이 바람직하다. 같은 이유로, 제 1 층을 구성하는 원소로 이루어지며 제 1 층보다 전자 친화력이 0.2eV 이상 작은 제 3 층을 제공하고, 제 1 층을 제 2 층과 제 3 층 사이에 끼우는 것이 바람직하다.
이와 같은 구성으로 함으로써 채널이 형성되는 영역에 실리콘 등 불순물이 확산되는 것을 저감하거나, 더 나아가서는 방지할 수 있어 신뢰성이 높은 트랜지스터를 얻을 수 있다.
또한, 산화물 반도체막을 CAAC-OS막으로 하기 위해서는 산화물 반도체막 내에 함유되는 실리콘의 농도를 2.5×1021/cm3 이하로 한다. 바람직하게는 산화물 반도체막 내에 함유되는 실리콘의 농도를 1.4×1021/cm3 미만, 더 바람직하게는 4×1019/cm3 미만, 더욱 바람직하게는 2.0×1018/cm3 미만으로 한다. 이것은 산화물 반도체막에 포함되는 실리콘의 농도가 1.4×1021/cm3 이상이면 트랜지스터의 전계 효과 이동도가 저하될 우려가 있고, 4.0×1019/cm3 이상이면 산화물 반도체막에 접촉하는 막과의 계면에서 산화물 반도체막이 비정질화될 우려가 있기 때문이다. 또한, 산화물 반도체막에 포함되는 실리콘의 농도를 2.0×1018/cm3 미만으로 하면 트랜지스터의 신뢰성이 더 향상되고, 산화물 반도체막의 DOS(density of state)가 저감될 것으로 기대된다. 또한, 산화물 반도체막 내의 실리콘 농도는 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)으로 측정할 수 있다.
또한, 본 실시형태는 본 명세서에서 제시하는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 6)
본 실시형태에서는 실시형태 5에서 설명한 산화물 반도체막을 적용한 트랜지스터의 구성예에 대해서 도면을 참조하여 설명한다.
도 10은 본 실시형태에 따른 트랜지스터의 구성예를 설명하기 위한 도면이다.
도 11은 본 실시형태에 따른 트랜지스터의 제작 방법 예를 설명하기 위한 도면이다.
도 12는 본 실시형태에 따른 트랜지스터의 구성예를 설명하기 위한 도면이다.
도 13은 본 실시형태에 따른 트랜지스터의 구성예를 설명하기 위한 도면이다.
<트랜지스터의 구성예>
도 10의 (A)에, 이하에서 예시하는 트랜지스터(100)의 상면 개략도를 도시하였다. 또한, 도 10의 (A)에 도시한 절단선 A-B에서의 트랜지스터(100)의 단면 개략도를 도 10의 (B)에 도시하였다. 본 구성예에서 예시하는 트랜지스터(100)는 하부 게이트형 트랜지스터이다.
트랜지스터(100)는 기판(101) 위에 제공되는 게이트 전극(102)과, 기판(101) 및 게이트 전극(102) 위에 제공되는 절연층(103)과, 절연층(103) 위에 게이트 전극(102)과 중첩되도록 제공되는 산화물 반도체층(104)과, 산화물 반도체층(104)의 상면에 접촉하는 한 쌍의 전극(105a, 105b)을 갖는다. 또한, 절연층(103), 산화물 반도체층(104), 한 쌍의 전극(105a, 105b)을 덮는 절연층(106)과, 절연층(106) 위에 절연층(107)이 제공되어 있다.
트랜지스터(100)의 산화물 반도체층(104)에 실시형태 5에서 기재한 산화물 반도체막을 적용할 수 있다.
《기판(101)》
기판(101)의 재질 등에 큰 제한은 없지만, 적어도 나중의 열처리에 견딜 수 있을 정도로 내열성을 갖는 재료를 사용한다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판, YSZ(이트리아 안정화 지르코니아) 기판 등을 기판(101)으로서 사용하여도 좋다. 또한, 실리콘 또는 탄소화 실리콘 등으로 이루어진 단결정 반도체 기판이나 다결정 반도체 기판, 실리콘 게르마늄 등으로 이루어진 화합물 반도체 기판, SOI 기판 등을 적용할 수도 있다. 또한, 이들 기판 위에 반도체 소자가 제공된 것을 기판(101)으로서 사용하여도 좋다.
또한, 기판(101)으로서 플라스틱 등 가요성 기판을 사용하고, 이 가요성 기판 위에 직접 트랜지스터(100)를 형성하여도 좋다. 또는 기판(101)과 트랜지스터(100) 사이에 박리층을 제공하여도 좋다. 박리층은 이보다 상층에 트랜지스터의 일부 또는 모두를 형성한 후, 기판(101)으로부터 분리시켜 다른 기판에 전재(轉載)하는 데 사용할 수 있다. 이로써, 트랜지스터(100)는 내열성이 떨어지는 기판이나 가요성 기판에도 전재할 수 있다.
《게이트 전극(102)》
게이트 전극(102)은 알루미늄, 크롬, 구리, 탄탈럼, 티타늄, 몰리브덴, 텅스텐 중에서 선택된 금속 또는 상술한 금속을 성분으로 함유한 합금이나, 상술한 금속을 조합한 합금 등을 사용하여 형성할 수 있다. 또한, 망간, 지르코늄 중 어느 하나 또는 복수 중에서 선택된 금속을 사용하여도 좋다. 또한, 게이트 전극(102)은 단층 구조이든 2층 이상의 적층 구조이든 어느 쪽이라도 좋다. 예를 들어, 실리콘을 함유한 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층한 2층 구조, 질화 티타늄막 위에 티타늄막을 적층한 2층 구조, 질화 티타늄막 위에 텅스텐막을 적층한 2층 구조, 질화 탄탈럼막 또는 질화 텅스텐막 위에 텅스텐막을 적층한 2층 구조, 티타늄막 위에 알루미늄막을 적층하고 이 위에 티타늄막을 형성한 3층 구조 등이 있다. 또한, 알루미늄과, 티타늄, 탄탈럼, 텅스텐, 몰리브덴, 크롬, 네오디뮴 및 스칸듐 중에서 선택된 하나의 금속, 또는 복수의 금속을 조합하는 합금막, 또는 이들의 질화막을 사용할 수 있다.
또한, 게이트 전극(102)은 인듐 주석 산화물, 산화 텅스텐을 함유한 인듐 산화물, 산화 텅스텐을 함유한 인듐 아연 산화물, 산화 티타늄을 함유한 인듐 산화물, 산화 티타늄을 함유한 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘이 첨가된 인듐 주석 산화물 등의 투광성을 갖는 도전성 재료를 적용할 수도 있다. 또한, 상기 투광성을 갖는 도전성 재료와 상기 금속의 적층 구조로 할 수도 있다.
또한, 게이트 전극(102)과 절연층(103) 사이에 In-Ga-Zn계 산화질화물 반도체막, In-Sn계 산화질화물 반도체막, In-Ga계 산화질화물 반도체막, In-Zn계 산화질화물 반도체막, Sn계 산화질화물 반도체막, In계 산화질화물 반도체막, 금속 질화막(InN, ZnN 등) 등을 제공하여도 좋다. 이들 막은 5eV 이상, 바람직하게는 5.5eV 이상의 일함수를 갖고, 이것은 산화물 반도체의 전자 친화력보다 큰 값이기 때문에, 산화물 반도체가 사용된 트랜지스터의 문턱 전압을 양으로 변동할 수 있어, 소위 노멀리-오프 특성의 스위칭 소자를 실현할 수 있다. 예를 들어, In-Ga-Zn계 산화질화물 반도체막을 사용하는 경우, 적어도 산화물 반도체층(104)보다 높은 질소 농도, 구체적으로는 7atomic% 이상의 In-Ga-Zn계 산화질화물 반도체막을 사용한다.
《절연층(103)》
절연층(103)은 게이트 절연막으로서 기능한다. 산화물 반도체층(104)의 하면과 접촉하는 절연층(103)은 비정질막인 것이 바람직하다.
절연층(103)은 예를 들어, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨, 또는 Ga-Zn계 금속 산화물, 질화 실리콘 등을 사용하면 좋고, 적층 또는 단층으로 형성한다.
또한, 절연층(103)으로서, 하프늄 실리케이트(HfSiOx), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz), 산화 하프늄, 산화 이트륨 등의 high-k 재료를 사용함으로써 트랜지스터의 게이트 누설을 저감할 수 있다.
《한 쌍의 전극(105a, 105b)》
한 쌍의 전극(105a, 105b)은 트랜지스터의 소스 전극 또는 드레인 전극으로서 기능한다.
한 쌍의 전극(105a, 105b)에는 도전 재료로서 알루미늄, 티타늄, 크롬, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 은, 탄탈럼, 또는 텅스텐으로 이루어진 단일 금속, 또는 이것을 주성분으로 함유한 합금을 단층 구조 또는 적층 구조로 형성하여 사용할 수 있다. 예를 들어, 실리콘을 함유한 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층한 2층 구조, 텅스텐막 위에 티타늄막을 적층한 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층한 2층 구조, 티타늄막 또는 질화 티타늄막과 이 티타늄막 또는 질화 티타늄막 위에 중첩되도록 알루미늄막 또는 구리막을 적층하고 이 위에 티타늄막 또는 질화 티타늄막을 더 형성한 3층 구조, 몰리브덴막 또는 질화 몰리브덴막과 이 몰리브덴막 또는 질화 몰리브덴막 위에 중첩되도록 알루미늄막 또는 구리막을 적층하고 이 위에 몰리브덴막 또는 질화 몰리브덴막을 더 형성한 3층 구조 등을 들 수 있다. 또한, 산화 인듐, 산화 주석, 또는 산화 아연을 함유한 투명 도전 재료를 사용하여도 좋다.
《절연층(106), 절연층(107)》
절연층(106)은 화학양론적 조성을 만족시키는 산소보다 많은 산소를 함유한 산화물 절연막을 사용하여 형성하는 것이 바람직하다. 화학양론적 조성을 만족시키는 산소보다 많은 산소를 함유한 산화물 절연막은 가열됨으로써 일부의 산소가 이탈된다. 화학양론적 조성을 만족시키는 산소보다 많은 산소를 함유한 산화물 절연막은 TDS(Thermal Desorption Spectroscopy) 분석에서, 산소 원자로 환산한 산소의 이탈량이 1.0×1018atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 산화물 절연막이다.
절연층(106)으로서는 산화 실리콘, 산화질화 실리콘 등을 사용할 수 있다.
또한, 절연층(106)은 나중에 절연층(107)을 형성할 때 산화물 반도체층(104)의 손상 완화막으로서도 기능한다.
또한, 절연층(106)과 산화물 반도체층(104) 사이에 산소를 투과시키는 산화물막을 제공하여도 좋다.
산소를 투과시키는 산화물막으로서는 산화 실리콘, 산화질화 실리콘 등을 사용할 수 있다. 또한, 본 명세서에 있어서, 산화질화 실리콘막이란, 질소보다 산소를 많이 함유한 조성의 막을 뜻하고, 질화산화 실리콘막이란, 산소보다 질소를 많이 함유한 조성의 막을 뜻한다.
절연층(107)은 산소, 수소, 물 등에 대한 블로킹 효과를 갖는 절연막을 사용할 수 있다. 절연층(106) 위에 절연층(107)을 제공함으로써, 산화물 반도체층(104)으로부터 산소가 외부로 확산되거나, 외부로부터 산화물 반도체층(104)으로 수소나 물 등이 침입하는 것을 방지할 수 있다. 산소, 수소, 물 등에 대한 블로킹 효과를 갖는 절연막으로서는 질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄 등이 있다.
<트랜지스터의 제작 방법 예>
이어서, 도 10에 예시한 트랜지스터(100)의 제작 방법의 일례에 대해서 설명한다.
우선, 도 11의 (A)에 도시한 바와 같이 기판(101) 위에 게이트 전극(102)을 형성하고 게이트 전극(102) 위에 절연층(103)을 형성한다.
여기서는 기판(101)으로서 유리 기판을 사용한다.
《게이트 전극의 형성》
게이트 전극(102)의 형성 방법을 이하에서 제시한다. 우선, 스퍼터링법, CVD법, 증착법 등에 의해 도전막을 형성하고, 도전막 위에 제 1 포토 마스크를 이용하여 포토리소그래피 공정에 의해 레지스트 마스크를 형성한다. 다음에, 이 레지스트 마스크를 이용하여 도전막의 일부를 에칭하여 게이트 전극(102)을 형성한다. 이 후에 레지스트 마스크를 제거한다.
또한, 게이트 전극(102)은 상기 형성 방법 대신에, 전해 도금법, 인쇄법, 잉크젯법 등으로 형성하여도 좋다.
《게이트 절연층의 형성》
절연층(103)은 스퍼터링법, CVD법, 증착법 등에 의해 형성한다.
절연층(103)으로서 산화 실리콘막, 산화질화 실리콘막, 또는 질화산화 실리콘막을 형성하는 경우, 원료 가스로서는, 실리콘을 함유한 퇴적성 기체 및 산화성 기체를 사용하는 것이 바람직하다. 실리콘을 함유한 퇴적성 기체의 대표적인 예로서는, 실레인, 다이실레인, 트라이실레인, 불화 실레인 등이 있다. 산화성 기체로서는, 산소, 오존, 일산화 이질소, 이산화질소 등이 있다.
또한, 절연층(103)으로서 질화 실리콘막을 형성하는 경우, 2단계의 형성 방법을 사용하는 것이 바람직하다. 먼저, 실레인, 질소, 및 암모니아의 혼합 가스를 원료 가스로서 사용한 플라즈마 CVD법에 의해, 결함이 적은 제 1 질화 실리콘막을 형성한다. 다음에, 원료 가스를 실레인 및 질소의 혼합 가스로 전환하여, 수소 농도가 적고 수소를 블로킹할 수 있는 제 2 질화 실리콘막을 형성한다. 이와 같은 형성 방법에 의해, 절연층(103)으로서, 결함이 적고 수소 블로킹성을 갖는 질화 실리콘막을 형성할 수 있다.
또한, 절연층(103)으로서 산화 갈륨막을 형성하는 경우, MOCVD(Metal Organic Chemical Vapor Deposition)법을 이용하여 형성할 수 있다.
《산화물 반도체층의 형성》
다음에, 도 11의 (B)에 도시한 바와 같이 절연층(103) 위에 산화물 반도체층(104)을 형성한다.
산화물 반도체층(104)의 형성 방법을 이하에서 제시한다. 우선, 실시형태 5에서 설명하는 방법에 의해 산화물 반도체막을 형성한다. 이어서, 산화물 반도체막 위에 제 2 포토 마스크를 이용하여 포토리소그래피 공정에 의해 레지스트 마스크를 형성한다. 다음에, 이 레지스트 마스크를 이용하여 산화물 반도체막의 일부를 에칭하여 산화물 반도체층(104)을 형성한다. 이 후, 레지스트 마스크를 제거한다.
이 후에 열처리를 수행하여도 좋다. 열처리를 수행하는 경우에는 산소를 함유한 분위기하에서 수행하는 것이 바람직하다.
상술한 실시형태에 기재된 산화물 반도체층은 스퍼터링법에 의해 형성할 수 있지만, 다른 방법, 예를 들어, 열CVD법에 의해 형성하여도 좋다. 예를 들어, 열CVD법으로서 MOCVD(Metal Organic Chemical Vapor Deposition)법이나 ALD(Atomic Layer Deposition)법을 사용하여도 좋다.
열CVD법은 플라즈마를 사용하지 않는 성막 방법이기 때문에 플라즈마 대미지로 인하여 결함이 생성되지 않는다는 장점을 갖는다.
열CVD법에 의한 성막은, 원료 가스와 산화제를 챔버 내에 동시에 공급하고, 챔버 내를 대기압하 또는 감압하로 하고, 기판 근방 또는 기판 위에서 반응시켜 기판 위에 퇴적시킴으로써 수행하여도 좋다.
또한, ALD법은 챔버 내를 대기압하 또는 감압하로 하고 반응시키기 위한 원료 가스를 순차적으로 챔버 내에 도입하고, 이 가스 도입 절차를 반복함으로써 성막하여도 좋다. 예를 들어, 각각 스위칭 밸브(고속 밸브라고도 부름)를 전환하여 2종류 이상의 원료 가스를 순차적으로 챔버에 공급한다. 즉, 복수 종류의 원료 가스가 혼합되지 않도록 제 1 원료 가스와 동시에 또는 제 1 원료 가스를 도입한 후에 불활성 가스(아르곤 또는 질소 등) 등을 도입하고 나서 제 2 원료 가스를 도입한다. 또한, 불활성 가스를 동시에 도입하는 경우 불활성 가스는 캐리어 가스가 되고, 또한, 제 2 원료 가스를 도입할 때에도 불활성 가스를 동시에 도입하여도 좋다. 또한, 불활성 가스의 도입 대신에 진공배기에 의해 제 1 원료 가스를 배출한 후, 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판 표면에 흡착됨으로써 제 1 층이 성막되고, 나중에 도입되는 제 2 원료 가스와 제 1 층이 반응함으로써 제 1 층 위에 제 2 층이 적층되어, 박막이 형성된다. 상기 가스 도입 절차를 제어하면서, 원하는 두께가 될 때까지 여러 번 반복함으로써, 뛰어난 스텝 커버리지를 갖는 박막을 형성할 수 있다. 박막의 두께는 가스 도입 절차의 반복 횟수에 따라 조절이 가능하기 때문에 막 두께를 정밀하게 조절할 수 있어 ALD법은 미세한 FET를 제작하는 경우에 적합하다.
예를 들어, MOCVD를 이용하는 성막 장치에 의해 In-Ga-Zn-O막을 형성하는 경우에는 트라이메틸인듐, 트라이메틸갈륨, 및 다이메틸아연을 사용한다. 또한 트라이메틸인듐의 화학식은 In(CH3)3이다. 또한 트라이메틸갈륨의 화학식은 Ga(CH3)3이다. 또한 다이메틸아연의 화학식은 Zn(CH3)2이다. 또한, 이 조합에 한정되지 않고 트라이메틸갈륨 대신에 트라이에틸갈륨(화학식 Ga(C2H5)3)을 사용할 수도 있고, 다이메틸아연 대신에 다이에틸아연(화학식 Zn(C2H5)2)을 사용할 수도 있다.
예를 들어, ALD를 이용하는 성막 장치에 의해 산화물 반도체층, 예를 들어, In-Ga-Zn-O막을 형성하는 경우에는 In(CH3)3가스와 O3가스를 순차적으로 반복하여 도입함으로써 InO2층을 형성한 후, Ga(CH3)3가스와 O3가스를 동시에 도입함으로써 GaO층을 형성한 후에, Zn(CH3)2가스와 O3가스를 동시에 도입함으로써 ZnO층을 형성한다. 또한, 이들 충의 순서는 상술한 예에 한정되지 않는다. 또한, 이들 가스를 혼합시킴으로써 In-Ga-O층, In-Zn-O층, Ga-Zn-O층 등의 혼합 화합물층을 형성하여도 좋다. 또한, O3가스 대신에 Ar 등 불활성 가스로 버블링되어 얻어진 H2O가스를 사용하여도 좋지만 H를 포함하지 않는 O3가스를 사용하는 것이 더 바람직하다. 또한, In(CH3)3가스 대신에 In(C2H5)3가스를 사용하여도 좋다. 또한, Ga(CH3)3가스 대신에 Ga(C2H5)3가스를 사용하여도 좋다. 또한 Zn(CH3)2가스를 사용하여도 좋다.
《한 쌍의 전극의 형성》
다음에, 도 11의 (C)에 도시한 바와 같이, 한 쌍의 전극(105a, 105b)을 형성한다.
한 쌍의 전극(105a, 105b)의 형성 방법을 이하에서 설명한다. 우선, 스퍼터링법, CVD법, 증착법 등에 의해 도전막을 형성한다. 다음에, 이 도전막 위에 제 3 포토 마스크를 이용하여 포토리소그래피 공정에 의해 레지스트 마스크를 형성한다. 다음에, 이 마스크를 이용하여 도전막의 일부를 에칭하여 한 쌍의 전극(105a, 105b)을 형성한다. 이 후에 레지스트 마스크를 제거한다.
또한, 도 11의 (B)에 도시한 바와 같이, 도전막을 에칭할 때 산화물 반도체층(104)의 상부의 일부가 에칭되어 박막화될 수 있다. 그러므로, 산화물 반도체층(104)을 형성할 때 산화물 반도체막의 두께를 미리 두껍게 설정하는 것이 바람직하다.
《절연층의 형성》
다음에, 도 11의 (D)에 도시한 바와 같이, 산화물 반도체층(104) 및 한 쌍의 전극(105a, 105b) 위에 절연층(106)을 형성하고, 이어서 절연층(106) 위에 절연층(107)을 형성한다.
절연층(106)으로서 산화 실리콘막 또는 산화질화 실리콘막을 형성하는 경우, 원료 가스로서는 실리콘을 함유한 퇴적성 기체 및 산화성 기체를 사용하는 것이 바람직하다. 실리콘을 함유한 퇴적성 기체의 대표적인 예로서는, 실레인, 다이실레인, 트라이실레인, 불화 실레인 등이 있다. 산화성 기체로서는, 산소, 오존, 일산화 이질소, 이산화질소 등이 있다.
예를 들어, 플라즈마 CVD 장치 중 진공 배기된 처리실 내에 재치(載置)된 기판을 180℃ 이상 260℃ 이하, 더 바람직하게는 200℃ 이상 240℃ 이하로 유지하고, 처리실에 원료 가스를 도입하여 처리실 내의 압력을 100Pa 이상 250Pa 이하, 더 바람직하게는 100Pa 이상 200Pa 이하로 하고, 처리실 내에 제공된 전극에 0.17W/cm2 이상 0.5W/cm2 이하, 더 바람직하게는 0.25W/cm2 이상 0.35W/cm2 이하의 고주파 전력을 공급하는 조건으로 산화 실리콘막 또는 산화질화 실리콘막을 형성한다.
성막 조건으로서, 상기 압력으로 유지된 처리실에 있어서 상기 파워 밀도의 고주파 전력을 공급함으로써, 플라즈마 중에서 원료 가스의 분해 효율이 높아져 산소 라디칼이 증가되고, 원료 가스의 산화가 진행되기 때문에, 산화물 절연막에서의 산소 함유량이 화학양론비보다 많아진다. 그러나, 기판 온도가 상기 온도이면, 실리콘과 산소의 결합력이 약하기 때문에, 가열에 의해 산소의 일부가 이탈된다. 이로써, 화학양론적 조성을 만족시키는 산소보다 많은 산소를 함유하고, 가열에 의해 산소의 일부가 이탈되는 산화물 절연막을 형성할 수 있다.
또한, 산화물 반도체층(104)과 절연층(106) 사이에 산화물 절연막을 제공하는 경우에는 절연층(106)의 형성 공정에서 상기 산화물 절연막이 산화물 반도체층(104)의 보호막으로 기능한다. 이로써, 산화물 반도체층(104)의 손상을 저감하면서, 파워 밀도가 높은 고주파 전력을 사용하여 절연층(106)을 형성할 수 있다.
예를 들어, 플라즈마 CVD 장치 중 진공 배기된 처리실 내에 재치된 기판을 180℃ 이상 400℃ 이하, 더 바람직하게는 200℃ 이상 370℃ 이하로 유지하고, 처리실에 원료 가스를 도입하여 처리실 내의 압력을 20Pa 이상 250Pa 이하, 더 바람직하게는 100Pa 이상 250Pa 이하로 하고, 처리실 내에 제공되는 전극에 고주파 전력을 공급하는 조건에 의해, 산화물 절연막으로서 산화 실리콘막 또는 산화질화 실리콘막을 형성할 수 있다. 또한, 처리실의 압력을 100Pa 이상 250Pa 이하로 함으로써, 상기 산화물 절연막을 형성할 때의 산화물 반도체층(104)의 손상을 저감할 수 있다.
산화물 절연막의 원료 가스로서는, 실리콘을 함유한 퇴적성 기체 및 산화성 기체를 사용하는 것이 바람직하다. 실리콘을 함유한 퇴적성 기체의 대표적인 예로서는, 실레인, 다이실레인, 트라이실레인, 불화 실레인 등이 있다. 산화성 기체로서는, 산소, 오존, 일산화 이질소, 이산화질소 등이 있다.
절연층(107)은 스퍼터링법, CVD법 등으로 형성할 수 있다.
절연층(107)으로서 질화 실리콘막 또는 질화산화 실리콘막을 형성하는 경우, 원료 가스로서는, 실리콘을 함유한 퇴적성 기체, 산화성 기체, 및 질소를 함유한 기체를 사용하는 것이 바람직하다. 실리콘을 함유한 퇴적성 기체의 대표적인 예로서는, 실레인, 다이실레인, 트라이실레인, 불화 실레인 등이 있다. 산화성 기체로서는, 산소, 오존, 일산화 이질소, 이산화질소 등이 있다. 질소를 함유한 기체로서는 질소, 암모니아 등이 있다.
상술한 공정에 의해, 트랜지스터(100)를 형성할 수 있다.
<트랜지스터(100)의 변형예>
이하에서는 트랜지스터(100)와 일부가 다른 트랜지스터의 구성예에 대해서 설명한다.
《변형예 1》
도 12의 (A)는 이하에서 예시하는 트랜지스터(110)의 단면 개략도이다. 트랜지스터(110)는 산화물 반도체층의 구성이 트랜지스터(100)와 다르다.
트랜지스터(110)가 구비한 산화물 반도체층(114)은 산화물 반도체층(114a)과 산화물 반도체층(114b)이 적층되어 구성된다.
또한, 산화물 반도체층(114a)과 산화물 반도체층(114b) 간의 경계는 불명확한 경우가 있기 때문에, 도 12의 (A) 등의 도면에는 이들 사이의 경계를 파선으로 도시하였다.
산화물 반도체층(114a) 및 산화물 반도체층(114b) 중 하나 또는 양쪽 모두에 본 발명의 일 형태에 따른 산화물 반도체막을 사용할 수 있다.
예를 들어, 산화물 반도체층(114a)에는 대표적으로는 In-Ga계 산화물, In-Zn계 산화물, In-M-Zn계 산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)을 사용한다. 또한, 산화물 반도체층(114a)에 In-M-Zn계 산화물이 사용될 때, In과 M의 원자수비는 바람직하게는 In이 50atomic% 미만, M이 50atomic% 이상, 더 바람직하게는 In이 25atomic% 미만, M이 75atomic% 이상으로 한다. 또한, 예를 들어 산화물 반도체층(114a)에는 에너지갭이 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상인 재료를 사용한다.
예를 들어, 산화물 반도체층(114b)은 In 또는 Ga를 함유하며, 대표적으로는 In-Ga계 산화물, In-Zn계 산화물, In-M-Zn계 산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)이고, 또한 산화물 반도체층(114a)보다 전도대 하단의 에너지가 진공 준위에 가깝고, 대표적으로는 산화물 반도체층(114b)의 전도대 하단의 에너지와 산화물 반도체층(114a)의 전도대 하단의 에너지의 차이가 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상이고, 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하인 것이 바람직하다.
또한, 예를 들어 산화물 반도체층(114b)이 In-M-Zn계 산화물일 때, In과 M의 원자수비는 바람직하게는 In이 25atomic% 이상, M이 75atomic% 미만, 더 바람직하게는 In이 34atomic% 이상, M이 66atomic% 미만으로 한다.
예를 들어, 산화물 반도체층(114a)으로서 원자수비가 In:Ga:Zn=1:1:1 또는 In:Ga:Zn=3:1:2인 In-Ga-Zn계 산화물을 사용할 수 있다. 또한, 산화물 반도체층(114b)으로서 원자수비가 In:Ga:Zn=1:3:2, In:Ga:Zn=1:6:4, 또는 In:Ga:Zn=1:9:6인 In-Ga-Zn계 산화물을 사용할 수 있다. 다만, 산화물 반도체층(114a) 및 산화물 반도체층(114b)의 원자수비는 각각 오차로서 상기 원자수비의 플러스 마이너스 20%의 변동을 포함한다.
상층에 제공되는 산화물 반도체층(114b)에 스테빌라이저로서 기능하는 Ga의 함유량이 많은 산화물을 사용함으로써, 산화물 반도체층(114a) 및 산화물 반도체층(114b)으로부터의 산소 방출을 억제할 수 있다.
다만, 이것에 한정되지 않으며, 필요한 트랜지스터의 반도체 특성 및 전기적 특성(전계 효과 이동도, 문턱 전압 등)에 따라 적절한 조성을 갖는 것을 사용하면 좋다. 또한 필요한 트랜지스터의 반도체 특성을 얻기 위해서 산화물 반도체층(114a), 산화물 반도체층(114b)의 캐리어 밀도, 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 값으로 하는 것이 바람직하다.
또한, 상기에 있어서 산화물 반도체층(114)으로서 2개의 산화물 반도체층이 적층된 구성을 예시하였지만, 3개 이상의 산화물 반도체층을 적층하는 구성으로 하여도 좋다.
《변형예 2》
도 12의 (B)는 이하에서 예시하는 트랜지스터(120)의 단면 개략도이다. 트랜지스터(120)는 산화물 반도체층의 구성이 트랜지스터(100) 및 트랜지스터(110)와 다르다.
트랜지스터(120)가 구비하는 산화물 반도체층(124)은 산화물 반도체층(124a), 산화물 반도체층(124b), 산화물 반도체층(124c)이 순차적으로 적층되어 구성된다.
산화물 반도체층(124a) 및 산화물 반도체층(124b)은 절연층(103) 위에 적층되어 제공된다. 또한, 산화물 반도체층(124c)은 산화물 반도체층(124b)의 상면, 및 한 쌍의 전극(105a, 105b)의 상면 및 측면에 접촉하도록 제공된다.
산화물 반도체층(124a), 산화물 반도체층(124b), 산화물 반도체층(124c) 중 어느 하나, 어느 2개, 또는 모두에 실시형태 5에서 설명한 산화물 반도체막을 사용할 수 있다.
예를 들어, 산화물 반도체층(124b)에, 변형예 1에서 예시한 산화물 반도체층(114a)과 같은 구성을 사용할 수 있다. 또한, 예를 들어 산화물 반도체층(124a), 산화물 반도체층(124c)에, 변형예 1에서 예시한 산화물 반도체층(114b)과 같은 구성을 사용할 수 있다.
예를 들어, 산화물 반도체층(124b)의 하층에 제공되는 산화물 반도체층(124a) 및 상층에 제공되는 산화물 반도체층(124c)에 스테빌라이저로서 기능하는 Ga의 함유량이 많은 산화물을 사용함으로써, 산화물 반도체층(124a), 산화물 반도체층(124b), 및 산화물 반도체층(124c)으로부터 산소가 방출되는 것을 억제할 수 있다.
또한, 예를 들어 산화물 반도체층(124b)에 주로 채널이 형성되는 경우에는 산화물 반도체층(124b)에 In의 함유량이 많은 산화물을 사용하고, 산화물 반도체층(124b)과 접촉하도록 한 쌍의 전극(105a, 105b)을 제공함으로써 트랜지스터(120)의 온 전류를 증대시킬 수 있다.
<트랜지스터의 다른 구성예>
이하에서는 본 발명의 일 형태에 따른 산화물 반도체막을 적용할 수 있는 상부 게이트형(top-gate) 트랜지스터의 구성예에 대해서 설명한다.
또한, 이하에서, 상기와 같은 구성 또는 같은 기능을 갖는 구성 요소에는 동일한 부호를 붙이고 중복되는 설명은 생략한다.
《구성예》
도 13의 (A)는 이하에서 예시하는 상부 게이트형 트랜지스터(150)의 단면 개략도이다.
트랜지스터(150)는 절연층(151)이 제공된 기판(101) 위에 제공된 산화물 반도체층(104)과, 산화물 반도체층(104)의 상면에 접촉하는 한 쌍의 전극(105a, 105b)과, 산화물 반도체층(104) 및 한 쌍의 전극(105a, 105b) 위에 제공된 절연층(103)과, 절연층(103) 위에 산화물 반도체층(104)과 중첩되도록 제공된 게이트 전극(102)을 갖는다. 또한, 절연층(103) 및 게이트 전극(102)을 덮도록 절연층(152)이 제공되어 있다.
트랜지스터(150)의 산화물 반도체층(104)에 실시형태 5에서 설명한 산화물 반도체막을 사용할 수 있다.
절연층(151)은 기판(101)으로부터 산화물 반도체층(104)으로 불순물이 확산되는 것을 억제하는 기능을 갖는다. 예를 들어, 상기 절연층(107)과 같은 구성을 사용할 수 있다. 또한, 절연층(151)은 필요 없으면 제공하지 않아도 좋다.
절연층(152)에는 절연층(107)과 마찬가지로 산소, 수소, 물 등에 대한 블로킹 효과를 갖는 절연막을 적용할 수 있다. 또한, 절연층(152)은 필요 없으면 제공하지 않아도 좋다.
《변형예》
이하에서는 트랜지스터(150)와는 일부가 다른 트랜지스터의 구성예에 대해서 설명한다.
도 13의 (B)는 이하에서 예시하는 트랜지스터(160)의 단면 개략도이다. 트랜지스터(160)는 산화물 반도체층의 구성이 트랜지스터(150)와 다르다.
트랜지스터(160)가 구비하는 산화물 반도체층(164)은 산화물 반도체층(164a), 산화물 반도체층(164b), 산화물 반도체층(164c)이 순차적으로 적층되어 구성된다.
산화물 반도체층(164a), 산화물 반도체층(164b), 산화물 반도체층(164c) 중 어느 하나, 어느 2개, 또는 모두에 본 발명의 일 형태에 따른 산화물 반도체막을 적용할 수 있다.
예를 들어, 산화물 반도체층(164b)에는 변형예 1에서 예시한 산화물 반도체층(114a)과 같은 구성을 사용할 수 있다. 또한, 예를 들어 산화물 반도체층(164a), 산화물 반도체층(164c)에는 변형예 1에서 예시한 산화물 반도체층(114b)과 같은 구성을 사용할 수 있다.
예를 들어, 산화물 반도체층(164b)의 하층에 제공되는 산화물 반도체층(164a) 및 상층에 제공되는 산화물 반도체층(164c)에 스테빌라이저로서 기능하는 Ga의 함유량이 많은 산화물을 사용함으로써, 산화물 반도체층(164a), 산화물 반도체층(164b), 및 산화물 반도체층(164c)으로부터 산소가 방출되는 것을 억제할 수 있다.
여기서, 산화물 반도체층(164)을 형성할 때, 산화물 반도체층(164c)과 산화물 반도체층(164b)을 에칭하여 가공함으로써, 산화물 반도체층(164a)이 되는 산화물 반도체막을 노출시키고, 이 후 드라이 에칭법에 의해 이 산화물 반도체막을 가공하여 산화물 반도체층(164a)을 형성하는 경우에, 이 산화물 반도체막의 반응 생성물이 산화물 반도체층(164b) 및 산화물 반도체층(164c)의 측면에 부착되어 측벽 보호층(rabbit ear라고도 불림)이 형성될 수 있다. 또한, 이 반응 생성물은 스퍼터링 현상에 인해 부착될 뿐만 아니라, 드라이 에칭 시의 플라즈마로 인해 부착될 경우도 있다.
도 13의 (C)는 상술한 바와 같이 하여 산화물 반도체층(164)의 측면에 측벽 보호층(164d)이 형성된 경우의 트랜지스터(160)의 단면 개략도이다.
측벽 보호층(164d)은 주로 산화물 반도체층(164a)과 동일한 재료를 포함한다. 또한, 측벽 보호층(164d)에는 산화물 반도체층(164a)의 하층에 제공되는 층(여기서는 절연층(151))의 성분(예를 들어 실리콘)을 함유하는 경우가 있다.
또한, 도 13의 (C)에 도시한 바와 같이, 산화물 반도체층(164b)의 측면을 측벽 보호층(164d)으로 덮어 한 쌍의 전극(105a, 105b)과 접촉하지 않는 구성으로 함으로써, 특히 채널이 주로 산화물 반도체층(164b)에 형성되는 경우에, 트랜지스터가 오프 상태일 때의 의도하지 않은 누설 전류의 발생을 억제하여 우수한 오프 특성을 갖는 트랜지스터를 실현할 수 있다. 또한, 측벽 보호층(164d)으로서 스테빌라이저로서 기능하는 Ga의 함유량이 많은 재료를 사용함으로써, 산화물 반도체층(164b)의 측면으로부터 산소가 이탈되는 것을 효과적으로 억제하여 안정성이 우수한 전기적 특성을 갖는 트랜지스터를 실현할 수 있다.
본 실시형태는 본 명세서에 기재된 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 7)
본 실시형태에서는 입력 수단으로서 터치 센서(접촉 검출 장치)가 표시부와 중첩되도록 제공된 터치 패널의 구성에 대해서 도 14 및 도 15를 참조하여 설명한다. 다만, 상술한 실시형태와 중복되는 부분에 대해서는 설명을 생략하는 경우가 있다.
도 14의 (A)는 본 실시형태에서 예시하는 터치 패널(400)의 사시 개략도이다. 또한, 도 14에는 명료화를 위해서 대표적인 구성 요소만을 도시하였다. 도 14의 (B)는 터치 패널(400)을 전개한 사시 개략도이다.
도 15는 도 14의 (A)에 도시한 터치 패널(400)의 X1-X2 부분의 단면도이다.
터치 패널(400)은 제 1 기판(401)과 제 2 기판(402) 사이에 표시부(411)를 구비하고, 제 2 기판(402)과 제 3 기판(403) 사이에 터치 센서(430)를 구비한다.
제 1 기판(401)은 표시부(411), 표시부(411)와 전기적으로 접속되는 복수의 배선(406)을 구비한다. 복수의 배선(406)은 제 1 기판(401)의 외주부까지 리드되어 일부가 외부 접속 전극(405)을 구성한다. 외부 접속 전극(405)은 FPC(404)와 전기적으로 접속된다.
<터치 센서>
제 3 기판(403)은 터치 센서(430)와, 터치 센서(430)와 전기적으로 접속되는 복수의 배선(417)을 구비한다. 터치 센서(430)는 제 3 기판(403)의 제 2 기판(402)과 대향하는 면 측에 제공된다. 또한, 복수의 배선(417)은 제 3 기판(403)의 외주부까지 리드되어 일부가 FPC(415)와 전기적으로 접속되기 위한 외부 접속 전극(416)을 구성한다. 또한, 도 14의 (B)에는 명료화를 위해서 제 3 기판(403)의 뒷면 측(지면 안측)에 제공되는 터치 센서(430)의 전극이나 배선 등을 실선으로 도시하였다.
본 실시형태에서는 투영형 정전 용량 방식의 터치 센서를 적용하는 예를 제시한다. 다만, 이것에 한정되지 않는다. 손가락 등의 검지 대상이 표시 소자가 제공된 측과는 반대측으로부터 근접하거나 터치하는 것을 검지하는 센서를 적용할 수 있다.
터치 센서로서는 정전 용량 방식의 터치 센서를 사용하는 것이 바람직하다. 정전 용량 방식의 터치 센서로서는 표면형 정전 용량 방식, 투영형 정전 용량 방식 등이 있고, 투영형 정전 용량 방식으로서는 주로 구동 방식에 따라 자기 용량 방식, 상호 용량 방식 등이 있다. 상호 용량 방식을 사용하면, 다점 동시 검출이 가능하게 되기 때문에 바람직하다.
이하에서는 투영형 정전 용량 방식의 터치 센서를 적용하는 경우에 대해서 설명한다.
도 14의 (B)에 도시한 터치 센서(430)는 투영형 정전 용량 방식의 터치 센서의 일례이다. 터치 센서(430)는 전극(421)과 전극(422)을 갖는다. 전극(421)과 전극(422)은 각각 복수의 배선(417) 중 어느 것과 전기적으로 접속된다.
여기서, 전극(422)의 형상은 도 14의 (A) 및 (B)에 도시한 바와 같이 복수의 사변형이 일방향으로 연속된 형상이다. 또한, 전극(421)의 형상은 사변형이고, 전극(422)이 연장된 방향과 교차되는 방향으로 일렬로 정렬된 복수의 전극(421) 각각이 배선(432)에 의해 전기적으로 접속되어 있다. 이 때, 전극(422)과 배선(432)의 교차부의 면적이 가능한 한 작게 되도록 배치하는 것이 바람직하다. 이와 같은 형상으로 함으로써 전극이 제공되지 않는 영역의 면적을 축소시킬 수 있고 상기 전극의 유무에 따른 투과율의 차이에 의해 생기는, 터치 센서(430)를 투과하는 광의 휘도 편차를 저감할 수 있다.
또한, 전극(421) 및 전극(422)의 형상은 이것에 한정되지 않으며, 다양한 형상을 가질 수 있다. 예를 들어 복수의 전극(421)을 가능한 한 틈이 생기지 않게 배치하고, 절연층을 개재(介在)하여 복수의 전극(422)을 전극(421)과 중첩되지 않은 영역이 생기도록 각각 이격하여 제공하는 구성으로 하여도 좋다. 이 때, 인접된 2개의 전극(422) 사이에 이들과 전기적으로 절연된 더미 전극을 제공하면 투과율이 다른 영역의 면적을 축소시킬 수 있어 바람직하다.
터치 센서(430)의 구성을 도 15를 사용하여 설명한다.
제 2 기판(402) 위에는 터치 센서가 제공되어 있다. 터치 센서는 제 3 기판(403)의 한쪽 면에 절연층(424)을 개재하여 센서층(440)이 제공되고, 센서층(440)은 접착층(434)을 개재하여 제 2 기판(402)과 접합된다.
센서층(440)을 제 3 기판(403) 위에 형성한 후, 접착층(434)을 사용하여 제 2 기판(402)과 센서층(440)을 접합한다. 이 방법으로 표시 패널에 터치 센서를 중첩하여 제공함으로써 터치 패널을 제작할 수 있다.
절연층(424)은 예를 들어, 산화 실리콘 등 산화물을 사용할 수 있다. 절연층(424)에 접촉하도록, 투광성을 갖는 전극(421) 및 전극(422)이 제공되어 있다. 전극(421) 및 전극(422)은 제 3 기판(403) 위에 형성된 절연층(424) 위에 스퍼터링법에 의해 도전막을 형성한 후, 포토리소그래피법 등 공지의 패터닝 기술을 이용하여 필요 없는 부분을 제거함으로써 형성된다. 투광성을 갖는 도전성 재료로서는 산화 인듐, 인듐 주석 산화물, 인듐 아연 산화물, 산화 아연, 갈륨이 첨가된 산화 아연 등 도전성 산화물을 사용할 수 있다.
전극(421) 또는 전극(422)에는 배선(438)이 전기적으로 접속되어 있다. 배선(438)의 일부는 FPC(415)와 전기적으로 접속된 외부 접속 전극으로서 기능한다. 배선(438)으로서는, 예를 들어 알루미늄, 금, 백금, 은, 니켈, 티타늄, 텅스텐, 크롬, 몰리브덴, 철, 코발트, 구리, 또는 팔라듐 등의 금속 재료나, 이 금속 재료를 포함한 합금 재료를 사용할 수 있다.
전극(422)은 일방향으로 연장된 스트라이프상으로 복수로 제공된다. 또한, 전극(421)은 하나의 전극(422)을 한 쌍의 전극(421) 사이에 끼우도록 제공되고, 복수의 전극(421)을 전기적으로 접속시키는 배선(432)이 전극(422)과 교차하도록 제공된다. 여기서, 하나의 전극(422)과, 배선(432)에 의해 서로 전기적으로 접속된 복수의 전극(421)은 반드시 직교되어 제공될 필요는 없고, 이들이 이루는 각도가 90° 미만이라도 좋다.
또한, 전극(421) 및 전극(422)을 덮도록 절연층(433)이 제공된다. 절연층(433)에 사용하는 재료로서는, 예를 들어 아크릴, 에폭시 등의 수지, 실록산 결합을 갖는 수지뿐만 아니라, 산화 실리콘, 산화질화 실리콘, 산화 알루미늄 등 무기 절연 재료를 사용할 수도 있다. 또한, 절연층(433)에는 전극(421)에 도달하는 개구부가 형성되고 이 개구부에 전극(421)과 전기적으로 접속되는 배선(432)이 제공되어 있다. 배선(432)은 전극(421) 및 전극(422)과 같은 투광성의 도전성 재료를 사용하면, 터치 패널의 개구율이 높아지기 때문에 바람직하다. 또한, 배선(432)에 전극(421) 및 전극(422)과 같은 재료를 사용하여도 좋지만, 도전성이 더 높은 재료를 사용하는 것이 바람직하다.
또한, 절연층(433) 및 배선(432)을 덮는 절연층이 제공되어도 좋다. 이 절연층은 보호층으로서 기능시킬 수 있다.
또한, 절연층(433)(및 보호층으로서 기능하는 절연층)에는 배선(438)에 도달하는 개구가 형성되고, 이 개구에 제공된 접속층(439)에 의해 FPC(415)와 배선(438)이 전기적으로 접속되어 있다. 접속층(439)으로서는 공지의 이방성 도전 필름(ACF: Anisotropic Conductive Film)이나 이방성 도전 페이스트(ACP: Anisotropic Conductive Paste) 등을 사용할 수 있다.
센서층(440)과 제 2 기판(402)을 접착하는 접착층(434)은 투광성을 갖는 것이 바람직하다. 예를 들어, 열경화성 수지나 자외선 경화 수지를 사용할 수 있고, 구체적으로는 아크릴 수지, 우레탄 수지, 에폭시 수지, 또는 실록산 결합을 갖는 수지 등을 사용할 수 있다.
<표시부>
표시부(411)는 복수의 화소를 갖는 화소부(413)를 갖는다. 표시부(411)의 화소부(413)에 적용할 수 있는 표시 소자로서는 유기 EL 소자나 액정 소자뿐만 아니라, 전기 영동 방식이나 전자 분류체 방식 등에 의해 표시를 수행하는 표시 소자 등 다양한 표시 소자를 사용할 수 있다.
이하에서는 표시 소자로서 액정 소자를 사용하는 경우에 대해서 설명한다.
액정(431)은 제 1 기판(401)과 제 2 기판(402) 사이에 끼워진 상태로 밀봉재(436)에 의해 밀봉된다. 또한, 밀봉재(436)는 스위칭 소자층(437)이나 컬러 필터층(435)을 둘러싸도록 제공되어 있다.
밀봉재(436)로서는 열경화성 수지나 자외선 경화 수지를 사용할 수 있고, 아크릴 수지, 우레탄 수지, 에폭시 수지, 또는 실록산 결합을 갖는 수지 등 유기 수지를 사용할 수 있다. 또한, 밀봉재(436)는 저융점 유리를 포함하는 글라스 프릿에 의해 형성되어도 좋다. 또한, 밀봉재(436)는 상기 유기 수지와 글라스 프릿을 조합하여 형성되어도 좋다. 예를 들어, 액정(431)에 접촉하여 상기 유기 수지를 제공하고, 이 외측에 글라스 프릿을 제공함으로써, 외부로부터 액정으로 물 등이 혼입되는 것을 억제할 수 있다.
표시부(411)는 소스 구동 회로(412s) 및 게이트 구동 회로(412g)를 구비하고, 제 1 기판(401)과 제 2 기판(402) 사이에 액정(431)과 함께 밀봉되어 있다.
도 14의 (B)에는 소스 구동 회로(412s)가 화소부(413)의 양쪽에 하나씩 총 2개 배치되는 구성이 예시되어 있지만, 하나의 소스 구동 회로(412s)가 화소부(413)의 한쪽 변을 따라 배치되는 구성으로 하여도 좋다.
스위칭 소자층(437)이 제 1 기판(401) 위에 제공되어 있다(도 15 참조). 스위칭 소자층(437)은 적어도 트랜지스터를 갖고, 트랜지스터 외에 용량 소자 등 다른 소자를 가져도 좋다. 또한, 스위칭 소자층(437)은 구동 회로(게이트 구동 회로, 소스 구동 회로) 등의 회로 외에 배선이나 전극 등을 포함하여도 좋다.
제 2 기판(402)의 한쪽 면에는 컬러 필터층(435)이 제공되어 있다. 컬러 필터층(435)은 액정 소자와 중첩되는 컬러 필터를 갖는다. 컬러 필터층(435)에 R(적색), G(녹색), B(청색)의 3가지 색깔의 컬러 필터를 제공하는 구성으로 하면, 풀 컬러 액정 패널로 할 수 있다.
컬러 필터층(435)은 예를 들어, 안료를 포함한 감광성 재료를 사용하여 포토리소그래피 공정에 의하여 형성된다. 또한, 컬러 필터층(435)으로서 서로 다른 색깔의 컬러 필터 사이에 블랙 매트릭스를 제공하여도 좋다. 또한, 컬러 필터나 블랙 매트릭스를 덮는 오버 코트를 제공하여도 좋다.
또한, 사용하는 액정 소자의 구성에 따라, 컬러 필터층(435) 위에 액정 소자의 전극 중 하나를 형성하여도 좋다. 또한, 상기 전극은 나중에 형성되는 액정 소자의 일부가 된다. 또한, 상기 전극 위에 배향막이 제공되어도 좋다.
액정(431)을 끼우도록 한 쌍의 편광판(445)이 제공되어 있다. 구체적으로는, 제 1 기판(401)과 제 3 기판(403)에 제공되어 있다.
편광판(445)으로서는, 공지의 편광판을 사용하면 좋고, 자연광이나 원형 편광으로부터 직선 편광을 형성할 수 있는 재료를 사용하여 형성한다. 예를 들어, 이색성 물질을 일정 방향으로 배치하여 얻어진, 광학적 이방성을 갖는 재료를 사용할 수 있다. 예를 들어 요오드계 화합물 등을 폴리비닐알코올 등의 필름에 흡착시키고, 이것을 일방향으로 연장시킴으로써 제작할 수 있다. 또한, 이색성 물질로서는 요오드계 화합물 외에 염료계 화합물 등이 사용된다. 편광판(445)에는 막 형상, 필름 형상, 시트 형상, 또는 판 형상의 재료를 사용할 수 있다.
본 실시형태는 본 명세서에 기재된 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 8)
본 실시형태에서는 본 발명의 일 형태에 따른 전자 기기에 대해서 설명한다. 구체적으로는 본 발명의 일 형태에 따른 표시 장치를 갖는 전자 기기에 대해서 도 16을 사용하여 설명한다.
표시 장치를 적용한 전자 기기로서는 예를 들어, 컴퓨터, 디지털 카메라, 디지털 비디오 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대 정보 단말, 음향 재생 장치 등을 들 수 있다. 이들 전자 기기의 구체적인 예를 도 16에 도시하였다.
도 16의 (A)는 컴퓨터이며, 본체(7201), 하우징(7202), 표시부(7203), 키보드(7204), 외부 접속 포트(7205), 포인팅 디바이스(7206) 등을 포함한다. 또한, 컴퓨터는 연산 장치가 처리한 결과를 표시부(7203)에 표시한다.
도 16의 (B)는 휴대 전화기의 일례이다. 휴대 전화기(7400)는 하우징(7401)에 조합된 표시부(7402) 이외에, 조작 버튼(7403), 외부 접속 포트(7404), 스피커(7405), 마이크(7406) 등을 구비한다. 또한, 휴대 전화기(7400)는 연산 장치가 처리한 결과를 표시부(7402)에 표시한다.
도 16의 (B)에 도시한 휴대 전화기(7400)는 표시부(7402)를 손가락 등으로 터치함으로써 정보를 입력할 수 있다. 또한, 전화를 걸거나 메일을 작성하는 등의 조작은 표시부(7402)를 손가락 등으로 터치함으로써 행할 수 있다.
표시부(7402)의 화면은 주로 3가지 모드가 있다. 제 1 모드는 화상 표시를 주로 수행하는 표시 모드이고, 제 2 모드는 문자 등의 정보 입력을 주로 수행하는 입력 모드이다. 제 3 모드는 표시 모드와 입력 모드의 2개의 모드가 혼합한 표시+입력 모드이다.
예를 들어, 전화를 걸거나 메일을 작성하는 경우에는, 표시부(7402)를 문자의 입력을 주로 수행하는 문자 입력 모드로 하여, 화면에 표시시킨 문자의 입력 조작을 수행하면 좋다. 이 경우에, 키보드 또는 번호 버튼을 표시부(7402)의 화면의 대부분에 표시하는 것이 바람직하다.
또한, 휴대 전화기(7400) 내부에 자이로(gyroscope), 가속도 센서 등 기울기를 검출하는 센서를 갖는 검출 장치를 설치함으로써, 휴대 전화기(7400)의 방향(세로인지 가로인지)을 판단하여, 표시부(7402)의 화면 표시를 자동적으로 전환하도록 할 수 있다.
또한, 화면 모드는 표시부(7402)를 터치하거나 하우징(7401)의 조작 버튼(7403)을 조작함으로써 전환된다. 또한, 표시부(7402)에 표시되는 화상의 종류에 따라 전환하도록 할 수도 있다. 예를 들어, 표시부에 표시하는 화상 신호가 동영상의 데이터이면 표시 모드, 텍스트 데이터이면 입력 모드로 전환한다.
또한, 입력 모드에 있어서, 표시부(7402)의 광 센서에서 검출되는 신호를 검지하여, 표시부(7402)의 터치 조작에 의한 입력이 일정 기간 없는 경우에는, 화면의 모드를 입력 모드로부터 표시 모드로 전환하도록 제어하여도 좋다.
표시부(7402)는 이미지 센서로서 기능시킬 수도 있다. 예를 들어, 표시부(7402)를 손바닥이나 손가락으로 터치함으로써, 손바닥 무늬, 지문 등을 촬상(撮像)하여 본인 인증을 수행할 수 있다. 또한, 표시부에 근적외광을 발광하는 백라이트 또는 근적외광을 발광하는 센싱용 광원을 사용하면, 손가락 정맥, 손바닥 정맥 등을 촬상할 수도 있다.
도 16의 (C)는 폴더형 컴퓨터의 일례를 도시한 것이다. 폴더형 컴퓨터(7450)는 힌지(7454)로 접속된 하우징(7451L)과 하우징(7451R)을 구비한다. 또한, 조작 버튼(7453), 왼쪽 스피커(7455L) 및 오른쪽 스피커(7455R) 외에, 컴퓨터(7450)의 측면에는 외부 접속 포트(7456)(도시되지 않음)를 구비한다. 또한, 하우징(7451L)에 제공된 표시부(7452L)와 하우징(7451R)에 제공된 표시부(7452R)가 서로 대향하도록 힌지(7454)를 접음으로써 표시부를 하우징으로 보호할 수 있다.
표시부(7452L)와 표시부(7452R)는 화상을 표시하는 것 이외에, 손가락 등으로 터치함으로써 정보를 입력할 수 있다. 예를 들어, 이미 설치된 프로그램을 가리키는 아이콘을 손가락으로 터치함으로써 선택하여 프로그램을 기동시킬 수 있다. 또는, 표시된 화상의 2개소를 터치한 상태로 손가락들 사이의 간격을 변화시킴으로써 화상을 확대 또는 축소할 수 있다. 또는, 표시된 화상의 1개소를 터치한 손가락을 이동시킴으로써 화상을 이동시킬 수 있다. 그리고, 키보드의 화상을 표시시켜, 표시된 문자나 기호를 손가락으로 터치하여 선택하고, 정보를 입력할 수도 있다.
또한, 컴퓨터(7450)에 자이로, 가속도 센서, GPS(Global Positioning System) 수신기, 지문 센서, 비디오 카메라를 탑재할 수도 있다. 예를 들어, 자이로, 가속도 센서 등 기울기를 검출하는 센서를 갖는 검출 장치를 제공함으로써, 컴퓨터(7450)의 방향(세로인지 가로인지)을 판단하여 표시하는 화면의 방향을 자동적으로 전환할 수 있다.
또한, 컴퓨터(7450)는 네트워크에 접속할 수 있다. 컴퓨터(7450)는 인터넷상의 정보를 표시할 수 있을 뿐만 아니라, 네트워크에 접속된 다른 전자 기기를 원격 조작하는 단말로서 이용할 수 있다.
또한, 본 실시형태는 본 명세서에 기재된 다른 실시형태와 적절히 조합할 수 있다.
100: 트랜지스터 101: 기판
102: 게이트 전극 103: 절연층
104: 산화물 반도체층 105a: 전극
105b: 전극 106: 절연층
107: 절연층 110: 트랜지스터
114: 산화물 반도체층 114a: 산화물 반도체층
114b: 산화물 반도체층 120: 트랜지스터
124: 산화물 반도체층 124a: 산화물 반도체층
124b: 산화물 반도체층 124c: 산화물 반도체층
150: 트랜지스터 151: 절연층
152: 절연층 160: 트랜지스터
164: 산화물 반도체층 164a: 산화물 반도체층
164b: 산화물 반도체층 164c: 산화물 반도체층
164d: 측벽 보호층 400: 터치 패널
401: 기판 402: 기판
403: 기판 404: FPC
405: 외부 접속 전극 406: 배선
411: 표시부 412g: 게이트 구동 회로
412s: 소스 구동 회로 413: 화소부
415: FPC 416: 외부 접속 전극
417: 배선 421: 전극
422: 전극 424: 절연층
430: 터치 센서 431: 액정
432: 배선 433: 절연층
434: 접착층 435: 컬러 필터층
436: 밀봉재 437: 스위칭 소자층
438: 배선 439: 접속층
440: 센서층 445: 편광판
500: 입력 수단 500_C: 신호
600: 정보 처리 장치 610: 제어부
611: 피드스루 보정 회로 612: 극성 결정 회로
615_C: 2차 제어 신호 615_V: 2차 화상 신호
620: 연산 장치 625_C: 1차 제어 신호
625_V: 1차 화상 신호 630: 표시부
631: 화소부 631a: 영역
631b: 영역 631c: 영역
631p: 화소 632: G구동 회로
632_G: G신호 633: S구동 회로
633_S: S신호 634: 화소 회로
634c: 용량 소자 634t: 트랜지스터
635: 표시 소자 635LC: 액정 소자
640: 표시 장치 650: 광 공급부
701: 연산 장치 702: 기억 장치
703: 그래픽 유닛 704: 표시 수단
930: 표시부 931: 화소부
931p: 화소 932: G구동 회로
933: S구동 회로 934: 화소 회로
934c: 용량 소자 934t: 트랜지스터
934tc: 기생 용량 935LC: 액정 소자
7201: 본체 7202: 하우징
7203: 표시부 7204: 키보드
7205: 외부 접속 포트 7206: 포인팅 디바이스
7400: 휴대 전화기 7401: 하우징
7402: 표시부 7403: 조작 버튼
7404: 외부 접속 포트 7405: 스피커
7406: 마이크로폰 7450: 컴퓨터
7451L: 하우징 7451R: 하우징
7452L: 표시부 7452R: 표시부
7453: 조작 버튼 7454: 힌지
7455L: 왼쪽 스피커 7455R: 오른쪽 스피커
7456: 외부 접속 포트

Claims (17)

  1. 표시 장치에 있어서,
    표시 소자와 트랜지스터를 포함하는 화소를 포함하는 표시부와;
    1차 화상 신호로부터 2차 화상 신호를 생성하고 상기 2차 화상 신호를 상기 표시부에 공급하는 제어부를 포함하고,
    상기 제어부는 상기 트랜지스터의 기생 용량에 기인하여 발생한 피드스루가 상쇄되도록 상기 1차 화상 신호를 보정하고,
    상기 2차 화상 신호의 진폭은 상기 보정된 1차 화상 신호의 전위와 기준 전위의 차이에 대응하는, 표시 장치.
  2. 제 1 항에 있어서,
    상기 표시 소자는 액정 표시 소자인, 표시 장치.
  3. 제 1 항에 있어서,
    상기 제어부는 상기 기준 전위를 기준으로 하여 상기 2차 화상 신호의 극성을 결정하는, 표시 장치.
  4. 제 1 항에 있어서,
    상기 제어부는 연산에 의해 예측된, 또는 상기 1차 화상 신호에 포함된 계조 정보에 기초한 경험적 데이터로부터 산출된 피드스루의 값에 기초하여 상기 1차 화상 신호를 보정하는, 표시 장치.
  5. 제 1 항에 있어서,
    상기 트랜지스터는 산화물 반도체층을 포함하는, 표시 장치.
  6. 연산 장치, 입력 수단, 및 제 1 항에 따른 표시 장치를 포함하는, 정보 처리 장치.
  7. 표시 장치에 있어서,
    제 1 구동 회로, 제 1 신호선, 제 2 구동 회로, 제 2 신호선, 및 표시 소자와 트랜지스터를 포함하는 화소를 포함하는 표시부와;
    피드스루 보정 회로 및 극성 결정 회로를 포함하는 제어부를 포함하고,
    상기 표시 소자는 제 1 전극 및 제 2 전극을 포함하고,
    상기 트랜지스터의 소스 및 드레인 중 하나는 상기 제 1 전극에 전기적으로 접속되고,
    상기 제 1 신호선은 상기 제 1 구동 회로 및 상기 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나에 전기적으로 접속되고,
    상기 제 2 신호선은 상기 제 2 구동 회로 및 상기 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 피드스루 보정 회로는 상기 트랜지스터의 기생 용량에 기인하여 발생한 피드스루가 상쇄되도록 1차 화상 신호를 보정하고 상기 제 1 구동 회로에 2차 화상 신호를 공급하고,
    상기 2차 화상 신호의 진폭은 상기 보정된 1차 화상 신호의 전위와 기준 전위의 차이에 대응하고,
    상기 극성 결정 회로는 상기 기준 전위를 기준으로 하여 상기 2차 화상 신호의 극성을 결정하는, 표시 장치.
  8. 제 7 항에 있어서,
    상기 표시 소자는 액정 표시 소자인, 표시 장치.
  9. 제 7 항에 있어서,
    상기 제어부는 상기 제 2 구동 회로에 제어 신호를 공급하고,
    상기 제어 신호는 상기 표시 장치의 모드를 제 1 모드와 제 2 모드 사이에서 전환하는 모드 전환 신호를 포함하고,
    상기 제 1 모드에서 상기 제 2 구동 회로는 상기 화소를 선택하기 위한 신호를 60Hz 이상 960Hz 미만의 빈도로 출력하고,
    상기 제 2 모드에서 상기 제 2 구동 회로는 상기 화소를 선택하기 위한 상기 신호를 0.28mHz 이상 1Hz 미만의 빈도로 출력하는, 표시 장치.
  10. 제 7 항에 있어서,
    상기 제 2 구동 회로는 상기 제 2 신호선에 구동 신호를 출력하고,
    상기 피드스루 보정 회로는 상기 극성 결정 회로에 의해 결정된 상기 2차 화상 신호의 상기 극성이 양인 경우에, 수학식 (1)로 산출된 피드스루 ΔV1을 상기 1차 화상 신호의 전위에 가산함으로써, 또한 상기 극성 결정 회로에 의해 결정된 상기 2차 화상 신호의 상기 극성이 음인 경우에, 수학식 (2)로 산출된 피드스루 ΔV2를 상기 1차 화상 신호의 상기 전위에 가산함으로써, 상기 2차 화상 신호를 생성하고,
    Figure pat00005
    수학식 (1)
    Figure pat00006
    수학식 (2)
    VgH는 상기 구동 신호의 HIGH 전위를, Vsc는 상기 기준 전위를, Vth는 상기 트랜지스터의 문턱 전압을 각각 나타내는, 표시 장치.
  11. 제 7 항에 있어서,
    상기 트랜지스터는 산화물 반도체층을 포함하는, 표시 장치.
  12. 연산 장치, 입력 수단, 및 제 7 항에 따른 표시 장치를 포함하는, 정보 처리 장치.
  13. 제 1 구동 회로, 제 1 신호선, 제 2 구동 회로, 제 2 신호선, 및 표시 소자와 트랜지스터를 포함하는 화소를 포함하는 표시부와, 제어부를 포함하는 표시 장치의 구동 방법에 있어서,
    상기 제어부에 1차 화상 신호를 입력하는 단계와;
    상기 1차 화상 신호로부터 2차 화상 신호를 생성하는 단계와;
    상기 제 1 구동 회로에 상기 2차 화상 신호를 공급하는 단계를 포함하고,
    상기 표시 소자의 제 1 전극은 상기 트랜지스터 및 상기 제 1 신호선을 통하여 상기 제 1 구동 회로에 전기적으로 접속되고,
    상기 표시 소자의 제 2 전극에 기준 전위가 공급되고,
    상기 제어부는 상기 트랜지스터의 기생 용량에 기인하여 발생한 피드스루가 상쇄되도록 상기 1차 화상 신호를 보정하고,
    상기 2차 화상 신호의 진폭은 상기 보정된 1차 화상 신호의 전위와 상기 기준 전위의 차이에 대응하고,
    상기 기준 전위를 기준으로 한 상기 2차 화상 신호의 극성은 프레임마다 반전되는, 표시 장치의 구동 방법.
  14. 제 13 항에 있어서,
    상기 제어부에 의해 상기 제 2 구동 회로에 제어 신호를 공급하는 단계를 더 포함하고,
    상기 제어 신호는 상기 표시 장치의 모드를 제 1 모드와 제 2 모드 사이에서 전환하는 모드 전환 신호를 포함하고,
    상기 제 1 모드에서 상기 제 2 구동 회로는 상기 화소를 선택하기 위한 신호를 60Hz 이상 960Hz 미만의 빈도로 출력하고,
    상기 제 2 모드에서 상기 제 2 구동 회로는 상기 화소를 선택하기 위한 상기 신호를 0.28mHz 이상 1Hz 미만의 빈도로 출력하는, 표시 장치의 구동 방법.
  15. 제 13 항에 있어서,
    상기 제어부는 상기 기준 전위를 기준으로 한 상기 2차 화상 신호의 상기 극성이 양인 경우에, 수학식 (1)로 산출된 피드스루 ΔV1을 상기 1차 화상 신호의 전위에 가산함으로써, 또한 상기 기준 전위를 기준으로 한 상기 2차 화상 신호의 상기 극성이 음인 경우에, 수학식 (2)로 산출된 피드스루 ΔV2를 상기 1차 화상 신호의 상기 전위에 가산함으로써, 상기 2차 화상 신호를 생성하고,
    Figure pat00007
    수학식 (1)
    Figure pat00008
    수학식 (2)
    VgH는 상기 트랜지스터의 게이트에 공급된 구동 신호의 HIGH 전위를, Vsc는 상기 기준 전위를, Vth는 상기 트랜지스터의 문턱 전압을 각각 나타내는, 표시 장치의 구동 방법.
  16. 제 13 항에 있어서,
    상기 표시부에 정지 화상이 표시되고 있는 기간에 있어서, 상기 제어부는 상기 극성이 음인 경우에, 상기 극성이 양인 경우에 비해 상기 2차 화상 신호의 진폭이 작아지도록 상기 1차 화상 신호를 보정하는, 표시 장치의 구동 방법.
  17. 제 13 항에 있어서,
    상기 트랜지스터는 산화물 반도체층을 포함하는, 표시 장치의 구동 방법.
KR1020130145420A 2012-11-30 2013-11-27 표시 장치 KR20140070423A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2012262851 2012-11-30
JPJP-P-2012-262851 2012-11-30

Publications (1)

Publication Number Publication Date
KR20140070423A true KR20140070423A (ko) 2014-06-10

Family

ID=50824982

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130145420A KR20140070423A (ko) 2012-11-30 2013-11-27 표시 장치

Country Status (5)

Country Link
US (1) US9390665B2 (ko)
JP (1) JP2014130336A (ko)
KR (1) KR20140070423A (ko)
CN (1) CN103854619A (ko)
TW (1) TWI608472B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160017246A (ko) * 2014-08-01 2016-02-16 삼성디스플레이 주식회사 타이밍 제어부, 이를 포함하는 표시 장치 및 이의 구동 방법

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140111558A1 (en) * 2012-10-23 2014-04-24 Semiconductor Energy Laboratory Co., Ltd. Display device and program
KR102298336B1 (ko) 2014-06-20 2021-09-08 엘지디스플레이 주식회사 유기발광다이오드 표시장치
KR102214032B1 (ko) * 2014-07-02 2021-02-10 삼성디스플레이 주식회사 표시장치
KR102190230B1 (ko) * 2014-07-22 2020-12-14 삼성디스플레이 주식회사 표시 패널의 구동 방법 및 이를 수행하기 위한 표시 장치
CN112002242B (zh) * 2014-11-28 2023-04-25 株式会社半导体能源研究所 图像处理装置、显示***以及电子设备
US10008167B2 (en) 2015-03-03 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for driving semiconductor device, and program
US10325131B2 (en) * 2015-06-30 2019-06-18 Synaptics Incorporated Active matrix capacitive fingerprint sensor for display integration based on charge sensing by a 2-TFT pixel architecture
CN105448255B (zh) * 2015-11-24 2018-11-30 昆山龙腾光电有限公司 液晶显示装置及其驱动方法
WO2017130860A1 (ja) * 2016-01-28 2017-08-03 シャープ株式会社 表示装置
CN106486061A (zh) 2016-08-24 2017-03-08 深圳市华星光电技术有限公司 一种oled显示面板驱动***及静态图案处理方法
DE112017004983T5 (de) * 2016-09-30 2019-06-19 Semiconductor Energy Laboratory Co., Ltd. Anzeigesystem und elektronisches Gerät
TWI652606B (zh) * 2017-06-29 2019-03-01 日商阿爾普士電氣股份有限公司 Input device
CN107665687A (zh) * 2017-10-26 2018-02-06 惠科股份有限公司 一种显示设备
US10416808B2 (en) * 2018-01-17 2019-09-17 Qualcomm Incorporated Input event based dynamic panel mode switch
CN111341277A (zh) * 2020-03-19 2020-06-26 华南师范大学 一种电润湿显示器件驱动方法及***
JP7477067B2 (ja) 2020-05-09 2024-05-01 京東方科技集團股▲ふん▼有限公司 表示パネル及びその製作方法、表示装置及びその製作方法

Family Cites Families (137)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JP2989952B2 (ja) 1992-01-13 1999-12-13 日本電気株式会社 アクティブマトリクス液晶表示装置
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP2626451B2 (ja) * 1993-03-23 1997-07-02 日本電気株式会社 液晶表示装置の駆動方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP3062090B2 (ja) 1996-07-19 2000-07-10 日本電気株式会社 液晶表示装置
JP2894329B2 (ja) 1997-06-30 1999-05-24 日本電気株式会社 階調電圧発生回路
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP3327287B2 (ja) * 1999-05-20 2002-09-24 日本電気株式会社 アクティブマトリクス型液晶表示装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP3571993B2 (ja) * 2000-04-06 2004-09-29 キヤノン株式会社 液晶表示素子の駆動方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP3520863B2 (ja) * 2000-10-04 2004-04-19 セイコーエプソン株式会社 画像信号補正回路、その補正方法、液晶表示装置及び電子機器
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3906665B2 (ja) 2001-10-05 2007-04-18 カシオ計算機株式会社 液晶駆動装置
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
TW591594B (en) * 2003-05-19 2004-06-11 Au Optronics Corp LCD and internal sampling circuit thereof
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
WO2005088726A1 (ja) 2004-03-12 2005-09-22 Japan Science And Technology Agency アモルファス酸化物及び薄膜トランジスタ
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
TWI253051B (en) * 2004-10-28 2006-04-11 Quanta Display Inc Gate driving method and circuit for liquid crystal display
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
CN101057333B (zh) 2004-11-10 2011-11-16 佳能株式会社 发光器件
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
JP5118812B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 電界効果型トランジスタ
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
EP2455975B1 (en) 2004-11-10 2015-10-28 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060187160A1 (en) * 2005-02-24 2006-08-24 Lai Chih C Method for solving feed-through effect
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP1998375A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101397571B1 (ko) 2005-11-15 2014-05-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그의 제조방법
JP2007147790A (ja) * 2005-11-25 2007-06-14 Hitachi Displays Ltd 表示装置
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
WO2007122777A1 (ja) * 2006-04-19 2007-11-01 Sharp Kabushiki Kaisha 液晶表示装置およびその駆動方法、テレビ受像機、液晶表示プログラム、液晶表示プログラムを記録したコンピュータ読み取り可能な記録媒体、並びに駆動回路
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
US8253903B2 (en) * 2006-12-26 2012-08-28 Sharp Kabushiki Kaisha Liquid crystal panel, liquid crystal display device, and television device
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
TWI345206B (en) * 2007-05-11 2011-07-11 Chimei Innolux Corp Liquid crystal display device and it's driving circuit and driving method
TWI375198B (en) * 2007-05-17 2012-10-21 Tpo Displays Corp A system for displaying images
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
TWI385454B (zh) * 2008-09-15 2013-02-11 Chimei Innolux Corp 液晶面板
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
US8451262B2 (en) * 2008-11-27 2013-05-28 Samsung Display Co., Ltd. Method of driving a display panel, and display apparatus for performing the method
WO2010073775A1 (ja) * 2008-12-25 2010-07-01 シャープ株式会社 表示装置および表示装置の駆動方法
WO2010087051A1 (ja) * 2009-01-30 2010-08-05 シャープ株式会社 表示装置および表示装置の駆動方法
CN102334153B (zh) * 2009-03-18 2013-12-04 夏普株式会社 显示装置
KR101717460B1 (ko) 2009-10-16 2017-03-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치 및 액정 표시 장치를 포함한 전자 기기
CN110908203A (zh) 2009-10-16 2020-03-24 株式会社半导体能源研究所 显示设备
SG178058A1 (en) 2009-10-21 2012-03-29 Semiconductor Energy Lab Display device and electronic device including display device
KR101835155B1 (ko) 2009-10-30 2018-03-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치, 액정 표시 장치의 구동 방법 및 액정 표시 장치를 포함하는 전자 기기
CN105206676B (zh) * 2009-11-06 2019-12-10 株式会社半导体能源研究所 半导体装置及其制造方法
KR20220116369A (ko) 2009-11-13 2022-08-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 이 표시 장치를 구비한 전자 기기
KR101840623B1 (ko) 2009-12-04 2018-03-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 이를 포함하는 전자 기기
CN107886916B (zh) 2009-12-18 2021-09-21 株式会社半导体能源研究所 液晶显示装置及其驱动方法
KR101814222B1 (ko) * 2010-02-12 2018-01-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치 및 전자 장치
KR101970469B1 (ko) * 2010-03-08 2019-04-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011135987A1 (en) * 2010-04-28 2011-11-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US20130169906A1 (en) * 2010-09-08 2013-07-04 Sharp Kabushiki Kaisha Liquid crystal display device
TWI419138B (zh) * 2010-09-10 2013-12-11 Au Optronics Corp 可補償饋通效應之液晶顯示面板
US8797487B2 (en) * 2010-09-10 2014-08-05 Semiconductor Energy Laboratory Co., Ltd. Transistor, liquid crystal display device, and manufacturing method thereof
KR102282833B1 (ko) * 2011-06-17 2021-07-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터
US8842063B2 (en) * 2011-11-16 2014-09-23 Shenzhen China Star Optoelectronics Technology Co., Ltd. Driving method of liquid crystal display having different scan voltages

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160017246A (ko) * 2014-08-01 2016-02-16 삼성디스플레이 주식회사 타이밍 제어부, 이를 포함하는 표시 장치 및 이의 구동 방법

Also Published As

Publication number Publication date
TW201426720A (zh) 2014-07-01
JP2014130336A (ja) 2014-07-10
US9390665B2 (en) 2016-07-12
TWI608472B (zh) 2017-12-11
US20140152630A1 (en) 2014-06-05
CN103854619A (zh) 2014-06-11

Similar Documents

Publication Publication Date Title
US9390665B2 (en) Display device
US10347212B2 (en) Method for driving information processing device, program, and information processing device
JP7407253B2 (ja) 表示装置、電子機器
JP7434388B2 (ja) 半導体装置
JP6298276B2 (ja) 表示装置
JP6423586B2 (ja) 液晶表示装置
JP2020073978A (ja) 半導体装置
JP6205249B2 (ja) 情報処理装置の駆動方法
US20140240362A1 (en) Method for Processing and Displaying Image Information, Program, and Information Processor
JP2014142623A (ja) 表示装置
JP2014142616A (ja) 液晶表示装置
JP6061637B2 (ja) 情報処理方法、プログラム
JP2014126805A (ja) 画像情報の処理および表示方法、プログラム、情報処理装置

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid