KR20120129284A - 3차원 반도체 메모리 장치의 제조 방법 - Google Patents
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Abstract
3차원 반도체 메모리 장치의 제조 방법이 제공된다. 3차원 반도체 메모리 장치의 제조 방법은 기판 상에, 절연막들 및 희생막들이 번갈아 반복적으로 적층된 평판 적층 구조체를 형성하는 것, 평판 적층 구조체를 복수의 몰드 구조체들로 분리시키는 제 1 트렌치와 제 2 트렌치들을 형성하되, 제 1 트렌치는 제 2 트렌치들 사이에 형성되는 것; 제 1 및 제 2 트렌치들 내에 제 1 수직 분리 절연체를 형성하는 것; 제 1 및 제 2 트렌치들과 이격되어 몰드 구조체를 관통하는 반도체 패턴들을 형성하는 것; 제 2 트렌치들 내에서 제 1 수직 분리 절연체를 제거하는 것; 제 2 트렌치들에 노출된 희생막들을 제거하여, 반도체 패턴들 및 제 1 수직 분리 절연체의 일부분을 노출시키는 리세스 영역들을 형성하는 것; 및 리세스 영역들 내에 도전 패턴을 국소적으로 형성하는 것을 포함한다.
Description
본 발명은 반도체 메모리 장치의 제조 방법에 관한 것으로서, 더욱 상세하게는 메모리 셀들이 수직적으로 적층된 구조의 3차원 반도체 메모리 장치의 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 메모리 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 메모리 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위해, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다. 그러나, 3차원 반도체 메모리 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 메모리 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본원 발명이 해결하고자 하는 과제는 집적도 및 신뢰성을 향상시킬 수 있는 3차원 반도체 메모리 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법은 기판 상에, 절연막들 및 희생막들이 번갈아 반복적으로 적층된 평판 적층 구조체를 형성하는 것, 평판 적층 구조체를 복수의 몰드 구조체들로 분리시키는 제 1 트렌치와 제 2 트렌치들을 형성하되, 제 1 트렌치는 제 2 트렌치들 사이에 형성되는 것; 제 1 및 제 2 트렌치들 내에 제 1 수직 분리 절연체를 형성하는 것; 제 1 및 제 2 트렌치들과 이격되어 몰드 구조체를 관통하는 반도체 패턴들을 형성하는 것; 제 2 트렌치들 내에서 제 1 수직 분리 절연체를 제거하는 것; 제 2 트렌치들에 노출된 희생막들을 제거하여, 반도체 패턴들 및 제 1 수직 분리 절연체의 일부분을 노출시키는 리세스 영역들을 형성하는 것; 및 리세스 영역들 내에 도전 패턴을 국소적으로 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 기판 상에 적층된 도전 패턴들을 관통하는 수직 구조체를 형성하기 전에, 도전 패턴들의 수평적 폭과 실질적으로 동일한 수평적 폭을 갖는 몰드 구조체들이 형성될 수 있다. 이에 따라, 수직 구조체를 형성하는 동안 진행되는 열 공정에 의해 몰드 구조체가 변형되어 수직 구조체들이 오정렬되는 것을 억제할 수 있다.
따라서, 우수한 신뢰성을 갖고 고집적화에 최적화된 3차원 반도체 기억 소자를 구현할 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 간략 회로도이다.
도 2 내지 도 11은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 12 내지 도 15는 본 발명의 변형된 실시예들에 따른 3차원 반도체 메모리 장치를 나타내는 사시도들이다.
도 16 내지 도 23은 본 발명의 실시예들에 따른 데이터 저장막의 구조와 관련된 본 발명의 실시예들을 설명하기 위한 사시도들이다.
도 24는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 25는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 26은 본 발명에 따른 3차원 반도체 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 2 내지 도 11은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 12 내지 도 15는 본 발명의 변형된 실시예들에 따른 3차원 반도체 메모리 장치를 나타내는 사시도들이다.
도 16 내지 도 23은 본 발명의 실시예들에 따른 데이터 저장막의 구조와 관련된 본 발명의 실시예들을 설명하기 위한 사시도들이다.
도 24는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 25는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 26은 본 발명에 따른 3차원 반도체 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 셀 어레이 영역, 주변회로 영역, 및 연결 영역을 포함할 수 있다. 셀 어레이 영역에는, 복수의 메모리 셀들 및 메모리 셀들로의 전기적 연결을 위한 비트라인들 및 워드라인들이 배치된다. 주변 회로 영역에는 메모리 셀들을 구동하고 메모리 셀들에 저장된 데이터를 판독하는 주변 회로들이 형성될 수 있다. 구체적으로, 주변 회로 영역(C/P)에는 워드라인 드라이버(driver), 센스 앰프(sense amplifier), 로우(row) 및 칼럼(column) 디코더들 및 제어 회로들이 배치될 수 있다. 연결 영역은 셀 어레이 영역과 주변 회로 회로 영역 사이에 배치될 수 있으며, 여기에는 워드 라인들과 주변 회로들을 전기적으로 연결하는 배선 구조체가 배치될 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 1을 참조하면, 일 실시예에 따른 3차원 반도체 메모리 장치의 셀 어레이는 공통 소오스 라인(CSL), 비트 라인(BL) 및 공통 소오스 라인(CSL)과 비트라인(BL) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들과 하나의 공통 소오스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 일 실시예에 따르면, 공통 소오스 라인들(CSL)은 복수 개일 수 있으며, 복수 개의 공통 소오스 라인들(CSL)이 2차원적으로 배열될 수 있다. 여기서, 복수 개의 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 복수 개의 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소오스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트 라인(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 메모리 요소(memory element)를 포함한다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명한 후, 제조 방법을 통해 얻어지는 3차원 반도체 메모리 장치에 대해서 설명하도록 한다.
도 2 내지 도 10은 본 발명의 일 실시예에 따른 3차원 반도체 장치 및 그 제조 방법을 설명하기 위한 사시도들이다. 도 11a 및 도 11b는 각각 도 10의 A 부분 및 B 부분을 확대한 도면들이다. 그리고, 도 11은 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 장치를 나타내는 사시도이며, 도 12a 및 도 12b는 도 11의 A부분을 확대한 도면들이다. 또한, 도 13 내지 도 15는 본 발명의 변형된 실시예들을 나타내는 사시도들이다.
도 2를 참조하면, 기판(100) 상에 평판 적층 구조체(110; plate stack structure)가 형성될 수 있다.
기판(100)은 반도체 특성을 갖는 물질들, 절연성 물질들, 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다. 예를 들면, 기판(100)은 실리콘 웨이퍼일 수 있다. 일 실시예에 따르면, 기판(100) 내에 제 1 도전형의 불순물을 도핑하여 웰 영역(미도시)이 형성될 수 있다.
평판 적층 구조체(110)는 복수의 절연막들(101) 및 복수의 희생막들(102)을 포함할 수 있다. 절연막들(101) 및 희생막들(102)은, 도시된 것처럼, 교대로 그리고 반복적으로 적층될 수 있다. 희생막(102)은 절연막에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 즉, 소정의 식각 레서피를 사용하여 희생막(102)을 식각하는 공정에서, 희생막(102)은 절연막의 식각을 최소화하면서 식각될 수 있는 물질로 형성될 수 있다. 알려진 것처럼, 이러한 식각 선택성(etch selectivity)은 절연막의 식각 속도에 대한 희생막(102)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 일 실시예에 따르면, 희생막(102)은 절연막에 대해 1:10 내지 1:200(더 한정적으로는, 1:30 내지 1:100)의 식각 선택비를 제공할 수 있는 물질들 중의 하나일 수 있다. 예를 들면, 절연막은 실리콘 산화막 및 실리콘 질화막 중의 적어도 한가지일 수 있고, 희생막(102)은 실리콘막, 실리콘 산화막, 실리콘 카바이드 및 실리콘 질화막 중에서 선택되는 절연막과 다른 물질일 수 있다. 아래에서는, 본 발명의 기술적 사상에 대한 보다 쉬운 이해를 위해, 절연막들(101)은 실리콘 산화막이고 희생막들(102)은 실리콘 질화막인 실시예를 예시적으로 설명할 것이다.
한편, 일 실시예에 따르면, 도시된 것처럼, 희생막들(102)은 실질적으로 동일한 두께로 형성될 수 있다. 이와 달리, 절연막들(101)의 두께는 모두 동일하지 않을 수 있다. 예를 들면, 절연막들(101) 중의 최하부층은 희생막(102)보다 얇은 두께로 형성되고, 아래에서부터 3번째층 및 위에서부터 3번째층은 희생막(102)보다 두꺼운 두께로 형성되고, 절연막들(101) 중의 나머지는 희생막(102)보다 얇거나 두꺼울 수 있다. 하지만, 절연막들(101)의 이러한 두께는 도시된 것으로부터 다양하게 변형될 수 있으며, 평판 적층 구조체(110)를 구성하는 막들의 층수 역시 다양하게 변형될 수 있다.
그리고, 최하층의 절연막은 평판 적층 구조체(110)를 구성하는 절연막들(101) 중에서 가장 얇게 형성될 수 있다. 최하층의 절연막은 열산화 공정을 통해 형성되는 실리콘 산화막일 수 있으며, 기판(100) 표면에 존재하는 결함 및 평판 적층 구조체(110)와 기판(100) 사이의 스트레스를 완화시킬 수 있다. 예를 들어, 최하층의 절연막은 약 10Å 내지 100Å의 두께를 가질 수 있다.
이와 같이, 적어도 두 종류의 박막들이 반복적으로 적층된 평판 적층 구조체(110)는 격자 상수의 차이 및/또는 열 팽창 계수의 차이 등 이종 막들의 물리적 또는 화학적 차이에 의하여 적층 구조에 내부 응력(stress)이 발생될 수 있다. 이와 같은 응력은 고온의 분위기에서 수행되는 열 공정에 의해 보다 증가될 수 있으며, 이에 따라 평판 적층 구조체(110)의 변형이 심화될 수 있다.
이에 따라, 본 발명의 실시예들에 따르면, 도 3에 도시된 것처럼, 열 공정을 수행하기 전에 평판 적층 구조체(110)를 복수의 몰드 구조체들(110m; mold structures)로 분리한다. 이와 같이, 고온의 열 공정을 수행하기 전에 평판 적층 구조체(110)를 복수의 몰드 구조체들(110m)로 분리함으로써, 몰드 구조체들(110m)의 변형을 억제할 수 있다. 여기서, 몰드 구조체(110m)의 수평적 폭(다시 말해, x축 방향으로의 폭)은, 후속 공정들에 의해 기판(100) 상에 적층되는 도전 패턴들(도 10의 163 참조)의 수평적 폭과 실질적으로 동일할 수 있다.
보다 상세하게, 도 3을 참조하면, 평판 적층 구조체(110)를 패터닝하여 복수의 몰드 구조체들(110m)이 형성될 수 있다. 복수의 몰드 구조체들(110m)을 형성하는 것은 평판 적층 구조체(110)를 관통하여 기판(100)을 노출시키는 제 1 트렌치들(121) 및 제 2 트렌치들(123)을 형성하는 것을 포함한다.
몰드 구조체들(110m)은, 평판 적층 구조체(110) 상에 마스크 패턴을 형성하고, 마스크 패턴을 식각 마스크로 이용하여 기판(100)이 노출될 때까지 절연막들(101) 및 희생막들(102)을 연속적으로 이방성 식각하여 형성될 수 있다. 이와 같이 형성된 몰드 구조체(110m)는 서로 대향하는 제 1 측벽과 제 2 측벽을 가질 수 있다.
제 1 및 제 2 트렌치들(121, 123)은 y방향으로 연장될 수 있으며, 제 1 및 제 2 트렌치들(121, 123)은 기판(100)의 상부면을 노출시킬 수 있다. 평편적 관점에서(in plan view) 제 1 및 제 2 트렌치들(121, 123)은 서로 평행할 수 있다. 이에 더하여, 이방성 식각 단계에서의 과도식각(over-etch)의 결과로서, 개구부들(140) 아래의 기판(100)은 소정의 깊이로 리세스될 수 있다. 한편, 평판 적층 구조체(110)는 적어도 두 종류의 서로 다른 막들을 포함하기 때문에, 개구부들(140)의 측벽은 기판(100)의 상부면에 완전하게 수직하기 않을 수 있다. 예를 들면, 기판(100)의 상부면에 가까울수록, 개구부들(140)의 폭은 감소될 수 있다.
일 실시예에 따르면, 제 1 트렌치(121)는 인접하는 제 2 트렌치들(123) 사이에 형성될 수 있다. 다시 말해, 몰드 구조체들(110m)은 제 2 트렌치들(123) 사이에 형성될 수 있으며, 제 1 트렌치(121)와 제 2 트렌치(123) 사이에 형성될 수 있다.
제 1 트렌치(121)는 x 방향으로 제 1 폭(W1)을 갖고, 제 2 트렌치(123)는 x 방향으로 제 2 폭(W2)을 갖는다. 일 실시예에 따르면, 제 1 트렌치(121)의 제 1 폭(W1)은 제 2 트렌치(123)의 제 2 폭(W2)과 다를 수 있다. 제 1 트렌치(121)의 제 1 폭(W1)은 제 2 트렌치(123)의 제 2 폭(W2) 보다 클 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 제 1 트렌치(121)의 제 1 폭(W1)은 제 2 트렌치(123)의 제 2 폭(W2) 보다 작을 수 있다. 이와 달리 다른 실시예에 따르면, 제 1 트렌치(121)의 제 1 폭(W1)은 제 2 트렌치(123)의 제 2 폭(W2)과 실질적으로 동일할 수도 있다. 본 명세서에서 제 1 및 제 2 트렌치들(121, 123)의 x 방향으로의 폭들은 트렌치의 내측벽들 사이의 거리 중 가장 짧은 거리를 지칭할 수 있다.
일 실시예에 따르면, 복수의 몰드 구조체들(110m)을 형성한 후, 제 1 트렌치(121)를 노출시키는 마스크 패턴(미도시)을 형성하고, 제 1 트렌치(121) 아래의 기판(100) 내에 제 1 불순물 영역(115, first impurity region)이 형성될 수 있다. 이와 달리, 제 1 트렌치(121)와 제 2 트렌치(123) 아래의 기판(100) 내에 제 1 불순물 영역(115)이 형성될 수도 있다. 또 다른 실시예에 따르면, 제 1 불순물 영역(115)은 평판 적층 구조체(110)를 형성하기 전에 기판(100) 내에 형성될 수 있으며, 이러한 경우, 제 1 트렌치(121)는 제 1 불순물 영역(115)을 노출시킬 수 있다.
일 실시예에 따르면, 제 1 불순물 영역(115)은 기판(100) 또는 기판(100) 내의 웰 영역(미도시)과 동일한 타입의 도펀트, 즉, 제 1 도펀트로 도핑될 수 있다. 이 경우에, 제 1 불순물 영역(115) 내 제 1 도전형의 도펀트 농도는 웰 영역(미도시)의 제 1 도전형의 도펀트 농도 보다 높을 수 있다. 이 경우에, 제 1 불순물 영역(115)을 통하여 기판(100)(또는 웰 영역)에 안정적인 전압을 제공할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다.
다른 실시예에 따르면, 제 1 불순물 영역(115)은 제 2 도전형의 도펀트로 도핑될 수 있다. 제 1 도전형의 도펀트 및 제 2 도전형의 도펀트 중에서 어느 하나는 n형 도펀트이고, 다른 하나는 p형 도펀트이다. 이로써, 제 1 불순물 영역(115) 및 기판(100)(또는 웰 영역)은 PN 접합을 이룰 수 있다. 또 다른 실시예에 따르면, 제 1 불순물 영역(115)은 생략될 수도 있다.
도 4를 참조하면, 제 1 및 제 2 트렌치들(121, 123)을 채우는 제 1 수직 분리 절연체들(130)이 형성될 수 있다.
제 1 수직 분리 절연체(130)는 제 1 및 제 2 트렌치들(121, 123)에 노출된 절연막들(101) 및 희생막들(102)의 측벽들과 접촉될 수 있다. 일 실시예에 따르면, 제 1 수직 분리 절연체(130)는 식각 정지막(131)과 매립 절연막(133)을 포함할 수 있으며, 식각 정지막(131)은 제 1 및 제 2 트렌치들(121, 123)의 내벽을 컨포말하게 덮을 수 있다. 다시 말해, 식각 정지막(131)은 제 1 및 제 2 트렌치들(121, 123)에 노출된 절연막들(101) 및 희생막들(102)의 측벽들과 직접 접촉될 수 있다.
상세하게, 제 1 수직 분리 절연체들(130)을 형성하는 것은, 제 1 및 제 2 트렌치들(121, 123)을 채우는 제 1 분리 절연막을 증착하는 것과, 몰드 구조체들(110m)의 상면이 노출되도록 화학적-기계적 연마 기술 또는 에치백 기술과 같은 평탄화 기술을 사용하여 제 1 분리 절연막을 평탄화하는 것을 포함한다.
일 실시예에 따르면, 제 1 분리 절연막을 증착하는 것은, 제 1 및 제 2 트렌치들(121, 123) 내에 빈 영역을 정의하는 식각 정지막(131)을 형성하는 것과, 빈 영역을 채우는 매립 절연막(133)을 형성하는 것을 포함할 수 있다. 여기서, 식각 정지막(131)은 몰드 구조체(110m)의 절연막들(101) 및 희생막들(102)과 다른 물질로 형성될 수 있다. 다시 말해, 식각 정지막(131)은 절연막들(101) 및 희생막들(102)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 이와 달리, 식각 정지막(131)은 몰드 구조체(110m)의 희생막들(102)과 동일한 물질로 형성될 수도 있다. 예를 들어, 식각 정지막(131)은 실리콘막, 실리콘 산화막, 실리콘 카바이드 및 실리콘 질화막 중에서 선택되는 절연막들(101)과 다른 물질일 수 있다. 매립 절연막(133)은 예를 들어, 에스오지(SOG; Spin On Glass) 기술을 이용하여 형성되는 절연성 물질들, 실리콘막, 실리콘 산화막, 실리콘 카바이드 및 실리콘 질화막 중에서 선택되는 식각 정지막(131)과 다른 물질일 수 있다.
한편, 도 14에 도시된 실시예에 따르면, 제 1 수직 분리 절연체들 복수개의 박막들(135, 137, 139)이 차례로 적층된 구조(도 14의 130b)를 가질 수도 있다. 여기서, 몰드 구조체(도 4의 110m)와 직접 접촉하는 박막(135)은 절연막들(101) 및 희생막들(102)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다.
또한, 도 15에 도시된 실시예에 따르면, 제 1 수직 분리 절연체들(도 15의 130c)은 몰드 구조체(110m)의 절연막들(101)과 동일한 물질로 형성되는 단일막일 수도 있다.
이어서, 도 5를 참조하면, 몰드 구조체(110m)를 관통하는 개구부들(140)이 형성될 수 있다.
이 실시예에 따르면, 개구부들(140)은 홀 모양으로 형성될 수 있다. 즉, 개구부들(140) 각각은 그것의 깊이가 그것의 폭보다 적어도 5배 이상 큰 모양으로 형성될 수 있다.
일 실시예에 따르면, 개구부들(140)은 기판(100)의 상부면(즉, xy 평면) 상에 2차원적으로 형성될 수 있다. 즉, 개구부들(140) 각각은 x 및 y 방향을 따라 다른 것들로부터 이격되어 형성되는 고립된 영역일 수 있다. 개구부들(140)은 y축 방향으로 지그재그(zig zag) 배치될 수도 있다. 그리고, 일 방향으로 인접한 개구부들(140) 간의 이격거리는 개구부들(140)의 폭보다 작거나 같을 수 있다. 이와 같이, 개구부들(140)이 지그재그 형태로 배치될 경우, 일정한 면적 내에 보다 많은 수의 개구부들(140)이 배치될 수 있다.
상세하게, 개구부들(140)을 형성하는 것은, 몰드 구조체(110m) 상에 개구부들(140)의 위치를 정의하는 소정의 마스크 패턴을 형성하는 것과, 마스크 패턴을 식각 마스크로 사용하여 몰드 구조체(110m)를 이방성 식각하는 것을 포함할 수 있다.
몰드 구조체(110m)는 적어도 두 종류의 서로 다른 막들을 포함하기 때문에, 개구부들(140)의 측벽은 기판(100)의 상부면에 완전하게 수직하기 않을 수 있다. 예를 들면, 기판(100)의 상부면에 가까울수록, 개구부들(140)의 폭은 감소될 수 있다.
나아가, 개구부들(140)는 도시된 것처럼 기판(100)의 상부면을 노출시킬 수 있다. 이에 더하여, 이방성 식각 단계에서의 과도식각(over-etch)의 결과로서, 도시된 것처럼 개구부들(140) 아래의 기판(100)은 소정의 깊이로 리세스될 수 있다. 이에 따라, 개구부들(140)로부터 연장되어 측벽들 및 바닥면을 갖는 홈이 기판(100)에 국소적으로 형성될 수 있다. 기판(100)에 형성된 홈은 후속 공정에서 형성되는 수직 구조체(VS)의 구조적 안정성을 향상시킬 수 있다.
도 6을 참조하면, 각각의 개구부들(140) 내에 반도체 패턴을 포함하는 수직 구조체(VS)가 형성될 수 있다.
일 실시예에 따르면, 수직 구조체(VS)는 반도체 패턴(143, 145)과 몰드 구조체(110m) 사이의 수직 절연 패턴(141)을 포함할 수 있다. 수직 절연 패턴(141)이 형성되지 않는 경우, 반도체 패턴이 몰드 구조체(110m)의 측벽과 직접 접촉할 수 있다. 또한, 반도체 패턴은 빈 공간을 갖는 실린더 형태일 수 있으며, 빈 공간에 매립막(147)이 채워질 수 있다.
구체적으로, 수직 구조체(VS)을 형성하는 것은, 개구부들(140)이 형성된 몰드 구조체(110m)를 컨포말하게 덮는 수직막을 형성하는 것, 수직막의 내벽을 덮는 반도체 스페이서(143)를 형성하는 것, 및 수직막을 이방성 식각하여 개구부들(140)의 바닥에서 기판(100)의 상부면을 노출시키는 것을 포함할 수 있다.
여기서, 수직막은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 예를 들면, 수직막은 전하 트랩형(charge trap type) 비휘발성 메모리 트랜지스터의 메모리 요소로서 사용되는 박막들 중의 적어도 하나를 포함할 수 있다. 일 실시예에 따르면, 수직막을 형성하는 것은, 열산화 공정과 같이, 고온의 분위기에서 수행될 수 있다. 일 실시예에 따르면, 이종의 막들이 적층된 평판 적층 구조체(110)를 디자인 룰에 따른 최소 폭으로 패터닝한 후에, 수직막을 형성하는 공정(즉, 고온의 분위기에서 수행되는 공정)이 진행되므로, 몰드 구조체(110m)의 변형을 줄일 수 있다.
한편, 본 발명의 실시예들은 수직막을 구성하는 박막들이 무엇인가에 따라 다양하게 세분화될 수 있다. 이러한 세분화된 실시예들은 이후 도 16 내지 도 23을 참조하여 상세하게 다시 설명될 것이다.
반도체 스페이서(143)를 형성하는 것은, 수직막이 형성된 결과물을 컨포말하게 덮는 반도체막을 형성하는 것, 및 반도체막을 이방성 식각하여 수직막을 노출시키는 것을 포함할 수 있다.
반도체막은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD) 기술들 중의 한가지를 사용하여 형성되는 다결정 실리콘막일 수 있다. 또한, 반도체막은 개구부들(140)의 폭의 1/50 내지 1/5의 범위에서 선택되는 두께로 형성될 수 있다. 본 발명의 변형된 실시예에 따르면, 반도체막은 에피택시얼 기술들 중의 한가지를 사용하여 형성될 수 있다. 그리고, 반도체막은 비정질 실리콘막, 다결정 실리콘막, 유기 반도체막 및 탄소 나노 구조체들 중의 한가지일 수 있다.
반도체막을 이방성 식각함에 따라, 수직막이 형성된 개구부들(140) 내에는 열린 양단을 갖는 원통 모양의 반도체 스페이서(143)가 형성될 수 있다. 이러한 반도체 스페이서(143)는 기판(100)을 노출시키기 위한 수직막의 식각 공정에서 마스크로 사용될 수 있으며, 수직막의 식각 손상을 줄일 수 있다.
이어서, 반도체 스페이서(143)를 이용하여 수직막을 이방성 식각함에 따라, 열린 양단을 갖는 원통 모양의 수직 절연 패턴(141)이 형성될 수 있으며, 수직 절연 패턴(141)의 내벽에는 기판(100)을 노출시키는 반도체 스페이서(143)가 형성될 수 있다. 또한, 수직막을 이방성 식각하는 단계에서의 과도식각(over-etch)의 결과로서, 도시된 것처럼, 반도체 스페이서(143)에 의해 노출되는 관통 홈의 바닥면이 리세스될 수 있다.
한편, 이방성 식각 단계 동안, 반도체 스페이서(143)의 아래에 위치하는 수직막의 일부분은 식각되지 않을 수 있으며, 이 경우, 수직 절연 패턴(141)은 반도체 스페이서(143)의 바닥면과 기판(100)의 표면 사이에 개재되는 바닥부를 가질 수 있다.
이에 더하여, 반도체막 및 수직막에 대한 이방성 식각의 결과로서, 몰드 구조체(110m)의 상부면이 노출될 수 있다. 이에 따라, 수직 절연 패턴(141)들 각각 및 반도체 스페이서(143)들 각각은 개구부들(140) 내에 국소화될 수 있다. 즉, 수직 절연 패턴(141)들 및 반도체 스페이서(143)들은 xy 평면 상에 2차원적으로 배열될 수 있다.
이어서, 반도체 패턴을 형성하는 것은, 수직 절연 패턴(141) 및 반도체 스페이서(143)가 형성된 개구부들(140) 내에 반도체 몸체부(145) 및 매립막(147)을 차례로 형성하는 것을 포함할 수 있다. 즉, 일 실시예에서, 반도체 패턴은 반도체 스페이서(143) 및 반도체 몸체부(145)를 포함할 수 있다.
반도체 몸체부(145)는 원자층 증착(ALD) 또는 화학적 기상 증착(CVD) 기술들 중의 한가지를 사용하여 형성되는 다결정 실리콘막일 수 있다. 일 실시예에 따르면, 반도체 몸체부(145)는 개구부들(140)를 완전히 매립하지 않는 두께를 가지고 콘포말하게 형성될 수 있다. 즉, 반도체 몸체부(145)는 개구부들(140) 내에 파이프 형태(pipe-shaped), 중공의 실린더 형태(hollow cylindrical shape), 또는 컵(cup) 모양으로 형성될 수 있다.
매립막(147)은 반도체 몸체부(145)에 의해 형성된 빈 공간을 채우도록 형성될 수 있으며, 에스오지(SOG; Spin On Glass) 기술을 이용하여 형성되는 절연성 물질들 및 실리콘 산화막 중의 한가지일 수 있다. 한편, 매립막(147)을 형성하기 전에, 반도체 몸체부(145)가 형성된 결과물을 수소 또는 중수소를 포함하는 가스 분위기에서 열처리하는 수소 어닐링 단계가 더 실시될 수 있다. 반도체 스페이서(143) 및 반도체 몸체부(145) 내에 존재하는 결정 결함들 중의 많은 부분이 이러한 수소 어닐링 단계에 의해 치유될 수 있다.
본 발명의 변형된 실시예에 따르면, 반도체 몸체부(145)는 반도체 스페이서(143)가 형성된 개구부들(140)을 채우도록 형성될 수 있으며, 이 경우 매립막(147)을 형성하는 단계가 생략될 수도 있다. 즉, 변형된 실시예에서, 반도체 몸체부(145)는 증착 공정에 의해 원통형의 개구부들(140) 내에 완전히 채워져 원기둥 형태를 가질 수도 있다.
한편, 일 실시예에서, 반도체 스페이서(143) 및 반도체 몸체부(145)는 예를 들어, 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있다. 그리고, 반도체 스페이서(143) 및 반도체 몸체부(145)는 불순물이 도핑된 반도체일 수 있으며, 또는, 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 또한, 반도체 스페이서(143) 및 반도체 몸체부(145)는 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다.
반도체 스페이서(143) 및 반도체 몸체부(145)는 화학기상증착 기술 또는 원자층 증착 기술을 사용하여 개구부들(140) 내에 형성될 수 있다. 그리고, 증착 기술을 이용하여 반도체 몸체부(145)를 형성하는 경우, 반도체 몸체부(145)와 기판(100) 사이에는 결정구조 차이로 인한 불연속적인 경계면이 형성될 수도 있다. 또한, 일 실시예에 따르면, 반도체 몸체부(145)는 비정질실리콘 또는 다결정실리콘을 증착한 후에 레이저 어닐링과 같은 열처리 공정을 통해 비정질실리콘 또는 다결정실리콘을 상전이시킴으로써 단결정 실리콘으로 형성될 수도 있다. 또한, 다른 실시예에 따르면, 개구부들(140)에 의해 노출된 기판(100)을 씨드층(seed layer)으로 이용하는 에피택시얼 공정을 수행하여, 개구부들(140) 내에 반도체 몸체부(145)를 형성할 수도 있다.
나아가, 반도체 패턴(143, 135)의 상부에는 도 7에 도시된 것처럼, 상부 불순물 영역(149)을 가질 수 있다. 상부 불순물 영역(149)은 반도체 패턴(143, 135)과 다른 도전형으로 도핑될 수 있으며, 이에 따라, 반도체 패턴(143, 135)의 상부 불순물 영역(149)은 그 하부 영역과 다이오드를 구성할 수 있다.
이어서, 도 7을 참조하면, 제 2 트렌치들(123) 내에 채워진 제 1 수직 분리 절연체들(130)을 제거하여 몰드 구조체들(110m)의 일측벽들을 노출시킨다.
상세하게, 제 1 수직 분리 절연체(130)를 제거하는 것은, 수직 구조체(VS)들이 형성된 몰드 구조체들(110m) 상에, 제 1 트렌치(121) 내에 형성된 제 1 수직 분리 절연체(130)를 덮는 마스크 패턴(150)을 형성하는 것, 마스크 패턴(150)을 식각 마스크로 이용하여 제 2 트렌치들(123) 내의 매립 절연막(133)을 제거함으로써 식각 정지막(131)을 노출시키는 것과, 식각 정지막(131)을 제거하여 몰드 구조체(110m)의 일측벽을 노출시키는 것을 포함한다. 제 2 트렌치들(123) 내의 제 1 수직 분리 절연체들(130)을 제거한 후에 마스크 패턴(150)은 제거될 수 있다.
도 8을 참조하면, 제 2 트렌치(123)에 노출된 희생막들(102)을 선택적으로 제거하여 절연막들(101) 사이에 리세스 영역(151)들을 형성한다. 일 실시예에 따르면, 리세스 영역(151)들은 제 2 트렌치들(123) 내의 식각 정지막(131)을 제거하는 공정을 연속적으로 진행하여 형성될 수도 있다.
상세하게, 리세스 영역들(151)을 형성하는 것은, 절연막들(101) 및 수직 절연 패턴(141)들에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 희생막들(102)을 수평적으로 식각하는 것을 포함할 수 있다. 예를 들면, 희생막들(102)이 실리콘 질화막이고 절연막들(101)이 실리콘 산화막인 경우, 수평적 식각 단계는 인산을 포함하는 식각액을 사용하여 수행될 수 있다.
이와 같이 형성된 리세스 영역들(151)은 제 2 트렌치(123)로부터 절연막들(101) 사이로 수평적으로 연장될 수 있으며, 수직 절연 패턴(141)들의 측벽 일부분들을 노출시킬 수 있다. 그리고, 최하부에 형성된 리세스 영역(151)은 절연막에 의해 정의될 수 있다. 이와 같이 형성되는 리세스 영역(151)의 수직적 두께(z축 방향으로의 길이)는 도 2에서 희생막들(102)을 증착할 때 희생막들(102)의 증착 두께에 의해 정의될 수 있다.
나아가, 일 실시예에 따르면, 제 2 트렌치(123)로부터 연장된 리세스 영역들(151)은 제 1 수직 분리 절연체(130)의 일부분들 즉, 식각 정지막(131)의 일부분들을 노출시킬 수 있다. 보다 구체적으로, 리세스 영역(151)의 외곽 경계(outer boundary)는 그것의 상/하부에 위치하는 절연막들(101)과, 제 1 수직 분리 절연체(130) 및 제 2 트렌치(123)에 의해 한정된다. 또한, 리세스 영역(151)의 내부 경계(internal boundary)는 그것을 수직하게 관통하는 수직 구조체(VS)에 의해 정의된다.
이와 달리, 다른 실시예에 따르면, 희생막들(102)을 제거하여 리세스 영역들(151)을 형성할 때, 희생막들(102)과 인접한 식각 정지막(131)의 일부분들이 국소적으로 식각될 수 있다. 이에 따라, 리세스 영역들(151)은, 도 12 및 도 13a에 도시된 것처럼, 제 1 트렌치(121) 내의 매립 절연막(133)의 일부분을 노출시킬 수도 있다. 또 다른 예로, 도 13b에 도시된 것처럼, 희생막들(102)을 제거하는 식각 공정의 레서피를 조절함으로써, 절연막(101)과 인접한 식각 정지막(131)의 두께보다 리세스 영역(151)에 인접한 식각 정지막(131)의 두께가 얇아질 수 있다.
제 2 트렌치(123)에 의해 노출된 기판(100) 내에 제 2 불순물 영역(117)이 형성될 수 있다. 제 2 불순물 영역(117)은 제 2 도전형의 도펀트로 도핑될 수 있다. 이와 달리, 기판(100)과 동일한 도전형을 가질 수 있다. 제 2 불순물 영역(117)은 리세스 영역들(151)을 형성하기 전에 형성되거나, 리세스 영역들(151) 각각에 게이트 전극을 형성한 후에 형성될 수도 있다.
일 실시예에 따르면, 제 2 불순물 영역(117)들 각각은 서로 연결되어 등전위 상태에 있을 수 있다. 다른 실시예에 따르면, 제 2 불순물 영역(117)들 각각은 서로 다른 전위를 가질 수 있도록 전기적으로 분리될 수 있다. 제 2 불순물 영역(117)은 도 1에 도시된 공통 소오스 라인(CSL)에 해당할 수 있다.
도 9를 참조하면, 각각의 리세스 영역들(151) 내에 수평 구조체(HS)를 형성한다. 일 실시예에서, 수평 구조체(HS))는 리세스 영역(151)의 내벽을 덮는 수평 절연 패턴(161)들 및 리세스 영역(151)의 나머지 공간을 채우는 도전 패턴(163)을 포함할 수 있다.
상세하게, 수평 구조체들(HS)을 형성하는 것은, 리세스 영역들(151)을 차례로 채우는 수평막 및 도전막을 차례로 형성하는 것, 제 2 트렌치들(123) 내에서 도전막을 제거하여 리세스 영역들(151) 내에 도전 패턴들(163)을 잔류시키는 것을 포함할 수 있다.
수평막 또는 수평 절연 패턴(161)들은, 수직막의 경우와 유사하게, 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 일 실시예에 따르면, 수평 절연 패턴(161)이 전하 트랩형 비휘발성 메모리 트랜지스터의 블록킹 유전막을 포함할 수 있다. 상술한 것처럼, 본 발명의 실시예들은 수직막 및 수평 절연 패턴(161) 각각을 구성하는 박막이 무엇인가에 따라 다양하게 세분화될 수 있다. 이러한 세분화된 실시예들은 이후 도 16 내지 도 23을 참조하여 상세하게 다시 설명될 것이다.
일 실시예에서, 수평 절연 패턴(161)은 수직 절연 패턴(141)과 접촉될 수 있으며, 제 1 수직 분리 절연체(130)의 일부분과 직접 접촉될 수 있다. 상세하게, 수평 절연 패턴(161)은 도 11a 및 도 13b에 도시된 것처럼, 제 1 트렌치(121) 내에 형성된 식각 정지막(131)과 직접 접촉될 수 있다. 이와 달리, 수평 절연 패턴(161)은 도 13a에 도시된 것처럼, 제 1 트렌치(121) 내의 매립 절연막(133)과 직접 접촉될 수도 있다
도전막은, 수평막이 형성된 리세스 영역들(151)을 채우도록 형성될 수 있다. 이때, 제 2 트렌치들(123)은 도전막에 의해 완전히 또는 부분적으로 채워질 수 있다. 도전막은 도핑된 실리콘, 금속 물질들, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 예를 들면, 도전막은 탄탈륨 질화막 또는 텅스텐을 포함할 수 있다.
일 실시예에 따르면, 도전막은 우수한 단차 도포성을 제공할 수 있는 증착 기술(예를 들면, 화학기상증착 또는 원자층 증착 기술)을 사용하여 형성될 수 있다. 이에 따라, 도전막은 리세스 영역들(151)을 채우면서 제 2 트렌치(123) 내에 컨포말하게 형성될 수 있다. 구체적으로, 도전막은 리세스 영역(151)의 두께의 절반 이상의 두께로 증착될 수 있다. 그리고, 제 2 트렌치(123)의 평면적 폭이 리세스 영역(151)의 두께보다 큰 경우, 도전막은 제 2 트렌치(123)의 일부를 채우고 트렌치의 중심 부분에 빈 영역을 정의할 수 있다. 이 때, 빈 영역은 위로 개방될 수 있다. 이 경우, 도전 패턴(163)을 형성하는 것은, 제 2 트렌치(123) 내에서 도전막을 등방성 식각의 방법으로 제거하는 것을 포함할 수 있다. 다른 실시예에 따르면, 도전막은 트렌치를 채우도록 형성될 수 있으며, 이 경우, 도전 패턴(163)을 형성하는 것은 트렌치 내에서 도전막을 이방성 식각하는 것을 포함할 수 있다. 이와 같이 형성된 도전 패턴들(163)은 수평 절연 패턴(161)이 형성된 리세스 영역들(151)에 각각 국소적으로 형성될 수 있다. 도 10을 참조하면, 제 2 트렌치들(123)을 채우는 제 2 수직 분리 절연체(175)가 형성될 수 있다.
제 2 수직 분리 절연체(175)를 형성하는 것은 제 2 트렌치들(123)을 채우는 제 2 분리 절연막을 형성하는 것, 몰드 구조체(110m)의 상면이 노출되도록 제 2 분리 절연막을 평탄화하는 것을 포함할 수 있다. 제 2 분리 절연막은 에스오지(SOG; Spin On Glass) 기술을 이용하여 형성되는 절연성 물질들 및 실리콘 산화막 중의 한가지일 수 있다.
이와 같이 제 2 트렌치들(123) 내에 채워진 제 2 수직 분리 절연체(175)는 도 11b에 도시된 것처럼, 제 2 트렌치들(123)에 노출된 도전 패턴들(163)의 일측벽들과 직접 접촉될 수 있다.
이어서, 수직 구조체들(VS) 각각의 상부에는 상부 플러그들(181)이 형성되고, 상부 플러그들(181)의 상부에는 이들을 연결하는 상부 배선들(183)이 형성될 수 있다.
이 실시예에 따르면, 상부 플러그들(181)은 도핑된 실리콘 및 금속성 물질들 중의 한가지일 수 있다. 다른 실시예에 따르면, 상부 플러그들(181)은 반도체 패턴과 다른 도전형으로 도핑된 실리콘막일 수 있다. 이 경우, 상부 플러그들(181)은 반도체 패턴과 피엔 접합을 구성할 수 있다.
상부 배선(183)들 각각은 상부 플러그(181)을 통해 반도체 패턴에 전기적으로 연결될 수 있으며, 수평 구조체들(HS)을 가로지르도록 형성될 수 있다. 낸드 플래시 메모리를 위한 실시예에 따르면, 상부 배선(183)들은 복수의 셀 스트링들의 일단들에 접속하는 비트 라인(도 1의 BL)으로 사용될 수 있다.
한편, 제 1 수직 분리 절연체(130)를 관통하여 제 1 불순물 영역(115)과 연결되는 콘택 플러그들이 형성될 수 있다. 콘택 플러그들은 제 1 불순물 영역(115)에 의하여 기판(100)과 옴 접촉(ohmic contact)을 할 수 있다.
이하, 도 10, 도 11a 및 도 11b를 다시 참조하여, 본 발명의 일 실시예에 따른 3차원 반도체 장치에 대해 보다 상세히 설명한다. 또한, 도 12 내지 도 15를 참조하여, 본 발명의 변형된 실시예들에 따른 3차원 반도체 장치에 대해 설명한다.
도 10 내지 도 15를 참조하면, 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 기판(100) 상에 복수의 메모리 블록들이 배치된다. 메모리 블록들 사이의 기판(100) 내에 제 1 불순물 영역(115)이 배치될 수 있다. 메모리 블록들 사이에 제 1 수직 분리 절연체(130, 130a, 130b, 130c)가 배치될 수 있다. 메모리 블록들 각각은 복수의 전극 구조체들로 구성될 수 있으며, 전극 구조체들 사이의 기판(100)에 제 2 불순물 영역(117)이 배치될 수 있다. 제 2 불순물 영역(117)의 불순물 농도는 제 1 불순물 영역(115)의 불순물 농도보다 작을 수 있다. 전극 구조체는 기판(100) 상에 번갈아 반복적으로 적층된 절연 패턴들(101) 및 도전 패턴들(163)을 포함한다. 전극 구조체들 사이에 제 2 수직 분리 절연체(175)가 배치될 수 있다.
다시 말해, 기판(100) 상에 배치된 전극 구조체들 중에서 적어도 어느 하나는 제 1 수직 분리 절연체(130, 130a, 130b, 130c)와 제 2 수직 분리 절연체(175) 사이에 배치될 수 있다. 또한, 전극 구조체들 중에서 적어도 어느 하나는 제 2 수직 분리 절연체들(175) 사이에 배치될 수 있다.
제 1 수직 분리 절연체(130, 130a, 130b, 130c)는, 인접하는 제 2 수직 분리 절연체들(175) 사이에 배치될 수 있다. 제 1 수직 분리 절연체(130, 130a, 130b, 130c)의 수평적(x축 방향) 폭은 제 2 수직 분리 절연체(175)의 수평적 폭보다 클 수 있다.
일 실시예에서, 제 1 수직 분리 절연체(130, 130a)는 매립 절연막(133), 및 매립 절연막(133)과 상기 전극 구조체 사이의 식각 정지막(131)을 포함한다. 식각 정지막(131)은 전극 구조체의 절연 패턴들(101)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 그리고, 제 2 수직 분리 절연체(175)는 단일막 구조를 가질 수 있으며, 제 2 수직 분리 절연체(175)는 도 11b에 도시된 것처럼, 도전 패턴들(163)의 일측벽들과 직접 접촉될 수 있다.
식각 정지막(131)은 도 10에 도시된 것처럼, 전극 구조체의 측벽들에서 제 1 불순물 영역(115)의 상면으로 연장될 수 있다. 이와 달리, 식각 정지막(131)은 도 12 및 도 13a에 도시된 것처럼, 절연 패턴들(101)과 상기 매립 절연막(133) 사이에 국소적으로 형성될 수도 있다. 또한, 도 13b에 도시된 것처럼, 식각 정지막(131)에서, 절연 패턴과 인접한 영역이 도전 패턴(163)과 인접한 영역보다 두꺼울 수 있다.
한편, 도 14에 도시된 실시예에 따르면, 제 1 수직 분리 절연체(130b)는 서로 식각 선택성을 갖는 복수개의 박막들(135, 137, 139)이 차례로 적층된 구조를 가질 수도 있다. 예를 들어, 제 1 수직 분리 절연체(130b)는 산화막/질화막/산화막이 적층된 구조를 가질 수 있다. 또 다른 실시예에 따르면, 제 1 수직 분리 절연체들(130c)은 도 15에 도시된 것처럼, 몰드 구조체(110m)의 절연막들(101)과 동일한 물질로 형성되는 단일막일 수도 있다.
나아가, 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 상부 배선(183)들과 교차하며, 전극 구조체를 관통하여 기판(100)과 연결되는 수직 구조체들(VS)을 포함한다.
수직 구조체들(VS) 각각은 기판(100)의 상부면에 연결되는 반도체 패턴 및 반도체 패턴과 수평 구조체들(HS) 사이에 개재되는 수직 절연 패턴(141)을 포함할 수 있다. 일 실시예에 따르면, 반도체 패턴은 반도체 스페이서(143) 및 반도체 몸체부(145)를 포함할 수 있다. 반도체 스페이서(143)는 상부 및 하부 입구가 오픈된 원통형의 모양일 수 있고, 반도체 몸체부(145)는, 반도체 스페이서(143)의 내벽 및 기판(100)의 상부면을 덮는, 컵 모양일 수 있다. 즉, 반도체 몸체부(145)는 개구부들(140)를 완전히 채우지 않는 두께로 형성됨으로써, 그 내부에는 빈 공간이 정의될 수 있다. 이 실시예에 따르면, 도시된 것처럼, 빈 공간은 매립막(147)에 의해 채워질 수 있다.
한편, 반도체 몸체부(145) 또는 반도체 스페이서(143)는 결정 구조 변경 단계(예를 들면, 레이저 어닐링 단계를 포함하는 에피택시얼 기술)를 경험함으로써, 화학적 기상 증착을 통해 형성되는 다결정 실리콘과 다른 결정 구조를 가질 수 있다. 예를 들면, 반도체 몸체부(145) 또는 반도체 스페이서(143)는 그것의 하부 영역과 그것의 상부 영역이 서로 다른 그레인 사이즈(grain size)를 갖도록 형성될 수 있다. 상술한 또는 후술할 실시예들에 따른 반도체 몸체부(145) 또는 반도체 스페이서(143)는 결정 구조와 관련된 상술한 기술적 특징을 동일하게 가질 수 있다.
또한, 반도체 패턴의 상부에는 상부 불순물 영역(149)이 형성될 수 있다. 상부 불순물 영역(149)의 바닥은 수평 구조체들(HS) 중의 최상층의 상부면보다 높을 수 있다. 또한, 상부 불순물 영역(149)은 그것의 아래에 위치하는 반도체 스페이서(143)의 일부분과 다른 도전형으로 도핑될 수 있다. 이에 따라, 상부 불순물 영역(149)은 그 하부 영역과 다이오드를 구성할 수 있다.
수직 절연 패턴(141)은 상부 및 하부 입구가 오픈된 원통형의 모양일 수 있으며, 반도체 스페이서(143)의 아래로 연장되는 바닥부를 포함할 수 있다. 수직 절연 패턴(141)은 반도체 패턴과 수평 구조체들(HS) 사이로부터 수직적으로 연장되어, 도시된 것처럼, 하나의 반도체 패턴의 외벽 전체를 덮는 일체(single body)일 수 있다.
일 실시예에 따르면, 반도체 패턴은 반도체 물성을 갖는 물질들 중의 한가지일 수 있다. 예를 들면, 반도체 스페이서(143) 및 반도체 몸체부(145) 각각은 다결정 실리콘, 유기 반도체막 및 탄소 나노 구조물들 중의 한가지일 수 있다. 수직 절연 패턴(141)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 일 실시예에 따르면, 수직 절연 패턴(141)은, 적어도, 전하 트랩형 비휘발성 메모리 트랜지스터의 메모리 요소로서 사용되는 터널 절연막을 포함할 수 있다.
또한, 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 도전 패턴들(163)과 수직 구조체(VS) 사이에 수평 절연 패턴(161)을 포함한다. 수평 절연 패턴(161)은 도전 패턴(163)과 수직 구조체들(VS) 사이에 개재될 수 있다. 이에 더하여, 이 실시예에 따르면, 수평 절연 패턴(161)들은 수직 구조체(VS)의 일측벽으로부터 수평적으로 연장되어 도전 패턴(163)의 상부면 및 하부면을 덮을 수 있다. 일 실시예에 따르면, 수평 절연 패턴(161)은, 적어도, 전하 트랩형 비휘발성 메모리 트랜지스터의 메모리 요소로서 사용되는 블록킹 절연막을 포함할 수 있다.
일 실시예에 따르면, 수평 절연 패턴(161)은 수직 절연 패턴(141)과 접촉될 수 있으며, 제 1 수직 분리 절연체(130, 130a, 130b, 130c)의 일부분과 직접 접촉될 수 있다. 상세하게, 수평 절연 패턴(161)은 도 11a 및 도 13b에 도시된 것처럼, 제 1 트렌치(121) 내에 형성된 식각 정지막(131)과 직접 접촉될 수 있다. 이와 달리, 수평 절연 패턴(161)은 도 13a에 도시된 것처럼, 제 1 수직 분리 절연체(130a)의 매립 절연막(133)과 직접 접촉될 수도 있다
<데이터
저장막
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도 16 내지 도 23은 본 발명의 실시예들에 따른 데이터 저장막의 구조와 관련된 본 발명의 실시예들을 설명하기 위한 사시도들이다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 플래시 메모리일 수 있으며, 이러한 경우, 3차원 반도체 메모리 장치는 전술한 반도체 패턴과 도전 패턴 사이에 터널 절연막(TIL), 전하 저장막(CL) 및 제 1 블록킹 절연막(BIL1)을 포함하는 데이터 저장막을 포함할 수 있다. 또한, 데이터 저장막은 전술한 실시예들에서 수직 절연 패턴 또는 수평 절연 패턴의 일부 또는 전체를 구성할 수 있다. 일부 실시예들에 따르면, 데이터 저장막은 제 1 블록킹 절연막(BIL1)과 도전 패턴(163) 사이에 배치되는 제 2 블록킹 절연막(BIL2)을 더 포함할 수 있다. 이에 더하여, 데이터 저장막은 전하저장막(CL)과 제 1 블록킹 절연막(BIL1) 사이에 개재되는 캐핑막(CPL)을 더 포함할 수 있다. 데이터 저장막을 구성하는 막들은 우수한 단차 도포성을 제공할 수 있는 증착 기술(예를 들면, 화학기상증착 또는 원자층 증착 기술)을 사용하여 형성될 수 있다.
도 16 내지 도 23에 도시된 것처럼, 수직 구조체(VS)는 터널 절연막(TIL)을 적어도 포함하고, 수평 구조체(HS)는 제 1 및 제 2 블록킹 절연막들(BIL1, BIL2) 중의 적어도 하나를 포함한다. 이때, 일부 실시예들에 따르면, 도 16, 도 17, 도 19, 도 21, 도 22 및 도 23에 도시된 것처럼, 수직 구조체(VS)가 전하 저장막(CL)을 포함할 수 있다. 또한, 다른 실시예들에 따르면, 도 18 및 도 20에 도시된 것처럼, 수평 구조체(HS)가 전하 저장막(CL)을 포함할 수 있다.
수직 구조체(VS)가 전하 저장막(CL)을 포함하는 경우, 도 16, 도 21, 도 22 및 도 23에 도시된 것처럼, 수직 구조체(VS)는 캐핑막(CPL)을 더 포함할 수 있다. 하지만, 도 19 및 20에 도시된 것처럼, 수직 구조체(VS)와 수평 구조체(HS)는, 캐핑막(CPL)없이, 직접 접촉할 수도 있다.
한편, 캐핑막(CPL)의 측벽 두께는 불균일할 수 있다. 예를 들면, 리세스 영역들(151)을 형성하는 동안, 수평 구조체(HS)에 인접하는 캐핑막(CPL)의 측벽은 수평적으로 리세스될 수 있다. 이 경우, 도 21에 도시된 것처럼, 캐핑막(CPL)의 두께는 수평 구조체(HS)에 인접하는 영역(a)(또는 채널 영역)에서보다 수평 구조체들(HS) 사이의 영역(b)(또는 수직 인접 영역)에서 더 두꺼울 수 있다. 또는, 도 22에 도시된 것처럼, 캐핑막(CPL)은 수직 인접 영역(b)에 국소적으로 잔존하고, 수평 구조체(HS)는 채널 영역(a)에서는 전하저장막(CL)의 측벽에 직접 접촉할 수 있다. 하지만, 도 16 및 도 23에 예시적으로 도시된 것처럼, 캐핑막(CPL)의 측벽 두께는 실질적으로 균일할 수도 있다.
본 발명의 일부 실시예들에 따르면, 도 19, 도 20 및 도 23에 도시된 것처럼, 수평 구조체(HS)는 제 1 및 제 2 블록킹 절연막들(BIL1, BIL2)을 모두 포함할 수 있다.
한편, 물질의 종류 및 형성 방법에 있어서, 전하 저장막(CL)은 트랩 사이트들이 풍부한 절연막들(101) 및 나노 입자들을 포함하는 절연막들(101) 중의 한가지일 수 있으며, 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있다. 예를 들면, 전하저장막(CL)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 돗들(conductive nano dots)을 포함하는 절연막 중의 한가지를 포함할 수 있다. 더 구체적인 예로, 전하저장막(CL)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다.
터널 절연막(TIL)은 전하저장막(CL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있으며, 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있다. 예를 들면, 터널 절연막(TIL)은 상술한 증착 기술들 중의 하나를 사용하여 형성되는 실리콘 산화막 또는 실리콘 산질화막일 수 있다. 이에 더하여, 터널 절연막(TIL)은 증착 공정 이후 실시되는 소정의 열처리 단계를 더 경험할 수 있다. 열처리 단계는 급속-열-질화 공정(Rapid Thermal Nitridation; RTN) 또는 질소 및 산소 중의 적어도 하나를 포함하는 분위기에서 실시되는 어닐링 공정일 수 있다.
제 1 및 제 2 블록킹 절연막들(BIL1 및 BIL2)은 서로 다른 물질로 형성될 수 있으며, 제 1 및 제 2 블록킹 절연막들(BIL1 및 BIL2) 중의 하나는 터널 절연막(TIL)보다 작고 전하저장막(CL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 또한, 제 1 및 제 2 블록킹 절연막들(BIL1 및 BIL2)은 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있으며, 이들 중의 적어도 하나는 질소 및 산소 중의 하나를 포함하는 분위기에서 어닐링 공정을 포함할 수 있다. 일 실시예에 따르면, 제 1 블록킹 절연막(BIL1)은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들 중의 하나이고, 제 2 블록킹 절연막(BIL2)은 제 1 블록킹 절연막(BIL1)보다 작은 유전 상수를 갖는 물질일 수 있다. 다른 실시예에 따르면, 제 2 블록킹 절연막(BIL2)은 고유전막들 중의 하나이고, 제 1 블록킹 절연막(BIL1)은 제 2 블록킹 절연막(BIL2)보다 작은 유전 상수를 갖는 물질일 수 있다. 변형된 실시예에 따르면, 제 1 및 제 2 블록킹 절연막들(BIL1 및 BIL2)에 더하여, 전하저장막(CL)과 도전 패턴(163) 사이에 개재되는 적어도 하나의 추가적인 블록킹 절연막(미도시)이 더 형성될 수 있다.
캐핑막(CPL)은 전하저장막(CL) 또는 희생막(102)에 대해 식각 선택성을 제공할 수 있는 물질일 수 있다. 예를 들면, 희생막(102)이 실리콘 질화막인 경우, 캐핑막(CPL)은 실리콘 산화막일 수 있다. 이 경우, 리세스 영역들(151)을 형성하기 위한 희생막(102)의 제거 공정에서, 캐핑막(CPL)은 전하저장막(CL)의 식각 손상을 방지하는 식각 정지막(131)으로 기능할 수 있다. 한편, 도 16, 도 21, 도 22 및 도 23에 도시된 것처럼, 캐핑막(CPL)이 도전 패턴(163)과 전하저장막(CL) 사이에 잔존하는 경우, 캐핑막(CPL)은 전하저장막(CL)에 저장되는 전하의 누출(예를 들면, 백-터널링; back-tunneling)을 방지하는데 기여할 수 있는 물질로 형성될 수 있다. 예를 들면, 캐핑막(CPL)은 실리콘 산화막 및 고유전막들 중의 한가지일 수 있다.
도 24는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 24를 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 25는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 25를 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 26은 본 발명에 따른 3차원 반도체 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 26을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(760)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (10)
- 기판 상에, 절연막들 및 희생막들이 번갈아 반복적으로 적층된 평판 적층 구조체를 형성하는 것;
상기 평판 적층 구조체를 복수의 몰드 구조체들로 분리시키는 제 1 트렌치와 제 2 트렌치들을 형성하되, 상기 제 1 트렌치는 상기 제 2 트렌치들 사이에 형성되는 것;
상기 제 1 및 제 2 트렌치들 내에 제 1 수직 분리 절연체를 형성하는 것;
상기 제 1 및 제 2 트렌치들과 이격되어 상기 몰드 구조체를 관통하는 반도체 패턴들을 형성하는 것;
상기 제 2 트렌치들 내에서 상기 제 1 수직 분리 절연체를 제거하는 것;
상기 제 2 트렌치들에 노출된 상기 희생막들을 제거하여, 상기 반도체 패턴들 및 상기 제 1 수직 분리 절연체의 일부분을 노출시키는 리세스 영역들을 형성하는 것; 및
상기 리세스 영역들 내에 도전 패턴을 국소적으로 형성하는 것을 포함하는 3차원 반도체 메모리 장치의 제조 방법. - 제 1 항에 있어서,
상기 제 1 수직 분리 절연체를 형성하는 것은,
상기 제 1 및 제 2 트렌치들 내에 빈 영역을 정의하는 식각 정지막을 컨포말하게 형성하는 것; 및
상기 빈 영역을 채우는 매립 절연막을 형성하는 것을 포함하는 3차원 반도체 메모리 장치의 제조 방법. - 제 2 항에 있어서,
상기 식각 정지막은 상기 희생막들에 대해 식각 선택성을 갖는 절연 물질로 형성된 3차원 반도체 메모리 장치의 제조 방법. - 제 1 항에 있어서,
상기 제 1 트렌치의 폭은 상기 제 2 트렌치의 폭보다 큰 3차원 반도체 메모리 장치의 제조 방법. - 제 1 항에 있어서,
상기 도전 패턴을 형성하기 전에,
상기 리세스 영역들 내에 상기 반도체 패턴 및 상기 제 1 수직 분리 절연체와 접촉하는 수평 절연막을 형성하는 것을 더 포함하는 3차원 반도체 메모리 장치의 제조 방법. - 제 5 항에 있어서,
상기 반도체 패턴을 형성하기 전에,
상기 몰드 구조체를 관통하는 수직 절연막을 형성하는 것을 더 포함하되,
상기 수직 절연막 및 상기 수평 절연막 중 어느 하나는 데이터 저장막을 포함하는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 도전 패턴을 형성한 후에,
상기 제 2 트렌치 내에 상기 도전 패턴의 일측벽과 직접 접촉하는 제 2 수직 분리 절연체를 형성하는 것을 더 포함하는 3차원 반도체 메모리 장치의 제조 방법. - 제 7 항에 있어서,
상기 제 2 수직 분리 절연체는 상기 식각 정지막과 다른 절연 물질로 이루어진 단일막인 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 도전 패턴의 수평적 폭은 상기 몰드 구조체의 수평적 폭과 실질적으로 동일한 3차원 반도체 메모리 장치의 제조 방법. - 제 1 항에 있어서,
상기 제 1 트렌치 아래의 상기 기판 내에 제 1 도전형의 도펀트로 도핑된 제 1 불순물 영역을 형성하는 것; 및
상기 제 2 트렌치 아래의 상기 기판 내에 제 2 도전형의 도펀트로 도핑된 제 2 불순물 영역을 형성하는 것을 더 포함하는 3차원 반도체 메모리 장치의 제조 방법.
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