KR20210083806A - 반도체 장치 - Google Patents

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Abstract

반도체 장치가 제공된다. 반도체 장치는 셀 영역 및 셀 영역을 둘러싸는 확장 영역을 포함하는 제1 기판, 제1 기판 상에 배치되는 공통 소오스 플레이트, 공통 소오스 플레이트 상에 배치되는 서포터, 서포터 상에 배치되고, 제1 절연막 및 제1 게이트 전극이 교대로 적층된 제1 스택 구조물, 제1 기판의 셀 영역 상에서, 제1 스택 구조물, 서포터 및 공통 소오스 플레이트를 관통하는 채널 홀, 및 제1 기판의 셀 영역 상에서, 채널 홀과 제1 방향으로 이격되고, 제1 방향과 수직인 제2 방향으로 연장되고, 제1 스택 구조물, 서포터 및 공통 소오스 플레이트를 관통하는 전극 분리 트렌치를 포함하되, 전극 분리 트렌치와 제1 방향으로 인접한 제1 영역에서의 서포터의 제1 두께는 전극 분리 트렌치와 채널 홀 사이에 형성되는 제2 영역에서의 서포터의 제2 두께보다 크다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다.
하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본 발명이 해결하고자 하는 과제는, 전극 분리 트렌치가 형성되는 영역의 서포터의 두께를 채널 홀이 형성되는 영역의 서포터의 두께보다 두껍게 형성함으로써, 반도체 장치의 전체적인 두께를 증가시키지 않으면서, 전극 분리 트렌치를 형성할 때 발행할 수 있는 리스크를 감소시킨 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 몇몇 실시예는, 셀 영역 및 셀 영역을 둘러싸는 확장 영역을 포함하는 제1 기판, 제1 기판 상에 배치되는 공통 소오스 플레이트, 공통 소오스 플레이트 상에 배치되는 서포터, 서포터 상에 배치되고, 제1 절연막 및 제1 게이트 전극이 교대로 적층된 제1 스택 구조물, 제1 기판의 셀 영역 상에서, 제1 스택 구조물, 서포터 및 공통 소오스 플레이트를 관통하는 채널 홀, 및 제1 기판의 셀 영역 상에서, 채널 홀과 제1 방향으로 이격되고, 제1 방향과 수직인 제2 방향으로 연장되고, 제1 스택 구조물, 서포터 및 공통 소오스 플레이트를 관통하는 전극 분리 트렌치를 포함하되, 전극 분리 트렌치와 제1 방향으로 인접한 제1 영역에서의 서포터의 제1 두께는 전극 분리 트렌치와 채널 홀 사이에 형성되는 제2 영역에서의 서포터의 제2 두께보다 크다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 다른 몇몇 실시예는, 상면에 제1 트렌치가 형성된 기판, 기판 상에 배치되고, 상면에 제2 트렌치가 형성된 공통 소오스 플레이트, 공통 소오스 플레이트 상에 배치되는 서포터, 서포터 상에 배치되고, 절연막 및 게이트 전극이 교대로 적층된 스택 구조물, 각각이 스택 구조물, 서포터 및 공통 소오스 플레이트를 관통하고, 서로 제1 방향으로 이격된 제1 및 제2 채널 홀, 및 제1 채널 홀과 제2 채널 홀 사이에서 제1 방향과 수직인 제2 방향으로 연장되고, 제1 및 제2 트렌치 각각과 제1 및 제2 방향과 수직인 제3 방향으로 오버랩되는 전극 분리 트렌치를 포함하되, 공통 소오스 플레이트의 적어도 일부는 제1 트렌치 내에 배치되고, 서포터의 적어도 일부는 제2 트렌치 내에 배치된다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 또 다른 몇몇 실시예는, 상면에 제1 트렌치가 형성된 기판, 기판 상에 배치되고, 상면에 제2 트렌치가 형성된 공통 소오스 플레이트, 공통 소오스 플레이트 상에 배치되는 서포터, 서포터 상에 배치되고, 절연막 및 게이트 전극이 교대로 적층된 스택 구조물, 각각이 스택 구조물, 서포터 및 공통 소오스 플레이트를 관통하고, 서로 제1 방향으로 이격된 제1 및 제2 채널 홀, 제1 및 제2 채널 홀 각각의 측벽 및 바닥면을 따라 배치되는 채널 절연막, 제1 및 제2 채널 홀 각각의 내부에서 채널 절연막 상에 배치되고, 공통 소오스 플레이트와 접하는 채널막, 및 제1 채널 홀과 제2 채널 홀 사이에서 제1 방향과 수직인 제2 방향으로 연장되고, 스택 구조물, 서포터 및 공통 소오스 플레이트를 관통하는 전극 분리 트렌치를 포함하되, 제1 트렌치, 제2 트렌치 및 전극 분리 트렌치는 제1 및 제2 방향과 수직인 제3 방향으로 오버랩되고, 전극 분리 트렌치와 제1 방향으로 인접한 제1 영역에서의 서포터의 제1 두께는 전극 분리 트렌치와 제1 채널 홀 사이에 형성되는 제2 영역에서의 서포터의 제2 두께보다 크다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 2는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 사시도이다.
도 3은 본 발명의 몇몇 실시예에 따른 반도체 장치에 포함된 복수의 메모리 셀 블록들 중 하나의 메모리 셀 블록을 설명하기 위한 회로도이다.
도 4는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 5는 도 4의 A-A' 선을 따라 절단한 단면도이다.
도 6은 도 5의 B영역을 확대한 확대도이다.
도 7은 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 8은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 9는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 10은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 11은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 12는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 13은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 14는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 15는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 16 내지 도 27은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치(10)는 메모리 셀 어레이(20)와 주변 회로(30)를 포함할 수 있다.
메모리 셀 어레이(20)는 복수의 메모리 셀 블록들(BLK1 내지 BLKn)을 포함할 수 있다. 각각의 메모리 셀 블록들(BLK1 내지 BLKn)은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 블록들(BLK1 내지 BLKn)은 비트 라인들(BL), 워드 라인들(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 주변 회로(30)에 연결될 수 있다.
구체적으로, 메모리 셀 블록들(BLK1 내지 BLKn)은 워드 라인들(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 로우 디코더(33)에 연결될 수 있다. 또한, 메모리 셀 블록들(BLK1 내지 BLKn)은 비트 라인들(BL)을 통해 페이지 버퍼(35)에 연결될 수 있다.
주변 회로(30)는 반도체 장치(10)의 외부로부터 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있고, 반도체 장치(10)의 외부의 장치와 데이터(DATA)를 송수신할 수 있다. 주변 회로(30)는 제어 로직(37), 로우 디코더(33) 및 페이지 버퍼(35)를 포함할 수 있다.
도시되지 않았으나, 주변 회로(30)는 입출력 회로, 반도체 장치(10)의 동작에 필요한 다양한 전압들을 생성하는 전압 생성 회로, 및 메모리 셀 어레이(20)로부터 독출된 데이터(DATA)의 오류를 정정하기 위한 오류 정정 회로 등 다양한 서브 회로들을 더 포함할 수 있다.
제어 로직(37)은 로우 디코더(33), 상기 전압 발생기 및 상기 입출력 회로에 연결될 수 있다. 제어 로직(37)은 반도체 장치(10)의 전반적인 동작을 제어할 수 있다. 제어 로직(37)은 제어 신호(CTRL)에 응답하여 반도체 장치(10) 내에서 사용되는 각종 내부 제어신호들을 생성할 수 있다.
예를 들어, 제어 로직(37)은 프로그램(program) 동작 또는 소거(erase) 동작 등의 메모리 동작 수행 시 워드 라인들(WL) 및 비트 라인들(BL)로 제공되는 전압 레벨을 조절할 수 있다.
로우 디코더(33)는 어드레스(ADDR)에 응답하여 복수의 메모리 셀 블록들(BLK1 내지 BLKn) 중 적어도 하나를 선택할 수 있으며, 선택된 메모리 셀 블록(BLK1 내지 BLKn)의 적어도 하나의 워드 라인(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 선택할 수 있다. 로우 디코더(33)는 선택된 메모리 셀 블록(BLK1 내지 BLKn)의 워드 라인(WL)에 메모리 동작 수행을 위한 전압을 전달할 수 있다.
페이지 버퍼(35)는 비트 라인들(BL)을 통해 메모리 셀 어레이(20)에 연결될 수 있다. 페이지 버퍼(35)는 기입 드라이버(writer driver) 또는 감지 증폭기(sense amplifier)로 동작할 수 있다. 구체적으로, 프로그램 동작시, 페이지 버퍼(35)는 기입 드라이버로 동작하여 메모리 셀 어레이(20)에 저장하고자 하는 데이터(DATA)에 따른 전압을 비트 라인들(BL)에 인가할 수 있다. 한편, 독출 동작 시, 페이지 버퍼(35)는 감지 증폭기로 동작하여 메모리 셀 어레이(20)에 저장된 데이터(DATA)를 감지할 수 있다.
도 2는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 사시도이다.
도 2를 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 주변 로직 구조체(PS) 및 셀 어레이 구조체(CS)를 포함할 수 있다.
셀 어레이 구조체(CS)는 주변 로직 구조체(PS) 상에 적층될 수 있다. 즉, 주변 로직 구조체(PS)와 셀 어레이 구조체(CS)는 평면적 관점에서 오버랩될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 COP(Cell Over Peri) 구조를 가질 수 있다.
예를 들어, 셀 어레이 구조체(CS)는 도 1의 메모리 셀 어레이(20)를 포함할 수 있다. 주변 로직 구조체(PS)는 도 1의 주변 회로(30)를 포함할 수 있다.
셀 어레이 구조체(CS)는 주변 로직 구조체(PS) 상에 배치되는 복수의 메모리 셀 블록들(BLK1 내지 BLKn)을 포함할 수 있다.
도 3은 본 발명의 몇몇 실시예에 따른 반도체 장치에 포함된 복수의 메모리 셀 블록들 중 하나의 메모리 셀 블록을 설명하기 위한 회로도이다.
도 3을 참조하면, 본 발명의 몇몇 실시예들에 따른 메모리 셀 블록은 공통 소오스 라인(CSL), 복수의 비트 라인들(BL) 및 공통 소오스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL0-BL2) 각각에 복수의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 복수의 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL0-BL2)과 하나의 공통 소오스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 공통 소오스 라인(CSL)은 복수로 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있거나, 또는 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
예를 들어, 셀 스트링들(CSTR) 각각은 직렬 연결된 스트링 선택 트랜지스터들(SST1, SST2), 직렬 연결된 메모리 셀들(MCT), 접지 선택 트랜지스터(GST)로 구성될 수 있다. 또한, 메모리 셀들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다.
몇몇 실시예에서, 각각의 셀 스트링들(CSTR)은 직렬 연결된 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)을 포함할 수 있으며, 제2 스트링 선택 트랜지스터(SST2)는 비트 라인(BL0-BL2)에 접속될 수 있으며, 접지 선택 트랜지스터(GST)는 공통 소오스 라인(CSL)에 접속될 수 있다. 메모리 셀들(MCT)은 제1 스트링 선택 트랜지스터(SST1)와 접지 선택 트랜지스터(GST) 사이에 직렬 연결될 수 있다.
또한, 셀 스트링들(CSTR) 각각은 제1 스트링 선택 트랜지스터(SST1)와 메모리 셀(MCT) 사이에 연결된 더미 셀(DMC)을 더 포함할 수 있다. 도면에는 도시하지 않았으나, 더미 셀(DMC)은 접지 선택 트랜지스터(GST)와 메모리 셀(MCT) 사이에도 연결될 수 있다. 다른 몇몇 실시예에서, 각각의 셀 스트링들(CSTR)에서 접지 선택 트랜지스터(GST)는, 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)와 유사하게, 직렬 연결된 복수 개의 모오스(MOS) 트랜지스터들로 구성될 수도 있다. 또 다른 몇몇 실시예에서, 각각의 셀 스트링들(CSTR)은 하나의 스트링 선택 트랜지스터를 포함할 수도 있다.
몇몇 실시예에서, 제1 스트링 선택 트랜지스터(SST1)는 제1 스트링 선택 라인(SSL1)에 의해 제어될 수 있으며, 제2 스트링 선택 트랜지스터(SST2)는 제 2 스트링 선택 라인(SSL2)에 의해 제어될 수 있다. 메모리 셀들(MCT)은 복수 개의 워드 라인들(WL0-WLn)에 의해 제어될 수 있으며, 더미 셀들(DMC)은 더미 워드 라인(DWL)에 의해 제어될 수 있다. 또한, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해 제어될 수 있다. 공통 소오스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다.
하나의 셀 스트링(CSTR)은 공통 소오스 라인들(CSL)로부터의 거리가 서로 다른 복수개의 메모리 셀들(MCT)로 구성될 수 있다. 그리고, 공통 소오스 라인들(CSL)과 비트 라인들(BL0-BL2) 사이에는 복수 개의 워드 라인들(WL0-WLn, DWL)이 배치될 수 있다.
공통 소오스 라인들(CSL)로부터 실질적으로 동일한 거리에 배치되는, 메모리 셀들(MCT)의 게이트 전극들은 워드 라인들(WL0-WLn, DWL) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이와 달리, 메모리 셀들(MCT)의 게이트 전극들이 공통 소오스 라인들(CSL)로부터 실질적으로 동일한 레벨에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수 있다.
접지 선택 라인들(GSL0-GSL2) 및 스트링 선택 라인들(SSL1, SSL2)은 예를 들어, 워드 라인들(WL0-WLn, DWL)과 같은 방향으로 연장될 수 있다. 공통 소오스 라인들(CSL)로부터 실질적으로 동일한 레벨에 배치되는 접지 선택 라인들(GSL0-GSL2) 및 스트링 선택 라인들(SSL1, SSL2)은 전기적으로 서로 분리될 수 있다.
이하에서, 도 4 내지 도 6을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 4는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 5는 도 4의 A-A' 선을 따라 절단한 단면도이다. 도 6은 도 5의 B영역을 확대한 확대도이다.
도 4 내지 도 6을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 기판(100), 공통 소오스 플레이트(110), 서포터(120), 제1 스택 구조물(130), 제1 층간 절연막(141), 제2 층간 절연막(142), 채널막(151), 채널 절연막(152), 채널 필링막(153), 도전성 패드(154), 전극 분리막(160), 비트 라인(170) 및 비트 라인 컨택(175)을 포함한다.
제1 기판(100)은 셀 영역(Ⅰ) 및 확장 영역(Ⅱ)을 포함할 수 있다. 셀 영역(Ⅰ)은 복수의 채널 홀(CH) 및 복수의 전극 분리막(160)을 포함할 수 있다.
복수의 전극 분리막(160) 각각은 서로 제1 방향(DR1)으로 이격될 수 있다. 복수의 전극 분리막(160) 각각은 제1 방향(DR1)과 수직인 제2 방향(DR2)으로 연장될 수 있다.
복수의 채널 홀(CH) 각각은 복수의 전극 분리막(160) 사이에 배치될 수 있다. 복수의 채널 홀(CH) 각각은 제1 및 제2 방향(DR1, DR2)과 수직인 제3 방향(DR3)으로 연장될 수 있다. 복수의 채널 홀(CH) 각각의 내부에는 채널이 형성될 수 있다.
확장 영역(Ⅱ)은 셀 영역(Ⅰ)을 둘러싸도록 배치될 수 있다. 도 4에 도시되어 있지는 않지만, 확장 영역(Ⅱ)은 제3 방향(DR3)으로 적층되고 계단 구조를 갖는 스택 구조물이 배치될 수 있다.
제1 기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 제1 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘 게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 기판(100)의 상면 상에는 제1 트렌치(TR2)가 형성될 수 있다. 제1 트렌치(TR2)의 측벽은 경사 프로파일을 가질 수 있다. 즉, 제1 트렌치(TR2)의 제1 방향(DR1)의 폭은 제1 스택 구조물(130)에 인접할수록 증가할 수 있다. 제1 트렌치(TR2)는 제2 방향(DR2)으로 연장될 수 있다.
공통 소오스 플레이트(110)는 제1 기판(100)에 배치될 수 있다. 공통 소오스 플레이트(110)는 셀 영역(Ⅰ) 및 확장 영역(Ⅱ)에 각각 형성될 수 있다.
공통 소오스 플레이트(110)는 제1 기판(100) 상에 2차원적인 평면 형상으로 배치될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 공통 소오스 플레이트(110)는 제1 방향(DR1)으로 연장되는 라인 형상을 가질 수 있다.
공통 소오스 플레이트(110)의 적어도 일부는 제1 트렌치(TR2)의 내부에 배치될 수 있다. 공통 소오스 플레이트(110)의 상면 상에는 제2 트렌치(TR3)가 형성될 수 있다.
제2 트렌치(TR3)는 제1 트렌치(TR2)와 제3 방향(DR3)으로 오버랩될 수 있다. 제2 트렌치(TR3)의 측벽은 경사 프로파일을 가질 수 있다. 즉, 제2 트렌치(TR3)의 제1 방향(DR1)의 폭은 제1 스택 구조물(130)에 인접할수록 증가할 수 있다. 제2 트렌치(TR3)는 제2 방향(DR2)으로 연장될 수 있다.
공통 소오스 플레이트(110)는 도 3의 공통 소오스 라인(CSL)의 기능을 수행할 수 있다.
공통 소오스 플레이트(110)는 예를 들어, 폴리 실리콘을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 공통 소오스 플레이트(110)는 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다.
서포터(120)는 공통 소오스 플레이트(110) 상에 배치될 수 있다. 서포터(120)는 공통 소오스 플레이트(110)는 셀 영역(Ⅰ) 및 확장 영역(Ⅱ)에 각각 형성될 수 있다.
서포터(120)는 공통 소오스 플레이트(110) 상에 2차원적인 평면 형상으로 배치될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 서포터(120)는 제1 방향(DR1)으로 연장되는 라인 형상을 가질 수 있다. 서포터(120)의 적어도 일부는 제2 트렌치(TR3)의 내부에 배치될 수 있다.
서포터(120)는 예를 들어, 폴리 실시콘을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 서포터(120)는 예를 들어, 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다.
서포터(120)의 제3 방향(DR3)의 두께는 전극 분리 트렌치(TR1)와 인접한 영역에서 상대적으로 크게 형성될 수 있다. 구체적으로, 전극 분리 트렌치(TR1)와 제1 방향(DR1)으로 인접한 제1 영역(R1)에서의 서포터(120)의 제3 방향(DR3)의 제1 두께(t1)는 전극 분리 트렌치(TR1)와 제1 채널 홀(CH1) 사이에 형성되는 제2 영역(R2)에서의 서포터(120)의 제3 방향(DR3)의 제2 두께(t2)보다 클 수 있다.
여기에서, 제1 영역(R1)은 제1 트렌치(TR2) 및 제2 트렌치(TR3) 각각과 제3 방향(DR3)으로 오버랩되는 영역으로 정의된다. 또한, 제2 영역(R2)은 제1 트렌치(TR2) 및 제2 트렌치(TR3) 각각과 제3 방향(DR3)으로 오버랩되지 않는 영역으로 정의된다. 제1 영역(R1)은 제2 트렌치(TR3)와 제3 방향(DR3)으로 오버랩되는 공통 소오스 플레이트(110)의 일부 및 서포터(120)의 일부를 포함할 수 있다.
공통 소오스 플레이트(110)는 예를 들어, 제1 기판(100) 상에 컨포말하게 배치될 수 있다. 즉, 공통 소오스 플레이트(110)의 제3 방향(DR3)의 두께는 균일하게 형성될 수 있다. 예를 들어, 전극 분리 트렌치(TR1)와 제1 방향(DR1)으로 인접한 제1 영역(R1)에서의 공통 소오스 플레이트(110)의 제3 방향(DR3)의 제3 두께(t3)는 전극 분리 트렌치(TR1)와 제1 채널 홀(CH1) 사이에 형성되는 제2 영역(R2)에서의 공통 소오스 플레이트(110)의 제3 방향(DR3)의 제4 두께(t4)와 동일할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 스택 구조물(130)은 서포터(120) 상에 배치될 수 있다. 제1 스택 구조물(130)은 교대로 적층된 제1 절연막(131) 및 제1 게이트 전극(132)을 포함할 수 있다.
도 5에는 6개의 제1 절연막(131) 및 6개의 제1 게이트 전극(132)이 교대로 적층된 것을 도시하고 있지만, 이는 설명의 편의를 위한 것이고, 제1 스택 구조물(130)에 포함된 제1 절연막(131) 및 제1 게이트 전극(132) 각각의 개수는 제한되지 않는다.
또한, 도 5에는 제1 스택 구조물(130)의 최상층에 제1 게이트 전극(132)이 배치되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제1 스택 구조물(130)의 최상층에 제1 절연막(131)이 배치될 수 있다.
복수의 제1 게이트 전극(132) 각각은 셀 영역(Ⅰ) 상에서 제1 방향(DR1) 및 제2 방향(DR2) 각각으로 동일한 길이를 가질 수 있다. 몇몇 실시예에서, 복수의 제1 게이트 전극(132) 각각은 확장 영역(Ⅱ) 상에서 비트 라인(170)에 인접할수록 제1 방향(DR1)의 길이가 감소하는 계단 형상을 가질 수 있다. 다른 몇몇 실시예에서, 복수의 제1 게이트 전극(132) 각각은 확장 영역(Ⅱ) 상에서 비트 라인(170)에 인접할수록 제1 방향(DR1)의 길이 및 제2 방향(DR2)의 길이 각각이 감소하는 계단 형상을 가질 수 있다.
제1 절연막(131)은 절연 물질 예를 들어, 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다.
제1 게이트 전극(132)은 도전성 물질을 포함할 수 있다. 제1 게이트 전극(132)은 예를 들어, 텅스텐(W), 코발트(Co), 니켈(Ni) 등의 도전성 물질이나 실리콘과 같은 반도체 물질을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 층간 절연막(141)은 제1 스택 구조물(130) 상에 배치될 수 있다. 제1 층간 절연막(141)은 셀 영역(Ⅰ) 상에서 제1 스택 구조물(130)의 상면 상에 배치될 수 있다. 제1 층간 절연막(141)은 확장 영역(Ⅱ) 상에서 제1 스택 구조물(130)의 측면 상에 배치될 수 있다.
제1 층간 절연막(141)은 절연 물질 예를 들어, 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다.
제1 채널 홀(CH1) 및 제2 채널 홀(CH2) 각각은 셀 영역(Ⅰ) 상에서 제1 층간 절연막(141), 제1 스택 구조물(130), 서포터(120) 및 공통 소오스 플레이트(110)를 제3 방향(DR3)으로 순차적으로 관통하여 제1 기판(100)의 내부로 연장될 수 있다.
제1 채널 홀(CH1) 및 제2 채널 홀(CH2) 각각의 내부에는 채널 절연막(152), 채널막(151), 채널 필링막(153) 및 도전성 패드(154)가 배치될 수 있다.
채널 절연막(152)은 제1 채널 홀(CH1) 및 제2 채널 홀(CH2) 각각의 측벽 및 바닥면을 따라 배치될 수 있다. 도 6에서 보는 바와 같이, 채널 절연막(152)은 블로킹 절연막(152_1), 전하 저장막(152_2) 및 터널 절연막(152_3)을 포함할 수 있다. 제1 채널 홀(CH1) 및 제2 채널 홀(CH2) 각각의 측벽 및 바닥면 상에 블로킹 절연막(152_1), 전하 저장막(152_2) 및 터널 절연막(152_3)이 순차적으로 적층될 수 있다.
터널 절연막(152_3)은, 예를 들어, 채널막(151)과 전하 저장막(152_2) 사이에서 전하를 통과시킬 수 있다. 전하 저장막(152_2)은 예를 들어, 블로킹 절연막(152_1)과 터널 절연막(152_3) 사이에서, 터널 절연막(152_3)을 통과한 전하를 저장할 수 있다. 블로킹 절연막(152_1)은 예를 들어, 전하 저장막(152_2)에 포획된 전하가 제1 게이트 전극(132)으로 방출되는 것을 방지할 수 있다.
채널막(151)은 제1 채널 홀(CH1) 및 제2 채널 홀(CH2) 각각의 내부에서 채널 절연막(152) 상에 배치될 수 있다. 도 6에 도시된 바와 같이, 공통 소오스 플레이트(110)는 제1 채널 홀(CH1) 및 제2 채널 홀(CH2) 각각의 내부로 연장되어 채널막(151)과 접할 수 있다. 이 경우, 공통 소오스 플레이트(110) 일부는 채널막(151)을 따라 제1 채널 홀(CH1) 및 제2 채널 홀(CH2) 각각의 내부로 연장될 수 있다. 채널 절연막(152)은 공통 소오스 플레이트(110)에 의해 분리될 수 있다.
채널막(151)은 채널 영역으로 기능할 수 있다. 채널막(151)은 채널 절연막(152)이 트랩(trap)하거나 방출할 전하를 제공할 수 있다.
채널막(151)은 예를 들어, 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다. 또한, 채널막(151)은 금속 산화물 반도체 물질을 포함할 수도 있다.
채널 필링막(153)은 채널막(151) 상에서 제1 채널 홀(CH1) 및 제2 채널 홀(CH2) 각각의 내부를 채우도록 배치될 수 있다. 채널 필링막(153)은 절연 물질을 포함할 수 있다.
도전성 패드(154)는 제1 채널 홀(CH1) 및 제2 채널 홀(CH2) 각각의 내부에서 채널 필링막(153) 상에 배치될 수 있다. 도전성 패드(154)의 상면은 채널막(151)의 상면 및 채널 절연막(152)의 상면 각각과 동일 평면 상에 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 도전성 패드(154)는 제1 채널 홀(CH1)의 측벽 및 제2 채널 홀(CH2)의 측벽 각각과 접할 수 있다. 도전성 패드(154)는 비트 라인 패드로서 기능할 수 있다.
전극 분리 트렌치(TR1)는 셀 영역(Ⅰ) 상에서 제1 채널 홀(CH1)과 제2 채널 홀(CH2) 사이에 형성될 수 있다. 전극 분리 트렌치(TR1)는 제1 채널 홀(CH1) 및 제2 채널 홀(CH2) 각각과 제1 방향(DR1)으로 이격될 수 있다. 전극 분리 트렌치(TR1)는 제2 방향(DR2)으로 연장될 수 있다.
전극 분리 트렌치(TR1)는 제1 층간 절연막(141), 제1 스택 구조물(130), 서포터(120) 및 공통 소오스 플레이트(110)를 제3 방향(DR3)으로 순차적으로 관통할 수 있다. 이 경우, 전극 분리 트렌치(TR1)는 제1 트렌치(TR2)의 내부에 배치된 공통 소오스 플레이트(110) 및 제2 트렌치(TR3)의 내부에 배치된 서포터(120)를 관통할 수 있다.
도 5에는 전극 분리 트렌치(TR1)의 하면 및 제1 트렌치(TR2)의 하면이 동일 평면 상에 형성되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
전극 분리막(160)은 전극 분리 트렌치(TR1)의 내부를 채우도록 배치될 수 있다. 전극 분리막(160)은 공통 소오스 플레이트(110), 서포터(120) 및 제1 스택 구조물(130) 각각과 접할 수 있다.
전극 분리막(160)은 절연 물질 예를 들어, 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다.
제2 층간 절연막(142)은 제1 층간 절연막(141) 상에 배치될 수 있다. 제2 층간 절연막(142)은 절연 물질 예를 들어, 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다.
비트 라인(170)은 제2 층간 절연막(142) 상에 배치될 수 있다. 비트 라인(170)은 제1 방향(DR1)으로 연장될 수 있다. 비트 라인(170)은 제2 층간 절연막(142)을 제3 방향(DR3)으로 관통하는 비트 라인 컨택(175)을 통해 도전성 패드(154)와 전기적으로 연결될 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 전극 분리 트렌치(TR1)가 형성되는 영역의 서포터(120)의 두께를 채널 홀(CH1, CH2)이 형성되는 영역의 서포터(120)의 두께보다 두껍게 형성함으로써, 반도체 장치의 전체적인 두께를 증가시키지 않으면서, 전극 분리 트렌치(TR1)를 형성할 때 발행할 수 있는 리스크를 감소시킬 수 있다.
이하에서, 도 7을 참조하여 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 5에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 7은 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7을 참조하면, 본 발명의 다른 몇몇 실시예에 따른 반도체 장치는 전극 분리 트렌치(TR1)의 내부에 전극 분리막(260) 및 전극 분리 필링막(265)이 배치될 수 있다.
전극 분리막(260)은 전극 분리 트렌치(TR1)의 측벽 및 바닥면을 따라 배치될 수 있다. 전극 분리 필링막(265)은 전극 분리막(260) 상에서 전극 분리 트렌치(TR1)를 채우도록 배치될 수 있다. 전극 분리 필링막(265)은 예를 들어, 텅스텐(W) 및 폴리 실리콘 중 적어도 하나를 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이하에서, 도 8을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 5에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 8은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 8을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 공통 소오스 플레이트(110)의 내부에 에어 갭(315)이 형성될 수 있다. 에어 갭(315)은 제1 트렌치(TR2)의 측벽과 제2 트렌치(TR3)의 측벽 사이로 연장될 수 있다.
에어 갭(315)은 제1 기판(100)의 상면 및 제1 트렌치(TR2)의 측벽의 프로파일을 따라 형성될 수 있다. 즉, 에어 갭(315)은 제1 기판(100)의 상면과 제1 트렌치(TR2)의 측벽이 접하는 부분에 대응되도록 굴곡진 부분을 포함할 수 있다.
이하에서, 도 9를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 5에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 9는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 9를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 공통 소오스 플레이트(110)의 제3 방향(DR3)의 두께가 제1 트렌치(TR2)의 내부에서 상대적으로 크게 형성될 수 있다.
전극 분리 트렌치(TR1)와 제1 방향(DR1)으로 인접한 제1 영역(R1)에서의 서포터(120)의 제3 방향(DR3)의 제1 두께(t1)는 전극 분리 트렌치(TR1)와 제1 채널 홀(CH1) 사이에 형성되는 제2 영역(R2)에서의 서포터(120)의 제3 방향(DR3)의 제5 두께(t5)보다 클 수 있다.
전극 분리 트렌치(TR1)와 제1 방향(DR1)으로 인접한 제1 영역(R1)에서의 공통 소오스 플레이트(110)의 제3 방향(DR3)의 제3 두께(t3)는 전극 분리 트렌치(TR1)와 제1 채널 홀(CH1) 사이에 형성되는 제2 영역(R2)에서의 공통 소오스 플레이트(110)의 제3 방향(DR3)의 제6 두께(t6)보다 클 수 있다.
이하에서, 도 10을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 5에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 10은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 10을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 서포터(520)가 불순물을 포함할 수 있다. 서포터(520)에 도핑된 불순물은 예를 들어, 탄소(C) 일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 서포터(520)에 도핑된 불순물은 질소(N) 및 인(P) 중 어느 하나 일 수 있다.
이하에서, 도 11을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 5에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 11은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 11을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 서로 다른 농도의 불순물을 포함하는 제1 서포터(625) 및 제2 서포터(620)를 포함할 수 있다.
제1 서포터(625)는 제2 트렌치(TR3)의 내부에 배치될 수 있다. 제1 서포터(625)는 제1 농도의 불순물을 포함할 수 있다. 제2 서포터(620)는 제1 서포터(625) 상에 배치될 수 있다. 제2 서포터(620)는 제1 농도보다 큰 제2 농도의 불순물을 포함할 수 있다.
제1 서포터(625) 및 제2 서포터(620) 각각에 도핑된 불순물은 예를 들어, 탄소(C) 일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제1 서포터(625) 및 제2 서포터(620) 각각에 도핑된 불순물은 질소(N) 및 인(P) 중 어느 하나 일 수 있다.
이하에서, 도 12를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 5에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 12는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 12를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 기판(100)의 하부에 주변 회로 영역이 배치될 수 있다. 즉, 주변 회로 영역은 셀 영역(Ⅰ)과 제3 방향(DR3)으로 오버랩될 수 있다.
구체적으로, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제2 기판(700), 트랜지스터(701), 복수의 배선(702) 및 제3 층간 절연막(705)을 포함할 수 있다.
제2 기판(700)은 제1 기판(100)의 하부에 배치될 수 있다. 트랜지스터(701)는 제2 기판(700)에 배치될 수 있다. 제3 층간 절연막(705)은 제2 기판(700)과 제1 기판(100) 사이에 배치될 수 있다. 복수의 배선(702)은 제3 층간 절연막(705)의 내부에 배치되고, 트랜지스터(701)에 전기적으로 연결될 수 있다.
이하에서, 도 13을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 5에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 13은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 13을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 비트 라인(170) 상에 주변 회로 영역이 배치될 수 있다. 즉, 주변 회로 영역은 셀 영역(Ⅰ)과 제3 방향(DR3)으로 오버랩될 수 있다. 도 13에 도시된 반도체 장치의 셀 영역(Ⅰ)은 도 12에 도시된 반도체 장치의 셀 영역(Ⅰ)의 상하가 반전된 구조를 가질 수 있다.
구체적으로, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제2 기판(800), 트랜지스터(801), 복수의 배선(802), 제3 층간 절연막(805) 및 연결 라인(880)을 포함할 수 있다.
도 13에 도시된 도면에서, 제2 기판(800)은 비트 라인(170)의 하부에 배치될 수 있다. 트랜지스터(801)는 제2 기판(800)에 배치될 수 있다. 제3 층간 절연막(805)은 제2 기판(800)과 비트 라인(170) 사이에 배치될 수 있다. 복수의 배선(802)은 제3 층간 절연막(805)의 내부에 배치되고, 트랜지스터(801)에 전기적으로 연결될 수 있다.
연결 라인(880)은 비트 라인(170)과 제3 층간 절연막(805) 사이에 배치될 수 있다. 연결 라인(880)은 비트 라인(170)과 복수의 배선(802) 사이를 전기적으로 연결할 수 있다.
이하에서, 도 14를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 5에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 14는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 14를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 스택 구조물(130) 상에 배치된 제2 스택 구조물(930)을 포함할 수 있다.
제1 스택 구조물(130) 상에 접합부(990)가 배치될 수 있다. 접합부(990)는 절연 물질 예를 들어, 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 접합부(990)는 예를 들어, 제1 절연막(131)과 동일한 물질을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 스택 구조물(930)은 접합부(990) 상에 배치될 수 있다. 제2 스택 구조물(930)은 교대로 적층된 제2 절연막(931) 및 제2 게이트 전극(932)을 포함할 수 있다. 제2 절연막(931)은 제1 절연막(131)과 동일한 물질을 포함할 수 있다. 또한, 제2 게이트 전극(932)은 제1 게이트 전극(132)과 동일한 물질을 포함할 수 있다.
제1 채널 홀(CH1) 및 제2 채널 홀(CH2) 각각은 제2 스택 구조물(930), 접합부(990) 및 제1 스택 구조물(130)을 제3 방향(DR3)으로 순차적으로 관통할 수 있다. 또한, 전극 분리 트렌치(TR1)는 제2 스택 구조물(930), 접합부(990) 및 제1 스택 구조물(130)을 제3 방향(DR3)으로 순차적으로 관통할 수 있다.
이하에서, 도 15를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 5에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 15는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 15를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 트렌치(TR4)의 측벽 및 제2 트렌치(TR5)의 측벽 각각이 제3 방향(DR3)으로 연장되도록 형성될 수 있다.
이하에서, 도 16 내지 도 27을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 16 내지 도 27은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 16을 참조하면, 제1 기판(100)의 상면에 제1 트렌치(TR2)가 형성될 수 있다.
도 17을 참조하면, 제1 기판(100)의 상면 상에 제1 막(111), 제2 막(112), 제3 막(113), 제1 프리 서포터막(120a)이 순차적으로 형성될 수 있다. 제1 내지 제3 막(111, 112, 113) 각각은 제1 기판(100)의 상면 상에 컨포말하게 형성될 수 있다.
제1 막(111)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 제2 막(112)은 예를 들어, 실리콘 질화물을 포함할 수 있다. 제3 막(113)은 실리콘 산화물을 포함할 수 있다.
제3 막(113)의 상면에는 제1 트렌치(TR2)와 제3 방향(DR3)으로 오버랩되는 제2 트렌치(TR3)가 형성될 수 있다.
도 18을 참조하면, 평탄화 공정을 수행하여 제1 프리 서포터막(120a)이 식각될 수 있다. 이로 인해, 제3 막(113)의 상면이 노출될 수 있다. 평탄화 공정을 통해, 제2 트렌치(TR3)의 내부에 제2 프리 서포터막(120b)이 형성될 수 있다.
다른 몇몇 실시예에서, 평탄화 공정을 통해, 제3 막(113)의 일부가 식각될 수 있다. 제3 막(113)의 일부가 식각되는 경우, 도 9에 도시된 반도체 장치가 제조될 수 있다.
도 19를 참조하면, 제3 막(113)의 상면 및 제2 프리 서포터막(120b)의 상면 상에 프리 서포터막이 추가적으로 형성될 수 있다. 이로 인해, 제3 막(113) 상에 서포터(120)가 형성될 수 있다.
다른 몇몇 실시예에서, 도 17에 도시된 바와 같이, 제1 프리 서포터막(120a)을 형성한 후에, 평탄화 공정을 통해 제1 프리 서포터막(120a)의 상부 일부만 식각될 수 있다. 이로 인해, 도 19에 도시된 바와 같은 서포터(120)가 형성될 수 있다.
도 20을 참조하면, 서포터(120) 상에 제1 절연막(131) 및 희생막(135)이 교대로 적층된 프리 스택 구조물(130a)이 형성될 수 있다. 희생막(135)은 예를 들어, 실리콘 질화물(SiN)을 포함할 수 있다. 이어서, 프리 스택 구조물(130a)을 덮도록 제1 층간 절연막(141)이 형성될 수 있다.
도 21을 참조하면, 제1 층간 절연막(141), 프리 스택 구조물(130a), 서포터(120) 및 제1 내지 제3 막(111, 112, 113)을 제3 방향(DR3)으로 관통하는 제1 채널 홀(CH1) 및 제2 채널 홀(CH2)이 형성될 수 있다.
제1 채널 홀(CH1) 및 제2 채널 홀(CH2)은 서로 제1 방향(DR1)으로 이격될 수 있다. 제1 채널 홀(CH1) 및 제2 채널 홀(CH2) 각각은 제1 기판(100)의 내부로 연장될 수 있다.
이어서, 제1 채널 홀(CH1) 및 제2 채널 홀(CH2) 각각의 내부에 채널 절연막(152), 채널막(151), 채널 필링막(153) 및 도전성 패드(154)가 형성될 수 있다.
도 22를 참조하면, 제1 채널 홀(CH1)과 제2 채널 홀(CH2) 사이에서, 제1 층간 절연막(141) 및 프리 스택 구조물(130a)을 제3 방향(DR3)으로 관통하는 제1 프리 전극 분리 트렌치(TR6)가 형성될 수 있다.
제1 프리 전극 분리 트렌치(TR6)는 제1 트렌치(TR2) 및 제2 트렌치(TR3) 각각과 제3 방향(DR3)으로 오버랩될 수 있다. 제1 프리 전극 분리 트렌치(TR6)는 서포터(120)의 내부로 연장될 수 있다. 즉, 제1 프리 전극 분리 트렌치(TR6)의 하면은 서포터(120)의 내부에 형성될 수 있다. 예를 들어, 제1 프리 전극 분리 트렌치(TR6)의 하면은 제2 트렌치(TR3)의 내부에 형성된 서포터(120)의 내부에 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 23을 참조하면, 제1 프리 전극 분리 트렌치(TR6)를 통해 추가적인 식각 공정을 수행하여 제2 프리 전극 분리 트렌치(TR7)가 형성될 수 있다.
제2 프리 전극 분리 트렌치(TR7)는 제3 막(113)을 관통하여 제2 막(112)의 내부로 연장될 수 있다. 즉, 제2 프리 전극 분리 트렌치(TR7)의 하면은 제2 면(112)의 내부에 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제2 프리 전극 분리 트렌치(TR7)의 하면은 제1 막(111)의 내부 또는 제3 막(113)의 내부에 형성될 수 있다.
도 24를 참조하면, 제2 프리 전극 분리 트렌치(TR7)를 통해 제1 내지 제3 막(111, 112, 113)이 식각될 수 있다. 이 경우, 제1 채널 홀(CH1) 및 제2 채널 홀(CH2) 각각의 내부에 형성된 채널 절연막(152)의 일부가 식각될 수 있다. 이로 인해, 채널막(151)이 제1 내지 제3 막(111, 112, 113)이 식각된 영역을 통해 노출될 수 있다.
도 25를 참조하면, 제1 내지 제3 막(111, 112, 113)이 식각된 영역에 공통 소오스 플레이트(110)가 형성될 수 있다.
이어서, 제2 프리 전극 분리 트렌치(TR7)를 통해 추가적인 식각 공정을 수행하여 전극 분리 트렌치(TR1)가 형성될 수 있다. 전극 분리 트렌치(TR1)를 통해 제1 트렌치(TR2)가 형성된 제1 기판(100)의 상면이 노출될 수 있다.
도 26을 참조하면, 전극 분리 트렌치(TR1)를 통해 식각 공정을 수행하여 희생막(135)이 제거될 수 있다.
도 27을 참조하면, 희생막(135)이 제거된 영역에 제1 게이트 전극(132)이 형성될 수 있다. 이로 인해, 제1 절연막(131) 및 제1 게이트 전극(132)이 교대로 적층된 제1 스택 구조물(130)이 형성될 수 있다. 이어서, 전극 분리 트렌치(TR1)의 내부에 전극 분리막(160)이 형성될 수 있다.
이어서, 제1 층간 절연막(141) 상에 제2 층간 절연막(142), 비트 라인 컨택(175) 및 비트 라인(170)이 형성됨으로써 도 5에 도시된 반도체 장치가 제조될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 제1 기판 110: 공통 소오스 플레이트
120: 서포터 130: 제1 스택 구조물
141: 제1 층간 절연막 142: 제2 층간 절연막
151: 채널막 152: 채널 절연막
153: 채널 필링막 154: 도전성 패드
160: 전극 분리막 170: 비트 라인
175: 비트 라인 컨택 TR1: 전극 분리 트렌치
TR2: 제1 트렌치 TR3: 제2 트렌치
CH1: 제1 채널 홀 CH2: 제2 채널 홀

Claims (20)

  1. 셀 영역 및 상기 셀 영역을 둘러싸는 확장 영역을 포함하는 제1 기판;
    상기 제1 기판 상에 배치되는 공통 소오스 플레이트;
    상기 공통 소오스 플레이트 상에 배치되는 서포터;
    상기 서포터 상에 배치되고, 제1 절연막 및 제1 게이트 전극이 교대로 적층된 제1 스택 구조물;
    상기 제1 기판의 상기 셀 영역 상에서, 상기 제1 스택 구조물, 상기 서포터 및 상기 공통 소오스 플레이트를 관통하는 채널 홀; 및
    상기 제1 기판의 상기 셀 영역 상에서, 상기 채널 홀과 제1 방향으로 이격되고, 상기 제1 방향과 수직인 제2 방향으로 연장되고, 상기 제1 스택 구조물, 상기 서포터 및 상기 공통 소오스 플레이트를 관통하는 전극 분리 트렌치를 포함하되,
    상기 전극 분리 트렌치와 상기 제1 방향으로 인접한 제1 영역에서의 상기 서포터의 제1 두께는 상기 전극 분리 트렌치와 상기 채널 홀 사이에 형성되는 제2 영역에서의 상기 서포터의 제2 두께보다 큰 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 영역은,
    상기 제1 기판의 상면에 형성된 제1 트렌치 내에 배치된 상기 공통 소오스 플레이트와,
    상기 공통 소오스 플레이트의 상면에 형성된 제2 트렌치 내에 배치된 상기 서포터를 포함하는 반도체 장치.
  3. 제 2항에 있어서,
    상기 제2 트렌치의 상기 제1 방향의 폭은 상기 제1 스택 구조물에 인접할수록 증가하는 반도체 장치.
  4. 제 2항에 있어서,
    상기 서포터는,
    상기 제2 트렌치 내에 배치되고, 제1 농도의 불순물을 포함하는 제1 서포터와,
    상기 제1 서포터 상에 배치되고, 상기 제1 농도보다 큰 제2 농도의 불순물을 포함하는 제2 서포터를 포함하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 채널 홀의 측벽 및 바닥면을 따라 배치되는 채널 절연막과,
    상기 채널 홀의 내부에서 상기 채널 절연막 상에 배치되는 채널막을 더 포함하되,
    상기 공통 소오스 플레이트는 상기 채널막과 접하는 반도체 장치.
  6. 제 1항에 있어서,
    상기 제1 영역에서의 상기 공통 소오스 플레이트의 제3 두께는 상기 제2 영역에서의 상기 공통 소오스 플레이트의 제4 두께와 동일한 반도체 장치.
  7. 제 1항에 있어서,
    상기 전극 분리 트렌치의 내부에 배치되는 전극 분리막을 더 포함하는 반도체 장치.
  8. 제 7항에 있어서,
    상기 전극 분리 트렌치의 측벽 및 바닥면을 따라 배치되는 상기 전극 분리막 상에서, 상기 전극 분리 트렌치를 채우는 전극 분리 필링막을 더 포함하는 반도체 장치.
  9. 제 1항에 있어서,
    상기 공통 소오스 플레이트의 내부에 배치되는 에어 갭을 더 포함하는 반도체 장치.
  10. 제 1항에 있어서,
    상기 제1 영역에서의 상기 공통 소오스 플레이트의 제3 두께는 상기 제2 영역에서의 상기 공통 소오스 플레이트의 제4 두께보다 크게 형성되는 반도체 장치.
  11. 제 1항에 있어서,
    상기 제1 기판의 하부에 배치되는 제2 기판과,
    상기 제1 기판과 상기 제2 기판 사이에 배치되는 트랜지스터 및 복수의 배선을 더 포함하는 반도체 장치.
  12. 제 1항에 있어서,
    상기 채널 홀의 내부에 배치되는 도전성 패드와,
    상기 도전성 패드 상에서 상기 제1 방향으로 연장되고, 상기 도전성 패드와 전기적으로 연결되는 비트 라인과,
    상기 비트 라인 상에 배치되는 연결 라인과,
    상기 연결 라인 상에 배치되는 트랜지스터 및 복수의 배선과,
    상기 트랜지스터 및 상기 복수의 배선 상에 배치되는 제2 기판을 더 포함하는 반도체 장치.
  13. 제 1항에 있어서,
    상기 제1 스택 구조물 상에 배치되고, 교대로 적층된 제2 절연막 및 제2 게이트 전극을 포함하는 제2 스택 구조물을 더 포함하는 반도체 장치.
  14. 상면에 제1 트렌치가 형성된 기판;
    상기 기판 상에 배치되고, 상면에 제2 트렌치가 형성된 공통 소오스 플레이트;
    상기 공통 소오스 플레이트 상에 배치되는 서포터;
    상기 서포터 상에 배치되고, 절연막 및 게이트 전극이 교대로 적층된 스택 구조물;
    각각이 상기 스택 구조물, 상기 서포터 및 상기 공통 소오스 플레이트를 관통하고, 서로 제1 방향으로 이격된 제1 및 제2 채널 홀; 및
    상기 제1 채널 홀과 상기 제2 채널 홀 사이에서 상기 제1 방향과 수직인 제2 방향으로 연장되고, 상기 제1 및 제2 트렌치 각각과 상기 제1 및 제2 방향과 수직인 제3 방향으로 오버랩되는 전극 분리 트렌치를 포함하되,
    상기 공통 소오스 플레이트의 적어도 일부는 상기 제1 트렌치 내에 배치되고,
    상기 서포터의 적어도 일부는 상기 제2 트렌치 내에 배치되는 반도체 장치.
  15. 제 14항에 있어서,
    상기 제2 트렌치와 상기 제3 방향으로 오버랩되는 제1 영역에서, 상기 서포터는 상기 제3 방향의 제1 두께를 갖고,
    상기 전극 분리 트렌치와 상기 채널 홀 사이에 형성된 제2 영역에서, 상기 서포터는 상기 제1 두께보다 작은 상기 제3 방향의 제2 두께를 갖는 반도체 장치.
  16. 제 14항에 있어서,
    상기 제2 트렌치는 상기 제1 트렌치와 상기 제3 방향으로 오버랩되는 반도체 장치.
  17. 제 14항에 있어서,
    상기 제1 채널 홀의 측벽 및 바닥면을 따라 배치되는 채널 절연막과,
    상기 제1 채널 홀의 내부에서 상기 채널 절연막 상에 배치되는 채널막을 더 포함하되,
    상기 공통 소오스 플레이트는 상기 채널막과 접하는 반도체 장치.
  18. 제 14항에 있어서,
    상기 서포터는 탄소(C)를 포함하는 불순물이 도핑된 반도체 장치.
  19. 제 14항에 있어서,
    상기 제1 트렌치의 측벽 및 상기 제2 트렌치의 측벽 각각은 상기 제3 방향으로 연장되는 반도체 장치.
  20. 상면에 제1 트렌치가 형성된 기판;
    상기 기판 상에 배치되고, 상면에 제2 트렌치가 형성된 공통 소오스 플레이트;
    상기 공통 소오스 플레이트 상에 배치되는 서포터;
    상기 서포터 상에 배치되고, 절연막 및 게이트 전극이 교대로 적층된 스택 구조물;
    각각이 상기 스택 구조물, 상기 서포터 및 상기 공통 소오스 플레이트를 관통하고, 서로 제1 방향으로 이격된 제1 및 제2 채널 홀;
    상기 제1 및 제2 채널 홀 각각의 측벽 및 바닥면을 따라 배치되는 채널 절연막;
    상기 제1 및 제2 채널 홀 각각의 내부에서 상기 채널 절연막 상에 배치되고, 상기 공통 소오스 플레이트와 접하는 채널막; 및
    상기 제1 채널 홀과 상기 제2 채널 홀 사이에서 상기 제1 방향과 수직인 제2 방향으로 연장되고, 상기 스택 구조물, 상기 서포터 및 상기 공통 소오스 플레이트를 관통하는 전극 분리 트렌치를 포함하되,
    상기 제1 트렌치, 상기 제2 트렌치 및 상기 전극 분리 트렌치는 상기 제1 및 제2 방향과 수직인 제3 방향으로 오버랩되고,
    상기 전극 분리 트렌치와 상기 제1 방향으로 인접한 제1 영역에서의 상기 서포터의 제1 두께는 상기 전극 분리 트렌치와 상기 제1 채널 홀 사이에 형성되는 제2 영역에서의 상기 서포터의 제2 두께보다 큰 반도체 장치.
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