KR20110135692A - 3차원 반도체 메모리 장치 및 그 제조 방법 - Google Patents

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이선우
양준규
김성길
이정길
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Abstract

3차원 반도체 메모리 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 장치가 제공된다. 3차원 반도체 메모리 장치의 제조 방법은 기판 상에 이격되어 배치된 복수의 적층 구조체들을 형성하되, 적층 구조체들 각각은 번갈아 적층된 복수의 절연 패턴들 및 폴리실리콘 패턴들을 포함하고, 적층 구조체들 사이에 노출된 상기 기판의 상면 및 상기 적층 구조체들의 측벽들을 덮는 금속막을 형성하고, 폴리실리콘 패턴들 및 상기 기판을 상기 금속막과 반응시키는 실리사이드 공정을 수행하여, 상기 기판 상에 적층된 게이트 전극들과 상기 기판 내에 도전 라인을 형성하는 것을 포함한다.

Description

3차원 반도체 메모리 장치 및 그 제조 방법{Three dimensional semiconductor memory device and method for manufacturing the same}
본 발명은 반도체 메모리 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 집적도 및 전기적 특성이 향상된 3차원 반도체 메모리 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 메모리 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 메모리 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다. 그러나, 3차원 반도체 메모리 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 메모리 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본원 발명이 해결하고자 하는 과제는 집적도 및 전기적 특성이 보다 향상된 3차원 반도체 메모리 장치의 제조 방법을 제공하는데 있다.
본원 발명이 해결하고자 하는 다른 과제는 집적도 및 전기적 특성이 보다 향상된 3차원 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법은 기판 상에 이격되어 배치된 복수의 적층 구조체들을 형성하되, 적층 구조체들 각각은 번갈아 적층된 복수의 절연 패턴들 및 폴리실리콘 패턴들을 포함하고, 적층 구조체들 사이에 노출된 기판의 상면 및 적층 구조체들의 측벽들을 덮는 금속막을 형성하고, 폴리실리콘 패턴들 및 기판을 금속막과 반응시키는 실리사이드 공정을 수행하여, 기판 상에 적층된 게이트 전극들과 기판 내에 도전 라인을 형성하는 것을 포함한다.
상기 해결하고자 하는 과제를 달성하기 위한 3차원 반도체 메모리 장치는 기판 상에 이격되어 배치되며, 수직적으로 적층된 복수 개의 게이트 전극들을 포함하는 복수의 게이트 구조체들, 게이트 구조체의 일 측벽을 가로질러 기판에 접속된 반도체 패턴들 및 게이트 구조체들 사이의 기판 내에 형성된 도전 라인을 포함하되, 게이트 전극들 및 도전 라인은 금속 실리사이드막을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에서, 공통 소오스 도전 라인과 게이트 전극들은 동일한 금속 실리사이드막을 포함하며, 공통 소오스 도전 라인을 구성하는 금속 실리사이드막은, 기판 상에 적층된 게이트 전극을 이루는 게이트 실리사이드막과 동시에 형성될 수 있다. 공통 소오스 도전 라인과 게이트 전극들의 저항이 감소되므로, 3차원 반도체 메모리 장치의 동작 속도를 향상시킬 수 있다.
또한, 게이트 전극 및 공통 소오스 도전 라인은 소정 두께 이하에서 금속물질보다 비저항이 낮은 금속 실리사이드, 예를 들어, 니켈 실리사이드로 형성되므로, 3차원 반도체 메모리 장치의 집적도 및 특성이 보다 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 회로도이다.
도 2 내지 도 10은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법 나타내는 사시도들이다.
도 11 내지 도 16은 도 10의 A 부분을 나타내는 도면들이다.
도 17 내지 도 19는 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 나타내는 단면도들이다.
도 20 내지 도 24은 본 발명의 또 다른 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 나타내는 단면도들이다.
도 25는 본 발명의 변형 실시예에 따른 3차원 반도체 메모리 장치의 사시도이다.
도 26은 본 발명의 또 다른 변형 실시예에 따른 3차원 반도체 메모리 장치의 사시도이다.
도 27 내지 도 32는 본 발명의 또 다른 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 나타내는 단면도들이다.
도 33은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 34는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 35는 본 발명에 따른 3차원 반도체 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 나타내는 회로도이다.
도 1을 참조하면, 일 실시예에 따른 3차원 반도체 메모리 장치는 공통 소오스 라인(CSL), 복수개의 비트라인들(BL0, BL1, BL2) 및 공통 소오스 라인(CSL0-CSL2)과 비트라인들(BL0-BL2) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트라인들(BL0-BL2)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL0-BL2)과 하나의 공통 소오스 라인(CSL0, CSL1 또는 CSL2) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 일 실시예에 따르면, 공통 소오스 라인(CSL0-CSL2)은 복수 개가 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인들(CSL0-CSL2)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 공통 소오스 라인들 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL0-CSL2)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL0-BL2)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소오스 라인(CSL0-CSL2)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL0-CSL2)과 비트라인들(BL0-BL2) 사이에 배치되는, 접지 선택 라인(GSL0-GSL2), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL0-SSL2)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 정보저장체를 포함한다.
하나의 셀 스트링(CSTR)은 공통 소오스 라인(CSL0-CSL2)으로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성되기 때문에, 공통 소오스 라인(CSL0-CSL2)과 비트라인들(BL0-BL2) 사이에는 xy 평면에 대해 수직인 z축 방향으로 다층의 워드라인들(WL0-WL3)이 배치된다.
공통 소오스 라인(CSL0-CSL2)으로부터 실질적으로 동일한 거리에 배치되는, 복수의 메모리 셀 트랜지스터들(MCT)의 게이트 전극들은 워드라인들(WL0-WL3) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이와 달리, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들이 공통 소오스 라인(CSL0-CSL2)으로부터 실질적으로 동일한 거리에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수 있다.
이하, 도 2 내지 도 10을 참조하여, 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법에 대해 설명한다. 도 2 내지 도 10은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법 나타내는 사시도들이다. 도 11 내지 도 16은 도 10의 A 부분을 나타내는 도면들이다.
도 2를 참조하면, 기판(100) 상에 희생막들(SC1~SC8) 및 절연막들(111~118)을 번갈아 적층된 박막 구조체(ST)를 형성한다.
기판(100)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼, 실리콘막, 게르마늄막, 실리콘 게르마늄막), 절연성 물질(예를 들면, 절연막(산화물, 질화물 등), 유리) 및 절연성 물질에 의해 덮인 반도체 중의 하나일 수 있다.
절연막들(111~118) 및 희생막들(SC1~SC8)은, 도시된 것처럼, 교대로 그리고 반복적으로 적층될 수 있다. 절연막들(111~118) 및 희생막들(SC1~SC8)은 식각 선택성을 가질 수 있도록 선택된 물질들로 형성될 수 있다. 예를 들어, 절연막들(111~118)은 실리콘막, 실리콘 산화막, 실리콘 카바이드 및 실리콘 질화막 중의 적어도 하나일 수 있으며, 희생막들(SC1~SC8)은 실리콘막, 실리콘 산화막, 실리콘 카바이드 및 실리콘 질화막 중에서 선택되는 절연막과 다른 물질일 수 있다.
일 실시예에 따르면, 희생막들(SC1~SC8)은 서로 동일한 두께로 형성될 수 있다. 이와 달리, 희생막들(SC1~SC8) 중 최하층의 상부 희생막(SC1)과 최상층의 상부 희생막(SC8)은 그것들 사이에 위치한 희생막들(SC2~SC7)에 비해 두껍게 형성될 수 있다. 이 경우에, 최하층 및 최상층의 희생막들 (SC1, SC8) 사이의 희생막들(SC2~SC7)은 서로 동일한 두께로 형성될 수 있다.
일 실시예에 따르면, 절연막들(111~118) 중에서 최상부의 절연막(118)은 그 아래의 절연막들(111~117)에 비하여 두껍게 형성될 수 있다. 그리고 최상부의 절연막(118) 아래의 절연막들(111~117)은 서로 동일한 두께로 형성될 수 있다. 또한, 절연막들(111~118) 중에서 소정 층에 형성되는 절연막들(112, 116)은, 도면에 도시된 것처럼, 다른 절연막들(111, 113, 114, 115, 117) 보다 두껍게 형성될 수 있다.
또한, 최하층의 희생막(SC1)과 기판(100) 사이에는 버퍼 절연막(101)이 형성될 수 있다. 버퍼 절연막(101)은 다른 절연막들(111~118)보다 얇께 형성될 수 있으며, 열산화 공정을 통해 형성되는 실리콘 산화막일 수 있다.
다음으로, 박막 구조체(ST)를 패터닝하여 기판(100)을 노출시키는 개구부들(131)을 형성한다.
구체적으로, 개구부들(131)을 형성하는 단계는, 박막 구조체(ST) 상에 개구부들(131)의 평면적 위치를 정의하는 마스크 패턴(미도시)을 형성하는 단계와, 마스크 패턴을 식각 마스크로 사용하여 박막 구조체(ST)를 이방성 식각하는 단계를 포함할 수 있다.
개구부들(131)은 희생막들(SC1~SC8) 및 절연막들(111~118)의 측벽들을 노출시키도록 형성될 수 있다. 또한, 일 실시예에 따르면, 개구부들(131)은 버퍼 절연막(101)을 관통하여 기판(100)의 상부면을 노출시키도록 형성될 수 있다. 또한, 개구부들(131)을 형성하는 동안 오버 식각(over etch)에 의해 개구부(131)에 노출되는 기판(100)의 상부면이 소정 깊이 리세스될 수도 있다. 그리고, 개구부(131)는 이방성 식각 공정에 의해 기판(100)으로부터의 거리에 따라 다른 폭을 가질 수 있다.
일 실시예에 따르면, 개구부들(131) 각각은 도 2에 도시된 바와 같이, 원통형 또는 직육면체의 홀 형태로 형성될 수 있으며, xy 평면 상에 2차원적으로 그리고 규칙적으로 형성될 수 있다. 즉, 개구부들(131)을 x축 및 y축 각각에서 서로 이격되어 배치된다. 다른 실시예에 따르면, 수평적 모양에 있어서, 개구부들(131)은 y축 방향으로 연장된 라인 형태의 트렌치일 수도 있다. 라인 형태의 개구부들(131)은 서로 평행하게 형성될 수 있다. 또 다른 실시예에 따르면, 개구부들(131)은 도 26에 도시된 것처럼, y축 방향으로 지그재그(zig zag) 배치될 수도 있다. 그리고, 일 방향으로 인접한 개구부들(131) 간의 이격거리는 개구부의 폭보다 작거나 같을 수 있다. 이와 같이, 개구부들(131)이 지그재그 형태로 배치될 경우, 일정한 면적 내에 보다 많은 수의 개구부들(131)이 배치될 수 있다.
도 3을 참조하면, 개구부들(131) 내에 반도체 패턴(132)을 형성한다.
상세하게, 반도체 패턴(132)은 개구부 내에 형성되어 기판(100)과 직접 접촉될 수 있으며, 기판(100)에 대해 실질적으로 수직할 수 있다. 반도체 패턴(132)은 예를 들어, 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있으며, 반도체 패턴(132)은 불순물이 도핑된 반도체일 수 있으며, 또는, 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 또한, 수평 반도체막은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다.
반도체 패턴(132)은 화학기상증착 기술 또는 원자층 증착 기술을 사용하여 개구부들(131) 내에 형성될 수 있다. 그리고, 증착 기술을 이용하여 반도체 패턴(132)을 형성하는 경우, 반도체 패턴(132)과 기판(100) 사이에는 결절구조 차이로 인한 불연속적인 경계면이 형성될 수도 있다. 또한, 일 실시예에 따르면, 반도체 패턴(132)은 비정질실리콘 또는 다결정실리콘을 증착한 후에 레이저 어닐링과 같은 열처리 공정을 통해 비정질실리콘 또는 다결정실리콘을 상전이시킴으로써 단결정 실리콘으로 형성될 수도 있다. 또한, 다른 실시예에 따르면, 개구부들(131)에 의해 노출된 기판(100)을 씨드층(seed layer)으로 이용하는 에피택시얼 공정을 수행하여, 개구부들(131) 내에 반도체 패턴(132)을 형성할 수도 있다.
또한, 반도체 패턴(132)은 개구부(131)의 폭의 절반 이하의 두께로 증착될 수 있다. 이러한 경우, 반도체 패턴(132)은 개구부(131)의 일부를 채우고 개구부의 중심 부분에 빈 영역을 정의할 수 있다. 또한, 반도체 패턴(132)의 두께(즉, 쉘의 두께)는 반도체 메모리 장치의 동작시 반도체막에 생성될 공핍 영역의 폭보다 얇거나 다결정 실리콘을 구성하는 실리콘 그레인들의 평균 길이보다 작을 수 있다. 즉, 반도체 패턴(132)은 개구부들(131) 내에 파이프 형태(pipe-shaped), 중공의 실린더 형태(hollow cylindrical shape), 또는 컵(cup) 모양으로 형성될 수 있다. 그리고, 반도체 패턴(132)에 의해 정의되는 빈 영역 내에는 매립 절연 패턴(134)이 채워질 수 있다. 매립 절연 패턴(134)은 갭필 특성이 우수한 절연물질로 형성될 수 있다. 예를 들어, 매립 절연 패턴(134)은 고밀도 플라즈마 산화막, SOG막(Spin On Glass layer) 및/또는 CVD 산화막등으로 형성될 수 있다.
또한, 반도체 패턴(132)은 증착 공정에 의해 원통형의 개구부(131) 내에 완전히 채워져 원기둥 형태를 가질 수도 있다. 이러한 경우, 반도체 패턴(132)을 증착한 후에 반도체 패턴(132)에 대한 평탄화 공정이 수행될 수 있다.
한편, 개구부들(131)이 라인 형태로 형성된 경우, 도 25에 도시된 바와 같이, 개구부(131) 내에는 반도체 패턴들(132)이 그것들 사이에 절연 패턴들(111~118)을 개재하여 형성될 수 있다. 이와 같이 반도체 패턴들(132)을 형성하는 것은, 개구부들(131) 내에 차례로 반도체막 및 매립 절연막을 형성하고, 반도체막 및 매립 절연막을 패터닝하여 개구부(131) 내에 직사각형태의 평면을 갖는 반도체 패턴(132)을 형성할 수 있다. 그리고, 반도체 패턴(132)은 U자 형태의 모양을 가질 수 있다.
도 4를 참조하면, 반도체 패턴들(132)을 형성한 후에, 인접하는 반도체 패턴들132) 사이에 기판(100)을 노출시키는 트렌치들(140)을 형성한다.
구체적으로, 트렌치들(140)을 형성하는 단계는, 박막 구조체(ST) 상에 트렌치들(140)의 평면적 위치를 정의하는 마스크 패턴(미도시)을 형성하는 단계와, 마스크 패턴을 식각 마스크로 사용하여 박막 구조체(ST)를 이방성 식각하는 단계를 포함할 수 있다.
트렌치(140)는 반도체 패턴들(132)로부터 이격되어, 희생막들(SC1~SC8) 및 절연막들(111~118)의 측벽들을 노출시키도록 형성될 수 있다. 수평적 모양에 있어서, 트렌치(140)는 라인 형태 또는 직사각형으로 형성될 수 있으며, 수직적 깊이에 있어서, 트렌치(140)는 기판(100)의 상부면을 노출시키도록 형성될 수 있다.또한, 트렌치(140)는 이방성 식각 공정에 의해 기판(100)으로부터의 거리에 따라 다른 폭을 가질 수 있다. 또한, 트렌치들(140)을 형성하는 동안 오버 식각(over etch)에 의해 트렌치(140)에 노출되는 기판(100)의 상부면이 소정 깊이 리세스될 수 있다.
트렌치들(140)을 형성함에 따라, 박막 구조체는 y축 방향을로 연장된 라인 형태를 가질 수 있다. 그리고, 하나의 라인 형태의 박막 구조체에는 y축 방향으로 배열된 복수의 반도체 패턴들(132)이 관통할 수 있다. 이와 같이, 트렌치들(140)에 의해 라인 형태를 갖는 박막 구조체는 반도체 패턴(132)과 인접한 내측벽과, 트렌치(140)에 노출된 외측벽을 가질 수 있다. 즉, 교대로 그리고 반복적으로 적층된 희생 패턴들(SC1~SC8) 및 절연 패턴들(111~118)이 기판(100) 상에 형성될 수 있다.
한편, 일 실시예에 따르면, 트렌치들(140)을 형성한 후에, 기판(100) 내에 불순물 영역(105)이 형성될 수 있다. 불순물 영역(105)은 트렌치(140)가 형성된 박막 구조체를 이온 마스크로 사용하는 이온 주입 공정을 통해 형성될 수 있다. 그리고, 불순물 영역(105)은 불순물의 확산에 의해 박막 구조체의 하부 영역의 일부분과 중첩될 수 있다. 또한, 불순물 영역(105)은 기판(100)의 도전형과 반대되는 도전형을 가질 수 있다.
도 5를 참조하면, 트렌치들(140)에 노출된 희생 패턴들(SC1~SC8)을 제거하여, 절연 패턴들(111~118) 사이에 리세스 영역들(142)을 형성한다.
리세스 영역들(142)은 절연 패턴들(111~118) 사이의 희생 패턴들(SC1~SC8)을 제거함으로써 형성될 수 있다. 즉, 리세스 영역들(142)은 트렌치(140)로부터 절연 패턴들(111~118) 사이로 수평적으로 연장될 수 있으며, 반도체 패턴(132)의 측벽 일부분들을 노출시킬 수 있다. 그리고, 최하부에 형성된 리세스 영역(142)은 버퍼 절연막(101)에 의해 정의될 수 있다. 이와 같이 형성되는 리세스 영역(142)의 수직적 두께(z축 방향으로의 길이)는 도 2에서 희생막들(SC1~SC8)을 증착할 때 희생막들(SC1~SC8)의 증착 두께에 의해 정의될 수 있다.
구체적으로, 리세스 영역들(142)을 형성하는 단계는, 절연 패턴들(111~118)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 희생 패턴들(SC1~SC8)을 등방적으로 식각하는 단계를 포함할 수 있다. 여기서, 희생 패턴들(SC1~SC8)은 등방성 식각 공정에 의해 완전히 제거될 수 있다. 예를 들어, 희생 패턴들(SC1~SC8)이 실리콘 질화막이고, 절연 패턴들(111~118)이 실리콘 산화막인 경우, 식각 단계는 인산을 포함하는 식각액을 사용하여 수행될 수 있다.
도 6을 참조하면, 리세스 영역들(142) 내에 정보 저장막(150)을 형성한다.
정보 저장막(150)은 리세스 영역들(142)이 형성된 박막 구조체를 실질적으로 컨포말하게 덮도록 형성될 수 있다. 정보 저장막(150)은 우수한 단차 도포성을 제공할 수 있는 증착 기술(예를 들면, 화학기상증착 또는 원자층 증착 기술)을 사용하여 형성될 수 있다. 그리고, 정보 저장막(150)은 리세스 영역들(142) 두께의 절반보다 얇은 두께로 형성될 수 있다. 즉, 리세스 영역(142)에 노출된 반도체 패턴(132)의 측벽들에 정보 저장막(150)이 형성될 수 있으며, 정보 저장막(150)은 리세스 영역(142)을 정의하는 절연 패턴들(111~118)의 하부면 및 상부면으로 연장될 수 있다. 또한, 증착 공정에 의해 형성되는 정보 저장막(150)은 라인 형태의 박막 구조체 사이에 노출된 기판(100)의 표면 및 최상층 절연 패턴(118)의 상면에도 형성될 수 있으며, 절연 패턴들(111~118)의 측벽들을 덮을 수도 있다. 그리고, 정보 저장막(150)은 최하층의 리세스 영역(142)에 의해 노출되는 기판(100, 또는 버퍼 절연막(101))의 상면을 덮을 수 있다. 즉, 도 11 내지 도 13에 도시된 것처럼, 정보 저장막(152)이 리세스 영역들(142)이 형성된 박막 구조체의 표면에 컨포말하게 형성될 수 있다.
다른 실시예에 따르면, 도 14에 도시된 것처럼, 수직적으로 인접한 절연 패턴들(111~118) 사이에 정보 저장 패턴(154)이 국소적으로 형성되어, 수직적으로 인접하는 다른 정보 저장 패턴들(154)과 분리될 수 있다. 이와 같이 정보 저장 패턴(154)들이 수직적으로 서로 분리된 경우 정보 저장 패턴(154)에 트랩된 전하들이 인접한 다른 정보 저장 패턴(154)으로 이동(spreading)하는 것을 방지할 수 있다. 정보 저장 패턴(154)이 수직적으로 인접한 절연 패턴들(111~118) 사이에 국소적으로 형성되는 경우에도, 최하층의 정보 저장 패턴(154)은 버퍼 절연막(101, 또는 기판(100))의 상면과 직접 접촉될 수도 있다.
일 실시예에 따르면, 정보 저장막(150)은 전하저장막일 수 있다. 예를 들면, 전하 저장막은 전하 트랩 절연막, 플로팅 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막 중의 한가지일 수 있다. 그리고, 정보 저장막(150)이 전하 저장막인 경우, 정보 저장막(150)에 저장되는 정보는 반도체 패턴(132)과 게이트 전극들(도 10의 WL) 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링을 이용하여 변경될 수 있다. 한편, 정보 저장막(150)은 다른 동작 원리에 기초하여 정보를 저장하는 것이 가능한 박막(예를 들면, 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막)일 수도 있다.
일 실시예에 따르면, 도 15에 도시된 바와 같이, 정보 저장막(150)은 차례로 적층되는 블록킹 절연막(152a), 전하트랩막(152b) 및 터널 절연막(152c)을 포함할 수 있다. 블록킹 절연막(152a)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 및 고유전막들 중의 적어도 하나를 포함할 수 있으며, 복수의 막들로 구성될 수 있다. 이때, 고유전막은 실리콘 산화막보다 높은 유전 상수를 갖는 절연성 물질들을 의미하며, 탄탈륨 산화막, 티타늄 산화막, 하프늄 산화막, 지르코늄 산화막, 알루미늄 산화막, 이트륨 산화막, 니오븀 산화막, 세슘 산화막, 인듐 산화막, 이리듐 산화막, BST막 및 PZT막을 포함할 수 있다. 터널 절연막(152c)은 블록킹 절연막(152a)보다 낮은 유전 상수를 갖는 물질로 형성될 수 있으며, 예를 들어, 산화물, 질화물 또는 산화질화물 등에서 선택된 적어도 하나를 포함할 수 있다. 전하 트랩막(152b)은 전하 트랩 사이트들이 풍부한 절연성 박막(예를 들면, 실리콘 질화막)이거나, 도전성 그레인들을 포함하는 절연성 박막일 수 있다. 일 실시예에 따르면, 터널 절연막(152c)은 실리콘 산화막이고, 전하 트랩막(152b)은 실리콘 질화막이고, 블록킹 절연막(152a)은 알루미늄 산화막을 포함하는 절연막일 수 있다.
한편, 다른 실시예에 따르면, 블록킹 절연막(152a)은 제 1 블록킹 절연막 및 제 2 블록킹 절연막으로 구성될 수도 있다. 여기서, 제 1 및 제 2 블록킹 절연막들은 서로 다른 물질로 형성될 수 있으며, 제 1 및 제 2 블록킹 절연막들 중의 하나는 터널 절연막보다 작고 전하 트랩막보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 예를 들어, 제 1 블록킹 절연막은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들 중의 하나이고, 제 2 블록킹 절연막은 제 1 블록킹 절연막보다 작은 유전 상수를 갖는 물질일 수 있다. 다른 실시예에 따르면, 제 2 블록킹 절연막은 고유전막들 중의 하나이고, 제 1 블록킹 절연막은 상기 제 2 블록킹 절연막보다 작은 유전 상수를 갖는 물질일 수 있다.
또 다른 실시예에 따르면, 차례로 적층된 블록킹 절연막(152a), 전하 트랩막(152b) 및 터널 절연막(152c)으로 구성된 정보 저장막(150)에서, 터널 절연막(152c) 및 전하 트랩막(152b)은 도 16에 도시된 것처럼, 반도체 패턴(132)에 인접한 박막 구조체의 내벽을 가로질러 형성될 수 있다. 즉, 터널 절연막(152c) 및 전하 트랩막(152b)은 반도체 패턴(132)을 형성하기 전에 개구부의 내벽에 먼저 형성될 수도 있다. 그리고, 블록킹 절연막(152a)은 리세스 영역들(142)을 형성한 후에 리세스 영역(142) 내에 컨포말하게 형성될 수 있다. 이에 따라, 블록킹 절연막(152a)은 절연 패턴의 상부면 및 하부면과 직접 접촉될 수 있다. 한편, 리세스 영역들(142)을 형성한 후에, 전하 트랩막(152b)과 블록킹 절연막(152a)이 리세스 영역(142) 내에 컨포말하게 형성될 수도 있다.
이어서, 도 6 내지 도 10을 참조하여, 정보 저장막(150)이 형성된 리세스 영역들(142) 각각에 게이트 전극들(WL)을 형성한다. 또한, 게이트 전극들(WL)을 형성시 기판(100) 내에 공통 소오스 도전 라인(CSL)을 함께 형성한다.
게이트 전극(WL)이 정보 저장막(150)이 컨포말하게 형성된 리세스 영역(142) 내에 형성됨에 따라, 게이트 전극(WL)의 수직적 두께(도 11의 t1)는 리세스 영역(142)의 수직적 두께(도 11의 t2)보다 감소될 수 있다. 이와 같이 게이트 전극들(WL)의 두께 감소는 게이트 전극(WL)의 저항(resistance)을 증가시킬 수 있다. 그러므로, 3차원 반도체 메모리 장치의 집적도 및 전기적 특성을 향상시키기 위해, 게이트 전극(WL)을 구성하는 물질의 비저항(resistivity)을 감소시키는 것이 필요하다. 예를 들어, 게이트 전극(WL)들 및 공통 소오스 도전 라인들(CSL)은 낮은 비저항을 갖는 금속물질(예를 들어, 텅스텐)로 형성될 수 있다. 그러나, 텅스텐으로 이루어진 금속막의 경우, 그 두께가 소정 두께(약 500Å) 이하로 감소되면, 금속막의 저항이 급격히 증가할 수 있다.
한편, 본 발명의 실시예들에서 게이트 전극(WL)은 소정 두께 이하에서 텅스텐막보다 저항이 낮은 금속 실리사이드로 형성될 수 있다. 즉, 게이트 전극(WL)은 게이트 실리사이드막(182)을 포함하면, 약 100Å 내지 500Å의 수직적 두께를 가질 수 있다. 게이트 전극이 실리사이드를 포함므로, 게이트 전극(WL)의 저항이 감소될 수 있으며, 3차원 반도체 메모리 장치의 동작 특성이 보다 향상될 수 있다.
또한, 공통 소오스 라인(CSL)은 기판(100) 내에 형성된 불순물 영역(105)일 수 있다. 그런데, 공통 소오스 라인(CSL)이 기판(100) 내에 형성되는 불순물 영역인 경우, 저항을 일정하게 유지하기 어렵고 공통 소오스 라인(CSL)의 저항이 높을 수 있다.
한편, 본 발명의 실시예들에서, 공통 소오스 라인(CSL)은 기판(100) 내의 불순물 영역(105)과, 공통 소오스 실리사이드막(184)으로 구성될 수 있다. 금속 실리사이드를 포함하는 공통 소오스 도전 라인(CSL)은 불순물 영역(105)으로 이루어진 공통 소오스 도전 라인보다 저항이 감소될 수 있다. 또한, 실시예들에서, 공통 소오스 도전 라인(CSL)을 구성하는 공통 소오스 실리사이드막(184)은, 기판(100) 상에 적층된 게이트 전극(WL)을 이루는 게이트 실리사이드막(182)과 동시에 형성될 수 있다.
이하, 도 6 내지 도 10을 참조하여, 게이트 전극들(WL) 및 공통 소오스 라인(CSL)을 형성하는 방법을 상세히 설명한다.
구체적으로, 본 발명의 실시예들에서 게이트 전극들(WL)들과 공통 소오스 도전 라인(CSL)을 형성하는 것은, 정보 저장막(150)이 형성된 리세스 영역(142)들 및 트렌치(140) 내에 폴리실리콘막(170)을 형성하는 것과, 트렌치(140) 내에서 폴리실리콘막(170)을 제거하여 수직적으로 서로 분리된 폴리실리콘 패턴들(172)을 형성하는 것과, 폴리실리콘 패턴들(172) 및 트렌치(140)에 노출된 기판(100)에 실리사이드 공정을 수행하여 게이트 전극들(WL) 및 공통 소오스 도전 라인(CSL)을 형성하는 것을 포함한다. 또한, 정보 저장막(150) 상에 금속 실리사이드막(182)이 형성됨에 따라, 리세스 영역(142)을 채우는 폴리실리콘막(170)을 형성하기 전에, 배리어 금속막(160)이 형성될 수 있다.
도 6을 참조하면, 배리어 금속막(160)이 정보 저장막(150)의 표면을 따라 컨포말하게 형성된다.
배리어 금속막(160)은 금속 물질이 정보 저장막(150)으로 침투하는 것을 방지할 수 있으며, 게이트 전극의 저항을 줄이기 위해 비저항이 낮은 도전 물질로 형성된다. 예를 들어, 배리어 금속막(160)은 티타늄, 탄탈륨, 텅스텐과 같은 금속물질과, 질화티타늄, 질화탄탈늄 및 질화텅스텐 등과 같은 도전성 금속질화물로 형성될 수 있다. 또한, 배리어 금속막(160)은 금속물질과 도전성 금속질화물의 복합막으로 형성될 수도 있다.
일 실시예에서 배리어 금속막(160)은, 리세스 영역(142) 내에 형성된 정보 저장막(150) 표면에 얇은 두께로 균일하게 형성될 수 있다. 즉, 배리어 금속막(160)은 반도체 패턴(132)의 측벽 및 절연 패턴들(111~118)의 상부면 및 하부면 상에 형성되어, 절연 패턴들(111~118) 사이의 리세스 영역(142)의 공간을 감소시킨다. 이러한 배리어 금속막(160)은 화학 기상 증착(CVD), 원자층 증착(ALD) 또는 스퍼터링(sputtering) 증착 공정을 통해 형성될 수 있다. 예를 들어, 배리어 금속막(160)은 약 10Å 내지 100Å의 얇은 두께로 형성될 수 있다. 또한, 배리어 금속막(160)은 질화티타늄으로 형성될 수 있으며, 질화티타늄은 염화 티타늄(TiCl4)가스와 암모니아(NH3)가스를 반응가스로 사용하여 형성될 수 있다.
이어서, 배리어 금속막(160)이 형성된 리세스 영역들(142) 내에 폴리실리콘막(170)을 형성한다.
폴리실리콘막(170)은 n형 또는 p형 불순물(boron 또는 phosphorous)이 도핑된 폴리실리콘이거나, 비정질 폴리실리콘으로 형성될 수 있다. 또한, 폴리실리콘막(170)은 우수한 단차 도포성을 제공할 수 있는 증착 기술(예를 들면, 화학기상증착, 원자층 증착, 또는 스퍼터링 기술)을 사용하여 형성될 수 있다. 이에 따라, 폴리실리콘막(170)은 리세스 영역들(142)을 채우면서 트렌치 내에 컨포말하게 형성될 수 있다.
구체적으로, 폴리실리콘막(170)은 리세스 영역(142)의 수직적 두께의 절반 이상의 두께로 증착될 수 있다. 또한, 트렌치의 평면적(또는 수평적) 폭이 리세스 영역(142)의 수직적 두께보다 큰 경우, 도면에 도시된 바와 같이, 폴리실리콘막(170)은 트렌치의 일부를 채우고 트렌치의 중심 부분에 빈 영역(empty region)을 정의할 수 있다. 이 때, 빈 영역은 위로 개방(opened)될 수 있다.
도 7을 참조하면, 트렌치(140) 내에 채워진 폴리실리콘막(170)과 배리어 금속막(160)을 제거하여, 리세스 영역들(142) 내에 각각 폴리실리콘 패턴(172)과 배리어 금속 패턴(162)을 형성한다. 이와 같이, 리세스 영역들(142) 각각에 국소적으로 형성된 폴리실리콘 패턴들(172)과 배리어 금속 패턴(162)은 적층 구조체를 구성할 수 있다. 적층 구조체는 서로 인접하는 트렌치들(140) 사이에서, 반도체 패턴들(132)이 관통하는 라인 형태일 수 있다.
구체적으로, 폴리실리콘 패턴(172)을 형성하는 것은, 트렌치(140) 내에 채워진 폴리실리콘막(170)을 등방성 식각하는 것을 포함한다. 등방성 식각 공정에 의해 폴리실리콘막(170)은 실질적으로 수직적 및 수평적으로 균일하게 식각될 수 있다. 폴리실리콘막(170)의 등방성 식각 공정은 폴리실리콘 패턴(172)이 서로 분리될 때까지 수행될 수 있으며, 이 때, 배리어 금속막(160)은 식각 정지막으로 이용될 수 있다. 즉, 폴리실리콘막(170)의 식각 공정에 의해 절연막들(111~118)의 측벽들 및 기판(100) 상면의 배리어 금속막(160)이 노출될 수 있다. 또한, 등방성 식각 공정에 의하여 박막 구조체를 구성하는 최상부의 절연 패턴 상에 형성된 폴리실리콘막(170)도 함께 제거될 수 있다.
일 실시예에 따르면, 폴리실리콘막(170)의 등방성 식각 공정시 빈 영역을 통해 식각 가스 또는 에천트(etchant)가 박막 구조체의 하부부터 상부까지 균일하게 공급될 수 있으므로, 빈 영역의 측벽 및 바닥 부분의 폴리실리콘막(170)이 실질적으로 동시에 식각될 수 있다. 이에 따라, 박막 구조체의 하부부터 상부까지 폴리실리콘 패턴(172)의 수평적 폭(x축 방향의 길이)가 균일할 수 있다.
이러한, 등방성 식각 공정은 식각 용액을 사용하는 습식 식각 공정으로 수행될 수 있다. 이와는 다르게, 등방성 식각 공정은 식각 가스를 사용하는 건식 식각 공정일 수도 있다. 등방성 식각 공정이 건식 식각 공정으로 수행하는 경우에, 라디칼(radical) 상태 및/또는 이온 상태의 식각 가스들을 확산에 의하여 빈 영역 내로 공급될 수 있다. 이로써, 식각 가스들은 등방성 식각을 수행할 수 있다. 또한, 폴리실리콘막(170)이 건식 식각될 때, 박막 구조체를 구성하는 최상부의 절연막 또는 그 상부에 추가적으로 형성되는 하드 마스크 패턴(미도시)이 식각 마스크로 사용될 수 있다.
이어서, 배리어 금속 패턴(162)들은 트렌치(140)에 노출된 배리어 금속막(160)을 제거하여 리세스 영역들(142) 각각에 형성될 수 있다. 트렌치에 노출된 배리어 금속막(160)은 등방성 식각 공정에 의해 식각될 수 있다. 등방성 식각 공정을 수행함에 따라, 배리어 금속막(160)은 실질적으로 수직적 및 수평적으로 균일하게 식각될 수 있다. 배리어 금속막(160)의 식각 공정은 배리어 금속 패턴(162)들이 서로 분리될 때까지 수행될 수 있으며, 정보 저장막(150)이 식각 정지막으로 이용될 수 있다. 즉, 배리어 금속막(160)의 식각 공정에 의해 절연막들(111~118)의 측벽들 및 기판(100) 상면의 정보 저장막(150)이 노출될 수 있다.
이러한, 등방성 식각 공정은 식각 용액을 사용하는 습식 식각 공정으로 수행될 수 있다. 이와는 다르게, 등방성 식각 공정은 식각 가스를 사용하는 건식 식각 공정일 수도 있다. 예를 들어, 배리어 금속막을 식각하는 것은, RIE 식각(reactive ion etch)과 같은 화학적 물리적 식각 방법, 에천트(etchant)를 이용한 습식 식각 방법, 화학적 열분해 식각 방법(예를 들어, GPE(gas-phase etching)) 및 상기 방법들을 조합한 방법이 이용될 수 있다.
예를 들어, 배리어 금속막(160)이 티타늄 질화막으로 형성된 경우, 플로린(fluorine) 계열(예를 들어, CF4 및 C2F6) 및/또는 클로린(chlorine) 계열(예를 들어, Cl2)을 포함하는 소스 가스로부터 생성된 가스상 에천트(gas-phase etchant)가 이용하여 트렌치(140)에 노출된 배리어 금속막(160)을 제거할 수 있다. 가스상 에천트를 이용함으로써, 트렌치(140)에 노출된 배리어 금속막(160)이 균일한 두께로 제거될 수 있다.
또한, 티타늄 질화막으로 형성된 배리어 금속막을 제거할 때, 수산화암모늄(NH4OH)과 과산화수소(H2O2) 및 탈이온수의 혼합액(SC1: standard clean 1)과, 황산(H2SO4)과 과산화수소(H2O2)의 혼합 용액이 사용될 수 있다.
한편, 다른 실시예에 따르면, 폴리실리콘막(170) 및 배리어 금속막(160)의 등방적 식각 공정은, 폴리실리콘 패턴(172) 및 배리어 금속 패턴(162)의 수평적 폭(x축 방향의 길이)를 결정할 수 있다. 예를 들어, 폴리실리콘 패턴(172) 및 배리어 금속 패턴(162)은 도 17에 도시된 것처럼, 리세스 영역(142)의 일부분을 채우도록 형성될 수 있다. 이에 따라, 폴리실리콘 패턴(172)의 수평적 폭은 절연 패턴들(111~118)의 수평적 폭보다 작을 수 있다.
도 8을 참조하면, 폴리실리콘 패턴(172) 및 배리어 금속 패턴(162)을 형성한 후, 트렌치(140) 아래의 기판(100) 내에 불순물 영역(105)이 형성될 수 있다. 불순물 영역(105)은 박막 구조체의 최상부 절연 패턴을 이온 주입 마스크로 이용하여 형성될 수 있다. 이에 따라, 불순물 영역(105)은 트렌치(140)의 수평적 모양처럼, 일 방향으로 연장된 라인 형태일 수 있다. 불순물 영역(105)은 불순물의 확산에 의해 박막 구조체의 하부 영역과 부분적으로 중첩될 수 있다. 그리고, 불순물 영역(105)을 형성시 트렌치(140)의 바닥면 상에 위치한 정보 저장막(150) 또는 트렌치(140)의 바닥면 상의 정보저장막은 이온 주입 버퍼막으로 사용될 수 있다. 다른 실시예에 따르면, 불순물 영역(105)은 도 4를 참조하여 설명한 것처럼, 트렌치(140)를 형성한 후에, 트렌치(140) 아래의 기판(100) 내에 형성될 수도 있다.
또한, 리세스 영역들(142)에 폴리실리콘 패턴(172)을 형성한 후에는, 기판(100) 상에 형성된 정보 저장막(150)을 선택적으로 제거하여 기판(100)을 노출시킨다. 기판(100) 상에 형성된 정보 저장막(150)은 폴리실리콘 패턴(172) 및 배리어 금속 패턴(162)을 형성하기 위한 등방적 식각 공정에서 과도 식각(over etch)에 의해 트렌치(140) 내에서 제거될 수 있다. 또한, 기판(100) 상에 형성된 정보 저장막(150)은 이방성 식각 방법을 이용하여 선택적으로 제거될 수 있다. 이방성 식각 공정을 이용하여 정보 저장막(150)을 제거함에 따라, 기판(100) 내에 형성된 불순물 영역(105)이 트렌치(140)에 노출될 수 있다. 그리고, 이방성 식각 공정에 의해 박막 구조체 최상부의 절연 패턴(118) 상에 형성된 정보 저장막(150)도 함께 제거될 수 있다. 여기서, 정보 저장막(150)이 이방성 식각됨에 따라, 도 8에 도시된 바와 같이, 박막 구조체의 절연 패턴들(111~118)의 측벽들에 정보 저장막(152)이 잔류할 수 있다. 그리고, 정보 저장막(152)은 기판(100)에 형성된 기판 리세스 영역(144)의 측벽에도 잔류할 수도 있다.
한편, 본 발명의 변형례에 따르면, 폴리실리콘 패턴(172) 및 배리어 금속 패턴(162)을 형성한 후에, 기판(100) 상면과 절연 패턴들(111~118)의 측벽들에 형성된 정보 저장막(150)을 선택적으로 제거하는 공정이 수행될 수 있다. 구체적으로, 정보 저장막(150)을 제거하는 공정은, 게이트 도전막에 대해 식각 선택비를 갖는 식각 가스 또는 식각 용액을 이용할 수 있다. 예를 들어, 등방성 식각 공정을 통해, 절연막들(111~118) 측벽의 정보 저장막(!50)을 제거하는 경우, HF, O3/HF, 인산, 황산 및 LAL(NH4F and HF의 혼합액)과 같은 식각 용액이 이용될 수 있다. 또한, 정보 저장막을 제거하기 위해, 불화물(fluoride) 계열의 식각 용액과, 인산 또는 황산 용액이 순차적으로 이용될 수도 있다.
정보저장막(150)을 식각하는 공정은 정보 저장 패턴들(154)이 수직적으로 서로 분리될 때까지 수행될 수 있으며, 식각 공정 동안 절연 패턴들(111~118) 및 기판(100)이 식각 정지막으로 이용될 수 있다. 즉, 정보 저장막(150)의 식각 공정에 의해 절연 패턴들(111~118)의 측벽들 및 기판(100) 상면이 노출될 수 있다. 이에 따라, 도 14 및 도 17에 도시된 바와 같이, 리세스 영역들(142) 각각에 정보 저장 패턴(154)이 형성될 수도 있다. 이에 따라 정보 저장 패턴들(154)은 수직적으로 서로 분리될 수 있다.
또한, 도 8을 참조하면, 트렌치(140)에 노출된 불순물 영역(105) 및 폴리실리콘 패턴(172)들을 덮는 금속막(180)을 형성한다.
금속막(180)은 코발트, 티타늄, 니켈, 텅스텐 및 몰리브덴과 같은 고융점 금속(refractory metal) 물질로 형성될 수 있다. 또한, 금속막(180)은 백금(Pt), 레늄(Re), 붕소(B), 알루미늄(Al), 게르마늄(Ge) 등과 같은 물질이 포함된 합금(alloy)일 수도 있다. 이와 같이, 고융점 금속에 합금 물질을 추가함으로써 게이트 전극의 일 함수를 제어할 수 있다. 금속막(180)은 트렌치(140)에 노출된 폴리실리콘 패턴(172)들 및 불순물 영역(105)과 접촉될 수 있도록, 화학 기상 증착(CVD), 원자층 증착(ALD) 또는 스퍼터링 증착 공정을 통해 형성될 수 있다. 또한, 금속막(180)의 두께는 폴리실리콘 패턴(172)의 수평적 폭과, 게이트 전극(도 10의 WL)의 저항 및 공통 소오스 라인(도 10의 CSL)의 저항을 고려하여 결정될 수 있다. 예를 들어, 금속막(180)은 폴리실리콘 패턴(172)의 수평적 폭과 실질적으로 동일하게 증착될 수 있다.
또한, 다른 실시예에 따르면, 도 18에 도시된 것처럼, 폴리실리콘 패턴(172)들이 리세스 영역(142) 내부로 리세스된 경우, 금속막(180)이 리세스 영역(142)의 일부분을 채우면서 트렌치(140) 내에 형성될 수 있다. 이에 따라, 금속막(180)의 두께는 절연 패턴과 인접한 부분보다 폴리실리콘 패턴(172)과 인접한 부분에서 더 두꺼울 수 있다. 예를 들어, 폴리실리콘 패턴(172)의 수평적 폭은, 폴리실리콘 패턴(172)의 일측벽에서 금속막(180)의 두께와 실질적으로 동일할 수 있다. 이러한 경우, 후속하는 실리사이드 공정에서 폴리실리콘 패턴의 전체가 금속물질과 반응할 수 있다. 또한, 정보 저장 패턴(152)이 리세스 영역(142) 내에 국소적으로 형성되므로, 금속막(180)의 기판(100) 리세스 영역(144)의 표면에 컨포말하게 형성될 수 있다.
도 9를 참조하면, 폴리실리콘 패턴(172)들과 기판(100) 내의 불순물 영역(105)을 금속막(180)과 반응시켜 금속 실리사이드을 형성하는 실리사이드 공정(silicidation process)을 수행한다.
상세하게, 실리사이드 공정은 금속 물질과 실리콘을 반응시키는 열처리 공정과, 실리콘과 반응하지 않은 금속 물질을 제거하는 공정을 포함한다.
일 실시예에 따르면, 열처리 공정을 수행함에 따라, 폴리실리콘 패턴들(172) 및 불순물 영역(105)의 실리콘이 금속막(180)의 금속 물질과 반응한다. 즉, 폴리실리콘 패턴(172)의 실리콘이 소모되면서 그 자리에 금속 실리사이드막(182, 184)이 형성된다. 일 실시예에 따르면, 실리사이드 공정에 의해 절연 패턴들(111~118) 사이의 게이트 실리사이드막들(182)과, 불순물 영역(105) 상의 공통 소오스 실리사이드막(184)이 형성될 수 있다. 게이트 및 공통 소오스 실리사이드막들(182, 184)은 코발트 실리사이드막, 티타늄 실리사이드막, 니켈 실리사이드막 또는 텅스텐 실리사이드막 중의 하나일 수 있다.
일 실시예에 따르면, 열처리 공정은 약 250 내지 800℃의 온도에서 수행될 수 있다. 또한, 열처리 공정시 고속 열처리(RTP, rapid thermal process) 장치 또는 로(furnace)가 이용될 수 있다. 게이트 및 공통 소오스 실리사이드막들(182, 184)의 두께 및 상(phase)은 열처리 공정의 레서피(시간 및 온도)에 따라 달라질 수 있다.
한편, 열처리 공정에 의해, 금속막(180)이 폴리실리콘 패턴(172)의 일부분과 반응할 수 있으며, 이러한 경우, 도 12에 도시된 것처럼, 리세스 영역 내에 폴리실리콘 패턴(172)이 잔류할 수 있다. 즉, 게이트 전극은 반도체 패턴(132)과 인접한 폴리실리콘 패턴(172)과 트렌치(140)에 인접한 게이트 실리사이드막(182)으로 구성될 수 있다.
또한, 일 실시예에 따르면, 비저항이 높은 폴리실리콘 패턴이 잔류하지 않도록 폴리실리콘 패턴들(172) 전체를 게이트 실리사이드막(182)으로 형성한다. 즉, 일 실시예에서 실리사이드 공정은 기판(100) 상에 적층된 폴리실리콘 패턴들(172) 전체를 금속막(180)과 반응시키는 전체 실리사이드 공정(full silicidation process)일 수 있다. 전체 실리사이드 공정을 수행함에 따라, 폴리실리콘 패턴들(172) 자리에 게이트 실리사이드막들(182)이 형성될 수 있다. 이와 같이, 폴리실리콘 패턴(172) 전체를 금속 실리사이드막(182)으로 형성하기 위해, 도 8 및 도 18을 참조하여 설명한 것처럼 금속막(180)의 두께가 조절될 수 있다. 예를 들어, 폴리실리콘 패턴(172)의 일측벽 상에서 금속막(180)의 증착 두께는, 폴리실리콘 패턴(172)의 수평적 폭과 실질적으로 동일할 수 있다. 또한, 전체 실리사이드 공정(full silicidation process) 후, 불순물 영역(105)에 형성되는 공통 소오스 실리사이드막(184)의 수직적 두께(z축 방향의 길이)는 게이트 실리사이드막(182)의 수평적 폭과 실질적으로 동일할 수 있다.
한편, 금속막(180)이 티타늄(Ti)으로 형성된 경우, 실리사이드 공정시 약 700℃ 이상의 고온에서 티타늄 실리사이드막이 형성되므로, 반도체 장치의 제조 공정시 열적 안정성이 저하될 수 있다. 또한, 티타늄 실리사이드막은 특정 상(phase)에서 저저항을 가지므로, 티타늄 실리사이드막을 형성하는데 어렴움이 있다. 그리고, 금속막이 코발트(Co)로 형성된 경우, 선폭이 미세화되고 증착 두께가 얇아짐에 따라 고온의 급속 열처리 공정시 응집 작용(agglomeration)에 의해 코발트 실리사이드막(182)이 단락될 수 있다. 즉, 금속막(180)을 코발트로 형성하는 경우, 실리사이드 공정 동안 코발트 및 실리콘의 확산에 의해 폴리실리콘 패턴과 실리사이드막(182) 사이에 보이드(void)가 형성될 수도 있다.
이에 따라, 본 발명의 실시예들에서는 코발트 및 티타늄보다 낮은 온도에서 실리콘과 반응하여 실리사이드화될 수 있으며, 코발트 실리사이드 및 티타늄 실리사이드보다 비저항이 낮은 니켈 실리사이드를 형성한다. 즉, 게이트 및 공통 소오스 실리사이드막들(182, 184)은 니켈 실리사이드막으로 형성될 수 있다. 그리고, 니켈 실리사이드막은 NiSi, NiSi2, Ni3Si2, Ni2Si, Ni31Si12 중에서 적어도 어느 하나를 포함할 수 있다. 이 중에서 니켈 모노 실리사이드막(Nickel monosilicide layer)은 Ni3Si2, Ni2Si, Ni31Si12와 같이 다른 니켈 실리사이드막들 보다 낮은 온도에서 형성될 수 있으며, 약 14~20 μΩㆍ㎝의 낮은 비저항을 갖는다. 따라서, 게이트 및 공통 소오스 실리사이드막들(182, 184)은, 실리콘과 니켈의 함유량이 실질적으로 동일한 니켈 모노 실리사이드(Nickel monosilicide)일 수 있다. 이러한 니켈 모노 실리사이드는 약 250℃ 내지 500℃의 온도에서 열처리 공정을 수행함으로써 형성될 수 있다. 즉, 게이트 및 공통 소오스 실리사이드막들(182, 184)이 약 500Å이하의 두께에서 텅스텐과 같은 금속막보다도 저항이 작은 니켈 모노 실리사이드로 형성되므로, 게이트 전극들(WL) 및 공통 소오스 라인(CSL)의 저항을 줄일 수 있다.
열처리 공정 후, 실리콘과 반응하지 않은 미반응 금속막을 제거하는 공정은 습식 식각 공정이 수행될 수 있다. 예를 들어, 황산(H2SO4)과 과산화수소(H2O2)의 혼합 용액을 식각액으로 사용하여, 미반응 금속막을 제거할 수 있다.
미반응 금속막을 제거하고 나면, 게이트 실리사이드막들(182)과 공통 소오스 실리사이드막(184)이 트렌치에 노출될 수 있다. 일 실시예에 따르면, 실리사이드 공정에 의해 게이트 실리사이드막들(182)의 일측벽들은, 도 11 내지 도 14에 도시된 것처럼, 절연 패턴들(111~118)의 일측벽보다 돌출될 수도 있다. 그리고, 공통 소오스 실리사이드막(184)은 실리사이드 공정에 의해 도 19에 도시된 것처럼, 게이트 실리사이드막(182)의 하부와 중첩될 수도 있다.
이어서, 도 10을 참조하면, 트렌치들(140) 내에 게이트 분리 절연 패턴(190)을 형성한다.
게이트 분리 절연 패턴(190)을 형성하는 단계는, 절연성 물질들 중의 적어도 하나로, 미반응 금속막이 제거된 트렌치들(140)을 채우는 단계를 포함한다. 일 실시예에 따르면, 게이트 분리 절연 패턴(190)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중의 적어도 한가지일 수 있다. 한편, 다른 실시예에 따르면, 트렌치들(140) 내에 게이트 분리 절연 패턴(190)을 형성하기 전에, 게이트 및 공통 소오스 실리사이드막들(182, 184)의 산화를 방지하기 위한 캡핑막이 형성될 수도 있다. 캡핑막은 절연성 질화물로 형성될 수 있으며, 예를 들어, 실리콘 질화막으로 형성될 수 있다.
게이트 분리 절연 패턴(190)을 형성한 후에는, 반도체 패턴(132)의 상부 부분에 반도체 패턴(132)와 반대되는 도전형의 불순물을 주입하여 드레인 영역(D)을 형성할 수 있다. 이와 달리, 드레인 영역(D)은 도 4에서 설명된 트렌치들(140)을 형성하기 전에 반도체 패턴(132) 상부에 형성될 수도 있다.
이어서, 게이트 전극들(WL)의 상부에 반도체 패턴들(132)을 전기적으로 연결하는 비트 라인들(BL)이 형성될 수 있다. 비트라인들(BL)은 도시된 것처럼 라인 형태로 형성된 게이트 전극들(WL)dmf 가로지르는 방향을 따라 형성될 수 있다. 그리고, 비트 라인들(BL)은 콘택 플러그에 의해 반도체 패턴들(132) 상의 드레인 영역(D)과 연결될 수도 있다.
한편, 도 1 내지 도 10을 참조하여 설명된 3차원 반도체 메모리 장치의 제조 방법에 따르면, 박막 구조체의 리세스 영역(142) 내에 정보 저장막(150), 배리어 금속 패턴(163) 및 게이트 전극(WL)이 순차적으로 형성된다. 여기서, 정보 저장막(150) 및 배리어 금속 패턴(163)은 게이트 전극(WL)의 상부면 및 하부면을 덮을 수 있다.
반면, 다른 실시예에 따른 제조 방법에서, 절연 패턴들(111~118)의 상부면 및 하부면에서 배리어 금속막(161)이 제거될 수 있다. 즉, 배리어 금속 패턴(163)이 반도체 패턴(132)의 측벽과 인접한 정보저장막 상에 국소적으로 형성될 수 있다.
이하, 도 20 내지 도 24를 참조하여, 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법에 대해 상세히 설명한다. 도 20 내지 도 24는 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 나타내는 단면도들이다.
다른 실시예에 따른 제조 방법에서, 기판(100) 상에 리세스 영역(142)들이 형성된 박막 구조체를 형성하는 것은 도 2 내지 도 5를 참조하여 설명된 방법과 실질적으로 동일하므로, 본 발명의 다른 실시예에 따른 제조 방법은 도 5에 이어서 설명된다.
도 20을 참조하면, 리세스 영역(142)들이 형성된 박막 구조체에 정보 저장막(150)이 컨포말하게 형성될 수 있다. 정보 저장막(150)은 도 6을 참조하여 설명한 것처럼, 리세스 영역(142)에 노출된 반도체 패턴(132)의 측벽과, 리세스 영역(142)을 정의하는 절연 패턴들(111~118)의 하부면 및 상부면을 컨포말하게 덮을 수 있다. 정보 저장막(150)은 트렌치(140)에 노출된 절연 패턴들(111~118)의 측벽들 및 기판(100)의 표면에도 컨포말하게 형성될 수 있다.
일 실시예에 따르면, 정보 저장막(150)은 전하저장막일 수 있다. 예를 들면, 전하 저장막은 전하 트랩 절연막, 플로팅 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막 중의 한가지일 수 있다. 그리고, 정보 저장막(150)이 전하 저장막인 경우, 정보 저장막(150)에 저장되는 정보는 수직 반도체막 패턴과 게이트 도전 패턴들 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링을 이용하여 변경될 수 있다. 한편, 정보 저장막(150)은 다른 동작 원리에 기초하여 정보를 저장하는 것이 가능한 박막(예를 들면, 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막)일 수도 있다.
한편, 정보 저장막(150)은 도 6 및 도 11 내지 도 16을 참조하여 설명한 바와 같이, 다양한 형태로 변형될 수 있다.
이어서, 정보 저장막(150)이 형성된 리세스 영역(142) 내에 배리어 금속막(161)이 형성될 수 있다. 배리어 금속막(161)은 도 6을 참조하여 설명한 것처럼, 금속 물질이 정보 저장막(150)으로 침투하는 것을 방지할 수 있으며, 게이트 전극의 저항을 줄이기 위해 비저항이 낮은 도전 물질로 형성된다. 예를 들어, 배리어 금속막(161)은 티타늄, 탄탈륨, 텅스텐과 같은 금속물질과, 질화티타늄, 질화탄탈늄 및 질화텅스텐 등과 같은 도전성 금속질화물로 형성될 수 있다. 또한, 배리어 금속막(161)은 금속물질과 도전성 금속질화물의 복합막으로 형성될 수도 있다.
이 실시예에서, 배리어 금속막(161)은 리세스 영역(142)의 수직적 두께의 절반 이상의 두께로 형성될 수 있다. 그리고 트렌치(140)의 평면적(또는 수평적) 폭이 리세스 영역(142)의 수직적 두께보다 큰 경우, 배리어 금속막(161)은 트렌치(140)의 수평적 폭보다 얇은 두게로 형성될 수 있다. 이에 따라, 배리어 금속막(161)은 리세스 영역(142)을 채우면서 트렌치(140) 내에 컨포말하게 형성될 수 있다. 즉, 배리어 금속막(161)은 트렌치(140)의 일부를 채우고 트렌치(140)의 중심 부분에 빈 영역(empty region)을 정의할 수 있다. 이 때, 빈 영역은 위로 개방(opened)될 수 있다. 이러한 배리어 금속막(161)은 우수한 단차 도포성을 제공할 수 있는 증착 기술(예를 들면, 화학기상증착, 원자층 증착, 또는 스퍼터링 기술)을 사용하여 형성될 수 있다.
도 21을 참조하면, 배리어 금속막(161)의 일부를 식각하여, 리세스 영역(142)들 각각에 배리어 금속 패턴(163)을 형성한다. 상세하게, 배리어 금속 패턴(163)은 배리어 금속막(161)을 수직적 및 수평적으로 균일하게 식각하여 형성될 수 있다. 이 때, 정보 저장막(150)은 식각 정지막으로 이용될 수 있다.
일 실시예에 따르면, 배리어 금속막(161)은 등방성 식각 공정을 수행하여 식각될 수 있으며, 등방성 식각 공정은 배리어 금속막(161)이 수직적으로 서로 분리되고, 리세스 영역(142)의 일부분에 잔류될 때까지 수행될 수 있다. 즉, 배리어 금속막(161)의 등방성 식각 공정에 의해 수직적으로 서로 분리되되, 리세스 영역(142)을 채우는 배리어 금속 패턴(163)이 형성될 수 있다. 계속해서 등방성 식각 공정을 수행함에 따라, 리세스 영역(142) 내에서 배리어 금속 패턴(163)의 수평적 폭이 점차 감소될 수 있다. 배리어 금속 패턴(163)의 수평적 폭이 감소됨에 따라, 절연 패턴들(111~118)의 상부면 및 하부면 상에 형성된 정보 저장막(150)이 노출될 수 있다. 리세스 영역(142) 내에 잔류하는 배리어 금속 패턴(163)의 수평적 폭은 약 10Å 내지 100Å일 수 있다.
이와 같이 배리어 금속막(161)을 등방성 식각하는 공정은, 식각 용액을 사용하는 습식 식각 공정이 수행되거나, 식각 가스를 사용하는 건식 식각 공정이 수행될 수 있다. 예를 들어, 배리어 금속막(161)을 식각하는 것은, RIE 식각(reactive ion etch)과 같은 화학적 물리적 식각 방법, 에천트(etchant)를 이용한 습식 식각 방법, 화학적 열분해 식각 방법(예를 들어, GPE(gas-phase etching)) 및 상기 방법들을 조합한 방법이 이용될 수 있다.
예를 들어, 배리어 금속막(161)이 티타늄 질화막으로 형성된 경우, 플로린(fluorine) 계열(예를 들어, CF4 및 C2F6) 및/또는 클로린(chlorine) 계열(예를 들어, Cl2)을 포함하는 소스 가스로부터 생성된 가스상 에천트(gas-phase etchant)가 이용하여 배리어 금속막(161)을 식각할 수 있다. 가스상 에천트를 이용함으로써, 배리어 금속막(161)을 수직적 및 수평적으로 균일하게 식각할 수 있다.
또한, 티타늄 질화막으로 형성된 배리어 금속막(161)을 제거할 때, 수산화암모늄(NH4OH)과 과산화수소(H2O2) 및 탈이온수의 혼합액(SC1: standard clean 1)과, 황산(H2SO4)과 과산화수소(H2O2)의 혼합 용액이 사용될 수 있다.
이와 같이, 절연 패턴들(111~118)의 하부면 및 상면들에 형성되는 도전성 배리어 금속막(161)을 제거함으로써, 리세스 영역(142)의 수직적 두께가 감소되는 것을 줄일 수 있다. 또한, 도전성 배리어 금속막(161)은 실리사이드막보다 큰 저항을 가지므로, 절연 패턴들(111~118)의 하부면 및 상면들에 형성되는 도전성 배리어 금속막(161)을 제거함으로써, 게이트 전극의 저항이 보다 감소될 수 있다.
도 22를 참조하면, 리세스 영역(142)들 내에 국소적으로 배리어 금속 패턴(163)을 형성한 후, 배리어 금속막(161)이 형성된 리세스 영역(142)들 내에 폴리실리콘막(170)을 형성한다.
폴리실리콘막(170)은 도 6을 참조하여 설명된 것처럼, 폴리실리콘막(170)은 n형 또는 p형 불순물(boron 또는 phosphorous)이 도핑된 폴리실리콘이거나, 비정질 폴리실리콘으로 형성될 수 있다. 또한, 폴리실리콘막(170)은 우수한 단차 도포성을 제공할 수 있는 증착 기술(예를 들면, 화학기상증착, 원자층 증착, 또는 스퍼터링 기술)을 사용하여 형성될 수 있다. 이에 따라, 폴리실리콘막(170)은 리세스 영역(142)들을 채우면서 트렌치(140) 내에 컨포말하게 형성될 수 있다.
이어서, 도 7을 참조하여 설명한 것처럼, 트렌치(140) 내에 채워진 폴리실리콘막(170)을 제거하여 리세스 영역(142)들 각각에 폴리실리콘 패턴(172)을 형성한다.
다른 실시예에 따르면, 배리어 금속 패턴(163)이 반도체 패턴(132)의 측벽 부분에 국소적으로 형성되므로, 리세스 영역(142)에 채워진 폴리실리콘막(170)은 절연 패턴들(111~118)의 상하부에 증착된 정보저장막(150)과 직접 접촉될 수 있다. 즉, 폴리실리콘 패턴(172)과 정보 저장막(150) 사이에 배리어 금속 패턴(163)이 형성되되, 폴리실리콘 패턴(172)의 상부면 및 하부면이 정보저장막(150)과 직접 접촉될 수 있다.
도 23을 참조하면, 폴리실리콘 패턴들(172)을 형성한 후에, 트렌치(140) 아래의 기판(100) 내에 불순물 영역(105)이 형성될 수 있다. 불순물 영역은 박막 구조체의 최상부 절연막을 이온 주입 마스크로 이용하여 형성될 수 있다. 이에 따라, 불순물 영역은 트렌치(140)의 수평적 모양처럼, 일 방향으로 연장된 라인 형태일 수 있다.
또한, 폴리실리콘 패턴들(172)을 형성한 후, 트렌치(140) 아래의 정보저장막을 식각하여 트렌치(140)에 기판(100) 표면을 노출시킨다. 이 때, 최상층 절연 패턴의 상부 및 절연 패턴들(111~118)의 측벽들에 형성된 정보 저장막(150)도 함께 식각될 수 있다.
이어서, 도 8을 참조하여 설명한 것처럼, 트렌치(140)에 노출된 불순물 영역(105) 및 폴리실리콘 패턴들(172)을 덮는 금속막(180)을 형성한다. 금속막(180)은 코발트, 티타늄, 니켈, 텅스텐 및 몰리브덴과 같은 고융점 금속(refractory metal) 물질로 형성될 수 있다.
폴리실리콘 패턴들(172)과 기판(100) 내의 불순물 영역(105)을 금속막(180)과 반응시켜 금속 실리사이드를 형성하는 실리사이드 공정(silicidation process)을 수행한다. 실리사이드 공정은 도 9를 참조하여 설명한 것과 동일하게 진행될 수 있다. 이에 따라, 도 24에 도시된 것처럼, 폴리실리콘 패턴들(172)의 일부분 또는 전체가 금속막(180)과 반응하여 게이트 실리사이드막(182)이 형성될 수 있다. 또한, 불순물 영역(105)의 상부에 공통 소오스 실리사이드막(184)이 형성될 수 있다. 게이트 실리사이드막(182)의 일측벽은 배리어 금속 패턴(163)과 접촉될 수 있으며, 게이트 실리사이드막(182)의 상부면 및 하부면은 정보 저장막(150)과 접촉될 수 있다.
다른 실시예에서, 금속 실리사이드보다 저항이 큰 배리어 금속 패턴(163)이 절연 패턴들(111~118)의 하부면 및 상면들에서 제거됨으로써, 일 실시예에 따라 제조된 반도체 메모리 장치에서의 게이트 전극(WL)보다 더 저항이 보다 감소될 수 있다.
이하, 도 27 내지 도 32를 참조하여, 본 발명의 또 다른 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법에 대해 설명한다. 도 27 내지 도 32는 본 발명의 또 다른 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 나타내는 단면도들이다.
도 27을 참조하면, 기판(100) 상에 폴리실리콘막들(121~128) 및 절연막들(111~118)을 번갈아 적층된 박막 구조체(ST)를 형성한다.
절연막들(111~118)은 열산화막, 실리콘 산화막, 실리콘 질화막 및 실리콘 산질화막 중의 적어도 하나일 수 있다. 폴리실리콘막들(121~128)은 n형 또는 p형 불순물(boron 또는 phosphorous)이 도핑된 폴리실리콘이거나, 비정질 폴리실리콘으로 형성될 수 있다. 기판(100) 표면과 접하는 버퍼 절연막(101)은 최하층 게이트 전극의 게이트 절연막의 일부로 이용될 수 있으며, 매우 얇은 두께를 가질 수 있다. 최하층의 절연막은 산화물, 특히, 열산화물로 형성될 수 있다.
박막 구조체(ST)체서 폴리실리콘막들(121~128)의 두께는 메모리 셀 트랜지스터의 채널 길이를 결정한다. 일 실시예에 따르면, 폴리실리콘막들(121~128)은 증착 공정을 통해 형성되므로, 채널 길이는 패터닝 기술을 사용하여 형성되는 경우에 비해 더욱 정밀하게 제어될 수 있다.
또한, 폴리실리콘막들(121~128) 사이의 간격(즉, 절연막들(111~118)의 두께)은 후속하여 형성되는 반도체 패턴(132)에 생성되는 반전 영역의 최대 수직적 길이보다 작은 범위를 갖도록 형성될 수 있다. 일 실시예에 따르면, 폴리실리콘막들(121~128)의 두께는 모두 동일할 수 있으며, 이와 달리, 최상부 및 최하부의 폴리실리콘막들(121~128)의 두께는 다른 폴리실리콘막들(121~128)에 비해 두껍게 형성될 수도 있다. 도 28에 도시된 바와 같이, 소정 층의 절연막의 두께가 다른 절연막들(111~118)보다 두껍게 형성될 수 있다. 이와 같은 박막 구조체(ST)를 구성하는 박막들의 수, 그 각각의 두께, 그 각각의 물질 등은, 메모리 셀 트랜지스터의 전기적 특성 및 이들을 패터닝하는 공정에서의 기술적 어려움들을 고려하여, 다양하게 변형될 수 있다.
이어서, 박막 구조체(ST)를 패터닝하여 기판(100)을 노출시키는 개구부들(131)을 형성한다. 구체적으로, 개구부들(131)을 형성하는 단계는, 도 2를 참조하여 설명한 것처럼, 박막 구조체(ST)상에 개구부들(131)의 평면적 위치를 정의하는 마스크 패턴(미도시)을 형성하는 단계와, 마스크 패턴을 식각 마스크로 사용하여 박막 구조체(ST)를 이방성 식각하는 단계를 포함할 수 있다.
이 실시예들에서, 개구부들(131)은 폴리실리콘막들(121~128) 및 절연막들(111~118)의 측벽들을 노출시키도록 형성될 수 있다. 수평적 모양에 있어서, 개구부들(131) 각각은 원통형 또는 직육면체의 홀 형태로 형성될 수 있으며, 2차원적으로 그리고 규칙적으로 형성될 수 있다. 또한, 개구부(131)는 이방성 식각 공정에 의해 기판(100)으로부터의 거리에 따라 다른 폭을 가질 수 있다. 또한, 개구부들(131)은 일 실시예를 참조하여 설명한 것처럼, 라인 형태 또는 직사각형으로 형성될 수도 있다. 또한, 개구부들(131)은 기판(100)의 상부면을 노출시키도록 형성될 수 있다. 또한, 개구부들(131)을 형성하는 동안 오버 식각(over etch)에 의해 개구부(131)에 노출되는 기판(100)의 상부면이 소정 깊이 리세스될 수 있다.
도 28을 참조하면, 개구부들(131) 내에 정보 저장막(156) 및 반도체 패턴(132)을 형성한다.
정보 저장막(156)은 우수한 단차 도포성을 제공할 수 있는 증착 기술(예를 들면, 화학기상증착 또는 원자층 증착 기술)을 사용하여 형성될 수 있으며, 개구부(131)의 폭의 절반보다 얇은 두께로 형성될 수 있다. 이에 따라, 정보 저장막(156)은 개구부(131)에 노출된 폴리실리콘막들(121~128) 및 절연막들(111~118)의 일측벽들을 실질적으로 컨포말하게 덮을 수 있다. 또한, 정보 저장막(156)이 증착 기술을 이용하여 형성되기 때문에 개구부(131)에 의해 노출된 수평 반도체막의 상부면에도 정보 저장막(156)이 컨포말하게 증착될 수 있다.
정보 저장막(156)은 일 실시예에서 설명한 것처럼, 전하 저장막을 포함할 수 있으며, 예를 들어, 전하 저장막은 전하 트랩 절연막, 부유(floating) 게이트 전극 또는 도전성 나노 돗들(conductive nano dots)을 포함하는 절연막 중의 한가지를 포함할 수 있다. 또한, 일 실시예에서 상술한 바와 같이, 정보 저장막(156)은 차례로 적층되는 블록킹 절연막, 전하트랩막 및 터널 절연막을 포함할 수 있다.
한편, 개구부들(131) 내에 형성되는 반도체 패턴(132)은 기판(100)과 전기적으로 연결되어야 한다. 이에 따라, 개구부들(131) 내에 반도체 패턴(132)을 형성하기 전에 정보 저장막(156)을 패터닝하여 수평 반도체막의 상부면을 노출시킨다. 정보 저장막(156)을 패터닝하기 위해, 개구부(131) 내에서 정보 저장막(156)의 내측벽을 덮는 임시 스페이서들(미도시)을 형성할 수 있다. 임시 스페이서들은 정보 저장막(156)을 식각하는 패터닝 공정에서 정보 저장막(156)에 대한 식각 손상을 감소시킬 수 있다. 일 실시예에 따르면, 임시 스페이서들은 정보 저장막(156)에 대한 식각 손상을 최소화하면서 제거될 수 있는 물질들 중의 한가지일 수 있다. 예를 들어, 임시 스페이서들에 접촉하는 정보 저장막(156)이 실리콘 산화막일 경우, 임시 스페이서들은 실리콘 질화막을 형성될 수 있다. 변형된 실시예에 따르면, 스페이서들은 반도체 패턴(132)과 같은 물질로 형성될 수 있다. 예를 들면, 임시 스페이서들은 비정질 또는 다결정 실리콘으로 형성될 수 있다. 이 경우, 스페이서는 별도의 제거 공정 없이 반도체 패턴(132)으로 사용될 수 있다. 이어서, 임시 스페이서들을 식각 마스크로 사용하여 정보 저장막(156)을 식각한다. 이에 따라, 개구부들(131)의 바닥에서 수평 반도체막의 상부면이 노출될 수 있다. 정보 저장막(156)을 식각한 후에, 정보 저장막(156)에 대한 식각 손상을 최소화하면서, 임시 스페이서들이 제거될 수 있다.
이 후, 정보 저장막(156)을 덮으면서 개구부(131)의 바닥에서 기판(100)과 접촉하는 반도체 패턴(132)을 형성한다. 반도체 패턴(132)은 단차 도포성이 우수한 증착 기술들 중의 한가지를 사용하여 형성될 수 있다. 이 때, 반도체 패턴(132)은 개구부(131)의 폭의 절반 이하의 두께로 증착될 수 있다. 이러한 경우, 반도체 패턴(132)은 개구부(131)의 일부를 채우고 개구부(131)의 중심 부분에 빈 영역을 정의할 수 있다. 즉, 반도체 패턴(132)은 중공의 실린더 형태(hollow cylindrical type) 또는 쉘(shell) 모양으로 형성될 수 있다. 또한, 반도체 패턴(132)의 두께(즉, 쉘의 두께)는 거기에 생성될 공핍 영역의 폭보다 얇거나 다결정 실리콘을 구성하는 실리콘 그레인들의 평균 길이보다 작을 수 있다. 그리고, 반도체 패턴(132)에 의해 정의되는 빈 영역 내에는 매립 절연 패턴(134)이 채워질 수 있다. 한편, 다른 실시예에 다르면, 반도체 패턴(132)은 증착 공정에 의해 개구부(131) 내에 완전히 채워질 수도 있다. 이러한 경우, 개구부(131) 내에 반도체막을 증착한 후에 반도체 패턴(132)에 대한 평탄화 공정이 수행될 수 있다.
또한, 다른 실시예에 따르면, 반도체 패턴(132)은 비정질실리콘 또는 다결정실리콘을 증착한 후에 레이저 어닐링과 같은 열처리 공정을 통해 비정질실리콘 또는 다결정실리콘을 상전이시킴으로써 단결정 실리콘으로 형성될 수도 있다. 또한, 다른 실시예에 따르면, 반도체 패턴(132)은 기판(100)을 시드(seed)로 이용하는 에피택시얼 성장 공정을 통해 형성된 단결정 반도체일 수도 있다.
도 29를 참조하면, 도 4를 참조하여 설명한 것과 유사하게, 인접하는 반도체 패턴들132) 사이에 기판(100)을 노출시키는 트렌치들(140)을 형성한다.
트렌치(140)는 반도체 패턴들(132)로부터 이격되어, 폴리실리콘막들(121~128) 및 절연막들(111~118)의 측벽들을 노출시키도록 형성될 수 있다. 수평적 모양에 있어서, 트렌치들(140)은 서로 평행한 라인 형태 또는 직사각형으로 형성될 수 있으며, 수직적 깊이에 있어서, 트렌치(140)는 기판(100) 상의 버퍼 절연막(101)을 노출시키도록 형성될 수 있다. 이와 달리 트렌치들(140)은 기판(100)의 상부면을 노출시키도록 형성될 수 있다. 그리고, 트렌치들(140)을 형성하는 동안 오버 식각(over etch)에 의해 트렌치에 노출되는 기판(100)의 상부면이 소정 깊이 리세스될 수 있다. 또한, 트렌치는 이방성 식각 공정에 의해 기판(100)으로부터의 거리에 따라 다른 폭을 가질 수 있다.
트렌치들(140)을 형성함에 따라 폴리실리콘 패턴들(121~128) 및 절연 패턴들(111~118)이 번갈아 적층된 라인 형태의 박막 구조체(ST)가 형성될 수 있다. 그리고, 하나의 라인 형태의 박막 구조체(ST)에는 복수의 반도체 패턴들(132)이 관통할 수 있다.
트렌치들(140)을 형성한 후에는, 기판(100) 내에 불순물 영역(105)이 형성될 수 있다. 불순물 영역(105)은 기판(100) 상의 박막 구조체들(ST)을 이온 마스크로 사용하는 이온 주입 공정을 통해 형성될 수 있다. 이에 따라, 불순물 영역(105)은 트렌치(140)의 수평적 모양처럼, 일 방향으로 연장된 라인 형태일 수 있다. 그리고, 불순물 영역(105)은 불순물의 확산에 의해 박막 구조체(ST)의 하부 영역의 일부분과 중첩될 수 있다. 또한, 불순물 영역(105)은 기판(100)의 도전형과 반대되는 도전형을 가질 수 있다.
도 30을 참조하면, 박막 구조체들이 형성된 기판(100) 상에 금속막(180)을 컨포말하게 형성한다. 즉, 금속막(180)은 트렌치에 노출된 폴리실리콘 패턴들(121~128) 및 절연 패턴들(111~118)의 측벽들과, 불순물 영역의 표면을 덮을 수 있다. 금속막(180)은 도 8을 참조하여 설명한 것처럼, 금속막(180)은 코발트, 티타늄, 니켈, 텅스텐 및 몰리브덴과 같은 고융점 금속(refractory metal) 물질로 형성될 수 있다. 또한, 금속막(180)은 백금(Pt), 레늄(Re), 붕소(B), 알루미늄(Al), 게르마늄(Ge) 등과 같은 물질이 포함된 합금(alloy)일 수도 있다.
금속막(180)의 두께는 폴리실리콘 패턴(172)의 수평적 폭과, 게이트 전극(WL)의 저항 및 공통 소오스 라인(CSL)의 저항을 고려하여 결정될 수 있다. 예를 들어, 금속막(180)은 폴리실리콘 패턴의 수평적 폭과 실질적으로 동일하게 증착될 수 있다.
한편, 다른 실시예에 따르면, 금속막(180)을 형성하기 전에, 도 17을 참조하여 설명한 것처럼, 폴리실리콘 패턴들(121~128)을 리세스시켜, 폴리실리콘 패턴의 수평적 폭를 줄일 수 있다.
이어서, 폴리실리콘 패턴들(121~128)과 기판(100) 내의 불순물 영역을 금속막(180)과 반응시켜 금속 실리사이드막(182, 184)을 형성하는 실리사이드 공정(silicidation process)을 수행한다. 실리사이드 공정은 열처리 공정 및 미반응 금속막(180)을 제거하는 공정을 포함할 수 있다.
열처리 공정은 일 실시예에서 설명한 것처럼, 고속 열처리(RTP, rapid thermal process) 장치 또는 로(furnace)를 이용하여 약 250 내지 800℃의 온도에서 수행될 수 있다. 이에 따라, 도 31에 도시된 바와 같이, 절연막들(111~118) 사이의 게이트 실리사이드막(182, 184)들과, 불순물 영역 상의 공통 소오스 실리사이드막(182, 184)이 형성될 수 있다.
열처리 공정이 수행될 때, 트렌치에 노출된 기판(100)이 리세스된 경우, 적층 구조체 하부의 실리콘 또한 금속막(180)과 반응할 수 있다. 이에 따라, 공통 소오스 실리사이드막(182, 184)은 적층 구조체의 하부 영역으로 연장될 수 있다. 또한, 일 실시예에서 실리사이드 공정은 기판(100) 상에 적층된 폴리실리콘 패턴들(121~128) 전체를 금속막(180)과 반응시키는 전체 실리사이드 공정(full silicidation process)일 수 있다. 이에 따라, 게이트 실리사이드막(182)이 정보 저장막(156)과 직접 접촉될 수 있다. 또한, 일 실시예에서 실리사이드막들(182, 184)은 니켈 실리사이드일 수 있으며, 보다 상세하게, 실리콘과 니켈의 함유량이 실질적으로 동일한 니켈 모노 실리사이드(Nickel monosilicide)일 수 있다.
열처리 공정을 통해 실리사이드막(182, 184)들을 형성한 후에는, 습식 식각 공정을 수행하여 미반응 금속막(180)을 제거할 수 있다. 일 실시예에 따르면, 실리사이드 공정에 의해 게이트 실리사이드막들(182)의 일측벽들은, 절연 패턴들(111~118)의 일측벽보다 돌출될 수도 있다.
이후, 도 32를 참조하면, 트렌치 내에 게이트 분리 절연 패턴(190)이 형성될 수 있으며, 반도체 패턴(132)의 상부 부분에는 드레인 영역(D)이 형성될 수 있다. 또한, 반도체 패턴들(132) 상에는 게이트 전극들(WL)을 가로지르면서, 반도체 패턴들(132)을 전기적으로 연결하는 비트라인들(BL)이 형성될 수 있다. 비트라인들(BL)은 콘택 플러그에 의해 드레인 영역들(D)과 연결될 수도 있다.
이와 같은 실시예들에 따라 제조된 3차원 반도체 메모리 장치는, 도 10에 도시된 것처럼, 기판(100) 상에 수직적으로 적층된 복수 개의 게이트 전극들(WL)을 포함하는 게이트 구조체와, 게이트 구조체의 일 측벽을 가로질러 기판(100)에 접속된 반도체 패턴들(132)과, 반도체 패턴(132)과 게이트 전극(WL) 사이의 정보 저장 패턴(152)과, 게이트 구조체들 사이의 기판(100) 내에 형성된 공통 소오스 도전 라인(CSL)을 포함한다. 여기서, 게이트 전극들(WL)과 공통 소오스 도전 라인(CSL)은 동일한 금속 실리사이드막을 포함한다.
구체적으로, 게이트 전극(WL)은 배리어 금속 패턴(162)과, 게이트 실리사이드막을 포함할 수 있다. 그리고, 게이트 실리사이드막(182)은 배리어 금속 패턴(162)과 직접 접촉할 수 있다. 일 실시예에 따르면, 배리어 금속 패턴은 게이트 실리사이드막(182)의 일측벽과 상하부면을 덮는다. 다른 실시예에 따르면, 도 13에 도시된 것처럼, 게이트 실리사이드막(182)과 정보 저장 패턴(152) 사이에 배리어 금속 패턴이 생략될 수도 있다. 게이트 실리사이드막(182)은 예를 들어, 니켈 모노 실리사이드막으로 형성될 수 있으며, 게이트 실리사이드막(182)의 수직적 두께는 약 100Å 내지 500Å일 수 있다. 그리고, 배리어 금속 패턴(162)은 질화티타늄, 질화탄탈륨, 또는 질화텅스텐과 같은 도전성 금속 질화물로 형성될 수 있으며, 그 두께는 약 10Å 내지 100Å 일 수 있다.
그리고, 공통 소오스 도전 라인(CSL)은 게이트 구조체들 사이의 기판(100) 내에 형성된 불순물 영역(105)과, 불순물 영역(105) 상의 공통 소오스 실리사이드막(184)을 포함할 수 있다. 공통 소오스 실리사이드막(184)은 게이트 실리사이드막(182)과 같이 니켈 모노 실리사이드로 형성될 수 있다.
이와 같은 3차원 반도체 메모리 장치가 동작할 때, 게이트 전극들(WL)에 인접한 반도체 패턴(132)에는 반전 영역(inversion region)이 생성될 수 있다. 반전층은, 소정 전압이 인가되는 게이트 전극들(WL)로부터의 프린징 전계(fringing field)에 의해, 게이트 전극들(WL) 사이의 절연 패턴들(111~118)과 인접한 부분으로 연장될 수 있다. 그리고, 절연 패턴들(111~118)과 인접한 반전층은 트랜지스터들의 소오스/드레인 영역으로 이용될 수 있다. 이러한 경우, 소정 전압이 인가된 게이트 전극들(WL)로부터 프린징 전계(fringing field)에 의해 형성되는 반전 영역들을 공유함으로써, 도 1에 도시된 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터(SST)가 전기적으로 연결될 수 있다. 이와 같이 프린징 전계에 의하여 반전 영역들이 공유될 수 있도록, 게이트 전극들(WL) 사이의 절연 패턴들(111~118)의 두께가 조절될 수 있다. 여기서, 반도체 패턴(132)에 생성되는 반전 영역의 수평적 폭은, 반도체 패턴(132)의 두께와 동일하거나 얇을 수 있다. 반전 영역의 수평적 폭과 반도체 패턴(132)의 두께가 동일한 경우, 3차원 반도체 메모리 장치의 동작시 반도체 패턴(132)은 완전 공핍될 수 있다.
도 33은 본 발명의 실시예들의 제조 방법에 따라 제조된 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 33을 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 34는 본 발명의 실시예들의 제조 방법에 따라 제조된 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 34를 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 35는 본 발명의 실시예들의 제조 방법에 따라 제조된 반도체 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 35를 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(760)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상에 이격되어 배치된 복수의 적층 구조체들을 형성하되, 상기 적층 구조체들 각각은 번갈아 적층된 복수의 절연 패턴들 및 폴리실리콘 패턴들을 포함하고,
    상기 적층 구조체들 사이에 노출된 상기 기판의 상면 및 상기 적층 구조체들의 측벽들을 덮는 금속막을 형성하고,
    상기 폴리실리콘 패턴들 및 상기 기판을 상기 금속막과 반응시키는 실리사이드 공정을 수행하여, 상기 기판 상에 적층된 게이트 전극들과 상기 기판 내에 도전 라인을 형성하는 것을 포함하는 3차원 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 게이트 전극들과 상기 도전 라인을 형성하는 것은 상기 폴리실리콘 패턴들 및 상기 기판과 미반응된 상기 금속막을 제거하는 것을 포함하되,
    상기 게이트 전극 및 상기 도전 라인은 상기 폴리실리콘 패턴 및 상기 기판이 상기 실리사이드 공정을 통해 변환된 실리사이드 물질들을 포함하는 것을 포함하는 3차원 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 실리사이드 공정을 수행하는 것은, 상기 폴리실리콘 패턴 전체를 상기 금속막과 반응시키는 것인 3차원 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 게이트 전극 및 상기 도전 라인은, 실리콘과 니켈의 함유량이 실질적으로 동일한 니켈 모노 실리사이드막(nikel monosilicide layer)을 포함하는 3차원 반도체 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 적층 구조체들을 형성한 후에, 상기 적층 구조체들 사이에 노출된 상기 기판에 불순물 영역을 형성하는 것을 더 포함하며,
    상기 도전 라인은 상기 불순물 영역과, 상기 불순물 영역이 상기 실리사이드 공정에 의해 변환된 실리사이드 물질을 포함하는 3차원 반도체 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 불순물 영역이 상기 실리사이드 공정에 의해 변환된 실리사이드 물질은 상기 적층 구조체의 하부 영역과 중첩되는 3차원 반도체 장치의 제조 방법.
  7. 제 1 항에 있어서,
    상기 적층 구조체는 일방향으로 연장되고,
    상기 적층 구조체의 연장 방향에 대해 수직한 평면에서, 상기 폴리실리콘 패턴의 수평적 폭은 상기 절연 패턴의 수평적 폭보다 작은 3차원 반도체 장치의 제조 방법.
  8. 제 7 항에 있어서,
    상기 금속막은 수직적으로 인접한 상기 절연 패턴들 사이를 채우며,
    상기 폴리실리콘 패턴의 일측벽 상에서 상기 금속막의 두께는 상기 폴리실리콘 패턴의 수평적 폭과 실질적으로 같은 3차원 반도체 장치의 제조 방법.
  9. 제 1 항에 있어서,
    상기 적층 구조체들을 형성하는 것은,
    상기 기판 상에 절연막 및 희생막이 번갈아 적층된 박막 구조체를 형성하고,
    상기 적층 구조체를 관통하여 상기 기판에 접속된 반도체 패턴들을 형성하고,
    상기 반도체 패턴들 사이에 상기 박막 구조체를 관통하여 상기 기판을 노출시키는 트렌치를 형성하고,
    상기 트렌치에 노출된 상기 희생막들을 제거하여, 상기 절연막들 사이에 리세스 영역들을 형성하고,
    상기 리세스 영역들에 상기 폴리실리콘 패턴들을 형성하는 것을 포함하는 3차원 반도체 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 폴리실리콘 패턴들을 형성하기 전에,
    상기 리세스 영역들 각각에 상기 반도체 패턴과 접촉하는 정보 저장 패턴 및 상기 정보 저장 패턴 상의 배리어 금속 패턴을 형성하는 것을 더 포함하는 3차원 반도체 장치의 제조 방법.
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