KR20130070923A - 반도체 장치 제조 방법 - Google Patents

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Abstract

본 기술은 반도체 장치 제조 방법에 있어서, 제1 보조 패턴들을 형성하는 단계; 이웃한 상기 제1 보조 패턴들 사이의 갭 영역을 채우도록 상기 제1 보조 패턴들 측벽에 제1 물질막들 및 제2 물질막들을 교대로 형성하는 단계; 상기 제2 물질막들을 제거하는 단계; 및 상기 제2 물질막들이 제거된 영역에 전하저장막을 형성하는 단계를 포함한다. 따라서, 균일한 크기의 나노 닷 또는 나노 와이어를 형성할 수 있다. 또한, 나노 닷 또는 나노 와이어가 균일하게 분포되도록 형성하여, 메모리 셀들이 균일한 특성을 갖도록 할 수 있다.

Description

반도체 장치 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 제조 방법에 관한 것으로, 보다 상세히는 나노 와이어 또는 나노 닷을 포함하는 비휘발성 메모리 소자 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자로서, 전하를 저장하는 방식에 따라 플로트 게이트형 또는 전하트랩형으로 나누어진다.
플로팅 게이트형 비휘발성 메모리 소자는 기판 상에 차례로 적층된 터널절연막, 플로팅 게이트, 전하차단막 및 콘트롤 게이트로 이루어진 게이트 패턴을 포함하며, 플로팅 게이트에 전하를 주입 또는 방출하여 데이터를 저장한다. 따라서, 플로팅 게이트는 실질적인 데이터 저장소로서 역할을 하며, 메모리 소자의 특성을 결정하는데 큰 영향을 끼친다.
그런데, 최근 메모리 소자의 집적도 향상에 따른 셀 면적 감소로 인하여, 이웃한 메모리 셀들의 플로팅 게이트들 간의 간섭이 커져 메모리 소자의 특성이 저하되는 문제점이 유발되고 있다.
따라서, 이러한 문제점을 개선하기 위해 나노 닷 또는 나노 와이어를 이용하여 데이터를 저장하는 방안이 제안되고 있다. 그러나, 나노 닷 또는 나노 와이어를 형성하는 과정에서 크기 및 형성 위치를 제어하는데 어려움이 있다. 따라서, 메모리 소자에 나노 닷 또는 나노 와이어를 적용할 경우, 각 메모리 셀에 포함된 나노 닷 또는 나노 와이어의 크기 및 형성 위치가 각각 상이하기 때문에, 각 메모리 셀의 전하 저장 용량이 다르게 된다. 결국, 프로그램/소거 동작시 메모리 셀들마다 문턱 전압의 변화가 상이하여 메모리 소자의 오동작을 유발하게 된다.
본 발명의 일 실시예는 균일한 크기의 나노 닷 또는 나노 와이어를 포함하는 반도체 장치 제조 방법을 제공한다.
본 발명의 일 실시예는 반도체 장치 제조 방법에 있어서, 제1 보조 패턴들을 형성하는 단계; 이웃한 상기 제1 보조 패턴들 사이의 갭 영역을 채우도록 상기 제1 보조 패턴들 측벽에 제1 물질막들 및 제2 물질막들을 교대로 형성하는 단계; 상기 제2 물질막들을 제거하는 단계; 및 상기 제2 물질막들이 제거된 영역에 전하저장막을 형성하는 단계를 포함한다.
본 발명의 다른 실시예는 반도체 장치 제조 방법에 있어서, 제1 보조 패턴들을 형성하는 단계; 이웃한 상기 제1 보조 패턴들 사이의 갭 영역을 채우도록 상기 제1 보조 패턴들 측벽에 제1 물질막들 및 제2 물질막들을 교대로 형성하는 단계; 상기 제1 물질막들 및 상기 제2 물질막들이 교대로 형성된 결과물 상에, 층간절연막을 형성하는 단계; 상기 층간절연막 상에 상기 제1 보조 패턴들과 교차되는 제2 보조 패턴들을 형성하는 단계; 이웃한 제2 보조 패턴들 사이의 갭 영역을 채우도록 상기 제2 보조 패턴들 측벽에 제1 물질막들 및 제2 물질막들을 교대로 형성하는 단계; 상기 이웃한 제2 보조 패턴들 사이의 상기 제2 물질막들을 제거하는 단계; 상기 제2 물질막들을 제거하여 노출된 상기 층간절연막을 식각하는 단계; 및 상기 층간절연막을 식각하여 노출된 상기 이웃한 제1 보조 패턴들 사이의 제2 물질막들을 식각하는 단계; 및 상기 제2 물질막들이 식각된 영역에 전하저장막을 형성하는 단계를 포함한다.
본 기술에 따르면, 균일한 크기의 나노 닷 또는 나노 와이어를 형성할 수 있다. 또한, 나노 닷 또는 나노 와이어가 균일하게 분포되도록 형성하여, 메모리 셀들이 균일한 특성을 갖도록 할 수 있다.
도 1a 내지 도 1e는 본 발명의 제1 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 사시도이다.
도 2a 내지 도 2d는 본 발명의 제2 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 사시도이다.
도 3a 내지 도 3e는 본 발명의 제3 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 사시도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 내지 도 1e는 본 발명의 제1 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 사시도이다.
도 1a에 도시된 바와 같이, 소자분리막 등 요구되는 하부구조물들이 형성된 기판(10) 상에 터널절연막(11)을 형성한다. 여기서, 터널절연막(11)은 열산화막으로 형성될 수 있다.
이어서, 터널절연막(11) 상에 제1 보조 패턴용 물질막 및 하드마스크막을 형성한다. 여기서, 제1 보조 패턴용 물질막은 Si2H6 소스를 이용하여 비정질 실리콘막으로 형성될 수 있다. 또한, 하드마스크막은 실리콘산화막으로 형성될 수 있다.
이어서, 하드마스크막 상에 포토레지스트 패턴을 형성한 후, 이를 식각 베리어로 하드마스크막을 식각하여 하드마스크 패턴(13)을 형성한다. 여기서, 하드마스크 패턴(13)은 일 방향으로 평행하게 확장된 라인 형태일 수 있다.
이어서, 하드마스크 패턴(13)을 식각베리어로 제1 보조 패턴용 물질막을 식각하여 복수의 제1 보조 패턴들(12)을 형성한다. 여기서, 복수의 제1 보조 패턴들(12)은 일 방향으로 평행하게 확장된 라인 형태일 수 있다. 이어서, 600℃ 이상의 고온에서 열처리 공정을 진행하여, 비정질 실리콘막으로 형성된 제1 보조 패턴들(12)을 폴리실리콘막 또는 단 결정 형태로 성장시킨다.
여기서, 제1 보조 패턴들(12)은 나노 닷 또는 나노 와이어 형성을 위한 가이드 라인이면서 동시에 실리콘 성장의 시드(seed)로 사용하기 위한 것이다.
이어서, 이웃한 제1 보조 패턴들(12) 사이의 갭 영역을 채우도록 제1 보조 패턴들(12)의 측벽에 제1 물질막들(14) 및 제2 물질막들(15)을 교대로 형성한다.
여기서, 제1 물질막들(14) 및 제2 물질막들(15)은 0.5 내지 5nm의 두께로 형성되며, 식각 선택비가 큰 물질로 형성된다.
일 예로, 선택적 에피택셜 성장(Selective Epitaxial Growth;SEG) 공정을 이용하여 제1 물질막들(14) 및 제2 물질막들(15)을 교대로 성장시킬 수 있다. 이러한 경우, 폴리실리콘막으로 형성된 제1 보조 패턴들(12)이 시드가 되어, 제1 보조 패턴들(12)의 측벽에 기판(10)과 수직되는 방향으로 제1 물질막들(14) 및 제2 물질막들(15)이 성장된다. 이때, 제1 보조 패턴들(12) 사이의 갭영역 저면에 노출된 터널절연막(11)은 시드로서의 역할을 하지 못하므로, 갭영역 저면으로부터는 제1 물질막들(14) 및 제2 물질막들(15)이 성장되지 않는다.
여기서, 제1 물질막(14)은 실리콘(Si)막으로 형성되고, 제2 물질막(15)은 실리콘게르마늄(SiGe)막으로 형성될 수 있다. 이러한 경우, DCS(Dichloro Silane)와 HCl의 혼합 가스를 이용하여 실리콘막을 형성하고, 상기 혼합 가스에 GeH4 가스를 더 첨가하여 실리콘게르마늄막을 형성할 수 있으므로, 동일한 장비에서 인-시츄(in-situ) 공정으로 제1 물질막들(14) 및 제2 물질막들(15)을 형성할 수 있다.
또는, 제1 물질막(14)은 불순물이 포함되지 않은 언도프드 실리콘막으로 형성되고, 제2 물질막은 불순물이 포함된 도프드 실리콘막으로 형성될 수 있다.
다른 예로, ALD(Atomic Layer Deposition) 공정을 이용하여 제1 물질막들(14) 및 제2 물질막들(15)을 교대로 형성할 수 있다. 예를 들어, 제1 물질막(14) 및 제2 물질막(15)은 식각 선택비가 큰 산화막 및 질화막으로 형성될 수 있다.
이러한 경우, 제1 보조 패턴들(12)의 측벽 및 이웃한 제1 보조 패턴들(12) 사이의 갭영역 저면에 제1 물질막(14) 또는 제2 물질막(15)이 증착된 후, 퍼지 단계에서 갭영역 저면에 형성된 제1 물질막(14) 또는 제2 물질막(15)을 제거한다. 이는 제1 물질막(14) 또는 제2 물질막(15)의 형성 위치에 따른 흡착율 차이를 이용한 것이다.
여기서, 갭영역 저면에 형성된 제1 물질막(14) 또는 제2 물질막(15)은 터널절연막(11), 예를 들어, 산화막 상에 형성되므로, 상대적으로 흡착율이 낮다. 반면에, 제1 보조 패턴(12)에 형성된 제1 물질막(14) 또는 제2 물질막(15)은 폴리실리콘막(실리콘막 또는 실리콘게르마늄막) 상에 형성되므로, 상대적으로 흡착율이 높다. 따라서, 퍼지 단계에서 흡착율이 낮은 갭영역 저면에 형성된 제1 물질막(14) 또는 제2 물질막(15)을 제거시키면서, 제1 물질막들(14) 및 제2 물질막들(15)을 교대로 형성한다.
도 1b에 도시된 바와 같이, 제1 물질막들(14) 및 제2 물질막들(15)을 일부 깊이 식각하여, 결과물의 상부 표면에 제2 물질막들(15)을 각각 노출시킨다. 예를 들어, 전면 식각 공정으로 제1 물질막들(14) 및 제2 물질막들(15)을 식각할 수 있다.
이어서, 식각 공정에 의해 노출된 제2 물질막들(15)을 선택적으로 제거한다. 이는 이종의 막인 제1 물질막들(14)과 제2 물질막들(15) 중 하나의 막을 제거하기 위한 것이므로, 제1 물질막들(14)을 제거하는 것도 가능하다.
예를 들어, HNO3(70%), HF(49%), CH3COOH(99.9%) 및 H2O를 40:1:2:57의 비율로 혼합한 용액을 이용하여 습식 식각 공정으로 제2 물질막들(15)을 제거할 수 있다.
이때, 습식 식각 공정 전에 급속 열처리(Rapid Thermal Annealing;RTA) 또는 퍼니스 방식으로 700 내지 1000℃의 온도에서 열처리 공정을 실시할 수 있다. 이를 통해, 제1 물질막(14)과 터널절연막(11)의 접착력(adhesion)을 향상시켜, 습식 식각 과정에서 제1 물질막(14)과 터널절연막(11) 사이가 손상되어 계면 특성이 저하되는 것을 방지할 수 있다.
본 도면에서는 식각 공정 후 제1 보조 패턴들(12) 사이에 잔류되는 제1 물질막들을 도면 부호 "14A"로 나타내었다.
도 1c에 도시된 바와 같이, 제2 물질막들(15)이 제거된 영역에 전하저장막을 형성한다. 이로써, 균일한 크기를 갖고, 균일한 간격을 가지면서 일 방향으로 평행하게 확장된 복수의 나노 와이어들(16)이 형성된다.
예를 들어, ALD(Atomic Layer Deposition) 공정으로 금속막을 증착한 후, 전면 식각 공정을 수행하여 복수의 나노 와이어들(16)을 각각 분리시킬 수 있다. 여기서, 금속막은 루테늄(Ru), 텅스텐(W), 탄탈륨(Ta), 티타늄(Ti), 지르코늄(Zr), 알루미늄(Al), 하프늄(Hf), 철(Fe), 코발트(Co), 니켈(Ni) 등으로 형성될 수 있으며, 이들의 조합으로 형성되는 것 또한 가능하다. 이때, 금속막은 2 내지 10nm의 두께로 증착될 수 있다.
도 1d에 도시된 바와 같이, 제1 보조 패턴들(12)을 제거한 후, 결과물의 전면을 따라 전하차단막(17)을 형성한다. 이어서, 전하차단막(17) 상에 게이트 라인용 도전막(18)을 형성한다.
도 1e에 도시된 바와 같이, 게이트 라인용 도전막(18) 상에 게이트 패턴용 마스크 패턴(미도시됨)을 형성한 후, 이를 식각베리어로 게이트 라인용 도전막(18), 전하차단막(17), 제1 물질막들(14A) 및 나노 와이어들(16)을 식각하여 게이트 패턴들을 형성한다.
이로써, 나노 와이어들(16A)을 포함한 게이트 패턴이 형성된다. 특히, 각 메모리 셀은 교대로 배열된 나노 와이어들(16A) 및 제1 물질막들(14B)을 포함하는 플로팅 게이트(FG)를 구비한다. 또한, 각 플로팅 게이트(FG)는 균일한 크기의 나노 와이어들(16A)을 균일한 간격으로 포함하므로, 메모리 셀들이 균일한 특성을 갖게 된다.
도 2a 내지 도 2d는 본 발명의 제2 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 사시도이다.
도 2a에 도시된 바와 같이, 기판(20) 상에 터널절연막(21)을 형성한 후, 터널절연막(21) 상에 제1 보조 패턴용 물질막 및 하드마스크막을 형성한다. 이어서, 하드마스크막 상에 포토레지스트 패턴(미도시됨)을 형성한 후, 이를 식각 베리어로 하드마스크막을 식각하여 하드마스크 패턴(23)을 형성한다.
이어서, 하드마스크 패턴(23)을 식각베리어로 제1 보조 패턴용 물질막을 식각하여 복수의 제1 보조 패턴들(22)을 형성한다. 제1 보조 패턴들(22)은 일 방향으로 평행하게 확장된 라인 형태일 수 있다. 여기서, 제1 보조 패턴들(22)은 나노 닷 또는 나노 와이어 형성을 위한 가이드 라인으로 사용하기 위한 것이다. 예를 들어, 제1 보조 패턴들(12)은 산화막, 질화막 등의 절연막으로 형성될 수 있다.
도 2b에 도시된 바와 같이, 이웃한 제1 보조 패턴들(22)의 측벽에 시드막(24)을 형성한다. 여기서, 시드막(24)은 후속 공정에서 제1 물질막 또는 제2 물질막을 성장시키기 위한 시드로서 사용하기 위한 것으로, 폴리실리콘막으로 형성될 수 있다.
예를 들어, 제1 보조 패턴들(22)이 형성된 결과물의 전면을 따라 시드용 물질막을 형성한 후, 전면 식각 공정으로 이웃한 제1 보조 패턴들(22) 사이의 갭영역 저면에 형성된 시드용 물질막을 제거하여 제1 보조 패턴들(22)의 측벽에 스페이서 형태의 시드막(24)을 형성할 수 있다.
이어서, 시드막(24)이 형성된 제1 보조 패턴들(22) 사이의 갭 영역을 채우도록 제1 보조 패턴들(22)의 측벽에 제1 물질막들(25) 및 제2 물질막들(26)을 교대로 형성한다.
예를 들어, 선택적 에피택셜 성장(Selective Epitaxial Growth;SEG) 공정을 이용하여 제1 물질막들(25) 및 제2 물질막들(26)을 교대로 성장시킬 수 있다. 이러한 경우, 제1 물질막(25)은 실리콘(Si)막으로 형성되고, 제2 물질막(26)은 실리콘게르마늄(SiGe)막으로 형성될 수 있다. 또는, 제1 물질막(25)은 불순물이 포함되지 않은 언도프드 실리콘막으로 형성되고, 제2 물질막(26)은 불순물이 포함된 도프드 실리콘막으로 형성될 수 있다.
한편, 시드막(24)을 형성하지 않고, 원자층 증착 방식으로 이종의 제1 물질막들(25) 및 제2 물질막들(26)을 교대로 형성하는 것도 가능하다. 이러한 경우, 후속 공정에서 제거될 제2 물질막(26)은 터널절연막(21)과 식각 선택비가 큰 물질로 형성될 수 있으며, 예를 들어, 제1 물질막들(25)은 산화막으로 형성되고 제2 물질막들(26)은 질화막으로 형성될 수 있다.
도 2b에 도시된 바와 같이, 제1 물질막들(25) 및 제2 물질막들(26)을 일부 깊이 식각하여, 결과물의 상부 표면에 제2 물질막들(26)을 각각 노출시킨다. 이어서, 노출된 제2 물질막들(26)을 선택적으로 제거한다. 이는 갭 영역에 형성된 이종의 물질막들 중 하나를 식각하여 나노와이어 영역을 오픈시키기 위한 것으로, 제1 물질막들(25)을 제거하는 것도 가능하다. 예를 들어, 습식 식각 공정으로 노출된 제2 물질막들(26)을 제거할 수 있다.
본 도면에서는 식각 공정 후 제1 보조 패턴들(22) 사이에 잔류되는 제1 물질막들을 도면 부호 "25A"로 나타내었다.
도 2c에 도시된 바와 같이, 제2 물질막들(26)이 제거된 영역에 전하저장막을 형성한다. 이로써, 균일한 크기를 갖고, 균일한 간격을 가지면서 일 방향으로 평행하게 확장된 복수의 나노 와이어들(27)이 형성된다. 예를 들어, ALD(Atomic Layer Deposition) 공정으로 금속막을 증착한 후, 전면 식각 공정을 수행하여 복수의 나노 와이어들(27)을 형성할 수 있다.
도 2d에 도시된 바와 같이, 전하저장막이 형성된 결과물 상에 전하차단막(28)을 형성한 후에, 전하차단막(28) 상에 게이트 라인용 도전막(29)을 형성한다. 본 도면에서는 절연막으로 형성된 제1 보조패턴들(22)이 잔류하는 상태에서 전하차단막(28)을 형성하는 경우에 대해 도시하였는데, 전하차단막(28)을 형성하기 전에 제1 보조 패턴들(22)을 제거하는 것도 가능하다.
이어서, 게이트 라인용 도전막(29) 상에 게이트 패턴용 마스크 패턴(미도시됨)을 형성한 후, 이를 식각베리어로 게이트 라인용 도전막(29), 전하차단막(28), 제1 물질막들(25A), 제1 보조 패턴들(22) 및 나노 와이어들(27)을 식각하여 게이트 패턴들을 형성한다.
이로써, 나노 와이어들(27A)을 포함한 게이트 패턴이 형성된다. 특히, 각 메모리 셀은 교대로 배열된 나노 와이어들(27A) 및 제1 물질막들(25B)을 포함하는 플로팅 게이트(FG)를 구비하며, 플로팅 게이트(FG)는 시드막(24)을 더 포함할 수 있다. 또한, 각 플로팅 게이트(FG)는 균일한 크기의 나노 와이어들(27A)을 균일한 간격으로 포함하므로, 메모리 셀들이 균일한 특성을 갖게 된다.
도 3a 내지 도 3e는 본 발명의 제3 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 사시도이다.
도 3a에 도시된 바와 같이, 터널절연막(31)이 형성된 기판(30) 상에 복수의 제1 보조 패턴들(32)을 형성한 후, 제1 보조 패턴들(32) 사이에 제1 물질막들(33) 및 제2 물질막들(34)을 교대로 형성한다. 여기서, 제1 보조 패턴들(32), 제1 물질막들(33) 및 제2 물질막들(34)은 앞서 설명한 제1 실시예 또는 제2 실시예에 의해 형성될 수 있다.
도 3b에 도시된 바와 같이, 제1 물질막들(33) 및 제2 물질막들(34)이 형성된 결과물 상에 층간절연막(35)을 형성한 후, 층간절연막(35) 상에 제1 보조 패턴들(32)과 교차되는 방향으로 평행하게 확장된 제2 보조 패턴들(36)을 형성한다. 이어서, 이웃한 제2 보조 패턴들(36) 사이에 제3 물질막들(37) 및 제4 물질막들(38)을 교대로 형성한다. 여기서, 제2 보조 패턴들(36), 제3 물질막들(37) 및 제4 물질막들(38)은 앞서 설명한 제1 실시예 또는 제2 실시예에서 설명한 제1 보조 패턴들, 제1 물질막들 및 제2 물질막들과 동일한 물질, 동일한 방법으로 형성될 수 있다.
도 3c에 도시된 바와 같이, 제2 보조 패턴들(36) 사이에 형성된 제4 물질막들(38)을 제거한다. 예를 들어, 습식 식각 공정에 의해 제4 물질막들(38)을 제거할 수 있다.
이어서, 제4 물질막들(38)을 제거하여 노출된 층간절연막(35)을 식각한다. 예를 들어, 건식 식각 공정에 의해, 층간절연막(35)을 식각할 수 있다. 본 도면에서는 식각된 층간절연막을 도면 부호 "35A"로 나타내었다.
도 3d에 도시된 바와 같이, 제2 물질막들(34)을 도트 형태로 선택적으로 제거한다. 즉, 층간절연막(35)을 식각하여 노출된 제2 물질막들(34)을 선택적으로 제거하여 나노 도트 형성을 위한 홀들을 형성한다. 예를 들어, 건식 식각 공정에 의해 제2 물질막들(34)을 식각한다.
이어서, 제2 보조 패턴들(36), 제2 보조 패턴들(36) 사이에 잔류하는 제3 물질막들(37) 및 층간절연막(35A)을 제거한다.
이어서, 홀들 내에 전하저장막을 형성한다. 즉, 제2 물질막들(34)이 선택적으로 제거된 영역에 나노 닷을 매립하여 나노 닷을 포함하는 전하저장막을 형성한다. 예를 들어, ALD 공정을 이용하여 나노 닷 또는 금속막을 증착함으로써 매트릭스 형태로 균일하게 배열되며 균일한 사이즈를 갖는 나노 도트들(39)을 형성할 수 있다.
도 3e에 도시된 바와 같이, 나노 도트들(39)이 형성된 결과물 상에 전하차단막(40) 및 게이트 라인용 도전막(41)을 형성한 후, 이들을 식각하여 게이트 패턴을 형성한다. 여기서, 게이트 패턴은 앞서 설명한 제1 실시예 또는 제2 실시예에 의해 형성될 수 있다.
이로써, 나노 도트들(39)을 포함한 게이트 패턴이 형성된다. 특히, 각 메모리 셀은 나노 도트들(39), 제1 물질막들(33A) 및 제2 물질막들(34B)을 포함하는 플로팅 게이트(FG)를 구비한다. 또한, 각 플로팅 게이트(FG)는 매트릭스 형태로 배열된 균일한 크기의 나노 도트들(39)을 포함하므로, 메모리 셀들이 균일한 특성을 갖게 된다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10: 기판 11: 터널절연막
12: 제1 보조 패턴 13: 하드마스크 패턴
14: 제1 물질막 15: 제2 물질막
16: 나노 와이어 17: 전하차단막
18: 게이트 라인 20: 기판
21: 터널절연막 22: 제1 보조 패턴
23: 하드마스크 패턴 24: 시드막
25: 제1 물질막 26: 제2 물질막
27: 나노 와이어 28: 전하차단막
29: 게이트 라인 30: 기판
31: 터널절연막 32: 제1 보조 패턴
33: 제1 물질막 34: 제2 물질막
35: 층간절연막 36: 제2 보조 패턴
37: 제3 물질막 38: 제4 물질막
39: 나노 도트 40: 전하차단막
41: 게이트 라인

Claims (16)

  1. 제1 보조 패턴들을 형성하는 단계;
    이웃한 상기 제1 보조 패턴들 사이의 갭 영역을 채우도록 상기 제1 보조 패턴들 측벽에 제1 물질막들 및 제2 물질막들을 교대로 형성하는 단계;
    상기 제2 물질막들을 제거하는 단계; 및
    상기 제2 물질막들이 제거된 영역에 전하저장막을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  2. 제1항에 있어서,
    상기 제2 물질막들을 제거하는 단계는,
    습식 식각 공정으로 실시되는
    반도체 장치 제조 방법.
  3. 제2항에 있어서,
    상기 전하저장막을 형성하는 단계는,
    상기 제2 물질막들이 제거된 영역 내에 금속막을 매립하여 나노 와이어들을 형성하는
    반도체 장치 제조 방법.
  4. 제1항에 있어서,
    상기 제2 물질막들을 제거하는 단계는,
    상기 제2 물질막들을 도트 형태로 선택적으로 제거하는
    반도체 장치 제조 방법.
  5. 제4항에 있어서,
    상기 전하저장막을 형성하는 단계는,
    상기 제2 물질막들이 선택적으로 제거된 영역에 나노 닷을 매립하여, 사익 나노 닷을 포함하는 상기 전하저장막을 형성하는
    반도체 장치 제조 방법.
  6. 제4항에 있어서,
    상기 제2 물질막들을 식각하는 단계는,
    상기 제1 물질막들 및 상기 제2 물질막들이 교대로 형성된 결과물 상에, 층간절연막을 형성하는 단계;
    상기 층간절연막 상에 상기 제1 보조 패턴들과 교차되는 제2 보조 패턴들을 형성하는 단계;
    이웃한 제2 보조 패턴들 사이의 갭 영역을 채우도록 상기 제2 보조 패턴들 측벽에 제3 물질막들 및 제4 물질막들을 교대로 형성하는 단계
    상기 이웃한 제2 보조 패턴들 사이의 상기 제4 물질막들을 제거하는 단계;
    상기 제4 물질막들을 제거하여 노출된 상기 층간절연막을 식각하는 단계; 및
    상기 층간절연막을 식각하여 노출된 상기 이웃한 제1 보조 패턴들 사이의 제4 물질막들을 식각하는 단계를 포함하는
    반도체 장치 제조 방법.
  7. 제6항에 있어서,
    상기 전하저장막을 형성하는 단계 전에,
    상기 제2 보조 패턴들, 상기 제2 보조 패턴들 사이에 잔류하는 제1 물질막들 및 상기 층간절연막을 제거하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  8. 제1항에 있어서,
    상기 제1 물질막들과 상기 제2 물질막들을 교대로 형성하는 단계는,
    상기 제1 보조 패턴들을 시드로 이용한 선택적 에피택셜 성장 공정에 의해, 상기 제1 물질막들 및 상기 제1 물질막들과 식각 선택비가 큰 상기 제2 물질막들을 교대로 성장시키는
    반도체 장치 제조 방법.
  9. 제1항에 있어서,
    상기 제1 물질막들과 상기 제2 물질막들을 교대로 형성하는 단계는,
    상기 제1 보조 패턴들의 측벽에 시드막을 형성하는 단계;
    상기 시드막을 이용한 선택적 에피택셜 성장 공정에 의해, 상기 제1 물질막들 및 상기 제1 물질막들과 식각 선택비가 큰 상기 제2 물질막들을 교대로 성장시키는
    반도체 장치 제조 방법.
  10. 제1항에 있어서,
    상기 제1 물질막들과 상기 제2 물질막들을 교대로 형성하는 단계는,
    ALD 공정을 이용하여, 상기 제1 보조 패턴들의 측벽에 상기 제1 물질막들 및 상기 제1 물질막들과 식각 선택비가 큰 상기 제2 물질막들을 교대로 형성하는
    반도체 장치 제조 방법.
  11. 제10항에 있어서,
    상기 제1 물질막들과 상기 제2 물질막들을 교대로 형성하는 단계는,
    상기 제1 보조 패턴들의 측벽 및 상기 제1 보조 패턴들 사이의 갭영역 저면에 상기 제1 물질막 또는 상기 제2 물질막을 증착한 후, 퍼지 단계에서 상기 갭영역 저면에 형성된 상기 제1 물질막 또는 상기 제2 물질막을 제거하는
    반도체 장치 제조 방법.
  12. 제1항에 있어서,
    상기 전하저장막을 형성한 후에, 상기 제1 보조 패턴들을 제거하는 단계;
    상기 제1 보조 패턴들이 제거된 결과물 상에 전하차단막을 형성하는 단계;
    상기 전하차단막 상에 게이트 라인용 도전막을 형성하는 단계; 및
    상기 게이트 라인용 도전막, 상기 제1 보조 패턴들, 상기 전하저장막 및 상기 제1 물질막들을 식각하여, 복수의 게이트 라인들을 형성하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  13. 제1항에 있어서,
    상기 전하저장막이 형성된 결과물 상에 전하차단막을 형성하는 단계; 및
    상기 전하차단막 상에 게이트 라인용 도전막을 형성하는 단계; 및
    상기 게이트 라인용 도전막, 상기 전하차단막, 상기 제1 보조 패턴들, 상기 전하저장막 및 상기 제1 물질막들을 식각하여, 복수의 게이트 라인들을 형성하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  14. 제1 보조 패턴들을 형성하는 단계;
    이웃한 상기 제1 보조 패턴들 사이의 갭 영역을 채우도록 상기 제1 보조 패턴들 측벽에 제1 물질막들 및 제2 물질막들을 교대로 형성하는 단계;
    상기 제1 물질막들 및 상기 제2 물질막들이 교대로 형성된 결과물 상에, 층간절연막을 형성하는 단계;
    상기 층간절연막 상에 상기 제1 보조 패턴들과 교차되는 제2 보조 패턴들을 형성하는 단계;
    이웃한 제2 보조 패턴들 사이의 갭 영역을 채우도록 상기 제2 보조 패턴들 측벽에 제1 물질막들 및 제2 물질막들을 교대로 형성하는 단계;
    상기 이웃한 제2 보조 패턴들 사이의 상기 제2 물질막들을 제거하는 단계;
    상기 제2 물질막들을 제거하여 노출된 상기 층간절연막을 식각하는 단계; 및
    상기 층간절연막을 식각하여 노출된 상기 이웃한 제1 보조 패턴들 사이의 제2 물질막들을 식각하는 단계; 및
    상기 제2 물질막들이 식각된 영역에 전하저장막을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  15. 제14항에 있어서,
    상기 전하저장막을 저장하는 단계 전에, 상기 제2 보조 패턴들, 상기 제2 보조 패턴들 사이에 잔류하는 제1 물질막들 및 상기 층간절연막을 제거하는 단계;
    상기 전하저장막을 형성한 후에, 상기 제1 보조 패턴들을 제거하는 단계;
    상기 제1 보조 패턴들이 제거된 결과물 상에 전하차단막을 형성하는 단계;
    상기 전하차단막 상에 게이트 라인용 도전막을 형성하는 단계; 및
    상기 게이트 라인용 도전막, 상기 전하차단막 및 상기 제1 물질막들을 식각하여, 복수의 게이트 라인들을 형성하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  16. 제14항에 있어서,
    상기 전하저장막을 저장하는 단계 전에, 상기 제2 보조 패턴들, 상기 제2 보조 패턴들 사이에 잔류하는 제1 물질막들 및 상기 층간절연막을 제거하는 단계;
    상기 전하저장막이 형성된 결과물 상에 전하차단막을 형성하는 단계;
    상기 전하차단막 상에 게이트 라인용 도전막을 형성하는 단계; 및
    상기 게이트 라인용 도전막, 상기 전하차단막, 상기 제1 보조 패턴들 및 상기 제1 물질막들을 식각하여, 복수의 게이트 라인들을 형성하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
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