KR20120102018A - 반도체 장치 및 반도체 장치의 구동 방법 - Google Patents
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Abstract
새로운 구조의 반도체 장치를 제공하고, 기입 후의 해당 반도체 장치의 메모리 셀의 임계값 전압의 변동을 작게 하여 동작 전압을 저감하거나, 또는 기억 용량을 증대한다.
산화물 반도체를 이용한 트랜지스터와, 산화물 반도체 이외의 재료를 이용한 트랜지스터를 각각 갖는 복수의 메모리 셀과, 복수의 메모리 셀을 구동하는 구동 회로와, 구동 회로에 공급하는 복수의 전위를 생성하는 전위 생성 회로와, 복수의 메모리 셀에의 데이터의 재기입이 종료하였는지 여부를 검지하는 기입 종료 검지 회로를 갖고, 구동 회로는, 데이터 버퍼와, 복수의 메모리 셀 각각에 복수의 전위 중 어느 하나의 전위를 데이터로서 기입하는 기입 회로와, 메모리 셀에 기입된 데이터를 판독하는 판독 회로와, 판독한 데이터와 데이터 버퍼에 유지된 데이터가 일치하는지 여부를 검증하는 검증 회로를 포함한다.
산화물 반도체를 이용한 트랜지스터와, 산화물 반도체 이외의 재료를 이용한 트랜지스터를 각각 갖는 복수의 메모리 셀과, 복수의 메모리 셀을 구동하는 구동 회로와, 구동 회로에 공급하는 복수의 전위를 생성하는 전위 생성 회로와, 복수의 메모리 셀에의 데이터의 재기입이 종료하였는지 여부를 검지하는 기입 종료 검지 회로를 갖고, 구동 회로는, 데이터 버퍼와, 복수의 메모리 셀 각각에 복수의 전위 중 어느 하나의 전위를 데이터로서 기입하는 기입 회로와, 메모리 셀에 기입된 데이터를 판독하는 판독 회로와, 판독한 데이터와 데이터 버퍼에 유지된 데이터가 일치하는지 여부를 검증하는 검증 회로를 포함한다.
Description
본 발명은 반도체 소자를 이용한 반도체 장치 및 그 구동 방법에 관한 것이다．
반도체 소자를 이용한 기억 장치는, 전력의 공급이 없어지면 기억 내용이 잃어버려지는 휘발성의 것과, 전력의 공급이 없어져도 기억 내용은 유지되는 불휘발성의 것으로 대별된다.
휘발성 기억 장치의 대표적인 예로서는, DRAM(Dynamic Random Access Memory)이 있다. DRAM은, 기억 소자를 구성하는 트랜지스터를 선택해서 캐패시터에 전하를 축적함으로써 정보를 기억한다.
전술한 원리로부터, DRAM에서는, 정보를 판독하면 캐패시터의 전하는 잃어버려지기 때문에, 정보 판독 시마다 재차의 기입 동작이 필요해진다. 또한，기억 소자를 구성하는 트랜지스터에 있어서는 오프 상태에서의 소스와 드레인 간의 리크 전류(오프 전류) 등에 의해, 트랜지스터가 선택되지 않은 상황에서도 전하가 유출또는 유입하기 때문에 데이터의 유지 기간이 짧다. 이 때문에, 소정의 주기에서 재차의 기입 동작(리프레시 동작)이 필요해서, 소비 전력을 충분히 저감하는 것은 곤란하다. 또한，전력의 공급이 없어지면 기억 내용이 잃어버려지기 때문에, 장기간의 기억 유지에는 자성 재료나 광학 재료를 이용한 다른 기억 장치가 필요해진다.
휘발성 기억 장치의 다른 예로서는 SRAM(Static Random Access Memory)이 있다. SRAM은, 플립플롭 등의 회로를 이용해서 기억 내용을 유지하기 때문에 리프레시 동작이 불필요하고, 이 점에 있어서는 DRAM보다 유리하다. 그러나，플립플롭 등의 회로를 이용하기 때문에，기억 용량당 단가가 높아진다고 하는 문제가 있다. 또한，전력의 공급이 없어지면 기억 내용이 잃어버려지는 점에 대해서는 DRAM과 다를 것이 없다.
불휘발성 기억 장치의 대표 예로서는 플래시 메모리가 있다. 플래시 메모리는, 트랜지스터의 게이트 전극과 채널 형성 영역 사이에 플로팅 게이트를 갖고, 해당 플로팅 게이트에 전하를 유지시킴으로써 기억을 행하기 때문에, 데이터의 유지 기간은 극히 길고(반영구적), 휘발성 기억 장치에서 필요한 리프레시 동작이 불필요하다는 이점을 갖고 있다. (예를 들면, 특허 문헌 1 참조).
그러나，기입 시에 생기는 터널 전류에 의해 기억 소자를 구성하는 게이트 절연층이 열화하기 때문에, 소정 횟수의 기입에 의해 기억 소자가 기능하지 않게 되는 문제가 생긴다. 이 문제의 영향을 완화하기 위해, 예를 들면 각 기억 소자의 기입 횟수를 균일화하는 방법이 채용되지만, 이것을 실현하기 위해서는 복잡한 주변 회로가 필요하게 된다. 그리고, 이러한 방법을 채용해도 근본적인 수명의 문제가 해소하는 것은 아니다. 즉, 플래시 메모리는 정보의 재기입 빈도가 높은 용도에는 부적합하다.
또한 플래시 메모리는, 플로팅 게이트에 전하를 주입시키기 위해 또는 그 전하를 제거하기 위해서는, 높은 전압이 필요하고, 또한 그것을 위한 회로도 필요하다. 또한，전하의 주입 또는 제거를 위해서는 비교적 긴 시간을 필요로 하고, 기입, 소거의 고속화가 용이하지 않다는 문제도 있다.
전술한 문제 외에, 메모리 셀을 구성하는 트랜지스터의 임계값 전압에 변동이 있으면, 해당 트랜지스터의 임계값 전압의 변동에 기인하여, 복수의 메모리 셀 각각을 동작하기 위해 필요한 전위(메모리 셀의 임계값 전압이라고도 함)에도 변동이 생긴다. 메모리 셀의 동작 전압을 결정할 때, 이 메모리 셀의 임계값 전압의 변동을 고려하지 않으면, 동작 에러가 생길 우려가 있었다. 그 때문에 복수의 메모리 셀 각각의 동작 전압은, 메모리 셀의 임계값 전압의 변동을 고려해서 폭을 가지게 해서 설정된다. 그 때문에 메모리 셀의 동작 전압의 저감에는 한계가 있었다.
또한，메모리 셀을 다치화(多値化)하는 경우에도 동작 전압은 증대하므로, 동작 전압을 증대시키지 않고, 또한 메모리 셀의 면적을 증대시키지 않고 기억 용량을 증대하는 것은 어려웠다.
전술한 문제를 감안하여 개시하는 발명의 일 양태에서는, 전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하고, 또한 기입 횟수에도 제한이 없는 새로운 구조의 반도체 장치 및 그 구동 방법을 제공한다. 또한, 기입 후의 반도체 장치의 메모리 셀의 임계값 전압의 변동(분포 폭)을 작게 하여 동작 전압을 저감하거나, 또는 기억 용량을 증대하거나, 또는 기입, 유지, 판독 등의 동작을 확실하게, 그리고 기입을 고속화시킬 수 있는 반도체 장치 및 그 구동 방법을 제공한다.
개시하는 발명의 일 양태에서는, 오프 전류가 낮은 트랜지스터를 포함하는 반도체 장치를 구성한다. 또한，오프 전류가 낮은 트랜지스터란, 밴드갭이 넓은 반도체(예를 들면 밴드갭이 2eV 이상, 바람직하게는 3eV 이상인 반도체), 구체적으로는 산화물 반도체를 이용해서 구성된다.
오프 전류가 작은 트랜지스터는, 채널 영역을, 밴드갭이 실리콘 반도체보다도 넓은, 와이드갭 반도체(예를 들면 밴드갭이 2eV 이상, 바람직하게는 3eV 이상인 반도체)로 형성함으로써 얻어진다. 산화물 반도체는, 이 와이드갭 반도체의 일종이며, 적어도 Ｉｎ, Ｇａ, Ｓｎ 및 Ｚｎ으로부터 선택된 일종 이상의 원소를 함유하는 것, 예를 들면, Ｉｎ-Ｓｎ-Ｇａ-Ｚｎ-Ｏ계 산화물 반도체, Ｉｎ-Ｇａ-Ｚｎ-Ｏ계 산화물 반도체, Ｉｎ-Ｓｎ-Ｚｎ-Ｏ계 산화물 반도체 등을 이용하는 것이 바람직하다.
산화물 반도체는, 광의로 비단결정이며, 그 ａｂ면에 수직한 방향으로부터 보아, 삼각형, 육각형, 정삼각형, 또는 정육각형의 원자 배열을 갖고，또한 c축 방향에 수직한 방향으로부터 보아，금속원자가 층 형상, 또는 금속원자와 산소원자가 층 형상으로 배열한 결정 구조를 포함하는 막(ＣＡＡＣ-ＯＳ(C Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ)막)인 것이 바람직하다.
개시하는 발명의 일 양태에서는, 캐패시터에 축적된 전하에 의해 임계값 전압이 제어되는 트랜지스터와, 해당 캐패시터의 충방전을 제어하는 트랜지스터를 포함하는 복수의 메모리 셀과, 이 복수의 메모리 셀을 구동하는 구동 회로와, 전위 생성 회로와, 복수의 메모리 셀에 데이터의 재기입이 종료하였는지의 여부를 한번에 검지하는 기입 종료 검지 회로를 갖는 반도체 장치이다. 또한，메모리 셀은 적어도 2개의 트랜지스터를 갖고，캐패시터의 충방전을 제어하는 트랜지스터로서 오프 전류가 작은 트랜지스터를 이용한다. 오프 전류가 작은 트랜지스터를 이용함으로써, 캐패시터에 축적되는 전하의 변동(경시 변화)을 억제할 수 있다.
개시하는 발명의 일 양태에서는, 산화물 반도체를 이용한 트랜지스터와, 산화물 반도체 이외의 재료를 이용한 트랜지스터를 각각 갖는 복수의 메모리 셀과, 복수의 메모리 셀을 구동하는 구동 회로와, 구동 회로에 공급하는 복수의 전위를 생성하는 전위 생성 회로와, 복수의 메모리 셀의 검증 판독 결과를 일괄해서 판정하고, 복수의 메모리 셀에 데이터의 재기입이 종료하였는지의 여부를 한번에 검지하는 기입 종료 검지 회로를 갖고，구동 회로는, 복수의 메모리 셀 각각에 기입하는 데이터를 유지하는 데이터 버퍼와, 데이터 버퍼에 유지된 데이터에 기초해서 복수의 메모리 셀 각각에 복수의 전위 중 어느 하나의 전위를 데이터로서 기입하는 기입 회로와, 메모리 셀에 기입된 데이터를 판독하는 판독 회로와, 판독한 데이터와 데이터 버퍼에 유지된 데이터가 일치하는지 여부를 검증하는 검증 회로를 갖고, 데이터가 일치한 메모리 셀에서는 기입 전위가 상기 하나의 전위로 결정되고, 데이터가 일치하지 않는 메모리 셀에서는 기입 전위가 복수의 전위 중 다른 하나의 전위로 변경되는 반도체 장치이다.
개시하는 발명의 일 양태에서는, 산화물 반도체를 이용한 트랜지스터와, 산화물 반도체 이외의 재료를 이용한 트랜지스터를 각각 갖는 복수의 메모리 셀을 갖고, 복수의 메모리 셀 각각에 기입하는 데이터를 유지하고, 유지된 데이터에 기초해서 복수의 메모리 셀 각각에 복수의 전위 중 어느 하나의 전위를 데이터로서 기입하고, 메모리 셀에 기입된 데이터를 판독하고, 판독한 데이터와 데이터 버퍼에 유지된 데이터가 일치하는지 여부를 검증하고, 데이터가 일치한 메모리 셀에서는, 기입 전위가 상기 하나의 전위로 결정되고, 데이터가 일치하지 않는 메모리 셀 중，데이터 버퍼에 유지된 데이터에 대하여 판독한 데이터가 클 경우에는 상기 하나의 전위보다 작은 다른 하나의 전위로 변경되고, 데이터가 일치하지 않는 메모리 셀 중，데이터 버퍼에 유지된 데이터에 대하여 판독한 데이터가 작을 경우에는 상기 하나의 전위보다 큰 다른 하나의 전위로 변경되는 반도체 장치의 구동 방법이다.
개시하는 발명의 일 양태에서는, 산화물 반도체를 이용한 트랜지스터 및 산화물 반도체 이외의 재료를 이용한 트랜지스터를 각각 갖는 복수의 메모리 셀과, 데이터 버퍼, 기입 회로, 판독 회로 및 검증 회로를 갖는 구동 회로와, 복수의 전위를 생성하는 전위 생성 회로와, 복수의 메모리 셀의 검증 판독 결과를 일괄해서 판정하고, 복수의 메모리 셀에 데이터의 재기입이 종료하였는지의 여부를 한번에 검지하는 기입 종료 검지 회로를 갖고，데이터 버퍼는, 기입 회로에 전기적으로 접속되고, 기입 회로는 복수의 제1 신호선을 개재해서 전위 생성 회로에 전기적으로 접속되며, 기입 회로는 제2 신호선을 개재해서 복수의 메모리 셀의 각각에 전기적으로 접속되고, 판독 회로는 제3 신호선을 개재해서 복수의 메모리 셀의 각각에 전기적으로 접속되며, 검증 회로는 제4 신호선을 개재해서 기입 종료 검지 회로에 전기적으로 접속되고, 또한 판독 회로, 데이터 버퍼 및 기입 회로에 전기적으로 접속되는 반도체 장치이다.
상기 구성에서, 전위 생성 회로에서 생성되는 복수의 전위의 크기는 각각 상이하다. 전위 생성 회로에서 생성되는 크기가 상이한 복수의 전위 각각이, 복수의 제1 신호선 중 어느 하나에 공급되어 기입 회로에 공급된다. 전위 생성 회로에서 생성되는 복수의 전위에는, 같은 데이터를 기입하는 복수의 전위가 포함되어 있다. 예를 들면, 전위 생성 회로에서 생성되는 복수의 전위에는, 적어도 하나의 저전위측 전위와, 복수의 고전위측 전위가 포함되고, 해당 복수의 고전위측 전위에는, 같은 데이터를 기입하는 복수의 전위가 포함되는 구성으로 할 수 있다.
상기 구성에서, 복수의 메모리 셀 각각에 있어서, 산화물 반도체를 이용한 트랜지스터의 소스 또는 드레인 중 한쪽은, 산화물 반도체 이외의 재료를 이용한 트랜지스터의 게이트에 전기적으로 접속되어 있다.
상기 구성에서, 기입 회로 또는 제2 신호선은, 복수의 메모리 셀이 각각 갖는 산화물 반도체를 이용한 트랜지스터의 소스 또는 드레인의 다른 쪽에 전기적으로 접속되어 있다. 판독 회로 또는 제3 신호선은, 복수의 메모리 셀이 각각 갖는 산화물 반도체 이외의 재료를 이용한 트랜지스터의 소스 또는 드레인의 한쪽에 전기적으로 접속되어 있다.
상기 구성에서, 데이터 버퍼는 복수의 메모리 셀 각각에 기입하는 데이터를 유지하는 기능을 갖는다. 기입 회로는, 데이터 버퍼에 유지된 데이터에 기초하여, 복수의 메모리 셀 각각에 복수의 전위 중 어느 하나의 전위를 데이터로서 기입하는 기능을 갖는다. 판독 회로는, 메모리 셀에 기입된 데이터를 판독하는 기능을 갖는다. 검증 회로는, 판독한 데이터와 데이터 버퍼에 유지된 데이터가 일치하는지 여부를 검증하는 기능을 갖는다.
상기 구성에서, 판독한 데이터와 데이터 버퍼에 유지된 데이터가 일치하는 메모리 셀에서는, 기입 전위가 상기 하나의 전위로 결정된다. 판독한 데이터와 데이터 버퍼에 유지된 데이터가 일치하지 않는 메모리 셀에서는, 데이터 버퍼에 유지된 데이터에 대하여 판독한 데이터가 클 경우에는 기입 전위가 복수의 전위 중 상기 하나의 전위보다 작은 다른 하나의 전위로 변경되고, 데이터 버퍼에 유지된 데이터에 대하여 판독한 데이터가 작을 경우에는 기입 전위가 복수의 전위 중 상기 하나의 전위보다 큰 다른 하나의 전위로 변경된다.
상기 구성에서, 데이터가 일치하지 않는 메모리 셀에의 기입 전위가 다른 하나의 전위로 변경된 후, 다시 기입, 검증이 행해진다. 이 검증 후에, 데이터가 일치한 메모리 셀에서는, 기입 전위가 상기 다른 하나의 전위로 결정되고, 데이터가 일치하지 않는 메모리 셀에서는, 데이터 버퍼에 유지된 데이터에 대하여 판독한 데이터가 클 경우에는 기입 전위가 복수의 전위 중 상기 하나의 전위보다 더 작은 다른 하나의 전위로 변경되며, 데이터 버퍼에 유지된 데이터에 대하여 판독한 데이터가 작을 경우에는 기입 전위가 복수의 전위 중 상기 하나의 전위보다 더 큰 다른 하나의 전위로 변경된다. 이렇게, 기입 전위가 순차로 다른 전위로 변경되고, 기입, 검증이 행해지며, 복수의 메모리 셀에의 기입 전위가 결정된다.
상기 구성에서, 검증 회로에서 복수의 메모리 셀의 모든 데이터가 데이터 버퍼에 유지된 데이터와 일치하면，기입 동작이 종료한다. 또는, 소정의 횟수, 기입, 판독, 검증을 행함으로써, 기입 동작을 종료시켜도 된다.
상기 구성에서, 복수의 메모리 셀의 임계값 전압은 격차(분포 폭)를 갖을 경우가 있다. 그 경우, 임계값 전압이 최소(Ｖｔｈ_ｍｉｎ)인 메모리 셀과 임계값 전압이 최대(Ｖｔｈ_ｍａｘ)인 메모리 셀에서는, 기입 전위로서 결정되는 전위가 상이한 경우가 있다.
임계값 전압이 최소(Ｖｔｈ_ｍｉｎ)인 메모리 셀에의 기입 전위로서 결정되는 전위는, 전위 생성 회로에서 생성되는 복수의 전위 중에서, 동일한 데이터를 기입하는 복수의 전위 중 최소의 전위 이상의 크기인 것이 바람직하다. 또한，임계값 전압이 최대(Ｖｔｈ_ｍａｘ)인 메모리 셀에의 기입 전위로서 결정되는 전위는, 전위 생성 회로에서 생성되는 복수의 전위 중 최대의 전위 이하의 크기인 것이 바람직하다.
역으로 말하면, 전위 생성 회로에서 생성되는 복수의 전위 중에서，동일한 데이터를 기입하는 복수의 전위 중 최소의 전위는, 임계값 전압이 최소(Ｖｔｈ_ｍｉｎ)인 메모리 셀에의 기입 전위로서 결정되는 전위 이하의 크기인 것이 바람직하다. 또한，전위 생성 회로에서 생성되는 복수의 전위 중 최대의 전위는, 임계값 전압이 최대(Ｖｔｈ_ｍａｘ)인 메모리 셀에의 기입 전위로서 결정되는 전위 이상의 크기인 것이 바람직하다.
상기 구성에서, 산화물 반도체 이외의 재료를 이용한 트랜지스터는, 반도체 재료를 포함하는 기판에 설치된 채널 형성 영역을 갖는 것이 바람직하다.
또한，반도체 재료를 포함하는 기판은, 단결정 반도체 기판 또는 ＳＯＩ 기판이라고 하는 것이 바람직하다. 또한，반도체 재료를 포함하는 기판의 반도체 재료는 실리콘인 것이 바람직하다. 또한，산화물 반도체층은, Ｉｎ, Ｇａ 및 Ｚｎ을 포함해서 되는 산화물 반도체 재료를 갖는 것이 바람직하다.
또한，상기에서는, 산화물 반도체를 이용해서 트랜지스터를 구성할 경우를 나타냈지만, 개시하는 발명은 이것에 한정되지 않는다. 산화물 반도체와 동등한 오프 전류 특성을 실현할 수 있는 재료, 예를 들면 탄화실리콘을 비롯한 와이드갭 재료(보다 구체적으로는，예를 들면 에너지 갭 Ｅｇ가 3eV보다 큰 반도체 재료) 등을 적용해도 된다．
산화물 반도체를 이용한 트랜지스터는 오프 전류가 극히 작기 때문에, 이것을 이용함으로써 장기간에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레시 동작이 불필요해지든가, 또는 리프레시 동작의 빈도를 극히 낮게 하는 것이 가능하게 되기 때문에, 소비 전력을 충분히 저감할 수 있다. 또한，전력의 공급이 없는 경우에도 장기간에 걸쳐 기억 내용을 유지하는 것이 가능하다.
또한，개시하는 발명에 따른 반도체 장치에서는, 메모리 셀을 구성하는 트랜지스터의 임계값 전압에 변동이 있어도, 기입 후의 복수의 메모리 셀의 임계값 전압의 변동(분포 폭)을 작게 할 수 있어서，반도체 장치의 동작 전압을 저감할 수 있다. 또는, 동작 전압을 증대시키지 않고 또한 메모리 셀의 면적을 증대시키지 않으면서, 메모리를 다치화할 수 있고，반도체 장치의 단위 면적당 기억 용량을 증대할 수 있다. 또는, 기입, 유지, 판독 등의 동작을 확실하게, 또한 기입을 고속화시켜서 행할 수 있는 반도체 장치를 제공할 수 있다.
또한，개시하는 발명에 따른 반도체 장치에서는, 정보의 기입에 높은 전압을 필요로 하지 않고, 소자의 열화 문제도 없다. 예를 들면, 종래의 불휘발성 메모리와 같이, 플로팅 게이트에의 전자의 주입이나, 플로팅 게이트로부터의 전자의 인출을 행할 필요가 없기 때문에, 게이트 절연층의 열화 같은 문제가 전혀 생기지 않는다. 즉, 개시하는 발명에 따른 반도체 장치에서는, 종래의 불휘발성 메모리에서 문제로 되고 있는 재기입 가능 횟수에 제한이 없고, 신뢰성이 비약적으로 향상한다. 또한，트랜지스터의 온 상태, 오프 상태에 따라서, 정보의 기입이 행해지기 때문에, 고속의 동작도 용이하게 실현할 수 있다. 또한，정보를 소거하기 위한 동작이 불필요하다는 장점도 있다.
또한，산화물 반도체 이외의 재료를 이용한 트랜지스터는 충분한 고속동작이 가능하기 때문에，이것을 산화물 반도체를 이용한 트랜지스터와 조합해서 이용함으로써, 반도체 장치의 동작(예를 들면, 정보의 판독 동작)의 고속성을 충분히 확보할 수 있다. 또한，산화물 반도체 이외의 재료를 이용한 트랜지스터에 의해 고속동작이 요구되는 각종 회로(논리 회로, 구동 회로 등)를 적절히 실현하는 것이 가능하다.
이렇게, 산화물 반도체 이외의 재료를 이용한 트랜지스터(보다 광의로는, 충분한 고속동작이 가능한 트랜지스터)와 산화물 반도체를 이용한 트랜지스터(보다 광의로는, 충분히 오프 전류가 작은 트랜지스터)를 일체로 구비함으로써，지금까지 없는 특징을 갖는 반도체 장치를 실현할 수 있다.
또한，개시하는 발명에 따른 반도체 장치에서는, 상정되는 임계값 변동의 중간치 부근의 메모리 셀로부터 원하는 데이터를 기입할 수 있도록 메모리 셀에의 기입 전위를 결정하고, 원하는 데이터를 기입할 수 없는 메모리 셀에 대하여, 판독한 데이터가 큰 경우와 작을 경우의 검증을 한번에 행할 수 있으며, 이에 의해 기입 처리를 고속화할 수 있다.
도 1은 반도체 장치의 블록도이다.
도 2a 내지 도 2d는 반도체 장치가 갖는 메모리 셀의 임계값 전압의 분포를 도시하는 도면이다.
도 3a 내지 도 3d는 반도체 장치가 갖는 메모리 셀의 임계값 전압의 분포를 도시하는 도면이다.
도 4a와 도 4b는 반도체 장치가 갖는 메모리 셀의 임계값 전압의 분포를 도시하는 도면이다.
도 5a와 도 5b는 반도체 장치가 갖는 메모리 셀의 임계값 전압의 분포를 도시하는 도면이다.
도 6은 반도체 장치의 회로도이다.
도 7은 반도체 장치가 갖는 데이터 버퍼의 회로도이다.
도 8은 반도체 장치가 갖는 전위 생성 회로의 회로도이다.
도 9는 반도체 장치가 갖는 기입 회로의 회로도이다.
도 10은 반도체 장치가 갖는 메모리 셀의 회로도이다.
도 11은 반도체 장치가 갖는 판독 회로의 회로도이다.
도 12는 반도체 장치가 갖는 검증 회로의 회로도이다.
도 13은 반도체 장치가 갖는 기입 종료 검지 회로의 회로도이다.
도 14는 반도체 장치가 갖는 기입 종료 검지 회로의 타이밍차트이다.
도 15는 반도체 장치가 갖는 기입 종료 검지 회로의 타이밍차트이다.
도 16aa 내지 도 16b는 반도체 장치가 갖는 메모리 셀의 회로도이다.
도 17a 내지 도 17c는 반도체 장치의 회로도이다.
도 18a와 도 18b는 반도체 장치가 갖는 메모리 셀의 단면도 및 평면도이다.
도 19a 내지 도 19d는 반도체 장치의 제작 공정을 도시하는 단면도이다.
도 20a 내지 도 20d는 반도체 장치의 제작 공정을 도시하는 단면도이다.
도 21a 내지 도 21d는 반도체 장치의 제작 공정을 도시하는 단면도이다.
도 22a와 도 22b는 반도체 장치의 제작 공정을 도시하는 단면도이다.
도 23a와 도 23b는 반도체 장치가 갖는 메모리 셀의 단면도이다.
도 24a 내지 도 24f는 반도체 장치를 이용한 전자 기기를 설명하기 위한 도면이다.
도 2a 내지 도 2d는 반도체 장치가 갖는 메모리 셀의 임계값 전압의 분포를 도시하는 도면이다.
도 3a 내지 도 3d는 반도체 장치가 갖는 메모리 셀의 임계값 전압의 분포를 도시하는 도면이다.
도 4a와 도 4b는 반도체 장치가 갖는 메모리 셀의 임계값 전압의 분포를 도시하는 도면이다.
도 5a와 도 5b는 반도체 장치가 갖는 메모리 셀의 임계값 전압의 분포를 도시하는 도면이다.
도 6은 반도체 장치의 회로도이다.
도 7은 반도체 장치가 갖는 데이터 버퍼의 회로도이다.
도 8은 반도체 장치가 갖는 전위 생성 회로의 회로도이다.
도 9는 반도체 장치가 갖는 기입 회로의 회로도이다.
도 10은 반도체 장치가 갖는 메모리 셀의 회로도이다.
도 11은 반도체 장치가 갖는 판독 회로의 회로도이다.
도 12는 반도체 장치가 갖는 검증 회로의 회로도이다.
도 13은 반도체 장치가 갖는 기입 종료 검지 회로의 회로도이다.
도 14는 반도체 장치가 갖는 기입 종료 검지 회로의 타이밍차트이다.
도 15는 반도체 장치가 갖는 기입 종료 검지 회로의 타이밍차트이다.
도 16aa 내지 도 16b는 반도체 장치가 갖는 메모리 셀의 회로도이다.
도 17a 내지 도 17c는 반도체 장치의 회로도이다.
도 18a와 도 18b는 반도체 장치가 갖는 메모리 셀의 단면도 및 평면도이다.
도 19a 내지 도 19d는 반도체 장치의 제작 공정을 도시하는 단면도이다.
도 20a 내지 도 20d는 반도체 장치의 제작 공정을 도시하는 단면도이다.
도 21a 내지 도 21d는 반도체 장치의 제작 공정을 도시하는 단면도이다.
도 22a와 도 22b는 반도체 장치의 제작 공정을 도시하는 단면도이다.
도 23a와 도 23b는 반도체 장치가 갖는 메모리 셀의 단면도이다.
도 24a 내지 도 24f는 반도체 장치를 이용한 전자 기기를 설명하기 위한 도면이다.
개시하는 발명의 실시 형태의 일례에 대해서, 도면을 이용해서 이하에 설명한다. 단，본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 일탈하는 일없이 그 형태 및 상세를 여러가지로 변경할 수 있는 것은 당업자이면 용이하게 이해된다. 따라서, 본 발명은 이하에 기재하는 실시 형태의 기재 내용에 한정해서 해석되는 것은 아니다.
또한，도면 등에 있어서 나타내는 각 구성의 위치, 크기, 범위 등은, 이해를 간단하게 하기 위해 실제의 위치, 크기, 범위 등을 나타내지 않을 경우가 있다. 이 때문에, 개시하는 발명은 반드시 도면 등에 개시된 위치, 크기, 범위 등에 한정되지 않는다.
또한，본 명세서 등에 있어서의 「제1」, 「제2」, 「제3」등의 서수사는 구성 요소의 혼동을 피하기 위해에 붙이는 것이며, 수적으로 한정하는 것은 아님을 부기한다.
(실시 형태 1)
본 실시 형태에서는, 개시하는 발명의 일 양태에 따른 반도체 장치의 구성 및 동작에 대해서, 도 1 내지 도 5b를 참조하여 설명한다.
도 1은 메모리 셀을 갖는 반도체 장치의 블록도의 일례이다.
반도체 장치는, 구동 회로(101)와, 복수의 메모리 셀(102)과, 전위 생성 회로(103)와, 기입 종료 검지 회로(104)를 포함한다. 구동 회로(101)는, 기입 회로(111)과, 데이터 버퍼(112)와, 검증 회로(113)과, 판독 회로(114)를 갖는다. 복수의 메모리 셀(102)은 각각 산화물 반도체를 이용한 트랜지스터(도시 생략)와, 산화물 반도체 이외의 재료를 이용한 트랜지스터(도시 생략）를 갖는다. 또한，반도체 장치는, 입출력 신호(I/O)를 부여하는 배선(데이터 입출력선이라고도 함), 출력 신호(ＶＥＲＩ)를 부여하는 배선(검증 신호선이라고도 함), 판독 신호(ＲＥＡＤ)를 부여하는 배선, 기입 신호(ＷＲＩＴＥ)를 부여하는 배선을 갖는다. 구동 회로(101)는 복수의 메모리 셀(102)의 각 열에 설치되어 있다.
데이터 버퍼(112)는 기입 회로(111)에 전기적으로 접속되어 있다. 기입 회로(111)는 복수의 제1 신호선(121)을 개재해서 전위 생성 회로(103)에 전기적으로 접속되어 있다. 기입 회로(111)는 제2 신호선(122)을 개재해서 복수의 메모리 셀(102) 각각에 전기적으로 접속되어 있다. 판독 회로(114)는, 제3 신호선(123)을 개재해서 복수의 메모리 셀(102) 각각에 전기적으로 접속되어 있다. 검증 회로(113)는 제4 신호선(124)을 개재해서 기입 종료 검지 회로(104)에 전기적으로 접속되어 있다. 또한，판독 회로(114)는 데이터 버퍼(112)와 검증 회로(113)에 전기적으로 접속되어 있다. 검증 회로(113)는 데이터 버퍼(112) 및 기입 회로(111)과 각각 전기적으로 접속되어 있다.
구동 회로(101)는 복수의 메모리 셀을 구동하는 기능을 갖는다. 전위 생성 회로(103)는 복수의 전위(V0 내지 Vj)(j는 2 이상의 정수)를 생성하는 기능을 갖는다.
전위 생성 회로(103)에서 생성되는 복수의 전위(V0 내지 Vj)(j는 2 이상의 정수)의 크기는 각각 상이하다. 전위 생성 회로(103)에서 생성되는 크기가 상이한 복수의 전위(V0 내지 Vj)(j는 2 이상의 정수) 각각이 복수의 제1 신호선(121) 중 어느 하나에 공급되고, 기입 회로(111)에 공급된다.
데이터 버퍼(112)는, 복수의 메모리 셀(102) 각각에 기입하는 데이터를 유지하는 기능, 및 판독한 데이터를 유지하는 기능을 갖는다. 기입 회로(111)는, 데이터 버퍼(112)에 유지된 데이터에 기초하여, 복수의 메모리 셀(102) 각각에, 전위 생성 회로(103)에서 생성되는 복수의 전위 중 어느 하나의 전위(예를 들면, V1)를 데이터로서 기입하는 기능을 갖는다. 판독 회로(114)는 메모리 셀(102)에 기입된 데이터를 판독하는 기능을 갖는다. 검증 회로(113)는, 판독 회로(114)에서 판독한 데이터와 데이터 버퍼(112)에 유지된 기입 데이터가 일치하는지 여부를 검증하는 기능을 갖는다.
판독 회로(114)에서 판독한 데이터와 데이터 버퍼(112)에 유지된 기입 데이터가 일치한 메모리 셀(102)에서는, 기입 전위가 상기 하나의 전위(예를 들면, V1)로 결정된다. 판독 회로(114)에서 판독한 데이터와 데이터 버퍼(112)에 유지된 기입 데이터가 일치하지 않는 메모리 셀(102)에서는, 기입 전위가 전위 생성 회로(103)에서 생성되는 복수의 전위 중 다른 2종의 전위(예를 들면, V2 또는 V3)로 변경된다.
판독 회로(114)에서 판독한 데이터와 데이터 버퍼(112)에 유지된 기입 데이터가 일치하지 않는 메모리 셀(102)에서는, 기입 전위가 다른 2종의 전위(예를 들면, V2 또는 V3)로 변경된 후, 다시 기입, 검증이 행해진다. 이 검증 후에, 판독 회로(114)에서 판독한 데이터와 데이터 버퍼(112)에 유지된 기입 데이터가 일치한 메모리 셀(102)에서는, 기입 전위가 상기 2종의 전위(예를 들면, V2 또는 V3)로 결정된다. 또한，판독 회로(114)에서 판독한 데이터와 데이터 버퍼(112)에 유지된 기입 데이터가 일치하지 않는 메모리 셀(102)에서는, 검증 회로(113)로부터 기입 종료 검지 회로(104)에 데이터가 입력되고, 기입 전위가 복수의 전위 중 또 다른 2종의 전위(예를 들면, Ｖj-1 또는 Ｖj)로 변경된다. 이렇게, 기입 전위가 순차로 다른 전위로 변경되고, 기입, 검증이 행해지며, 복수의 메모리 셀에의 기입 전위가 결정된다.
검증 회로(113)에서 동일 행의 메모리 셀(102)의 모든 데이터가 데이터 버퍼(112)에 유지된 기입 데이터와 일치하면，검증 회로(113)로부터 기입 종료 검지 회로(104)에 데이터가 입력되고, 기입 동작이 종료한다.
상기에 있어서, 메모리 셀(102)을 구성하는 트랜지스터의 임계값 전압의 변동 등에 기인하고, 복수의 메모리 셀(102) 각각을 동작하기 위해 필요한 전위(메모리 셀의 임계값 전압이라고도 함)는 격차(분포 폭)를 갖을 경우가 있다.
복수의 메모리 셀(102)의 임계값 전압이 변동(분포 폭)을 갖을 경우에, 복수의 데이터 "0"의 메모리 셀(102)에 데이터 "1"을 기입하는 수순의 일례를 도 2a 내지 도 2d, 도 3a 내지 도 3d, 도 4a 및 도 4b에 도시한다. 또한，전위 생성 회로(103)에서 생성되는 복수의 전위(V0 내지 Vj)(j는 2 이상의 정수) 중，전위 V0(예를 들면, 접지 전위)은 데이터 "0"을 기입하는 전위이며, 전위 V1 내지 Vj는 데이터 "1"을 기입하는 전위이다.
도 2a는, 메모리 셀수 N을 횡축으로 하고, 메모리 셀(102)의 임계값 전압 Ｖｔｈ를 종축으로 하며, 복수의 메모리 셀(102)의 임계값 전압 Ｖｔｈ의 분포를 나타낸 그래프이다. 도 2a에는, 기입 전(데이터 "0")과 기입 후의 임계값 전압 Ｖｔｈ의 분포를 나타내고 있다. 화살표 앞이 기입 전(데이터 "0")의 임계값 전압 Ｖｔｈ의 분포이며, 화살표 뒤가 기입 후의 임계값 전압 Ｖｔｈ의 분포이다. 또한，기입에 이용한 전위의 크기(V = V1)를 화살표의 가로에 나타내고 있다.
도 2a에 도시한 바와 같이, 전위 생성 회로(103)에서 생성되는 복수의 전위(V0 내지 Vj)(j는 2 이상의 정수) 중 하나의 전위(여기서는 V1)를 기입 전위로서 이용하여 복수의 메모리 셀(102)에 기입(기입-1이라고 함)을 행한다. 그러면，기입 전(데이터 "0")의 임계값 전압 Ｖｔｈ의 분포로부터 기입 후의 임계값 전압 Ｖｔｈ의 분포로 변화한다.
다음으로，도 2b에 도시한 바와 같이, 기입-1을 행한 메모리 셀(102)에 기입된 데이터를 판독 회로(114)에서 판독하고, 판독 회로(114)에서 판독한 데이터와 데이터 버퍼(112)에 유지된 기입 데이터(즉, 메모리 셀(102)에 기입하는 데이터)가 일치하는지 여부를 검증(검증-1이라고 함)한다.
검증-1에 있어서, 판독 회로(114)에서 판독되는 데이터는, 메모리 셀(102)의 임계값 전압 Ｖｔｈ가 Ｖａ보다 위이면 데이터 "0"이 되고, 메모리 셀(102)의 임계값 전압 Ｖｔｈ가 Ｖｂ보다 아래이면 데이터 "2"가 되고, 메모리 셀(102)의 임계값 전압 Ｖｔｈ가 Ｖｂ 이상 Ｖａ 이하이면 데이터 "1"이 된다.
즉, 판독 회로(114)에서 판독한 데이터와 데이터 버퍼(112)에 유지된 기입 데이터(즉, 메모리 셀(102)에 기입하는 데이터)가 일치하는(검증 ＯＫ가 되는) 범위는, 도 2b의 Ｄ2로 나타내는 범위가 된다. 도 2b의 Ｄ2로 나타내는 범위에 있는(즉, 검증 ＯＫ가 되는) 메모리 셀(102)에서는, 기입 전위로서 전위 V1을 이용했을 때에 데이터 "1"을 얻을 수 있다. 따라서，도 2b의 Ｄ2에서 나타내는 범위에 있는(즉, 검증 ＯＫ가 되는) 메모리 셀(102)에서는, 기입 전위가 상기 하나의 전위(V1)로 결정된다.
또한，판독 회로(114)에서 판독한 데이터와 데이터 버퍼(112)에 유지된 기입 데이터(즉, 메모리 셀(102)에 기입하는 데이터)가 일치하지 않는(검증 ＮＧ가 되는) 범위는, 도 2b의 Ｄ1 및 D3로 나타내는 범위가 된다. 도 2b의 Ｄ1 및 D3로 나타내는 범위에 있는(즉, 검증 ＮＧ가 되는) 메모리 셀(102)에서는, 기입 전위로서 전위 V1을 이용했을 때에 데이터 "1"을 얻을 수 없고, 데이터 "0" 및 데이터 "2"가 검출된다.
도 2b의 Ｄ1 및 D3로 나타내는 범위에 있는(즉, 데이터 "0" 및 데이터"2"가 검출되고, 검증 ＮＧ가 되는) 메모리 셀(102)에서는, 기입 전위가 전위 생성 회로(103)에서 생성되는 복수의 전위 중 다른 2종의 전위(여기서는, V2 또는 V3)로 변경된다. 그 후, 다시 기입, 검증이 행해진다.
도 2c에는, 도 2b의 Ｄ1 및 D3로 나타내는 범위에 있는 메모리 셀(102)에 대해서, 기입 전위가 전위 생성 회로(103)에서 생성되는 복수의 전위 중 다른 2종의 전위 V2 또는 전위 V3을 기입 전위로서 이용하여 기입(기입-2이라고 함)을 행할 때의 임계값 전압 Ｖｔｈ의 분포를 나타내고 있다. 또한，여기서는 편의상, 도 2b의 D1 및 D3로 나타내는 범위에 있는 메모리 셀(102)만을 추출해서 기재하고 있지만, 기입-2의 스텝에서, 동시에 다른 메모리 셀(102)에의 기입을 행해도 된다. 즉, 기입-2의 스텝에서 동시에, 도 2b의 Ｄ2로 나타내는 범위에 있는 메모리 셀(102)에 전위 V1의 기입을 행해도 된다．
또한，도 2c에서는, 편의상, 전위 V2 및 V3의 기입 전(데이터 "0" 및 데이터 "2")의 임계값 전압이, 전위 V1의 기입 전(도 2a의 데이터 "0")의 임계값 전압과 마찬가지의 분포를 갖도록 기재하고 있지만, 전위 V2 및 V3의 기입 전(데이터 "0" 및 데이터 "2")의 임계값 전압이, 전위 V1의 기입 후(도 2b의 데이터 "0" 및 데이터 "2")의 임계값 전압과 마찬가지의 분포를 갖고 있어도 좋다.
도 2c에 도시한 바와 같이, 전위 생성 회로(103)에서 생성되는 복수의 전위(V0 내지 Vj)(j은 2 이상의 정수) 중 전위 V2 또는 V3을 기입 전위로서 이용하여 기입（기입-2이라고 함)을 행하면，기입 전(데이터 "0" 및 데이터 "2")의 임계값 전압 Ｖｔｈ의 분포로부터 기입 후의 임계값 전압 Ｖｔｈ의 분포로 변화한다.
다음으로，도 2d에 도시한 바와 같이, 메모리 셀(102)에 기입된 데이터를 판독 회로(114)에서 판독하고, 판독 회로(114)에서 판독한 데이터와 데이터 버퍼(112)에 유지된 기입 데이터(즉, 메모리 셀(102)에 기입하는 데이터)가 일치하는지 여부를 검증(검증-2이라고 함)한다. 여기에서도 편의상, 도 2b의 Ｄ1 및 D3로 나타내는 범위에 있는 메모리 셀(102)만을 추출해서 기재하고 있다．
검증-2에 있어서, 판독 회로(114)에서 판독되는 데이터는, 메모리 셀(102)의 임계값 전압 Ｖｔｈ가 Ｖａ보다 위이면 데이터 "0"이 되고, 메모리 셀(102)의 임계값 전압 Ｖｔｈ가 Ｖｂ보다 아래이면 데이터 "2"가 되고, 메모리 셀(102)의 임계값 전압 Ｖｔｈ가 Ｖｂ 이상 Ｖａ 이하이면 데이터 "1"이 된다.
즉, 판독 회로(114)에서 판독한 데이터와 데이터 버퍼(112)에 유지된 기입 데이터(즉, 메모리 셀(102)에 기입하는 데이터)가 일치하는(검증 ＯＫ가 되는) 범위는, 도 2d의 Ｄ5로 나타내는 범위가 된다. 도 2d의 Ｄ5로 나타내는 범위에 있는(즉, 검증 ＯＫ가 되는) 메모리 셀(102)에서는, 기입 전위로서 전위 V2 또는 전위 V3을 이용했을 때에 데이터 "1"을 얻을 수 있다. 따라서，도 2d의 Ｄ5로 나타내는 범위에 있는(즉, 검증 ＯＫ가 되는) 메모리 셀(102)에서는, 기입 전위가 상기의 2종의 전위(V2 또는 V3)로 결정된다.
또한，판독 회로(114)에서 판독한 데이터와 데이터 버퍼(112)에 유지된 기입 데이터(즉, 메모리 셀(102)에 기입하는 데이터)가 일치하지 않는(검증 ＮＧ가 되는) 범위는, 도 2d의 D4 및 D6으로 나타내는 범위가 된다. 도 2d의 Ｄ4 및 D6로 나타내는 범위에 있는(즉, 검증 ＮＧ가 되는) 메모리 셀(102)에서는, 기입 전위로서 전위 V2 또는 전위 V3을 이용했을 때에 데이터 "1"을 얻을 수 없고, 데이터 "0" 및 데이터 "2"가 검출된다.
도 2d의 Ｄ4 및 D6로 나타내는 범위에 있는(즉, 데이터 "0" 및 데이터 "2"가 검출되고, 검증 ＮＧ가 되는) 메모리 셀(102)에서는, 기입 전위가 전위 생성 회로(103)에서 생성되는 복수의 전위 중 또 다른 2종의 전위(여기서는, V4 또는 V5)로 변경된다. 그 후, 다시 기입, 검증이 행해진다.
도 3a에는, 도 2d의 D4 및 D6로 나타내는 범위에 있는 메모리 셀(102)에 대해서, 기입 전위가 전위 생성 회로(103)에서 생성되는 복수의 전위 중 또 다른 2종의 전위 V4 또는 전위 V5를 기입 전위로서 이용하여 기입(기입-3이라고 함)을 행할 때의, 임계값 전압 Ｖｔｈ의 분포를 나타내고 있다. 또한，여기서는 편의상, 도 2d의 Ｄ4 및 D6로 나타내는 범위에 있는 메모리 셀(102)만을 추출해서 기재하고 있지만, 기입-3의 스텝에서 동시에, 다른 메모리 셀(102)에 기입을 행해도 된다． 즉, 기입-3의 스텝에서 동시에, 도 2b의 Ｄ2로 나타내는 범위에 있는 메모리 셀(102)에 전위 V1의 기입을 행하고, 도 2d의 Ｄ5로 나타내는 범위에 있는 메모리 셀(102)에 전위 V2 또는 전위 V3의 기입을 행해도 된다．
또한，도 3a에서는, 편의상, 전위 V4 및 V5의 기입 전(데이터 "0" 및 데이터 "2")의 임계값 전압이, 전위 V1의 기입 전(도 2a의 데이터 "0")의 임계값 전압과 마찬가지의 분포를 갖도록 기재하고 있지만, 전위 V4 및 V5의 기입 전(데이터 "0" 및 데이터 "2")의 임계값 전압이, 전위 V2 및 V3의 기입 후(도 2d의 데이터 "0" 및 데이터 "2")의 임계값 전압과 마찬가지의 분포를 갖고 있어도 좋다.
도 3a에 도시한 바와 같이, 전위 생성 회로(103)에서 생성되는 복수의 전위(V0 내지 Vj)(j는 2 이상의 정수) 중 전위 V4 및 V5를 기입 전위로서 이용하여 기입(기입-3이라고 함)을 행하면，기입 전(데이터 "0" 및 데이터 "2")의 임계값 전압 Ｖｔｈ의 분포로부터 기입 후의 임계값 전압 Ｖｔｈ의 분포로 변화한다.
다음으로，도 3b에 도시한 바와 같이, 메모리 셀(102)에 기입된 데이터를 판독 회로(114)에서 판독하고, 판독 회로(114)에서 판독한 데이터와 데이터 버퍼(112)에 유지된 기입 데이터(즉, 메모리 셀(102)에 기입하는 데이터)가 일치하는지 여부를 검증(검증-3이라고 함)한다. 여기에서도 편의상, 도 2d의 D4 및 D6로 나타내는 범위에 있는 메모리 셀(102)만을 추출해서 기재하고 있다．
검증-3에 있어서, 판독 회로(114)에서 판독되는 데이터는, 메모리 셀(102)의 임계값 전압 Ｖｔｈ가 Ｖａ보다 위이면 데이터 "0"이 되고, 메모리 셀(102)의 임계값 전압 Ｖｔｈ가 Ｖｂ보다 아래이면 데이터 "2"가 되고, 메모리 셀(102)의 임계값 전압 Ｖｔｈ가 Ｖｂ 이상 Ｖａ 이하이면 데이터 "1"이 된다.
즉, 판독 회로(114)에서 판독한 데이터와 데이터 버퍼(112)에 유지된 기입 데이터(즉, 메모리 셀(102)에 기입하는 데이터)가 일치하는(검증 ＯＫ가 되는) 범위는, 도 3b의 Ｄ8로 나타내는 범위가 된다. 도 3b의 Ｄ8로 나타내는 범위에 있는(즉, 검증 ＯＫ가 되는) 메모리 셀(102)에서는, 기입 전위로서 전위 V4 또는 전위 V5를 이용했을 때에 데이터 "1"을 얻을 수 있다. 따라서，도 3b의 Ｄ8로 나타내는 범위에 있는(즉, 검증 ＯＫ가 되는) 메모리 셀(102)에서는, 기입 전위가 상기 또 다른 2종의 전위(여기서는, V4 또는 V5)로 결정된다.
또한，판독 회로(114)에서 판독한 데이터와 데이터 버퍼(112)에 유지된 기입 데이터(즉, 메모리 셀(102)에 기입하는 데이터)가 일치하지 않는(검증 ＮＧ가 되는) 범위는, 도 3b의 D7 및 D9로 나타내는 범위가 된다. 이 도 3b의 D7 및 D9로 나타내는 범위에 있는(즉, 검증 ＮＧ가 되는) 메모리 셀(102)에서는, 기입 전위로서 전위 V4 또는 전위 V5를 이용했을 때, 데이터 "1"을 얻을 수 없고 데이터 "0" 및 데이터 "2"이 검출된다.
도 3b의 D7 및 D9로 나타내는 범위에 있는(즉, 데이터 "0" 및 데이터 "2"이 검출되고, 검증 ＮＧ가 되는) 메모리 셀(102)에서는, 기입 전위가 전위 생성 회로(103)에서 생성되는 복수의 전위 중 또 다른 2종의 전위(여기서는, V6 또는 V7)로 변경된다. 그 후, 다시 기입, 검증이 행해진다.
도 3c에는, 도 3b의 D7 및 D9로 나타내는 범위에 있는 메모리 셀(102)에 대해서, 기입 전위가 전위 생성 회로(103)로 생성되는 복수의 전위 중 또 다른 2종의 전위 V6 또는 전위 V7을 기입 전위로서 이용하여 기입(기입-4이라고 함)을 행할 때의 임계값 전압 Ｖｔｈ의 분포를 나타내고 있다. 또한，여기서는 편의상, 도 3b의 D7 및 D9로 나타내는 범위에 있는 메모리 셀(102)만을 추출해서 기재하고 있지만, 기입-4의 스텝에서 동시에, 다른 메모리 셀(102)에 기입을 행해도 된다. 즉, 기입-4의 스텝에서 동시에, 도 2b의 D2에서 나타내는 범위에 있는 메모리 셀(102)에 전위 V1의 기입을 행하고, 도 2d의 D5로 나타내는 범위에 있는 메모리 셀(102)에 전위 V2 또는 V3의 기입을 행하고, 도 3b의 Ｄ8로 나타내는 범위에 있는 메모리 셀(102)에 전위 V4 또는 V5의 기입을 행해도 된다．
또한，도 3c에서는, 편의상, 전위 V6 및 V7의 기입 전(데이터 "0" 및 데이터 "2")의 임계값 전압이, 전위 V1의 기입 전(도 2a의 데이터 "0")의 임계값 전압과 마찬가지의 분포를 갖도록 기재하고 있지만, 전위 V6 및 V7의 기입 전(데이터 "0" 및 데이터 "2")의 임계값 전압이, 전위 V4 및 V5의 기입 후(도 2d의 데이터 "0" 및 데이터 "2")의 임계값 전압과 마찬가지의 분포를 갖고 있어도 좋다.
도 3c에 도시한 바와 같이, 전위 생성 회로(103)에서 생성되는 복수의 전위(V0 내지 Vj)(j는 2 이상의 정수) 중 전위 V6 및 V7을 기입 전위로서 이용하여 기입(기입-4이라고 함)을 행하면，기입 전(데이터 "0" 및 데이터 "2")의 임계값 전압 Ｖｔｈ의 분포로부터 기입 후의 임계값 전압 Ｖｔｈ의 분포로 변화한다.
다음으로，도 3d에 도시한 바와 같이, 메모리 셀(102)에 기입된 데이터를 판독 회로(114)에서 판독하고, 판독 회로(114)에서 판독한 데이터와 데이터 버퍼(112)에 유지된 기입 데이터(즉, 메모리 셀(102)에 기입하는 데이터)가 일치하는지 여부를 검증(검증-4이라고 함)한다. 여기에서도 편의상, 도 3b의 D7 및 D9로 나타내는 범위에 있는 메모리 셀(102)만을 추출해서 기재하고 있다．
검증-4에 있어서, 판독 회로(114)에서 판독되는 데이터는, 메모리 셀(102)의 임계값 전압 Ｖｔｈ가 Ｖａ보다 위이면 데이터 "0"이 되고, 메모리 셀(102)의 임계값 전압 Ｖｔｈ가 Ｖｂ보다 아래이면 데이터 "2"가 되고, 메모리 셀(102)의 임계값 전압 Ｖｔｈ가 Ｖｂ 이상 Ｖａ 이하이면 데이터 "1"이 된다.
즉, 판독 회로(114)에서 판독한 데이터와 데이터 버퍼(112)에 유지된 기입 데이터(즉, 메모리 셀(102)에 기입하는 데이터)가 일치하는(검증 ＯＫ가 되는) 범위는, 도 3d의 Ｄ11로 나타내는 범위가 된다. 도 3d의 Ｄ11로 나타내는 범위에 있는(즉, 검증 ＯＫ가 되는) 메모리 셀(102)에서는, 기입 전위로서 전위 V6 또는 전위 V7을 이용했을 때에, 데이터 "1"을 얻을 수 있다. 따라서，도 3d의 Ｄ11로 나타내는 범위에 있는(즉, 검증 ＯＫ가 되는) 메모리 셀(102)에서는, 기입 전위가 상기의 2종의 전위(V6 또는 V7)로 결정된다.
또한，판독 회로(114)에서 판독한 데이터와 데이터 버퍼(112)에 유지된 기입 데이터(즉, 메모리 셀(102)에 기입하는 데이터)가 일치하지 않는(검증 ＮＧ가 되는) 범위는, 도 3d의 Ｄ10 및 D12로 나타내는 범위가 된다. 이 도 3d의 Ｄ10 및 D12로 나타내는 범위에 있는(즉, 검증 ＮＧ가 되는) 메모리 셀(102)에서는, 기입 전위로서 전위 V6 또는 전위 V7을 이용했을 때에, 데이터 "1"을 얻을 수 없고 데이터 "0" 및 데이터 "2"가 검출된다.
도 3d의 Ｄ10 및 D12로 나타내는 범위에 있는(즉, 데이터 "0" 및 데이터 "2"가 검출되고, 검증 ＮＧ가 되는) 메모리 셀(102)에서는, 기입 전위가 전위 생성 회로(103)에서 생성되는 복수의 전위 중 또 다른 2종의 전위(여기서는, V8 또는 V9)로 변경된다. 그 후, 다시 기입, 검증이 행해진다.
도 4a에는, 도 3d의 D10 및 D12로 나타내는 범위에 있는 메모리 셀(102)에 대해서, 기입 전위가 전위 생성 회로(103)에서 생성되는 복수의 전위 중 또 다른 2종의 전위 V8 또는 전위 V9를 기입 전위로서 이용하여 기입(기입-5라고 함)을 행할 때의 임계값 전압 Ｖｔｈ의 분포를 나타내고 있다. 또한，여기서는 편의상, 도 3d의 D10 및 D12로 나타내는 범위에 있는 메모리 셀(102)만을 추출해서 기재하고 있지만, 기입-5의 스텝에서 동시에, 다른 메모리 셀(102)에 기입을 행해도 된다．즉, 기입-5의 스텝에서 동시에, 도 2b의 Ｄ2에서 나타내는 범위에 있는 메모리 셀(102)에 전위 V1로 기입을 행하고, 도 2d의 Ｄ5로 나타내는 범위에 있는 메모리 셀(102)에 전위 V2 또는 전위 V3으로 기입을 행하고, 도 3b의 Ｄ8로 나타내는 범위에 있는 메모리 셀(102)에 전위 V4 또는 전위 V5의 기입을 행하고, 도 3d의 Ｄ11로 나타내는 범위에 있는 메모리 셀(102)에 전위 V6 또는 전위 V7의 기입을 행해도 된다．
또한，도 4a에서는, 편의상, 전위 V8 및 V9의 기입 전(데이터 "0" 및 데이터 "2")의 임계값 전압이, 전위 V4 및 V5의 기입 전(도 3a의 데이터 "0" 및 데이터 "2")의 임계값 전압과 마찬가지의 분포를 갖도록 기재하고 있지만, 전위 V8 및 V9의 기입 전(데이터 "0" 및 데이터 "2")의 임계값 전압이, 전위 V6 및 V7의 기입 후(도 3d의 데이터 "0" 및 데이터 "2")의 임계값 전압과 마찬가지의 분포를 갖고 있어도 좋다.
도 4a에 도시한 바와 같이, 전위 생성 회로(103)에서 생성되는 복수의 전위(V0 내지 Vj)(j는 2 이상의 정수) 중 전위 V8 및 전위 V9를 기입 전위로서 이용하여 기입（기입-5이라고 함)을 행하면，기입 전(데이터 "0" 및 데이터 "2")의 임계값 전압 Ｖｔｈ의 분포로부터 기입 후의 임계값 전압 Ｖｔｈ의 분포로 변화한다.
다음으로，도 4b에 도시한 바와 같이, 메모리 셀(102)에 기입된 데이터를 판독 회로(114)에서 판독하고, 판독 회로(114)에서 판독한 데이터와 데이터 버퍼(112)에 유지된 기입 데이터(즉, 메모리 셀(102)에 기입하는 데이터)가 일치하는지 여부를 검증(검증-5이라고 함)한다. 여기에서도 편의상, 도 3d의 D10 및 D12로 나타내는 범위에 있는 메모리 셀(102)만을 추출해서 기재하고 있다．
검증-5에 있어서, 판독 회로(114)에서 판독되는 데이터는, 메모리 셀(102)의 임계값 전압 Ｖｔｈ가 Ｖａ보다 위이면 데이터 "0"이 되고, 메모리 셀(102)의 임계값 전압 Ｖｔｈ가 Ｖｂ보다 아래이면 데이터 "2"가 되고, 메모리 셀(102)의 임계값 전압 Ｖｔｈ가 Ｖｂ 이상 Ｖａ 이하이면 데이터 "1"이 된다.
즉, 판독 회로(114)에서 판독한 데이터와 데이터 버퍼(112)에 유지된 기입 데이터(즉, 메모리 셀(102)에 기입하는 데이터)가 일치하는(검증 ＯＫ가 되는) 범위는, 도 4b의 D13으로 나타내는 범위가 된다. 도 4b의 D13으로 나타내는 범위에 있는(즉, 검증 ＯＫ가 되는) 메모리 셀(102)에서는, 기입 전위로서 전위 V8 또는 전위 V9를 이용했을 때에, 데이터 "1"을 얻을 수 있다. 따라서，도 4b의 Ｄ13으로 나타내는 범위에 있는(즉, 검증 ＯＫ가 되는) 메모리 셀(102)에서는, 기입 전위가 상기 또 다른 2종의 전위(여기서는, V8 또는 V9)로 결정된다.
여기에서는, 판독 회로(114)에서 판독한 데이터와 데이터 버퍼(112)에 유지된 데이터(즉, 메모리 셀(102)에 기입하는 데이터)가 모두 일치한다(검증 ＯＫ이다). 그 범위는, 도 4b의 Ｄ13으로 나타내는 범위가 된다. 이 단계에서, 복수의 메모리 셀(102)의 모든 기입 전위(여기서는, V1, V2, V3, V4, V5, V6, V7, V8, V9 중 어느 전위)가 결정된다. 또한，도 4b의 D13으로 나타내는 범위와 도 2b의 D2로 나타내는 범위는 일치하고 있다.
복수의 메모리 셀(102) 모두에서 검증 ＯＫ가 되면, 검증 회로로부터 기입 종료 검지 회로에 신호가 입력되고, 기입 동작이 종료한다. 또는, 소정의 횟수(예를 들면, j회) 기입, 검증을 행함으로써, 기입 동작을 종료시켜도 된다. 기입 동작이 종료하면, 예를 들면 도 5a에 도시한 바와 같이, 기입 전(데이터 "0")의 임계값 전압 Ｖｔｈ의 변동(분포 폭)보다도 기입 후(데이터 "1")의 임계값 전압 Ｖｔｈ의 변동(분포 폭)을 작게 할 수 있다. 그 결과, 동작 전압을 저감할 수 있다.
상기에서는, 메모리 셀(102)이 갖는 데이터가 "0", "1" 및 "2"의 세 값인 예를 설명했지만, 메모리 셀(102)이 갖는 데이터가 네 값 이상(다치)일 경우에도 상기 구성을 적용할 수 있다. 기입 전의 임계값 전압 Ｖｔｈ의 변동(분포 폭)보다도 기입 후의 임계값 전압 Ｖｔｈ의 변동(분포 폭)을 작게 할 수 있으므로，메모리를 다치화하는 경우에도 유리하다. 예를 들면 도 5(B)에 도시한 바와 같이, 기입 전(데이터 "0")의 임계값 전압 Ｖｔｈ의 변동(분포 폭)보다도 기입 후(데이터 "1", "2" 및 "3")의 임계값 전압 Ｖｔｈ의 변동(분포 폭)을 작게 할 수 있다. 그 결과, 동작 전압을 증대시키지 않고, 또한 메모리 셀의 면적을 증대시키지 않고 기억 용량을 증대할 수 있다.
기입 후의 임계값 전압 Ｖｔｈ의 변동(분포 폭)은, 같은 데이터를 기입하는 복수의 전위 중 인접하는 전위 간의 전위 폭 정도로 억제하는 것이 가능하게 된다．같은 데이터를 기입하는 복수의 전위를 좁은 간격으로 생성함으로써, 기입 후의 메모리 셀의 임계값 전압 Ｖｔｈ의 변동(분포 폭)을 작게 하는 것이 가능하다.
도 2a 내지 도 2d, 도 3a 내지 도 3d 및 도 4a와 도 4b에 도시한 바와 같이，복수의 메모리 셀(102)의 임계값 전압은, 격차(분포 폭)를 갖을 경우, 임계값 전압이 최소(Ｖｔｈ_ｍｉｎ)인 메모리 셀과 임계값 전압이 최대(Ｖｔｈ_ｍａｘ)인 메모리 셀에서는, 같은 데이터를 기입하는 경우에도 기입 전위로서 결정되는 전위가 상이한 경우가 있다.
예를 들면, 임계값 전압이 최소(Ｖｔｈ_ｍｉｎ)인 메모리 셀(102)에 데이터 "1"을 기입하는 기입 전위로서 결정되는 전위는, 도 4a와 도 4b에 도시한 바와 같이 전위 V9가 되고, 임계값 전압이 최대(Ｖｔｈ_ｍａｘ)인 메모리 셀(102)에 데이터 "1"을 기입하는 기입 전위로서 결정되는 전위는, 도 4a와 도 4b에 도시한 바와 같이 전위 V8이 된다.
여기서, 임계값 전압이 최소(Ｖｔｈ_ｍｉｎ)인 메모리 셀(102)에의 기입 전위로서 결정되는 전위(여기서는 V9)는, 전위 생성 회로에서 생성되는 복수의 전위(V0 내지 Vｊ)(j는 2 이상의 정수) 중에서，데이터 "1"을 기입하는 전위(즉, V1 내지 Vｊ)(j는 2 이상의 정수) 중 최소의 전위 또는 그 이상 크기의 전위인 것이 바람직하다. 또한，임계값 전압이 최대(Ｖｔｈ_ｍａｘ)인 메모리 셀(102)에의 기입 전위로서 결정되는 전위(여기서는 V8)는, 전위 생성 회로에서 생성되는 데이터 "1"을 기입하는 복수의 전위(V1 내지 Vｊ)(j는 2 이상의 정수) 중 최대의 전위 또는 그것 이하의 크기의 전위인 것이 바람직하다.
역으로 말하면, 전위 생성 회로에서 생성되는 복수의 전위 중에서, 데이터 "1"을 기입하는 전위 (즉, V1 내지 Vj)(j는 2 이상의 정수) 중 최소의 전위는, 임계값 전압이 최소(Ｖｔｈ_ｍｉｎ)인 메모리 셀에의 기입 전위로서 결정되는 전위 (여기서는 V9)와 같거나 그 이하의 크기인 것이 바람직하다. 또한, 전위 생성 회로에서 생성되는 데이터 "1"을 기입하는 복수의 전위 중 최대의 전위는, 임계값 전압이 최대(Ｖｔｈ_ｍａｘ)인 메모리 셀에의 기입 전위로서 결정되는 전위(여기서는 V8)와 같거나 그 이상의 크기인 것이 바람직하다.
상기에 있어서, 복수의 메모리 셀(102) 각각에 있어서, 산화물 반도체를 이용한 트랜지스터(도시 생략의 소스 또는 드레인의 한쪽은, 산화물 반도체 이외의 재료를 이용한 트랜지스터(도시 생략）의 게이트에 전기적으로 접속되어 있는 구성으로 할 수 있다.
상기에 있어서, 기입 회로(111)와 복수의 메모리 셀(102) 각각을 전기적으로 접속하는 제2 신호선(122)은, 복수의 메모리 셀(102)이 각각 갖는 산화물 반도체를 이용한 트랜지스터(도시 생략)의 소스 또는 드레인의 다른 쪽에 전기적으로 접속되어 있는 구성으로 할 수 있다.
상기에 있어서, 판독 회로(114)와 복수의 메모리 셀(102) 각각을 전기적으로 접속하는 제3 신호선(123)은, 복수의 메모리 셀(102)이 각각 갖는 산화물 반도체이외의 재료를 이용한 트랜지스터(도시 생략)의 소스 또는 드레인의 한쪽에 전기적으로 접속되어 있는 구성으로 할 수 있다.
상기에 있어서, 산화물 반도체 이외의 재료를 이용한 트랜지스터（도시 생략）는, 반도체 재료를 포함하는 기판에 설치된 채널 형성 영역을 갖는 것이 바람직하다.
본 실시 형태에 따른 반도체 장치에서는, 메모리 셀(102)을 구성하는 트랜지스터의 임계값 전압에 변동이 있어도, 기입 후의 복수의 메모리 셀(102)의 임계값 전압의 변동(분포 폭)을 작게 할 수 있어서, 반도체 장치의 동작 전압을 저감할 수 있다. 또는, 동작 전압을 증대시키지 않고 또한 메모리 셀의 면적을 증대시키지 않고 메모리를 다치화할 수 있어서, 반도체 장치의 단위 면적당의 기억 용량을 증대할 수 있다. 또는, 기입, 유지, 판독 등의 동작을 확실하게 행할 수 있는 반도체 장치를 제공할 수 있다.
이상, 본 실시 형태에 나타내는 구성, 방법 등은 다른 실시 형태에 나타내는 구성, 방법 등과 적절히 조합해서 이용할 수 있다.
(실시 형태 2)
본 실시 형태에서는, 개시하는 발명의 일 양태에 따른 반도체 장치의 회로 구성 및 동작에 대해서, 도 6 내지 도 15를 참조하여 설명한다. 또한, 회로도에서는, 산화물 반도체를 이용한 트랜지스터인 것을 나타내기 위해, ＯＳ의 부호를 함께 붙일 경우가 있다.
(구동 회로의 설명)
도 ６은 반도체 장치의 블록도이다.
구동 회로(601)는, 데이터 버퍼(612), 기입 회로(611), 검증 회로(613), 판독 회로(614)로 구성되어 있고, 데이터의 기입, 판독, 검증을 행하는 기능을 갖는다. 또한, 구동 회로(601)는 각 열에 설치되어 있다.
전위 생성 회로(603)는, i×j(i는 2 이상의 정수, j는 3 이상의 홀수)개의 기입 전위 공급선(도 1의 제1 신호선(121)에 상당함)에 전기적으로 접속하고 있고, 각각의 기입 전위 공급선(V(1,1) 내지 (i,j))이 구동 회로(601)의 기입 회로(611(1) 내지 (n))에 전기적으로 접속되고, 복수의 기입 전위를 기입 회로(611(1) 내지 (n))에 공급한다. 또한，i는 메모리 셀(602)에 저장할 수 있는 데이터(값)의 수이며, (j+1)/2은 검증을 실시하는 최대의 수가 된다. 또한，n은 열의 수이며, 1 이상의 정수가 된다.
메모리 셀(602)은 ｍ행×n열로 구성되어 있고, 각 행마다 구동 회로(601)과 비트선(ＢＬ(1) 내지 (n))(도 1의 제2 신호선(122) 또는 제3 신호선(123)에 상당함)을 개재해서 전기적으로 접속되어 있다. 메모리 셀(602)은, 기입이 실행되었을 경우에 비트선(ＢＬ(1) 내지 (n))에 공급된 전위를 기억하고, 판독이 실행된 때에 기억하고 있는 데이터를 비트선(ＢＬ(1) 내지 (n))에 출력한다. 또한, 도 ６에서는, 기입용의 신호선과 판독용의 신호선을 비트선(ＢＬ(1) 내지 (n))으로 겸용하는 예를 나타냈지만, 기입용의 신호선과 판독용의 신호선을 따로따로 설치하여도 된다．또한，m은 행의 수이며, 1 이상의 정수가 된다.
기입 종료 검지 회로(604)는, n개의 검증 신호선(도 1의 제4 신호선(124)에 상당함)에 전기적으로 접속하고 있고, 각각의 검증 신호선(ＶＥ(1,3) 내지 (n,3))이 구동 회로(601)의 검증 회로(613(1) 내지 (n))에 전기적으로 접속되고, 검증 회로(613(1) 내지 (n))에 있어서 검증한 결과에 기초하는 신호가 기입 종료 검지 회로(604)에 공급된다.
데이터 버퍼(612(1) 내지 (n))는, 기입 회로(611(1) 내지 (n)), 검증 회로 (613(1) 내지 (n)), 판독 회로(614(1) 내지 (n))에 각각 전기적으로 접속되어 있다. 또한, 데이터 버퍼(612(1) 내지 (n))는, 데이터 입출력선(I/O(1) 내지 (k))(k은 2 이상의 정수), 어드레스 선택 신호선(ＣＡ(1) 내지 (n)), 기입 데이터 전송 신호선(ＴＷ), 판독 데이터 전송 신호선(ＴＲ)에 각각 전기적으로 접속되어 있다. 데이터 버퍼(612(1) 내지 (n))는, 기입을 행할 경우에 어드레스 선택 신호선(ＣＡ(1) 내지 (n))에 의해 선택된 데이터 버퍼(612)와 데이터 입출력선(I/O(1) 내지 (k))을 전기적으로 접속함으로써, 데이터 입출력선(I/O(1) 내지 (k))으로부터 입력된 데이터를 데이터 버퍼(612(1) 내지 (n)) 중 어느 하나에 유지한다. 그리고, 기입 데이터 전송 신호선(ＴＷ)로부터 기입 데이터 전송 신호가 입력되면, 데이터 버퍼(612(1) 내지 (n))에 유지하고 있었던 데이터를 기입 회로(611(1) 내지 (n)) 및 검증 회로(613(1) 내지 (n))에 출력한다. 또한, 판독을 행할 경우에, 판독 데이터 전송 신호선(ＴＲ)으로부터 판독 데이터 전송 신호가 입력 되면, 판독 회로(614(1) 내지 (n))로부터 출력된 데이터가 데이터 버퍼(612(1) 내지 (n))에 유지된다. 그리고, 어드레스 선택 신호선(ＣＡ(1) 내지 (n))에 의해 선택된 데이터 버퍼(612(1) 내지 (n)) 중 어느 하나가 데이터 입출력선(I/O(1) 내지 (k))과 전기적으로 접속되고, 데이터 버퍼(612(1) 내지 (n))에 유지되어 있는 데이터가 데이터 입출력선(I/O (1) 내지 (k))에 출력된다. 또한，k는 기입 데이터의 정보량을 나타내는 1 이상의 정수이고, 1개의 메모리 셀에 네 값까지의 데이터를 저장할 수 있을 경우를 k=2, 1개의 메모리 셀에 여덟 값까지의 데이터를 저장할 수 있을 경우를 k=3이라고 할 수 있다.
기입 회로(611(1) 내지 (n))는, 기입 전위 공급선(V(1,1) 내지 (i,j))을 개재해서 전위 생성 회로(603)에 전기적으로 접속되어 있다. 또한, 기입 회로(611(1) 내지 (n))는, 데이터 버퍼(612(1) 내지 (n)), 검증 회로(613(1) 내지 (n)), 메모리 셀(602(1,1) 내지 (m,n))에 각각 전기적으로 접속되어 있다. 또한, 기입 회로(611(1) 내지 (n))에는, 신호선(ＳＰ), 신호선(ＲＳＴ), 기입 신호선(ＷＲＩＴＥ)이 전기적으로 접속되어 있다. 기입 회로(611(1) 내지 (n))는, 데이터 버퍼(612)로부터 입력된 데이터와 검증 회로(613)로부터 입력된 신호(ＶＥ(1,1) 내지 (n,1)) 및 신호(ＶＥ(1,2) 내지 (n,2))에 따라서 기입 전위 공급선(1,1) 내지 (i,j) 중 1개를 선택해서 비트선(ＢＬ(1) 내지 (n))과 전기적으로 접속한다.
검증 회로(613(1) 내지 (n))는, 기입 회로(611(1) 내지 (n)), 데이터 버퍼(612(1) 내지 (n)), 판독 회로(614(1) 내지 (n))에 각각 전기적으로 접속되어 있다. 또한, 검증 회로(613(1) 내지 (n))는, 검증 출력 신호선(ＴＶＥ)에 전기적으로 접속된다. 검증 회로(613(1) 내지 (n))는, 데이터 버퍼(612(1) 내지 (n))로부터 입력되는 기입 데이터와 판독 회로(614(1) 내지 (n))로부터 입력되는 판독 데이터를 비교한다. 또한，검증 출력 신호선(ＴＶＥ)에 검증 출력 신호가 입력되면 데이터를 비교한 결과를 기입 회로(611(1) 내지 (n)) 및 기입 종료 검지 회로(604)에 출력한다.
판독 회로(614(1) 내지 (n))는, 데이터 버퍼(612(1) 내지 (n)), 검증 회로(613(1) 내지 (n)), 메모리 셀(602(1,1) 내지 (m, n))에 전기적으로 접속되어 있다. 또한, 판독 회로(614(1) 내지 (n))에는, 신호선(ＰＲＥ), 신호선(ＴＲＤ), 신호선(ＰＵＬＳＥ), 신호선(ＲＳＴ2), 판독 신호선(ＲＥＡＤ)가 전기적으로 접속되어 있다. 판독 회로(614(1) 내지 (n))는, 판독 신호선(ＲＥＡＤ)로부터 판독 신호가 입력되면, 메모리 셀(602)(1,1) 내지 (m, n) 중 어느 1행 분의 데이터를 판독한다. 또한, 신호선(ＴＲＤ)에 펄스가 입력되면, 판독 데이터를 데이터 버퍼(612(1) 내지 (n)), 검증 회로(613(1) 내지 (n))에 각각 출력한다.
디코더(605)는, 어드레스 신호선(ＣＡｄｄｒ) 및 구동 회로(601)의 데이터 버퍼(612(1) 내지 (n))에 전기적으로 접속되어 있고, 어드레스 신호(ＣＡｄｄｒ)에 따라서 데이터의 기입, 판독을 행하는 구동 회로(601)을 선택한다.
데이터 버퍼(612), 전위 생성 회로(603), 기입 회로(611), 메모리 셀(602), 판독 회로(614), 검증 회로(613), 기입 종료 검지 회로(604)의 구체적인 회로나 동작에 대해서는 이하에 설명한다.
(데이터 버퍼의 설명)
도 ７은, 도 ６의 데이터 버퍼(612)의 회로의 일례를 나타내고 있다. 데이터 입출력선(I/O(1) 내지 (k))은, 각각 트랜지스터(702)의 각 드레인 전극과 전기적으로 접속되고, 어드레스 선택 신호선(ＣＡ(x))(x는 1 이상 ｎ 이하의 정수)은, 트랜지스터(702)의 게이트 전극과 전기적으로 접속되고, 트랜지스터(702)의 각 소스 전극은 래치 회로(ＬＡＴ)(701(x,1) 내지 (x,k))의 일단과 각각이 전기적으로 접속되어 있다. 또한, 래치 회로(ＬＡＴ)(701(x,1) 내지 (x,k))의 일단은 트랜지스터(703 및 704)의 각 드레인 전극에 각각 전기적으로 접속되고, 트랜지스터(703)의 각 게이트 전극은 기입 데이터 전송 신호선(ＴＷ)과 전기적으로 접속되고, 트랜지스터(703)의 각 소스 전극은 신호선(ＷＤＡ(x,1) 내지 (x,k))과 전기적으로 접속되고, 트랜지스터(704)의 각 게이트 전극은 판독 데이터 전송 신호선(ＴＲ)과 전기적으로 접속되고, 트랜지스터(704)의 각 소스 전극은 신호선(ＲＤＡ(x,1) 내지 (x,k))과 전기적으로 접속된다.
다음으로, 데이터 버퍼(612)의 기입 데이터의 입력 동작에 대해서 설명한다. 우선, 데이터 입출력선(I/O(1) 내지 (k))으로부터 임의의 기입 데이터가 순차로 보내진다. 그 타이밍과 동기해서 어드레스 선택 신호선(ＣＡ(x))에 고전위(ＶＨ)(예를 들면 5V)가 인가되어 트랜지스터(702)가 온 상태로 되고, 래치 회로(ＬＡＴ)(701(x,1) 내지 (x,k))에 데이터 입출력선(I/O(1) 내지 (k))의 정보가 유지된다. 그 후, 고전위(ＶＨ)가 인가되어 있던 어드레스 선택 신호선(ＣＡ(x))은 저전위(ＶＬ)(예를 들면 0V)가 인가되고, 트랜지스터(702)는 오프 상태로 된다. 상기 수순으로 1 내지 n열 모든 래치 회로(ＬＡＴ)(701)에 데이터를 유지, 또는 기입하는 데 필요한 열의 래치 회로(ＬＡＴ)(701)에 데이터를 유지한다. 다음으로, 기입 데이터 전송 신호선(ＴＷ)에 고전위(ＶＨ)가 인가되어 트랜지스터(703)이 온 상태로 되고, 래치 회로(ＬＡＴ)(701(1,1) 내지 (n,k))에 유지되어 있던 임의의 데이터가 신호선(ＷＤＡ(1,1) 내지 (n,k))에 전달된다.
(전위 생성 회로의 설명)
도 ８은 도 ６의 전위 생성 회로(603)의 일례를 나타내고 있다. 전위 생성 회로(603)은, 메모리 셀(602)의 비트선(ＢＬ(n))에 인가하기 위한 전위를 생성하는 기능을 갖는다.
먼저, 전위 생성 회로(603)의 구성에 대해서 도 ８을 참조하여 설명한다. 전위 생성 회로(603)은, 전원전위(Ｖｄｄ)(예를 들면 5V)와 저항(801)의 한쪽과 전기적으로 접속되고, 저항(801)의 다른 쪽과 저항(811)의 한쪽은 전기적으로 접속되며, 저항(811)의 다른 쪽과 저항(821)의 한쪽은 전기적으로 접속되고, 저항(821)의 다른 쪽은 접지되며(또는 저전위가 공급되며), 각 저항 간에 전압 팔로워(802, 812)의 입력단이 전기적으로 접속된다. 또한, 전압 팔로워(802) 및 (812)의 출력단과 접지 전위(또는 저전위) 사이에는, 저항(803, 805 및 813, 815)이 전기적으로 접속되고, 전압 팔로워(802 및 812)의 출력단, 및 각 저항(803, 805 및 813, 815)의 사이에는 전압 팔로워(804, 806) 및 814, 816)이 전기적으로 접속되고, 전압 팔로워(804, 806 및 814, 816)의 출력단은 기입 전위 공급선(V(1,1) 내지 (i,j))에 전기적으로 접속된다.
다음으로, 전위 생성 회로(603)의 동작에 대해서 설명한다. 전원 전위(Ｖｄｄ)가 공급되면, 전압 팔로워(802, 812)의 입력단에는, 저항(801, 811, 821)의 총합에 대하여 전원전위(Ｖｄｄ)로부터 각각의 전압 팔로워까지 전기적으로 접속되어 있는 저항의 비가 전압 강하해서 입력된다. 그리고, 전압 팔로워(802 및 812)의 출력 전위도 전압 팔로워(802) 및 (812)의 입력 전위와 동일한 전위가 된다. 전압 팔로워(802 및 812)의 출력 전위는, 각각 전압 팔로워(804 및 814)에 입력되고, 전압 팔로워(804) 및 (814)의 출력 전위는 각각, 전압 팔로워(804 및 814)의 입력 전위와 동일한 전위가 (V(1,j) 및 V(i,j))로서 기입 전위 공급선으로 출력된다. 한편, 전압 팔로워(802) 및 (812)의 출력단과 접지 전위(또는 저전위) 사이에는 저항(803, 805 및 813, 815)이 전기적으로 직렬 접속되고, 저항(803)과 저항(805) 사이에는 전압 팔로워(806)의 입력단이 전기적으로 접속되어 있다. 그 때문에, 전압 팔로워(806)의 입력 전위는, 저항(803, 805)의 총합에 대하여 전압 팔로워(802)의 출력단으로부터 전압 팔로워(806)까지 전기적으로 접속되어 있는 저항의 비만 전압 팔로워(802)의 출력 전위로부터 전압 강하한 전위가 입력된다. 그리고, 전압 팔로워(806)의 출력단에는 전압 팔로워(806)의 입력 전위와 동일한 전위가 (V(i,1))로서 기입 전위 공급선에 출력된다. 마찬가지인 구성에서, 전압 팔로워(816)의 출력단에도 전압 팔로워(816)의 입력 전위와 동일한 전위가 (V(1,1))로서 기입 전위 공급선으로 출력된다.
또한, 데이터 "0"(메모리 셀(602)에 기입하는 전위가 0V)을 기입할 경우에만 기입 전위 공급선을 1개로 함으로써, 전위 생성 회로(603)가 갖는 기입 전위 공급선의 수를 (i-1)×j+1개로 할 수 있다. 이에 의해, 기입 전위 공급선의 수가 감소하기 때문에, 배선을 줄일 수 있는 만큼 메모리 셀(602)의 점유 면적을 크게 할 수 있다. 또한, 데이터 "i"(메모리 셀(602)에 기입하는 전위가 최대)를 기입할 경우에만 기입 전위 공급선을 1개로 함으로써, 상기와 마찬가지의 효과를 얻을 수 있다. 또한, 데이터 "0"과 데이터"i"을 기입할 경우에 기입 전위 공급선을 1개로 함으로써, 전위 생성 회로(603)이 갖는 기입 전위 공급선의 수를 (i-2)×j+2개로 할 수도 있고, 배선을 줄일 수 있는 만큼 메모리 셀(602)의 점유 면적을 보다 크게 할 수 있다.
전위 생성 회로(603)는 도 8의 회로 이외라도 공지의 회로를 이용함으로써, 복수의 서로 다른 전위 공급선을 갖는 회로를 만들 수 있다. 그 때문에, 도 ８의 회로에 한정될 일은 없다.
(기입 회로의 설명)
도 ９는, 도 ６의 기입 회로(611)의 일례를 나타내고 있다. 기입 회로(611)은 복수의 기입 전위 공급선 중 1개를 비트선과 전기적으로 접속하고, 비트선에 기입 전위를 공급하는 기능을 갖는다.
도 ６에 나타내는 데이터 버퍼(612)와 전기적으로 접속되는 신호선(ＷＤＡ(x,1) 내지 (x,k))은 디코더(901(x))의 입력단과 전기적으로 접속되고, 디코더(901(x))의 각 출력단은 트랜지스터(902)의 각 소스 전극과 전기적으로 접속되고, 트랜지스터(902) 및 (903)의 각 게이트 전극은 인버터(904)의 출력단과 전기적으로 접속된다. 인버터의 입력단은 신호선(ＳＰ)과 전기적으로 접속되고, 트랜지스터(902 및 903)의 각 드레인 전극은 시프트 레지스터(905(x,1,1) 내지 (x,i,2)) 중 어느 2개에 전기적으로 접속되고, 신호선(ＲＳＴ) 및 신호선(ＶＥ(x,1) 및 ＶＥ(x,2))은 시프트 레지스터(905(x,1,1) 내지 (x,i,2))와 각각 전기적으로 접속된다. 또한, 시프트 레지스터(905(x,1,1))의 각 출력단은 트랜지스터(906)의 각 드레인 전극과 각각 전기적으로 접속되고, 시프트 레지스터(905(x,1,1))의 제1 출력단은 트랜지스터(907)의 각 게이트 전극과 전기적으로 접속된다. 또한, 시프트 레지스터(905(x,1,2))의 각 출력단은 트랜지스터(907)의 각 드레인 전극과 각각 전기적으로 접속되고, 시프트 레지스터(905(x,1,2))의 제1 출력단은 트랜지스터(906)의 각 게이트 전극과 전기적으로 접속된다. 상기와 마찬가지로, 시프트 레지스터(905(x,i,1))의 각 출력단은 트랜지스터(908)의 각 드레인 전극과 각각 전기적으로 접속되고, 시프트 레지스터(905(x,i,1)의 제1 출력단은 트랜지스터(909)의 각 게이트 전극과 전기적으로 접속된다. 또한, 시프트 레지스터(909(x,i,2))의 각 출력단은 트랜지스터(909)의 각 드레인 전극과 각각 전기적으로 접속되고, 시프트 레지스터(905(x,i,2))의 제1 출력단은 트랜지스터(908)의 각 게이트 전극과 전기적으로 접속된다. 각 트랜지스터(906, 907, 908, 909)의 소스 전극은 각각 트랜지스터(910, 911, 912, 913, 914, 915)의 게이트 전극에 각각 전기적으로 접속되고, 트랜지스터(910, 911, 912, 913, 914, 915)의 드레인 전극은, 기입 전위 공급선(V(1,1) 내지 (i,j))과 각각 전기적으로 접속되고, 트랜지스터(910, 911, 912, 913, 914, 915)의 소스 전극은, 트랜지스터(916)의 드레인 전극에 전기적으로 접속되고, 트랜지스터(916)의 게이트 전극은 기입 신호선(ＷＲＩＴＥ)과 전기적으로 접속되고, 트랜지스터(916)의 소스 전극은 비트선(ＢＬ(x))과 전기적으로 접속된다.
다음으로, 기입 회로(611)의 동작에 대해서 설명한다. 처음에 신호선(ＳＰ)의 출력에는 저전위(ＶＬ)가 인가되고, 트랜지스터(902)는 오프 상태로 되며, 트랜지스터(903)이 온 상태로 된다. 그 때문에, 시프트 레지스터(905)(x,1,1) 내지 (x,i,2)의 스타트 펄스에는 접지 전위가 입력된다. 그리고, 신호선(ＲＳＴ)에 고전위(ＶＨ)가 인가되고, 시프트 레지스터(905(x,1,1) 내지 (x,i,2))가 리셋 상태로 되며, 시프트 레지스터(905(x,1,1) 내지 (x,i,2))는 전부 저전위(ＶＬ)이 출력된다. 그 때문에, 트랜지스터(906, 907, 908, 909)는 전부 오프 상태로 되고, 트랜지스터(910, 911, 912, 913, 914, 915)도 전부 오프 상태로 된다. 그 후, 신호선(ＲＳＴ)에 저전위(ＶＬ)가 인가되고, 시프트 레지스터(905)의 리셋 동작이 종료한다.
시프트 레지스터(905)의 리셋 동작과 동시에, 기입 데이터 전송 신호선(ＴＷ)에 고전위(ＶＨ)가 인가되고, 데이터 버퍼(612)로부터 출력되는 기입 데이터가 신호선(ＷＤＡ(x,1) 내지 (x,k))을 통과하여 디코더(901(x))에 입력된다. 디코더(901)은 기입 데이터를 디코드해서 디코드한 결과에 상당하는 전위(예를 들면 데이터 "1"이라면 고전위 ＶＨ, 데이터 "0"이라면 저전위 (ＶＬ))를 트랜지스터(902)의 각 드레인 전극으로 출력한다.
신호선(ＲＳＴ)에 저전위(ＶＬ)이 인가되고, 시프트 레지스터(905)의 리셋 동작이 종료하면 동시에 신호선(ＳＰ)에 고전위(ＶＨ)가 인가되며, 트랜지스터(903)이 오프 상태로 되고, 트랜지스터(902)가 온 상태로 된다. 그리고, 디코더(901)의 출력 결과가 시프트 레지스터(905(x,1,1) 내지 (x,i,2))에 입력된다. 또한, 시프트 레지스터(905(x,1,1) 내지 (x,i,2)) 중 시프트 레지스터(905(x,y,1))y는 1 이상과 ｉ이하의 정수)와 시프트 레지스터(905(x,y,2)) 중 2개의 시프트 레지스터에는 고전위(ＶＨ), 그 이외의 시프트 레지스터에는 저전위(ＶＬ)이 입력된다. 시프트 레지스터(905)에 디코더(901)의 출력 결과가 입력되면, 고전위(ＶＨ)가 입력된 시프트 레지스터(905)만 동작한다. 시프트 레지스터(905)가 동작하면, 제1 출력단에 전기적으로 접속된 신호선에 고전위(ＶＨ)가 인가되고, 제1 출력단 이외의 출력단에 전기적으로 접속된 신호선에는 저전위(ＶＬ)가 인가된다. 시프트 레지스터(905)의 제1 출력단에 전기적으로 접속된 신호선에 고전위(ＶＨ)가 인가되면, 시프트 레지스터(905)의 제1 출력단과 전기적으로 접속되어 있는 각 트랜지스터의 게이트 전극에도 고전위가 인가된다. 그리고, 시프트 레지스터(905)의 제1 출력단과 전기적으로 접속되어 있는 각 트랜지스터는 전부 온 상태로 된다. 그러나, 시프트 레지스터(905)의 출력단에 고전위가 인가되는 것은 제1 출력단에 전기적으로 접속된 신호선뿐이므로, 트랜지스터(910, 911, 912, 913, 914, 915) 중 (V(y,(j+1)/2))의 기입 전위 공급선과 드레인 전극이 전기적으로 접속되는 트랜지스터의 게이트 전극에만 고전위가 인가되고, 그 트랜지스터만 온 상태로 된다. 그리고, 신호선(ＷＢＬ(x))에는, 온 상태로 된 트랜지스터의 드레인 전극과 전기적으로 접속되어 있는 기입 전위 공급선(V(y,(j+1)/2))의 전위가 공급된다.
신호선(ＷＢＬ(x))에 기입 전위가 공급된 후, 신호선(ＳＰ)에 저전위(ＶＬ)가 인가되어 디코더(901)의 출력단과 시프트 레지스터(905(x,1,1) 내지 (x,i,2))의 입력단은 절연 상태(비도통 상태라고도 함)가 된다. 한편 트랜지스터(903)이 온 상태로 되기 위해 시프트 레지스터(905)에는 접지 전위가 입력되지만, 시프트 레지스터(905)의 출력은 동작 개시 시의 상태를 유지한다. 또한, 신호선(ＳＰ)에 저전위(ＶＬ)이 인가되는 타이밍에 동기하여, 기입 신호선(ＷＲＩＴＥ)에 고전위(ＶＨ)가 인가되어 트랜지스터(916)가 온 상태로 되고, 비트선(ＢＬ(x))에는 신호선(ＷＢＬ(x))의 전위가 공급되고, 메모리 셀(602)에 기입이 행해진다. 기입이 종료하면, 기입 신호선(ＷＲＩＴＥ)의 전위는 (ＶＬ)이 되어 트랜지스터(916)가 오프 상태로 되고, 비트선(ＢＬ(x))은 전기적으로 플로팅 상태(부유 상태라고도 함)가 된다.
비트선(ＢＬ(x))은 플로팅 상태가 되면, 제1 검증 판독이 행해진다(검증 판독을 행하는 것을 검증한다라고도 함). 검증 판독의 결과, 메모리 셀(602)에 기입하는 데이터(즉, 데이터 버퍼(612)에 유지된 데이터)와 검증 판독한 데이터가 일치할 경우, 신호선(ＶＥ(x,1)) 및 (ＶＥ(x,2))은 저전위(ＶＬ)의 상태를 유지하고, 시프트 레지스터(905(x,1,1) 내지 (x,i,2))의 출력 전위도 유지되며, 신호선(ＷＢＬ(x))의 전위도 기입 전위(V(y,(j+1)/2))로 유지된다. 이렇게, 신호선(ＷＢＬ(x))의 전위가 전위(V(y,(j+1)/2))로 유지되는 것을, 기입 전위가 전위(V(y,(j+1)/2))로 결정된다, 또는 기입 전위로서 전위(V(y,(j+1)/2))를 채용한다 라고도 한다.
한편, 메모리 셀(602)에 기입하는 데이터(즉, 데이터 버퍼에 유지된 데이터)와 검증 판독한 데이터가 일치하지 않을 경우, 신호선(ＶＥ(x,1)) 및 (ＶＥ(x,2))중 어느 하나에 고전위(ＶＨ)가 인가된다.
신호선(ＶＥ(x,1))에 고전위가 인가되었을 경우, 기입 데이터에 대하여 판독 데이타가 크다고 판정되는 것(예를 들면, 데이터 "1"을 기입했지만 데이터 "2"가 판독되는 것)이 된다. 시프트 레지스터(905(x,1,1) 내지 (x,i,1))은, 신호선(ＶＥ(x,1))에 고전위(ＶＨ)가 입력되면 제1 출력단에 전기적으로 접속된 신호선에 고전위(ＶＨ)를 출력하고 있는 시프트 레지스터(905)뿐이며, 다른 출력단에 전기적으로 접속된 신호선, 예를 들면 제2 출력단에 전기적으로 접속된 신호선에 고전위(ＶＨ)를 출력한다. 그리고, 출력이 천이한 시프트 레지스터(905)의 제1 출력단이 게이트 전극에 전기적으로 접속되는 트랜지스터는 모두 오프 상태로 되고, 출력이 천이한 시프트 레지스터(905)의 출력단이 드레인 전극에 전기적으로 접속되는 트랜지스터의 드레인 전극에 인가되는 전위도 천이한다. 또한, 시프트 레지스터(905)의 제2 출력단의 전위가 천이함으로써 트랜지스터(910, 911, 912, 913, 914, 915) 중 기입 전위 공급선(V(y,((j+1)/2)-1))에 접속되는 트랜지스터만 온 상태로 된다. 그리고, 신호선(ＷＢＬ(x))에 인가되는 전위는 V(y,(j+1)/2)로부터 (y,((j+1)/2)-1)로 감소한다.
신호선(ＶＥ(x,2))에 고전위가 인가되었을 경우, 기입 데이터에 대하여 판독 데이터가 작다고 판정되는 것(예를 들면, 데이터 "1"을 기입했지만 데이터 "0"이 판독되는 것)이 된다. 시프트 레지스터(905(x,1,2) 내지 (x,i,2))는, 신호선(ＶＥ(x,2))에 고전위(ＶＨ)가 입력되면 제1 출력단에 전기적으로 접속된 신호선에 고전위(ＶＨ)를 출력하고 있는 시프트 레지스터(905)뿐이며, 다른 출력단에 전기적으로 접속된 신호선, 예를 들면 제2 출력단에 전기적으로 접속된 신호선에 고전위(ＶＨ)를 출력한다. 그리고, 출력이 천이한 시프트 레지스터(905)의 제1 출력단이 게이트 전극에 전기적으로 접속되는 트랜지스터는 모두 오프 상태로 되고, 출력이 천이한 시프트 레지스터(905)의 제2 출력단이 드레인 전극에 전기적으로 접속되는 트랜지스터의 드레인 전극에 인가되는 전위도 천이한다. 또한, 시프트 레지스터(905)의 제2 출력단의 전위가 천이함으로써 트랜지스터(910, 911, 912, 913, 914, 915) 중 기입 전위 공급선(V(y,((j+1)/2)+1))에 접속되는 트랜지스터만 온 상태로 된다. 그리고, 신호선(ＷＢＬ(x))에 인가되는 전위는 V(y,(j+1)/2)로부터 (y,((j+1)/2)+1)로 증대한다.
그 후, 신호선(ＶＥ(x,1)) 또는 (ＶＥ(x,2))의 전위는 저전위(ＶＬ)이 되지만, 시프트 레지스터(905)의 출력은 변하지 않고 유지된다. 기입 신호선(ＷＲＩＴＥ)에 고전위(ＶＨ)가 인가되어 트랜지스터(916)가 온 상태로 되고, 비트선(ＢＬ(x))에는 신호선(ＷＢＬ(x))의 전위가 공급되어 메모리 셀(602)에 다시 기입이 행해진다．
데이터의 기입은, 1행 분의 메모리 셀 또는 1행 중의 기입을 필요로 하는 수의 메모리 셀에의 기입 데이터와 판독 데이터가 일치할 때까지 반복된다.
전술한 기입, 검증 판독을 각각 최대 (j+1)/2회 반복하고, 기입 데이터와 검증 판독한 결과가 일치할 때까지 비트선(ＢＬ(x))에 인가하는 전위의 변경을 반복 행함으로써, 기입 전위를 결정할 수 있고, 메모리 셀(602)의 임계값 변동을 작게 할 수 있다. 또한, 기입 데이터에 대하여 판독 데이터가 큰, 그리고 작은 2개 수준의 검증을 동시에 행함으로써, 종래의 검증에 비해 검증의 횟수가 반으로 감소, 기입 시간을 단축할 수 있다. 또한, 기입 전압을 각 데이터의 기입 전압의 중간치 부근으로 함으로써, 메모리 셀의 임계값 분포 폭이 작을 경우에는 더욱 기입 처리를 빨리 종료시킬 수 있다.
(메모리 셀의 설명)
도 10은 도 ６의 메모리 셀(602(1,1) 내지 (m, n))을 나타내고 있다.
먼저, 메모리 셀(602)의 구성에 대해서 설명한다. 메모리 셀(602)(1,1)은, 비트선(ＢＬ(1))과 트랜지스터(1001)의 드레인 전극이 전기적으로 접속되고, 트랜지스터(1001)의 게이트 전극과 워드선(ＷＬ_ＯＳ(1))이 전기적으로 접속되며, 트랜지스터(1001)의 소스 전극과 트랜지스터(1003)의 게이트 전극은, 용량 소자(1004)의 전극의 한쪽과 전기적으로 접속되고, 용량 소자(1004)의 전극의 다른 쪽은 워드선(ＷＬ(1))에 접속된다. 또한, 비트선(ＢＬ(1))과 트랜지스터(1003)의 드레인 전극이 전기적으로 접속되고, 트랜지스터(1003)의 소스 전극과 신호선(ＶＳＬ)이 전기적으로 접속되어 1개의 메모리 셀(602)이 구성된다.
다음으로, 기입 동작을 설명한다. 메모리 셀(602)에 데이터가 기입될 때는, 기입 신호선(ＷＲＩＴＥ)의 전위가 고전위(ＶＨ)까지 상승하고, 비트선(ＢＬ(1) 내지 (n))에는 기입 전위가 인가된다. 기입 신호선(ＷＲＩＴＥ)의 전위가 고전위(ＶＨ)로 상승함과 동시에, 워드선(ＷＬ(1) 내지 (m)) 중 기입 대상으로 되는 1행의 워드선의 전위도 고전위(ＶＨ)로부터 저전위(ＶＬ)로 감소한다. 그 후, 워드선(ＷＬ_ＯＳ(1) 내지 (m)) 중 기입 대상으로 되는 1행의 워드선의 전위도 고전위(ＶＨ)까지 상승한다. 예를 들면, 워드선(ＷＬ_ＯＳ(1))의 전위가 고전위(ＶＨ)까지 상승하면，ＯＳ트랜지스터(1001)의 게이트 전극 및 워드선(ＷＬ_ＯＳ(1))과 전기적으로 접속되는 1행째의 모든 ＯＳ트랜지스터의 게이트 전극에 고전위(ＶＨ)가 인가되고, 각 ＯＳ트랜지스터가 온 상태로 된다. 그리고, 메모리 셀(602)의 플로팅 노드(1002)는 비트선(ＢＬ(1))에 인가된 기입 전위와 동등한 전위가 되는 전하가 축적된다. 그리고, 워드선(ＷＬ_ＯＳ(1))과 트랜지스터의 게이트 전극이 전기적으로 접속되는 1행째의 ＯＳ트랜지스터 모두가 오프 상태로 된다. 그 후, 워드선(ＷＬ(1))에 인가되는 전위가 저전위(ＶＬ)로부터 고전위(ＶＨ)로 상승하고, 동시에 신호선(ＷＲＩＴＥ)의 전위도 고전위(ＶＨ)로부터 저전위(ＶＬ)로 감소한다. 트랜지스터(1001)은 오프 전류가 극히 작다고 하는 특징을 갖고 있기 때문에, 플로팅 노드(1002)에 축적된 전하의 유지가 용이해지고, 또 유지된 정보의 판독이 용이해진다.
또한, 신호선(ＶＳＬ)에는 판독 및 검증 판독의 동작 시에 고전위(ＶＲ) (예를 들면 3V 등)가 공급되고, 판독과 검증 판독 이외의 동작 시에 저전위(ＶＬ)이 공급된다.
(판독 회로의 설명)
도 11은 도 ６의 판독 회로(614)의 일례를 나타내고 있다. 판독 회로(614)는 메모리 셀(602)에 기입된 정보를 판독하는 기능을 갖는다.
판독 회로(614)에 있어서 트랜지스터(1101)의 소스 전극에는 저전위(ＶＢＬ)이 인가되고, 트랜지스터(1101)의 게이트 전극은 신호선(ＰＲＥ)와 전기적으로 접속되며, 트랜지스터(1101)의 드레인 전극과 트랜지스터(1102)의 소스 전극은 인버터의 입력단과 전기적으로 접속되고, 상기 인버터의 출력단은 트랜지스터(1103)의 각 게이트 전극과 전기적으로 접속된다. 또한, 트랜지스터(1102)의 게이트 전극은 판독 신호선(ＲＥＡＤ)과 전기적으로 접속되고, 트랜지스터(1102)의 드레인 전극은 비트선(ＢＬ(x))과 전기적으로 접속된다. 그리고, 트랜지스터(1103)의 각 드레인 전극은 신호선(C(x,1) 내지 (x,k))와 전기적으로 접속되고, 신호선(C(x,1) 내지 (x,k))은 카운터(1111(x))의 출력단과 전기적으로 접속되며, 카운터(1111(x))의 입력단은 신호선(ＰＵＬＳＥ) 및 신호선(ＲＳＴ2)이 각각 전기적으로 접속된다. 또한, 트랜지스터(1103)의 각 소스 전극은 래치 회로(1112(x,1) 내지 (x,k))의 각 입력단과 각각 쌍을 이루어 전기적으로 접속되고, 래치 회로(1112(x,1) 내지 (x,k))의 각 출력단은 트랜지스터(1104)의 각 드레인 전극과 각각 쌍을 이루어 전기적으로 접속되며, 트랜지스터(1104)의 각 게이트 전극은 신호선(ＴＲＤ)와 각각 전기적으로 접속되고, 트랜지스터(1104)의 각 소스 전극과 트랜지스터(1105)의 각 드레인 전극은 신호선(ＲＤＡ(x,1) 내지 (x,k))과 각각 쌍을 이루어 전기적으로 접속되고, 트랜지스터(1105)의 각 게이트 전극은 신호선(ＴＲＤ)와 각각 전기적으로 접속되며, 트랜지스터(1105)의 각 소스 전극은 접지 된다（또는 저전위가 공급된다).
다음으로, 판독 회로(614)의 동작에 대해서, 도 11을 참조하여 설명한다. 판독 또는 검증 판독이 행해지면, 신호선(ＰＲＥ)가 고전위(ＶＨ)가 되어 트랜지스터(1101)이 온 상태로 되고, 다음으로 판독 신호선(ＲＥＡＤ)가 고전위(ＶＨ)가 되어 (1102)가 온 상태로 된다. 그리고, 비트선(ＢＬ(x))은 저전위(ＶＢＬ)과 동등하게 된다. 이때, 트랜지스터(1103)의 게이트 전극에는 고전위(ＶＨ)가 인가되고, 트랜지스터(1103)는 온 상태로 된다. 판독 신호선(ＲＥＡＤ)가 고전위(ＶＨ)로 됨과 동시에, 신호선(ＲＳＴ2)에도 펄스가 인가되고, 카운터(1111(x))은 리셋 상태로 되며, 신호선(C(x,1) 내지 C(x,k))은 각각 저전위(ＶＬ)가 출력된다. 신호선(ＲＳＴ2)이 저전위(ＶＬ)로 됨과 동시에 신호선(ＰＲＥ)도 저전위가 되고, 비트선(ＢＬ(x))은 플로팅 상태로 된다.
비트선(ＢＬ(x))이 플로팅 상태로 된 후, 도 10의 메모리 셀의 워드선(ＷＬ(z))(z는 1 이상 ｍ 이하의 정수)의 전위는 단계적으로 감소한다. 워드선(ＷＬ(z))의 전위가 감소하면, 플로팅 노드(1002)에 기입되고 있던 데이터에 의해 트랜지스터(1003)이 온 상태로 되어 비트선(ＢＬ(x))의 전위는 고전위(ＶＳＬ)와 동등하게 된다. 만약 메모리 셀에 데이터 "0"이 기입되고 있었을 경우, 워드선(ＷＬ(z))의 전위가 1 단계 감소했을 때에 비트선(ＢＬ(x))은 고전위(ＶＳＬ)와 동등하게 된다. 한편 메모리 셀에 데이터 "i"가 기입되고 있었을 경우, 워드선(ＷＬ(z))의 전위가 i+1 단계 감소했을 때에 비트선(ＢＬ(x))은 고전위(ＶＳＬ)과 동등하게 된다. 또한, 워드선(ＷＬ(z))의 전위가 단계적으로 감소하는 횟수는 i+1로 하고, i+1회 전위가 감소한 후의 전위는 저전위(ＶＬ)이 되는 것으로 한다.
워드선(ＷＬ(z))이 단계적으로 감소하는 타이밍에 동기하여, 도 11의 신호선(ＰＵＬＳＥ)에도 펄스가 입력된다. 카운터(1111(x))은 신호선(ＰＵＬＳＥ)가 입력될 때마다, 출력 신호(C(x,1) 내지 C(x,k))의 값은 커진다. 래치 회로(1112(1) 내지 (k))는, 트랜지스터(1103)이 온 상태인 한 출력 신호(C(x,1) 내지 C(x,k))와 동등한 전위가 각각에 기억되지만, 메모리 셀의 데이터가 판독되어 비트선(ＢＬ(x))이 고전위(ＶＳＬ)로 되면, 트랜지스터(1103)의 게이트 전극에는 저전위(ＶＬ)가 인가되기 때문에 트랜지스터는 오프 상태로 된다. 그리고 래치 회로(1112(1) 내지 (k))의 데이터는, 트랜지스터(1103)가 오프 상태로 되기 전의 신호선(C(x,1) 내지 C(x,k))의 데이터를 유지한다. 그리고, 래치 회로(1112(1) 내지 (k))에 유지된 데이터는 판독 데이터가 된다.
도 10의 워드선(ＷＬ(z))이 단계적으로 감소해서 저전위(ＶＬ)로 되면, 메모리 셀의 데이터 "0" 내지 "i"중 어느 것의 데이터를 판독한 것으로 되고, 도 11의 래치 회로(1112(1) 내지 (k))에는, 판독한 데이터가 인코드된 상태에서 유지된다. 그리고 신호선(ＴＲＤ)가 고전위(ＶＨ)가 되고, 트랜지스터(1104)이 각각 온 상태, 트랜지스터(1105)이 각각 오프 상태로 되면 신호선(ＲＤＡ(x,1)) 내지 (ＲＤＡ(x,k))은, 래치 회로(1112(1) 내지 (k))과 각각 같은 전위가 출력된다. 또한, 신호선(ＴＲＤ)가 저전위 중에는 트랜지스터(1104)가 오프 상태, 트랜지스터(1105)가 온 상태로 되고, 신호선(ＲＤＡ(x,1)) 내지 (ＲＤＡ(x,k))에는 접지 전위(또는 저전위)가 출력된다. 신호선(ＲＤＡ(x,1)) 내지 (ＲＤＡ(x,k))으로 판독한 데이터를 출력한 후, 신호선(ＴＲＤ)는 저전위(ＶＬ)로 되어 신호선(ＲＤＡ(x,1)) 내지 (ＲＤＡ(x,k))에는 접지 전위(또는 저전위)가 출력된다.
(검증 회로의 설명)
도 12는 검증 회로(613)의 일례를 나타내고 있다. 검증 회로(613)는 기입 데이터와 검증 판독 데이터를 비교하고, 기입이 정상적으로 종료하였는지의 여부를 판정하는 기능을 갖는다.
검증 회로(613)에 있어서, 신호선(ＷＤＡ(x,1) 내지 (x,k)) 및 (ＲＤＡ(x,1) 내지 (x,k))은, k비트 대소 비교 회로(1201)의 입력단에 (ＷＤＡ(x,1))과 (ＲＤＡ(x,1)), …, (ＷＤＡ(x,k))와 (ＲＤＡ(x,k))가 각각 쌍을 이루어 전기적으로 접속된다. 또한，k비트 대소 비교 회로(1201)의 출력 신호선(1202), (1203), (1204)은 트랜지스터(1205)의 각 드레인 전극에 각각 전기적으로 접속되고, 트랜지스터(1205)의 게이트 전극은 신호선(ＴＶＥ)에 각각 전기적으로 접속되며, 트랜지스터(1205)의 소스 전극은 신호선(ＶＥ(x,1)), (ＶＥ(x,2)), (ＶＥ(x,3))와 각각 전기적으로 접속된다.
다음으로, 검증 회로(613)의 동작에 대해서 설명한다. 데이터의 기입이 행해지면 데이터 버퍼(612)로부터 신호선(ＷＤＡ(x,1)) 내지 (ＷＤＡ(x,k))을 통과하여 기입 데이터가 k비트 대소 비교 회로(1201)에 입력된다. 그리고 검증 판독이 행해지면 판독 회로(614)로부터 신호선(ＲＤＡ(x,1)) 내지 (ＲＤＡ(x,k))을 통과하여 메모리 셀에 기입한 판독 데이터가 k비트 대소 비교 회로(1201)에 입력된다. k비트 대소 비교 회로(1201)에서는 입력된 기입 데이터와 검증 판독 데이터를 비교하고, 기입 데이터에 대하여 검증 판독 데이터가 큰 경우에는, 신호선(1203) 및 신호선(1204)의 전위를 고전위(ＶＨ)로 출력하고, 신호선(1202)의 전위를 저전위(ＶＬ)로 출력한다. 또한, 기입 데이터에 대하여 검증 판독 데이터가 작은 경우에는, 신호선(1202) 및 신호선(1204)의 전위를 고전위(ＶＨ)로 출력하고, 신호선(1203)의 전위를 저전위(ＶＬ)로 출력한다. 그리고, 기입 데이터와 검증 판독 데이터가 동일한 경우에는 신호선(1202), 신호선(1203), 신호선(1204)은 전부 저전위(ＶＬ)가 출력된다.
기입 및 검증 판독이 행해지고, 기입 데이터와 검증 판독 데이터의 대소를 비교한 후, 신호선(ＴＶＥ)가 고전위(ＶＨ)가 되어 트랜지스터(1205)는 각각 온 상태로 되고, 신호선(ＶＥ(x,1))에는 신호선(1203)의 전위가 출력되고, 신호선(ＶＥ(x,2))에는 신호선(1202)의 전위가 출력되며, 신호선(ＶＥ(x,3))에는 신호선(1204)의 전위가 출력된다. 그리고 검증이 종료하면 신호선(ＴＶＥ)에는 저전위(ＶＬ)가 출력되어 트랜지스터(1205)는 각각 오프 상태로 되고, 신호선(1202), (1203), (1204)과 신호선(ＶＥ(x,1)), (ＶＥ(x,2)), (ＶＥ(x,3))과는 각각 절연 상태로 된다.
또한, 검증 회로(613)는 도 12의 회로 이외에도 일반적으로 알려져 있는 회로를 조합하는 것으로 구성할 수 있다. 검증 회로(613)은, 기입 데이터와 검증 판독 데이터의 비교를 행하고, 기입 데이터와 검증 판독 데이터가 상이한 경우에 신호선(ＶＥ(x,1)) 또는 (ＶＥ(x,2)) 및 (ＶＥ(x,3))에 펄스를 출력하는 회로이면 좋다.
(기입 종료 검지 회로의 설명)
도 13은 기입 종료 검지 회로(604)의 일례를 나타내고 있다. 기입 종료 검지 회로(604)는 1행 분의 메모리 셀에 데이터의 기입이 종료되었는지를 검지하는 회로다.
먼저, 기입 종료 검지 회로(604)의 구성에 대해서, 도 13을 참조하여 설명한다. 각 구동 회로(601)로부터 출력되는 신호선(ＶＥ(1,3)) 내지 (ＶＥ(n,3))은 트랜지스터(1301) 내지 (1302)의 각 게이트 전극에 전기적으로 접속되고, 트랜지스터(1301) 내지 (1302)은 각 트랜지스터의 소스 전극과 인접하는 트랜지스터의 드레인 전극이 전기적으로 접속되며, 트랜지스터(1301)의 소스 전극은 고전위(Ｖｄｄ)와 전기적으로 접속되고, 트랜지스터(1302)의 드레인 전극은 트랜지스터(1303)의 소스 전극과 전기적으로 접속된다. 또한, 트랜지스터(1303)의 게이트 전극과 트랜지스터(1304)의 게이트 전극은 인버터(1305)의 출력단과 전기적으로 접속되고, 트랜지스터(1303)의 드레인 전극과 트랜지스터(1304)의 드레인 전극은 신호선(ＶＥＲＩ)과 전기적으로 접속된다. 그리고, 트랜지스터(1304)의 소스 전극은 접지되고, 인버터(1305)의 입력단은 신호선(ＴＶＥ)와 전기적으로 접속된다.
다음으로, 기입 종료 검지 회로의 동작에 대해서 설명한다. 검증 판독이 행해지고, 기입 데이터와 검증 판독의 데이터가 비교된 후, 신호선(ＴＶＥ)가 고전위(ＶＨ)로 되면, 트랜지스터(1303)와 트랜지스터(1304)의 게이트 전극에는 각각 저전위(ＶＬ)가 인가된다. 그리고, 트랜지스터(1303)는 온 상태로 되고 트랜지스터(1304)는 오프 상태로 된다. 또한, 신호선(ＴＶＥ)가 고전위로 됨과 동시에, 각 열의 검증 회로(613(1) 내지 (n))로부터 검증의 결과가 신호선(ＶＥ(1,3)) 내지 (ＶＥ(n,3))을 통과하여 입력된다.
모든 열의 검증 회로에 있어서 기입 데이터와 검증 판독의 데이터가 일치했을 경우, 신호선(ＶＥ(1,3)) 내지 (ＶＥ(n,3))은 전부 저전위가 되어 트랜지스터(1301) 내지 (1302)는 모두 온 상태로 된다. 그리고, 신호선(ＶＥＲＩ)는 고전위(Ｖｄｄ)와 도통하고, 신호선(ＶＥＲＩ)의 전위는 고전위(Ｖｄｄ)가 된다. 한편, 1열 이상의 검증 회로에 있어서 기입 데이터와 검증 판독의 데이터가 일치하지 않을 경우, 신호선(ＶＥ(1,3)) 내지 (ＶＥ(n,3)) 중 데이터가 일치하지 않은 열의 수만큼 고전위가 출력된다. 신호선(ＶＥ(x,3))에 고전위가 출력되면 트랜지스터(1301) 내지 (1302) 중 신호선(ＶＥ(x,3))과 게이트 전극이 전기적으로 접속되는 트랜지스터는 오프 상태로 되고, 신호선(ＶＥＲＩ)는 고전위(Ｖｄｄ)와 절연 상태인 채가 된다.
검증 판독을 행한 후, 신호선(ＶＥＲＩ)의 전위가 고전위(Ｖｄｄ)가 되면 기입을 행한 1행의 모든 메모리 셀에 데이터 기입이 종료하고, 신호선(ＶＥＲＩ)의 전위가 저전위(ＶＬ)인 채이면, 기입을 행한 1행 분의 메모리 셀 중 어느 하나 또는 하나 이상의 메모리 셀에서 기입과 검증 판독이 일치하지 않은 것을 판정할 수 있다. 그리고, 기입과 검증 판독이 일치하지 않은 경우에는, 재기입을 행하면 기입과 검증 판독이 일치하지 않은 메모리 셀에 대하여 하나 전의 기입 전위와는 다른 전위에서 기입을 행할 수 있다.
도 14는 기입의 타이밍차트이다. 도 14에 있어서 점 (a)에서 메모리 셀에 기입이 행해지고, 점(b)에서 검증 판독이 행해지며, 점 (c)에서 검증 판독이 종료한다. 기입 데이터와 검증 판독의 데이터가 일치하지 않고 검증 ＮＧ가 되었을 경우, 점 (c)로부터 다시 점 (a)로 되돌아가 기입이 반복된다.
도 15는 판독의 타이밍차트이다. 판독을 행할 경우의 메모리 셀 및 판독 회로(614)의 동작에 대해서는, 도 11의 설명에서 이미 설명하고 있으므로 생략한다.
(판독 동작의 설명)
도 6의 판독 회로(614)에서 판독한 데이터는 신호선(ＲＤＡ(x,1)) 내지 (ＲＤＡ(x,k)으로 출력되고, 신호선(ＲＤＡ(x,1)) 내지 (ＲＤＡ(x,k))의 데이터는 데이터 버퍼(612(1) 내지 (n))에 입력된다. 데이터 버퍼(612(1) 내지 (n))에 판독 데이터가 입력된 후, 신호선(ＴＲ)에는 고전위가 출력되고, 도 7의 트랜지스터(704)는 각각 온 상태로 되며, 신호선(ＲＤＡ(x,1)) 내지 (ＲＤＡ(x,k))과 래치 회로(701(x,1) 내지 (x,k))는 각각이 쌍을 이루어 도통한다. 그리고, 래치 회로(701(x,1) 내지 (x,k))에는 판독 데이터가 저장된다. 래치 회로(701(x,1) 내지 (x,k))에 각각 데이터가 저장되면, 신호선(ＴＲ)에는 저전위가 출력되고 신호선(ＲＤＡ(x,1)) 내지 (ＲＤＡ(x,k))과 래치 회로(701(x,1) 내지 (x,k))는 각각 절연 상태로 된다.
데이터 버퍼(612(1) 내지 (n))에 각각 판독 데이터가 저장된 후, 어드레스 선택 신호선(ＣＡ(1)) 내지 (ＣＡ(n))이 순차 선택되고, 데이터 버퍼(612(1) 내지 (n))에 저장되어 있던 판독 데이터가 순차적으로 데이터 입출력선(ＩＯ(1) 내지 (k))으로 출력된다. 데이터 버퍼(612(1) 내지 (n))의 모든 데이터 또는 필요한 수의 데이터를 판독하여 판독 동작이 종료한다. 또한, 판독 데이터가 복수 행에 걸쳐있는 경우, 상기의 동작을 반복함으로써 복수 행의 데이터를 판독할 수 있다.
개시하는 발명에 따른 반도체 장치에서는, 메모리 셀을 구성하는 트랜지스터의 임계값 전압에 변동이 있어도, 기입 후의 복수의 메모리 셀의 임계값 전압의 변동(분포 폭)을 작게 할 수 있어서, 반도체 장치의 동작 전압을 저감할 수 있다. 또는, 동작 전압을 증대시키지 않고 또한 메모리 셀의 면적을 증대시키지 않고 메모리를 다치화할 수 있어서, 반도체 장치의 단위 면적당의 기억 용량을 증대할 수 있다. 또는, 기입, 유지, 판독 등의 동작을 확실하게 행할 수 있는 반도체 장치를 제공할 수 있다.
이상, 본 실시 형태에 나타내는 구성, 방법 등은 다른 실시 형태에 나타내는 구성, 방법 등과 적절히 조합해서 이용할 수 있다.
(실시 형태3)
본 실시 형태에서는, 개시하는 발명의 일 양태에 따른 반도체 장치가 갖는 메모리 셀의 회로 구성 및 그 동작에 대해서 도 16aa 내지 도 16b를 참조하여 설명한다. 또한, 회로도에서는, 산화물 반도체를 이용한 트랜지스터인 것을 나타내기 위해, ＯＳ의 부호를 함께 붙일 경우가 있다.
<메모리 셀의 기본 구성>
도 16aa에 나타내는 메모리 셀에 있어서, 제1 배선(1ｓｔ Ｌｉｎｅ)과 트랜지스터(1600)의 소스 전극(또는 드레인 전극)은 전기적으로 접속되고, 제2 배선(2ｎｄ Ｌｉｎｅ)과 트랜지스터(1600)의 드레인 전극(또는 소스 전극)은 전기적으로 접속되어 있다. 또한, 제3 배선(3ｒｄ Ｌｉｎｅ)과 트랜지스터(1602)의 소스 전극(또는 드레인 전극)은 전기적으로 접속되고, 제4 배선(4ｔｈ Ｌｉｎｅ)과 트랜지스터(1602)의 게이트 전극은 전기적으로 접속되어 있다. 그리고, 트랜지스터(1600)의 게이트 전극과 트랜지스터(1602)의 드레인 전극(또는 소스 전극)은 용량 소자(1604) 전극의 한쪽과 전기적으로 접속되고, 제5 배선(5ｔｈ Ｌｉｎｅ)과 용량 소자(1604) 전극의 다른 쪽은 전기적으로 접속되어 있다.
여기서, 트랜지스터(1602)에는, 예를 들면 산화물 반도체를 이용한 트랜지스터가 적용된다. 산화물 반도체를 이용한 트랜지스터는 오프 전류가 극히 작다고 하는 특징을 갖고 있다. 이 때문에, 트랜지스터(1602)를 오프 상태로 함으로써, 트랜지스터(1600)의 게이트 전극의 전위를 극히 장시간에 걸쳐 유지하는 것이 가능하다. 그리고, 용량 소자(1604)를 갖는 것에 의해 트랜지스터(1600)의 게이트 전극에 공급된 전하의 유지가 용이해지고, 또한 유지된 정보의 판독이 용이해진다.
트랜지스터(1600)에 대해서는, 산화물 반도체 이외의 재료를 이용한 트랜지스터가 적용된다. 정보의 판독 속도를 향상시킨다는 관점으로부터는, 예를 들면 단결정 실리콘을 이용한 트랜지스터 등, 스위칭 속도의 높은 트랜지스터를 적용하는 것이 적절하다.
또한, 도 16b에 도시한 바와 같이, 용량 소자(1604)를 설치하지 않는 구성으로 하는 것도 가능하다.
도 16aa에 나타내는 메모리 셀에서는, 트랜지스터(1600)의 게이트 전극의 전위가 유지 가능하다는 특징을 살리는 것으로, 다음과 같이 정보의 기입, 유지, 판독이 가능하다.
먼저, 정보의 기입 및 유지에 대해서 설명한다. 우선, 제4 배선의 전위를 트랜지스터(1602)가 온 상태로 되는 전위로 하여, 트랜지스터(1602)를 온 상태로 한다. 이에 의해, 제3 배선의 전위가 트랜지스터(1600)의 게이트 전극 및 용량 소자(1604)에 공급된다. 즉, 트랜지스터(1600)의 게이트 전극에는 소정의 전하가 공급된다(기입). 여기에서는, 다른 두 개의 전위를 부여하는 전하(이하, 저전위를 부여하는 전하를 전하 ＱＬ, 고전위를 부여하는 전하를 전하 ＱＨ라고 함) 중 어느 하나가 공급되는 것으로 한다. 또한, 다른 세 개 또는 그 이상의 전위를 부여하는 전하를 적용하여 기억 용량을 향상시켜도 된다．그 후, 제4 배선의 전위를 트랜지스터(1602)가 오프 상태로 되는 전위로 해서 트랜지스터(1602)를 오프 상태로 함으로써, 트랜지스터(1600)의 게이트 전극에 공급된 전하가 유지된다(유지).
트랜지스터(1602)의 오프 전류는 극히 작기 때문에, 트랜지스터(1600)의 게이트 전극의 전하는 장시간에 걸쳐 유지된다.
다음으로, 정보의 판독에 대해서 설명한다. 제1 배선에 소정의 전위(정전위)를 부여한 상태에서, 제5 배선에 적절한 전위(판독 전위)를 부여하면, 트랜지스터(1600)의 게이트 전극에 유지된 전하량에 따라서 제2 배선은 다른 전위를 취한다. 일반적으로, 트랜지스터(1600)를 n채널형으로 하면, 트랜지스터(1600)의 게이트 전극에 ＱＨ가 공급되고 있을 경우의 겉보기 임계값 Ｖｔｈ_H는, 트랜지스터(1600)의 게이트 전극에 ＱＬ이 공급되고 있을 경우의 겉보기 임계값 Ｖｔｈ_L보다 낮게 되기 때문이다. 여기서, 겉보기 임계값이란, 트랜지스터(1600)를 「온 상태」로 하기 위해 필요한 제5 배선의 전위를 말하는 것으로 한다. 따라서, 제5 배선의 전위를 Ｖｔｈ_H와 Ｖｔｈ_L의 중간의 전위 V0으로 함으로써, 트랜지스터(1600)의 게이트 전극에 공급된 전하를 판별할 수 있다. 예를 들면, 기입에 있어서 ＱＨ가 공급되었을 경우에는, 제5 배선의 전위가 V0( > Ｖｔｈ_H)이 되면, 트랜지스터(1600)는 「온 상태」가 된다. ＱＬ이 공급되었을 경우에는, 제5 배선의 전위가 V0 ( < Ｖｔｈ_L)가 되어도, 트랜지스터(1600)는 「오프 상태」로 있다. 이 때문에, 제2 배선의 전위를 봄으로써 유지되어 있는 정보를 판독할 수 있다.
그러나, 메모리 셀을 구성하는 트랜지스터(예를 들면, 트랜지스터(1600))의 임계값 전압에 변동이 있으면, 해당 트랜지스터의 임계값 전압의 변동에 기인하고, 복수의 메모리 셀 각각을 동작하기 위해 필요한 전위(메모리 셀의 임계값 전압이라고도 함)에도 변동이 생긴다. 예를 들면, 트랜지스터(1600)의 임계값 전압에 변동이 있으면, 정보를 판독할 때의 메모리 셀의 임계값 전압에도 변동이 생긴다. 그 때문에 복수의 메모리 셀 각각의 동작 전압은, 메모리 셀의 임계값 전압의 변동을 고려해서 폭을 가지게 해서 설정된다. 그 때문에 메모리 셀의 동작 전압의 저감에는 한계가 있었다.
개시하는 발명의 일 양태에 따른 반도체 장치에서는, 실시 형태 1에 있어서 도 1 내지 도 5b에 도시한 바와 같이, 기입 전위가 순차로 다른 전위로 변경되고, 기입하고, 판독하고, 검증이 행해지고, 복수의 메모리 셀에의 기입 전위가 결정된다. 이에 의해, 기입 후의 반도체 장치의 메모리 셀의 임계값 전압의 변동(분포 폭)을 작게 하여, 동작 전압을 저감하거나, 또는 기억 용량을 증대하거나, 또는 기입, 유지, 판독 등의 동작을 확실하게 행할 수 있고, 또한 기입을 고속화시켜 행할 수 있는 반도체 장치 및 그 구동 방법을 제공할 수 있다.
또한, 메모리 셀을 어레이 형상으로 복수 배치해서 이용할 경우에는, 원하는 메모리 셀의 정보만을 판독할 수 있는 것이 필요하게 된다. 이렇게, 소정의 메모리 셀의 정보를 판독하고, 그것 이외의 메모리 셀의 정보를 판독하지 않을 경우에는, 판독의 대상이 아닌 메모리 셀의 제5 배선에 대하여, 게이트 전극의 상태에 관계없이 트랜지스터(1600)가 「오프 상태」가 되도록 하는 전위, 즉 Ｖｔｈ_H보다 작은 전위를 부여하면 된다．또는, 게이트 전극의 상태에 관계없이 트랜지스터(1600)가 「온 상태」가 되도록 하는 전위, 즉 Ｖｔｈ_L보다 큰 전위를 제5 배선에 부여하면 된다.
다음으로, 정보의 재기입(재차 기입이라고도 함)에 대해서 설명한다. 정보의 재기입은, 상기 정보의 기입 및 유지와 마찬가지로 행해진다. 즉, 제4 배선의 전위를, 트랜지스터(1602)가 온 상태로 되는 전위로 해서 트랜지스터(1602)를 온 상태로 한다. 이에 의해, 제3 배선의 전위(새로운 정보에 따른 전위)가, 트랜지스터(1600)의 게이트 전극 및 용량 소자(1604)에 공급된다. 그 후, 제4 배선의 전위를, 트랜지스터(1602)가 오프 상태로 되는 전위로 해서, 트랜지스터(1602)를 오프 상태로 함으로써, 트랜지스터(1600)의 게이트 전극은 새로운 정보에 따른 전하가 공급된 상태로 된다.
이렇게, 개시하는 발명에 따른 반도체 장치가 갖는 메모리 셀은, 재차의 정보의 기입에 의해 직접적으로 정보를 재기입하는 것이 가능하다. 이 때문에 플래시 메모리 등에 있어서 필요하게 되는 고전압을 이용한 플로팅 게이트로부터의 전하의 인출이 불필요하고, 소거 동작에 기인하는 동작 속도의 저하를 억제할 수 있다. 즉, 메모리 셀을 갖는 반도체 장치의 고속동작이 실현된다.
또한, 도 16aa 및 도 16b에 도시하는 제3 배선은, 실시 형태 1에 있어서 도 1에 나타내는 제2 신호선(122)에 상당한다. 도 16aa 및 도 16b에 도시하는 제2 배선은, 실시 형태 1에 있어서 도 1에 나타내는 제3 신호선(123)에 상당한다.
또한, 트랜지스터(1602)의 드레인 전극(또는 소스 전극)은, 트랜지스터(1600)의 게이트 전극과 전기적으로 접속됨으로써, 불휘발성 메모리 소자로서 이용되는 플로팅 게이트형 트랜지스터의 플로팅 게이트와 동등한 작용을 발휘한다. 이하에 있어서, 트랜지스터(1602)의 드레인 전극(또는 소스 전극)과 트랜지스터(1600)의 게이트 전극이 전기적으로 접속되는 부위를 노드(ＦＧ)라 부를 경우가 있다. 트랜지스터(1602)가 오프의 경우, 해당 노드(ＦＧ)는 절연체 중에 매설되었다고 볼 수 있고, 노드(ＦＧ)에는 전하가 유지된다. 산화물 반도체를 이용한 트랜지스터(1602)의 오프 전류는, 실리콘 반도체에서 형성되는 트랜지스터의 10만 분의 1 이하로 있기 때문에, 트랜지스터(1602)의 리크(leak)에 의한 노드(ＦＧ)에 축적된 전하의 소실을 무시하는 것이 가능하다. 즉, 산화물 반도체를 이용한 트랜지스터(1602)에 의해, 전력의 공급이 없어도 정보의 유지가 가능한 불휘발성의 기억 장치를 실현하는 것이 가능하다.
예를 들면, 트랜지스터(1602)의 실온(25도)에서의 오프 전류가 10ｚＡ(1ｚＡ(젭토암페아)은 1×10-21A) 이하이며, 용량 소자(1604)의 용량값이 10ｆＦ 도일 경우에는, 적어도 104초 이상의 데이터 유지가 가능하다. 또한, 해당 유지 시간이, 트랜지스터 특성이나 용량값에 의해 변동하는 것은 물론이다.
또한, 개시하는 발명의 반도체 장치가 갖는 메모리 셀에서는, 종래의 플로팅 게이트형 트랜지스터에 있어서 지적되어 있는 게이트 절연막(터널 절연막)의 열화라고 하는 문제가 존재하지 않는다. 즉, 종래 문제로 되어 있던, 전자를 플로팅 게이트에 주입할 때의 게이트 절연막의 열화라고 하는 문제를 해소할 수 있다. 이것은, 원리적인 기입 횟수의 제한이 존재하지 않는 것을 의미하는 것이다. 또한, 종래의 플로팅 게이트형 트랜지스터에 있어서 기입이나 소거 시에 필요했던 고전압도 불필요하다.
도 16aa에 나타내는 메모리 셀은, 해당 메모리 셀을 구성하는 트랜지스터 등의 요소가 저항 및 용량을 포함하는 것으로서, 도 16ab와 같이 고려할 수 있다. 즉, 도 16ab에서는, 트랜지스터(1600) 및 용량 소자(1604)가 각각 저항 및 용량을 포함해서 구성하는 것을 고려할 수 있다. (R1) 및 (C1)은, 각각 용량 소자(1604)의 저항값 및 용량값이며, 저항값(R1)은 용량 소자(1604)를 구성하는 절연층에 의한 저항값에 상당한다. 또한，(R2) 및 (C2)는 각각 트랜지스터(1600)의 저항값 및 용량값이며, 저항값(R2)은 트랜지스터(1600)이 온 상태인 때의 게이트 절연층에 의한 저항값에 상당하고, 용량값(C2)은 소위 게이트 용량(게이트 전극과, 소스 전극 또는 드레인 전극 사이에 형성되는 용량, 및 게이트 전극과 채널 형성 영역 사이에 형성되는 용량)의 용량값에 상당한다.
트랜지스터(1602)가 오프 상태에 있을 경우의 소스 전극과 드레인 전극 사이의 저항값(실효 저항이라고도 부름)을 ＲＯＳ라 하면, 트랜지스터(1602)의 게이트 리크 전류가 충분히 작은 조건에 있어서, R1 및 R2가 R1≥ＲＯＳ, R2≥ＲＯＳ를 만족하는 경우에는, 전하의 유지 기간(정보의 유지 기간이라고도 할 수 있음)은 주로 트랜지스터(1602)의 오프 전류에 의해 결정되게 된다.
역으로, 해당 조건을 충족시키지 않을 경우에는, 트랜지스터(1602)의 오프 전류가 충분히 작더라도, 유지 기간을 충분히 확보하는 것이 곤란해진다. 트랜지스터(1602)의 오프 전류 이외의 리크 전류(예를 들면, 트랜지스터(1600)에 있어서의 소스 전극과 게이트 전극 사이에서 생기는 리크 전류 등)가 크기 때문이다. 이것으로부터, 본 실시 형태에 있어서 개시하는 메모리 셀은, R1≥ＲＯＳ, 및 R2≥ＲＯＳ의 관계를 충족시키는 것인 것이 바람직하다고 말할 수 있다.
한편，C1과 C2은, C1≥C2의 관계를 충족시키는 것이 바람직하다. C1을 크게 함으로써, 제5 배선에 의해 노드(ＦＧ)의 전위를 제어할 때에, 제5 배선의 전위를 효율 좋게 노드(ＦＧ)에 부여할 수 있게 되고, 제5 배선에 부여하는 전위간(예를 들면, 판독의 전위와 비판독의 전위)의 전위차를 낮게 억제할 수 있기 때문이다.
이렇게, 상술의 관계를 충족시킴으로써, 보다 적절한 메모리 셀을 갖는 반도체 장치를 실현하는 것이 가능하다. 또한，R1 및 R2는, 트랜지스터(1600)의 게이트 절연층이나 용량 소자(1604)의 절연층에 의해 제어된다. C1 및 C2에 대해서도 마찬가지이다. 따라서, 게이트 절연층의 재료나 두께 등을 적절히 설정하고, 상술의 관계를 충족시키도록 하는 것이 바람직하다.
본 실시 형태로 나타내는 반도체 장치에서는, 노드(ＦＧ)가 플래시 메모리 등의 플로팅 게이트형 트랜지스터의 플로팅 게이트와 동등한 작용을 하지만, 본 실시 형태의 노드(ＦＧ)는, 플래시 메모리 등의 플로팅 게이트와 본질적으로 다른 특징을 갖고 있다.
플래시 메모리에서는, 컨트롤 게이트에 인가되는 전위가 높기 때문에, 그 전위가 인접하는 셀의 플로팅 게이트에 영향을 주지 않도록, 셀과 셀의 간격을 어느 정도 유지할 필요가 생긴다. 이것은, 반도체 장치의 고집적화를 저해하는 요인의 하나이다. 그리고, 해당 요인은, 고전계를 걸어서 터널 전류를 발생시키는 플래시 메모리의 근본적인 원리에 기인하는 것이다.
한편, 본 실시 형태에 따른 반도체 장치가 갖는 메모리 셀은, 산화물 반도체를 이용한 트랜지스터의 스위칭에 의해 동작하고, 상술한 바와 같은 터널 전류에 의한 전하 주입의 원리를 이용하지 않는다. 즉, 플래시 메모리와 같은 전하를 주입하기 위한 고전계가 불필요하다. 이에 의해, 인접 셀에 대한 컨트롤 게이트에 의한 고전계의 영향을 고려할 필요가 없기 때문에, 고집적화가 용이해진다.
또한, 고전계가 불필요해서, 대형의 주변 회로(승압 회로 등)가 불필요한 점도 플래시 메모리에 대한 장점이다. 예를 들면, 본 실시 형태에 따른 메모리 셀에 인가되는 전압(메모리 셀의 각 단자에 동시에 인가되는 전위의 최대의 것과 최소의 것의 차)의 최대값은, 2단계(1비트)의 정보를 기입할 경우, 하나의 메모리 셀에 있어서, 5V 이하, 바람직하게는 3V 이하라고 할 수 있다.
또한, 용량 소자(1604)를 구성하는 절연층의 비유전률 εr1과, 트랜지스터(1600)을 구성하는 절연층의 비유전률 εr2를 서로 다르게 할 경우에는, 용량 소자(1604)를 구성하는 절연층의 면적 S1과, 트랜지스터(1600)에 있어서 게이트 용량을 구성하는 절연층의 면적 S2가, 2?S2≥S1(바람직하게는 S2≥S1)을 만족하면서, C1≥C2을 실현하는 것이 용이하다. 즉, 용량 소자(1604)를 구성하는 절연층의 면적을 작게 하면서, C1≥C2을 실현하는 것이 용이하다. 구체적으로는, 예를 들면 용량 소자(1604)를 구성하는 절연층에서는, 산화하프늄 등의 ｈｉｇｈ-k 재료로 되는 막, 또는 산화하프늄 등의 ｈｉｇｈ-k 재료로 되는 막과 산화물 반도체로 되는 막과의 적층 구조를 채용해서 εr1을 10 이상, 바람직하게는 15 이상으로 하고, 게이트 용량을 구성하는 절연층에서는 산화실리콘을 채용해서 εr2=3 내지 4로 할 수 있다.
이러한 구성을 함께 이용함으로써 개시하는 발명에 따른 반도체 장치가 갖는 메모리 셀의 더 한층의 고집적화가 가능하다.
또한, 반도체 장치가 갖는 메모리 셀의 기억 용량을 크게 하기 위해서는, 고집적화 이외에 다치화의 방법을 채용할 수도 있다. 예를 들면, 메모리 셀의 하나에 3단계 이상의 정보를 기입하는 구성으로 함으로써, 2단계(1비트)의 정보를 기입할 경우와 비교해서 기억 용량을 증대시킬 수 있다. 예를 들면, 전술한 바와 같은, 저전위를 부여하는 전하 ＱＬ, 고전위를 부여하는 전하 ＱＨ 외에 다른 전위를 부여하는 전하 Q를 트랜지스터(1600)의 게이트 전극에 부여함으로써, 다치화를 실현할 수 있다.
본 실시 형태에 나타내는 반도체 장치에서는, 산화물 반도체를 이용한 트랜지스터(1602)는 오프 전류가 극히 작기 때문에, 이것을 이용함으로써 매우 장기간에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레시 동작이 불필요해지거나, 또는 리프레시 동작의 빈도를 극히 낮게 하는 것이 가능하게 되기 때문에, 소비 전력을 충분히 저감할 수 있다. 또한, 전력의 공급이 없을 경우(단, 전위는 고정되어 있는 것이 바람직함)에도, 장기간에 걸쳐 기억 내용을 유지하는 것이 가능하다.
또한, 개시하는 발명에 따른 반도체 장치에서는, 메모리 셀을 구성하는 트랜지스터의 임계값 전압에 변동이 있어도, 기입 후의 복수의 메모리 셀의 임계값 전압의 변동(분포 폭)을 작게 할 수 있어서, 반도체 장치의 동작 전압을 저감할 수 있다. 또는, 동작 전압을 증대시키지 않고 또한 메모리 셀의 면적을 증대시키지 않고 메모리를 다치화할 수 있어서, 반도체 장치의 단위 면적당 기억 용량을 증대할 수 있다. 또는, 기입, 유지, 판독 등의 동작을 확실하게 행할 수 있는 반도체 장치를 제공할 수 있다.
또한, 본 실시 형태에 나타내는 반도체 장치에서는, 정보의 기입에 높은 전압을 필요로 하지 않고, 소자의 열화의 문제도 없다. 예를 들면, 종래의 불휘발성 메모리와 같이, 플로팅 게이트에의 전자의 주입이나, 플로팅 게이트로부터의 전자의 인출을 행할 필요가 없기 때문에, 게이트 절연층의 열화와 같은 문제가 전혀 생기지 않는다. 즉, 개시하는 발명에 따른 반도체 장치에서는, 종래의 불휘발성 메모리에서 문제로 되고 있는 재기입 가능 횟수에 제한이 없고, 신뢰성이 비약적으로 향상한다. 또한, 트랜지스터의 온 상태, 오프 상태에 따라서, 정보의 기입이 행해지기 때문에, 고속 동작도 용이하게 실현할 수 있다.
또한, 산화물 반도체 이외의 재료를 이용한 트랜지스터는, 충분한 고속동작이 가능하기 때문에, 이것을 산화물 반도체를 이용한 트랜지스터와 조합해서 이용함으로써, 반도체 장치의 동작(예를 들면, 정보의 판독 동작)의 고속성을 충분히 확보할 수 있다. 또한, 산화물 반도체 이외의 재료를 이용한 트랜지스터에 의해, 고속동작이 요구되는 각종 회로(논리 회로, 구동 회로 등)를 적절히 실현하는 것이 가능하다.
이렇게, 산화물 반도체 이외의 재료를 이용한 트랜지스터(보다 광의로는, 충분한 고속동작이 가능한 트랜지스터)와, 산화물 반도체를 이용한 트랜지스터(보다 광의로는, 충분히 오프 전류가 작은 트랜지스터)를 일체로 구비함으로써, 지금까지 없는 특징을 갖는 반도체 장치를 실현할 수 있다.
이상, 본 실시 형태에 나타내는 구성, 방법 등은, 다른 실시 형태에 나타내는 구성, 방법 등과 적절히 조합해서 이용할 수 있다.
(실시 형태 4)
본 실시 형태에서는, 개시하는 발명의 일 양태에 따른 반도체 장치의 응용 예에 대해서, 도 17a 내지 도 17c를 이용하여 설명한다. 여기에서는, 기억 장치의 일례에 대해서 설명한다. 또한, 회로도에서는, 산화물 반도체를 이용한 트랜지스터인 것을 나타내기 위해, ＯＳ의 부호를 함께 붙일 경우가 있다.
도 17a, 도 17b 및 도 17c는, 도 16aa에 나타내는 반도체 장치(이하, 메모리 셀로도 기재함)를 복수 이용하여 형성되고, 기억 장치로서 이용할 수 있는 반도체 장치의 회로도이다. 도 17a 및 도 17b는, 메모리 셀이 직렬로 접속된, 소위 ＮＡＮＤ형의 반도체 장치의 회로도이며, 도 17c는 메모리 셀이 병렬로 접속된, 소위 ＮＯＲ형의 반도체 장치의 회로도이다.
도 17a에 도시하는 반도체 장치는, 소스선(ＳＬ), 비트선(ＢＬ), 제1 신호선(S1), m개의 제2 신호선(S2), m개의 워드선(ＷＬ), m개의 메모리 셀을 갖는다. 도 17a에서는, 소스선(ＳＬ) 및 비트선(ＢＬ)을 1개씩 갖는 구성으로 되어 있지만, 이것에 한정되지 않고 소스선(ＳＬ) 및 비트선(ＢＬ)을 복수개 갖는 구성으로 하여도 된다.
각 메모리 셀(대표로서, 메모리 셀(1750(i))을 고려한다. 여기서, i는 1 이상 ｍ 이하의 정수)에 있어서, 트랜지스터(1700(i))의 게이트 전극과, 트랜지스터(1710(i))의 드레인 전극(또는 소스 전극)과, 용량 소자(1720(i))의 전극의 한쪽은 전기적으로 접속되어 있다. 또한, 제1 신호선(S1)과 트랜지스터(1710(i))의 소스 전극(또는 드레인 전극)은 전기적으로 접속되고, 제2 신호선S2(i)과 트랜지스터(1710(i))의 게이트 전극은 전기적으로 접속되어 있다. 그리고, 워드선(ＷＬ(i))과, 용량 소자(1720(i))의 전극의 다른 쪽은 전기적으로 접속되어 있다.
또한, 메모리 셀(1750(i))이 갖는 트랜지스터(1700(i))의 소스 전극은, 인접하는 메모리 셀(1750(i-1))이 갖는 트랜지스터(1700(i-1))의 드레인 전극과 전기적으로 접속되고, 메모리 셀(1750(i))이 갖는 트랜지스터(1700(i))의 드레인 전극은 인접하는 메모리 셀(1750(i+1))이 갖는 트랜지스터(1700(i+1))의 소스 전극과 전기적으로 접속된다. 단, 직렬로 접속된 ｍ개의 메모리 셀 중, 메모리 셀(1750(1))이 갖는 트랜지스터(1700(1))의 드레인 전극은, 비트선(ＢＬ)과 전기적으로 접속된다. 또한, 직렬로 접속된 ｍ개의 메모리 셀 중, 메모리 셀(1750(m))이 갖는 트랜지스터(1700(m))의 소스 전극은 소스선(ＳＬ)과 전기적으로 접속된다.
메모리 셀(1750(1))이 갖는 트랜지스터(1700(1))는, 선택 트랜지스터를 개재해서 비트선(ＢＬ)과 전기적으로 접속되어 있어도 좋다(도시 생략）. 이 경우, 선택 트랜지스터의 게이트 전극에는 선택선(G(1))이 접속된다. 또한, 메모리 셀(1750(m))이 갖는 트랜지스터(1700(m))도, 선택 트랜지스터를 개재해서 소스선(ＳＬ)과 전기적으로 접속되어 있어도 좋다（도시 생략）. 이 경우, 선택 트랜지스터의 게이트 전극에는 선택선(G(2))이 접속된다.
도 17a에 도시하는 반도체 장치에서는, 행마다의 기입 동작 및 판독 동작을 행한다. 기입 동작은 다음과 같이 행해진다. 기입을 행하는 행(예를 들면 제ｉ행)의 제2 신호선(S2(i))에 트랜지스터(1710(i))가 온 상태로 되는 전위를 부여하고, 기입을 행하는 행의 트랜지스터(1710(i))를 온 상태로 한다. 이에 의해, 지정한 행의 트랜지스터(1700(i))의 게이트 전극에 제1 신호선(S1)의 전위가 공급되고, 해당 게이트 전극에 소정의 전하가 공급된다. 이렇게 하여, 지정한 행의 메모리 셀에 데이터를 기입할 수 있다.
또한, 판독 동작은 다음과 같이 행해진다. 판독을 행하는 행(예를 들면, 제ｉ행) 이외의 워드선(ＷＬ)에, 트랜지스터(1700(i))의 게이트 전극에 공급된 전하에 상관없이, 판독을 행하는 행 이외의 트랜지스터(1700)가 온 상태로 되도록 전위를 부여하여 판독을 행하는 행 이외의 트랜지스터(1700)을 온 상태로 한다. 그것으로부터, 판독을 행하는 행의 워드선(ＷＬ(i))에, 트랜지스터(1700(i))의 게이트 전극이 갖는 전하가 어느 데이터에 대응할지에 의해, 트랜지스터1700(i)의 온 상태 또는 오프 상태가 선택되도록 전위(판독 전위)를 부여한다. 또한, 소스선(ＳＬ)에 정전위를 부여하고, 비트선(ＢＬ)에 접속되어 있는 판독 회로（도시 생략）를 동작 상태로 한다. 여기서, 소스선(ＳＬ)-비트선(ＢＬ)간의 복수의 트랜지스터(1700(1)) 내지 (1700(m)) 중, 판독을 행하는 행의 트랜지스터(1700(i))을 제외하고 온 상태로 되어 있기 때문에, 소스선(ＳＬ)-비트선(ＢＬ) 간의 컨덕턴스의 대소는, 판독을 행하는 행의 트랜지스터(1700(i))의 상태(온 상태 또는 오프 상태)에 의해 결정된다. 판독을 행하는 행의 트랜지스터(1700(i))의 게이트 전극이 갖는 전하가 어느 데이터에 대응하는지에 의해, 트랜지스터의 상태(온 상태 또는 오프 상태)는 서로 다르기 때문에, 그것에 따라서 비트선(ＢＬ)의 전위는 다른 값을 취하게 된다. 비트선(ＢＬ)의 전위를 판독 회로에 의해 판독함으로써, 지정한 행의 메모리 셀로부터 정보를 판독할 수 있다.
그러나, 메모리 셀을 구성하는 트랜지스터(예를 들면, 트랜지스터(1700(i)))의 임계값 전압에 변동이 있으면, 해당 트랜지스터의 임계값 전압의 변동에 기인하고, 복수의 메모리 셀 각각을 동작하기 위해 필요한 전위(메모리 셀의 임계값 전압이라고도 함)에도 변동이 생긴다. 예를 들면, 트랜지스터(1700(i))의 임계값 전압에 변동이 있으면, 정보를 판독할 때의 메모리 셀의 임계값 전압에도 변동이 생긴다. 그 때문에 복수의 메모리 셀 각각의 동작 전압은, 메모리 셀의 임계값 전압의 변동을 고려해서 폭을 가지게 해서 설정된다. 그 때문에 메모리 셀의 동작 전압의 저감에는 한계가 있었다.
개시하는 발명의 일 양태에 따른 반도체 장치에서는, 실시 형태 1에 있어서 도 1 내지 도 5b에 도시한 바와 같이, 기입 전위가 순차로 다른 전위로 변경되고, 기입하고, 판독하고, 검증이 행해지고, 복수의 메모리 셀에의 기입 전위가 결정된다. 이에 의해, 기입 후의 반도체 장치의 메모리 셀의 임계값 전압의 변동(분포 폭)을 작게 하고, 동작 전압을 저감하거나, 또는 기억 용량을 증대하거나, 또는 기입, 유지, 판독 등의 동작을 확실하게 행할 수 있는 반도체 장치 및 그 구동 방법을 제공할 수 있다.
또한, 도 17a에 도시하는 제1 신호선(S1)은, 실시 형태 1에 있어서 도 1에 나타내는 제2 신호선(122)에 상당한다. 도 17a에 도시하는 비트선(ＢＬ)은, 실시 형태 1에 있어서 도 1에 나타내는 제3 신호선(123)에 상당한다.
도 17b에 도시하는 반도체 장치는 도 17a와 일부 구성이 다른 반도체 장치이다.
도 17b에 도시하는 반도체 장치와 도 17a에 도시하는 반도체 장치의 상위점 중 하나로서, 도 17b에 도시하는 반도체 장치에서는, 비트선(ＢＬ)과, 메모리 셀(1750(1))이 갖는 트랜지스터(1700(1))의 드레인 전극이 선택 트랜지스터(1730)을 개재해서 전기적으로 접속되어 있는 점을 들 수 있다. 선택 트랜지스터(1730)은 게이트 전극에 있어서, 선택 트랜지스터(1730)의 온 오프를 절환하기 위한 선택선(G(1))과 전기적으로 접속되어 있다.
또한, 도 17b에 도시하는 반도체 장치와 도 17a에 도시하는 반도체 장치의 상위점 중 하나로서, 도 17a에 도시하는 반도체 장치에서는, 각 메모리 셀의 트랜지스터(1710)는 소스 전극(또는 드레인 전극)이 제1 신호선(S1)에 접속되어 있는 것에 대해서, 도 17b에 도시하는 반도체 장치에서는, 각 메모리 셀의 트랜지스터(1710)은 직렬로 접속되어 있는 점을 들 수 있다. 즉, 메모리 셀(1750(i))이 갖는 트랜지스터(1710(i))의 소스 전극은, 인접하는 메모리 셀(1750(i-1))이 갖는 트랜지스터(1710(i-1))의 드레인 전극과 전기적으로 접속되고, 메모리 셀(1750(i))이 갖는 트랜지스터(1710(i))의 드레인 전극은, 인접하는 메모리 셀(1750(i+1))이 갖는 트랜지스터(1710(i+1))의 소스 전극과 전기적으로 접속된다. 단, 직렬로 접속된 ｍ개의 메모리 셀 중, 메모리 셀(1750(1))이 갖는 트랜지스터(1710(1))의 소스 전극은, 제1 신호선(S1)과 전기적으로 접속된다. 또한, 직렬로 접속된 각 메모리 셀에 있어서, 트랜지스터(1710(i))의 드레인 전극(또는 소스 전극)은, 도 17a에 도시하는 반도체 장치와 마찬가지로, 트랜지스터(1700(i))의 게이트 전극과, 용량 소자(1720(i))의 전극의 한쪽과 전기적으로 접속된다.
도 17b에 도시하는 반도체 장치의 다른 부분의 구성에 대해서는, 도 17a에 도시하는 반도체 장치와 마찬가지이므로, 상세에 대해서는 전술한 기재를 참조할 수 있다.
또한, 도 17b에 도시하는 반도체 장치에 있어서, 제1 신호선(S1)과 비트선(ＢＬ)은 따로따로 설치되고 있지만, 개시하는 발명은 이것에 한정되는 것은 아니고, 제1 신호선(S1)과 비트선(ＢＬ)을 동일한 배선의 구성으로 해도 된다.
도 17b에 도시하는 반도체 장치에서도, 행마다의 기입 동작 및 판독 동작을 행한다. 기입 동작은 다음과 같이 행해진다.
기입 동작은 행마다 제ｍ행으로부터 순서대로 행해진다. 제ｉ행 (i=1 내지 m)의 기입을 행할 경우에는, 기입을 행하는 행(제ｉ행)의 제2 신호선(S2(i))에 트랜지스터(1710(i))가 온 상태로 되는 전위를 부여하고, 기입을 행하는 행의 트랜지스터(1710(i))를 온 상태로 한다. 여기서, 트랜지스터(1710(i))와 제1 신호선(S1) 사이에 트랜지스터(1710(1)) 내지 트랜지스터(1710(i-1))가 존재할 경우에는, 기입을 행하는 행까지의 트랜지스터(1710(1)) 내지 (1710(i-1))도 온 상태로 하고, 기입을 행하는 행의 메모리 셀(1750(i))에 제1 신호선(S1)의 전위가 공급되도록 한다. 이에 의해, 지정한 행의 트랜지스터(1700(i))의 게이트 전극에 제1 신호선(S1)의 전위가 공급되고, 해당 게이트 전극에 소정의 전하가 공급된다. 그것으로부터, 제2 신호선(S2(i))의 전위를 ＧＮＤ에 고정하면, 트랜지스터(1700(i))의 게이트 전극에 축적된 전하가 유지된다. 이렇게 하여, 지정한 행(제ｉ행)의 메모리 셀에 데이터를 기입할 수 있다.
또한, 도 17b에 도시하는 반도체 장치에서는, 각 메모리 셀(1750)을 구성하는 트랜지스터(1710)를 직렬로 접속하기 때문에, 임의의 행의 데이터만을 재기입하는 것은 곤란하다. 그 때문에, 구동 방법으로서 복수행의 일괄 소거 동작을 설치하는 것이 바람직하다. 예를 들면, 제1행으로부터 제ｍ행까지를 블록으로 하여, 블록 마다의 소거를 행하는 것이 바람직하다. 소정 블록의 데이터를 재기입할 경우에는, 우선 해당 블록의 데이터를 소거하고, 제ｍ행으로부터 순서대로 데이터를 기입하면 좋다. 또한, 직전에 기입한 행의 데이터를 재기입할 경우에는 소거 동작은 불필요하다.
또한, 판독 동작은 다음과 같이 행해진다. 우선, 선택선(G1)에 전위를 부여함으로써，선택 트랜지스터를 온으로 한다. 또한, 선택선(G1)에 접속되는 선택 트랜지스터와 선택선(G2)에 접속되는 선택 트랜지스터가 있을 경우에는, 2개의 트랜지스터를 온 상태로 한다. 또한, 판독을 행하는 행(예를 들면, 제ｉ행) 이외의 워드선(ＷＬ)에, 트랜지스터(1700(i))의 게이트 전극에 공급된 전하에 상관없이, 판독을 행하는 행 이외의 트랜지스터(1700)이 온 상태로 되도록 전위를 부여하여, 판독을 행하는 행 이외의 트랜지스터(1700)을 온 상태로 한다. 그것으로부터, 판독을 행하는 행의 워드선(ＷＬ(i))에, 트랜지스터(1700(i))의 게이트 전극이 갖는 전하가 어느 데이터에 대응하는지에 의해, 트랜지스터(1700(i))의 온 상태 또는 오프 상태가 선택되도록 전위(판독 전위)를 부여한다. 또한, 소스선(ＳＬ)에 정전위를 부여하고, 비트선(ＢＬ)에 접속되어 있는 판독 회로（도시 생략）를 동작 상태로 한다. 여기서, 소스선(ＳＬ)-비트선(ＢＬ) 간의 복수의 트랜지스터(1700(1)) 내지 (1700(m)) 중, 판독을 행하는 행의 트랜지스터(1700(i))를 제외하고 온 상태로 되어 있기 때문에, 소스선(ＳＬ)-비트선(ＢＬ) 간의 컨덕턴스의 대소는, 판독을 행하는 행의 트랜지스터(1700(i))의 상태(온 상태 또는 오프 상태)에 의해 결정된다. 판독을 행하는 행의 트랜지스터(1700(i))의 게이트 전극이 갖는 전하가 어느 데이터에 대응하는지에 의해, 트랜지스터의 상태(온 상태 또는 오프 상태)는 서로 다르기 때문에, 그것에 따라서 비트선(ＢＬ)의 전위는 다른 값을 취하게 된다. 비트선의 전위를 판독 회로에 의해 판독함으로써, 지정한 행의 메모리 셀로부터 정보를 판독할 수 있다.
도 17b에 도시하는 반도체 장치에 있어서도, 실시 형태 1에 있어서 도 1 내지 도 5b에 도시한 바와 같이, 기입 전위가 순차로 다른 전위로 변경되고, 기입하고, 판독하고, 검증이 행해지고, 복수의 메모리 셀에의 기입 전위가 결정된다. 이에 의해, 기입 후의 반도체 장치의 메모리 셀의 임계값 전압의 변동(분포 폭)을 작게 하고, 동작 전압을 저감하거나, 또는 기억 용량을 증대하거나, 또는 기입, 유지, 판독 등의 동작을 확실하게 행할 수 있는 반도체 장치 및 그 구동 방법을 제공할 수 있다.
또한, 도 17b에 도시하는 제1 신호선(S1)은, 실시 형태 1에 있어서 도 1에 나타내는 제2 신호선(122)에 상당한다. 도 17b에 도시하는 비트선(ＢＬ)은, 실시 형태 1에 있어서 도 1에 나타내는 제3 신호선(123)에 상당한다.
도 17c에 도시하는 반도체 장치는, 소스선(ＳＬ), 비트선(ＢＬ) 및 제1 신호선(S1)을 각각 n개 갖고, 제2 신호선(S2) 및 워드선(ＷＬ)을 각각 ｍ개 갖고, 복수의 메모리 셀(1750(1,1)) 내지 (1750(m,n))을 갖는다.
각 메모리 셀(대표로서, 메모리 셀(1750(i,j))을 고려한다. 여기서, i는 1 이상 ｍ 이하의 정수, j는 1 이상 ｎ 이하의 정수)은, 트랜지스터(1700(i,j))의 게이트 전극과, 트랜지스터(1710(i,j))의 드레인 전극(또는 소스 전극)과, 용량 소자(1720(i,j))의 전극의 한쪽은 전기적으로 접속되어 있다. 또한, 소스선(ＳＬ(j))과 트랜지스터(1700(i,j))의 소스 전극은 전기적으로 접속되고, 비트선(ＢＬ(j))과 트랜지스터(1700(i,j))의 드레인 전극은 전기적으로 접속되어 있다. 또한, 제1 신호선(S1(j))과 트랜지스터(1710(i,j))의 소스 전극(또는 드레인 전극)은 전기적으로 접속되고, 제2 신호선(S2(i))과 트랜지스터(1710(i,j))의 게이트 전극은 전기적으로 접속되어 있다. 그리고, 워드선(ＷＬ(i))과, 용량 소자 (1720(i,j))의 전극의 다른 쪽은 전기적으로 접속되어 있다.
도 17c에 도시하는 반도체 장치에서는, 행마다의 기입 동작 및 판독 동작을 행한다. 기입 동작은, 전술한 도 17a에 도시하는 반도체 장치와 마찬가지의 방법으로 행해진다. 판독 동작은 다음과 같이 행해진다. 우선, 판독을 행하는 행(예를 들면, 제ｉ행의 메모리 셀(1750(i,1) 내지 (i,ｎ))) 이외의 워드선(ＷＬ)에, 트랜지스터(1700(i,1) 내지 (i,n))의 게이트 전극에 공급된 전하가 어느 데이터에 대응하는지에 상관없이, 판독을 행하는 행 이외의 트랜지스터(1700)가 오프 상태로 되도록 전위를 부여하고, 판독을 행하는 행 이외의 트랜지스터(1700)를 오프 상태로 한다. 그것으로부터, 판독을 행하는 행의 워드선(ＷＬ(i))에, 트랜지스터(1700(i,1) 내지 (i,n))의 게이트 전극이 갖는 전하가 어느 데이터에 대응하는지에 의해, 트랜지스터(1700(i,1) 내지 (i,n))의 온 상태 또는 오프 상태가 선택되도록 전위(판독 전위)를 부여한다. 또한, 소스선(ＳＬ(j))에 정전위를 부여하고, 비트선(ＢＬ(j))에 접속되어 있는 판독 회로（도시 생략）를 동작 상태로 한다. 여기서, 소스선(ＳＬ(j))-비트선(ＢＬ(ｊ)) 간의 컨덕턴스의 대소는, 판독을 행하는 행의 트랜지스터(1700(i,1) 내지 (i,n))의 상태(온 상태 또는 오프 상태)에 의해 결정된다. 즉, 판독을 행하는 행의 트랜지스터(1700(i,1) 내지 (i,n))의 게이트 전극이 갖는 전하가 어느 데이터에 대응하는지에 의해, 비트선(ＢＬ(j))의 전위는 다른 값을 취하게 된다. 비트선(ＢＬ(j))의 전위를 판독 회로에 의해 판독함으로써, 지정한 행의 메모리 셀로부터 정보를 판독할 수 있다.
도 17c에 도시하는 반도체 장치에 있어서도, 도 1 내지 도 5b에 도시한 바와 같이, 기입 전위가 순차로 다른 전위로 변경되고, 기입하고, 판독하고, 검증이 행해지고, 복수의 메모리 셀에의 기입 전위가 결정된다. 이에 의해, 기입 후의 반도체 장치의 메모리 셀의 임계값 전압의 변동(분포 폭)을 작게 하고, 동작 전압을 저감하거나, 또는 기억 용량을 증대하거나, 또는 기입, 유지, 판독 등의 동작을 확실하게 행할 수 있는 반도체 장치 및 그 구동 방법을 제공할 수 있다.
또한, 도 17c에 도시하는 제1 신호선(S1)은, 도 1에 나타내는 제2 신호선(122)에 상당한다. 도 17c에 도시하는 비트선(ＢＬ)은, 도 1에 나타내는 제3 신호선(123)에 상당한다.
또한, 상기에서는 각 메모리 셀(1750)에 유지시키는 정보량을 1비트라고 했지만, 본 실시 형태에 나타내는 반도체 장치의 구성은 이것에 한정되지 않는다. 기입 시에 각 트랜지스터(1700)의 게이트 전극에 부여하는 전위를 3종류 이상 준비하고, 각 메모리 셀(1750)이 유지하는 정보량을 증가시켜도 된다．예를 들면, 기입 시에 각 트랜지스터(1700)의 게이트 전극에 공급하는 전위를 4종류로 하는 경우에는, 각 메모리 셀에 2비트의 정보를 보유시킬 수 있다.
도 17a 내지 도 17c에 있어서, 제1 신호선(S1)과 비트선(ＢＬ)은 겸용해도 좋다. 제1 신호선(S1)과 비트선(ＢＬ)을 겸용함으로써 배선수를 저감할 수 있다. 또한, 도 17c에 있어서, 소스선(ＳＬ)은 공통화해도 좋다.
개시하는 발명에 따른 반도체 장치에서는, 메모리 셀을 구성하는 트랜지스터의 임계값 전압에 변동이 있어도, 기입 후의 복수의 메모리 셀의 임계값 전압의 변동(분포 폭)을 작게 할 수 있어서, 반도체 장치의 동작 전압을 저감할 수 있다. 또는, 동작 전압을 증대시키지 않고 또한 메모리 셀의 면적을 증대시키지 않고 메모리를 다치화할 수 있어서, 반도체 장치의 단위 면적당 기억 용량을 증대할 수 있다. 또는, 기입, 유지, 판독 등의 동작을 확실하게 행할 수 있는 반도체 장치를 제공할 수 있다.
이상, 본 실시 형태에 나타내는 구성, 방법 등은, 다른 실시 형태에 나타내는 구성, 방법 등과 적절히 조합해서 이용할 수 있다.
(실시 형태 5)
본 실시 형태에서는, 개시하는 발명의 일 양태에 따른 반도체 장치가 갖는 메모리 셀의 구성 및 그 제작 방법에 대해서, 도 18a 내지 도 22b 및 도 23a와 도 23b를 참조하여 설명한다.
<메모리 셀의 단면 구성 및 평면도>
도 18a와 도 18b는 반도체 장치가 갖는 메모리 셀의 구성의 일례이다. 도 18a에는 반도체 장치가 갖는 메모리 셀의 단면을, 도 18b에는 반도체 장치가 갖는 메모리 셀의 평면을 각각 나타낸다. 도 18a에 있어서, A1-A2는, 트랜지스터의 채널 길이 방향에 수직한 단면도이며, B1-B2는, 트랜지스터의 채널 길이 방향에 평행한 단면도이다. 도 18a와 도 18b에 나타내는 반도체 장치는, 하부에 제1 반도체 재료를 이용한 트랜지스터(1860)을 갖고, 상부에 제2 반도체 재료를 이용한 트랜지스터(1862)를 갖는다. 또한, 도 18a와 도 18b에 나타내는 반도체 장치는, 트랜지스터(1860)와 트랜지스터(1862)와 용량 소자(1864)를 하나씩 갖는 구성으로서 나타내고 있지만, 각각 복수 갖는 구성도 포함한다.
여기서, 제1 반도체 재료와 제2 반도체 재료는 다른 재료로 하는 것이 바람직하다. 예를 들면, 제1 반도체 재료를 산화물 반도체 이외의 반도체 재료로 하고 제2 반도체 재료를 산화물 반도체로 할 수 있다. 산화물 반도체 이외의 반도체 재료로서는, 예를 들면, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화실리콘,또는 갈륨 비소 등을 이용할 수 있고, 단결정 반도체를 이용하는 것이 바람직하다. 그 외에, 유기 반도체 재료 등을 이용해도 된다．이러한 반도체 재료를 이용한 트랜지스터는 고속 동작이 용이하다. 한편, 산화물 반도체를 이용한 트랜지스터는, 그 특성에 의해 장시간의 전하 유지를 가능하게 한다.
트랜지스터(1860) 및 트랜지스터(1862)은, n채널형 트랜지스터, p채널형 트랜지스터 중 어느 것이나 이용할 수 있다. 여기에서는, 트랜지스터(1860) 및 트랜지스터(1862)는, 모두 n채널형 트랜지스터로서 설명한다. 또한, 본 발명의 일 양태에 있어서, 기술적인 본질은, 정보를 보유하기 위해 산화물 반도체와 같은 오프 전류를 충분히 저감하는 것이 가능한 반도체 재료를 트랜지스터(1862)에 이용하는 점에 있기 때문에, 반도체 장치에 이용되는 재료나 반도체 장치의 구조 등, 반도체 장치의 구체적인 구성을 여기에서 나타내는 것에 한정할 필요는 없다.
트랜지스터(1860)는, 반도체 재료(예를 들면, 실리콘 등)를 포함하는 기판 (1800)에 설치된 채널 형성 영역(1816)과, 채널 형성 영역(1816)을 협지하도록 설치된 불순물 영역(1820)(소스 영역 또는 드레인 영역이라고도 함)과, 불순물 영역(1820)에 접하는 금속 화합물 영역(1824)과, 채널 형성 영역(1816) 위로 설치된 게이트 절연층(1808)과, 게이트 절연층(1808) 위로 설치된 게이트 전극(1810)을 갖는다. 또한, 도 18a 와 도 18b에 있어서, 명시적으로는 소스 전극이나 드레인 전극을 갖지 않을 경우가 있지만, 편의상, 이러한 상태를 포함해서 트랜지스터라고 부를 경우가 있다. 또한, 이 경우, 트랜지스터의 접속 관계를 설명하기 위해, 소스 영역이나 드레인 영역을 포함해서 소스 전극이나 드레인 전극이라고 표현하는 경우가 있다. 즉, 본 명세서에 있어서, 소스 전극이라는 기재에는 소스 영역이 포함될 수 있다.
트랜지스터(1860)의 금속 화합물 영역(1824)의 일부에는, 전극(1826)이 접속되어 있다. 여기서, 전극(1826)은, 트랜지스터(1860)의 소스 전극이나 드레인 전극으로서 기능한다. 또한, 기판(1800) 위에는 트랜지스터(1860)를 둘러싸도록 소자분리 절연층(1806)이 설치되어 있고, 트랜지스터(1860) 위로 절연층(1828)이 설치되고 있다. 또한, 고집적화를 실현하기 위해서는, 도 18a와 도 18b에 도시한 바와 같이, 트랜지스터(1860)가 측벽(sidewall) 절연층을 갖지 않는 구성으로 하는 것이 바람직하다. 한편, 트랜지스터(1860)의 특성을 중시하는 경우에는, 게이트 전극(1810)의 측면에 측벽 절연층을 설치하고, 그 측벽 절연층과 중첩하는 영역에 형성된 불순물 농도가 다른 영역을 포함해서 불순물 영역(1820)을 설치해도 좋다.
트랜지스터(1862)는, 절연층(1828)등 위에 설치된 산화물 반도체층 (1844)과, 산화물 반도체층(1844)과 전기적으로 접속되어 있는 소스 전극 또는 드레인 전극(1842a), 및 소스 전극 또는 드레인 전극(1842b)과, 산화물 반도체층 (1844), 소스 전극 또는 드레인 전극(1842a), 및 소스 전극 또는 드레인 전극 (1842b)을 덮는 게이트 절연층(1846)과, 게이트 절연층(1846) 위로 산화물 반도체층(1844)과 중첩하는 것 같이 설치된 게이트 전극(1848a)을 갖는다.
여기서, 트랜지스터(1862)에 이용되는 산화물 반도체층(1844)은 수소 등의 불순물이 충분히 제거됨으로써, 또는 충분한 산소가 공급됨으로써, 고순도화된 것인 것이 바람직하다. 예를 들면, 산화물 반도체층(1844)의 수소농도는 5×1019 ａｔｏｍｓ/ｃｍ3 이하, 바람직하게는 5×1018 ａｔｏｍｓ/ｃｍ3 이하, 보다 바람직하게는 5×1017 ａｔｏｍｓ/ｃｍ3 이하로 한다. 또한, 전술한 산화물 반도체층(1844) 중의 수소농도는, 2차 이온 질량 분석법(ＳＩＭＳ:Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ)으로 측정되는 것이다. 이렇게, 수소농도가 충분히 저감되어 고순도화되고, 충분한 산소의 공급에 의해 산소결핍에 기인하는 에너지갭 중의 결함준위가 저감된 산화물 반도체층(1844)에서는, 캐리어 농도가 1×1012/ｃｍ3 미만, 바람직하게는, 1×1011/ｃｍ3 미만, 보다 바람직하게는 1. 45×1010/ｃｍ3 미만이 된다. 예를 들면, 실온(25도)에서의 오프 전류(여기서는, 단위 채널 폭(1μｍ)당의 값)은 100ｚＡ(1ｚＡ(젭토암페아)은 1×10-21A) 이하, 바람직하게는 10ｚＡ 이하가 된다. 이렇게, ｉ형화(진성화) 또는 실질적으로 ｉ형화된 산화물 반도체층(1844)을 이용함으로써, 매우 우수한 오프 전류 특성의 트랜지스터(1862)를 얻을 수 있다.
또한, 트랜지스터(1862)에서는, 미세화에 기인해서 소자 간에 생기는 리크를 억제하기 위해, 섬 형상으로 가공된 산화물 반도체층을 이용하고 있지만, 섬 형상으로 가공되지 않은 산화물 반도체층을 채용해도 된다．산화물 반도체층을 섬 형상으로 가공하지 않을 경우에는, 가공 시의 에칭에 의한 산화물 반도체층의 오염을 방지할 수 있다.
용량 소자(1864)는, 소스 전극 또는 드레인 전극(1842a), 게이트 절연층(1846) 및 도전층(1848b)으로 구성된다. 즉, 소스 전극 또는 드레인 전극 (1842a)는 용량 소자(1864)의 한쪽의 전극으로서 기능하고, 도전층(1848b)은 용량 소자(1864)의 다른 쪽의 전극으로서 기능하게 된다. 이러한 구성으로 함으로써, 충분한 용량을 확보할 수 있다. 또한, 산화물 반도체층(1844)과 게이트 절연층 (1846)을 적층시킬 경우에는, 소스 전극 또는 드레인 전극(1842a)과, 도전층(1848b)의 절연성을 충분히 확보할 수 있다. 또한, 용량이 불필요한 경우에는, 용량 소자(1864)를 설치하지 않는 구성으로 할 수도 있다.
또한, 트랜지스터(1862) 및 용량 소자(1864)에 있어서, 소스 전극 또는 드레인 전극(1842a), 및 소스 전극 또는 드레인 전극(1842b)의 단부는 테이퍼 형상인 것이 바람직하다. 소스 전극 또는 드레인 전극(1842a), 소스 전극 또는 드레인 전극(1842b)의 단부를 테이퍼 형상으로 함으로써, 게이트 절연층(1846)의 피복성을 향상시켜 단 끊김을 방지할 수 있다. 여기서, 테이퍼 각은, 예를 들면, 30° 이상 60° 이하로 한다. 또한, 테이퍼 각이란, 테이퍼 형상을 갖는 층(예를 들면, 소스 전극 또는 드레인 전극(1842a))을, 그 단면(기판의 표면과 직교하는 면)에 수직한 방향으로부터 관찰했을 때에, 해당 층의 측면과 저면이 이루는 경사각을 나타낸다.
트랜지스터(1862) 및 용량 소자(1864)의 위에는 절연층(1850) 및 절연층(1852)이 설치되어 있다. 그리고, 게이트 절연층(1846), 절연층(1850), 절연층(1852) 등에 형성된 개구에는, 전극(1854)이 설치되고, 절연층(1852) 위에는, 전극(1854)과 접속하는 배선(1856)이 형성된다. 배선(1856)은 메모리 셀 중 하나와 다른 메모리 셀을 접속한다. 또한, 도 18a와 도 18b에서는 전극(1826) 및 전극(1854)을 이용하고, 금속 화합물 영역(1824), 소스 전극 또는 드레인 전극(1842b), 및 배선(1856)을 접속하고 있지만, 본 발명의 일 양태는 이것에 한정되지 않는다. 예를 들면, 소스 전극 또는 드레인 전극(1842b)을 직접, 금속 화합물 영역(1824)에 접촉 시켜도 된다．또는, 배선(1856)을 직접, 소스 전극 또는 소스 전극 또는 드레인 전극(1842b)에 접촉시켜도 된다．
또한, 도 18a와 도 18b에 있어서, 금속 화합물 영역(1824)과 소스 전극 또는 드레인 전극(1842b)을 접속하는 전극(1826)과, 소스 전극 또는 드레인 전극(1842b)과 배선(1856)을 접속하는 전극(1854)은 중첩해서 배치되어 있다. 즉, 트랜지스터(1860)의 소스 전극이나 드레인 전극으로서 기능하는 전극(1826)과, 트랜지스터(1862)의 소스 전극 또는 드레인 전극(1842b)이 접하는 영역은, 트랜지스터(1862)의 소스 전극 또는 드레인 전극(1842b)과, 전극(1854)이 접하는 영역과 겹치고 있다. 이러한 평면 레이아웃을 채용함으로써, 컨택트 영역에 기인하는 소자 면적의 증대를 억제할 수 있다. 즉, 반도체 장치의 집적도를 높일 수 있다.
또한, 도 18a와 도 18b에 있어서, 트랜지스터(1860)와 트랜지스터(1862)는, 적어도 일부가 중첩하도록 설치되어 있다. 또한, 트랜지스터(1862)나 용량 소자 (1864)가 트랜지스터(1860)와 중첩하도록 설치되어 있다. 예를 들면, 용량 소자(1864)의 도전층(1848b)은, 트랜지스터(1860)의 게이트 전극(1810)과 적어도 일부가 중첩해서 설치되어 있다. 이러한, 평면 레이아웃을 채용함으로써, 고집적화를 도모할 수 있다. 예를 들면, 최소 가공 치수를 F로 하여, 메모리 셀이 차지하는 면적을 15F2 내지 25F2으로 하는 것이 가능하다.
<반도체 장치가 갖는 메모리 셀의 제작 방법>
다음으로, 상기 반도체 장치가 갖는 메모리 셀의 제작 방법의 일례에 대해서 설명한다. 이하에서는, 먼저 하부의 트랜지스터(1860)의 제작 방법에 대해서 도 19a 내지 도 19d 및 도 20a 내지 도 20d를 참조하여 설명하고, 그 후 상부의 트랜지스터(1862) 및 용량 소자(1864)의 제작 방법에 대해서는 도 21a 내지 도 21d 및 도 22a와 도 22b를 참조하여 설명한다.
<하부의 트랜지스터의 제작 방법>
하부의 트랜지스터(1860)의 제작 방법에 대해서, 도 19a 내지 도 19d 및 도 20a 내지 도 20d를 참조하여 설명한다.
우선, 반도체 재료를 포함하는 기판(1800)을 준비한다. 반도체 재료를 포함하는 기판으로서는, 실리콘이나 탄화실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, ＳＯＩ 기판 등을 적용할 수 있다. 여기에서는, 반도체 재료를 포함하는 기판(1800)으로서, 단결정 실리콘 기판을 이용할 경우의 일례에 대해서 나타내는 것으로 한다. 또한, 일반적으로 「ＳＯＩ 기판」은, 절연 표면위에 실리콘 반도체층이 설치된 구성의 기판을 말하지만, 본 명세서 등에서는, 절연 표면위에 실리콘 이외의 재료로 이루어지는 반도체층이 설치된 구성의 기판도 포함하는 것으로 한다. 즉, 「ＳＯＩ 기판」이 갖는 반도체층은, 실리콘 반도체층에 한정되지 않는다. 또한，ＳＯＩ 기판에는, 글래스 기판 등의 절연 기판 위에 절연층을 개재하여 반도체층이 설치된 구성의 것이 포함되는 것으로 한다.
반도체 재료를 포함하는 기판(1800)으로서, 실리콘 등의 단결정 반도체 기판을 이용할 경우에는, 반도체 장치의 판독 동작을 고속화할 수 있기 때문에 적절하다.
기판(1800) 위에는, 소자분리 절연층을 형성하기 위한 마스크가 되는 보호층(1802)을 형성한다(도 19a 참조). 보호층(1802)으로서는, 예를 들면, 산화실리콘이나 질화실리콘, 산질화실리콘 등을 재료로 하는 절연층을 이용할 수 있다. 또한, 이 공정의 전후에 있어서, 트랜지스터의 임계값 전압을 제어하기 위해, ｎ형의 도전성을 부여하는 불순물 원소나 ｐ형의 도전성을 부여하는 불순물 원소를 기판(1800)에 첨가해도 좋다. 반도체가 실리콘의 경우, ｎ형의 도전성을 부여하는 불순물 원소로서는, 예를 들면 인이나 비소 등을 이용할 수 있다. 또한, ｐ형의 도전성을 부여하는 불순물 원소로서는, 예를 들면 붕소, 알루미늄, 갈륨 등을 이용할 수 있다.
다음으로, 상기의 보호층(1802)을 마스크로 하여 에칭을 행하고, 보호층(1802)에 덮여 있지 않은 영역(노출하고 있는 영역)의 기판(1800)의 일부를 제거한다. 이에 의해 다른 반도체 영역과 분리된 반도체 영역(1804)이 형성된다(도 19b 참조). 해당 에칭에는, 드라이 에칭을 이용하는 것이 적절하지만, 웨트 에칭을 이용해도 된다．에칭 가스나 에칭 액에 대해서는 피에칭 재료에 따라서 적절히 선택할 수 있다.
다음으로, 반도체 영역(1804)을 피복하도록 절연층을 형성하고, 반도체 영역(1804)에 중첩하는 영역의 절연층을 선택적으로 제거함으로써, 소자분리 절연층(1806)을 형성한다(도 19c 참조). 해당 절연층은, 산화실리콘이나 질화실리콘, 산질화실리콘 등을 이용해서 형성된다. 절연층의 제거 방법으로서는, CMP(화학적 기계적 연마)등의 연마 처리나 에칭 처리 등이 있지만, 그 중 어느 것을 이용해도 된다．또한, 반도체 영역(1804)의 형성 후, 또는 소자분리 절연층(1806)의 형성 후에는, 상기 보호층(1802)을 제거한다.
여기서, CMP 처리란, 피가공물의 표면을 기준으로 하여, 그것을 따라서 표면을 화학적?기계적인 복합 작용에 의해 평탄화하는 방법이다. 보다 구체적으로는, 연마 스테이지 위에 연마포를 접착하고, 피가공물과 연마포 사이에 슬러리(연마제)를 공급하면서 연마 스테이지와 피가공물을 각각 회전 또는 요동시켜서, 피연마물의 표면을, 슬러리와 피연마물 표면 사이에서의 화학반응과 연마포와 피연마물과의 기계적 연마의 작용에 의해, 피가공물의 표면을 연마하는 방법이다.
또한, 소자분리 절연층(1806의) 형성 방법으로서, 절연층을 선택적으로 제거하는 방법 외에, 산소를 주입하는 것에 의해 절연성의 영역을 형성하는 방법 등을 이용할 수도 있다.
다음으로, 반도체 영역(1804)의 표면에 절연층을 형성하고, 해당 절연층 위에 도전 재료를 포함하는 층을 형성한다.
절연층은 나중의 게이트 절연층으로 되는 것이며, 예를 들면 반도체 영역(1804) 표면의 열처리(열산화 처리나 열질화 처리 등)에 의해 형성할 수 있다. 열처리 대신에, 고밀도 플라즈마 처리를 적용해도 된다．고밀도 플라즈마 처리는, 예를 들면 Ｈｅ, Ａｒ, Ｋｒ, Ｘｅ 등의 희가스, 산소, 산화질소, 암모니아, 질소, 수소 등 중 어느 것의 혼합 가스를 이용해서 행할 수 있다. 물론, CVD법이나 스퍼터링법 등을 이용해서 절연층을 형성해도 된다. 해당 절연층은, 산화실리콘, 산질화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄, 산화탄탈, 산화이트륨, 하프늄 실리케이트(ＨｆＳｉｘＯｙ(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(ＨｆＳｉｘＯｙ(x>0, y>0)), 질소가 첨가된 하프늄 알루미네이트(ＨｆＡｌｘＯｙ(x>0, y>0)) 등을 포함하는 단층 구조 또는 적층 구조로 하는 것이 바람직하다. 또한, 절연층의 두께는, 예를 들면 1nm 이상 100nm 이하, 바람직하게는 10nm 이상 50nm 이하로 할 수 있다.
도전 재료를 포함하는 층은, 알루미늄이나 구리, 티타늄, 탄탈, 텅스텐 등의 금속 재료를 이용해서 형성할 수 있다. 또한, 다결정 실리콘 등의 반도체 재료를 이용하고, 도전 재료를 포함하는 층을 형성해도 된다．형성 방법도 특별히 한정되지 않고, 증착법, CVD법, 스퍼터링법, 스핀코트법 등의 각종 성막 방법을 이용할 수 있다. 또한, 본 실시 형태에서는, 도전 재료를 포함하는 층을 금속 재료를 이용해서 형성할 경우의 일례에 대해서 나타내는 것으로 한다.
그 후, 절연층 및 도전 재료를 포함하는 층을 선택적으로 에칭하고, 게이트 절연층(1808), 게이트 전극(1810)을 형성한다 (도 19c 참조).
다음으로, 반도체 영역(1804)에 인(P)이나 비소(Ａｓ) 등을 첨가하고, 채널 형성 영역(1816) 및 불순물 영역(1820)을 형성한다(도 19d 참조). 또한, 여기서는 ｎ형 트랜지스터를 형성하기 위해 인이나 비소를 첨가하고 있지만, ｐ형 트랜지스터를 형성하는 경우에는, 붕소(B)나 알루미늄(Ａｌ) 등의 불순물 원소를 첨가하면 된다．여기서, 첨가하는 불순물의 농도는 적절히 설정할 수 있지만, 반도체 소자가 고도로 미세화될 경우에는 그 농도를 높게 하는 것이 바람직하다.
또한, 게이트 전극(1810)의 주위에 측벽 절연층을 형성하고, 불순물 원소가 다른 농도로 첨가된 불순물 영역을 형성해도 된다．
다음으로, 게이트 전극(1810), 불순물 영역(1820) 등을 피복하도록 금속층(1822)을 형성한다(도 20a 참조). 해당 금속층(1822)은, 진공 증착법이나 스퍼터링법, 스핀코트법 등의 각종 성막 방법을 이용해서 형성할 수 있다. 금속층(1822)은, 반도체 영역(1804)을 구성하는 반도체 재료와 반응함으로써 저저항 금속 화합물이 되는 금속 재료를 이용해서 형성하는 것이 바람직하다. 이러한 금속 재료로서는, 예를 들면 티타늄, 탄탈, 텅스텐, 니켈, 코발트, 백금 등이 있다.
다음으로, 열처리를 실시하고, 상기 금속층(1822)과 반도체 재료를 반응시킨다. 이에 의해, 불순물 영역(1820)에 접하는 금속 화합물 영역(1824)이 형성된다(도 20a 참조). 또한, 게이트 전극(1810)으로서 다결정 실리콘 등을 이용할 경우에는, 게이트 전극(1810)의 금속층(1822)과 접촉하는 부분에도 금속 화합물 영역이 형성되게 된다.
상기 열처리로서는, 예를 들면 플래시 램프의 조사에 의한 열처리를 이용할 수 있다. 물론, 그 밖의 열처리 방법을 이용해도 좋지만, 금속 화합물의 형성에 따른 화학반응의 제어성을 향상시키기 위해서는, 극히 단시간의 열처리를 실현할 수 있는 방법을 이용하는 것이 바람직하다. 또한, 상기의 금속 화합물 영역은 금속 재료와 반도체 재료의 반응에 의해 형성되는 것이며, 충분히 도전성을 높일 수 있는 영역이다. 해당 금속 화합물 영역을 형성함으로써, 전기 저항을 충분히 저감하고 소자 특성을 향상시킬 수 있다. 또한, 금속 화합물 영역(1824)을 형성한 후에는 금속층(1822)을 제거한다.
다음으로, 금속 화합물 영역(1824)의 일부와 접하는 영역에, 전극(1826)을 형성한다(도 20b 참조). 전극(1826)은, 예를 들면 도전 재료를 포함하는 층을 형성한 후에, 해당 층을 선택적으로 에칭하는 것으로 형성된다. 도전 재료를 포함하는 층은 알루미늄이나 구리, 티타늄, 탄탈, 텅스텐 등의 금속 재료를 이용해서 형성할 수 있다. 또한, 다결정 실리콘 등의 반도체 재료를 이용하고, 도전 재료를 포함하는 층을 형성해도 된다. 형성 방법도 특별히 한정되지 않고, 증착법, CVD법, 스퍼터링법, 스핀코트법 등의 각종 성막 방법을 이용할 수 있다.
다음으로, 전술한 공정에 의해 형성된 각 구성을 피복하도록, 절연층(1828)을 형성한다(도 20c 참조). 절연층(1828)은, 산화실리콘, 산질화실리콘, 질화실리콘, 산화알루미늄 등의 무기 절연 재료를 포함하는 재료를 이용해서 형성할 수 있다. 특히, 절연층(1828)에 유전율이 낮은(low-k) 재료를 이용함으로써, 각종 전극이나 배선의 겹침에 기인하는 용량을 충분히 저감하는 것이 가능하게 되기 때문에 바람직하다. 또한, 절연층(1828)에는 이들 재료를 이용한 다공성의 절연층을 적용해도 된다． 다공성의 절연층에서는 밀도가 높은 절연층과 비교해서 유전율이 저하하기 때문에, 전극이나 배선에 기인하는 용량을 더욱 저감하는 것이 가능하다. 또한, 절연층(1828)은 폴리이미드, 아크릴 등의 유기 절연 재료를 이용해서 형성하는 것도 가능하다. 또한, 여기서는 절연층(1828)의 단층 구조로 하고 있지만, 본 발명의 일 양태는 이것에 한정되지 않는다. 2층 이상의 적층 구조로 해도 된다. 3층 구조로 하는 경우에는, 예를 들면 산화 질화실리콘층과, 질화 산화실리콘층과, 산화실리콘층의 적층 구조로 할 수 있다.
또한, 전극(1826)은, 절연층(1828)을 형성한 후에, 절연층(1828)에 금속 화합물 영역(1824)까지 도달하는 개구를 형성하고, 해당 개구를 매립하는 식으로 형성하는 것도 가능하다.
이 경우, 예를 들면, 개구를 포함하는 영역에 PVD법에 의해 타타늄막을 얇게 형성하고, CVD법에 의해 질화타타늄 막을 얇게 형성한 후에, 개구에 매립하도록 텅스텐 막을 형성하는 방법을 적용할 수 있다. 여기서, PVD법에 의해 형성되는 타타늄 막은, 피형성면의 산화막(자연산화막 등)을 환원하고, 하부 전극 등(여기에서는 금속 화합물 영역(1824))과의 접촉 저항을 저감시키는 기능을 갖는다. 또한, 그 후에 형성되는 질화타타늄 막은, 도전성 재료의 확산을 억제하는 배리어 기능을 갖춘다. 또한, 티타늄이나 질화티타늄 등에 의한 배리어 막을 형성한 후에, 도금법에 의해 구리 막을 형성해도 좋다.
이상에 의해, 반도체 재료를 포함하는 기판(1800)을 이용한 트랜지스터(1860)가 형성된다(도 20c 참조). 이러한 트랜지스터(1860)는 고속동작이 가능하다는 특징을 갖는다. 이 때문에, 해당 트랜지스터를 판독용의 트랜지스터로서 이용함으로써 정보의 판독을 고속으로 행할 수 있다．
그 후, 트랜지스터(1862) 및 용량 소자(1864)의 형성 전 처리로서 절연층(1828)에 CMP 처리를 실시하고, 게이트 전극(1810) 및 전극(1826)의 상면을 노출시킨다(도 20d 참조). 게이트 전극(1810) 및 전극(1826)의 상면을 노출시키는 처리로서는, CMP 처리 이외에 에칭 처리 등을 적용하는 것도 가능하지만, 트랜지스터(1862)의 특성을 향상시키기 위해, 절연층(1828)의 표면은 가능한 한 평탄하게 해 두는 것이 바람직하다.
또한, 상기의 각 공정의 전후로는, 전극이나 배선, 반도체층, 절연층 등을 형성하는 공정을 포함하고 있어도 좋다. 예를 들면, 배선의 구조로서 절연층 및 도전층의 적층 구조로 되는 다층 배선 구조를 채용하고, 고도로 집적화한 반도체 장치를 실현하는 것도 가능하다.
<상부의 트랜지스터의 제작 방법>
다음으로, 상부의 트랜지스터(1862) 및 용량 소자(1864)의 제작 방법에 대해서, 도 21a 내지 도 21d 및 도 22a와 도 22b를 참조하여 설명한다.
우선, 게이트 전극(1810), 전극(1826), 절연층(1828) 등 위에 산화물 반도체층을 형성하고, 해당 산화물 반도체층을 가공하고, 산화물 반도체층(1844)을 형성한다(도 21a 참조). 또한, 산화물 반도체층을 형성하기 전에, 게이트 전극(1810), 전극(1826), 절연층(1828) 위에, 베이스층으로 기능하는 절연층을 설치해도 좋다. 해당 절연층은, 스퍼터링법을 비롯한 PVD법이나 플라즈마 CVD법 등의 CVD법 등을 이용해서 형성할 수 있다.
산화물 반도체층에 이용하는 재료로서는, 적어도 Ｉｎ, Ｇａ, Ｓｎ 및 Ｚｎ으로부터 선택된 일종 이상의 원소를 함유한다. 예를 들면, 사원계 금속의 산화물인 Ｉｎ-Ｓｎ-Ｇａ-Ｚｎ-Ｏ계 산화물 반도체나, 삼원계 금속의 산화물인 Ｉｎ-Ｇａ-Ｚｎ-Ｏ계 산화물 반도체, Ｉｎ-Ｓｎ-Ｚｎ-Ｏ계 산화물 반도체, Ｉｎ-Ａｌ-Ｚｎ-Ｏ계 산화물 반도체, Ｓｎ-Ｇａ-Ｚｎ-Ｏ계 산화물 반도체, Ａｌ-Ｇａ-Ｚｎ-Ｏ계 산화물 반도체, Ｓｎ-Ａｌ-Ｚｎ-Ｏ계 산화물 반도체나, Ｉｎ-Ｈｆ-Ｚｎ-Ｏ계 산화물, Ｉｎ-Ｌａ-Ｚｎ-Ｏ계 산화물, Ｉｎ-Ｃｅ-Ｚｎ-Ｏ계 산화물, Ｉｎ-Ｐｒ-Ｚｎ-Ｏ계 산화물, Ｉｎ-Ｎｄ-Ｚｎ-Ｏ계 산화물, Ｉｎ-Ｓｍ-Ｚｎ-Ｏ계 산화물, Ｉｎ-Ｅｕ-Ｚｎ-Ｏ계 산화물, Ｉｎ-Ｇｄ-Ｚｎ-Ｏ계 산화물, Ｉｎ-Ｔｂ-Ｚｎ-Ｏ계 산화물, Ｉｎ-Ｄｙ-Ｚｎ-Ｏ계 산화물, Ｉｎ-Ｈｏ-Ｚｎ-Ｏ계 산화물, Ｉｎ-Ｅｒ-Ｚｎ-Ｏ계 산화물, Ｉｎ-Ｔｍ-Ｚｎ-Ｏ계 산화물, Ｉｎ-Ｙｂ-Ｚｎ-Ｏ계 산화물, Ｉｎ-Ｌｕ-Ｚｎ-Ｏ계 산화물이나, 이원계 금속의 산화물인 Ｉｎ-Ｚｎ-Ｏ계 산화물 반도체, Ｓｎ-Ｚｎ-Ｏ계 산화물 반도체, Ａｌ-Ｚｎ-Ｏ계 산화물 반도체, Ｚｎ-Ｍｇ-Ｏ계 산화물 반도체, Ｓｎ-Ｍｇ-Ｏ계 산화물 반도체, Ｉｎ-Ｍｇ-Ｏ계 산화물 반도체나, Ｉｎ-Ｇａ-Ｏ계의 재료, 일원계 금속의 산화물인 Ｉｎ-Ｏ계 산화물 반도체, Ｓｎ-Ｏ계 산화물 반도체, Ｚｎ-Ｏ계 산화물 반도체 등을 이용할 수 있다. 또한, 상기 산화물 반도체에 Ｉｎ과 Ｇａ와 Ｓｎ과 Ｚｎ 이외의 원소, 예를 들면 ＳｉＯ2를 포함시켜도 좋다.
예를 들면, Ｉｎ-Ｇａ-Ｚｎ-Ｏ계 산화물 반도체란, 인듐(Ｉｎ), 갈륨(Ｇａ), 아연(Ｚｎ)을 갖는 산화물 반도체라는 의미이며, 그 조성비는 상관없다.
또한, 산화물 반도체층은, 화학식ＩｎＭＯ3(ＺｎＯ)m (m>0)로 표기되는 박막을 이용할 수 있다. 여기서, M은, Ｚｎ, Ｇａ, Ａｌ, Ｍｎ 및 Ｃｏ로부터 선택된 하나 또는 복수의 금속 원소를 나타낸다. 예를 들면 M으로서, Ｇａ, Ｇａ 및 Ａｌ, Ｇａ 및 Ｍｎ,또는 Ｇａ 및 Ｃｏ 등이 있다.
또한, 산화물 반도체층의 두께는, 3nm 이상 30nm 이하로 하는 것이 바람직하다. 산화물 반도체층을 지나치게 두껍게 하면(예를 들면, 막 두께를 50nm 이상), 트랜지스터가 평시 온 상태로 되어버리는 우려가 있기 때문이다.
산화물 반도체층은, 수소, 물, 수산기 또는 수소화물 등의 불순물이 혼입하기 어려운 방법으로 제작하는 것이 바람직하다. 예를 들면, 스퍼터링법 등을 이용해서 제작할 수 있다.
본 실시 형태에서는, 산화물 반도체층을, Ｉｎ-Ｇａ-Ｚｎ-Ｏ계의 산화물 타깃을 이용해서 스퍼터링법에 의해 형성할 경우에 대해서 설명하지만, 기타 산화물 반도체로서 Ｉｎ-Ｚｎ-Ｏ계의 산화물 타깃을 이용해서 형성해도 된다．
Ｉｎ-Ｇａ-Ｚｎ-Ｏ계의 산화물 타깃으로서는, Ｉｎ:Ｇａ:Ｚｎ=1:x:y (x는 0 이상, y는 0. 5 이상 5 이하)의 조성식으로 나타내는 것을 이용하는 것이 적절하다. 예를 들면, Ｉｎ2O3:Ｇａ2O3:ＺｎＯ=1:1:2 [몰수비]의 조성비를 갖는 타깃 등을 이용할 수 있다. 또한，Ｉｎ2O3:Ｇａ2O3:ＺｎＯ=1:1:1 [몰수비]의 조성비를 갖는 타깃이나, Ｉｎ2O3:Ｇａ2O3:ＺｎＯ=1:1:4 [몰수비]의 조성비를 갖는 타깃이나, Ｉｎ2O3:Ｇａ2O3:ＺｎＯ=1:0:2 [몰수비]의 조성비를 갖는 타깃을 이용할 수도 있다.
또한, 산화물 반도체로서 Ｉｎ-Ｚｎ-Ｏ계의 재료를 이용할 경우, 이용하는 타깃의 조성비는, 원자수비로, Ｉｎ:Ｚｎ=50:1 내지 1:2(몰수비로 환산하면 Ｉｎ2O3:ＺｎＯ=25:1 내지 1:4), 바람직하게는 Ｉｎ:Ｚｎ=20:1 내지 1:1(몰수비로 환산하면 Ｉｎ2O3:ＺｎＯ=10:1 내지 1:2), 더욱 바람직하게는Ｉｎ:Ｚｎ=15:1 내지 1. 5:1(몰수비로 환산하면 Ｉｎ2O3:ＺｎＯ=15:2 내지 3:4)으로 한다. 예를 들면, Ｉｎ-Ｚｎ-Ｏ계 산화물 반도체의 형성에 이용하는 타깃은, 원자수비가 Ｉｎ:Ｚｎ:O=X:Y:Z 일 때, Z> 1. 5X+Y로 한다.
또한, 타깃 중의 금속 산화물의 상대 밀도는 80% 이상, 바람직하게는 95% 이상, 더욱 바람직하게는 99. 9% 이상이다. 상대 밀도가 높은 타깃을 이용함으로써, 치밀한 구조의 산화물 반도체층을 성막하는 것이 가능하다.
또한, 산화물 반도체층의 성막 분위기는, 불활성 분위기, 산화성 분위기, 또는 불활성 가스와 산화성 가스와의 혼합 분위기로 하는 것이 적절하다. 산화성 분위기란, 산소, 오존 또는 이산화질소 등의 산화성 가스를 주성분으로 하는 분위기이며, 물, 수소 등이 포함되지 않는 것이 바람직하다. 예를 들면, 열처리 장치에 도입하는 산소, 오존, 이산화질소의 순도는, 8N(99. 999999%)이상, 바람직하게는 9N(99. 9999999%)이상(즉, 불순물 농도가 1ｐｐｍ 이하, 바람직하게는 0. 1ｐｐｍ 미만)으로 한다. 산화성 분위기는, 산화성 가스를 불활성 가스와 혼합해서 이용해도 된다．그 경우, 산화성 가스가 적어도 10ｐｐｍ 이상 포함되는 것으로 한다. 또한, 불활성 분위기란, 질소, 희가스(헬륨, 네온, 아르곤, 크립톤, 크세논) 등의 불활성 가스를 주성분으로 하는 분위기이다. 예를 들면, 열처리 장치에 도입하는 불활성 가스의 순도는, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도가 1ｐｐｍ 이하, 바람직하게는 0.1ｐｐｍ 이하)로 한다. 구체적으로는, 산화성 가스 등의 반응성 가스를 10ｐｐｍ 미만으로 한다.
산화물 반도체층을 스퍼터링법에 의해 성막할 때는, 예를 들면 감압 상태로 유지된 처리실 내에 피처리물을 유지하고, 피처리물의 온도가 100도 이상 550도 미만, 바람직하게는 200도 이상 400도 이하로 되도록 피처리물을 가열한다. 또는, 산화물 반도체층의 성막 시의 피처리물의 온도는, 실온으로 해도 좋다. 그리고, 처리실 내의 수분을 제거하면서, 수소나 물 등이 제거된 스퍼터 가스를 도입하고, 상기 타깃을 이용해서 산화물 반도체층을 성막한다. 피처리물을 가열하면서 산화물 반도체층을 성막함으로써, 산화물 반도체층에 포함되는 수소나 물 등의 불순물을 저감할 수 있다. 또한, 스퍼터에 의한 손상을 경감할 수 있다. 처리실 내의 수분을 제거하기 위해서는, 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 예를 들면, 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프 등을 이용할 수 있다. 또한, 터보 펌프에 콜드 트랩을 가한 것을 이용해도 된다．크라이오 펌프 등을 이용해서 배기함으로써, 처리실로부터 수소나 물 등의 불순물을 제거할 수 있기 때문에, 산화물 반도체층 중의 불순물 농도를 저감할 수 있다.
산화물 반도체층을, 스퍼터링법을 이용해서 성막하는 경우에는, 예를 들면, 피처리물과 타깃 사이의 거리가 170mm, 압력이 0. 4Ｐａ, 직류(ＤＣ) 전력이 0. 5kW, 분위기가 산소(산소 100%) 분위기, 또는 아르곤(아르곤 100%) 분위기, 또는 산소와 아르곤의 혼합 분위기와 같은 조건을 적용할 수 있다. 또한, 펄스 직류(ＤＣ) 전원을 이용하면, 파티클(성막시 형성되는 분말형의 물질 등)을 저감할 수 있고, 막 두께 분포도 균일하게 되기 때문에 바람직하다. 산화물 반도체층의 두께는, 1nm 이상 50nm 이하, 바람직하게는 1nm 이상 30nm 이하, 보다 바람직하게는 1nm 이상 10 nm이하로 한다. 이러한 두께의 산화물 반도체층을 이용함으로써, 미세화에 수반하는 단채널 효과를 억제하는 것이 가능하다. 단, 적용하는 산화물 반도체 재료나, 반도체 장치의 용도 등에 의해 적절한 두께는 서로 다르기 때문에, 그 두께는 이용하는 재료나 용도 등에 따라서 선택할 수도 있다.
또한, 산화물 반도체층을 스퍼터링법에 의해 성막하기 전에는, 아르곤 가스를 도입해서 플라즈마를 발생시키는 역 스퍼터를 행하고, 성막 표면(예를 들면 절연층(1828)의 표면)의 부착물을 제거하는 것이 적절하다. 여기서, 역 스퍼터란, 통상적인 스퍼터에서는, 스퍼터 타깃에 이온을 충돌시키는 부분을, 반대로 처리 표면에 이온을 충돌시키는 것에 의해 그 표면을 개질하는 방법을 말한다. 처리 표면에 이온을 충돌시키는 방법으로서는, 아르곤 분위기하에서 처리 표면 측에 고주파 전압을 인가하고, 피처리물 부근에 플라즈마를 생성하는 방법 등이 있다. 또한, 아르곤 분위기 대신에 질소, 헬륨, 산소 등에 의한 분위기를 적용해도 좋다.
또한, 산화물 반도체층의 가공은, 원하는 형상의 마스크를 산화물 반도체층 위에 형성한 후, 해당 산화물 반도체층을 에칭함으로써 행할 수 있다. 전술한 마스크는 포토리소그래피 등의 방법을 이용해서 형성할 수 있다. 또는, 잉크제트법 등의 방법을 이용해서 마스크를 형성해도 된다． 또한, 산화물 반도체층의 에칭은 드라이 에칭으로도 웨트 에칭으로도 좋다. 물론, 이들을 조합해서 이용해도 된다.
전술한 바와 같이 성막된 산화물 반도체층(1844)은, 비단결정 구조를 취하는 경우가 있다. 여기서, 비단결정 구조란, 비정질 구조, 미결정(마이크로 크리스탈, 나노 크리스탈 등) 구조, 다결정 구조, 비정질 중에 미결정이나 다결정이 포함되는 구조, 비정질 구조의 표면에 미결정이나 다결정이 형성된 구조 등을 말한다.
다음으로, 산화물 반도체층(1844)을 성막하는 방법에 대해서 설명한다. 여기서 성막하는 산화물 반도체층(1844)은, ＣＡＡＣ-ＯＳ(C Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ)막으로 형성된다.
또한，ＣＡＡＣ-ＯＳ막은, 완전한 단결정도 아니고, 완전한 비정질도 아니다. ＣＡＡＣ-ＯＳ막은, 비정질상에 결정부 및 비정질부를 갖는 결정-비정질 혼상 구조의 산화물 반도체막이다.
ＣＡＡＣ-ＯＳ막은 단결정은 아니지만, 또한 비정질만으로 형성되어 있는 것도 아니다. 또한，ＣＡＡＣ-ＯＳ막은 결정화한 부분(결정 부분)을 포함하지만, 하나의 결정 부분과 다른 결정 부분의 경계를 명확하게 판별할 수 없는 것도 있다.
ＣＡＡＣ-ＯＳ막을 구성하는 산소의 일부는 질소로 치환되어도 좋다. 또한, ＣＡＡＣ-ＯＳ막을 구성하는 개개의 결정 부분의 ｃ축은 일정한 방향(예를 들면, ＣＡＡＣ-ＯＳ막을 지지하는 기판면이나 ＣＡＡＣ-ＯＳ막의 표면이나 막면, 계면 등에 수직한 방향)으로 갖추어져 있어도 좋다. 혹은, ＣＡＡＣ-ＯＳ막을 구성하는 개개의 결정 부분의 ａｂ면의 법선은 일정한 방향(예를 들면, 기판면, 표면, 막면, 계면 등에 수직한 방향)을 향하고 있어도 좋다.
ＣＡＡＣ-ＯＳ막은, 그 조성 등에 따라서, 도체이거나, 반도체이거나 절연체이거나 한다. 또한, 그 조성 등에 따라서, 가시광에 대하여 투명하거나 불투명하거나 한다. 또한, 산화물 반도체층(1844)에 이용되는 ＣＡＡＣ-ＯＳ막은 반도체라고 한다.
이러한 ＣＡＡＣ-ＯＳ막의 예로서, 막 형상으로 형성되고, 막 표면, 기판면,또는 계면에 수직한 방향으로부터 관찰하면 삼각형, 또는 6각형의 원자 배열이 인정되고, 또한 그 막 단면을 관찰하면 금속원자, 또는 금속원자와 산소원자 (혹은 질소원자)의 층 형상 배열이 인정되는 재료를 들 수도 있다.
산화물 반도체층(1844)을 절연층(1828) 위로 스퍼터링법, 분자선 에피탁시법, 원자층 퇴적법 또는 펄스 레이저 증착법에 의해 성막한다. 또한, 성막 시에 피처리물을 가열함으로써, 비정질 영역에 대하여 결정 영역이 차지하는 비율이 많은 산화물 반도체층(1844)으로 할 수 있다. 예를 들면, 기판 온도를 150도 이상 450도 이하로 하면 된다．바람직하게는, 기판 온도를 200도 이상 350도 이하로 한다. 이렇게 기판 온도를 높이는 것에 의해, 산화물 반도체층(1844)을 보다 결정화시킬 수 있다.
다음으로, 산화물 반도체층(1844)을 성막한 후에, 제1 열처리를 행해도 된다．제1 열처리를 행함으로써, 보다 비정질 영역에 대하여 결정 영역의 비율이 많은 산화물 반도체층(1844)으로 할 수 있다. 제1 열처리는, 예를 들면 200도 이상 기판의 왜곡점 미만으로 행하면 좋다. 바람직하게는, 250도 이상 450도 이하로 한다. 분위기는 한정되지 않지만, 산화성 분위기, 불활성 분위기 또는 감압 분위기에서 행한다. 처리 시간은 3분 내지 24시간으로 한다. 처리 시간을 길게 한 만큼 비정질 영역에 대하여 결정 영역의 비율이 많은 산화물 반도체층(1844)을 형성할 수 있지만, 24시간을 초과하는 열처리는 생산성의 저하를 초래하기 때문에 바람직하지 못하다. 또한, 산화물 반도체층(1844)을 성막한 후에, 제1 열처리를 행함으로써, 산화물 반도체층(1844) 중의 과잉 수소(물이나 수산기를 포함함)를 제거하고, 산화물 반도체층(1844)의 구조를 갖추고, 에너지 갭 중의 결함준위를 저감할 수 있다.
열처리 장치는 전기로에 한정되지 않고, 가열된 가스 등의 매체로부터의 열전도 또는 열복사에 의해, 피처리물을 가열하는 장치를 이용해도 된다．예를 들면, ＧＲＴＡ(Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ) 장치, ＬＲＴＡ(Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ) 장치 등의 ＲＴＡ(Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ) 장치를 이용할 수 있다. ＬＲＴＡ 장치는, 할로겐 램프, 메탈 할로겐 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해 피처리물을 가열하는 장치다. ＧＲＴＡ 장치는, 고온의 가스를 이용해서 열처리를 행하는 장치다. 가스로서는, 아르곤 등의 희가스, 또는 질소와 같은 열처리에 의해 피처리물과 반응하지 않는 불활성 기체가 이용된다.
예를 들면, 제1 열처리로서, 가열된 불활성 분위기 속에 피처리물을 투입하고, 몇 분간 가열한 후, 해당 불활성 분위기로부터 피처리물을 취출하는 ＧＲＴＡ 처리를 행해도 된다．ＧＲＴＡ 처리를 이용하면 단시간의 고온 열처리가 가능하게 된다．또한, 피처리물의 내열 온도를 초과하는 온도 조건이어도 적용이 가능하게 된다．또한, 처리 중에 불활성 가스를, 산소를 포함하는 가스로 절환해도 좋다. 산소를 포함하는 분위기에 있어서 제1 열처리를 행함으로써, 산소 결손에 기인하는 에너지 갭 중의 결함준위를 저감할 수 있기 때문이다.
어떻든 간에, 제1 열처리를 행함으로써 불순물을 저감하고, ｉ형 (진성 반도체) 또는 ｉ형에 매우 가까운 산화물 반도체층(1844)을 형성할 수 있다. 또한, 비정질 영역에 대하여 결정 영역의 비율이 많은 산화물 반도체층(1844)을 형성할 수 있다. 이러한 산화물 반도체층(1844)을 이용함으로써, 매우 우수한 특성의 트랜지스터를 실현할 수 있다.
다음으로, 산화물 반도체층(1844) 등 위에, 소스 전극 및 드레인 전극(이것과 동일한 층으로 형성되는 배선을 포함함)을 형성하기 위한 도전층을 형성하고, 해당 도전층을 가공하고, 소스 전극 또는 드레인 전극(1842a), 소스 전극 또는 드레인 전극(1842b)을 형성한다(도 21b 참조).
도전층은, PVD법이나 CVD법을 이용해서 형성할 수 있다. 또한, 도전층의 재료로서는, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐으로부터 선택된 원소나, 상술한 원소를 성분으로 하는 합금 등을 이용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐의 어느 것, 또는 이것들을 복수 조합한 재료를 이용해도 된다．
도전층은, 단층 구조이어도 좋고 2층 이상의 적층 구조로서도 좋다. 예를 들면, 타타늄막이나 질화타타늄막의 단층 구조, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 타타늄막이 적층된 2층 구조, 질화타타늄막 위에 타타늄막이 적층된 2층 구조, 타타늄막과 알루미늄막과 타타늄막이 적층된 3층 구조 등을 들 수 있다. 또한, 도전층을 타타늄막이나 질화타타늄막의 단층 구조로 하는 경우에는, 테이퍼 형상을 갖는 소스 전극 또는 드레인 전극(1842a), 및 소스 전극 또는 드레인 전극(1842b)으로의 가공이 용이하다는 장점이 있다.
또한, 도전층은 도전성의 금속 산화물을 이용해서 형성해도 된다． 도전성의 금속 산화물로서는 산화인듐(Ｉｎ2O3), 산화주석(ＳｎＯ2), 산화아연(ＺｎＯ), 산화인듐 산화주석(Ｉｎ2O3-ＳｎＯ2, ＩＴＯ로 약기하는 경우가 있음), 산화인듐 산화아연(Ｉｎ2O3-ＺｎＯ), 또는 이들의 금속 산화물 재료에 실리콘 혹은 산화실리콘을 함유시킨 것을 이용할 수 있다.
도전층의 에칭은, 형성되는 소스 전극 또는 드레인 전극(1842a), 및 소스 전극 또는 드레인 전극(1842b)의 단부가 테이퍼 형상으로 되도록 행하는 것이 바람직하다. 여기서, 테이퍼 각은, 예를 들면 30° 이상 60° 이하인 것이 바람직하다. 소스 전극 또는 드레인 전극(1842a), 소스 전극 또는 드레인 전극(1842b)의 단부를 테이퍼 형상으로 되도록 에칭함으로써, 뒤에 형성되는 게이트 절연층(1846)의 피복성을 향상하고 단 끊김을 방지할 수 있다.
상부의 트랜지스터의 채널 길이(L)는, 소스 전극 또는 드레인 전극(1842a), 및 소스 전극 또는 드레인 전극(1842b)의 하단부 간격에 의해 결정된다. 또한, 채널 길이(L)가 25nm 미만인 트랜지스터를 형성할 경우에 이용하는 마스크 형성의 노광을 행할 때는, 수 nm 내지 수 10nm로 파장이 짧은 초자외선(Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ)을 이용하는 것이 바람직하다. 초자외선에 의한 노광은, 해상도가 높고 초점 심도도 크다. 따라서, 뒤에 형성되는 트랜지스터의 채널 길이(L)를, 10nm 이상 1000nm(1μｍ) 이하로 하는 것도 가능해서, 회로의 동작 속도를 높이는 것이 가능하다. 또한, 미세화에 의해 반도체 장치의 소비 전력을 저감하는 것도 가능하다.
다음으로, 소스 전극 또는 드레인 전극(1842a, 1842b)을 덮고 , 또한 산화물 반도체층(1844)의 일부와 접하도록 게이트 절연층(1846)을 형성한다(도 21c 참조).
게이트 절연층(1846)은, CVD법이나 스퍼터링법 등을 이용해서 형성할 수 있다. 또한, 게이트 절연층(1846)은, 산화실리콘, 질화실리콘, 산질화실리콘 등의 재료를 이용해서 형성한다. 또한, 게이트 절연층(1846)은, 13족 원소 및 산소를 포함하는 재료를 이용해서 형성할 수도 있다. 13족 원소 및 산소를 포함하는 재료로서는, 예를 들면 산화갈륨, 산화알루미늄, 산화알루미늄 갈륨 등을 이용할 수 있다. 또한, 산화탄탈, 산화하프늄, 산화이트륨, 하프늄 실리케이트(ＨｆＳｉｘＯｙ(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(ＨｆＳｉｘＯｙ(x>0, y>0)), 질소가 첨가된 하프늄 알루미네이트(ＨｆＡｌｘＯｙ(x>0, y>0)) 등을 포함하도록 형성해도 좋다. 게이트 절연층(1846)은 단층 구조로서도 좋고, 상기의 재료를 조합해서 적층 구조로 해도 된다．또한, 그 두께는 특별히 한정되지 않지만, 반도체 장치를 미세화하는 경우에는, 트랜지스터의 동작을 확보하기 위해 얇게 하는 것이 바람직하다. 예를 들면, 산화실리콘을 이용할 경우에는, 1nm 이상 100nm 이하, 바람직하게는 10nm 이상 50nm 이하로 할 수 있다.
게이트 절연층(1846)은, 수소, 물 등의 불순물을 혼입시키지 않는 방법을 이용해서 성막하는 것이 바람직하다. 게이트 절연층(1846)에 수소, 물 등의 불순물이 포함되면, 뒤에 형성되는 산화물 반도체막에 수소, 물 등의 불순물의 침입이나, 수소, 물 등의 불순물에 의한 산화물 반도체막 중의 산소의 인출 등에 의해 산화물 반도체막의 백 채널이 저저항화(ｎ형화) 해버려, 기생 채널이 형성되는 우려가 있기 때문이다. 따라서, 게이트 절연층(1846)은 될 수 있는 한, 수소, 물 등의 불순물이 포함되지 않도록 제작하는 것이 바람직하다. 예를 들면, 스퍼터링법에 의해 성막하는 것이 바람직하다. 성막할 때에 이용하는 스퍼터 가스로서는, 수소, 물 등의 불순물이 제거된 고순도 가스를 이용하는 것이 바람직하다.
또한, 산화물 반도체층(1844)에 이용되는 산화물 반도체 재료에는, 13족 원소를 포함하는 것이 많다. 이 때문에, 13족 원소 및 산소를 포함하는 재료를 이용하여 산화물 반도체층(1844)과 접하는 게이트 절연층(1846)을 형성할 경우에는, 산화물 반도체층(1844)과의 계면 상태를 양호하게 유지할 수 있다. 이것은, 13족 원소 및 산소를 포함하는 재료와 산화물 반도체 재료의 성질이 잘 맞기 때문이다．예를 들면, 산화물 반도체층(1844)과 산화갈륨을 이용한 게이트 절연층(1846)을 접해서 설치함으로써, 산화물 반도체층(1844)과 게이트 절연층(1846)과의 계면에 있어서의 수소의 파일 업을 저감할 수 있다. 또한, 게이트 절연층(1846)으로서 산화알루미늄을 이용하는 경우에는, 물을 투과시키기 어렵다고 하는 특성을 갖고 있기 때문에, 해당 재료를 이용하는 것은 산화물 반도체층(1844)의 물의 침입 방지라는 점에 있어서도 바람직하다.
전술한 바와 같이, 게이트 절연층을 얇게 하면, 터널 효과 등에 기인하는 게이트 리크가 문제된다．게이트 리크의 문제를 해소하기 위해서는, 게이트 절연층(1846)에, 산화하프늄, 산화탄탈, 산화이트륨, 하프늄 실리케이트(ＨｆＳｉｘＯｙ(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(ＨｆＳｉｘＯｙ(x>0, y>0)), 질소가 첨가된 하프늄알루미네이트(ＨｆＡｌｘＯｙ(x>0, y>0)) 등의 고유전율(ｈｉｇｈ-k) 재료를 이용하면 좋다. ｈｉｇｈ-k 재료를 게이트 절연층(1846)에 이용함으로써, 전기적 특성을 확보하면서 게이트 리크를 억제하기 위해 막 두께를 크게 하는 것이 가능하게 된다. 또한，ｈｉｇｈ-k 재료를 포함하는 막과, 산화실리콘, 질화실리콘, 산화 질화실리콘, 질화 산화실리콘, 산화알루미늄 등 중 어느 하나를 포함하는 막과의 적층 구조로서도 좋다.
또한, 게이트 절연층(1846)은, 산소가 화학양론적 조성비보다도 많이 포함되는 것이 바람직하다. 예를 들면, 게이트 절연층(1846)으로서 산화갈륨을 이용하는 경우, 화학양론적 조성비는 Ｇａ2O3 +α(0<α<1)으로 나타낼 수 있다. 또한, 산화알루미늄을 이용하는 경우에는, Ａｌ2O3 +α(0<α<1)로 나타낼 수 있다. 또한, 산화갈륨 알루미늄을 이용하는 경우에는, ＧａxＡｌ2-xＯ3+α(0<x<2, 0<α<1)로 나타낼 수 있다.
또한, 산화물 반도체층의 성막 후, 산화물 반도체층(1844)의 형성 후, 또는 게이트 절연층(1846)의 형성 후 중 어느 하나에 있어서, 산소 도프 처리를 행해도 된다．산소 도프란, 산소(적어도 산소 래디컬, 산소원자, 산소 이온 중 어느 하나를 포함함)를 벌크에 첨가하는 것을 말한다. 또한, 해당 「벌크」라는 용어는, 산소를 박막 표면뿐만 아니라 박막 내부에 첨가하는 것을 명확히 하는 취지에서 이용한다. 또한, 「산소 도프」에는, 플라즈마화한 산소를 벌크에 첨가하는 「산소 플라즈마 도프」가 포함된다. 산소 도프 처리를 행함으로써, 산화물 반도체층이나 게이트 절연층에 포함되는 산소를 화학양론적 조성비보다 많게 할 수 있다.
산소 도프 처리는, ＩＣＰ(Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ:유도 결합형 플라즈마) 방식을 이용하고, 마이크로파(예를 들면, 주파수 2. 45ＧＨｚ)에 의해 여기된 산소 플라즈마를 이용해서 행하는 것이 바람직하다.
게이트 절연층(1846)의 형성 후에는, 불활성 가스 분위기 하, 또는 산소 분위기 하에서 제2 열처리를 행하는 것이 바람직하다. 열처리의 온도는, 200도 이상 450도 이하, 바람직하게는 250도 이상 350도 이하이다. 예를 들면, 질소 분위기 하에서 250도, 1시간 열처리를 행하면 좋다. 제2 열처리를 행함으로써 트랜지스터의 전기적 특성의 변동을 경감할 수 있다. 또한, 게이트 절연층(1846)이 산소를 포함할 경우, 산화물 반도체층(1844)에 산소를 공급하고, 해당 산화물 반도체층(1844)의 산소결손을 보충하고, ｉ형(진성 반도체) 또는 ｉ형에 매우 가까운 산화물 반도체층을 형성할 수도 있다.
또한, 본 실시 형태에서는 게이트 절연층(1846)의 형성 후에 제2 열처리를 행하고 있지만, 제2 열처리의 타이밍은 이것에 한정되지 않는다. 예를 들면, 게이트 전극의 형성 후에 제2 열처리를 행하여도 좋다. 또한, 제1 열처리에 이어서 제2 열처리를 행하여도 좋고, 제1 열처리에 제2 열처리를 겸해도 좋고, 제2 열처리에 제1 열처리를 겸해도 된다．
전술한 바와 같이, 제1 열처리와 제2 열처리의 적어도 한쪽을 적용함으로써, 산화물 반도체층(1844)을 그 수소원자를 포함하는 물질이 극력 포함되지 않도록 고순도화할 수 있다.
다음으로, 게이트 전극(이것과 동일한 층에서 형성되는 배선을 포함함)을 형성하기 위한 도전층을 형성하고, 해당 도전층을 가공하고, 게이트 전극 (1848a) 및 도전층(1848b)을 형성한다(도 21d 참조).
게이트 전극(1848a) 및 도전층(1848b)은, 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 이용해서 형성할 수 있다. 또한, 게이트 전극(1848a) 및 도전층(1848b)은 단층 구조도 좋고 적층 구조로 해도 된다．
다음으로, 게이트 절연층(1846), 게이트 전극(1848a) 및 도전층 (1848b) 위에, 절연층(1850) 및 절연층(1852)을 형성한다(도 22a 참조). 절연층(1850) 및 절연층(1852)은, PVD법이나 CVD법 등을 이용해서 형성할 수 있다. 또한, 산화실리콘, 산질화실리콘, 질화실리콘, 산화하프늄, 산화갈륨, 산화알루미늄, 산화갈륨 알루미늄 등의 무기 절연 재료를 포함하는 재료를 이용해서 형성할 수 있다. 또한, 절연층(1850) 및 절연층(1852)에는, 유전율이 낮은 재료나 유전율이 낮은 구조(다공성의 구조 등)를 이용하는 것이 바람직하다. 절연층(1850) 및 절연층(1852)의 유전율을 낮게 함으로써, 배선이나 전극 등의 사이에 생기는 용량을 저감하고, 동작의 고속화를 도모할 수 있기 때문이다. 또한, 본 실시 형태에서는 절연층(1850) 및 절연층(1852)의 단층 구조로 하고 있지만, 본 발명의 일 양태는 이것에 한정되지 않고, 2층 이상의 적층 구조로 해도 된다．
다음으로, 게이트 절연층(1846), 절연층(1850) 및 절연층(1852)에, 소스 전극 또는 드레인 전극(1842b)까지 도달하는 개구(1853)를 형성한다. 그 후, 개구(1853)에 소스 전극 또는 드레인 전극(1842b)과 접하는 전극(1854)을 형성하고, 절연층(1852) 위에 전극(1854)에 접하는 배선(1856)을 형성한다(도 22b 참조). 또한, 해당 개구의 형성은, 마스크 등을 이용한 선택적인 에칭에 의해 행해진다.
전극(1854)은, 예를 들면 개구(1853)을 포함하는 영역에 PVD법이나 CVD법 등을 이용해서 도전층을 형성한 후, 에칭 처리나 CMP 처리와 같은 방법을 이용하여 상기 도전층의 일부를 제거함으로써 형성할 수 있다.
보다 구체적으로는, 예를 들면 개구(1853)을 포함하는 영역에 PVD법에 의해 타타늄막을 얇게 형성하고, CVD법에 의해 질화타타늄막을 얇게 형성한 후에, 개구(1853)에 매립되도록 텅스텐 막을 형성하는 방법을 적용할 수 있다. 여기서, PVD법에 의해 형성되는 타타늄막은, 피형성면의 산화막(자연 산화막 등)을 환원하고, 하부 전극 등(여기에서는 소스 전극 또는 드레인 전극(1842b))과의 접촉 저항을 저감시키는 기능을 갖는다. 또한, 그 후에 형성되는 질화타타늄막은, 도전성 재료의 확산을 억제하는 배리어 기능을 갖는다. 또한, 티타늄이나 질화티타늄 등에 의한 배리어 막을 형성한 후에, 도금법에 의해 구리막을 형성해도 좋다.
또한, 상기 도전층의 일부를 제거해서 전극(1854)을 형성할 때는, 그 표면이 평탄하게 되도록 가공하는 것이 바람직하다. 예를 들면, 개구(1853)을 포함하는 영역에 타타늄막이나 질화타타늄막을 얇게 형성한 후에, 개구(1853)에 매립하도록 텅스텐 막을 형성할 경우에는, 그 후의 CMP 처리에 의해 불필요한 텅스텐, 티타늄, 질화티타늄 등을 제거함과 함께, 그 표면의 평탄성을 향상시킬 수 있다. 이렇게, 전극(1854)을 포함하는 표면을 평탄화함으로써, 후의 공정에 있어서 양호한 전극, 배선, 절연층, 반도체층 등을 형성하는 것이 가능하게 된다．
배선(1856)은, 스퍼터법을 비롯한 PVD법이나, 플라즈마 CVD법 등의 CVD법을 이용해서 도전층을 형성한 후, 해당 도전층을 패터닝함으로써 형성된다. 또한, 도전층의 재료로서는, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐으로부터 선택된 원소나, 상술한 원소를 성분으로 하는 합금 등을 이용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐 중 어느 것, 또는 이들을 복수 조합한 재료를 이용해도 된다．상세한 것은, 소스 전극 또는 드레인 전극(1842a, 1842b) 등과 마찬가지이다.
이상에 의해, 트랜지스터(1860), 트랜지스터(1862), 및 용량 소자(1864)를 포함하는 반도체 장치가 완성된다(도 22b 참조).
또한, 산화물 반도체층(1844)과 소스 전극 또는 드레인 전극(1842a), 소스 전극 또는 드레인 전극(1842b) 사이에, 소스 영역 및 드레인 영역으로서 기능하는 산화물 도전층을 버퍼층으로서 설치하여도 된다．도 21d의 트랜지스터(1862)에 산화물 도전층을 설치한 트랜지스터(2341, 2342)를 도 23a 및 도 23b에 도시한다.
도 23a와 도 23b의 트랜지스터(2341, 2342)는, 산화물 반도체층(1844)과 소스 전극 또는 드레인 전극(1842a), 소스 전극 또는 드레인 전극 (1842b) 사이에, 소스 영역 및 드레인 영역으로서 기능하는 산화물 도전층(2304a, 2304b)이 형성되어 있다. 도 23a와 도 23b의 트랜지스터(2341, 2342)은 제작 공정에 의해 산화물 도전층(2304a, 2304b)의 형상이 다른 예이다.
도 23a의 트랜지스터(2341)에서는, 산화물 반도체막과 산화물 도전막의 적층을 형성하고, 산화물 반도체막과 산화물 도전막의 적층을 같은 포토리소그래피 공정에 의해 형상을 가공해서 섬 형상의 산화물 반도체층(1844)과 산화물도전막을 형성한다. 산화물 반도체층(1844) 및 산화물 도전막 위에 소스 전극 또는 드레인 전극(1842a), 소스 전극 또는 드레인 전극(1842b)을 형성한 후, 소스 전극 또는 드레인 전극(1842a), 소스 전극 또는 드레인 전극(1842b)을 마스크로 하여 섬 형상의 산화물 도전막을 에칭하고, 소스 영역 및 드레인 영역으로 이루어지는 산화물 도전층(2304a, 2304b)을 형성한다.
도 23b의 트랜지스터(2342)에서는, 산화물 반도체층(1844) 위에 산화물 도전막을 형성하고, 그 위에 금속 도전막을 형성하고, 산화물 도전막 및 금속 도전막을 같은 포토리소그래피 공정에 의해 가공하고, 소스 영역 및 드레인 영역으로 이루어지는 산화물 도전층(2304a, 2304b), 소스 전극 또는 드레인 전극 (1842a), 소스 전극 또는 드레인 전극(1842b)을 형성한다.
또한, 산화물 도전층의 형상을 가공하기 위한 에칭 처리 시, 산화물 반도체층이 과잉으로 에칭되지 않도록, 에칭 조건(에칭재의 종류, 농도, 에칭 시간 등)을 적절히 조정한다.
산화물 도전층(2304a, 2304b)의 성막 방법은, 스퍼터링법이나 진공 증착법(전자빔 증착법 등)이나, 아크 방전 이온 플래팅법이나, 스프레이법을 이용한다. 산화물 도전층의 재료로서는, 산화아연, 산화아연 알루미늄, 산질화아연 알루미늄, 산화아연 갈륨, 산화규소를 포함하는 인듐 주석산화물(ＩＴＳＯ) 등을 적용할 수 있다. 또한, 상기 재료에 산화규소를 포함시켜도 좋다.
소스 영역 및 드레인 영역으로서, 산화물 도전층을 산화물 반도체층(1844)과 소스 전극 또는 드레인 전극(1842a), 소스 전극 또는 드레인 전극(1842b) 사이에 설치함으로써, 소스 영역 및 드레인 영역의 저저항화를 도모할 수 있고, 트랜지스터(2341, 2342)가 고속동작을 할 수 있다.
또한, 산화물 반도체층(1844), 산화물도전층(2304a, 2304b), 소스 전극 또는 드레인 전극(1842a, 1842b)을 구성으로 함으로써, 트랜지스터(2341, 2342)의 내압을 향상시킬 수 있다.
산화물 반도체층을 이용한 트랜지스터의 제작 공정은, 고온 처리를 필요로 하지 않고, 하부의 트랜지스터 등, 다른 디바이스나 배선에 영향을 주지 않고 제작할 수 있다. 또한, 산화물 반도체층을 이용한 트랜지스터의 제작 공정은, 산화물 반도체 이외의 반도체 재료(예를 들면, 실리콘)를 이용한 트랜지스터에 비교해서 제작 공정이 적다.
이상, 본 실시 형태에 나타내는 구성, 방법 등은, 다른 실시 형태에 나타내는 구성, 방법 등과 적절히 조합해서 이용할 수 있다.
(실시 형태 6)
본 실시 형태에서는, 전술한 실시 형태에서 설명한 반도체 장치를 전자 기기에 적용하는 경우에 대해, 도 24a 내지 도 24f를 이용하여 설명한다. 본 실시 형태에서는, 컴퓨터, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대 정보 단말기(휴대형 게임기, 음향재생 장치 등도 포함한다), 디지털 카메라, 디지털 비디오 카메라, 전자 페이퍼, 텔레비전 장치(텔레비전 또는 텔레비전 수신기라고도 함) 등의 전자 기기에, 전술한 반도체 장치를 적용할 경우에 대해서 설명한다.
도 24a는, 노트형의 퍼스널 컴퓨터이며, 케이스(2401), 케이스(2402), 표시부(2403), 키보드(2404) 등에 의해 구성되어 있다. 케이스(2401)와 케이스(2402)의 적어도 하나에는, 앞의 실시 형태에 나타내는 반도체 장치가 설치되어 있다. 그 때문에, 정보의 기입 및 판독이 고속으로 되고, 장기간의 기억 유지가 가능하며, 또한 소비 전력이 충분히 저감된 노트형의 퍼스널 컴퓨터가 실현된다.
도 24b는, 휴대 정보 단말기(ＰＤＡ)이며, 본체(2411)에는, 표시부(2413)와, 외부 인터페이스(2415)와, 조작 버튼(2414) 등이 설치되어 있다. 또한, 휴대 정보 단말기를 조작하는 스타일러스(2412) 등을 구비하고 있다. 본체 (2411) 내에는, 앞의 실시 형태에 나타내는 반도체 장치가 설치되어 있다. 그 때문에, 정보의 기입 및 판독이 고속으로 되고, 장기간의 기억 유지가 가능하며, 또한 소비 전력이 충분히 저감된 휴대 정보 단말기가 실현된다.
도 24c는, 전자 페이퍼를 실장한 전자서적(2420)이며, 케이스(2421)와 케이스(2423), 2개의 케이스로 구성되어 있다. 케이스(2421) 및 케이스(2423)에는, 각각 표시부(2425) 및 표시부(2427)가 설치되어 있다. 케이스(2421)와 케이스(2423)은 축부(2437)에 의해 접속되어 있고, 해당 축부(2437)를 축으로 해서 개폐 동작을 행하는 것을 할 수 있다. 또한, 케이스(2421)는, 전원(2431), 조작 키(2433), 스피커(2435) 등을 구비하고 있다. 케이스(2421), 케이스(2423)의 적어도 하나에는, 앞의 실시 형태에 나타내는 반도체 장치가 설치되어 있다. 그 때문에, 정보의 기입 및 판독이 고속으로 되고, 장기간의 기억 유지가 가능하며, 또한 소비 전력이 충분히 저감된 전자서적이 실현된다.
도 24d는, 휴대 전화기이며, 케이스(2440)와 케이스(2441), 2개의 케이스로 구성되어 있다. 또한, 케이스(2440)와 케이스(2441)는, 슬라이드하고 도 24d와 같이 전개된 상태로부터 중첩한 상태로 할 수 있어서, 휴대에 알맞은 소형화가 가능하다. 또한, 케이스(2441)는, 표시 패널(2442), 스피커(2443), 마이크로폰(2444), 조작 키(2445), 포인팅 디바이스(2446), 카메라용 렌즈(2447), 외부 접속 단자(2448) 등을 구비하고 있다. 또한, 케이스(2440)는, 휴대 전화기의 충전을 행하는 태양 전지 셀(2449), 외부 메모리 슬롯(2450) 등을 구비하고 있다. 또한, 안테나는 케이스(2441)에 내장되어 있다. 케이스(2440)와 케이스(2441)의 적어도 하나에는, 앞의 실시 형태에 나타내는 반도체 장치가 설치되어 있다. 그 때문에, 정보의 기입 및 판독이 고속으로 되고, 장기간의 기억 유지가 가능하며, 또한 소비 전력이 충분히 저감된 휴대 전화기가 실현된다.
도 24e는, 디지털 카메라이며, 본체(2461), 표시부(2467), 접안부(2463), 조작 스위치(2464), 표시부(2465), 배터리(2466) 등으로 구성되어 있다. 본체(2461) 내에는 앞의 실시 형태에 나타내는 반도체 장치가 설치되어 있다. 그 때문에, 정보의 기입 및 판독이 고속으로 되고, 장기간의 기억 유지가 가능하며, 또한 소비 전력이 충분히 저감된 디지털 카메라가 실현된다.
도 24f는, 텔레비전 장치(2470)이며, 케이스(2471), 표시부 (2473), 스탠드(2475) 등으로 구성되어 있다. 텔레비전 장치(2470)의 조작은, 케이스(2471)가 구비하는 스위치나 리모콘 조작기(2480)에 의해 행할 수 있다. 케이스(2471) 및 리모콘 조작기(2480)에는, 앞의 실시 형태에 나타내는 반도체 장치가 탑재되어 있다. 그 때문에, 정보의 기입 및 판독이 고속으로 되고, 장기간의 기억 유지가 가능하며, 또한 소비 전력이 충분히 저감된 텔레비전 장치가 실현된다.
이상과 같이, 본 실시 형태에 나타내는 전자 기기에는, 앞의 실시 형태에 따른 반도체 장치가 탑재되어 있다. 이 때문에, 소비 전력을 저감한 전자 기기가 실현된다.
101 구동회로
102 메모리 셀
103 전위 생성 회로
104 기입 종료 검지 회로
111 기입 회로
112 데이터 버퍼
113 검증 회로
114 판독 회로
121 제1 신호선
122 제2 신호선
123 제3 신호선
601 구동 회로
602 메모리 셀
603 전위 생성 회로
604 기입 종료 검지 회로
611 기입 회로
612 데이터 버퍼
613 검증 회로
614 판독 회로
1600 트랜지스터
1602 트랜지스터
1603 트랜지스터
1604 용량 소자
1700 트랜지스터
1710 트랜지스터
1720 용량 소자
1730 선택 트랜지스터
1750 메모리 셀
1800 기판
1802 보호층
1804 반도체 영역
1806 소자 분리 절연층
1808 게이트 절연층
1810 게이트 전극
1816 채널 형성 영역
1820 불순물 영역
1822 금속층
1824 금속화합물 영역
1826 전극
1828 절연층
1842a 소스 전극 또는 드레인 전극
1842b 소스 전극 또는 드레인 전극
1844 산화물 반도체층
1846 게이트 절연층
1848 게이트 전극
1848a 게이트 전극
1848b 도전층
2304a 산화물 반도체층
2304b 산화물 반도체층
2341 트랜지스터
2342 트랜지스터
2401 케이스
2402 케이스
2403 표시부
2404 키보드
2411 본체
2412 스타일러스
2413 표시부
2414 조작 버튼
2415 외부 인터페이스
2420 전자서적
2421 케이스
2423 케이스
2425 표시부
2427 표시부
2431 전원
2433 조작 키
2435 스피커
2437 축부
2440 케이스
2441 케이스
2442 표시 패널
2443 스피커
2444 마이크로폰
2445 조작 키
2446 포인팅 디바이스
2447 카메라용 렌즈
2448 외부 접속 단자
2449 태양전지 셀
2450 외부 메모리 슬롯
2461 본체
2463 접안부
2464 조작 스위치
2465 표시부
2466 배터리
2467 표시부
2470 텔레비전 장치
2471 케이스
2473 표시부
2475 스탠드
2480 리모콘 조작기
102 메모리 셀
103 전위 생성 회로
104 기입 종료 검지 회로
111 기입 회로
112 데이터 버퍼
113 검증 회로
114 판독 회로
121 제1 신호선
122 제2 신호선
123 제3 신호선
601 구동 회로
602 메모리 셀
603 전위 생성 회로
604 기입 종료 검지 회로
611 기입 회로
612 데이터 버퍼
613 검증 회로
614 판독 회로
1600 트랜지스터
1602 트랜지스터
1603 트랜지스터
1604 용량 소자
1700 트랜지스터
1710 트랜지스터
1720 용량 소자
1730 선택 트랜지스터
1750 메모리 셀
1800 기판
1802 보호층
1804 반도체 영역
1806 소자 분리 절연층
1808 게이트 절연층
1810 게이트 전극
1816 채널 형성 영역
1820 불순물 영역
1822 금속층
1824 금속화합물 영역
1826 전극
1828 절연층
1842a 소스 전극 또는 드레인 전극
1842b 소스 전극 또는 드레인 전극
1844 산화물 반도체층
1846 게이트 절연층
1848 게이트 전극
1848a 게이트 전극
1848b 도전층
2304a 산화물 반도체층
2304b 산화물 반도체층
2341 트랜지스터
2342 트랜지스터
2401 케이스
2402 케이스
2403 표시부
2404 키보드
2411 본체
2412 스타일러스
2413 표시부
2414 조작 버튼
2415 외부 인터페이스
2420 전자서적
2421 케이스
2423 케이스
2425 표시부
2427 표시부
2431 전원
2433 조작 키
2435 스피커
2437 축부
2440 케이스
2441 케이스
2442 표시 패널
2443 스피커
2444 마이크로폰
2445 조작 키
2446 포인팅 디바이스
2447 카메라용 렌즈
2448 외부 접속 단자
2449 태양전지 셀
2450 외부 메모리 슬롯
2461 본체
2463 접안부
2464 조작 스위치
2465 표시부
2466 배터리
2467 표시부
2470 텔레비전 장치
2471 케이스
2473 표시부
2475 스탠드
2480 리모콘 조작기
Claims (19)
- 반도체 장치로서,
메모리 셀;
전위 생성 회로;
데이터 버퍼;
기입 회로;
판독 회로; 및
검증 회로를 포함하고,
상기 전위 생성 회로는 제1 전위와 제2 전위를 생성하고,
상기 데이터 버퍼는 제1 데이터를 기억하고,
상기 기입 회로는 상기 제1 전위를 상기 메모리 셀에 공급하여 제2 데이터를 상기 메모리 셀에 기입하고,
상기 판독 회로는 상기 메모리 셀로부터 상기 제2 데이터를 판독하고,
상기 검증 회로는 상기 판독 회로에 의해 판독된 상기 제2 데이터가 상기 데이터 버퍼에 의해 기억된 상기 제1 데이터와 일치하는지 여부를 검증하고,
상기 기입 회로는, 상기 판독 회로에 의해 판독된 상기 제2 데이터가 상기 데이터 버퍼에 의해 기억된 상기 제1 데이터와 일치하지 않는 경우에 상기 제2 전위를 상기 메모리 셀에 공급하여 제3 데이터를 상기 메모리 셀에 기입하는, 반도체 장치. - 제1항에 있어서,
상기 제1 전위와 상기 제2 전위는 서로 다른, 반도체 장치. - 제1항에 있어서,
상기 메모리 셀은 산화물 반도체를 포함하는 트랜지스터를 포함하는, 반도체 장치. - 제1항에 있어서,
상기 메모리 셀은 산화물 반도체를 포함하는 제1 트랜지스터 및 실리콘을 포함하는 제2 트랜지스터를 포함하는, 반도체 장치. - 제1항에 있어서,
상기 메모리 셀은 비트선을 포함하고,
상기 기입 회로는 제1 트랜지스터와 제2 트랜지스터를 포함하고,
상기 제1 트랜지스터는, 제1 전압이 상기 제1 트랜지스터의 게이트에 공급되는 동안 상기 제1 전위를 상기 비트선에 공급하여 상기 제2 데이터를 상기 메모리 셀에 기입하고,
상기 제2 트랜지스터는, 제2 전압이 상기 제2 트랜지스터의 게이트에 공급되는 동안 상기 제2 전위를 상기 비트선에 공급하여 상기 제3 데이터를 상기 메모리 셀에 기입하는, 반도체 장치. - 제1항에 있어서,
상기 메모리 셀은 비트선에 전기적으로 접속되고,
상기 기입 회로는 제1 트랜지스터와 제2 트랜지스터를 포함하고,
상기 기입 회로는 제3 트랜지스터, 제4 트랜지스터, 제1 시프트 레지스터, 및 제2 시프트 레지스터를 포함하고,
상기 제1 트랜지스터는, 상기 제1 시프트 레지스터의 제1 단자가 상기 제3 트랜지스터의 제1 단자에 제1 전압을 공급하는 동안 상기 제1 전위를 상기 비트선에 공급하여 상기 제2 데이터를 상기 메모리 셀에 기입하고, 상기 제1 시프트 레지스터의 제2 단자는 상기 제4 트랜지스터의 제1 단자에 제2 전압을 공급하고, 상기 제2 시프트 레지스터의 제1 단자는 상기 제3 트랜지스터의 게이트 및 상기 제4 트랜지스터의 게이트에 상기 제1 전압을 공급하고,
상기 제2 트랜지스터는, 상기 제1 시프트 레지스터의 제1 단자가 상기 제3 트랜지스터의 제1 단자에 상기 제2 전압을 공급하는 동안, 상기 제2 전위를 상기 비트선에 공급하여 상기 제3 데이터를 상기 메모리 셀에 기입하고, 상기 제1 시프트 레지스터의 제2 단자는 상기 제4 트랜지스터의 제1 단자에 상기 제1 전압을 공급하고, 상기 제2 시프트 레지스터의 제1 단자는 상기 제3 트랜지스터의 게이트 및 상기 제4 트랜지스터의 게이트에 상기 제1 전압을 공급하는, 반도체 장치. - 제1항에 있어서,
상기 메모리 셀은 비트선과 워드선에 전기적으로 접속되고,
상기 판독 회로는 카운터 회로와 래치(latch) 회로를 포함하고,
상기 판독 회로는 상기 워드선의 전위를 감소시키고,
상기 카운터 회로는 상기 워드선의 전위가 감소하는 동안 카운터 값을 증가시키고,
상기 래치 회로는 상기 비트선의 전압이 제1 전압인 경우 상기 카운터 값을 래치하는, 반도체 장치. - 반도체 장치로서,
메모리 셀;
전위 생성 회로;
기입 회로; 및
판독 회로를 포함하고,
상기 전위 생성 회로는 상기 전위 생성 회로의 제1 단자에서 제1 전위를 생성하고 상기 전위 생성 회로의 제2 단자에서 제2 전위를 생성하고,
상기 기입 회로는 제1 신호선을 통해 상기 전위 생성 회로의 상기 제1 단자에 전기적으로 접속되고,
상기 기입 회로는 제2 신호선을 통해 상기 전위 생성 회로의 상기 제2 단자에 전기적으로 접속되고,
상기 기입 회로는 제3 신호선을 통해 상기 메모리 셀에 전기적으로 접속되고,
상기 판독 회로는 제4 신호선을 통해 상기 메모리 셀에 전기적으로 접속되는, 반도체 장치. - 제8항에 있어서,
상기 제1 전위와 상기 제2 전위는 서로 다른, 반도체 장치. - 제8항에 있어서,
상기 메모리 셀은 산화물 반도체를 포함하는 트랜지스터를 포함하고,
상기 트랜지스터의 제1 단자는 상기 제3 신호선에 전기적으로 접속되는, 반도체 장치. - 제8항에 있어서,
상기 메모리 셀은 산화물 반도체를 포함하는 제1 트랜지스터 및 제2 트랜지스터를 포함하고,
상기 제1 트랜지스터의 제1 단자는 상기 제3 신호선에 전기적으로 접속되고,
상기 제1 트랜지스터의 제2 단자는 상기 제2 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제2 트랜지스터의 제1 단자는 상기 제4 신호선에 전기적으로 접속되는, 반도체 장치. - 제8항에 있어서,
상기 기입 회로는 제1 트랜지스터와 제2 트랜지스터를 포함하고,
상기 제1 트랜지스터의 제1 단자는 상기 제1 신호선에 전기적으로 접속되고,
상기 제1 트랜지스터의 제2 단자는 상기 제3 신호선에 전기적으로 접속되고,
상기 제2 트랜지스터의 제1 단자는 상기 제2 신호선에 전기적으로 접속되고,
상기 제2 트랜지스터의 제2 단자는 상기 제3 신호선에 전기적으로 접속되는, 반도체 장치. - 제8항에 있어서,
상기 기입 회로는 제1 트랜지스터와 제2 트랜지스터를 포함하고,
상기 기입 회로는 제3 트랜지스터, 제4 트랜지스터, 제1 시프트 레지스터, 및 제2 시프트 레지스터를 포함하고,
상기 제1 트랜지스터의 제1 단자는 상기 제1 신호선에 전기적으로 접속되고,
상기 제1 트랜지스터의 제2 단자는 상기 제3 신호선에 전기적으로 접속되고,
상기 제1 트랜지스터의 게이트는 상기 제3 트랜지스터의 제1 단자에 전기적으로 접속되고,
상기 제2 트랜지스터의 제1 단자는 상기 제2 신호선에 전기적으로 접속되고,
상기 제2 트랜지스터의 제2 단자는 상기 제3 신호선에 전기적으로 접속되고,
상기 제2 트랜지스터의 게이트는 상기 제4 트랜지스터의 제1 단자에 전기적으로 접속되고,
상기 제3 트랜지스터의 제2 단자는 상기 제1 시프트 레지스터의 제1 단자에 전기적으로 접속되고,
상기 제3 트랜지스터의 게이트는 상기 제2 시프트 레지스터의 제1 단자에 전기적으로 접속되고,
상기 제4 트랜지스터의 제2 단자는 상기 제1 시프트 레지스터의 제2 단자에 전기적으로 접속되고,
상기 제4 트랜지스터의 게이트는 상기 제2 시프트 레지스터의 제1 단자에 전기적으로 접속되는, 반도체 장치. - 제8항에 있어서,
상기 판독 회로는 카운터 회로, 래치 회로, 및 트랜지스터를 포함하고,
상기 카운터 회로는 상기 트랜지스터를 통해 상기 래치 회로에 전기적으로 접속되고,
상기 트랜지스터의 게이트는 상기 제4 신호선에 전기적으로 접속되는, 반도체 장치. - 메모리 셀과 데이터 버퍼를 포함하는 반도체 장치의 구동 방법으로서,
제1 데이터를 상기 데이터 버퍼에 기억하는 단계;
제1 전위를 상기 메모리 셀에 공급하여 제2 데이터를 기억하는 단계;
상기 메모리 셀로부터 상기 제2 데이터를 판독하는 단계;
상기 메모리 셀로부터 판독된 상기 제2 데이터가 상기 데이터 버퍼에 기억된 상기 제1 데이터와 일치하는지 여부를 검증하는 단계; 및
상기 메모리 셀로부터 판독된 상기 제2 데이터가 상기 데이터 버퍼에 기억된 상기 제1 데이터와 일치하지 않는 경우에, 제2 전위를 상기 메모리 셀에 공급하여 제3 데이터를 기억하는 단계
를 포함하는, 반도체 장치의 구동 방법. - 제15항에 있어서,
상기 메모리 셀로부터 판독된 상기 제2 데이터가 상기 데이터 버퍼에 기억된 상기 제1 데이터보다 큰 경우에, 상기 제2 전위는 상기 제1 전위보다 작고,
상기 메모리 셀로부터 판독된 상기 제2 데이터가 상기 데이터 버퍼에 기억된 상기 제1 데이터보다 작은 경우에, 상기 제2 전위는 상기 제1 전위보다 큰, 반도체 장치의 구동 방법. - 제15항에 있어서,
상기 메모리 셀로부터 상기 제3 데이터를 판독하는 단계;
상기 메모리 셀로부터 판독된 상기 제3 데이터가 상기 데이터 버퍼에 기억된 상기 제1 데이터와 일치하는지 여부를 검증하는 단계; 및
상기 메모리 셀로부터 판독된 상기 제3 데이터가 상기 데이터 버퍼에 기억된 상기 제1 데이터와 일치하지 않는 경우에, 제3 전위를 상기 메모리 셀에 공급하여 제4 데이터를 기억하는 단계를 더 포함하는, 반도체 장치의 구동 방법. - 제17항에 있어서,
상기 메모리 셀로부터 판독된 상기 제2 데이터가 상기 데이터 버퍼에 기억된 상기 제1 데이터보다 큰 경우에, 상기 제2 전위는 상기 제1 전위보다 작고,
상기 메모리 셀로부터 판독된 상기 제2 데이터가 상기 데이터 버퍼에 기억된 상기 제1 데이터보다 작은 경우에, 상기 제2 전위는 상기 제1 전위보다 크고,
상기 메모리 셀로부터 판독된 상기 제3 데이터가 상기 데이터 버퍼에 기억된 상기 제1 데이터보다 큰 경우에, 상기 제3 전위는 상기 제1 전위보다 작고,
상기 메모리 셀로부터 판독된 상기 제3 데이터가 상기 데이터 버퍼에 기억된 상기 제1 데이터보다 작은 경우에, 상기 제3 전위는 상기 제1 전위보다 큰, 반도체 장치의 구동 방법. - 제15항에 있어서,
상기 반도체 장치는, 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 제4 트랜지스터, 제1 시프트 레지스터, 및 제2 시프트 레지스터를 포함하는 기입 회로를 더 포함하고,
상기 방법은,
상기 제1 시프트 레지스터의 제1 단자가 상기 제3 트랜지스터의 제1 단자에 제1 전압을 공급하고, 상기 제1 시프트 레지스터의 제2 단자가 상기 제4 트랜지스터의 제1 단자에 제2 전압을 공급하고, 상기 제2 시프트 레지스터의 제1 단자가 상기 제3 트랜지스터의 게이트 및 상기 제4 트랜지스터의 게이트에 상기 제1 전압을 공급하는 동안, 상기 제1 전위를 상기 제1 트랜지스터를 통해 상기 메모리 셀에 공급하는 단계; 및
상기 제1 시프트 레지스터의 제1 단자가 상기 제3 트랜지스터의 제1 단자에 상기 제2 전압을 공급하고, 상기 제1 시프트 레지스터의 제2 단자가 상기 제4 트랜지스터의 제1 단자에 상기 제1 전압을 공급하고, 상기 제2 시프트 레지스터의 제1 단자가 상기 제3 트랜지스터의 게이트 및 상기 제4 트랜지스터의 게이트에 상기 제1 전압을 공급하는 동안, 상기 제2 전위를 상기 제2 트랜지스터를 통해 상기 메모리 셀에 공급하는 단계를 더 포함하는, 반도체 장치의 구동 방법.
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