JP3152720B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JP3152720B2 JP3152720B2 JP5373292A JP5373292A JP3152720B2 JP 3152720 B2 JP3152720 B2 JP 3152720B2 JP 5373292 A JP5373292 A JP 5373292A JP 5373292 A JP5373292 A JP 5373292A JP 3152720 B2 JP3152720 B2 JP 3152720B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- verify
- write
- memory cell
- nand
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Read Only Memory (AREA)
Description
【0001】
【産業上の利用分野】本発明は、電気的書替え可能な不
揮発性半導体記憶装置(EEPROM)に係り、特にN
ANDセル構成およびNORセル構成のメモリセルアレ
イを有するEEPROMに関する。
揮発性半導体記憶装置(EEPROM)に係り、特にN
ANDセル構成およびNORセル構成のメモリセルアレ
イを有するEEPROMに関する。
【0002】
【従来の技術】EEPROMの一つとして、高集積化が
可能なNANDセル型EEPROMが知られている。こ
れは、複数のメモリセルをそれらのソース,ドレインを
隣接するもの同士で共用する形で直列接続して一単位と
してビット線に接続するものである。メモリセルは通常
電荷蓄積層と制御ゲートが積層されたFETMOS構造
を有する。メモリセルアレイは、p型基板またはn型基
板に形成されたp型ウェル内に集積形成される。NAN
Dセルのドレイン側は選択ゲートを介してビット線に接
続され、ソース側はやはり選択ゲートを介してソース線
(基準電位配線)に接続される。メモリセルの制御ゲー
トは、行方向に連続的に配設されてワード線となる。
可能なNANDセル型EEPROMが知られている。こ
れは、複数のメモリセルをそれらのソース,ドレインを
隣接するもの同士で共用する形で直列接続して一単位と
してビット線に接続するものである。メモリセルは通常
電荷蓄積層と制御ゲートが積層されたFETMOS構造
を有する。メモリセルアレイは、p型基板またはn型基
板に形成されたp型ウェル内に集積形成される。NAN
Dセルのドレイン側は選択ゲートを介してビット線に接
続され、ソース側はやはり選択ゲートを介してソース線
(基準電位配線)に接続される。メモリセルの制御ゲー
トは、行方向に連続的に配設されてワード線となる。
【0003】このNANDセル型EEPROMの動作は
次の通りである。データ書込みの動作は、ビット線から
最も離れた位置のメモリセルから順に行う。選択された
メモリセルの制御ゲートには、高電圧Vpp(=20V程
度)を印加し、それよりビット線側にあるメモリセルの
制御ゲートおよび選択ゲートには中間電位VppM (=1
0V程度)を印加し、ビット線にはデータに応じて0V
または中間電位を与える。ビット線に0Vが与えられた
時、その電位は選択メモリセルのドレインまで伝達され
て、基板側から浮遊ゲートに電子注入が生じる。これに
よりその選択されたメモリセルのしきい値は正方向にシ
フトする。この状態をたとえば“1”とする。ビット線
に中間電位が与えられたときは電子注入が起こらず、従
ってしきい値は変化せず、負に止まる。この状態は
“0”である。
次の通りである。データ書込みの動作は、ビット線から
最も離れた位置のメモリセルから順に行う。選択された
メモリセルの制御ゲートには、高電圧Vpp(=20V程
度)を印加し、それよりビット線側にあるメモリセルの
制御ゲートおよび選択ゲートには中間電位VppM (=1
0V程度)を印加し、ビット線にはデータに応じて0V
または中間電位を与える。ビット線に0Vが与えられた
時、その電位は選択メモリセルのドレインまで伝達され
て、基板側から浮遊ゲートに電子注入が生じる。これに
よりその選択されたメモリセルのしきい値は正方向にシ
フトする。この状態をたとえば“1”とする。ビット線
に中間電位が与えられたときは電子注入が起こらず、従
ってしきい値は変化せず、負に止まる。この状態は
“0”である。
【0004】データ消去は、NANDセル内の全てのメ
モリセルに対して同時に行われる。すなわち全ての制御
ゲートを0Vとし、選択ゲート,ビット線,ソース線,
メモリセルアレイが形成されたp型ウェル,およびn型
基板に高電圧20Vを印加する。これにより、全てのメ
モリセルで浮遊ゲートの電子が基板側に放出され、しき
い値は負方向にシフトする。
モリセルに対して同時に行われる。すなわち全ての制御
ゲートを0Vとし、選択ゲート,ビット線,ソース線,
メモリセルアレイが形成されたp型ウェル,およびn型
基板に高電圧20Vを印加する。これにより、全てのメ
モリセルで浮遊ゲートの電子が基板側に放出され、しき
い値は負方向にシフトする。
【0005】データ読出し動作は、選択されたメモリセ
ルの制御ゲートを0Vとし、それ以外のメモリセルの制
御ゲートおよび選択ゲートを電源電位Vcc(=5V)と
して、選択メモリセルで電流が流れるか否かを検出する
ことにより行われる。
ルの制御ゲートを0Vとし、それ以外のメモリセルの制
御ゲートおよび選択ゲートを電源電位Vcc(=5V)と
して、選択メモリセルで電流が流れるか否かを検出する
ことにより行われる。
【0006】以上の動作説明から明らかなように、NA
NDセル型EEPROMでは、書込みおよび読出し動作
時には非選択メモリセルは転送ゲートとして作用する。
この観点から、書込みがなされたメモリセルのしきい値
電圧には制限が加わる。たとえば、“1”書込みされた
メモリセルのしきい値の好ましい範囲は、0.5〜3.
5V程度となる。データ書込み後の経時変化,メモリセ
ルの製造パラメータのばらつきや電源電位のばらつきを
考慮すると、データ書込み後のしきい値分布はこれより
小さい範囲であることが要求される。
NDセル型EEPROMでは、書込みおよび読出し動作
時には非選択メモリセルは転送ゲートとして作用する。
この観点から、書込みがなされたメモリセルのしきい値
電圧には制限が加わる。たとえば、“1”書込みされた
メモリセルのしきい値の好ましい範囲は、0.5〜3.
5V程度となる。データ書込み後の経時変化,メモリセ
ルの製造パラメータのばらつきや電源電位のばらつきを
考慮すると、データ書込み後のしきい値分布はこれより
小さい範囲であることが要求される。
【0007】しかしながら、従来のような、書込み電位
および書込み時間を固定して全メモリセルを同一条件で
データ書込みする方式では、“1”書込み後のしきい値
範囲を許容範囲に収めることが難しい。たとえばメモリ
セルは製造プロセスのばらつきからその特性にもばらつ
きが生じる。従って書込み特性を見ると、書込まれやす
いメモリセルと書込まれにくいメモリセルがある。従来
はこれに対して、書込まれにくいメモリセルに十分に書
込まれるように、書込み時間に余裕を持たせて全メモリ
セルを同一条件で書込むという事が一般に行われてい
る。これでは、書込まれ易いメモリセルには必要以上に
書込まれ、しきい値電圧が許容範囲を越えて高くなって
しまう。
および書込み時間を固定して全メモリセルを同一条件で
データ書込みする方式では、“1”書込み後のしきい値
範囲を許容範囲に収めることが難しい。たとえばメモリ
セルは製造プロセスのばらつきからその特性にもばらつ
きが生じる。従って書込み特性を見ると、書込まれやす
いメモリセルと書込まれにくいメモリセルがある。従来
はこれに対して、書込まれにくいメモリセルに十分に書
込まれるように、書込み時間に余裕を持たせて全メモリ
セルを同一条件で書込むという事が一般に行われてい
る。これでは、書込まれ易いメモリセルには必要以上に
書込まれ、しきい値電圧が許容範囲を越えて高くなって
しまう。
【0008】一方、“0”書込みしたメモリセル或いは
データ消去したNANDセルのメモリセルのしきい値電
圧が負方向にある値以上大きくなっていないと、これも
問題になる。“0”書込みしたメモリセルのしきい値
は、これによってデータ読出し時のセル電流(読出し電
流)が変化し、その結果アクセスタイムが変化するか
ら、EEPROMの仕様を左右する。またデータ消去に
よって十分に消去がなされていないと、その後のデータ
書込みで“1”状態のしきい値が必要以上に高くなって
しまい、しきい値の許容範囲を越えることになる。
データ消去したNANDセルのメモリセルのしきい値電
圧が負方向にある値以上大きくなっていないと、これも
問題になる。“0”書込みしたメモリセルのしきい値
は、これによってデータ読出し時のセル電流(読出し電
流)が変化し、その結果アクセスタイムが変化するか
ら、EEPROMの仕様を左右する。またデータ消去に
よって十分に消去がなされていないと、その後のデータ
書込みで“1”状態のしきい値が必要以上に高くなって
しまい、しきい値の許容範囲を越えることになる。
【0009】また電源電圧変動に伴う問題もある。例え
ば電源電圧Vcc=5Vが、4.5Vから5.5V程度の
範囲でばらつく場合を考える。ベリファイ動作時にVcc
=5.5Vであり、その後読出し動作を行う時にVcc=
4.5Vになるとすると、ベリファイ動作時にはデータ
はパスするが、読出し動作ではフェイルしてしまう。
ば電源電圧Vcc=5Vが、4.5Vから5.5V程度の
範囲でばらつく場合を考える。ベリファイ動作時にVcc
=5.5Vであり、その後読出し動作を行う時にVcc=
4.5Vになるとすると、ベリファイ動作時にはデータ
はパスするが、読出し動作ではフェイルしてしまう。
【0010】また、同様にNORセル構成にした場合に
も、消去時にセルのしきい値を0.5〜7.5V程度に
することが望ましい。したがって、NAND型セルと同
様に、アクセスタイムの変化および電源電位変動に伴う
問題が発生する。
も、消去時にセルのしきい値を0.5〜7.5V程度に
することが望ましい。したがって、NAND型セルと同
様に、アクセスタイムの変化および電源電位変動に伴う
問題が発生する。
【0011】
【発明が解決しようとする課題】以上のように従来のN
ANDセル型およびNORセル型のEEPROMでは、
データ消去や書込みの際、メモリセルのしきい値を許容
範囲に収めることが難しい、という問題があった。
ANDセル型およびNORセル型のEEPROMでは、
データ消去や書込みの際、メモリセルのしきい値を許容
範囲に収めることが難しい、という問題があった。
【0012】本発明は、データ書込み状態のメモリセル
のしきい値を所定範囲に収めることを可能としたNAN
Dセル型のEEPROMを提供すること、およびデータ
消去状態のメモリセルのしきい値を所定の範囲に収める
ことを可能としたNORセル型のEEPROMを提供す
ることを目的とする。
のしきい値を所定範囲に収めることを可能としたNAN
Dセル型のEEPROMを提供すること、およびデータ
消去状態のメモリセルのしきい値を所定の範囲に収める
ことを可能としたNORセル型のEEPROMを提供す
ることを目的とする。
【0013】本発明はまた、データ消去状態およびデー
タ書込み状態のメモリセルのそれぞれのしきい値を所定
範囲に収めることを可能としたNANDセル型およびN
ORセル型のEEPROMを提供することを目的とす
る。
タ書込み状態のメモリセルのそれぞれのしきい値を所定
範囲に収めることを可能としたNANDセル型およびN
ORセル型のEEPROMを提供することを目的とす
る。
【0014】
【課題を解決するための手段】本発明は、第1に、半導
体基板上に電荷蓄積層と制御ゲートが積層形成され、電
荷蓄積層と基板の間の電荷の授受により電気的書替えを
可能としたメモリセルが複数個ずつ直列接続されてNA
NDセルを構成してマトリクス配列されたメモリセルア
レイを有するEEPROMにおいて、データ書込み時選
択されたNANDセル内の選択メモリセルの制御ゲート
に第1の書込みベリファイ電位を印加したデータ読出し
動作と、選択メモリセルの制御ゲートに第2の書込みベ
リファイ電位を印加したデータ読出し動作とによってデ
ータ書込み状態を確認する書込みベリファイ制御回路を
有することを特徴とする。
体基板上に電荷蓄積層と制御ゲートが積層形成され、電
荷蓄積層と基板の間の電荷の授受により電気的書替えを
可能としたメモリセルが複数個ずつ直列接続されてNA
NDセルを構成してマトリクス配列されたメモリセルア
レイを有するEEPROMにおいて、データ書込み時選
択されたNANDセル内の選択メモリセルの制御ゲート
に第1の書込みベリファイ電位を印加したデータ読出し
動作と、選択メモリセルの制御ゲートに第2の書込みベ
リファイ電位を印加したデータ読出し動作とによってデ
ータ書込み状態を確認する書込みベリファイ制御回路を
有することを特徴とする。
【0015】本発明は、第2に、半導体基板上に電荷蓄
積層と制御ゲートが積層形成され、電荷蓄積層と基板の
間の電荷の授受により電気的書替えを可能としたメモリ
セルが複数個ずつ直列接続されてNANDセルを構成し
てマトリクス配列されたメモリセルアレイを有するEE
PROMにおいて、データ書込み時選択されたNAND
セル内の選択メモリセルの制御ゲートに第1の書込みベ
リファイ電位を印加し、非選択メモリセルの制御ゲート
に第2の書込みベリファイ電位を印加したデータ読出し
動作によってデータ書込み状態を確認する書込みベリフ
ァイ制御回路を有することを特徴とする。
積層と制御ゲートが積層形成され、電荷蓄積層と基板の
間の電荷の授受により電気的書替えを可能としたメモリ
セルが複数個ずつ直列接続されてNANDセルを構成し
てマトリクス配列されたメモリセルアレイを有するEE
PROMにおいて、データ書込み時選択されたNAND
セル内の選択メモリセルの制御ゲートに第1の書込みベ
リファイ電位を印加し、非選択メモリセルの制御ゲート
に第2の書込みベリファイ電位を印加したデータ読出し
動作によってデータ書込み状態を確認する書込みベリフ
ァイ制御回路を有することを特徴とする。
【0016】本発明はさらに、その様なEEPROMに
おいて、書込みベリファイ制御回路と共に、選択された
NANDセル内の全てのメモリセルの制御ゲートに所定
の消去ベリファイ電位を印加してデータ消去状態を確認
する消去ベリファイ制御回路を有することを特徴とす
る。
おいて、書込みベリファイ制御回路と共に、選択された
NANDセル内の全てのメモリセルの制御ゲートに所定
の消去ベリファイ電位を印加してデータ消去状態を確認
する消去ベリファイ制御回路を有することを特徴とす
る。
【0017】
【作用】第1の発明においては、選択されたメモリセル
アレイ・ブロック内のメモリセルにデータ書込みが行わ
れた後、書込みベリファイ制御回路によってデータ書込
み状態の確認がなされる。この書込みベリファイ動作に
は、第1の書込みベリファイ電位を用いて書込み不足状
態になっていないかどうかを確認する動作と、第2の書
込みベリファイ電位を用いて書込み過剰状態になってい
ないかどうかを確認する動作との二種がある。そしてデ
ータ書込み動作と第1,第2の書込みベリファイ動作と
の具体的な組合わせには、二つの方法がある。
アレイ・ブロック内のメモリセルにデータ書込みが行わ
れた後、書込みベリファイ制御回路によってデータ書込
み状態の確認がなされる。この書込みベリファイ動作に
は、第1の書込みベリファイ電位を用いて書込み不足状
態になっていないかどうかを確認する動作と、第2の書
込みベリファイ電位を用いて書込み過剰状態になってい
ないかどうかを確認する動作との二種がある。そしてデ
ータ書込み動作と第1,第2の書込みベリファイ動作と
の具体的な組合わせには、二つの方法がある。
【0018】第1の方法では、選択されたメモリセルア
レイ・ブロック内の各メモリセルへのデータ書込み毎に
まず、そのメモリセルの制御ゲートに順次第1のデータ
書込みベリファイ電位を印加してビット線電流によって
書込みが不足状態であるか十分であるかが確認される。
もし、書込み不足状態のメモリセルがあれば、書込み動
作が追加され、再度第1のデータ書込みベリファイ電位
の印加による書込み状態の確認がなされる。この動作を
繰り返して、そのメモリセルについて第1の書込みベリ
ファイとデータ再書込みが終わった後、そのメモリセル
に対して第2の書込みベリファイ電位を用いた書込み過
剰状態の確認動作が行われる。以上のようにして第1,
第2の書込みベリファイ動作が終了した後、選択メモリ
セルアレイ・ブロック内の次のメモリセルに対して同様
に第1,第2の書込みベリファイ動作が行われる。
レイ・ブロック内の各メモリセルへのデータ書込み毎に
まず、そのメモリセルの制御ゲートに順次第1のデータ
書込みベリファイ電位を印加してビット線電流によって
書込みが不足状態であるか十分であるかが確認される。
もし、書込み不足状態のメモリセルがあれば、書込み動
作が追加され、再度第1のデータ書込みベリファイ電位
の印加による書込み状態の確認がなされる。この動作を
繰り返して、そのメモリセルについて第1の書込みベリ
ファイとデータ再書込みが終わった後、そのメモリセル
に対して第2の書込みベリファイ電位を用いた書込み過
剰状態の確認動作が行われる。以上のようにして第1,
第2の書込みベリファイ動作が終了した後、選択メモリ
セルアレイ・ブロック内の次のメモリセルに対して同様
に第1,第2の書込みベリファイ動作が行われる。
【0019】第2の方法は、選択されたメモリセルアレ
イ・ブロック内の少なくとも1つ以上のNANDセルに
対してデータ書込みと第1の書込みベリファイ動作が行
われた後に、まとめて第2の書込みベリファイ電位を用
いたベリファイ動作を行うものである。
イ・ブロック内の少なくとも1つ以上のNANDセルに
対してデータ書込みと第1の書込みベリファイ動作が行
われた後に、まとめて第2の書込みベリファイ電位を用
いたベリファイ動作を行うものである。
【0020】第2の発明においては、書込みベリファイ
動作は、選択メモリセルに第1の書込みベリファイ電位
を与えて書込み不足状態になっていないかどうかを確認
する動作と、非選択メモリセルに第2の書込みベリファ
イ電位を与えて書込み過剰状態になっていないかどうか
を確認する動作とが同時に行われる。データ書込み動作
と第1,第2の書込みベリファイ動作との具体的な組合
わせには、二つの方法がある。
動作は、選択メモリセルに第1の書込みベリファイ電位
を与えて書込み不足状態になっていないかどうかを確認
する動作と、非選択メモリセルに第2の書込みベリファ
イ電位を与えて書込み過剰状態になっていないかどうか
を確認する動作とが同時に行われる。データ書込み動作
と第1,第2の書込みベリファイ動作との具体的な組合
わせには、二つの方法がある。
【0021】第1の方法では、選択されたメモリセルア
レイ・ブロック内の各メモリセルへのデータ書込み毎に
まず、その選択メモリセルの制御ゲートに第1のデータ
書込みベリファイ電位を印加し、かつ非選択メモリセル
の制御ゲートに第2の書込みベリファイ電位を印加し
て、書込みが不足状態または過剰状態であるか十分であ
るかが確認される。もし、書込み不足状態のメモリセル
があれば、書込み動作が追加され、再度第1,第2のの
データ書込みベリファイ電位の印加による書込み状態の
確認がなされる。この動作をデータが正常に書込まれる
まで、または所定回数繰り返し行う。以上のようにして
第1,第2の書込みベリファイ電位を用いたベリファイ
データ書込み動作が終了した後、選択メモリセルアレイ
・ブロック内の次のメモリセルに対して同様にデータ書
込みと書込みベリファイ動作が行われる。
レイ・ブロック内の各メモリセルへのデータ書込み毎に
まず、その選択メモリセルの制御ゲートに第1のデータ
書込みベリファイ電位を印加し、かつ非選択メモリセル
の制御ゲートに第2の書込みベリファイ電位を印加し
て、書込みが不足状態または過剰状態であるか十分であ
るかが確認される。もし、書込み不足状態のメモリセル
があれば、書込み動作が追加され、再度第1,第2のの
データ書込みベリファイ電位の印加による書込み状態の
確認がなされる。この動作をデータが正常に書込まれる
まで、または所定回数繰り返し行う。以上のようにして
第1,第2の書込みベリファイ電位を用いたベリファイ
データ書込み動作が終了した後、選択メモリセルアレイ
・ブロック内の次のメモリセルに対して同様にデータ書
込みと書込みベリファイ動作が行われる。
【0022】第2の方法は、選択されたメモリセルアレ
イ・ブロック内の少なくとも1つ以上のNANDセルに
対してデータ書込みと書込みベリファイ動作が行われた
後に、次のメモリセルへのデータ書込みに対して、前回
のメモリセルへのデータ書込み終了時の条件でデータ書
込みを行った後、第1および第2の書込みベリファイ電
位を用いたベリファイ動作を行うものである。
イ・ブロック内の少なくとも1つ以上のNANDセルに
対してデータ書込みと書込みベリファイ動作が行われた
後に、次のメモリセルへのデータ書込みに対して、前回
のメモリセルへのデータ書込み終了時の条件でデータ書
込みを行った後、第1および第2の書込みベリファイ電
位を用いたベリファイ動作を行うものである。
【0023】以上の書込みベリファイ動作により、選択
されたメモリセルアレイ・ブロック内の全てのメモリセ
ルのしきい値が所定の許容範囲に入っていることが確認
されると、データ書込み動作が終了する。そして以上の
書込みベリファイ動作の結果、書込み不足が解消されな
いメモリセルがある場合、または書込み過剰のメモリセ
ルがある場合には、以後そのメモリセルアレイ・ブロッ
クは不良として使用しないようにプロテクトをかけれ
ば、EEPROMの動作に支障はない。
されたメモリセルアレイ・ブロック内の全てのメモリセ
ルのしきい値が所定の許容範囲に入っていることが確認
されると、データ書込み動作が終了する。そして以上の
書込みベリファイ動作の結果、書込み不足が解消されな
いメモリセルがある場合、または書込み過剰のメモリセ
ルがある場合には、以後そのメモリセルアレイ・ブロッ
クは不良として使用しないようにプロテクトをかけれ
ば、EEPROMの動作に支障はない。
【0024】また、第11の発明においては、選択され
たメモリセルアレイ・ブロック内のメモリセルにデータ
消去が行われた後、消去ベリファイ制御回路によって、
データ消去状態の確認がなされる。この消去ベリファイ
動作には、第1の消去ベリファイ電位を用いて、消去不
足状態になっていないかどうかを確認する動作と、第2
の消去ベリファイ電位を用いて、消去過剰状態になって
いなかどうか確認する動作との2種がある。以上の消去
ベリファイ動作により、選択メモリセルアレイ・ブロッ
ク内の全てのメモリセルのしきい値が所定の許容範囲に
入っていることが確認されると、データ消去動作が終了
する。そして、以上の消去ベリファイ動作の結果、消去
不足および過剰のメモリセルがある場合には、以後その
メモリセルアレイ・ブロックは不良として使用しないよ
うにプロテクトをかければ、EEPROMの動作に支障
はない。
たメモリセルアレイ・ブロック内のメモリセルにデータ
消去が行われた後、消去ベリファイ制御回路によって、
データ消去状態の確認がなされる。この消去ベリファイ
動作には、第1の消去ベリファイ電位を用いて、消去不
足状態になっていないかどうかを確認する動作と、第2
の消去ベリファイ電位を用いて、消去過剰状態になって
いなかどうか確認する動作との2種がある。以上の消去
ベリファイ動作により、選択メモリセルアレイ・ブロッ
ク内の全てのメモリセルのしきい値が所定の許容範囲に
入っていることが確認されると、データ消去動作が終了
する。そして、以上の消去ベリファイ動作の結果、消去
不足および過剰のメモリセルがある場合には、以後その
メモリセルアレイ・ブロックは不良として使用しないよ
うにプロテクトをかければ、EEPROMの動作に支障
はない。
【0025】
【実施例】図1は一実施例におけるNANDセル型EE
PROMの構成を示している。図では、番地選択を行う
ためのアドレスバッファおよび行,列のアドレスデコー
ダ等は省略して、書込みおよび消去のベリファイ動作に
関係する部分の構成を示している。メモリセルアレイ2
1に対して、データ読出しを行うためのセンスアンプ回
路22およびI/Oバッファ27が設けられ、またデー
タの消去,書込みおよび読出しの制御を行うために制御
ゲート制御回路28およびビット線制御回路31が設け
られている。制御ゲート制御回路28とビット線制御回
路31は、メモリセルアレイ21の制御ゲート線および
ビット線にデータの書込み,消去および読出しの各動作
に対応して所定の制御信号を出力するもので、消去およ
び書込みベリファイタイミング制御回路34,消去およ
び書込みベリファイ電位発生回路33、および内部アド
レス発生回路32からの信号によって制御される。また
データ書込みおよび消去に対応して制御ゲート線,ビッ
ト線等にそれぞれ必要な高電位Vppや中間電位VppM を
与える高電位発生回路29および中間電位発生回路30
が設けられている。
PROMの構成を示している。図では、番地選択を行う
ためのアドレスバッファおよび行,列のアドレスデコー
ダ等は省略して、書込みおよび消去のベリファイ動作に
関係する部分の構成を示している。メモリセルアレイ2
1に対して、データ読出しを行うためのセンスアンプ回
路22およびI/Oバッファ27が設けられ、またデー
タの消去,書込みおよび読出しの制御を行うために制御
ゲート制御回路28およびビット線制御回路31が設け
られている。制御ゲート制御回路28とビット線制御回
路31は、メモリセルアレイ21の制御ゲート線および
ビット線にデータの書込み,消去および読出しの各動作
に対応して所定の制御信号を出力するもので、消去およ
び書込みベリファイタイミング制御回路34,消去およ
び書込みベリファイ電位発生回路33、および内部アド
レス発生回路32からの信号によって制御される。また
データ書込みおよび消去に対応して制御ゲート線,ビッ
ト線等にそれぞれ必要な高電位Vppや中間電位VppM を
与える高電位発生回路29および中間電位発生回路30
が設けられている。
【0026】データ入力バッファ25は、メモリセルア
レイ21のビット線に与える書込みデータやワード線,
基板に与える消去データを取り込む回路であり、このデ
ータ入力バッファ25で取り込まれたデータはデータラ
ッチ回路26にラッチされる。データラッチ回路26と
センスアンプ回路21は、書込みベリファイ動作時に
は、内部アドレス発生回路32から出力される列アドレ
スに従ってそれぞれセンス動作と再書込みすべきデータ
のラッチを行う。センスアンプ回路22とデータラッチ
回路26の出力はデータ比較回路23に入力されてい
る。
レイ21のビット線に与える書込みデータやワード線,
基板に与える消去データを取り込む回路であり、このデ
ータ入力バッファ25で取り込まれたデータはデータラ
ッチ回路26にラッチされる。データラッチ回路26と
センスアンプ回路21は、書込みベリファイ動作時に
は、内部アドレス発生回路32から出力される列アドレ
スに従ってそれぞれセンス動作と再書込みすべきデータ
のラッチを行う。センスアンプ回路22とデータラッチ
回路26の出力はデータ比較回路23に入力されてい
る。
【0027】データ比較回路23は、ベリファイ動作時
にデータラッチ回路26にラッチされたデータとセンス
アンプ回路22より読み出されたデータの一致を、列ア
ドレスごとに比較検出し、その結果をラッチする機能を
有する。このデータ比較回路23の出力は、データ入出
力バッファ24を介して、ベリファイ終了検知回路36
に導かれる。データラッチ回路26にラッチされたデー
タに従って書込みベリファイ動作を行って、書込みデー
タがすべて所望のしきい値範囲に入っていると、ベリフ
ァイ終了検知回路36によりデータ書込み終了信号が得
られる。データ書込み終了信号が出ない場合には、再度
データの書込みが行われ、ベリファイ動作が繰り返され
る。データ書込み終了信号が得られると、これによりメ
モリセルアレイ・ブロック管理回路35は次のブロック
を選択し、その選択信号はベリファイタイミング制御回
路34に入力される。メモリセルアレイ・ブロック管理
回路35は、最終的にベリファイ動作が失敗した場合に
そのブロックをプロテクトする指示をも行う。
にデータラッチ回路26にラッチされたデータとセンス
アンプ回路22より読み出されたデータの一致を、列ア
ドレスごとに比較検出し、その結果をラッチする機能を
有する。このデータ比較回路23の出力は、データ入出
力バッファ24を介して、ベリファイ終了検知回路36
に導かれる。データラッチ回路26にラッチされたデー
タに従って書込みベリファイ動作を行って、書込みデー
タがすべて所望のしきい値範囲に入っていると、ベリフ
ァイ終了検知回路36によりデータ書込み終了信号が得
られる。データ書込み終了信号が出ない場合には、再度
データの書込みが行われ、ベリファイ動作が繰り返され
る。データ書込み終了信号が得られると、これによりメ
モリセルアレイ・ブロック管理回路35は次のブロック
を選択し、その選択信号はベリファイタイミング制御回
路34に入力される。メモリセルアレイ・ブロック管理
回路35は、最終的にベリファイ動作が失敗した場合に
そのブロックをプロテクトする指示をも行う。
【0028】図2(a) (b) は、メモリセルアレイの一つ
のNANDセル部分の平面図と等価回路図であり、図3
図(a) (b) はそれぞれれ図2(a) のA―A′およびB−
B′断面図である。素子分離酸化膜12で囲まれたp型
シリコン基板(またはp型ウェル)11に複数のNAN
Dセルからなるメモリセルアレイが形成されている。一
つのNANDセルに着目して説明するとこの実施例で
は、8個のメモリセルM1 〜M8 が直列接続されて一つ
のNANDセルを構成している。メモリセルはそれぞ
れ、基板11にゲート絶縁膜13を介して浮遊ゲート1
4(141 ,142,…,148 )が形成され、この上
に層間絶縁膜15を介して制御ゲート16(161 ,1
62 ,…,168 )が形成されて、構成されている。こ
れらのメモリセルのソース,ドレインであるn型拡散層
19は隣接するもの同志共用する形で、メモリセルが直
列接続されている。
のNANDセル部分の平面図と等価回路図であり、図3
図(a) (b) はそれぞれれ図2(a) のA―A′およびB−
B′断面図である。素子分離酸化膜12で囲まれたp型
シリコン基板(またはp型ウェル)11に複数のNAN
Dセルからなるメモリセルアレイが形成されている。一
つのNANDセルに着目して説明するとこの実施例で
は、8個のメモリセルM1 〜M8 が直列接続されて一つ
のNANDセルを構成している。メモリセルはそれぞ
れ、基板11にゲート絶縁膜13を介して浮遊ゲート1
4(141 ,142,…,148 )が形成され、この上
に層間絶縁膜15を介して制御ゲート16(161 ,1
62 ,…,168 )が形成されて、構成されている。こ
れらのメモリセルのソース,ドレインであるn型拡散層
19は隣接するもの同志共用する形で、メモリセルが直
列接続されている。
【0029】NANDセルのドレイン側,ソース側には
夫々、メモリセルの浮遊ゲート,制御ゲートと同時に形
成された選択ゲート149 ,169 および1410,16
10が設けられており、選択ゲート149 と169 の間、
1410と1610の間は短絡されている。これら選択ゲー
トは二層構造であることは必ずしも必要ではなく、たと
えば上部の選択ゲート169 ,1610のみで構成しても
よい。素子形成された基板上はCVD酸化膜17により
覆われ、この上にビット線18が配設されている。ビッ
ト線18はNANDセルの一端のドレイン側拡散層19
にコンタクトさせている。行方向に並ぶNANDセルの
制御ゲート14は共通に制御ゲート線CG1 ,CG2 ,
…,CG8 として配設されている。これら制御ゲート線
はワード線となる。選択ゲート149 ,169 および1
410,1610もそれぞれ行方向に連続的に選択ゲート線
SG1 ,SG2 として配設されている。図4は、この様
なNANDセルがマトリクス配列されたメモリセルアレ
イの等価回路を示している。
夫々、メモリセルの浮遊ゲート,制御ゲートと同時に形
成された選択ゲート149 ,169 および1410,16
10が設けられており、選択ゲート149 と169 の間、
1410と1610の間は短絡されている。これら選択ゲー
トは二層構造であることは必ずしも必要ではなく、たと
えば上部の選択ゲート169 ,1610のみで構成しても
よい。素子形成された基板上はCVD酸化膜17により
覆われ、この上にビット線18が配設されている。ビッ
ト線18はNANDセルの一端のドレイン側拡散層19
にコンタクトさせている。行方向に並ぶNANDセルの
制御ゲート14は共通に制御ゲート線CG1 ,CG2 ,
…,CG8 として配設されている。これら制御ゲート線
はワード線となる。選択ゲート149 ,169 および1
410,1610もそれぞれ行方向に連続的に選択ゲート線
SG1 ,SG2 として配設されている。図4は、この様
なNANDセルがマトリクス配列されたメモリセルアレ
イの等価回路を示している。
【0030】図5図は、図1の中のセンスアンプ回路2
2,データラッチ回路26,データ比較回路23,デー
タ入出力バッファ24の部分の具体的な構成を示してい
る。データラッチ回路26は、ラッチ信号LATCH とアド
レスai の論理によって選ばれたアドレスのデータがラ
ッチ回路本体LAにラッチされる。センスアンプ回路22
は、センス制御信号SENSE とアドレスai の論理によっ
て選ばれたアドレスのビット線データをセンスして出力
する。このセンスアンプ回路22の出力は、データラッ
チ回路26の対応するデータと比較回路23によって比
較され、その結果がラッチ信号LATCHV,/LATCHVによっ
てラッチされることになる。次にその結果に応じてラッ
チ回路本体LAに出力する。そしてラッチ信号LATCHV,/
LATCHVを解除して次のアドレスの論理で選ばれるものに
備える。
2,データラッチ回路26,データ比較回路23,デー
タ入出力バッファ24の部分の具体的な構成を示してい
る。データラッチ回路26は、ラッチ信号LATCH とアド
レスai の論理によって選ばれたアドレスのデータがラ
ッチ回路本体LAにラッチされる。センスアンプ回路22
は、センス制御信号SENSE とアドレスai の論理によっ
て選ばれたアドレスのビット線データをセンスして出力
する。このセンスアンプ回路22の出力は、データラッ
チ回路26の対応するデータと比較回路23によって比
較され、その結果がラッチ信号LATCHV,/LATCHVによっ
てラッチされることになる。次にその結果に応じてラッ
チ回路本体LAに出力する。そしてラッチ信号LATCHV,/
LATCHVを解除して次のアドレスの論理で選ばれるものに
備える。
【0031】各データ消去およびデータ書込みベリファ
イの結果は、ベリファイ終了検知回路36に送られ、ベ
リファイ終了信号はセルアレイ・ブロック管理回路35
に送られる。もし、消去ベリファイ,書込みベリファイ
のいずれかが失敗した場合には、管理回路35によりそ
の後そのブロックの使用を使用しないようにプロテクト
をかける指示が出される。
イの結果は、ベリファイ終了検知回路36に送られ、ベ
リファイ終了信号はセルアレイ・ブロック管理回路35
に送られる。もし、消去ベリファイ,書込みベリファイ
のいずれかが失敗した場合には、管理回路35によりそ
の後そのブロックの使用を使用しないようにプロテクト
をかける指示が出される。
【0032】図6および図7は、図1における制御ゲー
ト制御回路28の部分の具体的構成を一本の制御ゲート
線CGi について示している。この制御回路は、高電位
発生回路29から得られる高電位Vppを書込み時に選択
ゲートに与える高電位供給回路281 、同じく中間電位
発生回路30から得られる中間電位VppM を書込み時に
非選択の制御ゲートに与える中間電位供給回路282 、
書込みベリファイ制御信号W-VERIFY(1) により選択的に
第1の書込みべリファイ電位VVER(1)を与える第1の書
込みベリファイ電位供給回路283 、書込みベリファイ
制御信号W-VERIFY(2) により選択的に第2の書込みべリ
ファイ電位VVER(2)を与える第2の書込みベリファイ電
位供給回路284 、および読出し信号READ,消去信号ER
ASE および消去ベリファイ制御信号E-VERIFYにより制御
ゲート電位を設定する消去/読出し制御回路285 によ
り構成されている。
ト制御回路28の部分の具体的構成を一本の制御ゲート
線CGi について示している。この制御回路は、高電位
発生回路29から得られる高電位Vppを書込み時に選択
ゲートに与える高電位供給回路281 、同じく中間電位
発生回路30から得られる中間電位VppM を書込み時に
非選択の制御ゲートに与える中間電位供給回路282 、
書込みベリファイ制御信号W-VERIFY(1) により選択的に
第1の書込みべリファイ電位VVER(1)を与える第1の書
込みベリファイ電位供給回路283 、書込みベリファイ
制御信号W-VERIFY(2) により選択的に第2の書込みべリ
ファイ電位VVER(2)を与える第2の書込みベリファイ電
位供給回路284 、および読出し信号READ,消去信号ER
ASE および消去ベリファイ制御信号E-VERIFYにより制御
ゲート電位を設定する消去/読出し制御回路285 によ
り構成されている。
【0033】第1の書込みベリファイ電位VVER(1)は、
メモリセルの書込み状態が不足しているか否かを確認す
るためのものであり、第2の書込みベリファイ電位V
VER(2)はメモリセルの書込み状態が過剰になっているか
否か確認するためのものである。この様な回路が各制御
ゲート線毎に設けられる。高電位供給回路281 は、書
込み信号WRITE とアドレスai の論理をとるNANDゲ
ートG1 により制御されるEタイプ,nチャネルのスイ
ッチングMOSトランジスタQE1とEタイプ,pチャネ
ルのスイッチングMOSトランジスタQP1、および出力
バッファとなるEタイプ,pチャネルMOSトランジス
タQP2を主体として構成されている。MOSトランジス
タQE1とQP1の間、MOSトランジスタQP1と高電位V
pp端子の間には、それぞれスイッチングMOSトランジ
スタを高電位から保護するためのnチャネルMOSトラ
ンジスタQD1,QD2が設けられている。これらのMOS
トランジスタQD1,QD2はDタイプである。バッファ段
MOSトランジスタQP1の上下にも同様に、Dタイプ,
nチャネルMOSトランジスタQD3,QD4が設けられて
いる。出力段にこの様にpチャネルMOSトランジスタ
とDタイプ,nチャネルMOSトランジスタを用いてい
るのは、高電位Vppをしきい値降下なく制御ゲート線に
供給するためである。とくにMOSトランジスタQD4
は、他の回路から制御ゲート線に正電位が供給された時
にpチャネルMOSトランジスタQP2のドレイン接合が
順バイアスになるのを防止する働きをする。中間電位供
給回路282 も、高電位供給回路281 と同様に、NA
NDゲートG2 、これにより制御されるEタイプ,nチ
ャネルのスイッチングMOSトランジスタQE2とEタイ
プ,pチャネルのスイッチングMOSトランジスタQP
3、出力バッファとなるEタイプ,pチャネルMOSト
ランジスタQP4、およびDタイプ,nチャネルMOSト
ランジスタQD5〜QD8により構成されている。NAND
ゲートG2 は、非選択の制御ゲート線に中間電位を与え
るために、書込み信号WRITE とアドレス/ai の論理を
とる。
メモリセルの書込み状態が不足しているか否かを確認す
るためのものであり、第2の書込みベリファイ電位V
VER(2)はメモリセルの書込み状態が過剰になっているか
否か確認するためのものである。この様な回路が各制御
ゲート線毎に設けられる。高電位供給回路281 は、書
込み信号WRITE とアドレスai の論理をとるNANDゲ
ートG1 により制御されるEタイプ,nチャネルのスイ
ッチングMOSトランジスタQE1とEタイプ,pチャネ
ルのスイッチングMOSトランジスタQP1、および出力
バッファとなるEタイプ,pチャネルMOSトランジス
タQP2を主体として構成されている。MOSトランジス
タQE1とQP1の間、MOSトランジスタQP1と高電位V
pp端子の間には、それぞれスイッチングMOSトランジ
スタを高電位から保護するためのnチャネルMOSトラ
ンジスタQD1,QD2が設けられている。これらのMOS
トランジスタQD1,QD2はDタイプである。バッファ段
MOSトランジスタQP1の上下にも同様に、Dタイプ,
nチャネルMOSトランジスタQD3,QD4が設けられて
いる。出力段にこの様にpチャネルMOSトランジスタ
とDタイプ,nチャネルMOSトランジスタを用いてい
るのは、高電位Vppをしきい値降下なく制御ゲート線に
供給するためである。とくにMOSトランジスタQD4
は、他の回路から制御ゲート線に正電位が供給された時
にpチャネルMOSトランジスタQP2のドレイン接合が
順バイアスになるのを防止する働きをする。中間電位供
給回路282 も、高電位供給回路281 と同様に、NA
NDゲートG2 、これにより制御されるEタイプ,nチ
ャネルのスイッチングMOSトランジスタQE2とEタイ
プ,pチャネルのスイッチングMOSトランジスタQP
3、出力バッファとなるEタイプ,pチャネルMOSト
ランジスタQP4、およびDタイプ,nチャネルMOSト
ランジスタQD5〜QD8により構成されている。NAND
ゲートG2 は、非選択の制御ゲート線に中間電位を与え
るために、書込み信号WRITE とアドレス/ai の論理を
とる。
【0034】消去/読出し制御回路285 は、読出し信
号READとアドレスai ,/ai の論理を取るNANDゲ
ートG3 ,G5 、消去信号ERASE と消去ベリファイ制御
信号E-VERIFYの和をとるNORゲートG6 、NANDゲ
ートG5 とG6 の出力を選択するのNANDゲートG7
、これらNANDゲートG7 とG3 によりそれぞれ制
御されるスイッチング用のEタイプ,nチャネルMOS
トランジスタQE3とEタイプ,pチャネルMOSトラン
ジスタQP5、これらのスイッチング用MOSトランジス
タと制御ゲート線の間に設けられた保護用のDタイプ,
nチャネルMOSトランジスタQD10 ,QD9により構成
されている。
号READとアドレスai ,/ai の論理を取るNANDゲ
ートG3 ,G5 、消去信号ERASE と消去ベリファイ制御
信号E-VERIFYの和をとるNORゲートG6 、NANDゲ
ートG5 とG6 の出力を選択するのNANDゲートG7
、これらNANDゲートG7 とG3 によりそれぞれ制
御されるスイッチング用のEタイプ,nチャネルMOS
トランジスタQE3とEタイプ,pチャネルMOSトラン
ジスタQP5、これらのスイッチング用MOSトランジス
タと制御ゲート線の間に設けられた保護用のDタイプ,
nチャネルMOSトランジスタQD10 ,QD9により構成
されている。
【0035】第1の書込みベリファイ電位供給回路28
3 は、書込みベリファイ信号W-VERIFY(1) とアドレスa
i の論理を取るNANDゲートG4 とその出力を反転す
るインバータゲートI1 、このインバータゲートI1 に
より制御されて第1のベリファイ電位VVER(1)を選択制
御ゲート線に供給するためのスイッチング用のEタイ
プ,nチャネルMOSトランジスタQE4、およびこのM
OSトランジスタQE4と制御ゲート線の間に設けられた
保護用のDタイプ,nチャネルMOSトランジスタQD1
1 により構成されている。
3 は、書込みベリファイ信号W-VERIFY(1) とアドレスa
i の論理を取るNANDゲートG4 とその出力を反転す
るインバータゲートI1 、このインバータゲートI1 に
より制御されて第1のベリファイ電位VVER(1)を選択制
御ゲート線に供給するためのスイッチング用のEタイ
プ,nチャネルMOSトランジスタQE4、およびこのM
OSトランジスタQE4と制御ゲート線の間に設けられた
保護用のDタイプ,nチャネルMOSトランジスタQD1
1 により構成されている。
【0036】第2の書込みベリファイ電位供給回路28
4 も同様に、書込みベリファイ信号W-VERIFY(2) とアド
レスai の論理を取るNANDゲートG5 とその出力を
反転するインバータゲートI2 、このインバータゲート
I1 により制御されて第2のベリファイ電位VVER(2)を
非選択制御ゲート線に供給するためのスイッチング用の
Eタイプ,nチャネルMOSトランジスタQE5、および
このMOSトランジスタQE5と制御ゲート線の間に設け
られた保護用のDタイプ,nチャネルMOSトランジス
タQD12 により構成されている。
4 も同様に、書込みベリファイ信号W-VERIFY(2) とアド
レスai の論理を取るNANDゲートG5 とその出力を
反転するインバータゲートI2 、このインバータゲート
I1 により制御されて第2のベリファイ電位VVER(2)を
非選択制御ゲート線に供給するためのスイッチング用の
Eタイプ,nチャネルMOSトランジスタQE5、および
このMOSトランジスタQE5と制御ゲート線の間に設け
られた保護用のDタイプ,nチャネルMOSトランジス
タQD12 により構成されている。
【0037】図8は、書込みベリファイ電位供給回路2
83 ,284 に与えられる第1,第2のベリファイ電位
VVER(1),VVER(2)の発生回路の構成例である。書込み
ベリファイ電位VVER(1),VVER(2)は、それぞれ書込み
ベリファイ信号W−VERIFY(1)またはW−VE
RIFY(2) が入ったときに電源電位Vccと接地電
位Vssの間の所定値に設定された中間電位を出力して、
図6の第1,第2のベリファイ電位供給回路283 ,2
84 によって選択された制御ゲート線に供給されるもの
である。この実施例では、Vccと接地電位間に直列接続
されたEタイプ,nチャネルのMOSトランジスタQE6
とQE7、およびIタイプ,nチャネルのMOSトランジ
スタQIを主体として構成されている。これらのMOS
トランジスタのゲートに所定のバイアスを与えるため
に、抵抗R1 〜R4 の分圧回路が設けられている。これ
により、 Vss<VVER(1)<VVER(2)<Vcc なるベリファイ電位が発生される。
83 ,284 に与えられる第1,第2のベリファイ電位
VVER(1),VVER(2)の発生回路の構成例である。書込み
ベリファイ電位VVER(1),VVER(2)は、それぞれ書込み
ベリファイ信号W−VERIFY(1)またはW−VE
RIFY(2) が入ったときに電源電位Vccと接地電
位Vssの間の所定値に設定された中間電位を出力して、
図6の第1,第2のベリファイ電位供給回路283 ,2
84 によって選択された制御ゲート線に供給されるもの
である。この実施例では、Vccと接地電位間に直列接続
されたEタイプ,nチャネルのMOSトランジスタQE6
とQE7、およびIタイプ,nチャネルのMOSトランジ
スタQIを主体として構成されている。これらのMOS
トランジスタのゲートに所定のバイアスを与えるため
に、抵抗R1 〜R4 の分圧回路が設けられている。これ
により、 Vss<VVER(1)<VVER(2)<Vcc なるベリファイ電位が発生される。
【0038】原理的にはこれらの分圧回路の端子Aに電
源電位Vccを与えればよいが、それでは貫通電流が流れ
ることになる。これを防止するためこの実施例では、E
タイプnチャネルMOSトランジスタQE6,QE9と、E
タイプ,pチャネルMOSトランジスタQP6,QP7、お
よびインバータI3 による切替え回路を設けている。す
なわち書込みベリファイ信号W-VERIFY(1) またはW-VERI
FY(2) が“H”レベルになると、MOSトランジスタQ
E8がオン,QP7がオン、QE9がオフとなり、分圧回路の
端子Aには電源電位Vccが供給される。
源電位Vccを与えればよいが、それでは貫通電流が流れ
ることになる。これを防止するためこの実施例では、E
タイプnチャネルMOSトランジスタQE6,QE9と、E
タイプ,pチャネルMOSトランジスタQP6,QP7、お
よびインバータI3 による切替え回路を設けている。す
なわち書込みベリファイ信号W-VERIFY(1) またはW-VERI
FY(2) が“H”レベルになると、MOSトランジスタQ
E8がオン,QP7がオン、QE9がオフとなり、分圧回路の
端子Aには電源電位Vccが供給される。
【0039】これにより、分圧回路の分圧比で設定され
るMOSトランジスタQE6,QE7およびEI の導通状態
に対応した中間電位の第1および第2の書込みベリファ
イ電位VVER(1)およびVVER(2)が得られる。書込みベリ
ファイ信号W-VERIFY(1) およびW-VERIFY(2) が“L”レ
ベルのときは、MOSトランジスタQE9がオンとなり、
分圧回路の端子Aは接地電位となり、ベリファイ電位V
VER(1),VVER(2)の端子はフローティングとなる。この
時、切替え回路では、MOSトランジスタQP7がオフで
あるから、電流は流れない。
るMOSトランジスタQE6,QE7およびEI の導通状態
に対応した中間電位の第1および第2の書込みベリファ
イ電位VVER(1)およびVVER(2)が得られる。書込みベリ
ファイ信号W-VERIFY(1) およびW-VERIFY(2) が“L”レ
ベルのときは、MOSトランジスタQE9がオンとなり、
分圧回路の端子Aは接地電位となり、ベリファイ電位V
VER(1),VVER(2)の端子はフローティングとなる。この
時、切替え回路では、MOSトランジスタQP7がオフで
あるから、電流は流れない。
【0040】図9は、NANDセルの二つの選択ゲート
SG1 ,SG2 の制御回路である。ロウ・デコーダの出
力によって選択ゲートを選択するNANDゲートG11,
G12およびそれらの出力端子に設けられたインバータ
I11およびI12を基本とする。書込み信号WRITE が
“H”レベルのときに2入力NORゲートG13およびイ
ンバータI13によってNANDゲートG11に“H”レベ
ルが入り、このとき、ドレイン側の選択ゲートSG1 が
選択され、ソース側の選択ゲートSG2 は選択されな
い。NORゲートG13の他方の入力端子には、消去信号
ERASE ,読出し信号READ,書込みベリファイ信号W-VERI
FY(1) ,W-VERIFY(2) および消去ベリファイ信号E-VERI
FYが入るNORゲートG14とインバータI14が設けられ
ている。即ち消去信号ERASE ,読出し信号READ,書込み
ベリファイ信号W-VERIFY(1) ,W-VERIFY(2) ,消去ベリ
ファイ信号E-VERIFYのいずれかが“H”レベルになる
と、NORゲートG13に“H”レベルが入り、二つ選択
ゲートSG1 ,SG2 が同時に選択されるようになって
いる。
SG1 ,SG2 の制御回路である。ロウ・デコーダの出
力によって選択ゲートを選択するNANDゲートG11,
G12およびそれらの出力端子に設けられたインバータ
I11およびI12を基本とする。書込み信号WRITE が
“H”レベルのときに2入力NORゲートG13およびイ
ンバータI13によってNANDゲートG11に“H”レベ
ルが入り、このとき、ドレイン側の選択ゲートSG1 が
選択され、ソース側の選択ゲートSG2 は選択されな
い。NORゲートG13の他方の入力端子には、消去信号
ERASE ,読出し信号READ,書込みベリファイ信号W-VERI
FY(1) ,W-VERIFY(2) および消去ベリファイ信号E-VERI
FYが入るNORゲートG14とインバータI14が設けられ
ている。即ち消去信号ERASE ,読出し信号READ,書込み
ベリファイ信号W-VERIFY(1) ,W-VERIFY(2) ,消去ベリ
ファイ信号E-VERIFYのいずれかが“H”レベルになる
と、NORゲートG13に“H”レベルが入り、二つ選択
ゲートSG1 ,SG2 が同時に選択されるようになって
いる。
【0041】ただし消去ベリファイ信号E-VERIFYは、タ
イマ回路286 を介してNORゲートG14に供給され
る。タイマ回路286 はこの実施例では、一方の入力に
消去ベリファイ信号E-VERIFYが直接入る2入力NAND
ゲートG15,その出力端子に設けられたインバータI1
5、消去ベリファイ信号E-VERIFYを一定時間だけNOR
ゲートG14に供給するための遅延回路DLおよびインバ
ータI16により構成されている。即ち消去ベリファイ信
号E-VERIFY信号が“H”レベルになるとNORゲートG
14に“H”レベルが入り、選択ゲートSG1 ,SG2 が
同時に選択される。そして、遅延回路DLで決まる時間
の後にNANDゲートG15の二つの入力が共に“H”レ
ベルとなり、NORゲートG14に供給されていた“H”
レベルは“L”レベルに復帰する。遅延回路DLは、例
えば抵抗と容量により構成されるものでも、或いはリン
グオシレータの出力をカウンタで数えてあるカウント数
になったら出力を出す回路でもよい。図10は、ベリフ
ァイ終了検知回路36の構成例であり、図示のようにフ
リップフロップとNANDゲートおよびインバータによ
り構成される。次にこのように構成されたEEPROM
の動作を説明する。
イマ回路286 を介してNORゲートG14に供給され
る。タイマ回路286 はこの実施例では、一方の入力に
消去ベリファイ信号E-VERIFYが直接入る2入力NAND
ゲートG15,その出力端子に設けられたインバータI1
5、消去ベリファイ信号E-VERIFYを一定時間だけNOR
ゲートG14に供給するための遅延回路DLおよびインバ
ータI16により構成されている。即ち消去ベリファイ信
号E-VERIFY信号が“H”レベルになるとNORゲートG
14に“H”レベルが入り、選択ゲートSG1 ,SG2 が
同時に選択される。そして、遅延回路DLで決まる時間
の後にNANDゲートG15の二つの入力が共に“H”レ
ベルとなり、NORゲートG14に供給されていた“H”
レベルは“L”レベルに復帰する。遅延回路DLは、例
えば抵抗と容量により構成されるものでも、或いはリン
グオシレータの出力をカウンタで数えてあるカウント数
になったら出力を出す回路でもよい。図10は、ベリフ
ァイ終了検知回路36の構成例であり、図示のようにフ
リップフロップとNANDゲートおよびインバータによ
り構成される。次にこのように構成されたEEPROM
の動作を説明する。
【0042】まずデータ書込みを行うメモリセルアレイ
・ブロックの選択がブロック管理回路35によってなさ
れる。そして選択されたブロックに対して、データ書込
みに先立ってそのブロック内の全てのNANDセルのメ
モリセルのデータ消去を行う。データ消去時は全ての制
御ゲート線(ワード線)CGに0Vが与えられる。すな
わち図7に示す制御回路において、消去/読出し制御回
路285 に消去信号ERASE が入り、これによりMOSト
ランジスタQE3がオンになって全ての制御ゲート線CG
i が0Vとされる。この時選択ゲート線SG1 ,SG2
、ビット線、ソース線、およびメモリセルアレイが形
成されたp型基板(またはp型ウェルおよびn型基板)
に高電位Vppが印加される。非選択ブロックの制御ゲー
ト線にも高電位Vppが印加される。このバイアス状態を
例えば、10m sec の間保つことにより、選択ブロック
内の全てのメモリセルで浮遊ゲートから電子が放出さ
れ、しきい値が負の“0”状態になる。
・ブロックの選択がブロック管理回路35によってなさ
れる。そして選択されたブロックに対して、データ書込
みに先立ってそのブロック内の全てのNANDセルのメ
モリセルのデータ消去を行う。データ消去時は全ての制
御ゲート線(ワード線)CGに0Vが与えられる。すな
わち図7に示す制御回路において、消去/読出し制御回
路285 に消去信号ERASE が入り、これによりMOSト
ランジスタQE3がオンになって全ての制御ゲート線CG
i が0Vとされる。この時選択ゲート線SG1 ,SG2
、ビット線、ソース線、およびメモリセルアレイが形
成されたp型基板(またはp型ウェルおよびn型基板)
に高電位Vppが印加される。非選択ブロックの制御ゲー
ト線にも高電位Vppが印加される。このバイアス状態を
例えば、10m sec の間保つことにより、選択ブロック
内の全てのメモリセルで浮遊ゲートから電子が放出さ
れ、しきい値が負の“0”状態になる。
【0043】消去されたメモリセルのしきい値が十分負
になっているか否かをチェックする消去ベリファイ動作
は次のように行われる。図7の制御回路において、消去
/読出し制御回路285 に消去信号E-ERASE と消去ベリ
ファイ信号E-VERIFYが入り、スイッチングMOSトラン
ジスタQE3がオンになって、アドレスとは無関係に選択
されたNANDセル内の全てのメモリセルの制御ゲート
が0Vに設定される。選択ゲートSG1 ,SG2 も同時
に、図9の制御回路に消去ベリファイ信号E-VERIFYが入
ることにより選択され、例えば5Vに設定される。ビッ
ト線には例えば、1.5Vが与えられ、ソース線は0V
とされる。
になっているか否かをチェックする消去ベリファイ動作
は次のように行われる。図7の制御回路において、消去
/読出し制御回路285 に消去信号E-ERASE と消去ベリ
ファイ信号E-VERIFYが入り、スイッチングMOSトラン
ジスタQE3がオンになって、アドレスとは無関係に選択
されたNANDセル内の全てのメモリセルの制御ゲート
が0Vに設定される。選択ゲートSG1 ,SG2 も同時
に、図9の制御回路に消去ベリファイ信号E-VERIFYが入
ることにより選択され、例えば5Vに設定される。ビッ
ト線には例えば、1.5Vが与えられ、ソース線は0V
とされる。
【0044】このとき、選択ゲートSG1 ,SG2 が5
Vになっている時間は、消去したメモリセルのしきい値
がある程度負になっていたらデータ“0”が読み出せる
時間に設定される。これは図9の遅延回路DLを持つタ
イマ回路286 によって設定される。例えば、制御ゲー
トが全て0Vでビット線が1.5Vのときメモリセルが
10μA流せる時の読みだし時間が200nsec であっ
た時のしきい値より低くしようとすると、この読出し時
間を150nsec に設定する。そして、この設定された
時間にデータ“0”が読み出されない場合には、再度デ
ータ消去を行い、条件を満たすまで同様のベリファイ動
作を繰り返す。
Vになっている時間は、消去したメモリセルのしきい値
がある程度負になっていたらデータ“0”が読み出せる
時間に設定される。これは図9の遅延回路DLを持つタ
イマ回路286 によって設定される。例えば、制御ゲー
トが全て0Vでビット線が1.5Vのときメモリセルが
10μA流せる時の読みだし時間が200nsec であっ
た時のしきい値より低くしようとすると、この読出し時
間を150nsec に設定する。そして、この設定された
時間にデータ“0”が読み出されない場合には、再度デ
ータ消去を行い、条件を満たすまで同様のベリファイ動
作を繰り返す。
【0045】データ書込みは、NANDセルの段数分の
ワードのデータ、例えば8NANDであれば8ワード分
のデータがデータラッチ回路26にラッチされ、そのデ
ータによってビット線電位が制御されて“0”または
“1”が書き込まれる。この時選択された制御ゲート線
に高電位Vpp、それよりビット線側にある非選択制御ゲ
ート線に中間電位VppM が印加される。図6および図7
の制御回路では書込み信号WRITE が入力される。即ち書
込み信号WRITE とアドレスai ,/ai の論理によっ
て、高電位供給回路281 または中間電位供給回路28
2 がオンとなって選択された制御ゲート線にVpp、非選
択の制御ゲート線にVppM が印加される。ビット線BL
には、データ“1”書込みの時は0V、“0”書込みの
時は中間電位VppM が与えられる。
ワードのデータ、例えば8NANDであれば8ワード分
のデータがデータラッチ回路26にラッチされ、そのデ
ータによってビット線電位が制御されて“0”または
“1”が書き込まれる。この時選択された制御ゲート線
に高電位Vpp、それよりビット線側にある非選択制御ゲ
ート線に中間電位VppM が印加される。図6および図7
の制御回路では書込み信号WRITE が入力される。即ち書
込み信号WRITE とアドレスai ,/ai の論理によっ
て、高電位供給回路281 または中間電位供給回路28
2 がオンとなって選択された制御ゲート線にVpp、非選
択の制御ゲート線にVppM が印加される。ビット線BL
には、データ“1”書込みの時は0V、“0”書込みの
時は中間電位VppM が与えられる。
【0046】このデータ書込みのバイアス条件を保持す
る時間は、従来の書込み法に比べて十分に短いもの、例
えば従来の1/100程度、具体的には10μsec 程度
とする。“1”が書かれたメモリセルではしきい値が正
方向にシフトし、“0”が書かれたメモリセルではしき
い値は負に止まる。
る時間は、従来の書込み法に比べて十分に短いもの、例
えば従来の1/100程度、具体的には10μsec 程度
とする。“1”が書かれたメモリセルではしきい値が正
方向にシフトし、“0”が書かれたメモリセルではしき
い値は負に止まる。
【0047】次に書込みベリファイ動作に入る。この実
施例においては、データ“1”が書かれたメモリセルの
しきい値が所望の範囲に入っているか否かが第1,第2
の書込みベリファイ電位VVER(1),VVER(2)によってチ
ェックされる。具体的には第1の書込みベリファイ電位
VVER(1)によって許容しきい値範囲の下限がチェックさ
れ、第2の書込みベリファイ電位VVER(2)によって許容
しきい値範囲の上限がチェックされる。この許容しきい
値範囲はメモリセルのデータ保持特性を考慮して決めら
れるもので、例えば1.5V以上,3.5V以下に定め
られる。具体的にはまず、第1の書込みベリファイ電位
VVER(1)によるベリファイ動作が、データ書込みが行わ
れた8ワード線のメモリセルについて行われる。
施例においては、データ“1”が書かれたメモリセルの
しきい値が所望の範囲に入っているか否かが第1,第2
の書込みベリファイ電位VVER(1),VVER(2)によってチ
ェックされる。具体的には第1の書込みベリファイ電位
VVER(1)によって許容しきい値範囲の下限がチェックさ
れ、第2の書込みベリファイ電位VVER(2)によって許容
しきい値範囲の上限がチェックされる。この許容しきい
値範囲はメモリセルのデータ保持特性を考慮して決めら
れるもので、例えば1.5V以上,3.5V以下に定め
られる。具体的にはまず、第1の書込みベリファイ電位
VVER(1)によるベリファイ動作が、データ書込みが行わ
れた8ワード線のメモリセルについて行われる。
【0048】図11はその書込みベリファイ動作のタイ
ミング図である。まずセンス信号SENSE が“H”レベル
になり、センスアンプ回路22がイネーブルとなる。こ
の時、列アドレス発生回路32により列アドレスai が
入力され、データ出力線にデータが出力されて、データ
ラッチ回路26のデータがラッチ出力線に出力される。
この書込みベリファイ動作のサイクルでは、図6の制御
回路に書込みベリファイ信号W-VERIFY(1) と読出し信号
READが同時に入る。これらとアドレスai ,/ai との
論理によって、選択された制御ゲート線には、第1の書
込みベリファイ制御回路283 によって、Vccと接地電
位の中間に設定された第1の書込みベリファイ電位V
VER(1)=1.5Vが供給される。
ミング図である。まずセンス信号SENSE が“H”レベル
になり、センスアンプ回路22がイネーブルとなる。こ
の時、列アドレス発生回路32により列アドレスai が
入力され、データ出力線にデータが出力されて、データ
ラッチ回路26のデータがラッチ出力線に出力される。
この書込みベリファイ動作のサイクルでは、図6の制御
回路に書込みベリファイ信号W-VERIFY(1) と読出し信号
READが同時に入る。これらとアドレスai ,/ai との
論理によって、選択された制御ゲート線には、第1の書
込みベリファイ制御回路283 によって、Vccと接地電
位の中間に設定された第1の書込みベリファイ電位V
VER(1)=1.5Vが供給される。
【0049】それ以外の制御ゲート線には、消去/読出
し制御回路285 のNANDゲートG3 の出力が“L”
レベルとなって制御ゲート線にVccが供給される。この
時図9の制御回路により同時に選択される選択ゲート線
SG1 ,SG2 は共にVccに設定され、ビット線BLに
は1.5Vが与えられ、ソース線は0Vとされる。
し制御回路285 のNANDゲートG3 の出力が“L”
レベルとなって制御ゲート線にVccが供給される。この
時図9の制御回路により同時に選択される選択ゲート線
SG1 ,SG2 は共にVccに設定され、ビット線BLに
は1.5Vが与えられ、ソース線は0Vとされる。
【0050】これにより、選択されたメモリセルが
“1”書込みがなされたものであって、そのしきい値が
1.5Vを越えていれば選択されたメモリセルは非導通
となり、データ“1”が読み出される。“1”書込みが
なされたがしきい値が1.5Vに達していない場合に
は、選択されたメモリセルは導通するから、データ
“0”として読み出される。そして、書込みデータとベ
リファイ動作により読み出されたデータとはデータ比較
回路23によって比較されて、ラッチ信号LATCHVが
“L”レベルから“H”レベルになることにより、比較
結果がラッチされる。
“1”書込みがなされたものであって、そのしきい値が
1.5Vを越えていれば選択されたメモリセルは非導通
となり、データ“1”が読み出される。“1”書込みが
なされたがしきい値が1.5Vに達していない場合に
は、選択されたメモリセルは導通するから、データ
“0”として読み出される。そして、書込みデータとベ
リファイ動作により読み出されたデータとはデータ比較
回路23によって比較されて、ラッチ信号LATCHVが
“L”レベルから“H”レベルになることにより、比較
結果がラッチされる。
【0051】すなわち読み出されたデータが“1”であ
れば、これは比較回路23内のインバータ231で反転
して、データラッチ回路26からの書込みデータ“1”
と共にNANDゲート232に入り、インバータ233
によって書込みデータが“1”であれば、“0”となっ
て、ラッチ回路234にラッチされる。書込みデータが
“1”であるが、書込みが不十分であって“0”と読み
出された場合には、ラッチ回路234には“1”として
ラッチされる。書込みデータが“0”の場合には、読み
出されたデータの如何に拘らず、“0”として比較回路
23内のラッチ回路234にラッチされる。以上のデー
タ比較回路23でのラッチデータの様子を表1にまとめ
て示す。
れば、これは比較回路23内のインバータ231で反転
して、データラッチ回路26からの書込みデータ“1”
と共にNANDゲート232に入り、インバータ233
によって書込みデータが“1”であれば、“0”となっ
て、ラッチ回路234にラッチされる。書込みデータが
“1”であるが、書込みが不十分であって“0”と読み
出された場合には、ラッチ回路234には“1”として
ラッチされる。書込みデータが“0”の場合には、読み
出されたデータの如何に拘らず、“0”として比較回路
23内のラッチ回路234にラッチされる。以上のデー
タ比較回路23でのラッチデータの様子を表1にまとめ
て示す。
【0052】
【表1】
【0053】データ比較回路23の出力に“1”が現れ
た場合には、ベリファイ終了検知回路36はベリファイ
終了信号を出さないようにする。即ち図10において、
書込みベリファイ信号W-VERIFY(1) によりフリップフロ
ップが初期化された後、データ比較回路23の出力に
“1”が現れると、フリップフロップの出力は“0”に
セットされる。データ比較が終了するまではデータ比較
信号が“0”、したがってベリファイ終了信号は“0”
出力であり、ベリファイが終了していない事を示す。全
ビット線のデータ比較が終了すると、データ比較終了信
号が“1”になるが、ベリファイが終了しないと信号D
OUT Vが“H”レベルになる事によって、データ比較回
路23のデータが再度データバッファ24を介し、デー
タ入力線を介して新しいデータとしてデータラッチ回路
26にラッチされる。
た場合には、ベリファイ終了検知回路36はベリファイ
終了信号を出さないようにする。即ち図10において、
書込みベリファイ信号W-VERIFY(1) によりフリップフロ
ップが初期化された後、データ比較回路23の出力に
“1”が現れると、フリップフロップの出力は“0”に
セットされる。データ比較が終了するまではデータ比較
信号が“0”、したがってベリファイ終了信号は“0”
出力であり、ベリファイが終了していない事を示す。全
ビット線のデータ比較が終了すると、データ比較終了信
号が“1”になるが、ベリファイが終了しないと信号D
OUT Vが“H”レベルになる事によって、データ比較回
路23のデータが再度データバッファ24を介し、デー
タ入力線を介して新しいデータとしてデータラッチ回路
26にラッチされる。
【0054】上の表から明らかなように、データ書込み
が不十分であったアドレスについてのみ“1”データが
再度ラッチされ、これよって再度“1”データ書込み動
作が繰り返される。そして再度ベリファイ動作を行い、
“1”書込み不十分のメモリセルがなくなると、データ
比較回路23に1個も“1”が現れなくなり、フリップ
フロップは“0”にセットされたままになって、データ
比較終了信号が“1”になったときに、同じNANDセ
ルについて次の第2の書込みベリファイ動作に入る。
が不十分であったアドレスについてのみ“1”データが
再度ラッチされ、これよって再度“1”データ書込み動
作が繰り返される。そして再度ベリファイ動作を行い、
“1”書込み不十分のメモリセルがなくなると、データ
比較回路23に1個も“1”が現れなくなり、フリップ
フロップは“0”にセットされたままになって、データ
比較終了信号が“1”になったときに、同じNANDセ
ルについて次の第2の書込みベリファイ動作に入る。
【0055】第2の書込みベリファイ動作は、書込みベ
リファイ信号としてW-VERIFY(1) に代わってW-VERIFY
(2) が用いられ、第1の書込みベリファイ電位VVER(1)
に代って第2の書込みベリファイ電位VVER(2)=3.5
Vが用いられる。ただし、第1の書込みベリファイ動作
では、選択されたメモリセルに第1の書込みベリファイ
電位VVER(1)が印加され、非選択のメモリセルには例え
ば5Vが印加された状態で読出しが行われるのに対し
て、第2の書込みベリファイ動作は選択されたメモリセ
ルの制御ゲートには第2の書込みベリファイ電位V
VER(2)が印加されて、非選択メモリセルには、通常の読
出し動作と同様の例えば5Vが印加されることになる。
リファイ信号としてW-VERIFY(1) に代わってW-VERIFY
(2) が用いられ、第1の書込みベリファイ電位VVER(1)
に代って第2の書込みベリファイ電位VVER(2)=3.5
Vが用いられる。ただし、第1の書込みベリファイ動作
では、選択されたメモリセルに第1の書込みベリファイ
電位VVER(1)が印加され、非選択のメモリセルには例え
ば5Vが印加された状態で読出しが行われるのに対し
て、第2の書込みベリファイ動作は選択されたメモリセ
ルの制御ゲートには第2の書込みベリファイ電位V
VER(2)が印加されて、非選択メモリセルには、通常の読
出し動作と同様の例えば5Vが印加されることになる。
【0056】この場合のデータ比較の方法は、次の通り
である。一つのNANDセルの8ビットのうち選択され
たセルのしきい値が3.5V以上の書込み過剰状態にな
っていれば、ビット線電流が流れないから、“1”デー
タに読まれる。したがって、NANDセルの8ビットの
データ読出しを順次行い、“0”データが“1”データ
に変っているものがなければ、書込み過剰はないと判断
する。この判断結果に基づいて、ベリファイ終了検知回
路36は終了信号“1”を出力して、データ書込み動作
を終了する。
である。一つのNANDセルの8ビットのうち選択され
たセルのしきい値が3.5V以上の書込み過剰状態にな
っていれば、ビット線電流が流れないから、“1”デー
タに読まれる。したがって、NANDセルの8ビットの
データ読出しを順次行い、“0”データが“1”データ
に変っているものがなければ、書込み過剰はないと判断
する。この判断結果に基づいて、ベリファイ終了検知回
路36は終了信号“1”を出力して、データ書込み動作
を終了する。
【0057】以上のようにして一つのNANDセルにつ
いて第1,第2の書込みベリファイ動作を含む書込み動
作が終了すると、次のNANDセルについて同様にデー
タ書込みと第1,第2の書込みベリファイ動作が繰り返
される。なおデータ書込みとベリファイ動作のタイミン
グは、選択されたメモリセルアレイ・ブロック内のすべ
てのNANDセルについてデータ書込みと第1の書込み
ベリファイ動作が終了した後に、まとめて第2の書込み
ベリファイが行われるようにしてもよい。以上の各動作
モードでの各部の電位関係をまとめて表2に示す。
いて第1,第2の書込みベリファイ動作を含む書込み動
作が終了すると、次のNANDセルについて同様にデー
タ書込みと第1,第2の書込みベリファイ動作が繰り返
される。なおデータ書込みとベリファイ動作のタイミン
グは、選択されたメモリセルアレイ・ブロック内のすべ
てのNANDセルについてデータ書込みと第1の書込み
ベリファイ動作が終了した後に、まとめて第2の書込み
ベリファイが行われるようにしてもよい。以上の各動作
モードでの各部の電位関係をまとめて表2に示す。
【0058】
【表2】
【0059】表2では、書込みおよび書込みベリファイ
時、制御ゲートCG2 が選ばれた場合について示してい
る。またまとめて第2の書込みベリファイを行う場合
を、表2では第2の書込みベリファイ(2)として示し
ている。
時、制御ゲートCG2 が選ばれた場合について示してい
る。またまとめて第2の書込みベリファイを行う場合
を、表2では第2の書込みベリファイ(2)として示し
ている。
【0060】これまで説明した消去ベリファイ,第1,
第2の書込みベリファイが成功しなかった場合、すなわ
ち消去ベリファイを所定回数繰り返しても消去できなか
った場合、第1の書込みベリファイを所定回数繰り返し
ても書込み不足状態が解消できなかった場合、および第
2の書込みベリファイにより書込み過剰状態があった場
合には、その選択されたメモリセルアレイ・ブロックは
その後使用しないように、ブロック管理回路35によっ
てプロテクトをかけるようにする。データ読出し動作
は、従来と同様である。次に本発明での書込みベリファ
イのシーケンスの例を4つ、図12以下を用いて説明す
る。
第2の書込みベリファイが成功しなかった場合、すなわ
ち消去ベリファイを所定回数繰り返しても消去できなか
った場合、第1の書込みベリファイを所定回数繰り返し
ても書込み不足状態が解消できなかった場合、および第
2の書込みベリファイにより書込み過剰状態があった場
合には、その選択されたメモリセルアレイ・ブロックは
その後使用しないように、ブロック管理回路35によっ
てプロテクトをかけるようにする。データ読出し動作
は、従来と同様である。次に本発明での書込みベリファ
イのシーケンスの例を4つ、図12以下を用いて説明す
る。
【0061】図12および図13は第1の例である。図
に示すように、選択されたワード線に繋がる全てのメモ
リセル(これを1ページという)にデータを書き込んだ
後、その選択されたワード線に第1の書込みベリファイ
電位VVER(1)を印加し、そのNANDセル内の非選択ワ
ード線にVcc(例えば5V)を印加して読出すことによ
り、書込み不足状態をチェックする。その後同様に、そ
の選択ワード線に第2の書込みベリファイ電位VVER(2)
を印加し、そのNANDセル内の非選択ワード線にVcc
を印加して読出すことにより、書込み過剰状態をチェッ
クする。
に示すように、選択されたワード線に繋がる全てのメモ
リセル(これを1ページという)にデータを書き込んだ
後、その選択されたワード線に第1の書込みベリファイ
電位VVER(1)を印加し、そのNANDセル内の非選択ワ
ード線にVcc(例えば5V)を印加して読出すことによ
り、書込み不足状態をチェックする。その後同様に、そ
の選択ワード線に第2の書込みベリファイ電位VVER(2)
を印加し、そのNANDセル内の非選択ワード線にVcc
を印加して読出すことにより、書込み過剰状態をチェッ
クする。
【0062】次にもし書込み不足状態のセルがあり、書
込み過剰状態のセルがなければ、再びその選択ページに
データを書込み、上記と同様に書込み不足状態および書
込み過剰状態をチェックする。書込み不足状態のセルも
書込み過剰状態のセルもなければ、次のページへの次の
データ書込みを行う。書込み過剰状態のセルがあれば、
そのNANDセルもしくはNANDセルブロックの今後
の使用を禁止するプロテクトをかける。そして次のNA
NDセルもしくはNANDセルブロックを選択して、そ
の中のNANDセルに対して、書込み途中のデータを初
めから書込み直すことになる。ただし、図12では書込
み不足状態をチェックしてから書込み過剰状態をチェッ
クしたが、これは逆でもよい。
込み過剰状態のセルがなければ、再びその選択ページに
データを書込み、上記と同様に書込み不足状態および書
込み過剰状態をチェックする。書込み不足状態のセルも
書込み過剰状態のセルもなければ、次のページへの次の
データ書込みを行う。書込み過剰状態のセルがあれば、
そのNANDセルもしくはNANDセルブロックの今後
の使用を禁止するプロテクトをかける。そして次のNA
NDセルもしくはNANDセルブロックを選択して、そ
の中のNANDセルに対して、書込み途中のデータを初
めから書込み直すことになる。ただし、図12では書込
み不足状態をチェックしてから書込み過剰状態をチェッ
クしたが、これは逆でもよい。
【0063】図14および図15は第2の例である。選
択ページにデータを書き込んだ後、その選択ワード線に
第1の書込みベリファイ電位VVER(1)を印加し、そのN
ANDセル内の非選択ワード線にVccを印加して読出す
ことにより、書込み不足状態をチェックする。書込み不
足状態のセルがあれば、再度その選択ページに書込みを
行う。書込み不足状態のセルがなくなれば次のページを
書込み、同様の書込み不足状態をチェックする。
択ページにデータを書き込んだ後、その選択ワード線に
第1の書込みベリファイ電位VVER(1)を印加し、そのN
ANDセル内の非選択ワード線にVccを印加して読出す
ことにより、書込み不足状態をチェックする。書込み不
足状態のセルがあれば、再度その選択ページに書込みを
行う。書込み不足状態のセルがなくなれば次のページを
書込み、同様の書込み不足状態をチェックする。
【0064】そして少なくとも1つ以上のNANDセル
へのデータ書込みが終った状態で、そのNANDセルの
全てのワード線に第2の書込みベリファイ電位VVER(2)
を印加して読出しを行い、セル電流が流れか否かにより
書込み過剰状態をチェックする。書込み過剰のセルがあ
れば、そのNANDセルもしくはNANDセルブロック
の今後の使用を禁止するプロテクトをかける。そして次
のNANDセルもしくはNANDセルブロックを選択し
て、その中のNANDセルに対して、書込み途中のデー
タを初めから書込み直す。
へのデータ書込みが終った状態で、そのNANDセルの
全てのワード線に第2の書込みベリファイ電位VVER(2)
を印加して読出しを行い、セル電流が流れか否かにより
書込み過剰状態をチェックする。書込み過剰のセルがあ
れば、そのNANDセルもしくはNANDセルブロック
の今後の使用を禁止するプロテクトをかける。そして次
のNANDセルもしくはNANDセルブロックを選択し
て、その中のNANDセルに対して、書込み途中のデー
タを初めから書込み直す。
【0065】図16および図17は第3の例である。あ
る選択ページにデータを書き込んだ後、その選択ワード
線に第1の書込みベリファイ電位VVER(1)を印加し、そ
のNANDセル内の非選択ワード線にVccを印加して読
出すことにより、書込み不足状態をチェックする。書込
み不足状態のセルがあれば、再度その選択ページに書込
みを行う。
る選択ページにデータを書き込んだ後、その選択ワード
線に第1の書込みベリファイ電位VVER(1)を印加し、そ
のNANDセル内の非選択ワード線にVccを印加して読
出すことにより、書込み不足状態をチェックする。書込
み不足状態のセルがあれば、再度その選択ページに書込
みを行う。
【0066】書込み不足状態のセルがなくなれば、次に
選択ワード線に第2の書込みベリファイ電位VVER(2)を
印加し、そのNANDセル内の非選択ワード線にVccを
印加して読出すことにより、書込み過剰状態をチェック
する。書込み過剰状態のセルがなければ、次のページへ
の次のデータ書込みを行い、また書込み過剰状態のセル
があれば、そのNANDセルもしくはNANDセルブロ
ックの今後の使用を禁止するプロテクトをかける。そし
て次のNANDセルもしくはNANDセルブロックを選
択して、その中のNANDセルに対して、書込み途中の
データを初めから書込み直す。
選択ワード線に第2の書込みベリファイ電位VVER(2)を
印加し、そのNANDセル内の非選択ワード線にVccを
印加して読出すことにより、書込み過剰状態をチェック
する。書込み過剰状態のセルがなければ、次のページへ
の次のデータ書込みを行い、また書込み過剰状態のセル
があれば、そのNANDセルもしくはNANDセルブロ
ックの今後の使用を禁止するプロテクトをかける。そし
て次のNANDセルもしくはNANDセルブロックを選
択して、その中のNANDセルに対して、書込み途中の
データを初めから書込み直す。
【0067】図18および図19は第4の例である。選
択セルブロック中のあるNANDセルに対してデータを
書き込んだ後、そのNANDセルのワード線を順次選択
して第1の書込みベリファイ電位VVER(1)を印加し、そ
のNANDセル内の非選択ワード線にVccを印加して読
出すことにより、書込み不足状態をチェックする。さら
にその選択ワード線に第2の書込みベリファイ電位V
VER(2)を印加し、その他の非選択ワード線にVccを印加
して読出すことにより書込み過剰状態をチェックする。
択セルブロック中のあるNANDセルに対してデータを
書き込んだ後、そのNANDセルのワード線を順次選択
して第1の書込みベリファイ電位VVER(1)を印加し、そ
のNANDセル内の非選択ワード線にVccを印加して読
出すことにより、書込み不足状態をチェックする。さら
にその選択ワード線に第2の書込みベリファイ電位V
VER(2)を印加し、その他の非選択ワード線にVccを印加
して読出すことにより書込み過剰状態をチェックする。
【0068】次に、もし書込み過剰状態のセルがなく、
書込み不足状態のセルがあれば、そのNANDセルに対
して順次データを再書込みし、同様に書込み過剰状態と
書込み不足状態をチェックする。書込み不足状態のセル
も書込み過剰状態のセルもなければ、次のNANDセル
に次のデータ書込みを行う。書込み過剰状態のセルがあ
れば、そのNANDセルもしくはNANDセルブロック
の今後の使用を禁止するプロテクトをかける。そして次
のNANDセルもしくはNANDセルブロックを選択し
て、その中のNANDセルに対して、書込み途中のデー
タを初めから書込み直す。
書込み不足状態のセルがあれば、そのNANDセルに対
して順次データを再書込みし、同様に書込み過剰状態と
書込み不足状態をチェックする。書込み不足状態のセル
も書込み過剰状態のセルもなければ、次のNANDセル
に次のデータ書込みを行う。書込み過剰状態のセルがあ
れば、そのNANDセルもしくはNANDセルブロック
の今後の使用を禁止するプロテクトをかける。そして次
のNANDセルもしくはNANDセルブロックを選択し
て、その中のNANDセルに対して、書込み途中のデー
タを初めから書込み直す。
【0069】図20および図21は、第4の例を若干変
形した例である。この例に示すように、NANDセル全
てに対して書込み不足状態をチェックしてから、もう一
度NANDセル全てに対して全ワード線に第2の書込み
ベリファイ電位VVER(2)を印加することにより、書込み
過剰状態をチェックするようにしてもよい。また先に書
込み過剰状態をチェックしてから、書込み不足状態をチ
ェックしても良い。またNANDセルの中の全てのセル
に対して書込み不足または過剰状態のチェックを行って
からプロテクトをかけなくても、書込み不足または過剰
状態のセルを発見した時に直ぐにプロテクトをかけるこ
とにしてもよい。
形した例である。この例に示すように、NANDセル全
てに対して書込み不足状態をチェックしてから、もう一
度NANDセル全てに対して全ワード線に第2の書込み
ベリファイ電位VVER(2)を印加することにより、書込み
過剰状態をチェックするようにしてもよい。また先に書
込み過剰状態をチェックしてから、書込み不足状態をチ
ェックしても良い。またNANDセルの中の全てのセル
に対して書込み不足または過剰状態のチェックを行って
からプロテクトをかけなくても、書込み不足または過剰
状態のセルを発見した時に直ぐにプロテクトをかけるこ
とにしてもよい。
【0070】以上のようにこの実施例によれば、データ
消去のベリファイ動作を実行することより、消去状態の
メモリセルのしきい値電圧をある値より小さく設定する
ことができる。これにより、“0”読出し時の速度が遅
くならないようにすることができ、また“1”書込み後
のしきい値が大きくなり過ぎるのが防止される。
消去のベリファイ動作を実行することより、消去状態の
メモリセルのしきい値電圧をある値より小さく設定する
ことができる。これにより、“0”読出し時の速度が遅
くならないようにすることができ、また“1”書込み後
のしきい値が大きくなり過ぎるのが防止される。
【0071】またこの実施例ではデータ書込み時、1回
の書込み時間を短くして書込みが不十分なメモリセルに
対しては再度書込みを行うという操作を繰り返す。これ
によって、従来のように1回の書込み動作で確実に
“1”データを書き込む場合の製造プロセス等のばらつ
きに起因する過剰な書込み、すなわち1”データのしき
い値が不必要に高くなることが防止され、“1”データ
が書き込まれた全メモリセルのしきい値のばらつきを小
さいものとすることができる。さらにメモリセルのしき
い値が許容範囲の上限を越えているか否かも判断され
る。そして不良ビットが存在した場合には、ブロック単
位でプロテクトをかけることによって、効率よくチップ
を使用することができる。この結果、非選択のメモリセ
ルが転送ゲートとして働くNANDセル型のEEPRO
Mの信頼性が高くなる。
の書込み時間を短くして書込みが不十分なメモリセルに
対しては再度書込みを行うという操作を繰り返す。これ
によって、従来のように1回の書込み動作で確実に
“1”データを書き込む場合の製造プロセス等のばらつ
きに起因する過剰な書込み、すなわち1”データのしき
い値が不必要に高くなることが防止され、“1”データ
が書き込まれた全メモリセルのしきい値のばらつきを小
さいものとすることができる。さらにメモリセルのしき
い値が許容範囲の上限を越えているか否かも判断され
る。そして不良ビットが存在した場合には、ブロック単
位でプロテクトをかけることによって、効率よくチップ
を使用することができる。この結果、非選択のメモリセ
ルが転送ゲートとして働くNANDセル型のEEPRO
Mの信頼性が高くなる。
【0072】なお実施例では、第1,第2の書込みベリ
ファイ動作でのしきい値評価基準をそれぞれ1.5V,
3.5Vとしたが、これは許容しきい値分布との関係
で、他の適当な値に設定することが可能である。たとえ
ば、第1の書込みベリファイ電位VVER(1)はVssの上限
値以上に設定し、第2の書込みベリファイ電位VVER(2)
はVccの下限値以下に設定すると望ましい。1回の書込
み時間についても同様であり、例えば最終的なしきい値
分布をより小さいものとするためには、1回の書込み時
間をより短くして、小刻みに書込み/ベリファイ動作を
繰り返すようにすればよい。消去ベリファイ動作時のチ
ェック時間についても同様に必要に応じて適当な値に設
定することができる。
ファイ動作でのしきい値評価基準をそれぞれ1.5V,
3.5Vとしたが、これは許容しきい値分布との関係
で、他の適当な値に設定することが可能である。たとえ
ば、第1の書込みベリファイ電位VVER(1)はVssの上限
値以上に設定し、第2の書込みベリファイ電位VVER(2)
はVccの下限値以下に設定すると望ましい。1回の書込
み時間についても同様であり、例えば最終的なしきい値
分布をより小さいものとするためには、1回の書込み時
間をより短くして、小刻みに書込み/ベリファイ動作を
繰り返すようにすればよい。消去ベリファイ動作時のチ
ェック時間についても同様に必要に応じて適当な値に設
定することができる。
【0073】以上の実施例は、選択メモリセルの制御ゲ
ートに書込み不足状態を確認する第1の書込みベリファ
イ電位を印加したベリファイ動作と、同じく選択メモリ
セルの制御ゲートに書込み過剰状態を確認する第2の書
込みベリファイ電位を印加したベリファイ動作とを、順
に行った。したがって以上の実施例では、非選択メモリ
セルは単に転送ゲートとしてのみ用いていることにな
る。
ートに書込み不足状態を確認する第1の書込みベリファ
イ電位を印加したベリファイ動作と、同じく選択メモリ
セルの制御ゲートに書込み過剰状態を確認する第2の書
込みベリファイ電位を印加したベリファイ動作とを、順
に行った。したがって以上の実施例では、非選択メモリ
セルは単に転送ゲートとしてのみ用いていることにな
る。
【0074】次に、データ書込み時の書込み不足状態を
確認するベリファイ動作と書込み過剰状態を確認するベ
リファイ動作を同時に行うようにした実施例を説明す
る。このとき、選択メモリセルの制御ゲートには書込み
不足状態を確認するための第1の書込みベリファイ電位
を印加し、同時に非選択メモリセルの制御ゲートには書
込み過剰状態を確認するための第2の書込みベリファイ
電位を印加する。具体的なEEPROM構成は、図1〜
図4は先の実施例と同じである。
確認するベリファイ動作と書込み過剰状態を確認するベ
リファイ動作を同時に行うようにした実施例を説明す
る。このとき、選択メモリセルの制御ゲートには書込み
不足状態を確認するための第1の書込みベリファイ電位
を印加し、同時に非選択メモリセルの制御ゲートには書
込み過剰状態を確認するための第2の書込みベリファイ
電位を印加する。具体的なEEPROM構成は、図1〜
図4は先の実施例と同じである。
【0075】先の実施例の図5に対応する部分の構成
は、図22となる。すなわち比較回路23のインバータ
231,NANDゲート232,インバータ233の部
分は、一つのNORゲート230に置き換えられる。
は、図22となる。すなわち比較回路23のインバータ
231,NANDゲート232,インバータ233の部
分は、一つのNORゲート230に置き換えられる。
【0076】先の実施例の図6に対応する部分は、図2
3のようになる。図6では、第1のベリファイ電位供給
回路283 が書込みベリファイ制御信号W-VERIFY(1) と
アドレス信号ai の論理を取り、第2のベリファイ電位
供給回路284 が書込みベリファイ制御信号W-VERIFY
(2) とアドレス信号ai の論理を取ったのに対して、こ
の実施例では、第1のベリファイ電位供給回路283 が
書込みベリファイ制御信号W-VERIFYとアドレス信号ai
の論理を取り、第2のベリファイ電位供給回路284 が
同じ書込みベリファイ制御信号W-VERIFYとアドレス信号
/ai の論理を取る。
3のようになる。図6では、第1のベリファイ電位供給
回路283 が書込みベリファイ制御信号W-VERIFY(1) と
アドレス信号ai の論理を取り、第2のベリファイ電位
供給回路284 が書込みベリファイ制御信号W-VERIFY
(2) とアドレス信号ai の論理を取ったのに対して、こ
の実施例では、第1のベリファイ電位供給回路283 が
書込みベリファイ制御信号W-VERIFYとアドレス信号ai
の論理を取り、第2のベリファイ電位供給回路284 が
同じ書込みベリファイ制御信号W-VERIFYとアドレス信号
/ai の論理を取る。
【0077】先の実施例の図7はそのままでよいが、こ
の実施例では、図24のように構成する。すなわち、消
去信号ERASE および消去ベリファイ制御信号E-VERIFYの
論理により制御ゲートに消去ベリファイ電位VVER(E)を
与えるようにし、読出し信号READとアドレス信号ai の
論理により制御ゲートを接地電位にするように、消去/
読出し制御回路285 を構成する。
の実施例では、図24のように構成する。すなわち、消
去信号ERASE および消去ベリファイ制御信号E-VERIFYの
論理により制御ゲートに消去ベリファイ電位VVER(E)を
与えるようにし、読出し信号READとアドレス信号ai の
論理により制御ゲートを接地電位にするように、消去/
読出し制御回路285 を構成する。
【0078】またこのとき、消去ベリファイ電位V
VER(E)として動作電源に対して逆極性の電位を用いる場
合には、図に示すように、トランジスタQD8,QD9,Q
D10 ,QE3,QD10',QE3′に貫通電流が流れないよう
に、これらのウェルまたは基板にも消去ベリファイ電位
VVER(E)を与える。先の実施例の図8に対応する部分
は、図25に示すように、制御信号が一つの書込みベリ
ファイ制御信号W-VERIFYになる。
VER(E)として動作電源に対して逆極性の電位を用いる場
合には、図に示すように、トランジスタQD8,QD9,Q
D10 ,QE3,QD10',QE3′に貫通電流が流れないよう
に、これらのウェルまたは基板にも消去ベリファイ電位
VVER(E)を与える。先の実施例の図8に対応する部分
は、図25に示すように、制御信号が一つの書込みベリ
ファイ制御信号W-VERIFYになる。
【0079】同様に先の実施例の図9に対応する部分
は、図26に示すように、二つの書込みベリファイ制御
信号W-VERIFY(1) ,W-VERIFY(2) の論理積を取る部分が
なくなり、一つの書込みベリファイ制御信号W-VERIFYが
ゲートG14に入る。
は、図26に示すように、二つの書込みベリファイ制御
信号W-VERIFY(1) ,W-VERIFY(2) の論理積を取る部分が
なくなり、一つの書込みベリファイ制御信号W-VERIFYが
ゲートG14に入る。
【0080】先の実施例の図10のベリファイ終了検知
回路はこの実施例でも変わらないが、図27は、このベ
リファイ終了検知回路の出力とデータ入力との論理をと
る部分を示している。
回路はこの実施例でも変わらないが、図27は、このベ
リファイ終了検知回路の出力とデータ入力との論理をと
る部分を示している。
【0081】この実施例のEEPROMでのデータ消去
および消去ベリファイの動作は、基本的に先の実施例と
変わらない。図24の制御回路において、消去/読出し
制御回路285 に消去信号ERASE と消去ベリファイ信号
E-VERIFYが入り、スイッチングMOSトランジスタQE3
がオンになって、アドレスとは無関係に選択されたNA
NDセル内の全てのメモリセルの制御ゲートが0Vに設
定される。またその制御ゲートに繋るトランジスタQD
8,QD9,QD10 ,QE3,QD10',QE3′のウェル電位
が、VVER(E)(例えば−1V)に設定される。
および消去ベリファイの動作は、基本的に先の実施例と
変わらない。図24の制御回路において、消去/読出し
制御回路285 に消去信号ERASE と消去ベリファイ信号
E-VERIFYが入り、スイッチングMOSトランジスタQE3
がオンになって、アドレスとは無関係に選択されたNA
NDセル内の全てのメモリセルの制御ゲートが0Vに設
定される。またその制御ゲートに繋るトランジスタQD
8,QD9,QD10 ,QE3,QD10',QE3′のウェル電位
が、VVER(E)(例えば−1V)に設定される。
【0082】選択ゲートSG1 ,SG2 も同時に、図2
6の制御回路に消去ベリファイ信号E-VERIFYが入ること
により選択され、例えば5Vに設定される。ビット線に
は例えば、1.5Vが与えられ、ソース線は0Vとされ
る。
6の制御回路に消去ベリファイ信号E-VERIFYが入ること
により選択され、例えば5Vに設定される。ビット線に
は例えば、1.5Vが与えられ、ソース線は0Vとされ
る。
【0083】このとき、選択ゲートSG1 ,SG2 が5
Vになっている時間は、消去したメモリセルのしきい値
がある程度負になっていたらデータ“0”が読み出せる
時間に設定される。これは図26の遅延回路DLを持つ
タイマ回路286 によって設定される。設定された時間
にデータ“0”が読み出されない場合には、再度データ
消去を行い、条件を満たすまで同様のベリファイ動作を
繰り返す。データ書込みも先の実施例と同じであり、デ
ータ書込み後書込みベリファイ動作が行われる。
Vになっている時間は、消去したメモリセルのしきい値
がある程度負になっていたらデータ“0”が読み出せる
時間に設定される。これは図26の遅延回路DLを持つ
タイマ回路286 によって設定される。設定された時間
にデータ“0”が読み出されない場合には、再度データ
消去を行い、条件を満たすまで同様のベリファイ動作を
繰り返す。データ書込みも先の実施例と同じであり、デ
ータ書込み後書込みベリファイ動作が行われる。
【0084】この実施例においても、データ“1”が書
かれたメモリセルのしきい値が所望の範囲に入っている
か否かが第1,第2の書込みベリファイ電位VVER(1),
VVER(2)によってチェックされる。第1の書込みベリフ
ァイ電位VVER(1)によって許容しきい値範囲の下限がチ
ェックされ、第2の書込みベリファイ電位VVER(2)によ
って許容しきい値範囲の上限がチェックされるが、この
動作がこの実施例では同時に行われる。具体的には、第
1の書込みベリファイ電位VVER(1)を選択ワード線に、
第2の書込みベリファイ電位VVER(2)を非選択ワード線
に印加するベリファイ動作が、データ書込みが行われた
8ワード線のメモリセルについて行われる。
かれたメモリセルのしきい値が所望の範囲に入っている
か否かが第1,第2の書込みベリファイ電位VVER(1),
VVER(2)によってチェックされる。第1の書込みベリフ
ァイ電位VVER(1)によって許容しきい値範囲の下限がチ
ェックされ、第2の書込みベリファイ電位VVER(2)によ
って許容しきい値範囲の上限がチェックされるが、この
動作がこの実施例では同時に行われる。具体的には、第
1の書込みベリファイ電位VVER(1)を選択ワード線に、
第2の書込みベリファイ電位VVER(2)を非選択ワード線
に印加するベリファイ動作が、データ書込みが行われた
8ワード線のメモリセルについて行われる。
【0085】その書込みベリファイ動作のタイミングを
説明すると、まず先の実施例と同様に、センス信号SENS
E が“H”レベルになり、センスアンプ回路22がイネ
ーブルとなる。この時、列アドレス発生回路32により
列アドレスai が入力され、データ出力線にデータが出
力されて、データラッチ回路26のデータがラッチ出力
線に出力される。この書込みベリファイ動作のサイクル
では、図23の制御回路に書込みベリファイ信号W-VERI
FYが入る。これとアドレスai との論理によって、選択
された制御ゲート線には、第1の書込みベリファイ制御
回路283 によって、第1の書込みベリファイ電位V
VER(1)=1.5Vが供給される。同時に非選択制御ゲー
トには、第2の書込みベリファイ制御回路284 によっ
てアドレス/ai との論理によって、第2の書込みベリ
ファイ電位VVER(2)=3.5Vが供給される。
説明すると、まず先の実施例と同様に、センス信号SENS
E が“H”レベルになり、センスアンプ回路22がイネ
ーブルとなる。この時、列アドレス発生回路32により
列アドレスai が入力され、データ出力線にデータが出
力されて、データラッチ回路26のデータがラッチ出力
線に出力される。この書込みベリファイ動作のサイクル
では、図23の制御回路に書込みベリファイ信号W-VERI
FYが入る。これとアドレスai との論理によって、選択
された制御ゲート線には、第1の書込みベリファイ制御
回路283 によって、第1の書込みベリファイ電位V
VER(1)=1.5Vが供給される。同時に非選択制御ゲー
トには、第2の書込みベリファイ制御回路284 によっ
てアドレス/ai との論理によって、第2の書込みベリ
ファイ電位VVER(2)=3.5Vが供給される。
【0086】この時図26の制御回路により同時に選択
される選択ゲート線SG1 ,SG2は共にVccに設定さ
れ、ビット線BLには1.5Vが与えられ、ソース線は
0Vとされる。
される選択ゲート線SG1 ,SG2は共にVccに設定さ
れ、ビット線BLには1.5Vが与えられ、ソース線は
0Vとされる。
【0087】これにより、選択されたメモリセルが
“1”書込みがなされたものであって、そのしきい値が
1.5Vを越えていれば選択されたメモリセルは非導通
となり、データ“1”が読み出される。“1”書込みが
なされたがしきい値が1.5Vに達していない場合に
は、選択されたメモリセルは導通するから、データ
“0”として読み出される。ただし、選択されたメモリ
セルが“0”書込みがなされたものであって、たとえそ
のしきい値が1.5Vを越えなかったとしても、その選
択メモリセルを含むNANDセル内の非選択メモリセル
に、以前に“1”書込みがなされたものでしきい値が
3.5Vを越えているものがあると、選択されたNAN
Dセルは非導通となり、データ“1”が読み出されてし
まう。
“1”書込みがなされたものであって、そのしきい値が
1.5Vを越えていれば選択されたメモリセルは非導通
となり、データ“1”が読み出される。“1”書込みが
なされたがしきい値が1.5Vに達していない場合に
は、選択されたメモリセルは導通するから、データ
“0”として読み出される。ただし、選択されたメモリ
セルが“0”書込みがなされたものであって、たとえそ
のしきい値が1.5Vを越えなかったとしても、その選
択メモリセルを含むNANDセル内の非選択メモリセル
に、以前に“1”書込みがなされたものでしきい値が
3.5Vを越えているものがあると、選択されたNAN
Dセルは非導通となり、データ“1”が読み出されてし
まう。
【0088】そして、書込みデータとベリファイ動作に
より読み出されたデータとはデータ比較回路23によっ
て比較されて、ラッチ信号LATCHVが“L”レベルから
“H”レベルになることにより、比較結果がラッチされ
る。
より読み出されたデータとはデータ比較回路23によっ
て比較されて、ラッチ信号LATCHVが“L”レベルから
“H”レベルになることにより、比較結果がラッチされ
る。
【0089】すなわちラッチされたデータが“1”の
時、読み出されたデータが“1”であれば、図22に示
す比較回路23内の排他的NORゲート230で“0”
となって、ラッチ回路234にラッチされる。ラッチさ
れたデータが“1”であって、読み出されたデータが
“0”であれば、ラッチ回路234には“1”がラッチ
され、またラッチされたデータが“0”のとき、読み出
されたデータが“0”または“1”であれば、ラッチ回
路234はそれぞれ“0”,“1”をラッチする。以上
のデータ比較回路23でのラッチデータの様子を表3に
まとめて示す。
時、読み出されたデータが“1”であれば、図22に示
す比較回路23内の排他的NORゲート230で“0”
となって、ラッチ回路234にラッチされる。ラッチさ
れたデータが“1”であって、読み出されたデータが
“0”であれば、ラッチ回路234には“1”がラッチ
され、またラッチされたデータが“0”のとき、読み出
されたデータが“0”または“1”であれば、ラッチ回
路234はそれぞれ“0”,“1”をラッチする。以上
のデータ比較回路23でのラッチデータの様子を表3に
まとめて示す。
【0090】
【表3】
【0091】データ比較回路23の出力に“1”が現れ
た場合には、ベリファイ終了検知回路36はベリファイ
終了信号を出さないようにする。即ち図27において、
書込みベリファイ信号W-VERIFYによりフリップフロップ
が初期化された後、データ比較回路23の出力に“1”
が現れると、フリップフロップの出力は“0”にセット
される。データ比較が終了するまではデータ比較信号が
“0”、したがってベリファイ終了信号は“0”出力で
あり、ベリファイが終了していない事を示す。全ビット
線のデータ比較が終了すると、データ比較終了信号が
“1”になるが、ベリファイが終了しないと信号DOUT
Vが“H”レベルになる事によって、データ比較回路2
3のデータが再度データバッファ24を介し、データ入
力線を介して新しいデータとしてデータラッチ回路26
にラッチされる。
た場合には、ベリファイ終了検知回路36はベリファイ
終了信号を出さないようにする。即ち図27において、
書込みベリファイ信号W-VERIFYによりフリップフロップ
が初期化された後、データ比較回路23の出力に“1”
が現れると、フリップフロップの出力は“0”にセット
される。データ比較が終了するまではデータ比較信号が
“0”、したがってベリファイ終了信号は“0”出力で
あり、ベリファイが終了していない事を示す。全ビット
線のデータ比較が終了すると、データ比較終了信号が
“1”になるが、ベリファイが終了しないと信号DOUT
Vが“H”レベルになる事によって、データ比較回路2
3のデータが再度データバッファ24を介し、データ入
力線を介して新しいデータとしてデータラッチ回路26
にラッチされる。
【0092】上の表から明らかなように、データ書込み
が不十分であったアドレスについてのみ“1”データが
再度ラッチされ、これよって再度“1”データ書込み動
作が繰り返される。そして再度ベリファイ動作を行い、
“1”書込み不十分のメモリセルがなくなると、データ
比較回路23に1個も“1”が現れなくなり、フリップ
フロップは“0”にセットされたままになって、データ
比較終了信号が“1”になったときに、書込みベリファ
イ動作か終了する。一方、データラッチ回路のデータが
“0”のときに、データ比較回路出力が“1”である場
合には、セルアレイブロック管理回路によってそのNA
NDセルにプロテクトがかけられる。
が不十分であったアドレスについてのみ“1”データが
再度ラッチされ、これよって再度“1”データ書込み動
作が繰り返される。そして再度ベリファイ動作を行い、
“1”書込み不十分のメモリセルがなくなると、データ
比較回路23に1個も“1”が現れなくなり、フリップ
フロップは“0”にセットされたままになって、データ
比較終了信号が“1”になったときに、書込みベリファ
イ動作か終了する。一方、データラッチ回路のデータが
“0”のときに、データ比較回路出力が“1”である場
合には、セルアレイブロック管理回路によってそのNA
NDセルにプロテクトがかけられる。
【0093】以上のようにして書込みベリファイ動作を
含む一つの書込みが終了すると、次のNANDセルにつ
いて同様にデータ書込みと書込みベリファイ動作が繰り
返される。以上の実施例の各動作モードでの各部の電位
関係をまとめて表4に示す。
含む一つの書込みが終了すると、次のNANDセルにつ
いて同様にデータ書込みと書込みベリファイ動作が繰り
返される。以上の実施例の各動作モードでの各部の電位
関係をまとめて表4に示す。
【0094】
【表4】 表4では、書込みおよび書込みベリファイ時、制御ゲー
トCG2 が選ばれた場合を示している。
トCG2 が選ばれた場合を示している。
【0095】次に、この実施例のEEPROMにおける
別のベリファイ書込みのシーケンスの例を、図12,図
13に対応させて図28,図29に示す。選択されたワ
ード線に繋がる全てのメモリセルにデータを書き込んだ
後、その選択されたワード線に第1の書込みベリファイ
電位VVER(1)を印加し、そのNANDセル内の非選択ワ
ード線に第2の書込みベリファイ電位VVER(2)を印加し
て読出しを行うことにより、書込み不足状態と書込み過
剰状態を同時にチェックする。
別のベリファイ書込みのシーケンスの例を、図12,図
13に対応させて図28,図29に示す。選択されたワ
ード線に繋がる全てのメモリセルにデータを書き込んだ
後、その選択されたワード線に第1の書込みベリファイ
電位VVER(1)を印加し、そのNANDセル内の非選択ワ
ード線に第2の書込みベリファイ電位VVER(2)を印加し
て読出しを行うことにより、書込み不足状態と書込み過
剰状態を同時にチェックする。
【0096】もし書込み不足状態のセルがあり、書込み
過剰状態のセルがなければ、再びその選択ページにデー
タを書込み、上記と同様に書込み不足状態および書込み
過剰状態をチェックする。書込み不足状態のセルも書込
み過剰状態のセルもなければ、次のページへの次のデー
タ書込みを行う。書込み過剰状態のセルがあれば、その
NANDセルもしくはNANDセルブロックの今後の使
用を禁止するプロテクトをかける。そして次のNAND
セルもしくはNANDセルブロックを選択して、その中
のNANDセルに対して、書込み途中のデータを初めか
ら書込み直すことになる。図30,図31は、先に実施
例の図18,図19に対応するシーケンスの例である。
過剰状態のセルがなければ、再びその選択ページにデー
タを書込み、上記と同様に書込み不足状態および書込み
過剰状態をチェックする。書込み不足状態のセルも書込
み過剰状態のセルもなければ、次のページへの次のデー
タ書込みを行う。書込み過剰状態のセルがあれば、その
NANDセルもしくはNANDセルブロックの今後の使
用を禁止するプロテクトをかける。そして次のNAND
セルもしくはNANDセルブロックを選択して、その中
のNANDセルに対して、書込み途中のデータを初めか
ら書込み直すことになる。図30,図31は、先に実施
例の図18,図19に対応するシーケンスの例である。
【0097】選択セルブロック中のあるNANDセルに
対してデータを書き込んだ後、そのNANDセルのワー
ド線を順次選択して第1の書込みベリファイ電位V
VER(1)を印加し、そのNANDセル内の非選択ワード線
に第2の書込みベリファイ電位VVER(2)を印加して読出
すことにより、書込み不足状態と書込み過剰状態を同時
にをチェックする。
対してデータを書き込んだ後、そのNANDセルのワー
ド線を順次選択して第1の書込みベリファイ電位V
VER(1)を印加し、そのNANDセル内の非選択ワード線
に第2の書込みベリファイ電位VVER(2)を印加して読出
すことにより、書込み不足状態と書込み過剰状態を同時
にをチェックする。
【0098】次に、もし書込み過剰状態のセルがなく、
書込み不足状態のセルがあれば、そのNANDセルに対
して順次データを再書込みし、同様に書込み過剰状態と
書込み不足状態をチェックする。書込み不足状態のセル
も書込み過剰状態のセルもなければ、次のNANDセル
に次のデータ書込みを行う。書込み過剰状態のセルがあ
れば、そのNANDセルもしくはNANDセルブロック
の今後の使用を禁止するプロテクトをかける。そして次
のNANDセルもしくはNANDセルブロックを選択し
て、その中のNANDセルに対して、書込み途中のデー
タを初めから書込み直す。
書込み不足状態のセルがあれば、そのNANDセルに対
して順次データを再書込みし、同様に書込み過剰状態と
書込み不足状態をチェックする。書込み不足状態のセル
も書込み過剰状態のセルもなければ、次のNANDセル
に次のデータ書込みを行う。書込み過剰状態のセルがあ
れば、そのNANDセルもしくはNANDセルブロック
の今後の使用を禁止するプロテクトをかける。そして次
のNANDセルもしくはNANDセルブロックを選択し
て、その中のNANDセルに対して、書込み途中のデー
タを初めから書込み直す。
【0099】以上のようにしてこの実施例によっても、
先の実施例と同様にNANDセル型EEPROMの信頼
性向上が図られる。また電源変動に対してもデータ読出
しの信頼性が高いものとなる。この実施例での第1,第
2の書込みベリファイ電位VVER(1),VVER(2)について
も、先の実施例と同様に、 Vss<VVER(1)<VVER(2)<Vcc の範囲で他の適当な値に設定することが可能である。た
とえばVVER(2)はVccの下限値以下にし、VVER(1)はV
ssの上限値以上にすると望ましい。
先の実施例と同様にNANDセル型EEPROMの信頼
性向上が図られる。また電源変動に対してもデータ読出
しの信頼性が高いものとなる。この実施例での第1,第
2の書込みベリファイ電位VVER(1),VVER(2)について
も、先の実施例と同様に、 Vss<VVER(1)<VVER(2)<Vcc の範囲で他の適当な値に設定することが可能である。た
とえばVVER(2)はVccの下限値以下にし、VVER(1)はV
ssの上限値以上にすると望ましい。
【0100】なお、以上の実施例ではNANDセル型の
EEPROMについて説明したが、本発明はNORセル
型のEEPROMに適用することもできる。前述したN
ANDセル型EEPROMにおいては、図32(a)に
示すように、データ消去時のしきい値分布は0Vより低
い所定値以下であればよいが、書込み時のしきい値分布
はVssの上限値以上でVccの下限値以下の範囲になるこ
とが必要である。従って、特に書込み時のしきい値分布
が重要であり、書込み時に第1のベリファイ電位(0.
5V)と第2のベリファイ電位(4.5V)を用いて、
チェックを行う。先に説明した実施例でもこのチェック
を行っている。
EEPROMについて説明したが、本発明はNORセル
型のEEPROMに適用することもできる。前述したN
ANDセル型EEPROMにおいては、図32(a)に
示すように、データ消去時のしきい値分布は0Vより低
い所定値以下であればよいが、書込み時のしきい値分布
はVssの上限値以上でVccの下限値以下の範囲になるこ
とが必要である。従って、特に書込み時のしきい値分布
が重要であり、書込み時に第1のベリファイ電位(0.
5V)と第2のベリファイ電位(4.5V)を用いて、
チェックを行う。先に説明した実施例でもこのチェック
を行っている。
【0101】一方、NORセル型のEEPROMにおい
ては、図32(b)に示すように、書込み時のしきい値
分布はVccの上限値以上であればよいが、データ消去時
のしきい値分布はVssの上限値以上でVccの下限値以下
の範囲になることが必要である。従って、特にデータ消
去時のしきい値分布が重要であり、データ消去時に第1
のベリファイ電位(4.5V)と第2のベリファイ電位
(0.5V)を用いて、チェックを行う。第2のベリフ
ァイ電位を用いて、消去過剰状態をチェックする時に
は、選択したセルブロック内の全ワード線に0Vを印加
して、過剰でなければビット線には電流が流れず、過剰
であればビット線に電流が流れることを持って判断す
る。また、書込み時にもベリファイ書込みを用いるなら
ば、第3のベリファイ電位(5.5V)を用いて、チェ
ックを行う。
ては、図32(b)に示すように、書込み時のしきい値
分布はVccの上限値以上であればよいが、データ消去時
のしきい値分布はVssの上限値以上でVccの下限値以下
の範囲になることが必要である。従って、特にデータ消
去時のしきい値分布が重要であり、データ消去時に第1
のベリファイ電位(4.5V)と第2のベリファイ電位
(0.5V)を用いて、チェックを行う。第2のベリフ
ァイ電位を用いて、消去過剰状態をチェックする時に
は、選択したセルブロック内の全ワード線に0Vを印加
して、過剰でなければビット線には電流が流れず、過剰
であればビット線に電流が流れることを持って判断す
る。また、書込み時にもベリファイ書込みを用いるなら
ば、第3のベリファイ電位(5.5V)を用いて、チェ
ックを行う。
【0102】図33には、NORセルがマトリクス配置
されたメモリセルアレイの等価回路を示している。NA
NDセルとは異なり、1つのメモリセルで1個のNOR
セルが構成されている。
されたメモリセルアレイの等価回路を示している。NA
NDセルとは異なり、1つのメモリセルで1個のNOR
セルが構成されている。
【0103】NORセル型のEEPROMにおけるデー
タ消去ベリファイのシーケンスの例を、図34〜図36
に示す。図34は第1の例である。図に示すように、M
番目のセルブロックを一括消去したのち、第1のベリフ
ァイ電位を印加して読出すことにより、消去状態をチェ
ックする。消去不足状態のセルがなければ、次のページ
のデータ消去状態をチェックする。消去不足状態のセル
があれば、そのブロックに対して再度データ消去を行
う。
タ消去ベリファイのシーケンスの例を、図34〜図36
に示す。図34は第1の例である。図に示すように、M
番目のセルブロックを一括消去したのち、第1のベリフ
ァイ電位を印加して読出すことにより、消去状態をチェ
ックする。消去不足状態のセルがなければ、次のページ
のデータ消去状態をチェックする。消去不足状態のセル
があれば、そのブロックに対して再度データ消去を行
う。
【0104】次に、セルブロック内の全てのセルに対し
て、第2のベリファイ電位を印加して読出すことによ
り、消去過剰状態を一括してチェックする。消去過剰の
セルがなければ次のブロックのチェックに移る。消去過
剰のセルがあれば、このブロックの今後の使用を禁止す
るプロテクトをかける。そして、次のブロックのチェッ
クに移る。
て、第2のベリファイ電位を印加して読出すことによ
り、消去過剰状態を一括してチェックする。消去過剰の
セルがなければ次のブロックのチェックに移る。消去過
剰のセルがあれば、このブロックの今後の使用を禁止す
るプロテクトをかける。そして、次のブロックのチェッ
クに移る。
【0105】図35および図36は第2の例である。図
に示すように、M番目のセルブロックを一括消去したの
ち、第1のベリファイ電位を印加して読出すことによ
り、消去状態をチェックする。ここで、消去不足状態の
セルがなければ、次の頁のデータ消去状態をチェックす
る。消去不足状態のセルがあれば、そのブロックに対し
て再度データ消去を行う。そして、このブロックの全て
を消去したら、次のブロックに移り、上記と同様にして
全てのブロックの消去及び消去不足状態のチェックを行
う。
に示すように、M番目のセルブロックを一括消去したの
ち、第1のベリファイ電位を印加して読出すことによ
り、消去状態をチェックする。ここで、消去不足状態の
セルがなければ、次の頁のデータ消去状態をチェックす
る。消去不足状態のセルがあれば、そのブロックに対し
て再度データ消去を行う。そして、このブロックの全て
を消去したら、次のブロックに移り、上記と同様にして
全てのブロックの消去及び消去不足状態のチェックを行
う。
【0106】次に、M番目のブロック内の全てのセルに
対して、第2のベリファイ電位を印加して読出すことに
より、消去過剰状態をチェックする。消去過剰のセルが
なければ次のブロックのチェックに移る。消去過剰のセ
ルがあれば、このブロックの今後の使用を禁止するプロ
テクトをかける。そして、次のブロックのチェックに移
る。
対して、第2のベリファイ電位を印加して読出すことに
より、消去過剰状態をチェックする。消去過剰のセルが
なければ次のブロックのチェックに移る。消去過剰のセ
ルがあれば、このブロックの今後の使用を禁止するプロ
テクトをかける。そして、次のブロックのチェックに移
る。
【0107】このようにして、NORセル型のEEPR
OMの場合でも、NANDセル型EEPROMと同様
に、書込みか消去かの違いはあるものの、2つのベリフ
ァイ電位で消去状態および消去過剰状態をチェックする
ことにより、データ消去状態のメモリセルのしきい値を
許容範囲内に収めることが可能となる。
OMの場合でも、NANDセル型EEPROMと同様
に、書込みか消去かの違いはあるものの、2つのベリフ
ァイ電位で消去状態および消去過剰状態をチェックする
ことにより、データ消去状態のメモリセルのしきい値を
許容範囲内に収めることが可能となる。
【0108】以上実施例では、トンネル注入を利用した
NANDセル型EEPROMおよびホットエレクトロン
注入を利用したNORセル型EEPROMについて説明
したが、セルのしきい値をある上限と加減の範囲に収め
なければならない構成および動作原理のEEPROMで
あれば本発明は有効である。
NANDセル型EEPROMおよびホットエレクトロン
注入を利用したNORセル型EEPROMについて説明
したが、セルのしきい値をある上限と加減の範囲に収め
なければならない構成および動作原理のEEPROMで
あれば本発明は有効である。
【0109】また本発明のベリファイ動作を行う制御回
路は、EEPROMチップ内に場合に限らず、チップ外
部にある場合も有効である。すなわち、図1において、
メモリセルアレイ21、センスアンプ22、制御ゲート
制御回路28、ビット線制御回路31、内部アドレス発
生回路32は少なくとも1チップ内にあるものとし、そ
れ以外の部分はチップ外にあってもよい。
路は、EEPROMチップ内に場合に限らず、チップ外
部にある場合も有効である。すなわち、図1において、
メモリセルアレイ21、センスアンプ22、制御ゲート
制御回路28、ビット線制御回路31、内部アドレス発
生回路32は少なくとも1チップ内にあるものとし、そ
れ以外の部分はチップ外にあってもよい。
【0110】
【発明の効果】以上述べたように本発明によれば、許容
しきい値範囲の下限および上限をチェックする書込みベ
リファイ制御を行うことにより、メモリセルのしきい値
を最適状態に設定して信頼性向上を図ったNANDセル
型のEEPROMを提供することができる。
しきい値範囲の下限および上限をチェックする書込みベ
リファイ制御を行うことにより、メモリセルのしきい値
を最適状態に設定して信頼性向上を図ったNANDセル
型のEEPROMを提供することができる。
【図1】本発明の一実施例のNANDセル型EEPRO
Mの構成を示す図。
Mの構成を示す図。
【図2】メモリセルアレイの一つのNANDセルの平面
図と等価回路図。
図と等価回路図。
【図3】図2(a) のA―A′およびB−B′断面図。
【図4】メモリセルアレイの等価回路図、
【図5】図1の要部の具体的構成を示す図。
【図6】図1の制御ゲート制御回路の書込みベリファイ
制御部の構成を示す図。
制御部の構成を示す図。
【図7】図1の制御ゲート制御回路の消去ベリファイ制
御部の構成を示す図。
御部の構成を示す図。
【図8】書込みベリファイ電位発生回路を示す図。
【図9】選択ゲート制御回路部の構成を示す図。
【図10】ベリファイ終了検知回路の構成例を示す図。
【図11】書込みベリファイ動作を説明するためのタイ
ミング図。
ミング図。
【図12】本実施例での書込みベリファイシーケンスの
第1の例を示す図。
第1の例を示す図。
【図13】同シーケンスの後半を示す図。
【図14】書込みベリファイシーケンスの第2の例を示
す図。
す図。
【図15】同シーケンスの後半を示す図。
【図16】書込みベリファイシーケンスの第3の例を示
す図。
す図。
【図17】同シーケンスの後半を示す図。
【図18】書込みベリファイシーケンスの第4の例を示
す図。
す図。
【図19】同シーケンスの後半を示す図。
【図20】第4の例を変形した書込みベリファイシーケ
ンスを示す図。
ンスを示す図。
【図21】同シーケンスの後半を示す図。
【図22】第2の実施例の図5に対応する部分の構成を
示す図。
示す図。
【図23】同実施例の図6に対応する部分の構成を示す
図。
図。
【図24】同実施例の図7に対応する部分の構成を示す
図。
図。
【図25】同実施例の図8に対応する部分の構成を示す
図。
図。
【図26】同実施例の図9に対応する部分の構成を示す
図。
図。
【図27】同実施例の図10に対応する部分の構成を示
す図。
す図。
【図28】同実施例での図12に対応する書込みベリフ
ァイシーケンスの例を示す図。
ァイシーケンスの例を示す図。
【図29】同シーケンスの後半を示す図。
【図30】同じく図18に対応する書込みベリファイシ
ーケンスの例を示す図。
ーケンスの例を示す図。
【図31】同シーケンス後半を示す図。
【図32】書込み時および消去時のしきい値分布を示す
図。
図。
【図33】NOR型のメモリセルの等価回路図。
【図34】NOR型における消去ベリファイシーケンス
の第1の例を示す図。
の第1の例を示す図。
【図35】NOR型における消去ベリファイシーケンス
の第2の例を示す図。
の第2の例を示す図。
【図36】同シーケンスの後半を示す図。
21…メモリセルアレイ、 22…センスアンプ回路、 23…データ比較回路、 24…データ入出力バッファ、 25…データ入力バッファ、 26…データラッチ回路、 27…I/Oバッファ、 28…制御ゲート制御回路、 29…高電位発生回路、 30…中間電位発生回路、 31…ビット線制御回路、 32…内部アドレス発生回路、 33…ベリファイ電位発生回路、 34…ベリファイタイミング制御回路、 35…メモリセルアレイ・ブロック管理回路、 36…ベリファイ終了検知回路、 281 …高電位供給回路、 282 …中間電位供給回路、 283 …第1の書込みベリファイ制御回路、 284 …第2の書込みベリファイ制御回路、 285 …読出し/消去制御回路。
フロントページの続き (72)発明者 田中 義幸 神奈川県川崎市幸区小向東芝町1番地 株式会社東芝総合研究所内 (72)発明者 桐澤 亮平 神奈川県川崎市幸区小向東芝町1番地 株式会社東芝総合研究所内 (72)発明者 有留 誠一 神奈川県川崎市幸区小向東芝町1番地 株式会社東芝総合研究所内 (72)発明者 田中 智晴 神奈川県川崎市幸区小向東芝町1番地 株式会社東芝総合研究所内 (72)発明者 百冨 正樹 神奈川県川崎市幸区小向東芝町1番地 株式会社東芝総合研究所内 (56)参考文献 特開 平2−232900(JP,A) 特開 昭63−268200(JP,A) 特開 平2−15497(JP,A) 特開 平2−137196(JP,A) 特開 平2−289997(JP,A) (58)調査した分野(Int.Cl.7,DB名) G11C 16/00 - 16/34 G11C 29/00
Claims (11)
- 【請求項1】半導体基板上に電荷蓄積層と制御ゲートが
積層形成され、電荷蓄積層と基板の間の電荷の授受によ
り電気的書替えを可能としたメモリセルが複数個ずつ直
列接続されてNANDセルを構成してマトリクス配列さ
れたメモリセルアレイを有する不揮発性半導体記憶装置
において、 データ書込みがなされたNANDセル内の選択メモリセ
ルもしくは選択ワード線に繋がる1ページの全てのメモ
リセルまたは少なくとも1つ以上の選択NANDセルの
制御ゲートに対し、第1の書込みベリファイ電位を印加
してデータを読出し、書込み不足状態になっていないか
を判定する第1のベリファイ動作と、第1の書込みベリ
ファイ電位とは異なる第2の書込みベリファイ電位を印
加してデータを読出し、書込み過剰状態になっていない
かを判定する第2のベリファイ動作とを行って、データ
書込み状態を確認する書込みベリファイ制御回路を有す
る、ことを特徴とする不揮発性半導体記憶装置。 - 【請求項2】半導体基板上に電荷蓄積層と制御ゲートが
積層形成され、電荷蓄積層と基板の間の電荷の授受によ
り電気的書替えを可能としたメモリセルが複数個ずつ直
列接続されてNANDセルを構成してマトリクス配列さ
れたメモリセルアレイを有する不揮発性半導体記憶装置
において、 選択されたメモリセルまたはNANDセルもしくはNA
NDセルブロック内のすべてのメモリセルの制御ゲート
に所定の消去ベリファイ電位を印加したデータ読出し動
作によりデータ消去状態を確認する消去ベリファイ制御
回路と、 データ書込みがなされたNANDセル内の選択メモリセ
ルもしくは選択ワード線に繋がる1ページの全てのメモ
リセルまたは少なくとも1つ以上の選択NANDセルの
制御ゲートに対し、第1の書込みベリファイ電位を印加
してデータを読出し、書込み不足状態になっていないか
を判定する第1のベリファイ動作と、第1の書込みベリ
ファイ電位とは異なる第2の書込みベリファイ電位を印
加してデータを読出し、書込み過剰状態になっていない
かを判定する第2のベリファイ動作とを行って、データ
書込み状態を確認する書込みベリファイ制御回路と、 を有することを特徴とする不揮発性半導体記憶装置。 - 【請求項3】半導体基板上に電荷蓄積層と制御ゲートが
積層形成され、電荷蓄積層と基板の間の電荷の授受によ
り電気的書替えを可能としたメモリセルが複数個ずつ直
列接続されてNANDセルを構成してマトリクス配列さ
れたメモリセルアレイを有する不揮発性半導体記憶装置
において、 データ書込みがなされたNANDセル内の選択メモリセ
ルもしくは選択ワード線に繋がる1ページの全てのメモ
リセルまたは少なくとも1つ以上の選択NANDセルの
制御ゲートに対し、第1の書込みベリファイ電位を印加
してデータを読出し、書込み不足状態になっていないか
を判定する第1のベリファイ動作と、NANDセル内の
非選択メモリセルもしくは非選択ワード線に繋がる1ペ
ージの全てのメモリセルまたは少なくとも1つ以上の非
選択NANDセルの制御ゲートに対し、第2の書込みベ
リファイ電位を印加してデータを読出し、書込み過剰状
態になっていないかを判定する第2のベリファイ動作と
を行って、データ書込み状態を確認する書込みベリファ
イ制御回路を有する、ことを特徴とする不揮発性半導体
記憶装置。 - 【請求項4】半導体基板上に電荷蓄積層と制御ゲートが
積層形成され、電荷蓄積層と基板の間の電荷の授受によ
り電気的書替えを可能としたメモリセルが複数個ずつ直
列接続されてNANDセルを構成してマトリクス配列さ
れたメモリセルアレイを有する不揮発性半導体記憶装置
において、 選択されたメモリセルまたはNANDセルもしくはNA
NDセルブロック内のすべてのメモリセルの制御ゲート
に所定の消去ベリファイ電位を印加してたデータ読出し
動作によりデータ消去状態を確認する消去ベリファイ制
御回路と、 データ書込みがなされたNANDセル内の選択メモリセ
ルもしくは選択ワード線に繋がる1ページの全てのメモ
リセルまたは少なくとも1つ以上の選択NANDセルの
制御ゲートに対し、第1の書込みベリファイ電位を印加
してデータを読出し、書込み不足状態になっていないか
を判定する第1のベリファイ動作と、NANDセル内の
非選択メモリセルもしくは非選択ワード線に繋がる1ペ
ージの全てのメモリセルまたは少なくとも1つ以上の非
選択NANDセルの制御ゲートに対し、第2の書込みベ
リファイ電位を印加してデータを読出し、書込み過剰状
態になっていないかを判定する第2のベリファイ動作と
を行って、データ書込み状態を確認する書込みベリファ
イ制御回路と、を有することを特徴とする不揮発性半導
体記憶装置。 - 【請求項5】前記書込みベリファイ制御回路は、第1の
ベリファイ動作で書込み不足と判定されたセルについて
は再度のデータ書込みを行い、所定回数のデータ書込み
でも第1のベリファイ動作で書込み不足と判定されたセ
ル,若しくは第2のベリファイ動作で書込み過剰と判定
されたセル、又はそのセルを含んだNANDセル列,若
しくはそのセルを含んだブロックについては、不良とし
て使用しないようにする機能を有することを特徴とする
請求項1または2に記載の不揮発性半導体記憶装置。 - 【請求項6】前記書込みベリファイ制御回路は、所定の
動作時間を設定してデータ読出しを行うためのタイマ
と、第1,第2の書込みベリファイ電位を順次出力する
ためのデコーダ回路を内蔵することを特徴とする請求項
1〜4いずれかに記載の不揮発性半導体記憶装置。 - 【請求項7】前記消去ベリファイ制御回路および書込み
ベリファイ制御回路は、所定の動作時間を設定して読出
しを行うためのタイマを内蔵することを特徴とする請求
項2または4記載の不揮発性半導体記憶装置。 - 【請求項8】前記書込みベリファイ制御回路は、選択さ
れたメモリセルアレイ・ブロック内の選択されたメモリ
セルまたは選択されたワード線方向の全てのNANDセ
ルへのデータ書込みが行われる毎に、前記第1の書込み
ベリファイ電位によるデータ書込み不足状態と、前記第
2の書込みベリファイ電位によるデータ書込み過剰状態
とを確認する機能を有し、書込み不足状態のメモリセル
があれば再度そのNANDセルに対してデータ書込みが
行われ、書込み不足状態も書込み過剰状態もなければ、
選択されたメモリセルアレイ・ブロック内の次のメモリ
セルまたは選択されたワード線方向の全てのNANDセ
ルに対して同様にデータ書込みと書込みベリファイ動作
を行うことを特徴とする請求項1〜4のいずれかに記載
の不揮発性半導体記憶装置。 - 【請求項9】半導体基板上に電荷蓄積層と制御ゲートが
積層形成され、電荷蓄積層と基板の間の電荷の授受によ
り電気的書替えを可能としたメモリセルが複数個ずつ直
列接続されてNANDセルを構成してマトリクス配列さ
れたメモリセルアレイと、 前記メモリセルアレイのデータ書込みおよび消去を行う
ブロックを選択する手段と、 前記メモリセルアレイのビット線に書込みデータを与え
るデータ入力バッファおよびデータラッチ回路と、 前記メモリセルアレイのビット線データを読出すセンス
アンプ回路およびデータ出力バッファと、 前記メモリセルアレイのデータ消去が行われた後に、デ
ータ消去状態を確認するためにデータ消去ベリファイ電
位を選択されたNANDセル内の全ての制御ゲートもし
くは選択メモリセルの制御ゲートに印加してデータ読出
しを行うデータ消去ベリファイ制御回路と、 データ書込みがなされたNANDセル内の選択メモリセ
ルの制御ゲートに対し、第1の書込みベリファイ電位を
印加してデータを読出し、書込み不足状態になっていな
いかを判定する第1のベリファイ動作と、第1の書込み
ベリファイ電位とは異なる第2の書込みベリファイ電位
を印加してデータを読出し、書込み過剰状態になってい
ないかを判定する第2のベリファイ動作とを行って、デ
ータ書込み状態を確認する書込みベリファイ制御回路
と、 前記データラッチ回路とセンスアンプ回路の出力を比較
してその結果を一時ラッチする機能を持つデータ比較回
路と、 前記第1の書込みベリファイ電位を与えたときの前記デ
ータ比較回路の出力により書込み状態を確認して、書込
み不足状態のメモリセルに対してデータ再書込みを行う
手段と、 前記消去ベリファイ電位,第1の書込みベリファイ電位
および第2の書込みベリファイ電位を与えたときの前記
データ比較回路の出力によりベリファイ動作の終了を検
知するベリファイ終了検知手段と、 前記ベリファイ終了検知手段の出力により、次のデータ
書込み或いは再書込みを行うメモリセルアレイ・ブロッ
クの指定、または今後の不使用のプロテクトをかけるた
めのメモリセルアレイ・ブロックの指定を行うメモリセ
ルアレイ・ブロック管理手段と、 を備えたことを特徴とする不揮発性半導体記憶装置。 - 【請求項10】半導体基板上に電荷蓄積層と制御ゲート
が積層形成され、電荷蓄積層と基板の間の電荷の授受に
より電気的書替えを可能としたメモリセルが複数個ずつ
直列接続されてNANDセルを構成してマトリクス配列
されたメモリセルアレイと、 前記メモリセルアレイのデータ書込みおよび消去を行う
ブロックを選択する手段と、 前記メモリセルアレイのビット線に書込みデータを与え
るデータ入力バッファおよびデータラッチ回路と、 前記メモリセルアレイのビット線データを読出すセンス
アンプ回路およびデータ出力バッファと、 前記メモリセルアレイのデータ消去が行われた後に、デ
ータ消去状態を確認するためにデータ消去ベリファイ電
位を選択されたNANDセル内の全ての制御ゲートもし
くは選択メモリセルの制御ゲートに印加してデータ読出
しを行うデータ消去ベリファイ制御回路と、 データ書込みがなされたNANDセル内の選択メモリセ
ルの制御ゲートに対し、第1の書込みベリファイ電位を
印加してデータを読出し、書込み不足状態になっていな
いかを判定する第1のベリファイ動作と、NANDセル
内の非選択メモリセルの制御ゲートに対し、第2の書込
みベリファイ電位を印加してデータを読出し、書込み過
剰状態になっていないかを判定する第2のベリファイ動
作とを行って、データ書込み状態を確認する書込みベリ
ファイ制御回路と、 前記データラッチ回路とセンスアンプ回路の出力を比較
してその結果を一時ラッチする機能を持つデータ比較回
路と、 前記第1および第2の書込みベリファイ電位を与えたと
きの前記データ比較回路の出力により書込み状態を確認
して、書込み不足状態のメモリセルに対してデータ再書
込みを行う手段と、 前記消去ベリファイ電位,第1および第2の書込みベリ
ファイ電位を与えたときの前記データ比較回路の出力に
よりベリファイ動作の終了を検知するベリファイ終了検
知手段と、 前記ベリファイ終了検知手段の出力により、次のデータ
書込み或いは再書込みを行うメモリセルアレイ・ブロッ
クの指定、または今後の不使用のプロテクトをかけるた
めのメモリセルアレイ・ブロックの指定を行うメモリセ
ルアレイ・ブロック管理手段と、 を備えたことを特徴とする不揮発性半導体記憶装置。 - 【請求項11】半導体基板上に電荷蓄積層と制御ゲート
が積層形成され、電荷蓄積層への電荷の授受により電気
的書替えを可能としたメモリセルがマトリクス配列され
たメモリセルアレイを有する不揮発性半導体記憶装置に
おいて、 データ消去がなされたセルブロック内の選択メモリセル
もしくは選択ワード線に繋がる少なくとも1ページの全
てのメモリセルまたは選択ブロック内の全てのメモリセ
ルの制御ゲートに対し、第1の消去ベリファイ電位を印
加してデータを読出し、消去不足となっていないかを判
定する第1の消去ベリファイ動作と、第1の消去ベリフ
ァイ電位とは異なる第2の消去ベリファイ電位を印加し
てデータを読出し、消去過剰状態になっていないかを判
定する第2の消去ベリファイ動作とを行って、データ消
去状態を確認する消去ベリファイ制御回路を有する、こ
とを特徴とする不揮発性半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5373292A JP3152720B2 (ja) | 1991-03-12 | 1992-03-12 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7242491 | 1991-03-12 | ||
JP3-72424 | 1991-03-12 | ||
JP3-281573 | 1991-10-28 | ||
JP28157391 | 1991-10-28 | ||
JP5373292A JP3152720B2 (ja) | 1991-03-12 | 1992-03-12 | 不揮発性半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05182474A JPH05182474A (ja) | 1993-07-23 |
JP3152720B2 true JP3152720B2 (ja) | 2001-04-03 |
Family
ID=27295051
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5373292A Expired - Fee Related JP3152720B2 (ja) | 1991-03-12 | 1992-03-12 | 不揮発性半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3152720B2 (ja) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR0169412B1 (ko) * | 1995-10-16 | 1999-02-01 | 김광호 | 불휘발성 반도체 메모리 장치 |
JP3180669B2 (ja) * | 1996-06-03 | 2001-06-25 | 日本電気株式会社 | 不揮発性半導体メモリおよびその書き込み方法 |
JP3062730B2 (ja) * | 1996-07-10 | 2000-07-12 | 株式会社日立製作所 | 不揮発性半導体記憶装置および書込み方法 |
KR100258574B1 (ko) * | 1997-12-30 | 2000-06-15 | 윤종용 | 반도체 메모리 장치 및 그 장치의 프로그램/소거 검증 방법 |
JP2001266598A (ja) * | 2000-03-22 | 2001-09-28 | Denso Corp | 不揮発性半導体メモリの特性検査方法 |
US6349056B1 (en) * | 2000-12-28 | 2002-02-19 | Sandisk Corporation | Method and structure for efficient data verification operation for non-volatile memories |
JP4249992B2 (ja) | 2002-12-04 | 2009-04-08 | シャープ株式会社 | 半導体記憶装置及びメモリセルの書き込み並びに消去方法 |
US6829167B2 (en) * | 2002-12-12 | 2004-12-07 | Sandisk Corporation | Error recovery for nonvolatile memory |
JP4073330B2 (ja) * | 2003-02-18 | 2008-04-09 | スパンション エルエルシー | 不揮発性半導体記憶装置 |
US6914823B2 (en) * | 2003-07-29 | 2005-07-05 | Sandisk Corporation | Detecting over programmed memory after further programming |
US6917542B2 (en) * | 2003-07-29 | 2005-07-12 | Sandisk Corporation | Detecting over programmed memory |
KR100719372B1 (ko) | 2005-08-10 | 2007-05-17 | 삼성전자주식회사 | 노어 플래시 메모리 장치 및 그것의 프로그램 방법 |
KR100805840B1 (ko) | 2006-09-01 | 2008-02-21 | 삼성전자주식회사 | 캐시를 이용한 플래시 메모리 장치 및 그것의 프로그램방법 |
JP5537366B2 (ja) | 2009-10-01 | 2014-07-02 | 株式会社半導体エネルギー研究所 | 半導体装置の駆動方法 |
US8659957B2 (en) * | 2011-03-07 | 2014-02-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of driving semiconductor device |
-
1992
- 1992-03-12 JP JP5373292A patent/JP3152720B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH05182474A (ja) | 1993-07-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5321699A (en) | Electrically erasable and programmable non-volatile memory system with write-verify controller using two reference levels | |
JP3448051B2 (ja) | 不揮発性半導体記憶装置 | |
US5602789A (en) | Electrically erasable and programmable non-volatile and multi-level memory systemn with write-verify controller | |
JP3761333B2 (ja) | 電気的に消去及びプログラムできるメモリセルを備えている半導体メモリ装置 | |
KR100284916B1 (ko) | 반도체 기억 장치 및 그 기입 제어 방법 | |
JP3238574B2 (ja) | 不揮発性半導体記憶装置とその消去方法 | |
JP3898349B2 (ja) | 半導体記憶装置 | |
US5930169A (en) | Nonvolatile semiconductor memory device capable of improving of chip's lifetime and method of operating the same | |
US7212443B2 (en) | Non-volatile memory and write method of the same | |
JP3152720B2 (ja) | 不揮発性半導体記憶装置 | |
JP3450456B2 (ja) | 半導体記憶装置 | |
JP2001312890A (ja) | 不揮発性半導体メモリ | |
JP3920943B2 (ja) | 不揮発性半導体記憶装置 | |
JP3662725B2 (ja) | 単一ビットセル及び多量ビットセル動作の同時的な遂行が可能な不揮発性半導体メモリ装置 | |
JP3895816B2 (ja) | 不揮発性半導体記憶装置とその制御方法、メモリカード、及び記憶システム | |
JP3190031B2 (ja) | 不揮発性半導体記憶装置 | |
US5812451A (en) | Nonvolatile semiconductor storage apparatus and method of writing data to the same | |
EP0731470B1 (en) | Method for erasing nonvolatile semiconductor memory device incorporating redundancy memory cells | |
JP2801879B2 (ja) | 不揮発性半導体メモリの共通ソース線駆動回路 | |
JP3342878B2 (ja) | 不揮発性半導体記憶装置 | |
JP2000048582A (ja) | 半導体記憶装置 | |
JP2755197B2 (ja) | 半導体不揮発性記憶装置 | |
KR0172406B1 (ko) | 다수상태의 불휘발성 반도체 메모리 장치 | |
JP3263636B2 (ja) | 不揮発性半導体メモリ装置 | |
JP3448045B2 (ja) | 不揮発性半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080126 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090126 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100126 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110126 Year of fee payment: 10 |
|
LAPS | Cancellation because of no payment of annual fees |