JP2012198977A - 半導体装置および半導体装置の駆動方法 - Google Patents
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Abstract
【解決手段】酸化物半導体を用いたトランジスタと、酸化物半導体以外の材料を用いたトランジスタとをそれぞれ有する複数のメモリセルと、複数のメモリセルを駆動する駆動回路と、駆動回路に供給する複数の電位を生成する電位生成回路と、複数のメモリセルへのデータの書き換えが終了したか否かを検知する書き込み終了検知回路と、を有し、駆動回路は、データバッファと、複数のメモリセルのそれぞれに複数の電位のうちいずれか一の電位をデータとして書き込む書き込み回路と、メモリセルに書き込まれたデータを読み出す読み出し回路と、読み出されたデータと、データバッファに保持されたデータとが一致するか否かをベリファイするベリファイ回路と、を有する。
【選択図】図1
Description
本実施の形態では、開示する発明の一態様に係る半導体装置の構成および動作について、図1乃至図5を参照して説明する。
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成および動作について、図6乃至図15を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、OSの符号を併せて付す場合がある。
図6は半導体装置のブロック図である。
図7は、図6のデータバッファ612の回路の一例を示している。データ入出力線I/O(1)〜(k)は、それぞれトランジスタ702の各ドレイン電極と電気的に接続され、アドレス選択信号線CA(x)(xは1以上n以下の整数)は、トランジスタ702のゲート電極と電気的に接続され、トランジスタ702の各ソース電極はラッチ回路LAT701(x,1)〜(x,k)の一端とそれぞれが電気的に接続されている。また、ラッチ回路LAT701(x,1)〜(x,k)のもう一端はトランジスタ703及び704の各ドレイン電極にそれぞれ電気的に接続され、トランジスタ703の各ゲート電極は書き込みデータ転送信号線TWと電気的に接続され、トランジスタ703の各ソース電極は信号線WDA(x,1)〜(x,k)と電気的に接続され、トランジスタ704の各ゲート電極は読み出しデータ転送信号線TRと電気的に接続され、トランジスタ704の各ソース電極は信号線RDA(x,1)〜(x,k)と電気的に接続される。
図8は図6の電位生成回路603の一例を示している。電位生成回路603は、メモリセル602のビット線BL(n)に印加するための電位を生成する機能を有する。
図9は、図6の書き込み回路611の一例を示している。書き込み回路611は複数の書き込み電位供給線のうち1本をビット線と電気的に接続し、ビット線に書き込み電位を供給する機能を有する。
図10は、図6のメモリセル602(1,1)〜(m,n)を示している。
図11は、図6の読み出し回路614の一例を示している。読み出し回路614はメリセル602に書き込まれた情報を読み出す機能を有する
図12は、ベリファイ回路613の一例を示している。ベリファイ回路613は書き込みデータとベリファイ読み出しのデータを比較し、書き込みが正常に終了したか否かを判定する機能を有する。
図13は、書き込み終了検知回路604の一例を示している。書き込み終了検知回路604は1行分のメモリセルへのデータの書込みが終了したどうかを検知する回路である。
図6の読み出し回路614にて読み出されたデータは信号線RDA(x,1)〜RDA(x,k)に出力され、信号線RDA(x,1)〜RDA(x,k)のデータはデータバッファ612(1)〜(n)に入力される。データバッファ612(1)〜(n)に読み出しデータが入力された後、信号線TRには高電位が出力され、図7のトランジスタ704はそれぞれオン状態となり、信号線RDA(x,1)〜RDA(x,k)とラッチ回路701(x,1)〜(x,k)はそれぞれが対となって導通する。そして、ラッチ回路701(x,1)〜(x,k)には読み出しデータが格納される。ラッチ回路701(x,1)〜(x,k)にそれぞれデータが格納されると、信号線TRには低電位が出力され信号線RDA(x,1)〜RDA(x,k)とラッチ回路701(x,1)〜(x,k)はそれぞれ絶縁状態となる。
本実施の形態では、開示する発明の一態様に係る半導体装置が有するメモリセルの回路構成およびその動作について、図16を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、OSの符号を併せて付す場合がある。
図16(A−1)に示すメモリセルにおいて、第1の配線(1st Line)とトランジスタ1600のソース電極(またはドレイン電極)とは、電気的に接続され、第2の配線(2nd Line)とトランジスタ1600のドレイン電極(またはソース電極)とは、電気的に接続されている。また、第3の配線(3rd Line)とトランジスタ1602のソース電極(またはドレイン電極)とは、電気的に接続され、第4の配線(4th Line)と、トランジスタ1602のゲート電極とは、電気的に接続されている。そして、トランジスタ1600のゲート電極と、トランジスタ1602のドレイン電極(またはソース電極)は、容量素子1604の電極の一方と電気的に接続され、第5の配線(5th Line)と、容量素子1604の電極の他方は電気的に接続されている。
本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図17を用いて説明する。ここでは、記憶装置の一例について説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、OSの符号を併せて付す場合がある。
本実施の形態では、開示する発明の一態様に係る半導体装置が有するメモリセルの構成およびその作製方法について、図18乃至図22、図23を参照して説明する。
図18は、半導体装置が有するメモリセルの構成の一例である。図18(A)には半導体装置が有するメモリセルの断面を、図18(B)には半導体装置が有するメモリセルの平面を、それぞれ示す。図18(A)において、A1−A2は、トランジスタのチャネル長方向に垂直な断面図であり、B1−B2は、トランジスタのチャネル長方向に平行な断面図である。図18に示す半導体装置は、下部に第1の半導体材料を用いたトランジスタ1860を有し、上部に第2の半導体材料を用いたトランジスタ1862を有する。また、図18に示す半導体装置は、トランジスタ1860とトランジスタ1862と容量素子1864とを、一つずつ有する構成として示しているが、それぞれ複数有する構成も含む。
次に、上記半導体装置が有するメモリセルの作製方法の一例について説明する。以下では、はじめに下部のトランジスタ1860の作製方法について図19および図20を参照して説明し、その後、上部のトランジスタ1862および容量素子1864の作製方法について図21および図22を参照して説明する。
下部のトランジスタ1860の作製方法について、図19および図20を参照して説明する。
次に、上部のトランジスタ1862および容量素子1864の作製方法について、図21および図22を参照して説明する。
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図24を用いて説明する。本実施の形態では、コンピュータ、携帯電話機(携帯電話、携帯電話装置ともいう)、携帯情報端末(携帯型ゲーム機、音響再生装置なども含む)、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置(テレビ、またはテレビジョン受信機ともいう)などの電子機器に、上述の半導体装置を適用する場合について説明する。
102 メモリセル
103 電位生成回路
104 書き込み終了検知回路
111 書き込み回路
112 データバッファ
113 ベリファイ回路
114 読み出し回路
121 第1の信号線
122 第2の信号線
123 第3の信号線
601 駆動回路
602 メモリセル
603 電位生成回路
604 書き込み終了検知回路
611 書き込み回路
612 データバッファ
613 ベリファイ回路
614 読み出し回路
1600 トランジスタ
1602 トランジスタ
1603 トランジスタ
1604 容量素子
1700 トランジスタ
1710 トランジスタ
1720 容量素子
1730 選択トランジスタ
1750 メモリセル
1800 基板
1802 保護層
1804 半導体領域
1806 素子分離絶縁層
1808 ゲート絶縁層
1810 ゲート電極
1816 チャネル形成領域
1820 不純物領域
1822 金属層
1824 金属化合物領域
1826 電極
1828 絶縁層
1842a ソース電極またはドレイン電極
1842b ソース電極またはドレイン電極
1844 酸化物半導体層
1846 ゲート絶縁層
1848 ゲート電極
1848a ゲート電極
1848b 導電層
2304a 酸化物半導体層
2304b 酸化物半導体層
2341 トランジスタ
2342 トランジスタ
2401 筐体
2402 筐体
2403 表示部
2404 キーボード
2411 本体
2412 スタイラス
2413 表示部
2414 操作ボタン
2415 外部インターフェイス
2420 電子書籍
2421 筐体
2423 筐体
2425 表示部
2427 表示部
2431 電源
2433 操作キー
2435 スピーカー
2437 軸部
2440 筐体
2441 筐体
2442 表示パネル
2443 スピーカー
2444 マイクロフォン
2445 操作キー
2446 ポインティングデバイス
2447 カメラ用レンズ
2448 外部接続端子
2449 太陽電池セル
2450 外部メモリスロット
2461 本体
2463 接眼部
2464 操作スイッチ
2465 表示部
2466 バッテリー
2467 表示部
2470 テレビジョン装置
2471 筐体
2473 表示部
2475 スタンド
2480 リモコン操作機
Claims (12)
- 酸化物半導体を用いたトランジスタおよび酸化物半導体以外の材料を用いたトランジスタをそれぞれ有する複数のメモリセルと、前記複数のメモリセルを駆動する駆動回路と、前記駆動回路に供給する複数の電位を生成する電位生成回路と、複数のメモリセルのベリファイ読み出しの結果を一括して判定し、複数のメモリセルへのデータの書き換えが終了したか否かを一度に検知する書き込み終了検知回路と、を有し、
前記駆動回路は、前記複数のメモリセルのそれぞれに書き込むデータを保持するデータバッファと、
前記データバッファに保持された前記データに基づいて前記複数のメモリセルのそれぞれに前記複数の電位のうちいずれか一の電位をデータとして書き込む書き込み回路と、
前記メモリセルに書き込まれた前記データを読み出す読み出し回路と、
前記読み出された前記データと、前記データバッファに保持された前記データとが一致するか否かをベリファイするベリファイ回路と、を有し、
前記読み出された前記データと、前記データバッファに保持された前記データとが一致したメモリセルでは、書き込み電位が前記一の電位に決定され、
前記読み出された前記データと、前記データバッファに保持された前記データとが一致しないメモリセルでは、書き込み電位が前記複数の電位のうちの別の一の電位に変更されることを特徴とする半導体装置。 - 酸化物半導体を用いたトランジスタおよび酸化物半導体以外の材料を用いたトランジスタをそれぞれ有する複数のメモリセルと、データバッファ、書き込み回路、読み出し回路およびベリファイ回路を有する駆動回路と、複数の電位を生成する電位生成回路と、複数のメモリセルのベリファイ読み出しの結果を一括して判定し、複数のメモリセルへのデータの書き換えが終了したか否かを一度に検知する書き込み終了検知回路と、を有し、
前記データバッファは、前記書き込み回路に電気的に接続され、
前記書き込み回路は、複数の第1の信号線を介して前記電位生成回路に電気的に接続され、
前記書き込み回路は、第2の信号線を介して前記複数のメモリセルのそれぞれに電気的に接続され、
前記読み出し回路は、第3の信号線を介して前記複数のメモリセルのそれぞれに電気的に接続され、
前記ベリファイ回路は、第4の信号線を介して前記書き込み終了検知回路に電気的に接続され、かつ前記読み出し回路、前記データバッファおよび前記書き込み回路に電気的に接続され、
前記酸化物半導体を用いたトランジスタのソースまたはドレインの一方は、前記酸化物半導体以外の材料を用いたトランジスタのゲートに電気的に接続され、
前記第2の信号線は、前記複数のメモリセルがそれぞれ有する前記酸化物半導体を用いたトランジスタのソースまたはドレインの他方に電気的に接続され、
前記第3の信号線は、前記複数のメモリセルがそれぞれ有する前記酸化物半導体以外の材料を用いたトランジスタのソースまたはドレインの一方に電気的に接続されていることを特徴とする半導体装置。 - 請求項1または請求項2において、前記電位生成回路で生成される前記複数の電位の大きさはそれぞれ異なっていることを特徴とする半導体装置。
- 請求項1において、
前記酸化物半導体を用いたトランジスタのソースまたはドレインの一方は、前記酸化物半導体以外の材料を用いたトランジスタのゲートに電気的に接続されていることを特徴とする半導体装置。 - 請求項1において、
前記書き込み回路は、前記複数のメモリセルがそれぞれ有する前記酸化物半導体を用いたトランジスタのソースまたはドレインの他方に電気的に接続され、
前記読み出し回路は、前記複数のメモリセルがそれぞれ有する前記酸化物半導体以外の材料を用いたトランジスタのソースまたはドレインの一方に電気的に接続されていることを特徴とする半導体装置。 - 請求項2において、
前記データバッファは、前記複数のメモリセルのそれぞれに書き込むデータを保持する機能を有し、
前記書き込み回路は、前記データバッファに保持された前記データに基づいて、前記複数のメモリセルのそれぞれに前記複数の電位のうちいずれか一の電位をデータとして書き込む機能を有し、
前記読み出し回路は、前記メモリセルに書き込まれた前記データを読み出す機能を有し、
前記ベリファイ回路は、前記読み出された前記データと、前記データバッファに保持された前記データとが一致するか否かをベリファイする機能を有することを特徴とする半導体装置。 - 請求項6において、
前記読み出された前記データと、前記データバッファに保持された前記データとが一致した前記メモリセルでは、書き込み電位が前記一の電位に決定され、
前記読み出された前記データと、前記データバッファに保持された前記データとが一致しない前記メモリセルでは、書き込み電位が前記複数の電位のうちの別の一の電位に変更されることを特徴とする半導体装置。 - 請求項1乃至7のいずれか一項において、前記複数のメモリセルのしきい値電圧は、ばらつきを有することを特徴とする半導体装置。
- 請求項1乃至8のいずれか一項において、前記酸化物半導体以外の材料を用いたトランジスタは、半導体材料を含む基板に設けられたチャネル形成領域を有することを特徴とする半導体装置。
- 請求項1乃至9のいずれか一項において、
前記酸化物半導体は、In、GaおよびZnを含んでなる酸化物半導体材料を有することを特徴とする半導体装置。 - 酸化物半導体を用いたトランジスタおよび酸化物半導体以外の材料を用いたトランジスタをそれぞれ有する複数のメモリセルを有し、
前記複数のメモリセルのそれぞれに書き込むデータを保持し、
前記保持された前記データに基づいて前記複数のメモリセルのそれぞれに複数の電位のうちいずれか一の電位をデータとして書き込み、
前記メモリセルに書き込まれた前記データを読み出し、
前記読み出された前記データと、前記データバッファに保持された前記データとが一致するか否かをベリファイし、
前記読み出された前記データと、前記データバッファに保持された前記データとが一致した前記メモリセルでは、書き込み電位が前記一の電位に決定され、
前記読み出された前記データと、前記データバッファに保持された前記データとが一致しない前記メモリセルのうち、
前記データバッファに保持された前記データに対して、前記読み出された前記データが大きい場合には、前記一の電位よりも小さい別の一の電位に変更され、前記データバッファに保持された前記データに対して、前記読み出された前記データが小さい場合には、前記一の電位よりも大きい別の一の電位に変更されることを特徴とする半導体装置の駆動方法。 - 請求項11において、
前記読み出された前記データと、前記データバッファに保持された前記データとが一致しない前記メモリセルの書き込み電位が前記別の一の電位に変更された後、再度書き込み、読み出し、およびベリファイが行われ、
当該ベリファイ後に、前記読み出された前記データと、前記データバッファに保持された前記データとが一致した前記メモリセルでは、書き込み電位が前記別の一の電位に決定され、
前記読み出された前記データと、前記データバッファに保持された前記データとが一致しない前記メモリセルでは、
前記データバッファに保持された前記データに対して、前記読み出された前記データが大きい場合には、書き込み電位が複数の電位のうちの前記一の電位よりもさらに小さい別の一の電位に変更され、前記データバッファに保持された前記データに対して、前記読み出された前記データが小さい場合には、書き込み電位が複数の電位のうちの前記一の電位よりもさらに大きい別の一の電位に変更されることを特徴とする半導体装置の駆動方法。
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