KR20190020897A - 3차원 구조의 메모리 장치 - Google Patents

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Abstract

메모리 장치가 개시되어 있다. 개시된 메모리 장치는, 기판과, 상기 기판 상에 배치되며 상기 기판의 상면에 수직한 제1 방향으로 연장되는 채널 구조체들과, 상기 채널 구조체들을 감싸며 상기 제1 방향을 따라서 적층되는 복수의 게이트 라인들과, 상기 게이트 라인들 중 적어도 하나와 동일한 층에 배치되는 배선을 포함할 수 있다.

Description

3차원 구조의 메모리 장치{THREE DIMENSIONAL MEMORY DEVICE}
본 발명은 메모리 장치에 관한 것으로, 구체적으로 3차원 구조의 메모리 셀 어레이를 포함하는 메모리 장치에 관한 것이다.
반도체 메모리 장치는 실리콘(Si), 게르마늄(Ge), 비화 갈륨(GaAs), 인화인듐(InP) 등과 같은 반도체를 이용하여 구현되는 기억 장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 SRAM(Static RAM), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM) 등을 포함한다. 비휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 비휘발성 메모리 장치는 플래시 메모리 장치, ROM(Read Only Memory), PROM(Programmable ROM), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 저항성 메모리 장치(예를 들어, PRAM(Phase-change RAM), FRAM(Ferroelectric RAM), RRAM(Resistive RAM)) 등을 포함한다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 만족시키기 위해 비휘발성 메모리 장치의 집적도가 증가하고 있다. 2차원 또는 평면형 메모리 장치의 경우 단위 메모리 셀이 점유하는 면적에 의해서 집적도가 결정된다. 따라서, 최근에는 단위 메모리 셀을 수직 방향으로 배치하는 3차원 구조의 메모리 장치가 개발되고 있다.
본 발명의 실시예들은 메모리 셀 어레이 상부에 형성되는 배선층의 수를 줄이어 배선층 형성에 따르는 비용을 줄일 수 있는 3차원 구조의 메모리 장치를 제시할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는 기판과, 상기 기판 상에 배치되며 상기 기판의 상면에 수직한 제1 방향으로 연장되는 채널 구조체들과, 상기 채널 구조체들을 감싸며 상기 제1 방향을 따라 적층되는 복수의 게이트 라인들과, 상기 게이트 라인들 중 적어도 하나와 동일한 층에 배치되는 배선을 포함할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는 기판과, 상기 기판의 상면에 수직한 제1 방향으로 적층된 메모리 블록을 포함할 수 있다. 상기 메모리 블록은 상기 기판의 상면에 수직한 제1 방향으로 연장되는 채널 구조체들과, 상기 채널 구조체들을 감싸며 상기 제1 방향을 따라 적층되는 적어도 하나의 소스 선택 라인, 복수의 워드 라인들 및 적어도 하나의 드레인 선택 라인과, 상기 드레인 선택 라인과 동일한 층에 배치되는 배선을 포함할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는 기판과, 상기 기판의 상면에 수직한 제1 방향으로 적층된 메모리 셀 어레이를 포함할 수 있다. 상기 메모리 셀 어레이는 메모리 블록 및 배선 적층체를 포함할 수 있다. 상기 메모리 블록은 상기 기판 상에 배치되며 상기 제1 방향으로 연장되는 채널 구조체들 및 상기 채널 구조체들을 감싸며 상기 제1 방향을 따라 적층되는 복수의 게이트 라인들을 포함할 수 있다. 상기 배선 적층체는 상기 기판 상에 상기 제1 방향을 따라 적층되고 상기 게이트 라인들과 각각 동일한 층에 배치되는 복수의 배선들을 포함할 수 있다.
본 발명의 실시예들에 의하면, 메모리 셀 어레이 내의 게이트 라인을 분할하여 배선으로 사용함으로써 메모리 셀 어레이 상부에 형성해야 하는 배선의 개수를 줄일 수 있고, 나아가 메모리 셀 어레이 상부에 형성되는 배선층의 개수를 줄이어 배선층 형성에 따르는 비용을 줄이고, 메모리 장치의 두께를 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 나타낸 블록도이다.
도 2는 도 1의 메모리 블록들 중 하나를 도시한 회로도이다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치의 메모리 블록 및 로우 디코더의 개략 구성을 나타낸 회로도이다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치를 도시한 평면도이다.
도 5는 도 4의 A-A' 라인에 따른 단면도이다.
도 6은 도 4의 B-B' 라인에 따른 단면도이다.
도 7은 도 4의 C-C' 라인에 따른 단면도이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치의 단면도이다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 도시한 평면도이다.
도 10은 도 9의 D-D' 라인에 따른 단면도이다.
도 11은 도 9의 E-E' 및 F-F' 라인에 따른 단면도이다.
도 12는 본 발명의 실시예에 따른 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 도면이다.
도 13은 본 발명의 실시예에 따른 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 나타낸 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치는 메모리 셀 어레이(100) 및 주변 회로(200)를 포함할 수 있다. 주변 회로(200)는 로우 디코더(210), 페이지 버퍼 회로(220), 제어 로직(230), 전압 발생기(240), 칼럼 디코더(250) 및 입출력 버퍼(260)를 포함할 수 있다.
메모리 셀 어레이(100)는 복수의 메모리 블록들(BLK1~BLKn)을 포함할 수 있다. 각각의 메모리 블록들(BLK1~BLKn)은 복수의 셀 스트링들을 포함할 수 있다. 각각의 셀 스트링들은 기판 상에 적층된 복수의 메모리 셀들을 포함할 수 있다. 일 실시예로, 메모리 셀들을 비휘발성 메모리 셀들일 수 있다.
메모리 셀 어레이(100)는 로우 라인들(RL)을 통해 로우 디코더(210)에 연결될 수 있다. 로우 라인들(RL)은 적어도 하나의 드레인 선택 라인, 복수의 워드 라인들 및 적어도 하나의 소스 선택 라인을 포함할 수 있다. 메모리 셀 어레이(100)는 비트 라인들(BL)을 통해 페이지 버퍼 회로(220)에 연결될 수 있다. 로우 라인들(RL)은 메모리 블록들(BLK1~BLKn)에 각각 연결될 수 있다. 비트 라인들(BL)은 복수의 메모리 블록들(BLK1~BLKn)에 공통으로 연결될 수 있다.
로우 디코더(210)는 제어 로직(230)으로부터 제공되는 로우 어드레스(RADD)에 응답하여 메모리 셀 어레이(100)의 메모리 블록들(BLK1~BLKn) 중 어느 하나를 선택하도록 구성될 수 있다. 로우 디코더(210)는 선택된 메모리 블록에 연결된 로우 라인들(RL)에 전압 발생기(240)로부터의 동작 전압, 예컨대 프로그램 전압(Vpgm), 패스 전압(Vpass) 및 리드 전압(Vread)을 전달할 수 있다. 특히, 프로그램 동작시 선택된 메모리 블록의 워드 라인들에는 하이 레벨(high level)의 동작 전압이 제공되어야 한다. 고전압을 전달하기 위하여, 로우 디코더(210)는 고전압 트랜지스터로 이루어진 패스 트랜지스터들을 포함할 수 있다.
페이지 버퍼 회로(220)는 비트 라인들(BL)을 통해 메모리 셀 어레이(100)에 연결되는 복수의 페이지 버퍼들(PB)을 포함할 수 있다. 페이지 버퍼들(PB)은 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작하도록 구성될 수 있다. 프로그램 동작시 페이지 버퍼들(PB)은 입출력 버퍼(260) 및 칼럼 디코더(250)를 통해 수신되는 데이터(DATA)를 래치하고, 제어 로직(230)으로부터의 제어 신호에 응답하여 선택된 메모리 셀들에 데이터(DATA)를 저장하는데 필요한 전압을 비트 라인들(BL)에 인가하도록 구성될 수 있다. 독출 동작시 페이지 버퍼들(PB)은 선택된 메모리 셀에 저장된 데이터(DATA)를 비트 라인(BL)을 통해서 독출하여 칼럼 디코더(250) 및 입출력 버퍼(260)를 통해 외부로 출력하도록 구성될 수 있다. 소거 동작시 페이지 버퍼들(PB)은 메모리 셀 어레이(100)의 비트 라인(BL)을 플로팅(flaoting)시키도록 구성될 수 있다.
제어 로직(230)은 입출력 버퍼(260)를 통해 수신되는 어드레스(ADD) 중 로우 어드레스(RADD)를 로우 디코더(210)로 출력하고, 칼럼 어드레스(RADD)를 칼럼 디코더(250)로 출력하도록 구성될 수 있다. 제어 로직(230)은 입출력 버퍼(260)를 통해 수신되는 커멘드(CMD)에 응답하여 선택된 메모리 셀들을 액세스하도록 페이지 버퍼 회로(220) 및 전압 발생기(240)를 제어하도록 구성될 수 있다.
전압 발생기(240)는 메모리 장치에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 발생기(240)는 프로그램 전압, 패스 전압, 선택 읽기 전압 및 비선택 읽기 전압을 생성하도록 구성될 수 있다.
칼럼 디코더(250)는 제어 로직(230)의 칼럼 어드레스(CADD)에 응답하여 페이지 버퍼 회로(220)에 프로그램 데이터를 입력하도록 구성될 수 있다.
이하, 첨부된 도면들에서 기판의 상면으로부터 수직하게 돌출되는 방향을 제1 방향(FD)으로 정의하고, 기판의 상면에 평행하면서 서로 교차되는 두 방향을 각각 제2 방향(SD) 및 제3 방향(TD)으로 정의할 것이다. 제2 방향(SD)과 제3 방향(TD)은 실질적으로 서로 수직하게 교차할 수 있다. 도면상에서 화살표로 표시된 방향과 이의 반대 방향은 동일 방향을 나타낸다.
도 2는 도 1에 도시된 메모리 블록들 중 어느 하나를 도시한 회로도이다.
도 2를 참조하면, 메모리 블록(BLKi)은 복수의 비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다. 셀 스트링들(CSTR)은 제1 방향(FD)으로 형성될 수 있다.
공통 소스 라인(CSL)과 비트 라인들(BL) 사이에는 소스 선택 라인(SSL), 워드 라인들(WL1~WL4) 및 드레인 선택 라인들(DSL)이 제1 방향(FD)으로 적층될 수 있다. 소오스 선택 라인(SSL), 워드 라인들(WL1~WL4) 및 드레인 선택 라인(DSL)은 제2 방향(SD)으로 연장될 수 있다.
비트 라인들(BL)은 제2 방향(SD)을 따라 배열되며 제3 방향(TD)을 따라서 연장될 수 있다. 각각의 비트 라인들(BL)에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL)과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다.
각각의 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 연결되는 소스 선택 트랜지스터(SST), 비트 라인(BL)에 연결되는 드레인 선택 트랜지스터(DST), 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결되는 다수의 메모리 셀들(MC1~MC4)을 포함할 수 있다. 소스 선택 트랜지스터(SST), 메모리 셀들(MC1~MC4) 및 드레인 선택 트랜지스터(DST)는 제1 방향(FD)을 따라서 직렬로 연결될 수 있다.
소스 선택 트랜지스터들(SST)의 게이트들은 소스 선택 라인(SSL)에 연결될 수 있다. 메모리 셀들(MC1~MC4)의 게이트들은 각각 대응하는 워드 라인들(WL1~WL4)에 연결될 수 있다. 드레인 선택 트랜지스터들(DST)의 게이트들은 각각 대응하는 드레인 선택 라인(DSL)에 연결될 수 있다.
도 2를 참조로 하는 실시예에서는 4개의 워드 라인들(WL1~WL4)이 적층된 것으로 도시하였지만, 워드 라인들 적층 개수는 이에 한정되는 것이 아니다. 예컨대, 8개, 16개, 32개 또는 64개의 워드 라인들이 제1 방향(FD)을 따라 적층될 수 있다.
도 2를 참조로 하는 실시예에서는 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL) 각각이 제1 방향(FD)으로 하나의 층에 배치되는 것으로 도시하였지만, 제1 방향(FD)으로 2개 이상의 층에 소스 선택 라인(SSL) 또는 드레인 선택 라인(DSL)이 배치될 수도 있다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치의 메모리 블록 및 로우 디코더의 개략 구성을 나타낸 회로도이다.
도 3을 참조하면, 로우 디코더(도 1의 210)는 제1,제2 패스 트랜지스터 회로(211A,211B), 블록 디코더(212) 및 글로벌 라인 제어기(213)를 포함할 수 있다.
제1,제2 패스 트랜지스터 회로(211A,211B)는 메모리 블록들(도 1의 BLK1~BLKn)마다 제공될 수 있고, 블록 디코더(212) 및 글로벌 라인 제어기(213)는 메모리 블록들(도 1의 BLK1~BLKn)에 공통으로 제공될 수 있다.
제1 패스 트랜지스터 회로(211A), 블록 디코더(212) 및 글로벌 라인 제어기(213)는 제2 방향(SD)으로 메모리 블록(BLKi)의 일측, 즉 도면에서 메모리 블록(BLKi)의 좌측에 배치될 수 있고, 제2 패스 트랜지스터 회로(211B)는 제2 방향(SD)으로 메모리 블록(BLKi)의 타측, 즉 도면에서 메모리 블록(BLKi)의 우측에 배치될 수 있다.
제1 패스 트랜지스터 회로(211A)는 복수의 패스 트랜지스터들(TR1~TR3)을 포함할 수 있다. 패스 트랜지스터들(TR1~TR3)은 소스 선택 라인(SSL) 및 워드 라인들(WL1,WL2)을 대응하는 글로벌 로우 라인들(GSSL,GWL1,GWL2)에 각각 연결할 수 있다. 패스 트랜지스터(TR1)의 드레인에는 글로벌 소스 선택 라인(GSSL)이 연결되고, 패스 트랜지스터(TR1)의 소스에는 소스 선택 라인(SSL)이 연결될 수 있다. 패스 트랜지스터(TR1)는 글로벌 소스 선택 라인(GSSL)에 인가되는 전압을 소스 선택 라인(SSL)에 전달할 수 있다. 패스 트랜지스터들(TR2,TR3)의 드레인들에는 글로벌 워드 라인들(GWL1,GWL2)이 각각 연결되고, 패스 트랜지스터들(TR2,TR3)의 소스들에는 워드 라인들(WL1,WL2)이 각각 연결될 수 있다. 패스 트랜지스터들(TR2,TR3)은 글로벌 워드 라인들(GWL1,GWL2)에 인가되는 전압을 워드 라인들(WL1,WL2)에 전달할 수 있다.
제2 패스 트랜지스터 회로(211B)는 복수의 패스 트랜지스터들(TR4~TR6)을 포함할 수 있다. 패스 트랜지스터들(TR4~TR6)은 워드 라인들(WL3,WL4) 및 드레인 선택 라인(DSL)을 대응하는 글로벌 로우 라인들(GWL3,GWL4,GDSL)에 각각 연결할 수 있다. 패스 트랜지스터들(TR4,TR5)의 드레인들에는 글로벌 워드 라인들(GWL3,GWL4)이 각각 연결되고, 패스 트랜지스터들(TR4,TR5)의 소스들에는 워드 라인들(WL3,WL4)이 각각 연결될 수 있다. 패스 트랜지스터들(TR4,TR5)은 글로벌 워드 라인들(GWL3,GWL4)에 인가되는 전압을 워드 라인들(WL3,WL4)에 전달할 수 있다. 패스 트랜지스터(TR6)의 드레인에는 글로벌 드레인 선택 라인(GDSL)이 연결되고, 패스 트랜지스터(TR6)의 소스에는 드레인 선택 라인(DSL)이 연결될 수 있다. 패스 트랜지스터(TR6)는 글로벌 드레인 선택 라인(GDSL)에 인가되는 전압을 드레인 선택 라인(DSL)에 전달할 수 있다.
블록 디코더(212)는 블록 워드 라인(BLKWL)을 통해 제1,제2 패스 트랜지스터 회로(211A,211B)에 연결될 수 있다. 블록 디코더(212)는 전압 발생기(도 1의 240)로부터 블록 선택 신호를 제공받고, 제어 로직(도 1의 230)의 제어에 응답하여 전압 발생기로부터 제공받은 블록 선택 신호를 블록 워드 라인(BLKWL)에 전달할 수 있다.
글로벌 라인 제어기(213)는 글로벌 로우 라인들(GDSL,GWL1~GWL4,GSSL)을 통해 제1,제2 패스 트랜지스터 회로(211A,211B)에 연결될 수 있다. 글로벌 라인 제어기(213)는 전압 발생기로부터 동작 전압을 제공받고, 제어 로직의 제어에 응답하여 전압 발생기로부터 제공되는 동작 전압들을 글로벌 로우 라인들(GDSL,GWL1~GWL4,GSSL)에 전달할 수 있다.
제1,제2 패스 트랜지스터 회로(211A,211B)의 패스 트랜지스터들(TR1~TR6)은 블록 디코더(212)로부터의 블록 선택 신호에 응답하여 글로벌 로우 라인들(GDSL,GWL1~GWL4,GSSL)과 로우 라인들(DSL,WL1~WL4,SSL)을 전기적으로 연결할 수 있으며, 글로벌 로우 라인들(GDSL,GWL1~GWL4,GSSL)에 인가되는 동작 전압들을 로우 라인들(DSL,WL1~WL4,SSL)에 전달할 수 있다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치의 일부분을 도시한 평면도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치는 셀 영역(CR), 확장 영역들(ER1,ER2) 및 주변 영역들(PR1,PR2)을 포함할 수 있다.
확장 영역들(ER1,ER2)은 제2 방향(SD)으로 셀 영역(CR)의 양측부에 배치될 수 있다. 이하, 설명의 편의를 위하여, 셀 영역(CR)의 좌측에 배치되는 확장 영역을 제1 확장 영역(ER1)으로 정의하고, 셀 영역(CR)의 우측에 배치되는 확장 영역을 제2 확장 영역(ER2)으로 정의할 것이다.
주변 영역들(PR1,PR2)은 제1 주변 영역(PR1) 및 제2 주변 영역(PR2)을 포함할 수 있다. 제1 주변 영역(PR1)은 제2 방향(SD)으로 기판의 주변부에 제1 확장 영역(ER1)과 인접하여 배치되고, 제2 주변 영역(PR2)은 제2 방향(SD)으로 기판의 주변부에 제 2 확장 영역(ER2)과 인접하여 배치될 수 있다.
셀 영역(CR) 및 제1,제2 확장 영역(ER1,ER2) 상에 메모리 블록(BLKi)이 배치될 수 있다. 메모리 블록(BLKi)은 제1 방향(FD)으로 연장되는 복수의 채널 구조체들(CH), 채널 구조체들(CH)을 감싸며 제1 방향(FD)을 따라 적층되는 복수의 게이트 라인들(20) 및 게이트 라인들(20) 중 적어도 하나와 동일층에 배치된 배선(30)을 포함할 수 있다.
간소화를 위하여, 도 4에서는 하나의 메모리 블록만을 나타내었으나, 셀 영역(CR) 및 제1,제2 확장 영역(ER1,ER2) 상에는 메모리 셀 어레이(도 1의 100)에 포함된 복수의 메모리 블록들이 제3 방향(TD)을 따라 제공될 수 있다.
채널 구조체들(CH)은 셀 영역(CR) 상에 배치될 수 있다. 채널 구조체들(CH)은 제2 방향(SD) 및 제3 방향(TD)을 따라서 서로 이격되어 배치될 수 있다. 채널 구조체들(CH)은 지그재그(zigzag) 형태로 배치될 수 있다.
게이트 라인들(20)은 셀 영역(CR) 및 제1,제2 확장 영역(ER1,ER2) 상에 배치되며 제2 방향(SD)으로 연장될 수 있다. 게이트 라인들(20)은 제2 방향(SD)으로 셀 영역(CR)을 가로지르며, 게이트 라인들(20)의 양단부는 제1 확장 영역(ER1) 및 제2 확장 영역(ER2) 상에 각각 배치될 수 있다.
게이트 라인들(20)은 제1 방향(FD)을 따라 순차적으로 적층된 적어도 하나의 소스 선택 라인(SSL), 복수의 워드 라인들(WL1~WL4) 및 적어도 하나의 드레인 선택 라인(DSL)을 포함할 수 있다.
게이트 라인들(20)은 제2 방향(SD)을 따라 서로 다른 길이로 연장되어 게이트 라인들(20)의 양단부에는 계단부들이 형성될 수 있다. 게이트 라인들(20)의 계단부들은 제1,제2 확장 영역(ER1,ER2) 상에 배치될 수 있다.
일 실시예에서, 배선(30)은 드레인 선택 라인(DSL)과 동일한 층에 배치될 수 있다. 드레인 선택 라인(DSL)과 배선(30)은 제2 방향(SD)으로 연장되는 컷팅 패턴(CUT1)에 의해 서로 분리될 수 있다. 도 4에 도시된 바와 같이, 2개의 컷팅 패턴(CUT1)이 형성되는 경우 하나의 층에 두 개의 드레인 선택 라인(DSL) 및 하나의 배선(30)이 정의될 수 있다. 도 4에 도시된 컷팅 패턴(CUT1), 드레인 선택 라인(DSL) 및 배선(30)의 개수는 단지 예시적인 것이며, 이에 한정되는 것은 아니다.
배선(30)은 셀 영역(CR) 및 제1,제2 확장 영역(ER1,ER2) 상에 배치되며 제2 방향(SD)으로 연장될 수 있다. 배선(30)은 제2 방향(SD)을 따라 셀 영역(CR)을 가로지르며 배선(30)의 양단부는 제1 확장 영역(ER1) 및 제2 확장 영역(ER2) 상에 각각 배치될 수 있다.
셀 영역(CR) 상에는 비트 라인(BL)이 배치될 수 있다. 비트 라인(BL)은 제3 방향(TD)으로 연장될 수 있다. 제3 방향(TD)을 따라서 일렬로 배치된 채널 구조체들(CH)은 단일 비트 라인(BL)에 전기적으로 연결될 수 있다. 도면의 간소화를 위하여, 도 4에서는 하나의 비트 라인(BL)만을 도시하였으나, 제2 방향(SD)을 따라 복수의 비트 라인들이 배열되는 것으로 이해되어야 할 것이다.
제1 패스 트랜지스터 회로(211A), 블록 디코더(212)가 제1 주변 영역(PR1) 상에 배치될 수 있고, 제2 패스 트랜지스터 회로(211B)가 제2 주변 영역(PR2) 상에 배치될 수 있다. 도시하지는 않았지만, 제1 주변 영역(PR1) 상에는 글로벌 라인 제어기(도 3의 213)가 더 배치될 수 있다.
소스 선택 라인(SSL) 및 워드 라인들(WL1,WL2)의 좌측 계단부들 상에는 컨택들(41A)을 통해 로컬 로우 라인들(51A)이 각각 연결될 수 있다. 로컬 로우 라인들(51A)은 제2 방향(SD)을 따라 제1 확장 영역(ER1)으로부터 제1 주변 영역(PR1)까지 연장될 수 있다. 로컬 로우 라인들(51A)은 컨택들(42A)을 통해 제1 패스 트랜지스터 회로(211A)에 포함된 패스 트랜지스터들(TR1~TR3)의 소스들에 각각 전기적으로 연결될 수 있다.
워드 라인들(WL3,WL4) 및 드레인 선택 라인(DSL)의 우측 계단부들 상에는 컨택들(41B)을 통해 로컬 로우 라인들(51B)이 각각 연결될 수 있다. 로컬 로우 라인들(51B)은 제2 방향(SD)을 따라 제2 확장 영역(ER2)으로부터 제2 주변 영역(PR2)까지 연장될 수 있다. 로컬 로우 라인들(51B)은 컨택들(42B)을 통해 제2 패스 트랜지스터 회로(211B)에 포함된 패스 트랜지스터들(TR4~TR6)의 소스들에 각각 전기적으로 연결될 수 있다.
일 실시예에서, 제1 패스 트랜지스터 회로(211A)에 포함된 패스 트랜지스터들(TR1~TR3)은 하나의 게이트 전극(G1)을 공유할 수 있다. 유사하게, 제2 패스 트랜지스터 회로(211B)에 포함된 패스 트랜지스터들(TR4~TR6)도 하나의 게이트 전극(G2)을 공유할 수 있다.
블록 디코더(212) 상에는 컨택(61)이 형성될 수 있다. 블록 디코더(212)는 컨택(61)을 통해 제1 상부 배선(71)에 전기적으로 연결될 수 있다. 제1 상부 배선(71)은 제2 방향(SD)을 따라 제1 주변 영역(PR1)으로부터 제1 확장 영역(ER1)까지 연장될 수 있으며, 제1 패스 트랜지스터 회로(211A)에 포함된 패스 트랜지스터들(TR1~TR3)의 게이트 전극(G1)의 일부 및 제1 확장 영역(ER1) 상에 배치된 배선(30)의 일측 단부와 제1 방향(FD)으로 중첩하여 배치될 수 있다.
제1 상부 배선(71)과 게이트 전극(G1)간 중첩 부분에는 제1 방향(FD)으로 연장되는 컨택(62)이 형성될 수 있다. 게이트 전극(G1)은 컨택(62)을 통해 제1 상부 배선(71)에 전기적으로 연결될 수 있다. 제1 상부 배선(71)과 배선(30)간 중첩 부분에는 제1 방향(FD)으로 연장되는 컨택(63)이 형성될 수 있다. 배선(30)은 컨택(63)을 통해 제1 상부 배선(71)에 전기적으로 연결될 수 있다.
제2 확장 영역(ER2)에 배치된 배선(30)의 타측 단부 상에는 컨택(64)을 통해 제2 상부 배선(72)이 전기적으로 연결될 수 있다. 제2 상부 배선(72)은 제2 방향(SD)을 따라 제2 확장 영역(ER1)으로부터 제2 주변 영역(PR2)까지 연장되며, 제2 패스 트랜지스터 회로(211B)에 포함된 패스 트랜지스터들(TR4~TR6)의 게이트 전극(G2)의 일부와 제1 방향(FD)으로 중첩하여 배치될 수 있다. 제2 상부 배선(72)과 게이트 전극(G2)간 중첩 부분에는 제1 방향(FD)으로 연장되는 컨택(65)이 형성될 수 있다. 게이트 전극(G2)은 컨택(65)을 통해 제2 상부 배선(72)에 전기적으로 연결될 수 있다.
이러한 구조에 의하여, 패스 트랜지스터들(TR1~TR3)의 게이트 전극(G1)은 컨택(62), 제1 상부 배선(71) 및 컨택(61)을 통해 블록 디코더(212)에 전기적으로 연결될 수 있다. 그리고, 패스 트랜지스터들(TR4~TR6)의 게이트 전극(G2)은 컨택(65), 제2 상부 배선(72), 컨택(64), 배선(30), 컨택(63), 제1 상부 배선(71) 및 컨택(61)을 통해 블록 디코더(212)에 전기적으로 연결될 수 있다.
이하에서는 도 5 내지 도 7을 추가로 참조하여 본 발명의 일 실시예에 따른 메모리 장치의 구성들을 보다 상세히 설명할 것이다. 도 5는 도 4의 A-A' 라인을 따라서 제2 방향(SD)으로 절단한 단면도이고, 도 6은 도 4의 B-B' 라인을 따라서 제3 방향(TD)으로 절단한 단면도이고, 도 7은 도 4의 C-C' 라인을 따라서 제2 방향(SD)으로 절단한 단면도이다.
도 4 내지 도 7을 참조하면, 기판(10)은 Si, Ge 또는 SiGe를 포함할 수 있다. 기판(10)은 폴리 실리콘 기판, SOI(Silicon On Insulator) 기판 또는 GeOI(Germanium-On-Insulator) 기판일 수 있다.
셀 영역(CR) 및 제1,제2 확장 영역(ER1,ER2)의 기판(10)에는 웰 영역(11)이 형성될 수 있다. 웰 영역(11)은 P형 불순물이 도핑된 P형 웰일 수 있다. 웰 영역(11)은 N형 불순물이 도핑된 N형 웰일 수도 있다. 웰 영역(11)은 P형 웰과 N형 웰이 제1 방향(FD)으로 오버랩되어 구현될 수도 있다.
기판(10)의 셀 영역(CR) 및 제1,제2 확장 영역(ER1,ER2) 상에는 메모리 블록(BLKi)이 배치될 수 있다. 메모리 블록(BLKi)은 제1 방향(FD)으로 연장되는 복수의 채널 구조체들(CH), 채널 구조체들(CH)을 감싸며 제1 방향(FD)을 따라 교대로 적층되는 게이트 라인들(20) 및 제1 절연막들(21), 게이트 라인들(20) 중 적어도 하나와 동일힌 층에 배치되는 배선(30)을 포함할 수 있다.
채널 구조체들(CH)은 기판(10)의 셀 영역(CR) 상에 배치될 수 있다. 채널 구조체들(CH) 각각은 채널층(81), 채널층(81)과 게이트 라인들(20) 사이에 배치되는 게이트 절연층(82)을 포함할 수 있다. 채널층(81)은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 일부 영역에 붕소(B)와 같은 P형 불순물을 포함할 수도 있다.
채널층(81)은 중심 영역이 오픈된 튜브 형태를 가질 수 있다. 채널층(81)의 오픈된 중심 영역에는 매립 절연막(83)이 형성될 수 있다. 매립 절연막(83)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다. 일 실시예에서, 채널층(81)은 그 중심 영역까지 완전히 채워진 필라 혹은 속이 찬 원기둥 현상을 가질 수도 있으며, 이 경우 매립 절연막(83)은 생략될 수 있다.
게이트 절연층(82)은 채널층(81)의 외벽를 감싸는 스트로우(straw) 또는 실린더 쉘(cylinder shell) 형상을 가질 수 있다. 게이트 절연층(82)은, 도시하지 않았지만 채널층(81)의 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블록킹막을 포함할 수 있다. 터널 절연막은 실리콘 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탄륨 산화물 등을 포함할 수 있다. 전하 저장막은 실리콘 질화물, 보론 질화물, 실리콘 보론 질화물 또는 불순물이 도핑된 폴리실리콘층을 포함할 수 있다. 블록킹막은 실리콘 산화물, 실리콘 질화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 틴탄륨 산화물등의 단일막 또는 적층막을 포함할 수 있다. 일부 실시예에서, 게이트 절연층(82)은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 적층 구조를 가질 수 있다.
게이트 라인들(20)은 기판(10)의 셀 영역(CR) 및 제1,제2 주변 영역(ER1,ER2) 상에 배치될 수 있다. 게이트 라인들(20)은 적어도 하나의 소스 선택 라인(SSL), 복수의 워드 라인들(WL) 및 적어도 하나의 드레인 선택 라인(DSL)을 포함할 수 있다. 소스 선택 라인(SSL), 워드 라인들(WL) 및 드레인 선택 라인들(DSL)은 제1 방향(FD)을 따라서 순차적으로 배치될 수 있다. 게이트 라인들(20)은 금속 물질이나 폴리실리콘을 포함할 수 있다.
소스 선택 라인(SSL)이 채널 구조체(CH)를 감싸는 부분에서는 소스 선택 트랜지스터(도 2의 SST)가 형성되고, 워드 라인들(WL)이 채널 구조체(CH)를 감싸는 부분에서는 메모리 셀들(도 2의 MC)이 형성되고, 드레인 선택 라인(DSL)이 채널 구조체(CH)를 감싸는 부분에서는 드레인 선택 트랜지스터(도 2의 DST)가 형성될 수 있다. 상기 구조에 의하여, 각각의 채널 구조체들(CH)을 따라서 배치된 소스 선택 트랜지스터, 메모리 셀들, 드레인 선택 트랜지스터를 포함하는 셀 스트링이 구성될 수 있다.
게이트 라인들(20)은 기판(10)의 상면으로부터 제2 방향(SD)을 따라 길이가 감소하는 형상으로 적층될 수 있다. 예를 들어, 도 5 및 도 7에 도시된 바와 같이 게이트 라인들(20)은 계단 형상 또는 피라미드 형상으로 적층될 수 있다. 이에 따라, 제1,제2 확장 영역(ER1,ER2)에서 게이트 라인들(20)은 상층의 게이트 라인(20)보다 제2 방향(SD)으로 돌출되는 계단부들을 가질 수 있다.
일 실시예에서, 배선(30)은 드레인 선택 라인(DSL)과 동일층에 배치될 수 있다. 드레인 선택 라인(DSL)과 배선(30)은 제2 방향(SD)으로 연장되는 컷팅 패턴(CUT1)에 의해 분리될 수 있다. 컷팅 패턴(CUT1)은 실리콘 산화막과 같은 절연 막을 포함할 수 있다.
동일한 층에 배치된 드레인 선택 라인(DSL) 및 배선(30)은 같은 공정 단계에서 생성될 수 있다. 이에 따라, 동일한 층에 위치하는 드레인 선택 라인(DSL) 및 배선(30)의 높이 및 물질은 서로 동일할 수 있다.
배선(30)은 최상부 워드 라인(WL4) 상에 적층되며 워드 라인들(WL1~WL4) 및 소스 선택 라인(SSL)과 제1 방향(FD)으로 중첩될 수 있다. 배선(30)은 게이트 라인들(20)의 연장 방향인 제2 방향(SD)으로 연장될 수 있다.
기판(10)의 제1 주변 영역(PR1) 상에는 블록 디코더(212) 및 제1 패스 트랜지스터 회로(211A)가 배치될 수 있다. 도시하지는 않았지만, 제1 주변 영역(PR1) 상에는 글로벌 라인 제어기(도 3의 213)가 더 배치될 수 있다. 기판(10)의 제2 주변 영역(PR2) 상에는 제2 패스 트랜지스터 회로(211B)가 배치될 수 있다.
제1,제2 패스 트랜지스터 회로(211A,211B)에 포함된 패스 트랜지스터들(TR1~TR6) 각각은 기판(10) 상에 적층된 게이트 절연막(Gox), 게이트 전극(G1 또는 G2) 및 게이트 마스크막(HM)을 포함하는 게이트 구조물과, 게이트 구조물 양측 기판(10)에 형성된 소스(S) 및 드레인(D)을 포함할 수 있다.
기판(10) 상에는 메모리 블록(BLKi), 제1,제2 패스 트랜지스터 회로( 211A,211B) 및 블록 디코더(212)를 덮는 제1 층간절연막(ILD1)이 형성될 수 있다. 제1 층간절연막(ILD1)은 예를 들어 실리콘 산화막과 같은 절연막을 포함할 수 있다.
채널 구조체들(CH) 상에는 패드부들(84)이 각각 형성될 수 있다. 패드부들(84)은 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 비트 라인 콘택들(85)은 제1 층간절연막(ILD1)을 관통하여 패드부들(84)에 각각 연결될 수 있다. 제1 층간절연막(ILD1) 상에는 비트 라인 콘택들(60)에 연결되는 비트 라인들(BL)이 형성될 수 있다.
게이트 라인들(20)의 계단부들 상에서 컨택들(41A,41B)이 제1 방향(FD)으로 제1 층간절연막(ILD1)을 관통하여 게이트 라인들(20)에 각각 연결될 수 있다. 일 실시예에서, 컨택들(41A)은 소오스 선택 라인(SSL) 및 워드 라인들(WL1,WL2)의 좌측 계단부들 상에 배치되고, 컨택들(41B)은 워드 라인들(WL3,WL4) 및 드레인 선택 라인(DSL)의 우측 계단부들 상에 각각 배치될 수 있다.
제1 층간절연막(ILD1) 상에는 컨택들(41B)을 통해 워드 라인들(WL3,WL4) 및 드레인 선택 라인(DSL)에 각각 연결되는 로컬 로우 라인들(51B)이 배치될 수 있다. 로컬 로우 라인들(51B)은 제2 방향(SD)을 따라 제2 확장 영역(ER2)으로부터 제2 주변 영역(PR2)까지 연장될 수 있다. 로컬 로우 라인들(51B)의 제2 주변 영역(PR2) 상에서의 단부들에는 제1 층간절연막(ILD1)을 관통하여 패스 트랜지스터들(TR4~TR6)의 소스들(S)에 각각 연결되는 컨택들(42B)이 연결될 수 있다.
제1 층간절연막(ILD1) 상에는 컨택들(41A)을 통해 소오스 선택 라인(SSL) 및 워드 라인들(WL1,WL2)에 전기적으로 연결되는 로컬 로우 라인들(51A)이 배치될 수 있다. 로컬 로우 라인들(51A)은 제2 방향(SD)을 따라서 제1 확장 영역(ER1)으로부터 제1 주변 영역(PR1)까지 연장될 수 있다. 로컬 로우 라인들(51A)의 제1 주변 영역(PR1) 상에서의 단부들에는 제1 층간절연막(ILD1)을 관통하여 패스 트랜지스터들(TR1~TR3)의 소스들(S)에 각각 연결되는 컨택들(42A)이 연결될 수 있다.
블록 디코더(212) 상에서 컨택(61)이 제1 방향(FD)으로 제1 층간절연막(ILD1)을 관통하여 블록 디코더(212)에 전기적으로 연결될 수 있다.
제1 층간절연막(ILD1) 상에는 컨택(61)을 통해 블록 디코더(212)에 연결되는 제1 상부 배선(71)이 형성될 수 있다. 제1 상부 배선(71)은 제2 방향(SD)을 따라 제1 주변 영역(PR1)으로부터 제1 확장 영역(ER1)까지 연장되며, 제1 패스 트랜지스터 회로(211A)에 포함된 패스 트랜지스터들(TR1~TR3)의 게이트 전극(G1)의 일부 및 제1 확장 영역(ER1)에 배치된 배선(30)의 일측 단부와 제1 방향(FD)으로 중첩하여 배치될 수 있다.
제1 상부 배선(71)과 게이트 전극(G1)의 중첩 부분에서 제1 방향(FD)으로 제1 층간절연막(ILD1) 및 게이트 마스크막(HM)를 관통하여 제1 상부 배선(71)과 게이트 전극(G1)간을 전기적으로 연결하는 컨택(62)이 형성될 수 있다. 제1 상부 배선(71)과 배선(30)의 중첩 부분에서 제1 방향(FD)으로 제1 층간절연막(ILD1)과 최상부 제1 절연막(21) 관통하여 제1 상부 배선(71)과 배선(30)간을 전기적으로 연결하는 컨택(63)이 형성될 수 있다.
제1 층간절연막(ILD1) 상에는 컨택(64)을 통해 배선(30)에 전기적으로 연결되는 제2 상부 배선(72)이 형성될 수 있다. 제2 상부 배선(72)은 제2 방향(SD)을 따라 제2 확장 영역(ER2)으로부터 제2 주변 영역(PR2)까지 연장되며, 제2 패스 트랜지스터 회로(211B)에 포함된 패스 트랜지스터들(TR4~TR6)의 게이트 전극(G2)의 일부와 중첩하여 배치될 수 있다.
제2 상부 배선(72)과 게이트 전극(G2)의 중첩 부분에는 제1 방향(FD)으로 제1 층간절연막(ILD1) 및 게이트 마스크막(HM)을 관통하여 제2 상부 배선(72)과 게이트 전극(G2)간을 전기적으로 연결하는 컨택(65)이 형성될 수 있다.
이러한 구조에 의해, 제2 주변 영역(PR2)에 배치된 패스 트랜지스터들(TR4~TR6)의 게이트 전극(G2)은 컨택(65), 제2 상부 배선(72), 컨택(64), 배선(30), 컨택(63), 제1 상부 배선(71) 및 컨택(61)을 통해 블록 디코더(212)에 전기적으로 연결되어, 블록 디코더(212)로부터 블록 선택 신호를 제공받을 수 있다. 즉, 제1 주변 영역(PR1)에 배치된 블록 디코더(212)로부터의 블록 선택 신호는 드레인 선택 라인(DSL)과 동일한 층에 형성된 배선(30)을 통해 제2 주변 영역(PR2)에 배치된 패스 트랜지스터들(PT4~PT6)에 전달될 수 있다.
본 실시예에서와 다르게, 제1 주변 영역(PR1)에 배치된 블록 디코더(212)로부터의 블록 선택 신호를 제2 주변 영역(PR2)의 패스 트랜지스터들(PT4~PT6)에 전달하기 위한 배선이 메모리 블록(BLKi) 상부 배선층에 형성된다고 가정하자. 제2 주변 영역(PR2)의 패스 트랜지스터들(PT4~PT6)에 블록 선택 신호의 전달을 위한 배선은 블록 디코더(212)가 위치하는 제1 주변 영역(PR1)으로부터 패스 트랜지스터들(PT4~PT6)이 위치하는 제2 주변 영역(PR2)까지 제2 방향(SD)으로 셀 영역(CR) 및 제1,제 2 확장 영역(ER1,ER2)을 가로지르는 형태를 갖게 될 것이다. 비트 라인들(BL)은 셀 영역(CR) 상에서 제3 방향(TD)으로 배치되므로, 상기 블록 선택 신호의 전달을 위한 배선을 비트 라인들(BL)과 동일층에 형성할 경우 블록 선택 신호의 전달을 위한 배선이 비트 라인들(BL)과 숏트되어 버리기 문제가 발생할 것이다. 따라서, 블록 선택 신호의 전달을 위한 배선은 비트 라인들(BL)과 다른 배선층에 형성해야 할 것이다. 즉, 블록 선택 신호의 전달을 위하여 메모리 블록(BLKi) 상부에 별도의 배선층을 추가로 형성해야 할 것이다. 본 실시예에 의하면, 블록 디코더(212)로부터의 블록 선택 신호를 드레인 선택 라인(DSL)과 동일한 층에 형성된 배선(30)을 통해 제2 주변 영역(PR2)에 배치된 패스 트랜지스터들(TR4~TR6)에 전달할 수 있다. 따라서, 블록 선택 신호의 전달을 위하여 메모리 블록(BLKi) 상부에 별도의 배선층을 형성할 필요가 없다. 그러므로, 메모리 블록(BLKi) 상부 배선층의 개수를 줄이어 메모리 장치의 두께를 감소시킬 수 있고, 배선층 형성에 따르는 비용을 줄일 수 있다.
도 4 내지 도 7을 참조로 하여 설명된 실시예에서는, 배선(30)이 제1 주변 영역(PR1)에 배치된 블록 디코더(212)로부터의 블록 선택 신호를 제2 주변 영역(PR2)에 배치된 패스 트랜지스터들(PT4~PT6)에 전달하는데 사용되는 경우를 나타내었으나, 본 발명은 이에 한정되는 것은 아니다, 예컨대, 배선(30)은 제1 주변 영역(PR1)에 배치된 글로벌 라인 제어기(도 3의 213)로부터의 동작 전압을 제2 주변 영역(PR2)에 배치된 패스 트랜지스터들(PT4~PT6)에 전달하는데 사용될 수도 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 도시한 단면도이다.
도 8을 참조하면, 제1 층간절연막(ILD1) 상에 비트 라인들(BL)을 덮는 제2 층간절연막(ILD2)이 더 형성될 수 있다. 제2 층간 절연막(ILD2) 상에는 파워 라인들(90)이 배치될 수 있다. 일 실시예에서, 파워 라인들(90)은 제2 방향(SD)으로 연장되며 제3 방향(TD)을 따라서 배열될 수 있다. 본 실시예에서, 제2 층간절연막(ILD2) 및 파워 라인들(90)을 제외한 나머지 구성들은 앞서 도 4 내지 도 7을 참조로 하여 설명된 실시예와 실질적으로 동일하다.
앞서, 도 4 내지 도 7을 참조로 하여 설명한 바와 같이, 제1 주변 영역(도 4의 PR1)에 배치된 블록 디코더(도 4의 212)로부터의 블록 선택 신호는 드레인 선택 라인(DSL)과 동일한 층에 형성된 배선(30)을 통해 제2 주변 영역(도 4의 PR2)에 배치된 패스 트랜지스터들(도 4의 PT4~PT6)에 전달될 수 있다. 따라서, 메모리 블록(BLKi) 상부에 블록 선택 신호의 전달을 위해 할당해 두었던 공간은 더 이상 사용되지 않고 비어 있게 될 것이다. 본 실시예에서는, 이 빈 공간을 활용하여 파워 라인들(90)을 추가로 배치할 수 있다. 따라서, 배선층의 개수를 늘리지 않고서도 파워 라인의 저항을 줄이어 메모리 장치에 보다 안정적으로 전원을 공급할 수 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 도시한 평면도이다.
도 9를 참조하면, 셀 영역(CR) 및 제1,제2 확장 영역(ER1,ER2) 상에 메모리 블록들(BLK1,BLK2) 및 배선 적층체(WS)가 배치될 수 있다.
제1,제2 메모리 블록들(BLK1,BLK2)은 제3 방향(TD)을 따라 배열될 수 있다. 제1,제2 메모리 블록들(BLK1,BLK2) 각각은 제1 방향(FD)으로 연장되는 복수의 채널 구조체들(CH), 채널 구조체들(CH)을 감싸며 제1 방향(FD)을 따라 적층되는 복수의 게이트 라인들(20)을 포함할 수 있다.
채널 구조체들(CH)은 셀 영역(CR) 상에 배치될 수 있다. 채널 구조체들(CH)은 제2 방향(SD) 및 제3 방향(TD)을 따라서 서로 이격되어 배치될 수 있다. 채널 구조체들(CH)은 지그재그(zigzag) 형태로 배치될 수 있다.
게이트 라인들(20)은 셀 영역(CR) 및 제1,제2 확장 영역(ER1,ER2) 상에 배치되며 제2 방향(SD)을 따라 연장될 수 있다. 게이트 라인들(20)은 제2 방향(SD)을 따라서 셀 영역(CR)을 가로지르며, 게이트 라인들(20)의 양단부는 제1 확장 영역(ER1) 및 제2 확장 영역(ER2) 상에 각각 배치될 수 있다. 게이트 라인들(20)은 제1 방향(FD)을 따라서 순차적으로 적층된 적어도 하나의 소스 선택 라인(SSL), 복수의 워드 라인들(WL1~WL4) 및 적어도 하나의 드레인 선택 라인(DSL)을 포함할 수 있다.
배선 적층체(WS)는 메모리 블록들(BLK1,BLK2)과 제3 방향(TD)으로 이웃하여 배치될 수 있다. 일 실시예에서, 배선 적층체(WS)는 메모리 블록들(BLK1,BLK2) 사이에 배치될 수 있다.
배선 적층체(WL)는 제1 방향(FD)을 따라서 순차적으로 적층된 복수의 배선들(30)을 포함할 수 있다. 일 실시예에서, 배선들(30)은 메모리 블록들(BLK1,BLK2)의 게이트 라인들(20), 즉 소스 선택 라인(SSL), 워드 라인들(WL1~WL4) 및 드레인 선택 라인(DSL)과 각각 동일한 층에 배치될 수 있다.
배선들(30)은 셀 영역(CR) 및 제1,제2 확장 영역(ER1,ER2) 상에 배치되며 제2 방향(SD)을 따라 연장될 수 있다. 배선(30)은 제2 방향(SD)을 따라서 셀 영역(CR)을 가로지르며, 배선(30)의 양단부는 제1,제2 확장 영역(ER1,ER2) 상에 배치될 수 있다.
배선 적층체(WS)는 제2 방향(SD)으로 연장되는 컷팅 패턴(CUT2)에 의해 메모리 블록들(BLK1,BLK2)과 분리될 수 있다. 도 9에 도시된 바와 같이, 2개의 컷팅 패턴(CUT2)이 형성되는 경우 두 개의 메모리 블록들 및 하나의 배선 적층체가 정의될 수 있다. 컷팅 패턴(CUT2), 메모리 블록들 및 배선 적층체의 개수는 단지 예시적인 것이며, 이에 한정되는 것은 아니다.
게이트 라인들(20)은 제2 방향(SD)을 따라 서로 다른 길이로 연장되어 제1,제2 확장 영역(ER1,ER2) 상에 배치되는 게이트 라인들(20)의 양단에는 계단부들이 형성될 수 있다. 게이트 라인들(20)의 계단부들은 제1,제2 확장 영역(ER1,ER2) 상에 배치될 수 있다
게이트 라인들(20)과 유사하게, 배선들(30)은 제2 방향(SD)을 따라 서로 다른 길이로 연장되어 제1,제2 확장 영역(ER1,ER2) 상에 배치되는 배선들(30)의 양단에는 계단부들이 형성될 수 있다. 배선들(30)의 계단부들은 제1,제2 확장 영역(ER1,ER2) 상에 배치될 수 있다
배선 적층체(WS)의 배선들(30)은 제1 방향(FD)으로 연장되는 지지체들(SPT)에 의해 관통될 수 있다. 지지체들(SPT)은 셀 영역(CR) 상에 배치될 수 있다. 지지체들(SPT)은 제2 방향(SD) 및 제3 방향(TD)을 따라서 서로 이격되어 배치될 수 있다. 지지체들(SPT)은 도 9에 도시된 바와 같이 지그재그(zigzag) 형태로 배치될 수 있다.
제1 패스 트랜지스터 회로(211A) 및 글로벌 라인 제어기(213)가 제1 주변 영역(PR1) 상에 배치될 수 있고, 제2 패스 트랜지스터 회로(211B)가 제2 주변 영역(PR2) 상에 배치될 수 있다. 도시하지 않았지만, 제1 주변 영역(PR1) 상에는 로우 디코더(도 3의 212)가 더 배치될 수 있다.
제1,제2 패스 트랜지스터 회로(211A,211B)는 메모리 블록들(BLK1,BLK2)마다 제공될 수 있고, 글로벌 라인 제어기(213)는 메모리 블록들(BLK1,BLK2)에 공통으로 제공될 수 있다.
제1 패스 트랜지스터 회로들(211A) 각각은 대응하는 메모리 블록(BLK1,BLK2 중 어느 하나)의 좌측에 배치될 수 있고, 제2 패스 트랜지스터 회로들(211B) 각각은 대응하는 메모리 블록(BLK1,BLK2 중 어느 하나)의 우측에 배치될 수 있다.
소스 선택 라인(SSL) 및 워드 라인들(WL1,WL2)의 좌측 계단부들 상에는 컨택들(41A)을 통해 로컬 로우 라인들(51A)이 각각 연결될 수 있다. 로컬 로우 라인들(51A)은 제2 방향(SD)을 따라 제1 확장 영역(ER1)으로부터 제1 주변 영역(PR1)까지 연장될 수 있다. 로컬 로우 라인들(51A)은 컨택들(42A)을 통해 제1 패스 트랜지스터 회로(211A)에 포함된 패스 트랜지스터들(TR1~TR3)의 소스들에 각각 전기적으로 연결될 수 있다.
워드 라인들(WL3,WL4) 및 드레인 선택 라인(DSL)의 우측 계단부들 상에는 컨택들(41B)을 통해 로컬 로우 라인들(51B)이 각각 연결될 수 있다. 로컬 로우 라인들(51B)은 제2 방향(SD)을 따라 제2 확장 영역(ER2)으로부터 제2 주변 영역(PR2)까지 연장될 수 있다. 로컬 로우 라인들(51B)은 컨택들(42B)을 통해 제2 패스 트랜지스터 회로(211B)에 포함된 패스 트랜지스터들(TR4~TR6)의 소스들에 각각 전기적으로 연결될 수 있다.
제1 패스 트랜지스터 회로들(211A)에 포함된 패스 트랜지스터들(TR1~TR3)의 드레인들 상에는 컨택들(43A)을 통해 제3 상부 배선들(73)이 각각 연결될 수 있다. 제3 상부 배선들(73)은 제1 패스 트랜지스터 회로들(211A) 각각에 포함된 패스 트랜지스터들(TR1~TR3)의 개수에 따라 배치될 수 있다. 예를 들어, 제1 패스 트랜지스터 회로들(211A) 각각에 포함된 패스 트랜지스터들(TR1~TR3)의 개수에 대응되어 3개의 제3 상부 배선들(73)이 배치될 수 있다. 서로 다른 제1 패스 트랜지스터 회로들(211A)에 포함되고 동일한 층에 배치된 게이트 라인들에 연결되는 패스 트랜지스터들은 제3 상부 배선들(73)의 하나에 공통으로 연결될 수 있다.
제2 패스 트랜지스터 회로들(211B)에 포함된 패스 트랜지스터들(TR4~TR6)의 드레인들 상에는 컨택들(43B)을 통해 제4 상부 배선들(74)이 각각 연결될 수 있다. 제4 상부 배선들(74)은 제2 패스 트랜지스터 회로들(211B) 각각에 포함된 패스 트랜지스터들(TR4~TR6)의 개수에 따라 배치될 수 있다. 예를 들어, 제2 패스 트랜지스터 회로들(211B) 각각에 포함된 패스 트랜지스터들(TR4~TR6)의 개수에 대응되어 3개의 제4 상부 배선들(74)이 배치될 수 있다. 서로 다른 제2 패스 트랜지스터 회로들(211B)에 포함되고 동일한 층에 배치된 게이트 라인들에 연결되는 패스 트랜지스터들은 제4 상부 배선들(74)의 하나에 공통으로 연결될 수 있다.
글로벌 라인 제어기(213) 상에는 글로벌 라인 제어기(213)에 전기적으로 연결되는 복수의 컨택들(66A,66B)이 배치될 수 있다. 글로벌 라인 제어기(213)는 컨택들(66A)을 통해 제5 상부 배선들(75)에 각각 전기적으로 연결될 수 있다. 제5 상부 배선들(75)은 제3 상부 배선(73)에 각각 대응될 수 있다. 제5 상부 배선들(75) 각각은 컨택(67)을 통해 대응하는 제3 상부 배선(73)에 전기적으로 연결될 수 있다. 이러한 구조에 의하여, 제1 주변 영역(PR1)에 배치된 패스 트랜지스터들(TR1~TR3)의 드레인들은 각각 컨택(43A), 제3 상부 배선(73), 컨택(67), 제5 상부 배선(75), 컨택(66A)을 통해 글로벌 라인 제어기(213)에 전기적으로 연결되며 글로벌 라인 제어기(213)로부터 동작 전압을 제공받을 수 있다.
글로벌 라인 제어기(213)는 컨택들(66B)을 통해 제6 상부 배선들(76)에 전기적으로 연결될 수 있다. 제6 상부 배선들(76)은 제1 주변 영역(PR1)으로부터 제2 방향(SD)을 따라서 제1 확장 영역(ER1)까지 연장되며, 제1 확장 영역(ER1) 상에서 컨택들(68A)을 통해 대응하는 배선들(30)에 각각 전기적으로 연결될 수 있다.
제7 상부 배선들(77)은 제2 주변 영역(PR2) 상에서 컨택들(69)을 통해 대응하는 제4 상부 배선들(74)에 각각 전기적으로 연결될 수 있다. 제7 상부 배선들(77)은 제2 주변 영역(PR2)에서 제2 방향(SD)을 따라 제2 확장 영역(ER2)까지 연장되며, 제2 확장 영역(ER2) 상에서 컨택들(68B)을 통해 대응하는 배선들(30)에 각각 전기적으로 연결될 수 있다. 이러한 구조에 의하여, 제2 주변 영역(PR2)에 배치된 패스 트랜지스터들(TR4~TR6)의 드레인들은 각각 컨택(43B), 제4 상부 배선(74), 컨택(69), 제7 상부 배선(77), 컨택(68B), 배선(30), 컨택(68A), 제6 상부 배선(76), 컨택(66B)을 통해 글로벌 라인 제어기(213)에 전기적으로 연결되며 글로벌 라인 제어기(213)로부터 동작 전압을 제공받을 수 있다.
이하에서는 도 10 내지 도 11을 추가로 참조하여 본 발명의 일 실시예에 따른 메모리 장치의 구성들을 보다 상세히 설명할 것이다. 도 10은 도 9의 D-D' 라인을 따라서 제3 방향(TD)으로 절단한 단면도이고, 도 11은 도 9의 E-E',F-F', G-G' 라인들을 따라서 제2 방향(SD)으로 절단한 단면도이다.
도 9 내지 도 11을 참조하면, 기판(10)의 셀 영역(CR) 및 제1,제2 확장 영역(ER1,ER2) 상에 메모리 블록들(BLK1,BLK2) 및 배선 적층체(WS)가 배치될 수 있다.
각각의 메모리 블록들(BLK1,BLK2)은 제1 방향(FD)으로 연장되는 복수의 채널 구조체들(CH), 채널 구조체들(CH)을 감싸며 제1 방향(FD)을 따라 교대로 적층되는 게이트 라인들(20) 및 제1 절연막들(21)을 포함할 수 있다.
채널 구조체들(CH) 각각은 채널층(81), 채널층(81)과 게이트 라인들(20) 사이에 배치되는 게이트 절연층(82)을 포함할 수 있다. 채널층(81)은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 일부 영역에 붕소(B)와 같은 P형 불순물을 포함할 수도 있다.
채널층(81)은 중심 영역이 오픈된 튜브 형태를 가질 수 있다. 채널층(81)의 오픈된 중심 영역에는 매립 절연막(83)이 형성될 수 있다. 일 실시예에서, 채널층(81)은 그 중심 영역까지 완전히 채우는 필라 혹은 속이 찬 원기둥 현상을 가질 수도 있으며, 이 경우 매립 절연막(83)은 생략될 수 있다. 게이트 절연층(82)은 채널층(81)의 외벽를 감싸는 스트로우 또는 실린더 쉘 형상을 가질 수 있다.
게이트 라인들(20)은 기판(10)의 셀 영역(CR) 및 제1,제2 주변 영역(ER1,ER2) 상에 배치될 수 있다. 게이트 라인들(20)은 적어도 하나의 소스 선택 라인(SSL), 복수의 워드 라인들(WL) 및 적어도 하나의 드레인 선택 라인(DSL)을 포함할 수 있다. 소스 선택 라인(SSL), 워드 라인들(WL) 및 드레인 선택 라인들(DSL)은 제1 방향(FD)을 따라서 순차적으로 배치될 수 있다. 게이트 라인들(20)은 금속 물질이나 폴리실리콘을 포함할 수 있다.
소스 선택 라인(SSL)이 채널 구조체(CH)를 감싸는 부분에서는 소스 선택 트랜지스터(도 2의 SST)가 형성되고, 워드 라인들(WL)이 채널 구조체(CH)를 감싸는 부분에서는 메모리 셀들(도 2의 MC)이 형성되고, 드레인 선택 라인(DSL)이 채널 구조체(CH)를 감싸는 부분에서는 드레인 선택 트랜지스터(도 2의 DST)가 형성될 수 있다. 상기 구조에 의하여, 각각의 채널 구조체들(CH)을 따라서 배치된 소스 선택 트랜지스터, 메모리 셀들, 드레인 선택 트랜지스터를 포함하는 셀 스트링이 구성될 수 있다.
게이트 라인들(20)은 기판(10)의 상면으로부터 제2 방향(SD)을 따라서 길이가 감소하는 형상으로 적층될 수 있다. 게이트 라인들(20)은 계단 형상 또는 피라미드 형상으로 적층될 수 있다. 이에 따라, 제1,제2 확장 영역(ER1,ER2) 상에서 게이트 라인들(20)은 상층의 게이트 라인(20)보다 제2 방향(SD)으로 돌출되는 계단부들을 가질 수 있다.
배선 적층체(WS)는 메모리 블록들(BLK1,BLK2)과 제3 방향(TD)으로 이웃하여 배치될 수 있다. 일 실시예에서, 배선 적층체(WS)는 메모리 블록들(BLK1,BLK2) 사이에 배치될 수 있다.
배선 적층체(WS)는 제1 방향(FD)을 따라 교대로 적층된 복수의 배선들(30) 및 제2 절연막들(31)을 포함할 수 있다. 배선들(30)은 게이트 라인들(20)의 연장 방향인 제2 방향(SD)으로 연장될 수 있다.
일 실시예에서, 배선 적층체(WS)는 제2 방향(SD)으로 연장되는 컷팅 패턴(CUT2)에 의해 메모리 블록들(BLK1,BLK2)과 분리될 수 있다. 컷팅 패턴(CUT2)은 실리콘 산화막과 같은 절연막을 포함할 수 있다. 배선 적층체(WS)의 배선들(30)은 컷팅 패턴(CUT2)에 의해 메모리 블록들(BLK1,BLK2)의 게이트 라인들(20)과 전기적으로 분리될 수 있다.
배선들(30)은 게이트 라인들(20)과 각각 동일층에 배치될 수 있다. 제2 절연막들(31)은 제1 절연막들(21)과 각각 동일 층에 배치될 수 있다. 동일한 층에 배치된 게이트 라인(20) 및 배선(30)은 같은 공정 단계에서 생성될 수 있다. 이에 따라, 동일한 층에 위치하는 게이트 라인(20) 및 배선(30)의 높이 및 물질은 서로 동일할 수 있다. 동일한 층에 배치된 제1 절연막(21) 및 제2 절연막(31)은 같은 공정 단계에서 생성될 수 있다. 이에 따라, 동일한 층에 위치하는 제1 절연막(21) 및 제2 절연막(31)의 높이 및 물질은 서로 동일할 수 있다.
게이트 라인들(20)과 유사하게, 배선들(30)은 기판(10)의 상면으로부터 제2 방향(SD)을 따라서 길이가 감소하는 형상으로 적층될 수 있다. 예를 들어, 도 11에 도시된 바와 같이 게이트 배선들(30)은 계단 형상 또는 피라미드 형상으로 적층될 수 있다. 이에 따라, 제1,제2 확장 영역(ER1,ER2) 상에서 배선들(30)은 상층의 배선(20)보다 제2 방향(SD)으로 돌출되는 계단부들을 가질 수 있다.
배선 적층체(WS)에는 배선들(30) 및 제2 절연막들(31)을 제1 방향(FD)으로 관통하는 복수의 지지체들(SPT)이 더 형성될 수 있다. 지지체들(SPT)은 원기둥 형태를 가질 수 있다. 일 실시예에서, 지지체들(SPT)은 채널 구조체들(CH)과 같은 공정 단계에서 형성될 수 있다. 이러한 경우, 지지체들(SPT)은 채널 구조체들(CH)과 동일한 구조를 가질 수 있다. 한편, 지지체들(SPT)은 채널 구조체들(CH)과 다른 공정 단계에서 형성될 수도 있다. 이러한 경우, 지지체들(SPT)을 채널 구조체들(CH)과 상이한 구조를 가질 수도 있다.
메모리 블록들(BLK1,BLK2) 하부 기판(10)에는 N형 불순물 또는 P형 불순물이 주입되어 웰 영역(11)이 형성될 수 있다. 배선 적층체(WS) 하부 기판(10)에는 웰 영역(11)과 전기적으로 분리되는 분리 구조체(12)가 형성될 수 있다. 분리 구조체(12)는 실리콘 산화막과 같은 절연막으로 구성될 수 있다. 분리 구조체(12)는 웰 영역(11)과 반대의 도전형으로 도핑된 불순물 영역으로 구성될 수도 있다. 채널 구조체들(CH)의 바닥면은 웰 영역(11)에 접촉될 수 있고, 지지체들(SPT)의 바닥면은 분리 구조체(12)에 접촉될 수 있다.
기판(10)의 제1 주변 영역(PR1) 상에는 글로벌 라인 제어기(213) 및 제1 패스 트랜지스터 회로(211A)가 배치되고, 기판(10)의 제2 주변 영역(PR2) 상에는 제2 패스 트랜지스터 회로(211B)가 배치될 수 있다. 도시하지는 않았지만, 제1 주변 영역(PR1) 상에는 로우 디코더(도 3의 212)가 더 배치될 수 있다.
제1,제2 패스 트랜지스터 회로(211A,211B)에 포함된 패스 트랜지스터들(TR1~TR6) 각각은 기판(10) 상에 적층된 게이트 절연막(Gox), 게이트 전극(G1 또는 G2) 및 게이트 마스크막(HM)을 포함하는 게이트 구조물 및 게이트 구조물 양측 기판(10)에 형성된 소스(S) 및 드레인(D)을 포함할 수 있다.
기판(10) 상에는 메모리 블록들(BLK1,BLK2), 제1,제2 패스 트랜지스터 회로( 211A,211B) 및 글로벌 라인 제어기(213)를 덮는 제1 층간절연막(ILD1)이 형성될 수 있다. 제1 층간절연막(ILD1)은 예를 들어 실리콘 산화막과 같은 절연막을 포함할 수 있다.
채널 구조체들(CH) 상에는 패드부들(84)이 각각 형성될 수 있다. 패드부들(84)은 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 비트 라인 콘택들(85)은 제1 층간절연막(ILD1)을 관통하여 패드부들(84)에 각각 연결될 수 있다. 제1 층간절연막(ILD1) 상에는 비트 라인 콘택들(85)에 연결되는 비트 라인들(BL)이 형성될 수 있다.
절연 구조체들(1l2) 상부에는 패드부(84) 및 비트 라인 콘택(85)이 형성되지 않으며, 이에 따라 절연 구조체들(1l2)은 비트 라인들(BL)과 전기적으로 분리되어 있다.
도 9 및 도 11을 참조하면, 제2 주변 영역(PR2)의 제1 층간절연막(ILD1) 상에 컨택들(43B)을 통해 패스 트랜지스터들(TR4~TR6)의 드레인들(D)에 각각 전기적으로 연결되는 제4 상부 배선들(74)이 배치될 수 있다. 도 11에는 도시되지 않았지만, 제1 주변 영역(PR1)의 제1 층간절연막(ILD1) 상에 컨택들(43A)을 통해 패스 트랜지스터들(TR1~TR3)의 드레인들(D)에 각각 전기적으로 연결되는 제3 상부 배선들(73)이 배치될 수 있다.
제1 층간절연막(ILD1) 상에 비트 라인들(BL), 제3 상부 배선들(73) 및 제4 상부 배선들(74)을 덮는 제2 층간절연막(ILD2)이 형성될 수 있다. 제2 층간절연막(ILD2)은 예를 들어 실리콘 산화막과 같은 절연막을 포함할 수 있다.
글로벌 라인 제어기(213) 상에는 제1,제2 층간절연막(ILD1,ILD2)을 관통하여 글로벌 라인 제어기(213)에 전기적으로 연결되는 컨택들(66B)이 형성될 수 있다.
글로벌 라인 제어기(213)는 컨택들(66B)을 통해 제2 층간절연막(ILD2) 상에 형성된 제6 상부 배선들(76)에 전기적으로 연결될 수 있다. 제6 상부 배선들(76)은 제1 주변 영역(PR1)으로부터 제2 방향(SD)을 따라서 제1 확장 영역(ER1)까지 연장될 수 있다.
제6 상부 배선들(76)의 제1 확장 영역(ER1) 상에서의 단부들에는 제1,제2 층간절연막(ILD1,ILD2)을 관통하여 배선들(30)에 연결되는 컨택들(68A)이 각각 연결될 수 있다.
배선들(30)은 제1 확장 영역(ER1)에서부터 제2 방향(SD)으로 셀 영역(CR)을 가로질러 제2 확장 영역(ER2)까지 연장될 수 있다. 배선(30)의 제2 확장 영역(ER2) 상에서의 단부에는 제1,제2 층간절연막(ILD1,ILD2)을 관통하여 제7 상부 배선(77)에 연결되는 컨택(68B)이 연결될 수 있다.
제7 상부 배선(77)은 제2 층간절연막(ILD2) 상에 배치되며 제2 확장 영역(ER2)으로부터 제2 방향(SD)을 따라서 제2 주변 영역(PR2)까지 연장될 수 있다. 제7 상부 배선(77)의 제2 주변 영역(PR2) 상에서의 단부에는 제2 층간 절연막(ILD2)을 관통하여 제4 상부 배선(74)에 연결되는 컨택(69)이 연결될 수 있다.
제4 상부 배선(74)은 제2 주변 영역(PR2)에 배치되며, 제4 상부 배선(74)에는 제1 층간 절연막(ILD1)을 관통하여 패스 트랜지스터들(PT4~PT6)의 어느 하나의 드레인(D)에 연결되는 컨택(43B)이 연결될 수 있다.
이러한 구조에 의해, 제2 주변 영역(PR2)에 배치된 패스 트랜지스터들(TR4~TR6)의 드레인들은 각각 컨택(43B), 제4 상부 배선(74), 컨택(69), 제7 배선(77), 컨택(68B), 배선(30), 컨택(68A), 제6 상부 배선(76), 컨택(66B)을 통해 글로벌 라인 제어기(213)에 전기적으로 연결되며 글로벌 라인 제어기(213)로부터 동작 전압을 제공받을 수 있다.
본 실시예에서와 다르게, 글로벌 라인 제어기(213)로부터의 동작 전압을 제2 주변 영역(PR2)에 배치된 패스 트랜지스터들에 전달하기 위한 배선들이 메모리 블록 상부의 배선층에 형성된다고 가정하자.
집적도를 향상시키기 위해서는 워드 라인들의 적층 개수를 증가시켜야 할 것이다. 워드 라인들의 적층 개수가 증가되면 증가된 워드 라인들의 개수에 대응하는 만큼 패스 트랜지스터들의 개수 역시 늘려야 할 것이다. 이에 따라, 제2 주변 영역(PR2)에 배치되는 패스 트랜지스터들의 개수가 증가되고, 글로벌 라인 제어기(213)로부터의 동작 전압을 제2 주변 영역(PR2)에 배치된 패스 트랜지스터들에 전달하기 위한 배선의 개수 역시 증가될 것이다. 동작 전압 전달을 위한 배선의 개수가 많아지게 되면, 모든 배선을 하나의 배선층에 배치하는 것이 불가능하게 되므로 둘 이상의 배선층이 필요하게 될 것이다.
본 실시예에 의하면, 글로벌 라인 제어기(213)로부터의 동작 전압을 메모리 블록의 게이트 라인들과 동일한 층에 형성된 배선들(30)을 통해 제2 주변 영역(PR2)에 배치된 패스 트랜지스터들(TR4~TR6)에 전달할 수 있다. 따라서, 제2 주변 영역(PR2)에 배치된 패스 트랜지스터들(TR4~TR6)에 동작 전압의 전달을 위하여 메모리 블록(BLKi) 상부에 별도의 배선층을 형성할 필요가 없다. 따라서, 메모리 블록(BLKi) 상부 배선층의 개수를 줄이어 메모리 장치의 두께를 감소시킬 수 있고, 배선층 형성에 따르는 비용을 줄일 수 있다.
도 9 내지 도 11을 참조로 하여 설명된 실시예에서는, 배선 적층체(WS)에 포함된 배선들(30)이 제1 주변 영역(PR1)에 배치된 글로벌 라인 제어기(213)로부터의 동작 전압 제2 주변 영역(PR2)에 배치된 패스 트랜지스터들(PT4~PT6)에 전달하기 위해 사용되는 경우를 나타내었으나, 본 발명은 이에 한정되는 것은 아니다, 예컨대, 배선 적층체(WS)에 포함된 배선들(30)은 제1 주변 영역(PR1)에 배치된 블록 디코더(212)로부터의 블록 선택 신호를 제2 주변 영역(PR2)에 배치된 패스 트랜지스터들(PT4~PT6)에 전달하는데 사용될 수도 있다.
앞서 도면을 참조로 하여 설명된 실시예에서는 배선(30)의 연장 방향이 게이트 라인들(20)의 연장 방향과 동일한 경우를 설명하였으나, 본 발명은 이에 한정되지 않으며, 배선(30)의 연장 방향은 게이트 라인들(20)의 연장 방향과 상이할 수 있다. 예컨대, 게이트 라인들(20)은 제2 방향(SD)으로 연장되고, 배선(30)은 제3 방향(TD)으로 연장될 수도 있다.
도 12는 본 발명의 실시예에 따른 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 12를 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 비휘발성 메모리 장치(610)와 메모리 컨트롤러(620)를 포함할 수 있다.
비휘발성 메모리 장치(610)는 앞서 설명한 메모리 장치로 구성되고 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(620)는 비휘발성 메모리 장치(610)를 제어하도록 구성될 것이다. 비휘발성 메모리 장치(610)와 메모리 컨트롤러(620)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(621)은 프로세싱 유닛(622)의 동작 메모리로써 사용된다. 호스트 인터페이스(623)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다.
에러 정정 블록(624)은 비휘발성 메모리 장치(610)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다.
메모리 인터페이스(625)는 비휘발성 메모리 장치(610)와 인터페이싱 한다. 프로세싱 유닛(622)은 메모리 컨트롤러(620)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 비휘발성 메모리 장치(610)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다
이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(620)는 USB, MMC, PCI-E,SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면,호스트)와 통신하도록 구성될 것이다.
도 13은 본 발명의 실시예에 따른 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 13를 참조하면, 본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 메모리 시스템(730), 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 그리고 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750)을 포함할 수 있다 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(730)은, 예를 들면, 데이터를 저장하는데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(730)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있을 것이다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 기판;및
    상기 기판 상에 배치되며 상기 기판의 상면에 수직한 제1 방향으로 연장되는 채널 구조체들;
    상기 채널 구조체들을 감싸며 상기 제1 방향을 따라 적층되는 복수의 게이트 라인들;및
    상기 게이트 라인들 중 적어도 하나와 동일한 층에 배치되는 배선;을 포함하는 메모리 장치.
  2. 제1 항에 있어서, 상기 게이트 라인들은 상기 제1 방향을 따라 순차적으로 적층된 적어도 하나의 소오스 선택 라인, 복수의 워드 라인들 및 적어도 하나의 드레인 선택 라인을 포함하며,
    상기 배선은 상기 드레인 선택 라인과 동일한 층에 배치되는 메모리 장치.
  3. 제2 항에 있어서, 상기 배선은 상기 소스 선택 라인 및 상기 워드 라인들과 상기 제1 방향으로 중첩되는 메모리 장치
  4. 제1 항에 있어서, 상기 게이트 라인들은 상기 제1 방향을 따라 순차적으로 적층된 적어도 하나의 소오스 선택 라인, 복수의 워드 라인들 및 적어도 하나의 드레인 선택 라인을 포함하며,
    상기 배선들은 상기 소오스 선택 라인, 상기 워드 라인들 및 상기 드레인 선택 라인과 각각 동일한 층에 배치되는 메모리 장치.
  5. 제1 항에 있어서, 상기 게이트 라인들은 상기 기판의 상면에 대해 평행한 제2 방향으로 연장되고, 상기 배선은 상기 기판의 상면에 대해 평행한 제3 방향으로 연장되는 메모리 장치.
  6. 제5 항에 있어서, 상기 제2 방향과 상기 제3 방향이 서로 동일한 메모리 장치.
  7. 제6 항에 있어서, 상기 제2 방향으로 상기 게이트 라인들 및 상기 배선의 일측에 배치된 블록 디코더;및
    상기 게이트 라인들의 하나에 연결되고 상기 제2 방향으로 상기 게이트 라인들 및 상기 배선의 타측에 배치되며 상기 배선을 통해 상기 블록 디코더에 전기적으로 연결되어 상기 블록 디코더로부터 제공되는 블록 선택 신호에 응답하여 동작 전압을 상기 게이트 라인에 전달하는 패스 트랜지스터;를 더 포함하는 메모리 장치.
  8. 제6 항에 있어서, 상기 제2 방향으로 상기 게이트 라인들 및 상기 배선의 일측에 배치된 글로벌 라인 제어기;및
    상기 게이트 라인들의 하나에 연결되고 상기 제2 방향으로 상기 게이트 라인들 및 상기 배선의 타측에 배치되며 상기 배선을 통해 상기 글로벌 라인 제어기에 전기적으로 연결되어 상기 글로벌 라인 제어기로부터 제공되는 동작 전압을 상기 게이트 라인에 전달하는 패스 트랜지스터;를 더 포함하는 메모리 장치.
  9. 기판;및
    상기 기판의 상면에 수직한 제1 방향으로 적층된 메모리 블록;을 포함하며,
    상기 메모리 블록은,
    상기 제1 방향으로 연장되는 채널 구조체들;
    상기 채널 구조체들을 감싸며 상기 제1 방향을 따라 적층되는 적어도 하나의 소스 선택 라인, 복수의 워드 라인들 및 적어도 하나의 드레인 선택 라인;및
    상기 드레인 선택 라인과 동일한 층에 배치되는 배선;을 포함하는 메모리 장치.
  10. 제9 항에 있어서, 상기 드레인 선택 라인은 상기 기판의 상면에 대해 평행한 제2 방향으로 연장되고, 상기 배선은 상기 기판의 상면에 평행한 제3 방향으로 연장되는 메모리 장치.
  11. 제10 항에 있어서, 상기 제2 방향과 상기 제3 방향이 서로 동일한 메모리 장치.
  12. 제11 항에 있어서, 상기 제2 방향으로 상기 메모리 블록의 일측에 배치되는 블록 디코더;및
    상기 소스 선택 라인, 상기 워드 라인들 및 상기 드레인 선택 라인의 하나에 연결되고 상기 제2 방향으로 상기 메모리 블록의 타측에 배치되며 상기 배선을 통해 상기 블록 디코더에 전기적으로 연결되어 상기 블록 디코더로부터 제공되는 블록 선택 신호에 응답하여 동작 전압을 상기 게이트 라인에 전달하는 패스 트랜지스터;를 더 포함하는 메모리 장치.
  13. 기판;및
    상기 기판의 상면에 수직한 제1 방향으로 적층된 메모리 셀 어레이;를 포함하며,
    상기 메모리 셀 어레이는 상기 기판 상에 배치되며 상기 제1 방향으로 연장되는 채널 구조체들 및 상기 채널 구조체들을 감싸며 상기 제1 방향을 따라 적층되는 복수의 게이트 라인들을 포함하는 메모리 블록;및
    상기 기판 상에 상기 제1 방향을 따라 적층되고 상기 게이트 라인들과 각각 동일한 층에 배치되는 복수의 배선들을 포함하는 배선 적층체;를 포함하는 메모리 장치.
  14. 제13 항에 있어서, 상기 메모리 블록은 상기 기판의 상면에 대해 평행한 제2 방향으로 연장되고, 상기 배선 적층체는 상기 기판의 상면에 대해 평행한 제3 방향으로 연장되는 메모리 장치.
  15. 제14 항에 있어서, 상기 제2 방향과 상기 제3 방향이 서로 동일한 메모리 장치.
  16. 제13 항에 있어서, 상기 기판에 형성되며 상기 메모리 블록과 제1 방향으로 중첩되는 웰 영역;
    상기 기판에 형성되며 상기 배선 적층체와 상기 제1 방향으로 중첩되고 상기 웰 영역과 전기적으로 분리된 분리 구조체를 더 포함하는 메모리 장치.
  17. 제13 항에 있어서, 상기 제1 방향으로 상기 배선 적층체를 관통하는 지지체를 더 포함하는 메모리 장치.
  18. 제17 항에 있어서, 상기 지지체는 상기 채널 구조체들과 동일한 구조를 갖는 모리 장치.
  19. 제17 항에 있어서, 상기 기판 상에 메모리 셀 어레이를 덮도록 형성된 층간절연막;
    상기 층간절연막 상에 형성된 복수의 비트 라인들;
    상기 채널 구조체들 상에 각각 배치되며 상기 층간절연막을 관통하여 상기 채널 구조체들을 상기 비트 라인들간에 전기적으로 연결하는 비트 라인 콘택들;을 더 포함하고,
    상기 지지체는 상기 비트 라인들과 전기적으로 분리되는 메모리 장치.
  20. 제 항에 있어서, 상기 기판의 상면에 대해 평행한 제2 방향으로 상기 메모리 셀 어레이의 일측에 배치된 글로벌 라인 제어기;및
    상기 게이트 라인들의 하나에 연결되고 상기 제2 방향으로 상기 메모리 셀 어레이의 타측에 배치되며 상기 배선들의 하나를 통해 상기 글로벌 라인 제어기에 전기적으로 연결되어 상기 글로벌 라인 제어기로부터 제공되는 동작 전압을 상기 게이트 라인에 전달하는 패스 트랜지스터;를 더 포함하는 메모리 장치.
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