KR102190384B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 장치의 제조 방법을 제공한다. 이 방법에서는 단차진 하부 구조물 상에 평탄한 상부면을 가지며 하부 구조물을 식각하기에 충분한 두께를 가지는 제 1 하드마스크막을 형성한다. 그리고 상기 제 1 하드마스크막 상에 제 2 하드마스크 패턴을 형성한다. 상기 제 2 하드마스크 패턴을 이용하여 상기 제 1 하드마스크막을 식각한다. 상기 제 1 하드마스크막에 의해 패턴들의 크기 산포를 줄일 수 있다.

Description

반도체 장치의 제조 방법{Method of fabricating a semiconductor device}
본 발명은 반도체 장치의 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 메모리 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다. 그러나, 3차원 반도체 메모리 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 메모리 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본 발명이 해결하고자 하는 과제는 산포를 개선하고 공정을 단순화시킬 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 제조 방법은, 차례로 적층된 제 1 식각대상막들을 포함하는 제 1 스택과 상기 제 1 스택 상에 배치되며 상기 제 1 식각대상막들보다 좁은 폭을 가지는 제 2 식각대상막들을 포함하는 제 2 스택을 포함하는 하부 구조물을 준비하는 단계; 상기 하부 구조물을 덮으며 평탄한 상부면을 가지는 제 1 하드마스크막을 형성하는 단계; 상기 제 1 하드 마스크막 상에 상기 제 2 단보다 넓되 상기 제 1 스택 보다는 좁은 폭의 제 2 하드마스크 패턴을 형성하는 단계; 상기 제 2 하드마스크막을 식각마스크로 이용하여 상기 제 1 하드마스크막을 패터닝하여 제 1 하드마스크 패턴을 형성하고 상기 제 1 스택의 상부면을 노출시키는 단계; 상기 제 2 하드마스크 패턴을 제거하는 동시에 노출된 상기 제 1 스택의 최상층의 제 1 식각대상막을 제거하는 단계; 상기 제 1 하드마스크 패턴의 크기를 줄이는 단계; 및 상기 제 1 하드마스크 패턴을 식각마스크로 이용하여 상기 제 1 스택을 식각하는 단계를 포함한다.
상기 제 1 하드마스크 패턴의 크기를 줄이는 단계와 상기 제 1 하드마스크 패턴을 식각마스크로 이용하여 상기 제 1 스택을 식각하는 단계는 상기 제 1 스택의 최하층의 제 1 식각대상막이 식각될 때까지 반복될 수 있다.
상기 제 1 식각 대상막들은 각각 차례로 적층된 제 1 희생막과 제 1 게이트 층간절연막을 포함할 수 있으며, 상기 제 2 하드마스크 패턴은 상기 제 1 희생막과 상기 제 1 게이트 층간절연막에 포함된 물질을 함유할 수 있다.
일 예에 있어서, 상기 제 1 하드마스크막을 형성하는 단계는, 상기 제 1 하드마스크막용 조성물을 상기 하부 구조물 상에 코팅하는 단계; 및 상기 조성물을 경화시키는 단계를 포함할 수 있다.
상기 조성물을 코팅하는 단계와 상기 조성물을 경화시키는 단계 중 적어도 하나에서 상기 조성물에 초음파를 인가할 수 있다.
상기 조성물은 하기 화학식 1과 2의 고분자들 중 적어도 하나를 포함할 수 있다.
<화학식 1>
Figure 112013092633786-pat00001
<화학식 2>
Figure 112013092633786-pat00002
상기 화학식 1에서, 'p'는 100이상 3000 미만의 정수이고, R1은 메틸렌(methylene) 또는 아릴기(aryl group)이고, R2 및 R3는 히드록실기(hydroxyl group), 탄소수가 20 미만의 탄화수소 또는 할로겐이고, R4는 알킬기 또는 방향족 고리 화합물일 수 있다.
상기 화학식 2에서, n+m은 100 이상 3000 미만의 정수이고, R5는 메틸렌(methylene) 또는 아릴기(aryl group)이고, R6은 알킬기 또는 방향족 고리 화합물일 수 있다.
상기 조성물은 계면활성제를 더 포함할 수 있으며, 상기 계면 활성제는 음이온성, 양이온성 또는 비이온성일 수 있다.
상기 음이온성 계면 활성제는 설폰산계, 카르복실산계, 인산계 계면활성제를 포함할 수 있다. 상기 비이온성 계면활성제는 에틸렌옥시드(EO) 단위(-CH2CH2O-)를 포함할 수 있다.
상기 계면활성제는 도데실벤젠설폰산 (DBS;dodecylbenzene sulfonic acid)[C12H25C6H4SO3H], 폴리옥시에틸렌(23) 라우릴 에테르(Polyoxyethylene(23) lauryl ether)[C12H25(OCH2CH2)23OH, 폴리에틸렌글리콜 소르비탄 모노라우레이트(Polyethylene glycol sorbitan monolaurate), 폴리옥시에틸렌 이소옥틸페닐 에테르(Polyoxyethylene isooctylphenyl ether)[CH3(CH2)x(OCH2CH2)yOCH2COOH x=11~13, y=3~10], 및 CF3(CF2CF2)n(CH2CH2O)yH (n=2~4)중에 선택되는 적어도 하나일 수 있다.
상기 계면활성제는 상기 조성물의 전체 중량에 대하여 0.01~10000ppm으로 포함될 수 있다.
상기 제 2 하드마스크 패턴을 형성하는 단계는, 상기 제 1 하드마스크막 상에 제 2 하드마스크막을 형성하는 단계; 상기 제 2 하드마스크막 상에 포토레지스트 패턴을 형성하는 단계; 및 상기 포토레지스트 패턴을 식각마스크로 이용하여 상기 제 2 하드마스크막을 패터닝하는 단계를 포함할 수 있다.
다른 예에 있어서, 상기 제 1 하드마스크막을 형성하는 단계는, 상기 하부 구조물 전체를 덮으며 평탄한 상부면을 가지는 제 1 서브 하드마스크막을 형성하는 단계; 및 상기 제 1 서브 하드마스크막 상에 제 2 서브 하드마스크막을 형성하는 단계를 포함할 수 있다.
상기 제 1 서브 하드마스크막을 형성하는 단계는, 상기 제 1 서브 하드마스크막용 제 1 조성물을 코팅하는 단계; 및 상기 제 1 조성물을 경화시키는 단계를 포함할 수 있으며, 상기 제 2 서브 하드마스크막을 형성하는 단계는, 상기 제 2 서브 하드마스크막용 제 2 조성물을 코팅하는 단계; 및 상기 제 2 조성물을 경화시키는 단계를 포함할 수 있다.
상기 제 1 조성물은 제 1 고분자를 포함할 수 있으며, 상기 제 2 조성물은 제 2 고분자를 포함할 수 있으며, 상기 제 1 고분자의 중량평균 분자량은 상기 제 2 고분자의 중량평균분자량의 1. 5배 이상일 수 있다.
상기 제 1 고분자는 상기 화학식 1의 구조를 가질 수 있다. 상기 제 2 고분자는 상기 화학식 2의 구조를 가질 수 있다.
상기 제 2 식각대상막들의 단부들은 계단 형태를 이룰 수 있다.
본 발명에 따른 반도체 장치의 제조 방법에서는 단차진 하부 구조물 상에 평탄한 상부면을 가지며 하부 구조물을 식각하기에 충분한 두께를 가지는 제 1 하드마스크막을 형성한다. 그리고 상기 제 1 하드마스크막 상에 제 2 하드마스크 패턴을 형성한다. 상기 제 2 하드마스크 패턴을 포토레지스트 패턴을 식각마스크로 이용한 식각 공정으로 형성될 수 있다. 상기 포토레지스트 패턴은 평탄한 상기 제 1 하드마스크막 상에 형성되므로 정확한 크기로 형성될 수 있다. 이로써 패턴들의 CD 산포 불량 가능성을 낮출 수 있다. 또한 상기 포토레지스트 패턴을 형성하기 위한 한번의 포토리소그라피 공정만 진행되므로 공정 비용을 줄일 수 있으며, 포토리소그라피 공정들을 복수회 진행함에 따라 발생될 수 있는 오버레이 불량을 방지할 수 있다. 또한 상기 제 2 하드마스크 패턴을 제거할 때 동시에 하부 구조물의 최상층의 식각 대상물도 식각되므로 공정 단계 수를 줄일 수 있다.
도 1 내지 6, 도 7a 및 7b 그리고 도 8 내지 도 16은 본 발명의 일 예에 따른 반도체 장치의 제조 방법들을 순차적으로 나타내는 공정단면도들이다.
도 17은 본 발명에 따른 플래시 메모리 장치를 구비하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
도 18은 본 발명에 따른 플래시 메모리 시스템을 장착하는 정보 처리 시스템을 간략히 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께 및 크기는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여, 본 발명의 실시예에 대해 상세히 설명하기로 한다.
도 1 내지 6, 도 7a 및 7b 그리고 도 8 내지 도 16은 본 발명의 일 예에 따른 반도체 장치의 제조 방법들을 순차적으로 나타내는 공정단면도들이다.
도 1을 참조하면, 기판(1) 상에 패드산화막(3)을 형성한다. 상기 패드 산화막(3) 상에 희생막들(51~5k) 및 게이트 층간절연막들(71~7k)을 차례로 적층한다. 상기 희생막들(51~5k)은 상기 게이트 층간절연막들(71~7k)과 식각 선택비를 가지는 물질로 형성될 수 있다. 예를 들면 상기 게이트 층간절연막들(71~7k)은 실리콘 산화막 계열의 물질로 형성될 수 있다. 예를 들면 상기 희생막들(51~5k)은 실리콘 질화막 또는 폴리실리콘 등으로 형성될 수 있다. j개의 상기 희생막들(51~5j)과 상기 게이트 층간절연막들(71~7j)은 적층되어 제 1 스택(ST1)을 이루고 k-j+1개의 상기 희생막들(5(j+1)~5k)과 상기 게이트 층간절연막들(7(j+1)~7k)은 적층되어 제 2 스택(ST2)을 이룰 수 있다. 여기서 상기 k는 6보다 큰 정수일 수 있다. 상기 j는 상기 k 보다 작으며 3보다 큰 정수일 수 있다. 상기 희생막들(51~5k), 상기 게이트 층간절연막들(71~7k) 및 상기 패드 산화막(3)을 차례로 패터닝하여 상기 기판(1)을 노출시키는 복수개의 활성홀들(10)을 형성한다. 각각의 상기 활성홀(10)의 측벽을 차례로 덮는 게이트 절연막(12)과 활성막(14)을 형성한다. 그리고 상기 활성홀(10)을 채우는 제 1 매립 절연막(16)을 형성한다. 상기 게이트 절연막(12)은 적어도 터널 산화막을 포함할 수 있다. 상기 게이트 절연막(12)은 정보저장막과 블로킹 절연막을 더 포함할 수 있다. 상기 활성막(14)은 불순물이 도핑되지 않은 폴리실리콘막이나 반도체막으로 형성될 수 있다. 상기 제 1 매립 절연막(16)은 실리콘산화막 계열의 물질로 형성될 수 있다.
도 2를 참조하면, 상기 제 2 스택(ST2) 상에 활성홀들(10)을 덮는 제 1 하드마스크 패턴(20)을 형성한다. 예를 들면 상기 제 1 하드마스크 패턴(20)은 포토리소그라피 공정에 의한 포토레지스트 패턴으로 형성될 수 있다. 도 2에서 상기 제 2 스택(ST2)의 상부면이 평탄하므로 상기 제 1 하드마스크 패턴(20)의 형태를 정확하게 형성할 수 있다.
도 3을 참조하면, 상기 제 1 하드마스크 패턴(20)을 식각 마스크로 이용하여 상기 제 2 스택(ST2)의 최상층의 k번째 게이트 층간절연막(7k)과 희생막(5k)을 차례로 식각하여 그 아래의 k-1번째 게이트 층간절연막(7(k-1))을 노출시킨다.
도 4를 참조하면, 상기 제 1 하드마스크 패턴(20)에 대하여 트림(trim) 공정을 진행한다. 즉, 상기 제 1 하드마스크 패턴(20)에 대하여 등방성 식각 공정을 진행한다. 이로써 상기 제 1 하드마스크 패턴(20)의 크기를 줄인다. 즉, 상기 제 1 하드마스크 패턴(20a)의 측부(lateral part)와 상부(upper part)는 제 1 두께(T1) 만큼 줄어들게 된다. 상기 제 1 하드마스크 패턴(20)에 대한 상기 등방성 식각 공정은 산소를 이용할 수 있다. 상기 제 1 두께(T1)은 바람직하게는 100nm 이상이다.
도 5를 참조하면, 크기가 한번 줄여진 상기 제 1 하드마스크 패턴(20a)을 식각 마스크로 이용하여 상기 제 2 스택(ST2)에 대한 이방성 식각 공정을 진행한다. 이로써 상기 제 2 스택(ST2)의 최상층의 k번째 게이트 층간절연막(7k)과 희생막(5k)이 식각됨과 동시에 상기 노출된 k-1번째 게이트 층간절연막(7(k-1))과 그 아래의 k-1번째 희생막(5(k-1))이 식각된다.
도 6을 참조하면, 다시 상기 제 1 하드마스크 패턴(20a)에 대하여 등방성 식각 공정을 진행하고 이를 이용하여 상기 제 2 스택(ST2)을 이방성 식각하는 과정을 반복한다. 이러한 반복은 상기 제 2 스택(ST2)의 최하층의 게이트 층간절연막(7(j+1))과 희생막(5(j+1))이 식각되어 상기 제 1 스택(ST1)의 상부면이 노출될 때까지 계속될 수 있다. 이로써 상기 제 2 스택(ST2)의 게이트 층간절연막들(7(j+1)~7k)과 희생막들(5(j+1)~5k)의 단부들은 계단 형태를 이룰 수 있다. 그리고 제 1 하드마스크 패턴(20b)의 크기도 매우 작아질 수 있다.
도 7a 및 7b를 참조하면, 상기 제 1 하드마스크 패턴(20b)을 제거하여 상기 제 2 스택(ST2)의 상부를 노출시킨다. 이로써 상기 제 1 스택(ST1)과 상기 제 2 스택(ST2)의 높이 차들에 의해 단차진 하부 구조가 형성된다. 이 위에 상기 제 1 스택(ST1)을 패터닝하기 위하여 새로운 제 2 하드마스크막(30)을 형성한다. 상기 제 2 하드마스크막(30)은 단차도포성이 뛰어나면서 상기 제 1 스택(ST1)을 식각하기에 충분한 두께를 가져야 한다. 상기 제 1 스택(ST1)의 상부면으로부터 상기 제 2 하드마스크막(30)의 상부면에 이르는 상기 제 2 하드마스크막(30)의 제 2 두께(T2)는 바람직하게는 5㎛일 수 있다.
상기 제 2 하드마스크막(30)을 제조하는 과정을 구체적으로 설명하기로 한다.
일 예에 따라서 도 7a를 참조하면, 상기 제 2 하드마스크막(30)은 제 1 조성물을 상기 단차진 하부 구조 상에 코팅하고 이를 경화시킨다. 상기 제 1 조성물은 평탄화 개선용 제 1 고분자와 두께를 높이는 것에 적합한 제 2 고분자를 포함할 수 있다. 상기 제 1 고분자는 상기 제 2 고분자보다 무겁다. 바람직하게는, 상기 제 1 고분자의 중량평균 분자량은 상기 제 2 고분자의 중량평균분자량의 1. 5배 이상일 수 있다. 이로써 상기 제 1 고분자는 상대적으로 무겁기 때문에 상기 제 1 조성물을 코팅할 때 하단부에 가라 앉으면서 평탄화도를 개선시킬 수 있다. 상기 제 1 조성물을 코팅할 때와 상기 제 1 조성물을 경화시킬 때 적어도 하나에서 상기 제 1 조성물에 초음파를 인가할 수 있다. 이로써 상기 제 1 조성물에 진동을 가해 단차가 낮은 지역이 쉽게 상기 제 1 조성물로 채워지도록 하여 평탄화도를 개선시킬 수 있다.
상기 제 1 고분자는 하기 화학식 1을 포함할 수 있다.
<화학식 1>
Figure 112013092633786-pat00003
상기 화학식 1에서, 'p'는 100이상 3000 미만의 정수이고, R1은 메틸렌(methylene) 또는 아릴기(aryl group)이고, R2 및 R3는 히드록실기(hydroxyl group), 탄소수가 20 미만의 탄화수소 또는 할로겐이고, R4는 알킬기 또는 방향족 고리 화합물일 수 있다.
상기 제 2 고분자는 하기 화학식 2를 포함할 수 있다.
<화학식 2>
Figure 112013092633786-pat00004
상기 화학식 2에서, n+m은 100 이상 3000 미만의 정수이고, R5는 메틸렌(methylene) 또는 아릴기(aryl group)이고, R6은 알킬기 또는 방향족 고리 화합물일 수 있다.
상기 제 1 조성물은 계면활성제를 더 포함할 수 있으며, 상기 계면 활성제는 음이온성, 양이온성 또는 비이온성일 수 있다. 상기 음이온성 계면 활성제는 설폰산계, 카르복실산계, 인산계 계면활성제를 포함할 수 있다. 상기 비이온성 계면활성제는 에틸렌옥시드(EO) 단위(-CH2CH2O-)를 포함할 수 있다.
상기 계면활성제는 도데실벤젠설폰산 (DBS;dodecylbenzene sulfonic acid)[C12H25C6H4SO3H], 폴리옥시에틸렌(23) 라우릴 에테르(Polyoxyethylene(23) lauryl ether)[C12H25(OCH2CH2)23OH, 폴리에틸렌글리콜 소르비탄 모노라우레이트(Polyethylene glycol sorbitan monolaurate), 폴리옥시에틸렌 이소옥틸페닐 에테르(Polyoxyethylene isooctylphenyl ether)[CH3(CH2)x(OCH2CH2)yOCH2COOH x=11~13, y=3~10], 및 CF3(CF2CF2)n(CH2CH2O)yH (n=2~4)중에 선택되는 적어도 하나일 수 있다.
상기 계면활성제는 상기 제 1 조성물의 전체 중량에 대하여 0.01~10000ppm으로 포함될 수 있다.
또는 다른 예에 따라서, 도 7b를 참조하면, 상기 제 2 하드마스크막(30)은 차례로 적층된 제 1 서브 마스크막(31a)과 제 2 서브 마스크막(31b)으로 형성될 수 있다. 상기 제 1 서브 마스크막(31a)과 상기 제 2 서브 마스크막(31b)은 모두 평탄한 상부면들을 가질 수 있다. 본 예에 있어서 상기 제 2 하드마스크막(30)을 형성하는 과정은 다음과 같다. 먼저 제 2 조성물을 상기 단차진 하부 구조 상에 코팅하고 경화시켜 상기 제 1 서브 마스크막(31a)을 형성한다. 그리고 상기 제 1 서브 마스크막(31a) 상에 제 3 조성물을 코팅하고 경화시켜 상기 제 2 서브 마스크막(31b)을 형성한다. 상기 제 2 조성물은 도 7a를 참조하여 설명한 상기 제 1 고분자를 함유할 수 있다. 상기 제 3 조성물은 도 7a를 참조하여 설명한 상기 제 2 고분자를 함유할 수 있다. 상기 제 2 조성물과 상기 제 3 조성물 중에 적어도 상기 제 2 조성물은 도 7a를 참조하여 설명한 상기 계면활성제를 더 포함할 수 있다. 상기 제 2 조성물을 코팅할 때와 경화할 때 적어도 하나에서 초음파를 상기 제 2 조성물에 인가할 수 있다. 상기 제 3 조성물을 코팅할 때와 경화할 때 적어도 하나에서 초음파를 상기 제 3 조성물에 인가할 수 있다.
도 8을 참조하면, 상기 제 2 하드마스크막(30) 상에 제 3 하드마스크막(32)을 형성한다. 상기 제 3 하드마스크 막(32)은 식각하고자 하는 막, 즉 상기 제 1 스택(ST1)을 이루는 상기 게이트 층간절연막들(71~7j)과 상기 희생막(51~5j)에 포함된 물질을 포함할 수 있다. 예를 들면, 상기 제 3 하드마스크막(32)은 실리콘산화질화막(SiON)의 단일막이나 실리콘 산화막과 실리콘 질화막의 이중막으로 형성될 수 있다. 만약 상기 희생막(51~5j)이 폴리실리콘으로 이루어지면, 상기 제 3 하드마스크막(32)은 실리콘 산화막과 폴리실리콘막의 이중막으로 이루어질 수도 있다. 상기 제 3 하드마스크막(32) 상에 제 4 하드마스크 패턴(34)을 형성한다. 상기 제 4 하드마스크 패턴(34)은 포토리소그라피 공정에 의한 포토레지스트 패턴으로 형성될 수 있다. 상기 제 2 하드마스크막(30)에 의해 평탄화가 이루어졌으므로, 상기 포토레지스트 패턴을 정확하게 형성할 수 있다.
도 9를 참조하면, 상기 제 4 하드마스크 패턴(34)을 식각 마스크로 이용하여 상기 제 3 하드마스크막(32)과 상기 제 2 하드마스크막(30)을 연속적으로 패터닝하여 제 2 하드마스크 패턴(30a)과 제 3 하드마스크 패턴(32)을 형성한다. 상기 제 2 하드마스크 패턴(30a)을 형성하는 동안 상기 제 4 하드마스크 패턴(34)은 모두 제거되고 상기 제 3 하드마스크 패턴(32a)의 상부면이 노출될 수 있다. 상기 제 3 하드마스크 패턴(32)은 식각 저지막의 역할을 할 수 있다. 상기 제 2 하드마스크 패턴(30a)이 형성됨으로써 상기 제 1 스택(ST1)의 상부면이 노출될 수 있다.
도 10을 참조하면, 상기 제 3 하드마스크 패턴(32a)을 제거하여 상기 제 2 하드마스크 패턴(30a)의 상부면을 노출시킨다. 이와 동시에 노출된 상기 제 1 스택(ST1)의 최상층의 j번째 게이트 층간절연막(7j)과 희생막(5j)이 식각되고, 그 아래의 j-1 번째 게이트 층간절연막(7(j-1))의 상부면이 노출된다. 이로써 공정 단계를 줄일 수 있다.
도 11을 참조하면, 상기 제 2 하드마스크 패턴(30a)에 대하여 트림(trim) 공정을 진행한다. 즉, 상기 제 2 하드마스크 패턴(30a)에 대하여 등방성 식각 공정을 진행하여 상기 제 2 하드마스크 패턴(30a)의 크기를 줄인다. 즉, 상기 제 2 하드마스크 패턴(30b)의 측부(lateral part)와 상부(upper part)는 제 1 두께(T1) 만큼 줄어들게 된다. 상기 제 2 하드마스크 패턴(30a)에 대한 상기 등방성 식각 공정은 산소를 이용할 수 있다. 상기 제 1 두께(T1)은 바람직하게는 100nm 이상이다.
도 12를 참조하면, 크기가 한번 줄여진 상기 제 2 하드마스크 패턴(30b)을 식각 마스크로 이용하여 상기 제 1 스택(ST1)에 대한 이방성 식각 공정을 진행한다. 이로써 상기 제 1 스택(ST1)의 최상층의 j번째 게이트 층간절연막(7j)과 희생막(5j)이 식각됨과 동시에 상기 노출된 k-1번째 게이트 층간절연막(7(k-1))과 그 아래의 k-1번째 희생막(5(k-1))이 식각된다.
도 13을 참조하면, 다시 상기 제 2 하드마스크 패턴(30b)에 대하여 등방성 식각 공정을 진행하고 이를 이용하여 상기 제 1 스택(ST1)을 이방성 식각하는 과정을 반복한다. 이러한 반복은 상기 제 1 스택(ST1)의 최하층의 게이트 층간절연막(71)과 희생막(51)이 식각되어 상기 패드 산화막(3)의 상부면이 노출될 때까지 계속될 수 있다. 이로써 상기 제 1 스택(ST1)의 게이트 층간절연막들(71~7j)과 희생막들(51~5j)의 단부들은 계단 형태를 이룰 수 있다. 그리고 제 2 하드마스크 패턴(30c)의 크기도 매우 작아질 수 있다.
도 14를 참조하면, 상기 제 2 하드마스크 패턴(30c)을 제거한다. 그리고 상기 기판(1) 상에 외부 절연막(38)을 적층하여 게이트 층간절연막들(71~7k)과 희생막들(51~5k)의 단부들을 덮는다. 상기 외부 절연막(38)은 실리콘 산화막 계열의 물질로 형성될 수 있다. 상기 외부 절연막(38)에 대하여 평탄화 식각 공정을 진행하여 상기 제 2 스택(ST2)의 상부면을 노출시킨다. 상기 게이트 층간절연막들(71~7k)과 희생막들(51~5k)의 단부들과 이격된 위치에서 상기 게이트 층간절연막들(71~7k)과 희생막들(51~5k) 및 상기 패드 산화막(3)을 차례로 패터닝하여 일 방향으로 연장되는 라인 형태의 그루브들(40)을 형성한다.
도 15를 참조하면, 상기 그루브들(40)을 통해 상기 희생막들(51~5k)을 제거한다. 이로서 상기 게이트 층간절연막들(71~7k)의 측벽과 상하부면들, 상기 게이트 절연막(10)의 측벽 및 상기 외부 절연막(38)의 측벽이 노출될 수 있다.
도 16을 참조하면, 이온 주입 공정을 진행하여 상기 그루브들(40)을 통해 노출된 상기 기판(1) 내에 공통 소오스 라인(CSL)을 형성한다. 도전막을 적층하여 상기 희생막들(51~5k)이 있던 영역들을 모두 채운다. 그리고 상기 그루브들(40) 안의 상기 도전막을 제거하고 상기 그루브들(40)을 제 2 매립 절연막(18)으로 채운다. 이로써 하부 선택 라인(LSL), 워드라인들(WL) 및 상부 선택 라인(USL)이 형성될 수 있다. 이온주입 공정을 진행하여 상기 활성막(14)의 상부에 드레인 영역(DR)을 형성한다. 상기 활성막(14)의 상단과 접하는 도전 패드들(40)을 형성한다. 그리고 상기 도전 패드들(40)과 상기 외부 절연막(38)을 덮는 상부 절연막(42)을 형성한다. 상기 상부 절연막(42)을 관통하여 상기 도전 패드(40)와 접하는 콘택 플러그들(44)을 형성한다. 상기 상부 절연막(42) 상에 상기 제 2 매립 절연막(18)과 교차하는 라인 형태의 비트라인들(BL)을 형성한다.
도 16의 반도체 장치는 수직형 비휘발성 메모리 장치에, 구체적으로 수직형 플래쉬 메모리 장치에 해당할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법에서는 단차진 하부 구조(ST1, ST2) 상에 평탄한 상부면을 가지는 제 2 하드마스크 막(30)을 형성하고 이 위에 포토레지스트 패턴(34)을 형성하므로, 포토리소그라피 공정에서 초점 깊이에 차이에 의한 패턴 불량 형성을 방지할 수 있다. 만약 상기 단차진 구조 상에 바로 포토레지스트 패턴을 형성한다면, 정확한 패턴을 형성하기가 어렵기 때문에 최종적으로 형성된 패턴들의 크기의 산포가 크게 된다. 그러나 본 발명에서는 이러한 산포를 최소화할 수 있다.
또한 본 발명에 따른 반도체 장치의 제조 방법에서는 포토레지스트 패턴의 형성을 최소화하여 제조 단가를 낮출 수 있다.
또한 본 발명에 따른 반도체 장치의 제조 방법에서는 제 3 하드마스크 패턴(32a)을 제거할 때 동시에 제 1 스택(ST1)의 최상층의 식각 대상막(7j, 5j)이 제거되므로 전체 공정수를 줄일 수 있다. 이로써 공정을 단순화시킬 수 있다.
도 17은 본 발명에 따른 플래시 메모리 장치를 구비하는 메모리 카드(1200)의 일 예를 간략히 도시한 블록도이다.
도 17을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 본 발명의 플래시 메모리 장치 및 메모리 카드 또는 메모리 시스템에 따르면, 더미 셀들의 소거 특성이 개선된 플래시 메모리 장치(1210)를 통해서 신뢰성 높은 메모리 시스템을 제공할 수 있다. 특히, 최근 활발히 진행되는 반도체 디스크 장치(Solid State Disk:이하 SSD) 장치와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 제공될 수 있다. 이 경우, 더미 셀로로부터 야기되는 읽기 에러를 차단함으로써 신뢰성 높은 메모리 시스템을 구현할 수 있다.
도 18은 본 발명에 따른 플래시 메모리 시스템(1310)을 장착하는 정보 처리 시스템(1300)을 간략히 보여주는 블록도이다.
도 18을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.

Claims (10)

  1. 차례로 적층된 제 1 식각대상막들을 포함하는 제 1 스택을 형성하는 단계;
    상기 제 1 스택 상에 상기 제 1 식각대상막들보다 좁은 폭을 가지는 제 2 식각대상막들을 포함하되, 상기 제 1 스택의 상부면을 일부 노출시키는 제 2 스택을 형성하는 단계;
    상기 제 2 스택의 상부면 및 단부들, 그리고 상기 제 1 스택의 노출된 상부면을 덮으며 전체적으로 평탄한 상부면을 가지는 제 1 하드마스크막을 형성하는 단계;
    상기 제 1 하드 마스크막 상에 상기 제 2 스택보다 넓되 상기 제 1 스택 보다는 좁은 폭의 제 2 하드마스크 패턴을 형성하는 단계;
    상기 제 2 하드마스크 패턴을 식각마스크로 이용하여 상기 제 1 하드마스크막을 패터닝하여 제 1 하드마스크 패턴을 형성하고 상기 제 1 스택의 상부면을 일부 노출시키는 단계;
    상기 제 2 하드마스크 패턴을 제거하는 동시에 노출된 상기 제 1 스택의 최상층의 제 1 식각대상막을 제거하는 단계;
    상기 제 1 하드마스크 패턴의 크기를 줄이는 단계; 및
    상기 제 1 하드마스크 패턴을 식각마스크로 이용하여 상기 제 1 스택을 식각하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 하드마스크 패턴의 크기를 줄이는 단계와 상기 제 1 하드마스크 패턴을 식각마스크로 이용하여 상기 제 1 스택을 식각하는 단계는 상기 제 1 스택의 최하층의 제 1 식각대상막이 식각될 때까지 반복되는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1 식각 대상막들은 각각 차례로 적층된 제 1 희생막과 제 1 게이트 층간절연막을 포함하며,
    상기 제 2 하드마스크 패턴은 상기 제 1 희생막과 상기 제 1 게이트 층간절연막에 포함된 물질을 함유하는 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 1 하드마스크막을 형성하는 단계는,
    상기 제 2 스택의 상부면 및 단부들, 그리고 상기 제 1 스택의 노출된 상부면 상에 상기 제 1 하드마스크막용 조성물을 코팅하는 단계; 및
    상기 조성물을 경화시키는 단계를 포함하는 반도체 장치의 제조 방법.
  5. 제 4 항에 있어서,
    상기 조성물을 코팅하는 단계와 상기 조성물을 경화시키는 단계 중 적어도 하나에서 상기 조성물에 초음파를 인가하는 반도체 장치의 제조 방법.
  6. 제 4 항에 있어서,
    상기 조성물은 제 1 고분자와 제 2 고분자를 포함하며,
    상기 제 1 고분자의 중량평균 분자량은 상기 제 2 고분자의 중량평균분자량의 1. 5배 이상인 반도체 장치의 제조 방법.
  7. 제 4 항에 있어서,
    상기 조성물은 하기 화학식 1과 2의 고분자들 중 적어도 하나를 포함하며,
    <화학식 1>
    Figure 112013092633786-pat00005

    <화학식 2>
    Figure 112013092633786-pat00006

    상기 화학식 1에서, 'p'는 100이상 3000 미만의 정수이고, R1은 메틸렌(methylene) 또는 아릴기(aryl group)이고, R2 및 R3는 히드록실기(hydroxyl group), 탄소수가 20 미만의 탄화수소 또는 할로겐이고, R4는 알킬기 또는 방향족 고리 화합물이며,
    상기 화학식 2에서, n+m은 100 이상 3000 미만의 정수이고, R5는 메틸렌(methylene) 또는 아릴기(aryl group)이고, R6은 알킬기 또는 방향족 고리 화합물인 반도체 장치의 제조 방법.
  8. 제 7 항에 있어서,
    상기 조성물은 계면활성제를 더 포함하며,
    상기 계면 활성제는 음이온성, 양이온성 또는 비이온성인 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 계면활성제는 도데실벤젠설폰산 (DBS;dodecylbenzene sulfonic acid)[C12H25C6H4SO3H], 폴리옥시에틸렌(23) 라우릴 에테르(Polyoxyethylene(23) lauryl ether)[C12H25(OCH2CH2)23OH, 폴리에틸렌글리콜 소르비탄 모노라우레이트(Polyethylene glycol sorbitan monolaurate), 폴리옥시에틸렌 이소옥틸페닐 에테르(Polyoxyethylene isooctylphenyl ether)[CH3(CH2)x(OCH2CH2)yOCH2COOH x=11~13, y=3~10], 및 CF3(CF2CF2)n(CH2CH2O)yH (n=2~4)중에 선택되는 적어도 하나인 반도체 장치의 제조 방법.
  10. 제 8 항에 있어서,
    상기 계면활성제는 상기 조성물의 전체 중량에 대하여 0.01~10000ppm으로 포함되는 반도체 장치의 제조 방법.

KR1020130122112A 2013-10-14 2013-10-14 반도체 장치의 제조 방법 KR102190384B1 (ko)

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