KR20110073341A - 클록 데이터 복원 회로, 디스플레이 디바이스를 위한 데이터 전송 디바이스, 및 디스플레이를 위한 데이터 전송 방법 - Google Patents

클록 데이터 복원 회로, 디스플레이 디바이스를 위한 데이터 전송 디바이스, 및 디스플레이를 위한 데이터 전송 방법 Download PDF

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KR20110073341A
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frequency detection
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KR1020100131731A
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아키오 스기야마
요시히코 호리
다카시 노세
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

클록 데이터 복원 회로는 2x 오버 샘플링에 의해 입력 데이터를 샘플링하는 샘플링 회로 SC, 샘플링 회로 SC에 의해 샘플링된 입력 데이터와 복원 클록 간의 주파수 차를 검출하는 주파수 검출 회로 FD, 샘플링 회로 SC에 의해 샘플링된 입력 데이터와 복원 클록 간의 위상차를 검출하는 위상 검출 회로 PD, 적어도 위상 검출 회로 PD에 의해 검출된 위상차에 따라 복원 클록을 샘플링 회로 SC로 출력하는 전압 제어 발진기 회로 VCO, 및 디스플레이 데이터를 상기 입력 데이터로서 수신하는 동안 주파수 검출 회로의 동작을 중단하는 주파수 검출 제어 회로 FDC를 포함한다.

Description

클록 데이터 복원 회로, 디스플레이 디바이스를 위한 데이터 전송 디바이스, 및 디스플레이를 위한 데이터 전송 방법{CLOCK DATA RECOVERY CIRCUIT, DATA TRANSFER DEVICE FOR DISPLAY DEVICE, AND DATA TRANSFER METHOD FOR DISPLAY DEVICE}
본 출원은 참조문헌으로써 그 전체가 본원에 포함되는 개시물인 2009년 12월 22일 출원된 일본 특허 출원 제 2009-290358 호를 기초로 하고, 이로부터 우선권의 혜택을 주장한다.
본 발명은 클록 데이터 복원 회로, 디스플레이 디바이스를 위한 데이터 전송 장치, 및 디스플레이 디바이스를 위한 데이터 전송 방법과 관련된다.
디스플레이 디바이스의 사이즈의 증가는 디스플레이 드라이버 회로로의 데이터 전송 방법에 대한 문제점을 내포한다. 또한, 높은 속도의 드라이브 타이밍과 레졸루션의 개선은 데이터 전송을 가속화하는데 기여한다. 야마구치 등 ("A 2.0 Gb/s Clock-Embedded Interface for Full-HD 10b 120 Hz LCD Drivers with 1/5-Rate Noise-Tolerant Phase and Frequency Recovery", 고체 회로 컨퍼런스-Digest of Technical Papers, 2009. ISSCC 2009. IEEE International, pp. 192-193, 2009년 2월) 은 포인트-투 포인트 임베디드 클록에 의한 디스플레이 디바이스들을 위한 고속 데이터 전송 시스템을 개시한다.
야마구치 등에 의해 개시된 클록 데이터 복원 CDR 회로는 도 7 및 도 8을 참고로 하여 설명된다. 도 7은 야마구치 등에 의해 개시된 CDR 회로 (1) 의 블록도이다. 도 8은 도 7의 CDR 회로 (1) 가 드라이버에 적용되는 디스플레이 디바이스의 블록도이다.
먼저, 도 7의 CDR 회로를 포함하는 도 8의 디스플레이 디바이스를 설명한다. 도 8에 도시된 바와 같이, 이 디스플레이 디바이스는 타이밍 제어기, 드라이버, 및 디스플레이 엘리먼트를 포함한다. 타이밍 제어기는 송신 회로 TX를 포함한다. 드라이버는 CDR 회로 (1) 및 디스플레이 엘리먼트 드라이버 회로 (2) 를 포함한다.
송신 회로 TX는, 병렬 신호인 디스플레이 데이터 및 커맨드를 직렬 신호로 변환하고, 이 직렬 신호를 CDR 회로 (1) 에 전송한다. 이후에 상세하게 설명되는 바와 같이, 디스플레이 데이터 및 커맨드는 교대로 전송된다. 커맨드는 디스플레이 데이터의 시작을 나타내는 데이터 시작 신호와 같은 다양한 제어 신호들을 포함한다.
CDR 회로 (1) 는 타이밍 제어기로부터 전송된 직렬 입력 데이터를 병렬 데이터로 변환하고 클록 및 데이터를 복원한다. 복원된 클록은 복원 클록으로도 지칭된다. 데이터는 버스를 통해 디스플레이 엘리먼트 드라이버 회로 (2) 로 출력된다.
다음으로, 도 7의 CDR 회로를 설명한다. 도 7에 도시된 바와 같이, 야마구치 등에 의해 개시된 CDR 회로는 4x 오버 샘플링을 이용하여 주파수 및 위상을 검출한다. CDR 회로 (1) 는 샘플링 회로 SC, 주파수 검출 회로 FD, 위상 검출 회로 PD, FD를 위한 차지 펌프 CP1, PD를 위한 차지 펌프 CP2, 루프 필터 LF, 및 전압 제어 발진기 회로 VCO를 포함한다.
샘플링 회로 SC는 복원 클록에 기초하여 타이밍 제어기로부터 전송된 직렬 입력 데이터를 샘플링한다. 샘플링된 데이터는 주파수 검출 회로 FD, 위상 검출 회로 PD, 및 디스플레이 엘리먼트 드라이버 회로 (2) 로 출력된다.
주파수 검출 회로 FD는 샘플링 회로 SC에 의해 샘플링된 입력 데이터와 복원 클록 간의 주파수 차를 검출한다. 복원 클록의 주파수가 입력 데이터의 주파수보다 낮다면, 주파수 검출 회로 FD는 복원 클록의 주파수를 증가시키기 위해 UP 신호를 FD를 위한 차지 펌프 CP1에 출력한다. 복원 클록의 주파수가 입력 데이터의 주파수보다 높다면, 주파수 검출 회로 FD는 복원 클록의 주파수를 감소시키기 위해 DOWN 신호를 FD를 위한 차지 펌프 CP1로 출력한다.
위상 검출 회로 PD는 샘플링 회로 SC에 의해 샘플링된 입력 데이터와 복원 클록 간의 위상차를 검출한다. 복원 클록의 위상이 입력 데이터의 위상보다 뒤진다면, 위상 검출 회로 PD는 복원 클록의 위상을 앞당기기 위해 UP 신호를 PD를 위한 차지 펌프 CP1로 출력한다. 복원 클록의 위상이 입력 데이터의 위상보다 앞선다면, 위상 검출 회로 PD는 복원 클록의 위상을 지연시키기 위해 DOWN 신호를 PD를 위한 차지 펌프 CP1에 출력한다.
FD를 위한 차지 펌프 CP1 및 PD를 위한 차지 펌프 CP2는 입력 UP 또는 DOWN 신호에 대응하는 아날로그 회로 신호를 출력한다.
루프 필터 LF는 FD를 위한 차지 펌프 CP1 및 PD를 위한 차지 펌프 CP2로부터 아날로그 전류 신호 입력에 따라서 제어 전압 신호를 생성한다.
이후, 전압 제어 발진기 회로 VCO는, 루프 필터 LF로부터의 입력인 제어 전압 신호에 따라서 클록 CLK를 생성한다. 데이터와 비슷한 방법으로, 클록 CLK이 디스플레이 엘리먼트 드라이버 회로 (2) 에 출력되고, 복원 클록으로서 샘플링 회로 SC에 피드백된다.
도 9는 야마구치 등에 의해 개시된 도 10.7.3에 도시된 4x 오버 샘플링에 의한 주파수 검출의 알고리즘을 도시한다.
윗줄의 입력 데이터의 파형은, 전압 제어 발진기 회로 VCO의 발진 주파수가 입력 데이터 주파수와 비교하여 낮은 경우를 나타낸다. 이 경우, 음영으로 표시된 바와 같이, 클록 위상 2-4 및 5-6에서 신호 레벨의 전이가 검출된다. 결과적으로, 주파수 검출 회로 FD는, 발진 주파수가 로우인 것을 검출한다.
반면, 아래줄의 입력 데이터의 파형은, 전압 제어 발진기 회로 VCO의 발진 주파수가 입력 데이터 주파수와 비교하여 높은 경우를 나타낸다. 이 경우, 음영으로 표시된 바와 같이, 클록 위상 0-2 및 6-7에서 신호 레벨의 전이가 존재하고, 클록 위상 2-6에서 신호 레벨의 전이가 존재하지 않음이 검출된다. 결과적으로, 주파수 검출 회로 FD는 발진 주파수가 하이인 것을 검출한다.
중간 줄의 입력 데이터의 파형은, 입력 데이터 주파수가 전압 제어 발진기 회로 VCO의 발진 주파수와 일치하는 것을 나타낸다. 이 경우, 주파수 검출 회로 FD는 하이도 로우도 아닌 것으로 발진 주파수를 평가하지 않는다.
도 10은 PLL 록 (lock) 이후의 클록 위상과 입력 데이터 사이의 관계를 도시한다. PLL 록은, 입력 데이터의 주파수와 위상이 클록의 주파수와 위상과 일치하는 상태를 지칭하며, 이는 전압 제어 발진기 회로 VCO에 의해 발진되는 것이다. 4x 오버 샘플링에서, 입력 데이터의 에지들은 도 10에 도시된 바와 같이 클록 위상 0, 4 및 8...의 위치들에서 동기화되고, 입력 데이터는 (비트들의 중간에 있는) 클록 위상 2, 6 및 10...의 위치에서 샘플링된다.
그러나, 본 발명자는, 야마구치 등에 의해 개시된 클록 데이터 복원 회로에서, 회로 사이즈 및 전력 소모가 크고, 4x 오버 샘플링이 채택됨에 따라서, EMI 특성이 낮다는 문제점을 발견하였다.
본 발명의 예시적인 실시형태는, 2x 오버 샘플링에 의해 입력 데이터를 샘플링하는 샘플링 회로, 샘플링 회로에 의해 샘플링된 입력 데이터와 복원 클록 간의 주파수 차를 검출하는 주파수 검출 회로, 샘플링 회로에 의해 샘플링된 입력 데이터와 복원 클록 간의 위상차를 검출하는 위상 검출 회로, 적어도 위상 검출 회로에 의해 검출된 위상차에 따라 복원 클록을 샘플링 회로로 출력하는 전압 제어 발진기 회로, 및 디스플레이 데이터를 입력 데이터로서 수신하는 동안 주파수 검출 회로의 동작을 중단시키는 주파수 검출 제어 회로를 포함하는, 클록 데이터 복원 회로이다.
본 발명의 다른 예시적인 실시형태는, 전송 데이터를 송신하는 타이밍 제어기 및 타이밍 제어기로부터 송신된 전송 데이터를 수신하는 디스플레이 엘리먼트 드라이버 회로를 포함하는 디스플레이 디바이스를 위한 데이터 전송 장치이다. 또한, 디스플레이 엘리먼트 드라이버 회로는, 2x 오버 샘플링에 의해 입력 데이터를 샘플링하는 샘플링 회로, 샘플링 회로에 의해 샘플링된 입력 데이터와 복원 클록 간의 주파수 차를 검출하는 주파수 검출 회로, 샘플링 회로에 의해 샘플링된 입력 데이터와 복원 클록 간의 위상차를 검출하는 위상 검출 회로, 적어도 위상 검출 회로에 의해 검출된 위상차에 따라서 복원 클록을 샘플링 회로에 출력하는 전압 제어 발진기 회로, 및 디스플레이 데이터를 입력 데이터로서 수신하는 동안 주파수 검출 회로의 동작을 중단하는 주파수 검출 제어 회로를 포함한다.
본 발명의 다른 예시적인 실시형태는 데이터를 타이밍 제어기로부터 디스플레이 엘리먼트 드라이버 회로로 송신하는 디스플레이 디바이스를 위한 데이터 전송 방법이다. 데이터 전송 방법은 2x 오버 샘플링에 의해 전송 데이터를 샘플링하는 단계, 복원 클록을 발생시키기 위해서, 전송 데이터가 디스플레이 데이터인 동안 주파수 차 대신 샘플링된 전송 데이터와 복원 클록 간의 위상차를 검출하는 단계, 복원 클록을 발생시키기 위해서, 전송 데이터가 디스플레이 데이터가 아닌 동안 샘플링된 전송 데이터의 위상차와 주파수 차를 검출하는 단계를 포함한다.
본 발명에서, 디스플레이 데이터를 입력 데이터로서 수신하는 동안 주파수 검출 회로의 동작을 중단하고, 그리고 2x 오버 샘플링을 채택하는 주파수 검출 제어 회로가 포함된다. 따라서, 본 발명은 작은 회로 사이즈, 저 전력 소비 및 우수한 EMI 특징을 갖는 클록 데이터 복원 회로를 제공할 수 있다.
본 발명은 클록 데이터 복원 회로에 작은 회로 사이즈, 저 전력 소비, 및 우수한 EMI 특징들을 제공할 수 있다.
상기 예시적인 양태들 및 다른 예시적인 양태들, 이점 및 특징은 첨부된 도면과 연결하여 취해진 특정한 예시적인 실시형태들의 다음 설명으로부터 더욱 명확해질 것이다.
도 1은 제 1 예시적인 실시형태에 따른 CDR 회로의 블록도이다.
도 2는 도 1의 CDR 회로가 드라이버에 적용되는 디스플레이 디바이스의 블록도이다.
도 3은 2x 오버 샘플링에 의한 주파수 검출의 알고리즘을 도시한다.
도 4는 2x 오버 샘플링의 PLL 록 이후 클록 위상과 입력 데이터 간의 관계를 도시한다.
도 5a는 제 1 예시적인 실시형태의 CDR 회로에 입력되는 전송 데이터, 및 주파수 검출 회로의 동작 상태를 도시한다.
도 5b는 도 7의 CDR 회로로 입력되는 전송 데이터, 및 주파수 검출 회로의 동작 상태를 도시한다.
도 6a는 동일한 레벨의 신호들이 단지 2개의 비트들에 대하여 계속되는 패턴 "1, 1"이 2x 오버 샘플링으로 입력되는 경우를 도시한다.
도 6b는 동일한 레벨의 신호들이 단지 2개의 비트들에 대하여 계속되는 패턴 "1, 1"이 4x 오버 샘플링으로 입력되는 경우를 도시한다.
도 7은 야마구치 등에 의해 개시된 CDR 회로의 블록도이다.
도 8은 도 7의 CDR 회로가 드라이버에 적용되는 디스플레이 디바이스의 블록도이다.
도 9는 4x 오버 샘플링에 의한 주파수 검출의 알고리즘을 도시한다.
도 10은 4x 오버 샘플링에서 PLL 록 이후 클록 위상과 입력 데이터 사이의 관계를 도시한다.
이후, 본 발명을 포함하는 특정 예시적인 실시형태들을 도면을 참고로 하여 설명된다. 그러나, 본 발명은 다음의 예시적인 실시형태들로 제한될 필요가 없다. 설명의 명확성을 위해서, 다음 설명 및 도면은 적절하게 단순화된다.
[제 1 예시적인 실시형태]
본 발명의 제 1 예시적인 실시형태에 따른 클록 데이터 복원 (CDR) 회로는 도 1 및 도 2를 참고로 하여 설명된다. 도 1은 제 1 예시적인 실시형태에 따른 CDR 회로 (100) 의 블록도이다. 도 2는, CDR 회로 (100) 가 드라이버에 적용되는 디스플레이 디바이스의 블록도이다.
먼저, 도 1의 CDR 회로를 포함하는 도 2에 도시된 디스플레이 디바이스를 설명한다. 도 2에 도시된 바와 같이, 디스플레이 디바이스는 타이밍 제어기, 드라이버, 및 디스플레이 엘리먼트를 포함한다. 타이밍 제어기는 송신 회로 TX를 포함한다. 드라이버는 CDR 회로 (100) 및 디스플레이 엘리먼트 드라이버 회로 (200) 를 포함한다.
송신 회로 TX는 병렬 신호인 디스플레이 데이터 및 커맨드를 직렬 신호로 변환하고 직렬 데이터를 CDR 회로 (100) 로 전송한다. 이후 상세하게 설명되는 바와 같이, 디스플레이 데이터 및 커맨드는 교대로 전송된다. 커맨드는, 디스플레이 데이터의 시작을 나타내는 데이터 시작 신호 SOD와 같은 다양한 제어 신호들을 포함한다.
CDR 회로 (100) 는, 입력 직렬 신호를 병렬 신호로 변환하는 동안 클록 CLK를 복원한다. 이후, 데이터 및 클록 CLK가 디스플레이 엘리먼트 드라이버 회로 (200) 로 출력된다. 클록 CLK에 대한 응답으로, 디스플레이 엘리먼트 드라이버 회로 (200) 는 디스플레이 데이터를 디스플레이 엘리먼트로 출력한다.
다음으로, 도 1의 CDR 회로를 설명한다. 도 1에 도시된 바와 같이, 제 1 예시적인 실시형태에 다른 CDR 회로는 샘플링 회로 SC, 주파수 검출 회로 FD, 위상 검출 회로 PD, 및 FD를 위한 차지 펌프 CP1, PD를 위한 차지 펌프 CP2, 루프 필터 LF, 전압 제어 발진기 회로 VCO, 및 주파수 검출 제어 회로 FDC를 포함한다.
샘플링 회로 SC는 복원 클록에 따라 타이밍 제어기로부터 전송된 직렬 입력 데이터를 샘플링한다. 샘플링된 데이터 신호는 주파수 검출 회로 FD, 위상 검출 회로 PD, 및 디스플레이 엘리먼트 드라이버 회로 (200) 에 출력된다. 본 발명에 따른 샘플링 회로 SC는 4x 오버 샘플링 대신 2x 오버 샘플링을 채택하기 때문에, 회로 사이즈가 도 7의 CDR 회로의 샘플링 회로 SC보다 작을 수 있다.
주파수 검출 회로 FD는, 샘플링 회로 SC에 의해 샘플링되는 입력 데이터와 복원 클록 간의 주파수 차를 검출한다. 복원 클록의 주파수가 입력 데이터의 주파수보다 낮다면, 주파수 검출 회로 FD는 복원 클록의 주파수를 증가시키기 위해 UP 신호를 FD를 위한 차지 펌프 CP1에 출력한다. 복원 클록의 주파수가 입력 데이터의 주파수보다 높다면, 주파수 검출 회로 FD는 복원 클록의 주파수를 감소시키기 위해 DOWN 신호를 FD를 위한 차지 펌프 CP1에 출력한다.
보다 구체적으로, 주파수 검출 회로 FD는 통합 기능 및 비교 기능을 결합한다. 따라서, 발진 주파수가 "로우"인 것으로 검출되는 횟수가 미리결정된 수를 초과한다면, 주파수 검출 회로 FD는 UP 신호를 출력한다. 반면에, 발진 주파수가 "로우"인 것으로 검출된 횟수가 미리결정된 수를 초과하지 않는다면, 주파수 검출 회로 FD는 UP 신호를 출력하지 않을 것이다.
비슷하게, 발진 주파수가 "하이"인 것으로 검출되는 횟수가 미리결정된 수를 초과한다면, 주파수 검출 회로 FD는 DOWN 신호를 출력한다. 반면에, 발진 주파수가 "하이"인 것으로 검출되는 횟수가 미리결정된 수를 초과하지 않는다면, 주파수 겸출 회로 FD는 DOWN 신호를 출력하지 않을 것이다.
PLL 록 이후에도 입력 신호의 지터로 인해 발진 주파수가 "로우" 또는 "하이"인 것으로 검출될 수도 있다. 그러나, 이러한 검출의 횟수가 많지 않기 때문에, UP 또는 DOWN 신호가 주파수 검출 회로 FD의 상기 기능에 의해 출력되지 않고, 이것에 의해 PLL 록 상태를 유지한다.
보다 구체적으로, UP 또는 DOWN 신호는, 발진 주파수가 "로우" 또는 "하이"인 것으로 검출되는 횟수가 미리결정된 기간 이내의 미리결정된 수 (임계치) 를 초과하는 경우 출력된다.
도 3은 2x 오버 샘플링에 의한 주파수 검출의 알고리즘을 도시한다. 윗줄의 데이터 입력의 파형은, 전압 제어 발진기 회로 VCO의 발진 주파수가 입력 데이터 주파수와 비교하여 낮은 경우를 도시한다. 이 경우, 음영으로 표시된 바와 같이, 클록 위상 1-2 및 2-3에서 신호 레벨의 전이가 검출된다. 결과적으로, 주파수 검출 회로 FD는 발진 주파수가 로우인 것을 검출한다.
반면에, 아래 줄의 입력 데이터의 파형은 전압 제어 발진기 회로 VCO의 발진 주파수가 입력 데이터 주파수와 비교하여 하이인 경우를 나타낸다. 이 경우, 음영으로 나타낸 바와 같이, 클록 위상들 0-1 및 3-4에서 신호 레벨의 전이가 존재하고 클록 위상 1-3에서 신호 레벨의 전이가 존재하지 않는 것이 검출된다. 결과적으로, 주파수 검출 회로 FD는 발진 주파수가 하이인 것을 검출한다.
중간 줄의 입력 데이터의 파형은, 입력 데이터 주파수가 전압 제어 발진기 회로 VCO의 발진 주파수와 매칭하는 경우를 나타낸다. 이 경우, 주파수 검출 회로 FD는 하이도 로우도 아닌 발진 주파수를 평가하지 않는다.
도 4는 PLL 록 이후 클록 위상과 입력 데이터 간의 관계를 도시한다. 2x 오버 샘플링에서, 입력 데이터의 에지들이 도 4에 도시된 바와 같이 클록 위상들 0, 4, 및 8의 위치들에서 동기화되고, 입력 데이터는 (비트들의 중간인) 클록 위상 1, 3 및 5...의 위치들에서 샘플링된다.
위상 검출 회로 PD는 샘플링 회로 SC에 의해 샘플링된 입력 데이터와 복원 클록 간의 위상차를 검출한다. 복원 클록의 위상이 입력 데이터의 위상보다 뒤진다면, 위상 검출 회로 PD는 복원 클록의 위상을 앞당기기 위해 UP 신호를 PD를 위한 차지 펌프 CP2에 출력한다. 복원 클록의 위상이 입력 데이터의 위상보다 앞선다면, 위상 검출 회로 PD는 복원 클록의 위상을 지연시키기 위해 DOWN 신호를 PD를 위한 차지 펌프 CP2에 출력한다.
FD를 위한 차지 펌프 CP1 및 PD를 위한 차지 펌프 CP2는 입력 UP 또는 DOWN 신호에 대응하는 아날로그 회로 신호를 출력한다.
루프 필터 LF는 FD를 위한 차지 펌프 CP1 및 PD를 위한 차지 펌프 CP2로부터 아날로그 전류 신호 입력에 따라서 제어 전압 신호를 생성한다.
이후, 전압 제어 발진기 회로 VCO는, 루프 필터 LF로부터의 입력인 제어 전압 신호에 따라서 클록 CLK를 생성한다. 데이터와 비슷한 방법으로, 클록 CLK는 도 2의 디스플레이 엘리먼트 드라이버 회로 (200) 에 출력되고, 복원 클록으로서 샘플링 회로 SC에 피드백된다. 본 발명에 따른 샘플링 회로 SC가 4x 오버 샘플링 대신 2x 오버 샘플링을 채택하기 때문에, 회로 사이즈는 도 7의 CDR 회로의 샘플링 회로 SC보다 작을 수 있다. 또한, 복원 클록들의 수가 4x 오버 샘플링의 절반이기 때문에, 전류 소비는 더 작고 EMI 특징이 개선된다.
샘플링 회로 SC로부터 출력된 데이터 신호가 주파수 검출 제어 회로 FDC로 입력된다. 주파수 검출 회로 FD는 데이터 신호에 포함된 FD 중단 신호에 응답하여 중단된다. 주파수 검출 제어 회로 FDC는 도 7의 CDR 회로 (1) 에 포함되지 않고, 새롭게 추가된 컴포넌트이다. 그러나, 샘플링 회로 SC 및 전압 제어 발진기 회로 VCO의 회로 사이즈 감소 효과의 기여는 전체 회로 사이즈를 감소시키기에 충분할 만큼 현저하다.
이후, 주파수 검출 회로 FD의 동작을 도면을 참고로 하여 설명한다. 도 5a는 본 예시적인 실시형태의 CDR 회로 (100) 에 입력되는 전송 데이터, 및 주파수 검출 회로의 동작 상태를 나타낸다. 도 5b는 도 7의 CDR 회로 (1) 에 입력되는 전송 데이터, 및 주파수 검출 회로의 동작 상태를 도시한다. 도 5a 및 도 5b에 도시된 바와 같이, 디스플레이 데이터 및 커맨드는 전송 데이터로서 샘플링 회로 SC에 교대로 전송된다. 여기서, 디스플레이 데이터는 디스플레이 엘리먼트들에서 디스플레이된 데이터를 지칭하고, 커맨드는 제어 신호와 같은 디스플레이 데이터 이외의 전송 데이터를 지칭한다.
도 5a에 도시된 바와 같이, 본 예시적인 실시형태에 따른 CDR 회로 (100) 에서, 주파수 검출 회로 FD는 커맨드를 수신하는 동안 동작되고, 주파수 검출 회로 FD는 디스플레이 데이터를 수신하는 동안 중단된다. 구체적으로, 주파수 검출 회로 FD는 상기 언급된 FD 중단 신호로서 커맨드에 포함된 데이터 시작 신호 SOD를 이용하여 중단된다. 본 예시적인 실시형태에서, 디스플레이 데이터를 수신하는 기간은 미리 결정된다. 이와 같이, 주파수 검출 회로 FD의 동작은, 주파수 검출 회로 FD가 중단되기 때문에, 미리 결정된 시간 (클록들의 수) 이후 자동으로 리턴된다.
반면에, 도 5b에 도시된 바와 같이, 도 7의 CDR 회로 (1) 에서, 주파수 검출 회로 FD는 임의의 시각에 동작된다.
커맨드를 전송하는 기간에서, 잡음이 생성되는 경향이 있고 PLL 록이 언록이 되기 쉽다. 따라서, PLL 록 상태는, 동작을 리턴시키기 위해, 주파수 검출 회로 FD 및 위상 검출 회로 PD 둘 모두에 의해 유지된다. 반면에, 디스플레이 데이터를 전송하는 기간에서, PLL 록이 잡음에 의해 언록 (unlock) 되지 않을 것이다. 따라서, 주파수 검출 회로 FD가 중단될 수 있고 PLL 록 상태는 위상 검출 회로 PD에 의해서만 유지될 수 있다.
반면에, 2x 오버 샘플링의 경우, 주파수 검출 회로 FD는 다음 이유로부터 디스플레이 데이터 전송 기간 동안 중단되어야 한다. 구체적으로, 동일한 레벨의 신호들이, PLL 록 이후 "1, 0, 0, 1", 또는 "0, 1, 1, 0"과 같이 2개의 비트들에 대해서만 계속되는 패턴이 입력되면, 주파수 검출 회로 FD는 2x 오버 샘플링에서 오작동할 수도 있는 가능성이 있다. 그 이유는 이후에 설명한다.
도 6a는 동일한 레벨의 신호들이 단지 2개의 비트들에 대하여 계속되는 패턴 "1, 1"이 2x 오버 샘플링으로 입력되는 경우를 도시한다. 도 6b는 동일한 레벨의 신호들이 단지 2개의 비트들에 대하여 계속되는 패턴 "1, 1"이 4x 오버 샘플링으로 입력되는 경우를 도시한다.
도 6a에 도시된 바와 같이, 2x 오버 샘플링에서, 2개 비트의 입력 데이터 "1, 1"이 입력 신호들의 지터 및 클록 스큐로 인해 하나의 비트 입력 데이터 "1"로 잘못 평가될 수도 있다. 결과적으로, 주파수 검출 회로 FD는 전압 제어 발진기 회로 VCO의 발진 주파수를 감소시키는 방법에 있어서 오작동할 수도 있는 가능성이 있다.
반면에, 도 6b에 도시된 바와 같이, 입력 신호들에서 지터, 클록 스큐 등이 존재하더라도, 4x 오버 샘플링에서 잘못된 평가가 실시되지 않을 것이다.
상기 설명된 바와 같이, 발명자는, 디스플레이 데이터 전송 기간에 주파수 검출 회로 FD를 중지하는 것이 문제가 되지 않고, 2x 오버 샘플링에서 잘못된 평가의 위험성이 제거된다는 것을 알아냈다. 이후, 2x 오버 샘플링을 적용함으로써, 발명자는 작은 회로 사이즈, 저 전력 소비, 및 우수한 EMI 특징을 갖는 클록 데이터 복원 회로를 제공하는데 성공했다. 주파수 검출 회로 FD는, 커맨드가 전송되는 동안 동작 중이라는 것을 주목한다. 따라서, 동일한 레벨의 신호들이 단지 2개의 비트들에 대하여 계속되는 패턴이 미리결정된 수보다 작거나 같은 방식으로 (이러한 패턴이 전혀 포함되지 않을 수도 있다는 것은 말할 필요도 없다), 주파수 검출 회로 FD가 오작동하지 않도록 커맨드 코드들을 지정할 필요가 있다. 그러나, 디스플레이 디바이스들을 위한 커맨드의 형태가 제한되기 때문에, 커맨드 코드들을 상기 언급된 방식으로 할당하는 것이 가능하다.
본 발명이 예시적인 실시형태들을 참고로 하여 설명하였지만, 본 발명은 상기 예시적인 실시형태들로 제한되지 않는다. 본 발명의 구성 및 세부사항에 대하여 본 발명의 범위 내에서 다양한 수정들이 이루어질 수 있다는 것은 당업자에 의해 이해될 수 있다.
본 발명은 몇 가지 예시적인 실시형태들에 관하여 설명되었지만, 당업자는, 본 발명이 첨부된 청구범위의 정신 및 범위 내에서 다양한 수정들로 실시될 수 있고 본 발명이 상술된 실시예로 제한되지 않는다는 것을 인식할 것이다.
또한, 청구의 범위는 상술된 예시적인 실시형태로 제한되지 않는다.
더욱이, 심사 과정에서 이후 수정되더라도 출원인의 의도는 모든 청구된 엘리먼트들의 등가물을 포함하는 것을 의도한다는 것을 주목한다.
1 클록 데이터 복원 CDR 회로 2 디스플레이 엘리먼트 드라이버 회로

Claims (10)

  1. 클록 데이터 복원 회로로서,
    2x 오버 샘플링에 의해 입력 데이터를 샘플링하는 샘플링 회로;
    상기 샘플링 회로에 의해 샘플링된 입력 데이터와 복원 클록 간의 주파수 차를 검출하는 주파수 검출 회로;
    상기 샘플링 회로에 의해 샘플링된 입력 데이터와 상기 복원 클록 간의 위상차를 검출하는 위상 검출 회로;
    적어도 상기 위상 검출 회로에 의해 검출된 상기 위상차에 따라 상기 복원 클록을 상기 샘플링 회로로 출력하는 전압 제어 발진기 회로; 및
    디스플레이 데이터를 상기 입력 데이터로서 수신하는 동안 상기 주파수 검출 회로의 동작을 중단시키는 주파수 검출 제어 회로를 포함하는, 클록 데이터 복원 회로.
  2. 제 1 항에 있어서,
    상기 위상 검출 회로에 의해 검출된 상기 위상차에 추가하여 상기 주파수 검출 회로에 의해 검출된 상기 주파수 차에 따라서 상기 주파수 검출 회로가 동작 중인 동안 상기 전압 제어 발진기 회로는 상기 복원 클록을 출력하는, 클록 데이터 복원 회로.
  3. 제 1 항에 있어서,
    상기 주파수 검출 회로가 동작 중인 동안 상기 입력 데이터는, 동일한 레벨 신호가 단지 2개의 비트들에 대하여 계속되는 패턴이 미리결정된 수보다 작거나 같은 방식으로 특정되는, 클록 데이터 복원 회로.
  4. 제 1 항에 있어서,
    상기 주파수 검출 제어 회로는 데이터 시작 신호에 응답하여 상기 주파수 검출 회로의 동작을 중단시키는, 클록 데이터 복원 회로.
  5. 제 1 항에 있어서,
    상기 디스플레이 데이터를 위한 시간이 미리 결정되고, 그리고
    상기 주파수 검출 회로는 상기 동작이 중단된 다음 미리 결정된 시간 이후에 상기 동작을 재개하는, 클록 데이터 복원 회로.
  6. 디스플레이 디바이스를 위한 데이터 전송 장치로서,
    전송 데이터를 송신하는 타이밍 제어기; 및
    상기 타이밍 제어기로부터 송신되는 전송 데이터를 수신하는 디스플레이 엘리먼트 드라이버 회로를 포함하고,
    상기 디스플레이 엘리먼트 드라이버 회로는,
    2x 오버 샘플링에 의해 입력 데이터를 샘플링하는 샘플링 회로;
    상기 샘플링 회로에 의해 샘플링된 입력 데이터와 복원 클록 간의 주파수 차를 검출하는 주파수 검출 회로;
    상기 샘플링 회로에 의해 샘플링된 입력 데이터와 상기 복원 클록 간의 위상차를 검출하는 위상 검출 회로;
    적어도 상기 위상 검출 회로에 의해 검출된 상기 위상차에 따라서 상기 복원 클록을 상기 샘플링 회로에 출력하는 전압 제어 발진기 회로; 및
    디스플레이 데이터를 상기 입력 데이터로서 수신하는 동안 상기 주파수 검출 회로의 동작을 중단시키는 주파수 검출 제어 회로를 포함하는, 데이터 전송 장치.
  7. 제 6 항에 있어서,
    상기 위상 검출 회로에 의해 검출된 상기 위상차에 추가하여 상기 주파수 검출 회로에 의해 검출된 상기 주파수 차에 따라서 상기 주파수 검출 회로가 동작 중인 동안 상기 전압 제어 발진기 회로는 상기 복원 클록을 출력하는, 데이터 전송 장치.
  8. 제 6 항에 있어서,
    상기 주파수 검출 회로가 동작 중인 동안 상기 전송 데이터는, 동일한 레벨 신호가 단지 2개의 비트들에 대하여 계속되는 패턴이 미리결정된 수보다 작거나 같은 방식으로 지정되는, 데이터 전송 장치.
  9. 데이터를 타이밍 제어기로부터 디스플레이 엘리먼트 드라이버 회로로 전송하는 디스플레이 디바이스를 위한 데이터 전송 방법으로서,
    2x 오버 샘플링에 의해 전송 데이터를 샘플링하는 단계;
    복원 클록을 발생시키기 위해서, 상기 전송 데이터가 디스플레이 데이터인 동안 주파수 차 대신 상기 샘플링된 전송 데이터와 복원 클록 간의 위상차를 검출하는 단계;
    상기 복원 클록을 발생시키기 위해서, 상기 전송 데이터가 상기 디스플레이 데이터가 아닌 동안 상기 샘플링된 전송 데이터의 상기 위상차와 상기 주파수 차를 검출하는 단계를 포함하는, 데이터 전송 방법.
  10. 제 9 항에 있어서,
    상기 디스플레이 데이터를 제외한 상기 전송 데이터는, 동일한 레벨 신호가 단지 2개의 비트들에 대하여 계속되는 패턴이 미리결정된 수보다 작거나 같은 방식으로 지정되는, 데이터 전송 방법.
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