CN108599759B - 基于内嵌时钟位的时钟cdr电路及控制装置 - Google Patents

Abstract

本发明属于电子电路技术领域，提供了基于内嵌时钟位的时钟CDR电路及控制装置，通过在分频器进行分频动作的情形下，对内嵌时钟串行数据与压控振荡器阵列输出的反馈信号进行鉴频鉴相，并检测到内嵌时钟串行数据的频率/相位与反馈信号的频率/相位的差值超过预设阈值时，输出控制信号以驱动第一电荷泵和第二电荷泵启动，使得对压控振荡器阵列提供初始电压并且进行频率转换，进而通过多沿采样模块将并行数据输出，由此无需额外增加参考频率信号线即可实现数据时钟恢复，降低了***成本，同时确保CDR不会被锁定在谐波处，解决了现有的时钟CDR线路技术存在着需要额外增加参考频率信号线，导致线路繁乱以及增加***成本的问题。

Description

基于内嵌时钟位的时钟CDR电路及控制装置

技术领域

本发明属于电子电路技术领域，尤其涉及基于内嵌时钟位的时钟CDR电路及控制装置。

背景技术

在数据传输线路中，CDR线路是不可或缺的一个组成部分。目前，主要的CDR结构是基于相位差值的比例积分(Proportion Integration，PI)结构，其需要提供额外的参考时钟以避免出现CDR锁定在谐波上的问题，因此应当额外引入一根时钟线以提供参考时钟。然而，在长距离数据传输中，额外增加一根传输线是较难被接受的，而且会存在线路繁乱的问题。

如图1示出了现有技术中常用的基于相位插值的CDR结构，除了必须的数据信号外，还需额外增加一个基准频率信号(图1采用FREF表示)，以确保CDR不会锁定在谐波频率上，该方式会对***成本以及可靠性都造成影响。

因此，现有的时钟CDR线路技术存在着需要额外增加参考频率信号线，导致线路繁乱以及增加***成本的问题。

发明内容

本发明的目的在于提供基于内嵌时钟位的时钟CDR电路及控制装置，旨在解决现有的时钟CDR线路技术存在着需要额外增加参考频率信号线，导致线路繁乱以及增加***成本的问题。

本发明第一方面提供了基于内嵌时钟位的时钟CDR电路，所述时钟CDR电路包括：

鉴频鉴相模块、第一电荷泵、第二电荷泵、初始频率设定模块、压控振荡器阵列、分频器以及多沿采样模块；

所述鉴频鉴相模块的接收端接入内嵌时钟串行数据，所述鉴频鉴相模块的第一输入端接所述分频器的输出端，所述鉴频鉴相模块的第二输入端接所述压控振荡器阵列的第一输出端，所述鉴频鉴相模块的第一输出端和第二输出端同时接所述第一电荷泵和所述第二电荷泵，所述第一电荷泵的输出端接所述初始频率设定模块的输入端，所述第二电荷泵的输出端接所述初始频率设定模块的输出端，所述压控振荡器阵列的第二输出端接所述分频器的输入端，所述压控振荡器阵列的第三输出端接所述多沿采样模块；

在所述分频器输出分频信号的情形下，所述鉴频鉴相模块对所述内嵌时钟串行数据与所述压控振荡器阵列输出的反馈信号进行鉴频鉴相，并检测到所述内嵌时钟串行数据的频率/相位与所述反馈信号的频率/相位的差值超过预设阈值时，输出控制信号以驱动所述第一电荷泵和所述第二电荷泵启动，使得所述初始频率设定模块对所述压控振荡器阵列提供初始电压并且进行频率转换，进而通过所述多沿采样模块将并行数据输出。

本发明第二方面提供了控制装置，包括内嵌时钟位和时钟CDR电路，所述时钟CDR电路包括：

鉴频鉴相模块、第一电荷泵、第二电荷泵、初始频率设定模块、压控振荡器阵列、分频器以及多沿采样模块；

所述鉴频鉴相模块的接收端接入内嵌时钟串行数据，所述鉴频鉴相模块的第一输入端接所述分频器的输出端，所述鉴频鉴相模块的第二输入端接所述压控振荡器阵列的第一输出端，所述鉴频鉴相模块的第一输出端和第二输出端同时接所述第一电荷泵和所述第二电荷泵，所述第一电荷泵的输出端接所述初始频率设定模块的输入端，所述第二电荷泵的输出端接所述初始频率设定模块的输出端，所述压控振荡器阵列的第二输出端接所述分频器的输入端，所述压控振荡器阵列的第三输出端接所述多沿采样模块；

在所述分频器输出分频信号的情形下，所述鉴频鉴相模块对所述内嵌时钟串行数据与所述压控振荡器阵列输出的反馈信号进行鉴频鉴相，并检测到所述内嵌时钟串行数据的频率/相位与所述反馈信号的频率/相位的差值超过预设阈值时，输出控制信号以驱动所述第一电荷泵和所述第二电荷泵启动，使得所述初始频率设定模块对所述压控振荡器阵列提供初始电压并且进行频率转换，进而通过所述多沿采样模块将并行数据输出。

本发明提供的基于内嵌时钟位的时钟CDR电路及控制装置，通过在分频器进行分频动作的情形下，对内嵌时钟串行数据与压控振荡器阵列输出的反馈信号进行鉴频鉴相，并检测到内嵌时钟串行数据的频率/相位与反馈信号的频率/相位的差值超过预设阈值时，输出控制信号以驱动第一电荷泵和第二电荷泵启动，使得对压控振荡器阵列提供初始电压并且进行频率转换，进而通过多沿采样模块将并行数据输出，由此无需额外增加参考频率信号线即可实现数据时钟恢复，降低了***成本，同时确保CDR不会被锁定在谐波处，解决了现有的时钟CDR线路技术存在着需要额外增加参考频率信号线，导致线路繁乱以及增加***成本的问题。

附图说明

图1是现有技术中常用的基于相位插值的CDR结构示意图。

图2是本发明提供的基于内嵌时钟位的时钟CDR电路的模块结构示意图。

图3是本发明提供的基于内嵌时钟位的时钟CDR电路中鉴频鉴相模块的示例电路图。

图4是本发明提供的基于内嵌时钟位的时钟CDR电路中鉴频鉴相模块中各处的信号波形示意图

图5是本发明提供的基于内嵌时钟位的时钟CDR电路中初始频率设定模块的示例电路图。

图6是本发明提供的基于内嵌时钟位的时钟CDR电路中初始频率设定模块的电路仿真波形图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

上述的基于内嵌时钟位的时钟CDR电路及控制装置，通过在数据链路中增加时钟位，以及通过特定的CDR结构实现在无参考时钟的条件下，进行数据时钟恢复。由此实现了减少传统结构中需额外增加的时钟线，从而降低了***成本，提高了工作可靠性。其采用特殊的电路结构和***结构，解决了目前常用的相位插值结构CDR必须要额外的时钟线以确保不会被锁定在谐波频率的问题，具有成本低、可靠性高等优点，非常适用于长距离的数据传输，如汽车显示***，中央信息显示器等应用场景。

图2示出了本发明提供的基于内嵌时钟位的时钟CDR电路的模块结构，为了便于说明，仅示出了与本实施例相关的部分，详述如下：

上述基于内嵌时钟位的时钟CDR电路，包括鉴频鉴相模块201、第一电荷泵202、第二电荷泵203、初始频率设定模块204、压控振荡器阵列(图2采用VCO表示)205、分频器207以及多沿采样模块206。

鉴频鉴相模块201的接收端接入内嵌时钟串行数据，鉴频鉴相模块201的第一输入端接分频器207的输出端，鉴频鉴相模块201的第二输入端接压控振荡器阵列205的第一输出端，鉴频鉴相模块201的第一输出端和第二输出端同时接第一电荷泵202和第二电荷泵203，第一电荷泵202的输出端接初始频率设定模块204的输入端，第二电荷泵203的输出端接初始频率设定模块204的输出端，压控振荡器阵列205的第二输出端接分频器207的输入端，压控振荡器阵列205的第三输出端接多沿采样模块206。

在分频器207输出分频信号的情形下，鉴频鉴相模块201对内嵌时钟串行数据与压控振荡器阵列205输出的反馈信号进行鉴频鉴相，并检测到内嵌时钟串行数据的频率/相位与反馈信号的频率/相位的差值超过预设阈值时，输出控制信号以驱动第一电荷泵202和第二电荷泵203启动，使得初始频率设定模块204对压控振荡器阵列205提供初始电压并且进行频率转换，进而通过多沿采样模块206将并行数据输出。

作为本发明一实施例，上述时钟CDR电路还包括第一非门NOT1和第二非门NOT2；鉴频鉴相模块201的第一输出端接第一非门NOT1的输入端，第一非门NOT1的输出端接第一电荷泵202的第一输入端，鉴频鉴相模块201的第二输出端接第二非门NOT2的输入端，第二非门NOT2的输出端接第一电荷泵202的第二输入端。

作为本发明一实施例，上述时钟CDR电路还包括第一电容C1、第二电容C2以及第一开关管Q1；第一电容C1的第一端接参考电压源，第一电容C1的第二端接初始频率设定模块204的输入端，第二电容C2的第一端与第一开关管Q1的受控端以及初始频率设定模块204的输出端共接，第一开关管Q1的输入端接压控振荡器阵列205，第二电容C2的第二端与第一开关管Q1的输出端接地。

具体地，上述第一开关管Q1可以是场效应管或者三极管。场效应管的栅极、漏极以及源极分别对应第一开关管Q1的受控端、输入端以及输出端；三极管的基极、集电极以及发射极分别对应第一开关管Q1的受控端、输入端以及输出端。

作为本发明一实施例，上述鉴频鉴相模块201只在对应时钟位的分频动作时进行鉴频鉴相，并且通过第二电荷泵203将鉴频鉴相模块201检测出的频率/相位差，转化为电流差，并在第二电容C2上形成控制电压，以控制第一开关管Q1的电流。同时，第一电荷泵202与第二电荷泵203一起工作，但输入信号互为反相，第一电荷泵202的输出电流直接注入到压控振荡器阵列205中，由于压控振荡器阵列205是由若干个环形振荡器组成，实现了宽频率范围输出。其中，分频器207是对压控振荡器阵列205输出的信号进行分频，分频比对应时钟位与数据链的数据量比例，以实现在时钟位进行鉴频鉴相，保证压控振荡器阵列205输出时钟与数据对齐。另外，初始频率设定模块204为Vtune附初始电压，使得压控振荡器阵列205的频率由高频向低频移动，确保不会被锁定在谐波处。

具体地，上述时钟CDR电路基于自偏置结构，通过调整工艺物料平衡(ProcessFlow Diagram，PFD)结构，使***只在串行数据的时钟位处进行鉴频鉴相操作。因此，只需控制分频器分频比与时钟位在数据链路中占的比例关系，即可实现数据与时钟的对准，实现无参考时钟数据时钟的恢复。

图3示出了本发明提供的基于内嵌时钟位的时钟CDR电路中鉴频鉴相模块的示例电路，为了便于说明，仅示出了与本实施例相关的部分，详述如下：

作为本发明一实施例，上述鉴频鉴相模块201包括第一触发器D1、第二触发器D2、第三触发器D3、第一与门AND1以及延迟设置单元301；

第一触发器D1的输入端接参考电压，第一触发器D1的时钟端接入内嵌时钟串行数据，第一触发器D1的复位端与第二触发器D2的复位端以及延迟设置单元301的第一端共接，第一触发器D1的输出端接第一与门AND1的第一输入端，第二触发器D2的时钟端接入反馈信号，第二触发器D2的输出端接第一与门AND1的第二输入端，第一与门AND1的输出端接第三触发器D3的复位端，第三触发器D3的时钟端接入分频信号，第三触发器D3的输出端接延迟设置单元301的第二端。

与传统鉴频鉴相线路相比，上述鉴频鉴相模块201中增加了一个延迟设置单元301及第三触发器D3，其分频信号为分频后的时钟信号。图4示出了鉴频鉴相模块201中各处的信号波形图(超前时间T1大于延时T0时)，其工作顺序如下：

1、一开始RESET信号为0，第一触发器D1和第二触发器D2组成最基本的PFD，对内嵌时钟串行数据与反馈信号进行鉴频鉴相。

2、完成一次鉴频鉴相操作后，第一触发器D1和第二触发器D2的输出Q组合产生RESET信号。对第一触发器D1和第二触发器D2进行复位。由于第三触发器D3的CLK为分频后的时钟信号，在分频信号未出现之前，第一触发器D1和第二触发器D2将维持RESET状态。

3、第三触发器D3的CLK信号输入即分频后信号出现上升沿，第三触发器D3输出

低，放开第一触发器D1和第二触发器D2的RESET，由第一触发器D1和第二触发器D2组成的PFD再次工作。延迟设置单元301可控制RESET时间。

4、重复步骤2的操作。

通过上述流程，实现了只在分频后信号出现上升沿进行鉴频鉴相的功能。

图5和图6分别示出了本发明提供的基于内嵌时钟位的时钟CDR电路中初始频率设定模块的示例电路及电路仿真波形，为了便于说明，仅示出了与本实施例相关的部分，详述如下：

作为本发明一实施例，上述初始频率设定模块204包括第一电阻R1、第二电阻R2、第一传输门TG1、第二传输门TG2、第二开关管Q2、第三开关管Q3以及第四开关管Q4；

第一传输门TG1的输入端作为初始频率设定模块204的输入端，第一传输门TG1的输出端接第二开关管Q2的受控端，第二开关管Q2的输入端与第三开关管Q3的输入端接参考电压，第二开关管Q2的输出端接第四开关管Q4的输入端，第三开关管Q3的输出端接第一电阻R1的第一端，第一电阻R1的第二端接第二电阻R2的第一端，第四开关管Q4的输出端与第二电阻R2的第二端接地，第四开关管Q4的受控端接第二传输门TG2的输入端，第二传输门TG2的输出端作为初始频率设定模块204的输出端。

具体地，上述第二开关管Q2可以是场效应管或者三极管。场效应管的栅极、漏极以及源极分别对应第二开关管Q2的受控端、输入端以及输出端；三极管的基极、集电极以及发射极分别对应第二开关管Q2的受控端、输入端以及输出端。第三开关管Q3和第四开关管Q4都与第二开关管Q2同理。

上述初始频率设定模块204的工作原理为：当EN为高，ENB为低时，第三开关管Q3导通，第一电阻R1和第二电阻R2对VDD进行分压，第二传输门TG2导通，将Vtune电压拉至第一电阻R1与第二电阻R2的分压值上。第四开关管Q4镜像压控振荡器阵列205的NMOS调整管，第二开关管Q2镜像PMOS调整管，使第二开关管Q2的电压与压控振荡器阵列205对应的工作频率VBP电压相等，第一传输门TG1打开，将电压传递给VBP。

设置分压值大小，保证Vtune点对应电压可以使压控振荡器阵列205的工作频率高于锁定的需要频率。

当EN为低，ENB为高时，第三开关管Q3关断，第一传输门TG1和第二传输门TG2关断，初始频率设定模块204放开Vtune和VBP，Vtune电压由环路控制。由于设置的初始值高于锁定的需要频率，因此环路将控制CDR由高频向低频移动，防止出现被锁定在谐波处的情况。

本发明还提供了控制装置，包括内嵌时钟位和如上述所述的时钟CDR电路。

以下结合图1-图6对上述基于内嵌时钟位的时钟CDR电路及控制装置的工作原理进行描述：

首先，基于内嵌时钟位对数据进行恢复，需要在数据链中嵌入时候位，假设一个数据包28位，那么首位和末尾为时钟位，首位恒为1，末尾恒为0，则有效数据为26位。

根据数据位和时钟位的比例，将分频器的比例设置为14分频。这样鉴频鉴相模块201将在输入时钟频率的14分频处进行鉴频鉴相。(假设为上下沿同时采样，需要的采样频率为数据率的一半。根据采样部分结构不同，分频器分频比如下：)

表一不同数据位数对应分频器分频比

然后，设计初始频率设定模块204，使压控振荡器阵列205的初始频率高于锁定需要的最高频率。

接着，鉴频鉴相模块201工作，由于压控振荡器阵列205的频率较高，控制Vtune向较低频率处移动。

最后，压控振荡器阵列205的频率逐渐降低，由于鉴频鉴相模块201仅在压控振荡器阵列205的14分频处时钟位进行鉴频鉴相，最终控制CDR锁定在压控振荡器阵列205的频率14分频与时钟位重合的位置，而此时压控振荡器阵列205的频率是时钟位频率14倍。若上下沿进行采样，刚好每个时钟沿对齐一个数据，对压控振荡器阵列205输出进行需要的相移，在多沿采样模块206对数据进行采样，实现数据恢复。

综上，本发明实施例提供的基于内嵌时钟位的时钟CDR电路及控制装置，通过在分频器进行分频动作的情形下，对内嵌时钟串行数据与压控振荡器阵列输出的反馈信号进行鉴频鉴相，并检测到内嵌时钟串行数据的频率/相位与反馈信号的频率/相位的差值超过预设阈值时，输出控制信号以驱动第一电荷泵和第二电荷泵启动，使得对压控振荡器阵列提供初始电压并且进行频率转换，进而通过多沿采样模块将并行数据输出，由此无需额外增加参考频率信号线即可实现数据时钟恢复，降低了***成本，同时确保CDR不会被锁定在谐波处，解决了现有的时钟CDR线路技术存在着需要额外增加参考频率信号线，导致线路繁乱以及增加***成本的问题。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种基于内嵌时钟位的时钟CDR电路，其特征在于，所述时钟CDR电路包括：

鉴频鉴相模块、第一电荷泵、第二电荷泵、初始频率设定模块、压控振荡器阵列、分频器以及多沿采样模块；

所述鉴频鉴相模块的接收端接入内嵌时钟串行数据，所述鉴频鉴相模块的第一输入端接所述分频器的输出端，所述鉴频鉴相模块的第二输入端接所述压控振荡器阵列的第一输出端，所述鉴频鉴相模块的第一输出端和第二输出端同时接所述第一电荷泵和所述第二电荷泵，所述第一电荷泵的输出端接所述初始频率设定模块的输入端，所述第二电荷泵的输出端接所述初始频率设定模块的输出端，所述压控振荡器阵列的第二输出端接所述分频器的输入端，所述压控振荡器阵列的第三输出端接所述多沿采样模块；

在所述分频器输出分频信号的情形下，所述鉴频鉴相模块对所述内嵌时钟串行数据与所述压控振荡器阵列输出的反馈信号进行鉴频鉴相，并检测到所述内嵌时钟串行数据的频率/相位与所述反馈信号的频率/相位的差值超过预设阈值时，输出控制信号以驱动所述第一电荷泵和所述第二电荷泵启动，使得所述初始频率设定模块对所述压控振荡器阵列提供初始电压并且进行频率转换，进而通过所述多沿采样模块将并行数据输出；

所述鉴频鉴相模块包括：

第一触发器、第二触发器、第三触发器、第一与门以及延迟设置单元；

所述第一触发器的输入端接参考电压，所述第一触发器的时钟端接入所述内嵌时钟串行数据，所述第一触发器的复位端与所述第二触发器的复位端以及所述延迟设置单元的第一端共接，所述第一触发器的输出端接所述第一与门的第一输入端，所述第二触发器的时钟端接入所述反馈信号，所述第二触发器的输出端接所述第一与门的第二输入端，所述第一与门的输出端接所述第三触发器的复位端，所述第三触发器的时钟端接入所述分频信号，所述第三触发器的输出端接所述延迟设置单元的第二端。

2.如权利要求1所述的时钟CDR电路，其特征在于，所述时钟CDR电路还包括：

第一非门和第二非门；

所述鉴频鉴相模块的第一输出端接所述第一非门的输入端，所述第一非门的输出端接所述第一电荷泵的第一输入端，所述鉴频鉴相模块的第二输出端接所述第二非门的输入端，所述第二非门的输出端接所述第一电荷泵的第二输入端。

3.如权利要求1所述的时钟CDR电路，其特征在于，所述时钟CDR电路还包括：

第一电容、第二电容以及第一开关管；

所述第一电容的第一端接参考电压源，所述第一电容的第二端接所述初始频率设定模块的输入端，所述第二电容的第一端与所述第一开关管的受控端以及所述初始频率设定模块的输出端共接，所述第一开关管的输入端接所述压控振荡器阵列，所述第二电容的第二端与所述第一开关管的输出端接地。

4.如权利要求1所述的时钟CDR电路，其特征在于，所述初始频率设定模块包括：

第一电阻、第二电阻、第一传输门、第二传输门、第二开关管、第三开关管以及第四开关管；

所述第一传输门的输入端作为所述初始频率设定模块的输入端，所述第一传输门的输出端接所述第二开关管的受控端，所述第二开关管的输入端与所述第三开关管的输入端接参考电压，所述第二开关管的输出端接所述第四开关管的输入端，所述第三开关管的输出端接所述第一电阻的第一端，所述第一电阻的第二端接所述第二电阻的第一端，所述第四开关管的输出端与所述第二电阻的第二端接地，所述第四开关管的受控端接所述第二传输门的输入端，所述第二传输门的输出端作为所述初始频率设定模块的输出端。

5.一种控制装置，包括内嵌时钟位和时钟CDR电路，其特征在于，所述时钟CDR电路包括：

鉴频鉴相模块、第一电荷泵、第二电荷泵、初始频率设定模块、压控振荡器阵列、分频器以及多沿采样模块；

所述鉴频鉴相模块的接收端接入内嵌时钟串行数据，所述鉴频鉴相模块的第一输入端接所述分频器的输出端，所述鉴频鉴相模块的第二输入端接所述压控振荡器阵列的第一输出端，所述鉴频鉴相模块的第一输出端和第二输出端同时接所述第一电荷泵和所述第二电荷泵，所述第一电荷泵的输出端接所述初始频率设定模块的输入端，所述第二电荷泵的输出端接所述初始频率设定模块的输出端，所述压控振荡器阵列的第二输出端接所述分频器的输入端，所述压控振荡器阵列的第三输出端接所述多沿采样模块；

在所述分频器输出分频信号的情形下，所述鉴频鉴相模块对所述内嵌时钟串行数据与所述压控振荡器阵列输出的反馈信号进行鉴频鉴相，并检测到所述内嵌时钟串行数据的频率/相位与所述反馈信号的频率/相位的差值超过预设阈值时，输出控制信号以驱动所述第一电荷泵和所述第二电荷泵启动，使得所述初始频率设定模块对所述压控振荡器阵列提供初始电压并且进行频率转换，进而通过所述多沿采样模块将并行数据输出；

所述鉴频鉴相模块包括：

第一触发器、第二触发器、第三触发器、第一与门以及延迟设置单元；

所述第一触发器的输入端接参考电压，所述第一触发器的时钟端接入所述内嵌时钟串行数据，所述第一触发器的复位端与所述第二触发器的复位端以及所述延迟设置单元的第一端共接，所述第一触发器的输出端接所述第一与门的第一输入端，所述第二触发器的时钟端接入所述反馈信号，所述第二触发器的输出端接所述第一与门的第二输入端，所述第一与门的输出端接所述第三触发器的复位端，所述第三触发器的时钟端接入所述分频信号，所述第三触发器的输出端接所述延迟设置单元的第二端。

6.如权利要求5所述的控制装置，其特征在于，所述时钟CDR电路还包括：

第一非门和第二非门；

所述鉴频鉴相模块的第一输出端接所述第一非门的输入端，所述第一非门的输出端接所述第一电荷泵的第一输入端，所述鉴频鉴相模块的第二输出端接所述第二非门的输入端，所述第二非门的输出端接所述第一电荷泵的第二输入端。

7.如权利要求5所述的控制装置，其特征在于，所述时钟CDR电路还包括：

第一电容、第二电容以及第一开关管；

所述第一电容的第一端接参考电压源，所述第一电容的第二端接所述初始频率设定模块的输入端，所述第二电容的第一端与所述第一开关管的受控端以及所述初始频率设定模块的输出端共接，所述第一开关管的输入端接所述压控振荡器阵列，所述第二电容的第二端与所述第一开关管的输出端接地。

8.如权利要求5所述的控制装置，其特征在于，所述初始频率设定模块包括：

第一电阻、第二电阻、第一传输门、第二传输门、第二开关管、第三开关管以及第四开关管；

所述第一传输门的输入端作为所述初始频率设定模块的输入端，所述第一传输门的输出端接所述第二开关管的受控端，所述第二开关管的输入端与所述第三开关管的输入端接参考电压，所述第二开关管的输出端接所述第四开关管的输入端，所述第三开关管的输出端接所述第一电阻的第一端，所述第一电阻的第二端接所述第二电阻的第一端，所述第四开关管的输出端与所述第二电阻的第二端接地，所述第四开关管的受控端接所述第二传输门的输入端，所述第二传输门的输出端作为所述初始频率设定模块的输出端。

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